KR102052199B1 - 필름형 반도체 밀봉 부재, 이를 이용하여 제조된 반도체 패키지 및 그 제조 방법 - Google Patents

필름형 반도체 밀봉 부재, 이를 이용하여 제조된 반도체 패키지 및 그 제조 방법 Download PDF

Info

Publication number
KR102052199B1
KR102052199B1 KR1020160178368A KR20160178368A KR102052199B1 KR 102052199 B1 KR102052199 B1 KR 102052199B1 KR 1020160178368 A KR1020160178368 A KR 1020160178368A KR 20160178368 A KR20160178368 A KR 20160178368A KR 102052199 B1 KR102052199 B1 KR 102052199B1
Authority
KR
South Korea
Prior art keywords
layer
sealing member
film
formula
semiconductor
Prior art date
Application number
KR1020160178368A
Other languages
English (en)
Other versions
KR20180074358A (ko
Inventor
이윤만
권기혁
박용엽
Original Assignee
삼성에스디아이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성에스디아이 주식회사 filed Critical 삼성에스디아이 주식회사
Priority to KR1020160178368A priority Critical patent/KR102052199B1/ko
Priority to PCT/KR2017/010175 priority patent/WO2018117374A1/ko
Publication of KR20180074358A publication Critical patent/KR20180074358A/ko
Application granted granted Critical
Publication of KR102052199B1 publication Critical patent/KR102052199B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • C—CHEMISTRY; METALLURGY
    • C08—ORGANIC MACROMOLECULAR COMPOUNDS; THEIR PREPARATION OR CHEMICAL WORKING-UP; COMPOSITIONS BASED THEREON
    • C08K—Use of inorganic or non-macromolecular organic substances as compounding ingredients
    • C08K3/00—Use of inorganic substances as compounding ingredients
    • C—CHEMISTRY; METALLURGY
    • C08—ORGANIC MACROMOLECULAR COMPOUNDS; THEIR PREPARATION OR CHEMICAL WORKING-UP; COMPOSITIONS BASED THEREON
    • C08K—Use of inorganic or non-macromolecular organic substances as compounding ingredients
    • C08K3/00—Use of inorganic substances as compounding ingredients
    • C08K3/01—Use of inorganic substances as compounding ingredients characterized by their specific function
    • C08K3/013—Fillers, pigments or reinforcing additives
    • C—CHEMISTRY; METALLURGY
    • C08—ORGANIC MACROMOLECULAR COMPOUNDS; THEIR PREPARATION OR CHEMICAL WORKING-UP; COMPOSITIONS BASED THEREON
    • C08K—Use of inorganic or non-macromolecular organic substances as compounding ingredients
    • C08K5/00—Use of organic ingredients
    • C08K5/36—Sulfur-, selenium-, or tellurium-containing compounds
    • C08K5/37—Thiols
    • C—CHEMISTRY; METALLURGY
    • C08—ORGANIC MACROMOLECULAR COMPOUNDS; THEIR PREPARATION OR CHEMICAL WORKING-UP; COMPOSITIONS BASED THEREON
    • C08L—COMPOSITIONS OF MACROMOLECULAR COMPOUNDS
    • C08L61/00—Compositions of condensation polymers of aldehydes or ketones; Compositions of derivatives of such polymers
    • C08L61/04—Condensation polymers of aldehydes or ketones with phenols only
    • C—CHEMISTRY; METALLURGY
    • C08—ORGANIC MACROMOLECULAR COMPOUNDS; THEIR PREPARATION OR CHEMICAL WORKING-UP; COMPOSITIONS BASED THEREON
    • C08L—COMPOSITIONS OF MACROMOLECULAR COMPOUNDS
    • C08L63/00—Compositions of epoxy resins; Compositions of derivatives of epoxy resins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B32—LAYERED PRODUCTS
    • B32B—LAYERED PRODUCTS, i.e. PRODUCTS BUILT-UP OF STRATA OF FLAT OR NON-FLAT, e.g. CELLULAR OR HONEYCOMB, FORM
    • B32B2457/00—Electrical equipment
    • C—CHEMISTRY; METALLURGY
    • C08—ORGANIC MACROMOLECULAR COMPOUNDS; THEIR PREPARATION OR CHEMICAL WORKING-UP; COMPOSITIONS BASED THEREON
    • C08L—COMPOSITIONS OF MACROMOLECULAR COMPOUNDS
    • C08L2201/00—Properties
    • C08L2201/10—Transparent films; Clear coatings; Transparent materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18161—Exposing the passive side of the semiconductor or solid-state body of a flip chip

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Polymers & Plastics (AREA)
  • Physics & Mathematics (AREA)
  • Organic Chemistry (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Health & Medical Sciences (AREA)
  • Medicinal Chemistry (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Manufacturing & Machinery (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Epoxy Resins (AREA)
  • Compositions Of Macromolecular Compounds (AREA)

Abstract

본 발명은 하기 화학식 1로 표시되는 단위를 포함하는 페놀 수지; 하기 화학식 2로 표시되는 에폭시 화합물; 및 무기 충전제를 포함하는 필름형 반도체 밀봉 부재, 이를 이용하여 제조된 반도체 패키지 및 그 제조방법에 관한 것이다.

Description

필름형 반도체 밀봉 부재, 이를 이용하여 제조된 반도체 패키지 및 그 제조 방법{FILM-TYPE SEMICONDUCTOR ENCAPSULATION MEMBER, SEMICONDUCTOR PACKAGE PREPARED BY USING THE SAME AND METHOD FOR MANUFACTURING THEREOF}
본 발명은 필름형 반도체 밀봉 부재, 이를 이용하여 제조된 반도체 패키지 및 그 제조 방법에 관한 것이다. 보다 상세하게는, 본 발명은 대면적 공정에 적용이 가능하고, 휨 발생이 적어, 웨이퍼 레벨 패키징 또는 패널 레벨 패키징 공정에 적합한 필름형 반도체 밀봉 부재, 이를 이용하여 제조된 반도체 패키지 및 그 제조 방법에 관한 것이다.
반도체 소자를 수분이나 기계적 충격 등의 외부 환경으로부터 보호하기 위한 목적으로 에폭시 수지 조성물로 반도체 소자를 밀봉하는 방법이 상업적으로 행해지고 있다. 종래에는 반도체 소자 밀봉 시에 웨이퍼를 절단(Dicing)하여 반도체 칩(chip)을 제조한 후, 반도체 칩 단위로 패키징이 이루어졌으나, 최근에 절단되지 않은 웨이퍼 상태 또는 이보다 큰 패널 상태에서 패키징을 수행한 다음, 반도체 칩으로 절단(dicing)하는 공정이 개발되었다. 일반적으로, 전자의 방법을 칩 스케일 패키징(Chip Scale Package, CSP), 후자의 공정을 웨이퍼 레벨 패키징(Wafer Level Packaging, WLP) 및 패널 레벨 패키징(Panel Level Packaging, PLP)이라고 한다.
웨이퍼 레벨 패키징은 칩 스케일 패키징 공정에 비해 공정이 단순하고, 패키지 두께가 얇아 반도체 실장 공간을 감소시킬 수 있다는 장점이 있다. 그러나 웨이퍼 레벨 패키징이나 패널 레벨 패키징의 경우, 개개의 칩을 밀봉하는 칩 스케일 패키징에 비해 제막 면적이 넓기 때문에 웨이퍼 또는 패널과 봉지재의 열 팽창율 차이로 인한 휨(Warpage)이 크게 발생한다는 문제점이 있다. 휨이 발생할 경우, 후속 공정의 수율 및 웨이퍼 핸들링에 영향을 미치게 된다. 또한, 현재 웨이퍼 레벨 패키징이나 패널 레벨 패키징의 밀봉재로는 주로 액상 타입의 에폭시 수지 또는 실리콘 수지가 사용되고 있으나, 액상 타입의 조성물의 경우 무기 충전물의 함량이 낮고, 수지도 액상의 단분자를 사용하기 때문에 밀봉 후 반도체 패키지의 신뢰성이 취약하다는 문제점이 있다.
따라서, 웨이퍼 레벨 패키징 또는 패널 레벨 패키징 적용 시에도 휨 발생이 적고, 우수한 신뢰성을 구현할 수 있는 반도체 밀봉 부재의 개발이 요구되고 있다.
본 발명의 목적은 휨 발생이 적고, 우수한 신뢰성을 구현할 수 있으며, 웨이퍼 레벨 패키징 또는 패널 레벨 패키징 공정에 적합한 필름용 반도체 밀봉 부재를 제공하는 것이다.
본 발명의 다른 목적은 상기 필름용 반도체 밀봉 부재로 밀봉된 반도체 패키지를 제공하는 것이다.
일 측면에서, 본 발명은 하기 화학식 1로 표시되는 단위를 포함하는 페놀 수지; 하기 화학식 2로 표시되는 에폭시 화합물; 및 무기 충전제를 포함하는 필름형 반도체 밀봉 부재를 제공한다.
[화학식 1]
Figure 112016126976800-pat00001
상기 화학식 1에서, R1 및 R2는 각각 독립적으로, 수소, 치환 또는 비치환된 C1~C10 알킬기, 치환 또는 비치환된 C1~C10 알케닐기, 치환 또는 비치환된 C1~C10인 알키닐기 또는 치환 또는 비치환된 C6~C30 아릴기이고, m 및 n의 평균값은 각각 독립적으로 0 보다 크고 10 보다 작다. 단, R1 및 R2가 동시에 수소는 아니다.
[화학식 2]
Figure 112016126976800-pat00002
상기 화학식 2에서, G는 글리시딜기 또는 C1~10 글리시딜알킬기이며, R3 내지 R10은 각각 독립적으로 수소, 치환 또는 비치환된 C1~C10 알킬기, 치환 또는 비치환된 C3~C20 사이클로알킬기 또는 C6~C30 아릴기이다.
구체적으로는, 상기 화학식 1에서, R1 및 R2는 각각 독립적으로 치환 또는 비치환된 C1~C10 알킬기 또는 치환 또는 비치환된 C6~C30 아릴기이며, 더 구체적으로는 R1 및 R2는 각각 독립적으로 메틸기 또는 페닐기이다.
또한, 구체적으로는, 상기 화학식 2에서, 상기 G는 글리시딜기이고, 상기 R3 내지 R10은 각각 독립적으로 수소 또는 치환 또는 비치환된 C1~C10 알킬기이며, 더 구체적으로는 수소일 수 있다.
상기 필름형 반도체 밀봉 부재는, 상기 화학식 1로 표시되는 단위를 포함하는 페놀 수지 1 내지 10 중량%, 상기 화학식 2로 표시되는 에폭시 화합물 5 내지 35 중량% 및 무기 충전제 60 내지 90 중량%를 포함하는 것일 수 있다.
상기 필름형 반도체 밀봉 부재는 단일층 구조 또는 2층 구조일 수 있다.
일 구체예에서, 상기 필름형 반도체 밀봉 부재는, 상기 화학식 1로 표시되는 단위를 포함하는 페놀 수지 1 내지 3 중량%, 상기 화학식 2로 표시되는 에폭시 화합물 5 내지 20 중량%, 및 무기 충전제 60 내지 90 중량%를 포함하는 제1층; 및 상기 화학식 1로 표시되는 단위를 포함하는 페놀 수지 5 내지 10 중량%, 상기 화학식 2로 표시되는 에폭시 화합물 10 내지 35 중량%, 및 무기 충전제 30 내지 50 중량%를 포함하는 제2층을 포함하는 것일 수 있다. 이때, 상기 제1층 : 제2층의 두께 비율은 1 : 9 내지 7 : 3일 수 있다.
다른 구체예에서, 상기 필름형 반도체 밀봉 부재는, 유리 직물로 이루어진 제3층; 상기 제3층의 상부에 형성되는 제4층 및 상기 제3층의 하부에 형성되는 제5층을 포함하고, 상기 제4층 및 제5층은 상기 화학식 1로 표시되는 단위를 포함하는 페놀 수지, 상기 화학식 2로 표시되는 에폭시 화합물, 및 무기 충전제를 포함하는 것일 수 있다. 이때, 상기 제5층의 두께는 상기 제4층의 두께보다 두껍게 형성될 수 있다.
다른 측면에서, 본 발명은, 상기 본 발명에 따른 필름형 반도체 밀봉 부재를 이용하여 반도체 소자를 밀봉하는 단계를 포함하는 반도체 패키지 제조 방법을 제공한다.
이때, 상기 밀봉은 컴프레션 몰딩(Compression Molding)법, 트랜스퍼 몰딩(Transfer molding), 라미네이션(Lamination)법 또는 이들의 조합에 의해 수행될 수 있다.
일 구체예에서, 상기 반도체 패키지 제조 방법은, 일면에 임시 고정 부재가 부착된 캐리어 부재를 준비하는 단계; 상기 임시 고정 부재 상에 다수의 반도체 칩을 배열하는 단계; 상기 필름형 반도체 밀봉 부재를 이용하여 상기 반도체 칩 상에 밀봉층을 형성하는 단계; 상기 밀봉층과 임시 고정 부재를 분리하는 단계; 상기 다수의 반도체 칩 상에 재배선층을 포함하는 기판을 형성하는 단계; 상기 기판의 하부에 외부 접속 단자를 형성하는 단계; 및 다이싱 공정을 통해 개별 반도체 패키지를 형성하는 단계를 포함할 수 있다.
또 다른 측면에서, 본 발명은 상기 본 발명에 따른 필름형 반도체 밀봉 부재를 이용하여 밀봉된 반도체 패키지를 제공한다.
이때, 상기 반도체 패키지는 플립 칩 방식의 반도체 칩, 와이어 본딩 방식의 반도체 칩 또는 이들의 조합을 포함할 수 있다.
일 구체예에서, 상기 반도체 패키지는, 재배선층을 포함하는 기판; 상기 재배선층 상부에 배치되는 적어도 하나 이상의 반도체 칩; 상기 본 발명에 따른 필름형 반도체 밀봉 부재를 이용하여 상기 반도체 칩을 봉지하도록 형성되는 밀봉층; 및 상기 기판의 하부에 형성되는 외부 접속 단자를 포함하는 것일 수 있다.
본 발명에 따른 반도체 밀봉 부재는 필름형으로 형성되어 대면적으로 적용되는 웨이퍼 레벨 패키징 및 패널 레벨 패키징에 유용하게 적용될 수 있다.
본 발명에 따른 반도체 밀봉 부재는 특정 구조의 페놀 수지와 에폭시 화합물을 사용하여, 낮은 열팽창계수와 높은 유리전이온도를 가지며, 이에 따라 웨이퍼 레벨 패키징 또는 패널 레벨 패키징 적용 시에도 휨 발생이 적고, 우수한 신뢰성을 구현할 수 있다.
도 1은 본 발명에 따른 반도체 밀봉 부재의 일 실시예를 도시한 도면이다.
도 2는 본 발명에 따른 반도체 밀봉 부재의 다른 실시예를 도시한 도면이다.
도 3은 본 발명에 따른 반도체 패키지의 일 실시예를 도시한 도면이다.
도 4는 본 발명에 따른 반도체 패키지의 다른 실시예를 도시한 도면이다.
도 5는 본 발명에 따른 반도체 패키지의 또 다른 실시예를 도시한 도면이다.
이하, 첨부된 도면을 참조하여 본 발명을 보다 구체적으로 설명한다. 다만, 하기 도면은 본 발명에 대한 이해를 돕기 위해 제공되는 것일 뿐, 본 발명이 하기 도면에 의해 한정되는 것은 아니다.
또한, 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다.
본 명세서에서 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수 있다.
'상부', '상면', '하부', '하면' 등과 같은 위치 관계는 도면을 기준으로 기재된 것일 뿐, 절대적인 위치 관계를 나타내는 것은 아니다. 즉, 관찰하는 위치에 따라, '상부'와 '하부' 또는 '상면'과 '하면'의 위치가 서로 변경될 수 있다.
반도체 밀봉 부재
먼저, 본 발명에 따른 필름형 반도체 밀봉 부재에 대해 설명한다.
본 발명에 따른 반도체 밀봉 부재는 경화제, 에폭시 화합물 및 무기 충전제를 포함하되, 상기 경화제와 에폭시 화합물이 특정한 구조를 갖는 화합물들을 포함하는 것을 특징으로 한다.
구체적으로는, 본 발명에 따른 반도체 밀봉 부재는 경화제로 하기 화학식 1로 표시되는 단위를 포함하는 페놀 수지를 포함한다.
[화학식 1]
Figure 112016126976800-pat00003
상기 화학식 1에서, R1 및 R2는 각각 독립적으로, 수소, 치환 또는 비치환된 C1~C10 알킬기, 치환 또는 비치환된 C1~C10 알케닐기, 치환 또는 비치환된 C1~C10인 알키닐기 또는 치환 또는 비치환된 C6~C30 아릴기이고, m 및 n의 평균값은 각각 독립적으로 0 보다 크고 10 보다 작다. 단, R1 및 R2가 동시에 수소는 아니다.
구체적으로는, 상기 화학식 1에서, R1 및 R2는 각각 독립적으로 치환 또는 비치환된 C1~C10 알킬기 또는 치환 또는 비치환된 C6~C30 아릴기이며, 더 구체적으로는, R1 및 R2는 각각 독립적으로 메틸기 또는 페닐기이다.
일 구체예에서, 상기 화학식 1로 표시되는 단위를 포함하는 페놀 수지는 R1 및 R2가 서로 다른 치환기를 포함하는 것일 수 있다. 이러한 경우, 에폭시 수지 조성물의 가교 밀도가 높아져 신뢰성이 높은 반도체 패키지를 제조할 수 있다.
상기 화학식 1로 표시되는 단위를 포함하는 페놀 수지는 반도체 밀봉 부재 총 중량에 대하여, 1 내지 10 중량%, 구체적으로는 3 내지 7 중량%로 포함될 수 있다.
한편, 본 발명의 반도체 밀봉 부재는, 필요에 따라, 상기 화학식 1로 표시되는 단위를 포함하는 페놀 수지 이외에 다른 경화제를 더 포함할 수 있다. 추가로 첨가되는 경화제로는, 당해 기술 분야에서 일반적으로 사용되는 경화제들이 제한 없이 사용될 수 있으며, 예를 들면, 페놀아랄킬형 페놀수지,　페놀노볼락형 페놀수지, 자일록(xylok)형 페놀수지, 크레졸 노볼락형 페놀수지, 나프톨형 페놀수지, 테르펜형 페놀수지, 다관능형 페놀수지, 디시클로펜타디엔계 페놀수지, 비스페놀 A와 레졸로부터 합성된 노볼락형　페놀수지, 트리스(하이드록시페닐)메탄, 디하이드록시바이페닐을 포함하는 다가 페놀 화합물, 무수 말레인산　및　무수　프탈산을 포함하는 산무수물, 메타페닐렌디아민, 디아미노디페닐메탄, 디아미노디페닐설폰　등의 방향족 아민　등이 사용될 수 있으나, 이에 한정되는 것은 아니다.
상기 추가로 첨가되는 경화제의 함량은 반도체 밀봉 부재 총 중량에 대하여, 1 내지 20 중량%, 구체적으로는 5 내지 15 중량%일 수 있다.
또한, 본 발명에 따른 반도체 밀봉 부재는 에폭시 화합물로 하기 화학식 2로 표시되는 에폭시 화합물을 포함한다.
[화학식 2]
Figure 112016126976800-pat00004
상기 화학식 2에서, G는 글리시딜기 또는 C1~10 글리시딜알킬기이며, R3 내지 R10은 각각 독립적으로 수소, 치환 또는 비치환된 C1~C10 알킬기, 치환 또는 비치환된 C3~C20 사이클로알킬기 또는 C6~C30 아릴기이다.
구체적으로는, 상기 G는 글리시딜기이고, 상기 R3 내지 R10은 각각 독립적으로 수소 또는 치환 또는 비치환된 C1~C10 알킬기이며, 더 구체적으로는 R3 내지 R10은 각각 독립적으로 수소일 수 있다.
상기 화학식 2로 표시되는 에폭시 화합물을 사용할 경우, 유리전이온도가 높고, 고온에서 낮은 탄성율을 나타낼 수 있으며, 이에 따라 패키지 신뢰성을 향상시킬 수 있다.
상기 화학식 2로 표시되는 에폭시 화합물은 반도체 밀봉 부재 총 중량에 대하여, 5 내지 35 중량%, 구체적으로는 10 내지 30 중량%로 포함될 수 있다.
한편, 본 발명의 반도체 밀봉 부재는, 필요에 따라, 상기 화학식 2로 표시되는 단위를 포함하는 에폭시 화합물 이외에 다른 에폭시 수지를 더 포함할 수 있다. 추가로 포함되는 에폭시 수지로는 당해 기술 분야에서 일반적으로 사용되는 에폭시 수지들이 제한 없이 사용될 수 있으며, 예를 들면, 페놀 또는 알킬 페놀류와 히드록시벤즈알데히드와의 축합물을 에폭시화함으로써 얻어지는 에폭시 수지, 페놀아랄킬형 에폭시 수지, 바이페닐형 에폭시 수지, 페놀노볼락형 에폭시 수지, 크레졸노볼락형 에폭시 수지, 다관능형 에폭시 수지, 나프톨노볼락형 에폭시 수지, 비스페놀Ａ/비스페놀F/비스페놀AD의 노볼락형 에폭시 수지, 비스페놀Ａ/비스페놀F/비스페놀AD의 글리시딜에테르, 비스히드록시비페닐계 에폭시 수지, 디시클로펜타디엔계 에폭시 수지　등을 들 수 있다. 보다 구체적으로는, 상기 에폭시 수지는 크레졸노볼락형 에폭시 수지, 다관능형 에폭시 수지, 페놀아랄킬형 에폭시 수지, 바이페닐형 에폭시 수지 등일 수 있다.
상기 추가로 첨가되는 에폭시 수지의 함량은 반도체 밀봉 부재 총 중량에 대하여, 1 내지 20 중량%, 구체적으로는 3 내지 10 중량%일 수 있다.
또한, 본 발명에 따른 반도체 밀봉 부재는 무기 충전제를 포함한다.
상기 무기 충전제로는, 반도체 밀봉재에 사용되는 일반적인 무기 충전제들이 제한 없이 사용될 수 있으며, 특별히 한정되지 않는다. 예를 들면, 상기 무기 충전제로는 용융실리카, 결정성실리카, 탄산칼슘, 탄산마그네슘, 알루미나, 마그네시아, 클레이(clay), 탈크(talc), 규산칼슘, 산화티탄, 산화안티몬, 유리섬유 등이 사용될 수 있다. 이들은 단독 또는 혼합하여 사용될 수 있다.
구체적으로는 저응력화를 위해서 선팽창계수가 낮은 용융실리카를 사용한다. 용융실리카는 진비중이 2.3 이하인 비결정성 실리카를 의미하는 것으로 결정성 실리카를 용융하여 만들거나 다양한 원료로부터 합성한 비결정성 실리카도 포함된다. 용융실리카의 형상 및 입경은 특별히 한정되지는 않지만, 평균 입경 5 내지 55㎛의 구상용융실리카를 50 내지 99중량%, 평균입경 0.001 내지 1㎛의 구상 용융실리카를 1 내지 50중량%를 포함한 용융실리카 혼합물을 전체 충전제에 대하여 40 내지 100중량%가 되도록 포함하는 것이 좋다. 또한, 용도에 맞춰 그 최대 입경을 45㎛, 55㎛, 및 75㎛ 중 어느 하나로 조정해서 사용할 수가 있다. 상기 구상 용융실리카에는 도전성의 카본이 실리카 표면에 이물질로서 포함되는 경우가 있으나 극성 이물질의 혼입이 적은 물질을 선택하는 것도 중요하다.
상기 무기 충전제는 반도체 밀봉 부재 총 중량에 대하여, 60 내지 90 중량%, 구체적으로는 70 내지 90 중량%로 포함될 수 있다.
한편, 본 발명에 따른 반도체 밀봉 부재는, 상기 경화제, 에폭시 화합물 및 무기 충전제 이외에, 경화촉진제, 커플링제, 바인더 수지, 이형제 및 착색제 등을 더 포함할 수 있다.
상기 경화 촉진제는 에폭시 화합물과 경화제의 반응을 촉진하기 위한 것으로, 예를 들면,　3급 아민, 유기금속화합물, 유기인화합물, 이미다졸, 및 붕소화합물 등이 사용 가능하다.
상기 3급 아민의 구체적인 예로는, 벤질디메틸아민, 트리에탄올아민, 트리에틸렌디아민, 디에틸아미노에탄올, 트리(디메틸아미노메틸)페놀, 2-2-(디메틸아미노메틸)페놀, 2,4,6-트리스(디아미노메틸)페놀과 트리-2-에틸헥실산염 등이 있다.
상기 유기 금속화합물의 구체적인 예로는, 크로뮴아세틸아세토네이트, 징크아세틸아세토네이트, 니켈아세틸아세토네이트　등이 있다.
상기 유기 인화합물의 구체적인 예로는, 트리스-4-메톡시포스핀, 테트라부틸포스포늄브로마이드, 테트라페닐포스포늄브로마이드, 페닐포스핀, 디페닐포스핀, 트리페닐포스핀, 트리페닐포스핀트리페닐보란, 트리페닐포스핀-1,4-벤조퀴논　부가물 등이 있다.
상기 이미다졸의 구체적인 예로는, 2-페닐-4메틸이미다졸, 2-메틸이미다졸,　2-페닐이미다졸,　2-아미노이미다졸, 2-메틸-1-비닐이미다졸, 2-에틸-4-메틸이미다졸, 2-헵타데실이미다졸　등을 들 수 있으나, 이에 한정되는 것은 아니다.
상기 붕소화합물의 구체적인 예로는, 테트라페닐포스포늄-테트라페닐보레이트, 트리페닐포스핀 테트라페닐보레이트, 테트라페닐보론염, 트리플루오로보란-n-헥실아민, 트리플루오로보란모노에틸아민, 테트라플루오로보란트리에틸아민, 테트라플루오로보란아민 등이 있다. 이외에도 1,5-디아자바이시클로[4.3.0]논-5-엔(1,5-diazabicyclo[4.3.0]non-5-ene:DBN), 1,8-디아자바이시클로[5.4.0]운덱-7-엔(1,8-diazabicyclo[5.4.0]undec-7-ene: DBU) 및　페놀노볼락 수지염　등을 들 수 있으나, 이에 한정되는 것은 아니다.
보다 구체적으로는, 상기 경화 촉진제로 유기인화합물, 붕소화합물, 아민계, 또는 이미다졸계 경화 촉진제를 단독 혹은 혼합하여 사용할 수 있다. 상기 경화 촉진제는 에폭시 수지 또는 경화제와 선반응하여 만든 부가물을 사용하는 것도 가능하다.
경화 촉진제의 사용량은 반도체 밀봉 부재 총 중량에 대하여　0.01중량% 내지 2중량% 정도일 수 있으며, 구체적으로 0.02중량% 내지 1.5중량% 정도, 더욱 구체적으로 0.05중량% 내지 1중량% 정도일 수 있다.　상기의 범위에서 반도체 밀봉 부재의 경화를 촉진하고 또한, 경화도도 좋은 장점이 있다.
상기 커플링제는 에폭시 화합물과 무기 충전제 사이에서 반응하여 계면 강도를 향상시키기 위한 것으로, 예를 들면, 실란 커플링제일 수 있다. 상기 실란 커플링제는 에폭시 화합물과 무기 충전제 사이에서 반응하여, 에폭시 화합물과 무기 충전제의 계면 강도를 향상시키는 것이면 되고, 그 종류가 특별히 한정되지 않는다. 상기 실란 커플링제의 구체적인 예로는 에폭시실란, 아미노실란, 우레이도실란, 머캅토실란, 알킬실란 등을 들 수 있다. 상기 커플링제는 단독으로 사용할 수 있으며 병용해서 사용할 수도 있다.
상기 커플링제는 반도체 밀봉 부재 총 중량에 대해 0.01 중량% 내지 5 중량% 정도, 구체적으로는 0.05 중량% 내지 3 중량% 정도, 더욱 구체적으로는 0.1 중량% 내지 2 중량% 정도의 함량으로 포함될 수 있다. 상기 범위에서 반도체 밀봉 부재 경화물의 강도가 향상될 수 있다.
상기 바인더 수지는 유연성을 부여하여 필름 코팅을 용이하게 하기 위한 것으로, 예를 들면, 에폭시 변성 우레탄 공중합체, 에폭시 변성 아크릴 공중합체일 수 있다. 상기 바인더 수지는 반도체 밀봉 부재 총 중량에 대해 1 내지 10 중량% 정도, 구체적으로는 3 내지 8 중량%의 함량으로 포함될 수 있다.
상기 이형제로는 파라핀계 왁스, 에스테르계 왁스, 고급 지방산, 고급 지방산 금속염, 천연 지방산 및 천연 지방산 금속염으로 이루어진 군으로부터 선택되는 1종 이상을 사용할 수 있다. 상기 이형제는 반도체 밀봉 부재 중 0.1 내지 1 중량%로 포함될 수 있다.
상기 착색제는 반도체 밀봉 부재의 레이저 마킹을 위한 것으로, 당해 기술 분야에 잘 알려져 있는 착색제들이 사용될 수 있으며, 특별히 제한되지 않는다. 예를 들면, 상기 착색제는 카본 블랙, 티탄블랙, 티탄 질화물, 인산수산화구리(dicopper hydroxide phosphate), 철산화물, 운모 중 하나 이상을 포함할 수 있다.
상기 착색제는 반도체 밀봉 부재 총 중량에 대해 0.01 중량% 내지 5 중량% 정도, 구체적으로는 0.05 중량% 내지 3 중량% 정도, 더욱 구체적으로는 0.1 중량% 내지 2 중량% 정도의 함량으로 포함될 수 있다.
이외에도, 본 발명의 반도체 밀봉 부재는　본 발명의 목적을 해하지 않는 범위에서 변성 실리콘 오일, 실리콘 파우더, 및 실리콘 레진 등의 응력완화제; Tetrakis[methylene-3-(3,5-di-tertbutyl-4-hydroxyphenyl)propionate]methane 등의 산화방지제; 등을　필요에 따라 추가로 함유할 수 있다.
한편, 상기 본 발명에 따른 필름형 반도체 밀봉 부재는 단일층 구조로 이루어질 수도 있고, 성분이 상이한 2 이상의 층을 포함하는 다층 구조로 이루어질 수도 있다.
일 구체예에 따르면, 본 발명에 따른 필름형 반도체 밀봉 부재는, 도 1에 도시된 바와 같이, 무기 충전제의 함량이 서로 상이한 두 개의 필름층이 합지된 2층 구조로 형성될 수 있다.
예를 들면, 상기 2층 구조의 필름형 반도체 부재는, 제1층(상부층)(10) 및 제2층(하부층)(20)을 포함할 수 있으며, 이때, 상기 제1층(10)은 제2(20)층보다 높은 무기 충전제(30) 함량을 가질 수 있다. 구체적으로는, 상기 제1층은 무기 충전제의 함량이 60 ~ 90중량% 정도일 수 있으며, 상기 제2층은 무기 충전제의 함량이 30 ~ 50 중량% 정도일 수 있다. 이와 같이 무기 충전제의 함량이 높은 상부층(제1층)과, 무기 충전제의 함량이 낮은 하부층(제2층)으로 구성된 반도체 밀봉 부재의 경우, 하부층의 유동성이 높아 성형 공정에서 반도체 칩의 손상을 최소화할 수 있으며, 상부층의 강도가 높아 우수한 신뢰성을 구현할 수 있다는 장점이 있으며, 특히, 와이어 본딩 방식의 반도체 칩을 밀봉하는 경우에, 와이어 쓸림 현상을 현저하게 감소시킬 수 있다.
구체적으로는, 상기 제1층은 상기 화학식 1로 표시되는 단위를 포함하는 페놀 수지 1 내지 3중량%, 상기 화학식 2로 표시되는 에폭시 화합물 5 내지 20중량%, 및 무기 충전제 60 내지 90중량%를 포함하고, 추가적으로 바인더 수지, 경화 촉진제, 커플링제 및 착색제 중 적어도 하나를 잔부의 함량으로 더 포함할 수 있다.
상기 제2층은 상기 화학식 1로 표시되는 단위를 포함하는 페놀 수지 5 내지 10중량%, 상기 화학식 2로 표시되는 에폭시 화합물 10 내지 35중량%, 및 무기 충전제 30 내지 50중량%를 포함하고, 추가적으로 바인더 수지, 경화 촉진제, 커플링제 및 착색제 중 적어도 하나를 잔부의 함량으로 더 포함할 수 있다.
한편, 상기 2층 구조의 반도체 밀봉 부재에 있어서, 상기 제1층 : 제2층의 두께 비율이 1 : 9 내지 7 : 3, 구체적으로는 2 : 8 내지 6 : 4 정도일 수 있다. 제1층과 제2층의 두께 비율이 상기 범위를 만족할 때, 유동성, 성형성 및 신뢰성을 모두 우수하게 구현할 수 있다.
구체적으로는, 상기 제1층은 그 두께가 10㎛ 내지 300㎛, 구체적으로는 50㎛ 내지 250㎛, 더 구체적으로는 100㎛ 내지 200㎛일 수 있으며, 상기 제2층은 그 두께가 50㎛ 내지 300㎛, 구체적으로는 100㎛ 내지 250㎛, 더 구체적으로는 150㎛ 내지 200㎛ 일 수 있다.
다른 구체예에 따르면, 본 발명에 따른 필름형 반도체 밀봉 부재는, 도 2에 도시된 바와 같이, 3층 구조로 이루어질 수 있다.
예를 들면, 본 발명의 필름형 반도체 밀봉 부재는 유리 직물로 이루어진 제3층(40), 상기 제3층(40)의 상부에 형성되는 제4층(50) 및 상기 제3층(40)의 하부에 형성되는 제5층(60)을 포함할 수 있다.
상기 유리 직물은 유리 섬유(42)들이 직조되어 형성되는 직물로, 상기 유리 직물을 구성하는 유리 섬유의 재질은 특별히 제한되지 않는다. 예를 들면, 상기 유리 직물은 E유리, C유리, A유리, S유리, D유리, NE유리, T유리, H유리 등으로 형성될 수 있으며, 이들 중에서도 E유리 또는 S유리가 특히 바람직하다.
상기 유리 직물의 두께는 10 내지 50㎛, 구체적으로는 15 내지 35㎛일 수 있다. 상기 범위에서 반도체 밀봉 부재를 필름형으로 제작하기 용이하고, 박형의 반도체 패키지를 구현할 수 있다.
한편, 상기 제4층(50) 및 제5층(60)은 경화제, 에폭시 수지 및 무기 충전제를 포함하는 에폭시 수지 조성물에 의해 형성되는 수지층이며, 상기 제4층 및 제5층은 화학식 1로 표시되는 페놀 수지 및 화학식 2로 표시되는 에폭시 수지를 포함한다. 상기 경화제, 에폭시 수지 및 무기 충전제의 구체적인 내용은 상술한 바와 동일하므로, 구체적인 설명은 생략한다.
한편, 상기 제5층(60)은 제4층(50)에 비해 두껍게 형성되는 것이 바람직하며, 더 구체적으로는 제5층(60)의 두께가 제4층(50)의 두께의 2배 이상일 수 있다. 유리 직물의 하부에 형성되는 제5층을 두껍게 형성할 경우, 성형 시에 반도체 칩의 손상을 최소화할 수 있으며, 밀봉 부재의 유동성이 향상되어 내로우 갭 필링 특성이 향상되는 효과를 얻을 수 있다.
예를 들면, 상기 제4층은 그 두께가 5 ~ 40㎛, 구체적으로는 10 ~ 30㎛ 일 수 있으며, 상기 제5층은 그 두께가 50 ~ 425㎛, 구체적으로는 40 내지 210㎛일 수 있다.
한편, 상기 제4층 및 제5층에 포함되는 경화제, 에폭시 수지 및/또는 무기 충전제는 서로 동일할 수도 있고, 상이할 수도 있다.
또한, 상기 제5층은 입경이 상이한 2종 이상의 무기 충전제를 포함할 수 있다.
본 발명에 따른 반도체 밀봉 부재는, 상기 성분들을 헨셀 믹서를 이용하여 소정의 배합비로 균일하게 혼합한 후, 볼밀, 3롤밀 또는 CM(conditioning mixer) 등을 이용하여 정밀 분산시킨 다음, 바코터(Bar coater), 어플리케이터(Applicator) 또는 닥터 블레이드(Doctor blade) 등을 이용하여 서포팅 필름(supporting film) 등에 코팅한 후 건조시켜 필름 형상으로 제조하는 방법으로 제조될 수 있다.
이때, 상기 헨셀 믹서를 이용한 혼합은, 이로써 한정되는 것은 아니나, 예를 들면 25 ~ 30℃에서 10분 ~ 1시간 정도 이루어질 수 있다. 또한, 상기 분산은 이로써 한정되는 것은 아니나, 예를 들면 25 ~ 30℃에서 10분 ~ 1시간 정도 이루어질 수 있다. 또한, 상기 건조는, 이로써 한정되는 것은 아니나, 예를 들면 100℃ 이하의 온도에서 10 ~ 30분 정도 수행될 수 있다.
또한, 2층 구조의 반도체 밀봉 부재의 경우, 제1층을 형성하기 위한 조성의 성분들을 상기와 같은 방법으로 분산시킨 후, 제1서포팅 필름 상에 코팅하고 건조시켜 제1필름을 형성하고, 제2층을 형성하기 위한 조성의 성분들을 상기와 같은 방법으로 분산시킨 후, 제2서포팅 필름 상에 코팅하고 제조시켜 제2필름을 형성한 후, 상기 제1필름과 제2필름을 합지하는 방법으로 제조될 수 있다.
또한, 상기 유리 직물을 포함하는 반도체 밀봉 부재는, 예를 들면, 제1이형 필름 상에 유리 직물을 배치한 후 상기 유리 직물 상에 제4층을 형성하기 위한 에폭시 수지 조성물을 코팅하고, 건조시켜 제1필름을 형성하고, 제2이형 필름 상에 제5층을 형성하기 위한 에폭시 수지 조성물을 코팅하고, 건조시켜 제2필름을 형성한 후, 상기 제1필름과 제2필름을 합지하는 방법으로 제조될 수 있다.
상기와 같은 방법을 통해 제조된 본 발명의 반도체 밀봉 부재는 필름 형태를 가지기 때문에 웨이퍼 레벨 패키징 또는 패널 레벨 패키징과 같은 대면적 공정에 유용하게 사용될 수 있다.
반도체 패키지 제조방법
다음으로, 본 발명에 따른 반도체 패키지 제조 방법에 대해 설명한다.
본 발명에 따른 반도체 패키지 제조 방법은 상기한 본 발명에 따른 필름형 반도체 밀봉 부재를 이용하여 반도체 소자를 밀봉하는 단계를 포함하는 것을 그 특징으로 한다.
구체적으로는, 상기 반도체 패키지 제조 방법은, 반도체 칩이 실장된 기판을 준비하는 단계, 본 발명에 따른 필름형 반도체 밀봉 부재를 이용하여 상기 반도체 칩을 밀봉하는 단계를 포함할 수 있다.
이때, 상기 밀봉은, 당해 기술 분야에서 일반적으로 사용되는 반도체 밀봉 방법들, 예를 들면, 컴프레션 몰딩(Compression Molding)법, 트랜스퍼 몰딩, 라미네이션(Lamination)법 또는 이들의 조합에 의해 수행될 수 있으며. 그 방법이 특별히 제한되지 않는다. 예를 들면, 상기 몰딩은 상기 본 발명에 따른 필름형 반도체 밀봉 부재를 컴프레션 몰딩 또는 라미네이션하는 방법으로 이루어질 수 있거나, 또는 본 발명에 따른 필름형 반도체 밀봉 부재를 반도체 칩 상에 컴프레션 몰딩하고, 타블렛 형태의 밀봉재를 트랜스퍼 몰딩하여 반도체 칩과 기판 사이를 밀봉하는 방법으로 이루어질 수도 있다.
또한, 상기 밀봉은 반도체 칩의 일부 또는 전부를 봉지하는 방식으로 수행될 수 있다. 예를 들면, 상기 밀봉은 반도체 칩의 상면, 측면 및 하면을 모두 봉지하는 오버 몰딩(over-molding) 형태로 이루어질 수 있고, 반도체 칩의 측면 및 하면만 봉지하고, 상면은 노출시키는 익스포즈드 칩 몰딩(exposed chip molding) 형태로 이루어질 수도 있다.
보다 구체적으로, 상기 반도체 패키지 제조 방법은, 웨이퍼 레벨 패키징 또는 패널 레벨 패키징 후 재배선층을 형성하는 방법에 의해 이루어질 수 있다. 구체적으로는, 다음과 같은 방법을 통해 반도체 패키지를 제조할 수 있다.
먼저, 캐리어 웨이퍼 또는 캐리어 패널와 같은 캐리어 부재의 일면에 점착 테이프(Adhesive Tape) 또는 열 이형 테이프(Thermal release Tape)와 같은 임시 고정 부재를 부착하여, 일면에 임시 고정 부재가 부착된 캐리어 부재를 준비한다.
그런 다음, 픽-앤드-플레이스(pick-and-place)와 같은 공정을 이용하여, 상기 임시 고정 부재 상에 다수의 반도체 칩을 재배열(Reconfiguration)시킨다.
반도체칩들의 재배열이 완료되면, 상기한 본 발명의 필름형 반도체 밀봉 부재를 상기 반도체 칩 상에 배치한 후, 컴프레션 또는 라미네이션 등의 방법으로 성형하여 밀봉층을 형성한다. 이때, 상기 성형 온도는 밀봉 부재의 종류에 따라 달라질 수 있으나, 대체로 120 내지 170℃ 정도에서 수행될 수 있다.
한편, 반도체 칩이 밀봉층 성형 공정에서 이동하는 것을 방지하기 위해, 상기 밀봉층 형성 전에 프리 베이킹(pre-baking) 공정을 실시할 수 있으며, 이때, 상기 프리 베이킹 온도는 100 ~ 150℃ 정도, 구체적으로는 110~130℃ 일 수 있다.
상기와 같은 방법으로 밀봉층이 형성된 후에, 밀봉층과 임시 고정 부재를 분리한다. 상기 분리는, 예를 들면, 온도를 상승시켜 점착 테이프에 기포가 발생하도록 하는 방법 등에 의해 이루어질 수 있으나, 이에 한정되는 것은 아니다.
다음으로, 상기 반도체 칩 상에 재배선층(Re-Distribution Layer, RDL)을 포함하는 기판을 형성한다. 상기 재배선층을 포함하는 기판은 반도체칩 상에 유전체층과 금속층을 교대로 적층함으로써 형성될 수 있다. 이때, 상기 유전체층은 예를 들면 감광성 폴리이미드 등으로 이루어질 수 있고, 상기 금속층은 예를 들면, 구리 등으로 이루어질 수 있으나. 이에 한정되는 것은 아니며, 당해 기술 분야에서 사용되는 다양한 재질의 유전체층 및 금속층들이 제한 없이 사용될 수 있다. 또한, 상기 재배선층은, 예를 들면, 폴리벤족사졸과 같은 포토레지스트 등으로 이루어질 수 있으나 이에 한정되는 것은 아니며, 당해 기술 분야에서 사용되는 다양한 재배선층 형성 물질들이 제한 없이 사용될 수 있다.
그런 다음, 상기 기판의 하부에 솔더볼과 같은 외부 접속 단자를 형성하고, 다이싱 공정을 통해 개별 반도체 패키지를 형성한다.
일 구체예에서, 상기 반도체 패키지 제조 방법은, 일면에 임시 고정 부재가 부착된 캐리어 부재를 준비하는 단계; 상기 임시 고정 부재 상에 다수의 반도체 칩을 배열하는 단계; 상기 필름형 반도체 밀봉 부재를 이용하여 상기 반도체 칩 상에 밀봉층을 형성하는 단계; 상기 밀봉층과 임시 고정 부재를 분리하는 단계; 상기 다수의 반도체 칩 상에 재배선층을 포함하는 기판을 형성하는 단계; 상기 기판의 하부에 외부 접속 단자를 형성하는 단계; 및 다이싱 공정을 통해 개별 반도체 패키지를 형성하는 단계를 포함할 수 있다.
반도체 패키지
다음으로, 본 발명에 따른 반도체 패키지에 대해 설명한다. 도 3 내지 도 5에는 본 발명에 따른 반도체 패키지의 실시예들이 도시되어 있다.
도 3 내지 도 5에 도시된 바와 같이, 본 발명에 따른 반도체 패키지는 상기 본 발명에 따른 필름형 반도체 밀봉 부재를 이용하여 밀봉된 것을 그 특징으로 한다. 구체적으로는, 본 발명에 따른 반도체 패키지는, 기판(300), 적어도 하나 이상의 반도체 칩(200a, 200b)과, 본 발명에 따른 필름형 반도체 밀봉 부재로 형성된 밀봉층(100) 및 외부 접속 단자(400)를 포함한다.
상기 기판(300)은 반도체 칩(200a, 200b)를 지지하고, 반도체 칩((200a, 200b)에 전기 신호를 부여하기 위한 것으로, 당해 기술 분야에서 일반적으로 사용되는 반도체 실장용 기판들이 제한 없이 사용될 수 있다. 예를 들면, 상기 기판(300)은 회로 기판, 리드 프레임 기판 또는 재배선층(redistribution layer)을 포함하는 기판일 수 있다.
상기 회로 기판은 절연성을 갖는 물질, 예를 들면 에폭시 수지나 폴리이미드와 같은 열 경화성 필름, 액정 폴리에스테르 필름이나 폴리아미드 필름과 같은 내열성 유기 필름이 부착된 평판으로 이루어질 수 있다. 상기 회로 기판에는 회로 패턴이 형성되며, 상기 회로 패턴은 전원 공급을 위한 전원 배선과 접지 배선 및 신호 전송을 위한 신호 배선 등을 포함한다. 상기 각 배선들은 층간 절연막에 의해 서로 구분되어 배치될 수 있다. 구체적으로는, 상기 회로 기판은 회로 패턴이 인쇄 공정에 의해 형성된 인쇄회로기판(Printed Circuit Board, PCB)일 수 있다.
상기 리드 프레임 기판은 니켈, 철, 구리, 니켈 합금, 철 합금, 동 합금 등과 같은 금속 재질로 이루어질 수 있다. 상기 리드 프레임 기판은, 반도체 칩을 탑재하기 위한 반도체 칩 탑재부와 반도체 칩의 전극부와 전기적으로 연결된 접속 단자부를 포함할 수 있으나, 이에 한정되는 것은 아니며, 당해 기술 분야에 알려진 다양한 구조 및 재질의 리드 프레임 기판이 제한 없이 사용될 수 있다.
상기 재배선층을 포함하는 기판은, 도 4 및 도 5에 도시된 바와 같이, 유전체층(310)과 금속층(320)이 교대로 적층된 적층체의 최외층에 재배선층(Re-Distribution Layer, RDL)(330)이 형성된 기판이다. 상기 유전체층(310)은 예를 들면 감광성 폴리이미드 등으로 이루어질 수 있고, 상기 금속층(320)은 예를 들면, 구리 등으로 이루어질 수 있으나. 이에 한정되는 것은 아니며, 당해 기술 분야에서 사용되는 다양한 재질의 유전체층 및 금속층들이 제한 없이 사용될 수 있다. 또한, 상기 재배선층은, 예를 들면, 폴리벤족사졸과 같은 포토레지스트 등으로 이루어질 수 있으나 이에 한정되는 것은 아니며, 당해 기술 분야에서 사용되는 다양한 재배선층 형성 물질들이 제한 없이 사용될 수 있다.
상기 기판(300) 상에는 적어도 하나 이상의 반도체 칩(200a, 200b)이 실장된다. 이때, 상기 반도체 칩 실장 방법은, 특별히 한정되지 않으며, 당해 기술 분야에 알려진 반도체 칩 실장 기술이 제한 없이 사용될 수 있다. 예를 들면, 상기 반도체 칩은 플립 칩(flip chip) 방식 반도체 칩(200a) 또는 와이어 본딩(wire bonding) 방식의 반도체 칩(200b) 또는 이들의 조합일 수 있다.
플립 칩 방식은, 도 3에 도시된 바와 같이, 반도체 칩의 아랫면에 범프(bump)를 형성하고, 상기 범프를 이용하여 반도체 칩을 회로 기판에 융착시키는 방식이며, 와이어 본딩 방식은, 도 4에 도시된 바와 같이, 반도체 칩의 전극부와 기판을 금속 와이어로 전기적으로 연결시키는 방법이다.
한편, 본 발명에 따른 반도체 패키지는, 도 3에 도시된 바와 같이 하나의 반도체 칩을 포함할 수도 있고, 도 4 및 도 5에 도시된 바와 같이 2개 이상의 반도체 칩을 포함할 수도 있다. 또한, 2개 이상의 반도체 칩을 포함할 경우, 도 4에 도시된 바와 같이, 동종의 반도체 칩을 포함할 수도 있고, 도 5에 도시된 바와 같이 이종의 반도체 칩을 포함할 수도 있다.
다음으로, 상기 밀봉층(100)은 반도체 칩(200a, 200b)을 외부 환경으로부터 보호하기 위한 것으로, 상기한 본 발명에 따른 필름형 반도체 밀봉 부재를 이용하여 형성된다. 상기 필름형 반도체 밀봉 부재에 대해서는 상술하였으므로, 구체적인 설명은 생략한다.
한편, 상기 밀봉층(100)은 반도체 칩의 적어도 일부를 봉지하는 형태로 형성될 수 있으며, 그 형태가 특별히 제한되지 않는다. 예를 들면, 상기 밀봉층(100)은 도 3에 도시된 바와 같이 반도체 칩의 상면을 노출시키는 형태로 형성될 수도 있고, 도 4에 도시된 바와 같이 반도체 칩의 전면을 봉지하는 형태로 형성될 수도 있다.
한편, 상기 기판(300)의 하면, 즉, 반도체 칩이 실장된 면의 반대면에는 기판(300)과 외부 전원을 전기적으로 연결하기 위한 외부 접속 단자(400)가 구비된다. 상기 접속 단자는 당해 기술 분야에 잘 알려진 다양한 구조의 접속 단자들, 예를 들면, 리드(lead), 볼 그리드 어레이(Ball Grid Array) 등이 제한 없이 사용될 수 있다.
일 구체예에 따르면, 본 발명에 따른 반도체 패키지는, 도 3에 도시된 바와 같이, 재배선층을 포함하는 기판, 상기 재배선층 상부에 배치되는 적어도 하나 이상의 반도체 칩, 상기 반도체 칩을 봉지하도록 형성되는 밀봉층 및 상기 기판의 하부에 형성되는 외부 접속 단자를 포함하며, 이때, 상기 밀봉층은 본 발명에 따른 필름형 밀봉 부재에 의해 형성된다.
이하, 본 발명의 바람직한 실시예를 통해 본 발명의 구성 및 작용을 더욱 상세히 설명하기로 한다. 다만, 이는 본 발명의 바람직한 예시로 제시된 것이며 어떠한 의미로도 이에 의해 본 발명이 제한되는 것으로 해석될 수는 없다.
여기에 기재되지 않은 내용은 이 기술 분야에서 숙련된 자이면 충분히 기술적으로 유추할 수 있는 것이므로 그 설명을 생략하기로 한다.
실시예
하기 실시예 및 비교예에서 사용된 각 성분의 사양은 다음과 같다.
(A)에폭시 화합물
(a1) 하기 화학식 2-1로 표시되는 에폭시 화합물(에폭시 당량: 180~200g/eq. 연화점: 85~100℃, ICI 점도@150℃: 0.8~1.4Pa·s)을 사용하였다.
[화학식 2-1]
Figure 112016126976800-pat00005
(a2) Nippon Kayaku社의 NC-3000을 사용하였다.
(a3) Japan Epoxy Resin社의 YX-4000을 사용하였다.
삭제
(B) 경화제
(b1) 하기 화학식 1-1로 표시되는 단위를 갖는 페놀 수지(수산기값: 150~210g/eq., 연화점: 80~90℃, ICI 점도@150℃: 1.5~3.5Pa·s)를 사용하였다.
[화학식 1-1]
Figure 112016126976800-pat00006
(상기 식1-1에서, R1과 R2는 각각 CH3이며, n과 m의 평균값은 각각 1이다.)
(b2) Kolon 유화社의 KPH-F3065를 사용하였다.
(b3) 메이와社의 MEH-7851을 사용하였다.
(b4) 메이와社의 MEH-7500을 사용하였다.
(C) 바인더 수지: 국도화학社의 UME-330(에폭시 변성 우레탄 공중합체)를 사용하였다.
(D) 경화 촉진제:
(d1) Hokko Chemical社의 TPP-k(트리페닐포스파이트)를 사용하였다.
(d2) Aldrich社의 1,4-벤조퀴논을 사용하였다.
(E) 무기 충전제: 평균입경 5㎛의 구상 용융실리카와 평균입경 0.3㎛의 구상 용융실리카의 9:1(중량비) 혼합물을 사용하였다.
(F) 커플링제
(f1) Dow　Corning chemical社의 SZ-6070(메틸트리메톡시실란)과 (f2) Shinetsu社의 KBM-573(N-페닐-3-아미노프로필트리메톡시실란)을 혼합하여 사용하였다.
(G) 착색제
Matsusita　Chemical社의 카본 블랙 MA-600B을 사용하였다.
실시예 및 비교예
하기 [표 1]의 조성에 따라 각 성분들을 헨셀 믹서(KEUM SUNG MACHINERY CO.LTD(KSM-22)를 이용하여 25~30℃에서 30분간 균일하게 혼합 후, 이를 자체 제작한 볼 밀(Ball Mill)을 이용하여 25~30℃에서, 30분간 정밀 분산 후 서포팅 필름에 300㎛ 두께로 코팅 후, 터널식 건조 오븐(Drying oven)에서 100℃로, 10~30분간 건조하였고, 이형필름(Release film)과 압착롤로 합지하여 필름형 반도체 밀봉부재를 제조하였다.
구분(wt%) 실시예1 실시예2 실시예3 실시예4 비교예1 비교예2 비교예3 비교예 4 비교예 5
(A) (a1) 11.5 6 6 5 - - - - 11.5
(a2) - 5 - 3 11 - 5 - -
(a3) - - 6 2 - 11 5 11.5 -
(B) (b1) 5 4 4.5 4 - - - - -
(b2) - - - - 5 - 2 - -
(b3) - - - - - 4.5 2 5 -
(b4) - - - - - -　 -　 - 5
(C) 2.5 3 2.5 3 3 2.5 3 2.5 2.5
(D) (d1) 0.2 0.2 0.2 0.1 0.1 0.2 0.1 0.2 0.2
(d2) - - - 0.1 0.1 - 0.1 - -
(E) 80 81 80 82 80 81 82 80 80
(F) (f1) 0.1 0.1 0.1 0.1 0.1 0.1 0.1 0.1 0.1
(f2) 0.2 0.2 0.2 0.2 0.2 0.2 0.2 0.2 0.2
(G) 0.5 0.5 0.5 0.5 0.5 0.5 0.5 0.5 0.5
물성 측정 방법
실시예 및 비교예에 의해 제조된 필름형 반도체 밀봉 부재의 물성을 하기 물성 측정 방법에 따라 측정하였다.
(1) 유리전이온도 및 열팽창계수: 실시예 및 비교예에 의해 제조된 반도체 밀봉 부재를 12Ton Press와 전용 금형을 이용하여 성형하여 시편을 제조하고, TMA((美)TA사 Q400)를 이용하여 유리전이온도 및 열팽창계수를 측정하였다. 측정 결과를 하기 표 2 내지 3에 나타내었다.
(2) 휨(Warpage): 캐리어 웨이퍼(200mm_8inch)에 열 이형 필름(Thermal release tape)을 부착한 후 pick-and-place 공정을 이용하여 단일 실리콘 칩을 재배열(Reconfiguration)하고, 120℃에서 프리-베이킹(pre-baking)을 실시하였다. 그런 다음, 실시예 및 비교예에 의해 제조된 필름형 반도체 밀봉 부재를 상기 캐리어 웨이퍼 상에 배치하고, 압착롤을 이용하여 100℃에서 라미네이션하여 밀봉층을 형성하고, 175℃로 승온시켜 열 이형 필름과 캐리어 웨이퍼를 분리시켰다. 그런 다음, 상기 반도체 칩을 포함하는 밀봉층 상에 재배선층을 형성하고, 재배선층 상에 솔더볼을 형성한 다음, 레이저 마킹 공정을 수행하고, 다이싱하여 개별 반도체 패키지를 제조하였다.
웨이퍼 레벨의 Warpage는 상기 밀봉층 형성 후에 WDM-300((韓)레이저텍)을 이용하여 웨이퍼의 높이, 단면을 레이저로 약 70,000 포인트를 측정한 값을 평균으로 나타내고, 개별 패키지의 Warpage는 Shadow moire((美)IPO사 AKRO MATRIX)를 이용하여 JESD22-B112에 준하는 Profile로 측정하여 비교하였다.
(3) 모듈러스 : 실시예 및 비교예에 의해 제조된 반도체 밀봉 부재를 12Ton Press와 전용 금형을 이용하여 성형하여 0.16mmt(160㎛, 1/16inch) 두께의 시편을 제조하고, DMA((美)TA사 Q800)를 이용하여 260℃ 조건에서 모듈러스를 측정하였다. 측정 결과를 하기 표 2 내지 3에 나타내었다.
평가 항목 단위 실시예1 실시예2 실시예3 실시예4
Tg ℃ 173 178 181 174
CTE α1 ppm/℃ 5.1 5.4 5.6 6.2
CTE α2 ppm/℃ 28.4 31.8 36.3 38.6
Warpage
(Wafer level)		 ㎛ 164 177 193 201
Warpage
(개별 패키지)		 ㎛ 48 53 56 58
Modulus
@260℃		 MPa 651 673 668 683
평가 항목 단위 비교예1 비교예2 비교예3 비교예 4 비교예 5
Tg ℃ 143 148 146 138 142
CTE α1 ppm/℃ 11.4 14.2 18 20 23
CTE α2 ppm/℃ 42.1 56.3 80.7 87.3 90
Warpage
(Wafer level)		 ㎛ 268 342 411 504 571
Warpage
(개별 패키지)		 ㎛ 74 98 114 125 138
Modulus @260℃ MPa 1,084 1,248 1,367 1,342 1,326
상기 표 2 를 통해, 화학식 1로 표시되는 단위를 포함하는 페놀 수지와 화학식 2로 표시되는 에폭시 화합물을 포함하는 실시예 1 ~ 4의 반도체 밀봉 부재는 유리전이온도가 높고 열팽창계수 및 고온 탄성율이 낮아 이를 이용하여 반도체 소자를 밀봉할 경우, 휨 특성이 개선됨을 확인할 수 있다. 이에 비해, 상기 표 3의 결과와 같이 비교예 1 ~ 5의 반도체 밀봉 부재의 경우, 유리전이온도가 낮고, 열팽창계수 및 고온 탄성율이 높아 반도체 소자 밀봉 시에 휨이 크게 발생함을 알 수 있다.
10, 110: 제1층
20, 120: 제2층
40: 제3층
50: 제4층
60: 제5층
30: 무기 충전제
100: 밀봉층
200a, 200b: 반도체 칩
300: 기판
400: 외부 접속 단자

Claims (14)

  1. 하기 화학식 1로 표시되는 단위를 포함하는 페놀 수지;
    하기 화학식 2로 표시되는 에폭시 화합물; 및
    무기 충전제를 포함하는 필름형 반도체 밀봉 부재로서,
    [화학식 1]
    Figure 112019079094889-pat00014

    (상기 화학식 1에서, R1 및 R2는 각각 독립적으로, 수소, 치환 또는 비치환된 C1~C10 알킬기, 치환 또는 비치환된 C1~C10 알케닐기, 치환 또는 비치환된 C1~C10인 알키닐기 또는 치환 또는 비치환된 C6~C30 아릴기이고, m 및 n의 평균값은 각각 독립적으로 0보다 크고 10보다 작다(단, R1 및 R2가 동시에 수소는 아니다);
    [화학식 2]
    Figure 112019079094889-pat00015

    (상기 화학식 2에서, G는 글리시딜기 또는 C1~10 글리시딜알킬기이며, R3 내지 R10은 각각 독립적으로 수소, 치환 또는 비치환된 C1~C10 알킬기, 치환 또는 비치환된 C3~C20 사이클로알킬기 또는 C6~C30 아릴기이다),
    상기 필름형 반도체 밀봉 부재는, 상기 화학식 1로 표시되는 단위를 포함하는 페놀 수지 1 내지 10 중량%, 상기 화학식 2로 표시되는 에폭시 화합물 5 내지 35 중량% 및 무기 충전제 60 내지 90 중량%를 포함하는 것인 필름형 반도체 밀봉 부재.
  2. 제1항에 있어서,
    상기 화학식 1에서, R1 및 R2는 각각 독립적으로 메틸기 또는 페닐기인 필름형 반도체 밀봉 부재.
  3. 삭제
  4. 제1항에 있어서,
    상기 필름형 반도체 밀봉 부재는 단일층 구조 또는 다층 구조인 필름형 반도체 밀봉 부재.
  5. 제1항에 있어서,
    상기 필름형 반도체 밀봉 부재는,
    상기 화학식 1로 표시되는 단위를 포함하는 페놀 수지 1 내지 3 중량%, 상기 화학식 2로 표시되는 에폭시 화합물 5 내지 20 중량%, 및 무기 충전제 60 내지 90 중량%를 포함하는 제1층; 및
    상기 화학식 1로 표시되는 단위를 포함하는 페놀 수지 5 내지 10 중량%, 상기 화학식 2로 표시되는 에폭시 화합물 10 내지 35 중량%, 및 무기 충전제 30 내지 50 중량%를 포함하는 제2층을 포함하는 것인 필름형 반도체 밀봉 부재.
  6. 제5항에 있어서,
    상기 제1층 : 제2층의 두께 비율이 1 : 9 내지 7 : 3인 필름형 반도체 밀봉 부재.
  7. 제1항에 있어서,
    상기 필름형 반도체 밀봉 부재는,
    유리 직물로 이루어진 제3층; 상기 제3층의 상부에 형성되는 제4층 및 상기 제3층의 하부에 형성되는 제5층을 포함하고, 상기 제4층 및 제5층은 상기 화학식 1로 표시되는 단위를 포함하는 페놀 수지, 상기 화학식 2로 표시되는 에폭시 화합물, 및 무기 충전제를 포함하는 것인 필름형 반도체 밀봉 부재.
  8. 제7항에 있어서,
    상기 제5층의 두께가 상기 제4층의 두께보다 두껍게 형성되는 것인 필름형 반도체 밀봉 부재.
  9. 제1항, 제2항, 제4항 내지 제8항 중 어느 한 항의 필름형 반도체 밀봉 부재를 이용하여 반도체 소자를 밀봉하는 단계를 포함하는 반도체 패키지 제조 방법.
  10. 제9항에 있어서,
    상기 밀봉은 컴프레션 몰딩(Compression Molding)법 또는 라미네이션(Lamination)법에 의해 수행되는 것인 반도체 패키지 제조 방법.
  11. 제9항에 있어서,
    상기 반도체 패키지 제조 방법은,
    일면에 임시 고정 부재가 부착된 캐리어 부재를 준비하는 단계;
    상기 임시 고정 부재 상에 다수의 반도체 칩을 배열하는 단계;
    상기 필름형 반도체 밀봉 부재를 이용하여 상기 반도체 칩 상에 밀봉층을 형성하는 단계;
    상기 밀봉층과 임시 고정 부재를 분리하는 단계;
    상기 다수의 반도체 칩 상에 재배선층을 포함하는 기판을 형성하는 단계;
    상기 기판의 하부에 외부 접속 단자를 형성하는 단계; 및
    다이싱 공정을 통해 개별 반도체 패키지를 형성하는 단계를 포함하는 것인 반도체 패키지 제조방법.
  12. 제1항, 제2항, 제4항 내지 제8항 중 어느 한 항의 필름형 반도체 밀봉 부재를 이용하여 밀봉된 반도체 패키지.
  13. 제12항에 있어서,
    상기 반도체 패키지는 플립 칩 방식의 반도체 칩, 와이어 본딩 방식의 반도체 칩 또는 이들의 조합을 포함하는 것인 반도체 패키지.
  14. 제12항에 있어서,
    상기 반도체 패키지는,
    재배선층을 포함하는 기판;
    상기 재배선층 상부에 배치되는 적어도 하나 이상의 반도체 칩;
    상기 필름형 반도체 밀봉 부재를 이용하여 상기 반도체 칩을 봉지하도록 형성되는 밀봉층; 및
    상기 기판의 하부에 형성되는 외부 접속 단자를 포함하는 것인 반도체 패키지.
KR1020160178368A 2016-12-23 2016-12-23 필름형 반도체 밀봉 부재, 이를 이용하여 제조된 반도체 패키지 및 그 제조 방법 KR102052199B1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020160178368A KR102052199B1 (ko) 2016-12-23 2016-12-23 필름형 반도체 밀봉 부재, 이를 이용하여 제조된 반도체 패키지 및 그 제조 방법
PCT/KR2017/010175 WO2018117374A1 (ko) 2016-12-23 2017-09-18 필름형 반도체 밀봉 부재, 이를 이용하여 제조된 반도체 패키지 및 그 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160178368A KR102052199B1 (ko) 2016-12-23 2016-12-23 필름형 반도체 밀봉 부재, 이를 이용하여 제조된 반도체 패키지 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20180074358A KR20180074358A (ko) 2018-07-03
KR102052199B1 true KR102052199B1 (ko) 2019-12-04

Family

ID=62626537

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160178368A KR102052199B1 (ko) 2016-12-23 2016-12-23 필름형 반도체 밀봉 부재, 이를 이용하여 제조된 반도체 패키지 및 그 제조 방법

Country Status (2)

Country Link
KR (1) KR102052199B1 (ko)
WO (1) WO2018117374A1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102583389B1 (ko) * 2020-05-19 2023-09-26 삼성에스디아이 주식회사 반도체 소자 밀봉 필름용 에폭시 수지 조성물, 반도체 소자 밀봉용 필름 및 이를 이용하여 밀봉된 반도체 장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001240652A (ja) * 2000-02-29 2001-09-04 Sumitomo Bakelite Co Ltd 光半導体封止用エポキシ樹脂組成物及び光半導体装置
KR100896481B1 (ko) * 2007-11-28 2009-05-08 (주)에버텍엔터프라이즈 열전도성이 우수한 언더필용 에폭시 조성물

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1213754A3 (en) * 1994-03-18 2005-05-25 Hitachi Chemical Co., Ltd. Fabrication process of semiconductor package and semiconductor package
US6136882A (en) * 1998-08-19 2000-10-24 Morton International Inc. Non-hazing UV curable powder coatings containing crystalline resins
DE102008030089A1 (de) * 2008-06-25 2010-01-07 Continental Automotive Gmbh Verfahren und Vorrichtung zum Steuern einer Tankentlüftungsvorrichtung für ein Kraftfahrzeug
JP5660783B2 (ja) * 2010-01-18 2015-01-28 新日鉄住金化学株式会社 スルホン基含有ポリヒドロキシポリエーテル樹脂、該樹脂を含有する樹脂組成物、該樹脂を含有する硬化性樹脂組成物、及びそれらから得られるフィルム
TW201213441A (en) * 2010-05-10 2012-04-01 Ajinomoto Kk Resin composition
KR20140082521A (ko) * 2012-12-24 2014-07-02 제일모직주식회사 반도체 소자 밀봉용 에폭시 수지 조성물 및 이를 사용하여 밀봉된 반도체 소자
US10208206B2 (en) * 2013-05-08 2019-02-19 Asahi Kasei Chemicals Corporation Curable resin composition and cured product thereof, sealing material for optical semiconductor, die bonding material, and optical semiconductor light-emitting element

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001240652A (ja) * 2000-02-29 2001-09-04 Sumitomo Bakelite Co Ltd 光半導体封止用エポキシ樹脂組成物及び光半導体装置
KR100896481B1 (ko) * 2007-11-28 2009-05-08 (주)에버텍엔터프라이즈 열전도성이 우수한 언더필용 에폭시 조성물

Also Published As

Publication number Publication date
KR20180074358A (ko) 2018-07-03
WO2018117374A1 (ko) 2018-06-28

Similar Documents

Publication Publication Date Title
WO2015005275A1 (ja) 半導体装置の製造方法および半導体装置
KR101712707B1 (ko) 반도체 소자 밀봉용 에폭시 수지 조성물 및 이를 사용하여 밀봉된 반도체 패키지
US20140179832A1 (en) Epoxy resin composition for encapsulating a semiconductor device and semiconductor device encapsulated using the same
US20130158165A1 (en) Epoxy resin composition for encapsulating semiconductor device and semiconductor device encapsulated with the same
CN109328204B (zh) 用于密封固态半导体器件的环氧树脂组合物、包含其的封装材料及半导体封装件
US9153513B2 (en) Epoxy resin composition and semiconductor apparatus prepared using the same
KR102040296B1 (ko) 필름형 반도체 밀봉 부재, 이를 이용하여 제조된 반도체 패키지 및 그 제조 방법
JP2004300431A (ja) 半導体封止用樹脂組成物および半導体装置
WO2000050512A1 (en) Resin composition for semiconductor encapsulation, semiconductor device obtained with the same, and process for producing semiconductor device
JP2020152844A (ja) 封止用樹脂組成物および電子装置
KR102052199B1 (ko) 필름형 반도체 밀봉 부재, 이를 이용하여 제조된 반도체 패키지 및 그 제조 방법
KR101234842B1 (ko) 멀티칩 패키지 밀봉용 에폭시 수지 조성물 및 이를 이용한 멀티칩 패키지
KR101933277B1 (ko) 필름형 반도체 밀봉 부재, 이를 이용하여 제조된 반도체 패키지 및 그 제조방법
KR101955754B1 (ko) 반도체 소자 밀봉용 에폭시 수지 조성물 및 이를 이용하여 밀봉된 반도체 소자
KR20170039063A (ko) 반도체 패키지 및 이의 제조방법
KR102137555B1 (ko) 반도체 패키지 및 이의 제조방법
KR101469265B1 (ko) 반도체 소자 밀봉용 에폭시 수지 조성물 및 이를 이용한 반도체 장치
TW202121615A (zh) 片狀密封材、密封用片材及半導體裝置
KR102126049B1 (ko) 반도체 소자 밀봉용 에폭시 수지 조성물, 이를 이용한 반도체 소자 밀봉 방법 및 반도체 소자
KR20170127816A (ko) 반도체 패키지 및 이의 제조방법
JP2020161586A (ja) 半導体装置およびその製造方法
KR20140082523A (ko) 반도체 소자 밀봉용 에폭시 수지 조성물 및 이를 사용하여 밀봉된 반도체 소자
KR102423310B1 (ko) 반도체 소자 밀봉용 에폭시 수지 조성물 및 이를 이용하여 밀봉된 반도체 소자
TW201903989A (zh) 密封薄膜、電子零件裝置的製造方法及電子零件裝置
KR102264928B1 (ko) 반도체 소자 밀봉용 에폭시 수지 조성물 및 이를 이용하여 밀봉된 반도체 소자

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant