KR100195359B1

KR100195359B1 - 디더링 기법을 이용한 화상 해상도 개선 시스템

Info

Publication number: KR100195359B1
Application number: KR1019920703030A
Authority: KR
Inventors: 도날드헨리 윌리스
Original assignee: 크리트먼 어윈 엠; 톰슨 콘슈머 일렉트로닉스 인코포레이티드
Priority date: 1990-06-01
Filing date: 1991-05-29
Publication date: 1999-06-15
Also published as: PT97816B; US5285282A; DE4191166T; CN1057148A; MY115270A; WO1991019397A1; EP0532665B1; ES2134196T3; MY105289A; CA2082260A1; AU8084591A; JP3310667B2; PT97818B; EP0532653A4; KR100195360B1; PT97814B; JPH05507824A; CN1034460C; CN1057560A; PL167644B1

Abstract

본 발명에 따른 디더링 기법은 광 대역 비디오 신호의 샘플당 2비트를 절약해준다. 본 발명에 따르면, 디더 신호는 7비트 비디오 신호에 부가된다. 가산기는 오버플로우를 피하기 위해 한계기를 구비해야만 한다. 상기 샘플들은 상기 가산후에 절단된다. 트렁케이션에 있어서, 2비트의 최하위 비트는 단지 버려진다. 대개, 디더 값은 상기 신호의 DC 성분을 증가시키는 작은 양의 정수이다. 서브 샘플링된 신호에 있어서 커다란 향상을 제공하는 디더 신호는 고주파수가 고진폭을 갖는 두 개의 주파수의 디더 신호이다. 상기 디더 신호는 0,1,2,3, 으로된 임의의 반복성 시퀀스를 갖는데, 예를들면 0,2,1,3,0,2,1,3,…으로된 임의의 반복성 시퀀스를 갖는데, 예를들면 1/4 주파수 성분이 1/2 주파수 성분의 1/2 진폭을 갖는다 할지라도 1/4 주파수 성분은 대개 1/2 주파수 성분보다 더 적합치 못하다. 그러므로, 디더링 설계는 상기 1/4 주파수 성분은 억제하기 위해 선택되어질 수 있다. 상기 디더링 회로의 제1 신호 경로는 지연 및 진폭 매칭을 위해 구성된다. 제2 신호 경로는 전환된 대역통과 필터 및 한계기의 조합을 포함한다. 상기 전환된 대역통과 필터는 상기지연 및 진폭 매칭 신호원에 부가되는 경우에 상기 통과 대역의 중앙에서 주파수를 소멸시킨다. 상기 한계기는 디더 크기의 진폭만을 소멸시키는 것을 확실하게 해준다.

Description

디더링 기법을 이용한 화상 해상도 개선 시스템

제1a∼1i도는 와이드 스크린 텔레비전의 개별 디스플레이 포맷을 설명하는 도면.

제2도는 본 발명에 따라 2f_H수평 주사로 동작하도록 적합화된 와이드 스크린 텔레비전의 블록도.

제3도는 제2도에 도시한 와이드 스크린 프로세서의 블록도.

제4도는 제3도에 도시된 와이드 스크린 프로세서를 보다 상세히 도시한 블록도.

제5도는 제4도에 도시된 PIP 프로세서의 블록도.

제6도는 메인, 보조 및 출력 신호 경로를 설명하는, 제4도에 도시된 게이트 어레이의 블록도.

제7도 및 제8도는 완전히 절단된 신호를 사용하여 제1d도에 도시된 디스플레이 포맷의 발생을 설명하는 데 유용한 타이밍도.

제9도는 제6도의 메인 신호 경로를 보다 상세히 도시한 블록도.

제10도는 제6도의 보조 신호 경로를 보다 상세히 도시한 블록도.

제11도는 제5도의 PIP 프로세서의 타이밍 및 제어부를 도시한 블록도.

제12도는 1f_H대 2f_H변환으로 내부 2f_H신호를 발생시키기 위한 회로의 블록도.

제13도는 제2도에 도시된 편향 회로에 대한 블록도와 회로도를 조합한 도면.

제14도는 제2도에 도시된 RGB 인터페이스의 블록도.

제15도 및 제16도는 제4도 및 제10도의 해상도 처리 회로를 구현하기 위한 각각의 1비트 디더링 및 디디더링 회로의 블록도.

제17도 및 제18도는 제4도 및 제10도의 해상도 처리 회로를 구현하기 위한 각각의 2 비트 디더링 및 디디더링 회로의 블록도.

제19도는 제15∼18도에 도시된 회로의 동작을 증진시키기 위한 스큐잉 구성을 설명하는 표.

제20도는 제4도 및 제10도는 해상도 처리 회로를 구현하기 위한 또 다른 대안을 설명하는 표.

* 도면의 주요부분에 대한 부호의 설명

812 : 합산 회로 814 :지연 회로

816 : 리미터 818 : 지연 회로

820 : 합산 회로 822 : 지연 회로

824 : 증배기 826 : 합산 회로

본 발명은 개별 신호원으로부터 대체로 동일한 크기이며 유사하나 화상의 품질을 갖는 일렬 화상(side by side picture)을 디스플레이할 수 있는 텔레비전 분야에 관한 것으로서, 특히 와이드 디스플레이 포맷비 스크린을 갖는 텔레비젼에 관한 것이다.

오늘날 대부분의 텔레비전은 수평 폭 대 수직 높이가 4:3인 디스플레이 포맷비를 갖는다. 와이드 디스플레이 포맷비는 예컨대 16:9인 영화의 디스플레이 포맷비와 거의 일치한다. 본 발명은 직시 텔레비전과 투사 텔레비전 모두에 적용된다.

흔히 4×3으로 표현되는 4:3 디스플레이 포맷비를 갖는 텔레비전은 단일 및 다중 비디오 신호원을 디스플레이할 수 있는 방식에 제한이 있다.

실험 장비를 제외한 상용 방송 회사의 텔레비전 신호 전송은 4×3 디스플레이 포맷비로 방송된다. 많은 시청자들은 영화와 관련된 와이드 디스플레이 포맷비 4×3 디스플레이 포맷 보다 훨씬 큰 만족감을 가져다 준다는 것을 알고 있다. 와이드 디스플레이 포맷비를 갖는 텔레비전은 보다 만족할만한 디스플레이를 제공할 뿐만아니라 포맷에 대응하는 와이드 디스플레이 포맷 신호원을 디스플레이할 수 있다. 영화는 절단(cropping)되거나 왜곡된 형상이 없는 실감나는 영화를 볼 수 있다. 비디오원은 필름으로부터 비디오 등의 텔레비전 방영 장치(telecine)로 전환되거나 텔레비전 내의 프로세서에 의해 전환될 때 조차도 절단될 필요가 없다.

또한, 와이드 디스플레이 포맷비를 갖는 텔레비전은 종래의 디스플레이 포맷신호와 와이드 디스플레이 포맷 신호 모두 뿐만 아니라 다중 화상 디스플레이상에서 와이드 포맷비와 종래의 포맷비를 합성할 수 있는 등의 광범위한 디스플레이 용으로서 적합한다. 그러나, 와이드 디스플레이 포매시 스크린을 사용하면 아래와 같은 문제점들이 파생한다. 즉, 다중 신호원의 디스플레이 포맷비를 변경시키는 문제, 동시에 디스플레이되는 비동기 신호원으로부터 일관된 타이밍 신호를 전개시키는 문제, 다중 화상 디스플레이를 생성하도록 다중 신호원들간을 스위칭 하는 문제 및 압축된 데이터 신호들로부터 고해상도의 화상을 제공하는 문제 등이 발생한다. 본 발명의 일실시예에 따른 와이드 스크린 텔레비전은 고해상도를 제공할 수 있으며, 동일하거나 다른 포맷비를 갖는 단일 및 다중 비동기 신호원으로부터 단일 및 다중 화상 디스플레이를 제공할 수 있고, 디스플레이 포맷비를 선택할 수 있는 기능을 제공한다. 특히, 본 발명은 압축된 데이터 신호로부터 고해상도 화상을 제공할 수 있다.

종래의 디스플레이 포맷비를 갖는 텔레비전 장치는 예를 들어, 2개의 비디오 신호원으로부터 다중 화상을 디스플레이하도록 설비될 수 있다. 비디오 신호원은 텔레비전 내의 튜너일 수 있으며, 비디오 카세트 레코더, 비디오 카메라 및 기타 다른 장치 내의 튜너일 수 있다. 통상, 화상 내 화상(PIP)으로 칭하는 방식의 경우, 텔레비전 내의 튜너는 스크린 또는 디스플레이 영역의 대부분은 채우는 화상을 제공하고, 보조 비디오 신호원은 일반적으로 대형 화상의 경계 내에 있는 소형 삽입 화상을 제공한다. 제1c도는 와이드 스크린 텔레비전 장치의 PIP 디스플레이 방식을 도시하고 있다. 여러 경우에 있어서, 삽입 화상은 각기 다른 장소에 위치될 수 있다. 또 다른 디스플레이 방식은 개별 채널 신호원으로부터 많은 수의 소형 화상이 정지 프레임 합성화로 스크린을 가득 채우는 이른바 채널 주사 디스플레이 방식이 있다. 이 경우 적어도 크기면에서 볼 때 메인 화상이라고 할만한 것은 없다. 와이드 스크린 텔레비전 장치에서의 채널 주사 디스플레이 방식은 제1i도에 도시되어 있다. 와이드 스크린 텔레비전 장치에서 다른 디스플레이 방식도 가능하다. 예로서, 화상 외 화상(POP) 디스플레이 방식이 있다. 이 방식의 경우, 몇 개의 삽입 보조 화상은 메인 화상과 공통 경계를 공유할 수 있다. 와이드 스크린 텔레비전 장치의 경우 POP 디스플레이 방식은 제1f도에 도시되어 있다. 와이드 스크린 텔레비전에 특히 적합한 또 다른 방시은 개별 비디오 신호원 예를 들어, 2개의 개별 채널로부터 대체로 동일한 크기를 갖는 일렬(side by side) 화상이 있다. 와이드 스크린 텔레비전에서 2개의 4:3 비디오 신호원을 갖는 이러한 방식은 제1d도에 도시되어 있다. 이러한 방식은 특이한 POP 방식이다.

비동기 비디오 신호의 동기화는 신호들 중 한 신호의 연속 필드가 하나 이상의 필드 메모리에 저장되어야만 한다. 메모리 공간상의 제한은 제한된 용량의 필드 메모리에 저장될 수 있도록 저장된 신호의 데이터를 압축시키든지, 다른 비디오 신호보다 낮은 샘플 레이트로 데이터를 샘플링 시킬 필요가 있다. 이는 화상의 디스플레이될 때 특히, 저장된 화상이 통상적으로 작은 PIP 또는 POP 보다 클 경우 저장된 비디오 신호에 대하여 보다 낮은 양자화 해상도를 초래한다. 상술한 일렬화상 방식의 경우, 메인 및 보조 비디오 신호가 동일한 크기로 일렬 디스플레이될 때 2개의 화상을 비교해 보면 보조 화상의 양자화 해상도가 메일 신호의 양자와 해상도 보다 낮다는 것을 알 수 있다. 본 발명의 실시예에 의하면, 개별 비디오 신호원으로부터의 화상은 신호들 중 한 신호가 보다 낮은 양자화 해상도를 가질 때 조차로 대체로 유사한 화상이 품질을 가지며 와이드 스크린 텔레비젼상에 일렬로 디스플레이될 수 있다. 본 발명의 다른 실시예에 의하면, 최적의 화상 품질을 위해 상황을 따라 여러 가지의 해상도 증가 방법들이 선택될 수 있다. 이 방법은 디더링(dithering), 디더링 및 디디더링(dithering and dedithering), 디더시쿼스(dither sequence) 및 한쌍의 화소 교체 및 재구성(paired pixel replacement and reconstruction)을 포함한다. 디지털 비디오 신호의 비트롤 세이브(save)하기 위한 디더링 기술은 예를 들어 윌리스(Willis)에 의한 미합중국 특허 제4,594,726호에 기술되어 있다. 보통 이 방법은 광대역 신호에서 샘플마다의 1개의 비트 또는 광대역 비디오 신호로 전송된 협대역 신호에서 샘플마다의 수개의 비트를 세이브하는 것이다.

본 발명의 실시예에 따른 디더링 기술은 광대역 비디오 신호에서 샘플마다 2개의 비트를 세이브한다. 이러한 실시예에 따르면, 디더 신호는 n비트 비디오 신호에 합산된다. 합산기는 오버플로우(허용량 초과)를 방지하기 위한 리미터(limiter)를 포함한다. 샘플들은 합산된 후에 일부가 잘라진다(또는 트렁케이트된다). 이러한 트렁케이션(truncation)의 경우, 2개의 최하위 유효 비트만이 버려진다. 대개 디더값은 신호의 DC 성분을 증가시키는 작은 양의 정수이다. 트렁케이션은 DC 성분을 감소시키는 경향이 있으며, 사실상 디더 신호는 항상 상기 감소분에 따른 증가분을 취소(cancel)하기 위해 형성된다. 서브 샘플된 신호에서 현저한 개선점을 제공하는 디더 신호는 주파수가 크면 클수록 더 큰 진폭을 갖는 2개의 주파수 디더이다. 본 발명의 실시예에 의하면, 디더 신호는 시쿼스 내에 임의의 순서로 임의의 반복성 시쿼스 번호 0.1.2.3에 의해 형성될 수 있다. 이러한 디더 시쿼스는 0,2,1,3,0,2,1,3,…, 등이다.

이러한 디더 시쿼스는 2개의 다른 시쿼스 0,2,0,2,0,2,0,2,…, 등과 0,0,1,1,0,0,1,1,…, 등의 합이다.

예를 들어, 0,2,1,3,0,2,1,3,…, 등이 디더 시퀀스의 선택은 보다 높은 주파수 디더가 보다 낮은 주파수 디더보다 인지성(noticeble)이 떨어진다는 결론에 근거한 것이다.

비록 1/4 주파수 성분이 1/2 주파수 성분의 진폭의 절반을 가지고 있다할지라도, 1/4 주파수 성분은 1/2주파수 성분보다 항상 더 많은 장애(objection)가 있는 것으로 여겨진다. 따라서, 디디더링 방법은 1/4 주파수 성분만을 억제하도록 선택될 수 있다. 디디더링 회로의 제1 신호 경로는 지연 및 진폭을 일치시키는 기능을 한다. 제2 신호 경로는 결합형 반전 대역 통과 필터 및 리미터(limiter)를 포함한다. 반전된 대역 통과 필터는 지연 및 진폭이 일치된 원래 신호에 합산될 때 통과 대역의 중심부의 주파수를 취소한다. 리미터는 디더 크기의 진폭만이 최소가 되게 하는 것을 보장한다. 이러한 디디더링 방법은 디더된 신호의 1/2 샘플 주파수 성분에 영향을 끼치지 않는다. 1/2 주파수 신호 성분의 진폭은 예컨데, 신호의 나이퀴스트 한계에서 주파수가 충분히 높으며 진폭이 충분히 낮아서, 문제점을 발생시키지 않는 충분히 낮은 시야를 갖게 된다.

이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.

제1도는 본 발명의 다양한 실시예에 따라 구현될 수 있는 단일 및 다중 화상 디스플레이 포맷을 도시하고 있다. 본 도면은 본 발명의 실시예에 따른 와이드 스크린 텔헤비전에 구비되고 있는 특정 회로를 용이하게 설명하기 위한 것이다. 기재상의 편의를 위해, 비디오 신호원 또는 신호에 대한 폭 대 높이의 비율인 종래 디시플레이 포맷비를 통상 4×3으로 칭하는 반면에 와이드 스크린 디스플레이 포맷비를 통산 16×9로 칭한다. 본 발명의 실시예는 이들 정의에 국한되지 않는다.

제1a도는 종래의 4×3 디스플레이 포맷비를 갖는 직시 또는 투사 텔레비전을 도시한 도면이다. 16×9 디스플레이 포맷비 화상이 4×3 디스플레이 포맷비 신호로서 전송될 경우, 스크린의 상단과 하단에 검은 막대 부분이 나타난다. 이것을 보통 상하 절단(letterbox)방식이라 칭한다. 이 경우, 볼 수 있는 화상은 전체 이용 가능한 디스플레이 면적보다 약간 작게 나타난다. 이에 대한 대안으로서, 4×3 디스플레이 포맷의 관측면(viewing surface)의 수직 영역을 가득 채울 수 있도록 16×9 디스플레이 포맷비의 신호원의 전송에 앞서 4×3 디스플레이 포맷비로 전환시킬 수 있다. 그러나, 이 경우 스크린의 좌측 및/또는 우측에서 많은 정보가 절단된다. 또 다른 대안으로서, 상하 절단 방식의 화상을 수평이 아닌 수직으로 확장시킬 수 있으나, 수직 확장으로 인하여 화상이 왜곡된다. 3가지 대안들중 그 어느 것도 특별한 관심을 끌지는 못한다.

제1b도는 16×9 스크린을 도시하고 있다. 16×9 디스플레이 포맷비 비디오 신호원은 절단되거나 왜곡되지 않고 완전히 디스플레이된다. 그 자체가 4×3 디스플레이 포뱃비 신호에 있는 16×9 디스플레이 포맷비 상하 절단 화상은 충분한 수직 해상도를 갖는 보다 큰 디스플레이를 제공하도록 주사선 배가 또는 라인 합산에 의해 순행 주사될 수 있다. 본 발명에 따른 와이드 스크린 텔레비전은 메인 신호원 또는 보조 신호원이거나 외부 RGB 신호원이건간에 완전한 16×9 디스플레이 포맷비 신호를 디스플레이할 수 있다.

제1c도는 4×3 디스플레이 포맷비 삽입 화상이 디스플레이되는 16×9 디스플레이 포맷비 메인 신호를 도시하고 있다. 메인 비디오 신호와 보조 비디오 신호가 16×9 디스플레이 포맷비 신호원일 경우, 삽입 화상은 또한 16×9 디스플레이 포맷비를 가질 수 있다. 삽입 화상은 여러 위치에서 디스플레이될 수 있다.

제1d도는 메인 비디오 신호와 보조 비디오 신호가 동일한 크기 화상을 가지면서 디스플레이되는 디스플레이 포맷을 도시하고 있다. 각 디스플레이 영역은 8×9의 디스플레이 포맷비를 갖는데, 물론 이 포맷비는 16×9 및 4×3 포맷비와는 다르다. 그러한 디스플레이 영역에서 수평 또는 수직 왜곡이 없는 4×3 디스플레이 포맷비 신호원을 디스플레이하기 위해서는, 신호가 좌측 및/또는 우측으로 절단되어야 한다. 수평 화상 압축(squeezing)에 의한 약간의 종횡비 왜곡이 묵인된다면, 화상의 대부분이 약간만 절단된 채로 디스플레이될 수 있다. 수평 화면 압축은 화상의 대상을 수직 확장시키는 결과를 초래한다. 본 발명에 따른 와이드 스크린 텔레비전은 종횡비가 왜곡되지 않고 최대한으로 절단되어 디스플레이되는 방법 또는 종횡비의 왜곡이 최대가 되고 절단되지 않는 방법과 그의 조합이 가능하다.

보조 비디오 신호 처리 경로에서 테이터 샘플링 제한 때문에, 메인 비디오 신호의 큰 디스플레이 만큼 고해상도의 화상이 디스플레이되지 못한다. 이러한 문제점들을 극복하기 위한 여러 가지 방법이 개발 중에 있다.

제1e도는 4×3 디스플레이 포맷비 화상이 16×9 디스플레이 포맷비 스크린 중앙에서 디스플레이된 디스플레이 포맷을 도시하고 있다. 이 경우, 어두운 막대 부분이 스크린 좌우측에 나타난다.

제1f도는 하나의 대형 4×3 디스플레이 포맷비 화상과 3개의 소형 4×3 디스플레이 포맷비 화상이 동시에 디스플레이된 포맷을 도시하고 있다. 대형 화상 바깥쪽 주변에 있는 소형 화상은 화상 내 화상 PIP이기 보다는 화상 외 화상 POP으로 칭해진다. PIP라는 용어는 본 명세서에서 2개의 디스플레이 포맷에 대하여 사용되고 있다. 와이드 스크린 텔레비전에 2개의 튜너가 제공될 경우, 즉 예를 들어 비디오 카세트 레코드에서 2개의 내부 튜너 또는 1개의 내부 튜너와 1개의 외부 튜너가 제공될 경우, 2개의 디스플레이된 화상은 신호원에 따라 움직임을 실시간으로 디스플레이할 수 있다. 나머지 화상은 정지(freeze) 프레임 포맷으로 디스플레이 될 수 있다. 튜너 및 보조 신호 처리 경로를 추가하면, 3개 이상의 동화상을 제공할 수 있다. 한쪽의 대형 화상과 다른 쪽의 3개의 소형 화상은 제1g도에 도시한 바와 같은 위치로 전환될 수 있다.

제1h도는 또 다른 디스플레이 포맷을 도시하고 있다. 이 경우 4×3 디스플레이 포맷비 화상은 중심부에 있고 6개의 소형 4×3 디스플레이 포맷비 화상은 양측에 수직열로 디스플레이 되어 있다. 도시한 바와 같이, 2개의 튜너가 제공된 와이드 스크린 텔레비전은 2개의 동화상을 제공할 수 있다. 나머지 11개의 화상은 정지 프레임 포맷으로 있게 된다.

제1i도는 격자 모양의 12개의 4×3 디스플레이 포맷비 화상을 갖는 디스플레이 포맷을 도시하고 있다. 이러한 디스플레이 포맷은 특히 채널을 선택하기 위한 안내용으로서 적합하다. 여기서, 각 화상은 개별 채널로부터의 적어도 하나의 정지 프레임이다. 상술한 바와 같이, 동화상의 수는 이용 가능한 튜너 및 신호 처리 경로의 수에 따른다.

제1도에 도시된 여러 종류의 포맷은 남아 있는 도면과 이하에 상세히 설명된 와이드 스크린 텔레비전에 의해 구현될 수 있다.

제2도에는 2f_H수평 주사로 동작하도록 되어 있는 본 발명의 장치에 따른 와이드 스크린 텔레비전(10)에 대한 전체 블록도가 도시되어 있다. 텔레비전(10)은 일반적으로 비디오 신호 입력부(20), 섀시(chassis) 또는 TV 마이크로프로세서(216), 와이드 스크린 프로세서(30), 1f_H대 2f_H변환기(40), 편향 회로(50), RGB 인터페이스(60), YUV 대 RGB 변환기(240), 키네스코프 구동기(242), 직시관 또는 투사관(244) 및 전원(70)으로 구성된다. 설명의 편의상 여러 회로의 그룹을 개별 기능을 갖는 블록으로 나누어 놓았는데, 이는 그러한 회로들의 상호간의 물리적인 위치를 제한하고자 하는 것이 아니다.

비디오 신호 입력부(20)는 개별 비디오 신호원으로부터 복수개의 복합 비디오 신호를 수신하도록 되어 있다. 비디오 신호는 메인 비디오 신호 및 보조 비디오 신호로서 디스플레이되도록 선택적으로 전환될 수 있다. RF 스위치(204)는 2개의 안테나 입력 ANT1과 ANT2를 갖는다. 이들은 옥외 안테나 수신 및 케이블 수신용 입력이다. RF 스위치(204)는 제1 튜너(206)과 제2 튜너(208)에 공급되는 안테나 입력을 제어한다. 제1 튜너(206)이 출력은 선국, 수평 편향, 수직 편향 및 비디오 제어와 관련된 수많은 기능을 수행하는 원-칩(202)에 입력된다. 도시한 원-칩은 TA7777형이다. 제1 튜너(206)로부터의 신호에서 기인하여 원-칩에 형성된 기저대 비디오 신호 VIDEO OUT는 비디오 스위치(200)와 와이드 스크린 프로세서(30)의 입력단 TV1으로 입력된다. 비디오 스위치(200)의 다른 기저대 비디오 입력은 AUX1과 AUX2로 표시되어 있다. 이들은 비디오 카메라, 레이저 디스크 플레이어, 비디오 테이프 플레이어, 비디오 게임 등에 사용될 수 있다. 섀시 또는 TV 마이크로프로세서(216)에 의해 제어되는 비디오 스위치(200)의 출력은 SWITCHED VIDEO로 표시되어 있다. SWITCHED VIDEO는 와이드 스크린 프로세서(30)에 입력된다.

제3도를 참조하면, 와이드 스크린 프로세서의 스위치 SW1는 TV1 신호와 SWITCHED VIDEO 신호 중의 하나를 선택하여 SEL COMP OUT 비디오 신호로서 Y/C 복호부(210)에 입력한다. Y/C 복호부(210)는 적응형 주사선 빗살 필터(adaptive line comb filter)로서 실행될 수 있다. 2개의 추가 비디오 신호원S1과 S2도 또한 Y/C 복호부(210)에 입력된다. 각각의 비디오 신호원 S1과 S2는 개별 S-VHS 신호원을 나타내며, 이들 각각은 별도의 휘도 신호 및 색도 신호로 구성된다. 적응형 주사선 빗살 필터에서와 같이, Y/C 복호부의 일부로서 통합될 수 있거나 별도의 스위치로서 구현될 수 있는 스위치는 TV 마이크로프로세서(216)에 응답하여, 각각 Y_M 및 C_IN으로 표시된 출력으로서 한쌍의 휘도 및 색도 신호를 선택한다. 선택된 휘도 및 색도 신호쌍은 그 후 메인 신호로 간주되어 메인 신호 경로를 따라 처리된다. _M 또는 _MN을 포함하는 신호 표시는 메인 신호 경로에 관한 것이다. 색도 신호 C_IN는 와이드 스크린 프로세서에서 원-칩으로 되돌아가 색차 신호 U_M 및 V_M을 형성한다. 여기에서, U는 (R-Y)와 등가 표시이며, V는 (B-Y)와 등가의 표시이다. Y_M, U_M 및 V_M 신호는 추가의 신호 처리용 와이드 스크린 프로세서에서 디지털 형태로 전환된다.

와이드 스크린 프로세서(30)의 일부로서 기능적으로 정의된 제2 튜너(208)는 기저대 비디오 신호 TV2를 형성한다. 스위치 SW2는 Y/C 복호부(220)에 대한 입력으로서 TV2 신호와 SEITCHED VIDEO 신호 중 한 신호를 선택한다. Y/C 복호부(220)는 적응형 주사선 빗살 필터로서 구현될 수 있다. 스위치 SW3와 SW4는 Y/C 복호부(220)의 휘도 출력과 색도 출력 중 한 출력과, 각각 Y_EXT 및 C_EXT로 표시된 외부 비디오 신호원의 휘도 신호와 색도 신호 중 한 신호를 선택한다. Y_EXT 신호 및 C_EXT 신호는 S-VHS 입력 S1에 대응한다. Y/C 복호부(220)와 스위치 SW3 및 SW4는 적응형 주사선 빗살 필터에서와 같이 통합될 수 있다. 스위치 SW3 및 SW4의 출력은 그후 보조 신호로 간주되어 보조신호 경로를 따라 처리된다. 선택된 휘도 출력은 Y_A로 표시된다. _A, _AX 및 _AUX를 포함한 신호 표시는 보조 신호 경로에 관한 것이다. 선택된 색도 신호는 색차 신호 U_A 및 V_A로 전환된다. Y_A, U_A 및 V_A 신호는 추가의 신호 처리를 위해 디지털 형태로 전환된다. 비디오 신호원을 베인 신호 경로와 보조 신호 경로로 전환함으로써 개별 화상 디스플레이 포맷의 개별 부분을 위한 신호원 선택을 하는데 있어 최대의 유연성이 제공된다.

Y_M에 대응하는 복합 동기 신호 COMP SYNC는 와이드 스크린 프로세서에 의해 동기 분리기(212)에 제공된다. 수평 동기 성분 H와 수직 동기 성분 V는 수직 카운트 다운 회로(214)에 입력된다. 수직 카운트 다운 회로는 와이드 스크린 프로세서(30)로 향하는 VERTICAL RESET 신호를 형성한다. 와이드 스크린 프로세서는 RGB 인터페이스(60)로 향하는 내부 수직 리세트 출력 신호 INT VERT RST OUT를 발생시킨다. RGB 인터페이스(60)에서의 스위치는 내부 수직 리세트 출력 신호와 외부 RGB 신호원의 수직 동기 성분 신호 중 한 신호를 선택한다. 이 스위치의 출력에 의해 선택된 수직 동기 성분 SEL_VERT_SYNC은 편향 회로(50)에 입력된다. 보조 비디오 신호의 수평 및 수직 동기 신호는 와이드 스크린 프로세서에 있는 동기 분리기(250)에 의해 형성된다.

1f_H대 2f_H변환기(40)는 예를들어, 각 수평 라인을 2번 디스플레이하거나 동일 필드의 인접 수평 라인을 보간하여 추가의 수평 라인 세트를 발생함으로써 비월 주사 방식의 비디오 신호를 순차 주사 즉, 비 비월 주사 방식의 신호로 변환시키는 기능을 한다. 일부의 경우, 인접 필드를 또는 인접 프레임들 사이에서 검출된 움직임 레벨에 따라 이전의 라인이 사용될지 또는 보간된 라인이 사용될지의 여부가 결정된다. 변환기 회로(40)는 비디오 RAM(420)과 결합하여 동작한다. 비디오 RAM은 순차 디스플레이가 가능하도록 프레임의 하나 또는 그 이상의 필드를 저장하는데 사용된다. Y_2f_H. U_2f_H및 V_2f_H신호와 같이 전환된 비디오 데이터가 RGB 인터페이스(60)에 공급된다.

제14도에 보다 상세히 도시한 RGB 인터페이스(60)는 비디오 신호 입력부로 하여금 디스플레이용 전환 비디오 데이터 또는 외부 RGB 비디오 데이터를 선택할 수 있게 한다. 외부 RGB 신호는 2f_H주사에 적합화된 와이드 디스플레이 포맷비 신호로 간주된다. 메인 신호의 수직 동기 성분은 와이드 스크린프로세서에 의해 INT VERT RST OUT으로서 RGB 인터페이스에 공급되며, 이 신호에 의해 선택된 수직 동기(fvm 또는 fvext)이 편향 회로(50)에 이용될 수 있게 한다. 와이드 스크린 텔레비전의 동작은 내부/외부 제어 신호 INT/EXT를 발생시킴으로서 사용자가 외부 RGB 신호를 선택할 수 있게 해준다. 그러나, 외부 RGB 신호가 존재하지 않는 경우 외부 RGB 신호 입력을 선택하면, 라스터의 수직 붕괴가 일어날 수 있고, 음극선관 또는 투사관에 손상을 초래할 수 있다. 따라서, RGB 인터페이스 회로는 존재하지 않는 외부 RGB 입력 신호의 선택을 취소하기 위해 외부동기 신호를 검출한다. WSP 마이크로 프로세서(340)는 또한 외부 RGB 신호에 대한 컬러 및 색조를 제어한다.

와이드 스크린 프로세서(30)는 보조 비디오 신호의 특정 신호 처리를 위해 화상 프로세서(320)의 화상을 포함한다. 화상 내 화상이라는 용어는 대대로 축약하여 PIP 또는 Pix-in-pix로 표기된다. 게이트 어레이(300)는 제1b도 내지 제1i도의 예에 나타낸 바와 같이, 메인 비디오 신호 데이터와 보조 비디오 신호 데이터를 각종의 디스플레이 포맷으로 조합한다. PIP 프로세서(320)와 게이트 어레이(300)는 와이드 스크린 마이크로 프로세서(WSP μP)(340)에 제어된다. 마이크로프로세서(340)는 직렬 버스를 통해 TV 마이크로프로세서(216)에 응답한다. 직렬 버스는 4개의 신호 라인 즉, 데이터, 클록 신호, 인에이블(enable) 신호 및 리세트 신호를 포함한다. 또한, 와이드 스크린 프로세서(30)는 3개의 레벨 샌드캐슬(sandcastle) 신호로서의 복합 수직 브랭킹(blanking)/리세트 신호를 발생시킨다. 이와 달리, 수직 블랭킹 신호 및 수직 리세트 신혼는 별개의 신호로서 발생될 수 있다. 복합 블랭킹 신호는 비디오 신호 입력부에 의해 RGB 인터페이스에 제공된다.

제13도에 보다 상세히 도시한 편향 회로(50)는 와이드 스크린 프로세서로부터의 수직 리세트 신호, RGB 인터페이스(60)로부터 선택된 2f_H수평 동기 신호 및 와이드 스크린 프로세서로부터의 추가의 제어 신호를 수신한다. 제어 신호는 수평 위상 맞춤, 수직 크기 조절 및 동서 핀 조 절과 관련이 있다. 편향 회로(50)는 2f_H귀선 펄스를 와이드 스크린 프로세서(30), 1f_H대 2f_H변환기(40) 및 YUV 대 RGB 변환기(240)에 제공한다.

전체 와이드 스크린 텔레비전에 대한 동작 전압은 AC 메인 전원에 의해 전원 공급되는 전원 공급 장치(70)에 의해 발생된다.

와이드 스크린 프로세서(30)는 제3도에 보다 상세히 도시되어 있다. 와이드 스크린 프로세서의 주요 구성 요소로는 게이트 어레이(300), PIP 회로(301), 아날로그/디지털 변환기 및 디지털/아날로그 변환기, 제2 튜너(208), 와이드 스크린 프로세서 마이크로프로세서(340) 및 와이드 스크린 출력 부호부(227)가 있다. 1f_H및 2f_H캐시, 예를들어 PIP회로와 연관되어 있는 와이드 스크린 프로세서의 추가의 세부 요소가 제4도에 도시되어 있다. PIP회로(301)의 주요 부분을 형성하는 PIP 프로세서(320)는 제5도에 보다 상세히 도시되어 있다. 게이트 어레이(300)는 제6도에 상세히 도시되어 있다. 제3도에 도시되어 있는, 메인 및 보조 신호 경로의 일부를 형성하는 다수의 구성 요소들에 대해서는 이미 설명한 바 있다.

제2 튜너(208)는 IF단(224) 및 오디오단(226)과 관련되어 있다. 또한, 제2 튜너(208)는 WSP μP(340)와 관련하여 동작한다. WSP μP(340)는 입출력부 I/O(340A)와 아날로그 출력부(340B)를 포함한다. I/O부(340A)는 색조 및 컬러 제어 신호, 외부 RGB 비디오 신호원을 선택하기 위한 INT/EXT 신호 및 제어 신호를 스위치(SW1 내지 SW6)에 제공한다. 또한, I/O부는 편향 회로와 음극선관을 보호하기 위하여, RGB 인터페이스로부터의 EXT SYNC DET 신호를 모니터한다. 아날로그 출력부(340B)는 각 인터페이스 회로(254, 256, 258)를 통해 수직 크기, 좌우 조절 및 수평 위상 맞춤을 위한 제어 신호를 제공한다.

게이트 어레이(300)는 제1도에 구분되어 도시한 각종의 디스플레이 포맷 중 어느 한 포맷의 와이드 스크린 디스플레이를 구현하기 위하여, 메인 및 보조 신호 경로로부터 비디오 정보를 합성하는 역할을 한다. 게이트 어레이에 대한 클록 정보는 지역 통과 필터(376)와 관련하여 동작하는 위상 동기 루프(374)에 의해 제공된다. 메인 비디오 신호는 Y_M, U_M 및 V_M으로 표시된 신호로서 YUV 포맷과 아날로그 형태로 와이드 스크린 프로세서에 제공된다. 이들 메인 신호는 제4도에 보다 상세히 도시한 아날로그/디지털 변환기(342, 346)에 의해 아날로그에서 디지털 형태로 변환된다.

일반적으로 컬러 성분 신호는 U 및 V로 표시되며, 이 표시는 R-Y 신호 또는 B-Y 신호, 또는 I 및 Q 신호로 지정될 수 있다. 샘플된 휘도 대역폭은 시스템 클록 레이트(rate)가 대략 16㎒인 1024f_Z이기 때문에 8㎒로 제한된다. U신호 및 V시호가 와이드 I에 대해 500㎑ 또는 1.5㎒로 제한되므로, 단일 아날로그/디지털 변환기와 아날로그 스위치가 컬러 성분 데이터를 샘플링하기 위하여 사용된다. 아날로그 스위치 또는 멀티플렉서(344)에 대한 선택 라인 UV_MUX는 시스템 클록을 2로 분주함으로써 유도된 8㎒신호이다. 1 클록 폭의 라인개시 SOL 펄스는 이 신호를 각 수평 비디오 라인의 개시시에 0으로 동기적으로 리세트시킨다. UV_MUX 라인은 수평 라인 전체에 걸쳐 각 클록 사이클 상태에서 토글(toggle)한다. 라인 길이가 짝수의 클록 사이클이기 때문에, 일단 초기화되면 UV_MUX의 상태는 중단없이 지속적으로 0,1,0,1....상태로 토글할 것이다. 아날로그/디지털 변환기가 각각 1 클록 사이클 만큼 지연되므로, 아날로그/디지털 변환기(342,346)로부터의 Y 및 UV 데이터 스트림은 시프트된다. 이러한 데이터 시프트를 조절하기 위해, 메인 신호 처리 경로(304)에서 보간 제어(349)까지의 클록 게이팅 정보도 유사하게 지연되어야 한다. 만일, 클록 게이팅 정보가 지연되지 않는다면, UV 데이터는 검출될 때 정확하게 쌍을 이루지 못할 것이다. 이것은 UV 데이터의 각쌍이 하나의 벡터를 나타내기 때문에 매우 중요한 문제가 된다. 하나의 벡터로부터의 U 성분은 컬러 시프트를 유발하지 않고서는 다른 벡터로부터의 V 성분과 쌍을 이룰 수 없다. 그 대신 이전 쌍으로부터의 V 샘플이 현재의 U 샘플과 함께 검출될 것이다. 이러한 UV 멀티플렉싱 방법은 컬러 성분(U, V) 샘플의 모든 쌍에 대해 2개의 휘도 샘플이 있기 때문에 2:1:1로서 간주된다. U 및 V에 대하나 나이퀴스트 주파수는 휘도 나이퀴스트 주파수의 절반까지 감소되는 것이 효과적이다. 따라서, 휘도 성분에 대한 아날로그/디지털 변환기 출력이 나이퀴스트 주파수는 8㎒인 반면에, 컬러 성분에 대한 아날로그/디지털 변환기 출력의 나이퀴스트 주파수는 4㎒이다.

PIP회로 및/또는 게이트 어레이는 데이터 압축에 의한 보조 데이터의 해상도를 증가시키기 위한 수단을 포함할 수도 있다. 예를 들어, 쌍을 이루고 있는 화소 압축 디더링 및 디디더링을 포함하는 다수의 데이터 압축 및 데이터 복원 방식이 개발되었다. 더욱이, 개별 비트수를 포함하는 개별 디더링 시쿼스와 개별 비트수를 포함하는 개별 쌍을 이루고 있는 화소 압축이 고려되고 있다. 각각의 특정 종류의 화상 디스플레이 포맷으로 디스플레이된 비디오의 해상도를 최대로하기 위하여 다수의 특정 데이터 압축 및 복원 방식 중의 한 방식이 WSP μP에 의해 선택될 수 있다. 이 방법은 제15도 내지 제20도와 관련하여 보다 상세히 설명한다.

게이트 어레이는 FIFO(356,368)로서 구현될 수 있는 라인 메모리와 관련하여 동작하는 보간기를 포함한다. 보간기와 FIFO는 메인 신호를 원하는 만큼 다시 샘플링하는데 사용된다. 추가의 보간기는 보조 신호를 다시 샘플링할 수 있다. 게이트 어레이의 클록 및 동기 회로는 메인 및 보조 신호의 데이터 조작을 제어하고 메인 및 보조 신호를 결합하여 Y_MX, U_MX 및 V_MX 성분을 갖는 단일의 출력 비디오 신호가 되게 한다. 이들 출력 성분들은 디지털/아날로그 변환기(360,362,364)에 의해 아날로그 형태로 전환된다. Y,U 및 V로 표시된 아날로그 신호는 비 비월 주사로의 변환을 위해 1f_H대 2f_H변환기(40)에 공급된다. 또한, Y, U 및 V 신호는 부호부(227)에 의해 Y/C 포맷으로 부호화되어 패널 잭에서 이용가능한 와이드 포맷비 출력신호 Y_OUT_EXT/C_OUT_EXT를 형성한다. 스위치 SW5는 게이트 어레이로부터의 신호 C_SYNC/MN 또는 PIP 회로로부터의 신호 C_SYNC_AUX 중에서 부호부(227)에 대한 동기 신호를 선택한다. 스위치 SW6는 와이드 스크린 패널 출력에 대한 동기 신호로서 Y_M과 C_SYNC_AUX 중에서 하나를 선택한다.

수평 동기 회로는 제12도에 보다 상세히 도시되어 있다. 위상 비교기(228)는 저역 통과 필터(230), 전압 제어 발진기(232), 분주기(234) 및 커패시터(236)를 포함하는 위상 동기 루프의 일부로서 구성되어 있다. 전압 제어 발진기(232)는 세라믹 공진기(238) 또는 이와 유사한 역할을 하는 구성에 응답하여 32f_H에서 동작한다. 전압 제어 발진기의 출력은 32로 분주되어 적당한 제2 주파수 입력 신호를 위상 비교기(228)에 제공한다. 분주기(234)의 출력은 1f_HREF 타이밍 신호이다. 32f_HREF 및 1f_HREF 타이밍 신호는 16으로 분주하는 카운터(400)에 제공된다. 1f_HREF 신호에 의해 분주기(400)를 프리세트함으로써 분주기는 비디오 신호 입력부의 위상 고정 루프로 동기적으로 동작하게 된다. 펄스 폭 회로(402)는 2f_H-REF 신호가 위상 비교기(예를 들어, 저역 통과 필터(406)와 2f_H전압 제어 발진기(408)를 포함한 위상 고정 루프의 일부를 형성하는 CA1391형)의 적절한 동작을 위한 적합한 펄스 폭을 갖게 한다. 전압 제어 발진기(408)는 순차적으로 주사되는 디스플레이를 구동시키는데 필요한 내부 2f_H타이밍 신호를 발생시킨다. 위상 비교기(404)로의 다른 입력 신호는 2f_H귀선 펄스거나 그와 관련된 타이밍 신호이다. 위상 비교기(404)를 포함한 제2 위상 동기 루프는 각각의 2f_H주사 기간이 입력 신호의 각 1f_H기간 내에서 대칭이 되게끔 한다. 그렇지 않으면, 디스플레이는 예컨대, 비디오 라인의 절반이 우측으로 시프트되고 나머지 절반이 좌측으로 시프트되는 라스터 스플릿(split)을 나타낼 수 있다.

편향 회로(50)는 제13도에 보다 상세히 도시되어 있다. 개별 디스플레이 포맷을 구현하는 데 필요한 요구된 수직 과주사의 양에 따라 라스터의 수직 크기를 조절하기 위해 회로(500)가 제공된다. 도면을 참조하여 설명하면, 정전류원(502)은 수직 램프파 커패시터(504)를 충전시키는 일정량의 전류 I_RAMP를 제공한다. 트랜지스터(506)는 수직 램프 커패시터와 병렬로 접속되고, 수직 리세트 신호에 응답하여 커패시터를 주기적으로 방전시킨다. 어떤 조절도 없는 경우, 전류 I_RAMP는 라스터에 대하여 최대로 이용 가능한 수직 크기를 제공한다. 이는 제1A도에 도시한 바와 같이, 확장 4×3 디스플레이 포맷비 신호원에 의해 와이드 스크린 디스플레이를 채우는 데 필요한 수직 과주사의 정도에 일치한다. 더 적은 수직라스터의 크기가 요구되는 정도까지, 수직 램프가 커패시터(504)가 저속의 보다 작은 피크값으로 충전되도록 조절 가능한 전류원(508)은, 전류I_ADJ의 가변량 전류 I_RAMP로 전환한다. 가변 전류원(508)은 예를 들어, 아날로그 형태의 수직 크기 제어 회로에 의해 발생되는 수직 크기 조절 신호에 응답한다. 수직 크기 조절 회로(500)는 전위차계 또는 백 패널 조절 노브(back panel akjustment knob)에 의해 구현될 수 있는 수동 수직 크기 조절 회로(510)와는 관련되지 않는다. 어떤 경우, 수직 편향 회로(512)는 적절한 크기의 구동 전류를 수신한다. 수평 편향은 위상 조절 회로(518), 동서 핀 보정 회로(514), 2f_H위상 고정 루프(520) 및 수평 출력 회로(516)에 의해 이루어진다.

RGB 인터페이스 회로(60)는 제14도에 보다 상세히 도시되어 있다. 최종적으로 디스플레이되어야할 신호는 1f_H/2f_H변환기(40)의 출력와 외부 RGB 입력에서 선택될 것이다. 본 명세서에 기술된 와이드 스크린 테레비전의 경우, 외부 RGB 입력은 와이드 디스플레이 포맷비를 갖는 순차 주사식 신호원으로 가정한다. 비디오 신호 입력부(20)로부터의 외부 RGB 신호와 복합 블랭킹 신호는 YUV 변환기(610)의 RGB에 입력된다. 외부 RGB 신호를 위한 외부 2f_H복하바 동기 신호는 외부 동기 신호 분리기(600)에 입력된다. 스위치(608)는 수직 동기 신호를 선택하며, 스위치(604)는 수평 동기 신호를 선택하고, 스위치(606)는 비디오 신호를 선택한다. 각각의 스위치(604, 606, 608)는 WAP μP(340)에 의해 발생된 내부/외부 제어 신호에 응답한다. 내부 비디오 신호원 또는 외부 비디오 신호원은 사용자가 선택한다. 그러나, 이러한 신호원이 접속되어 있지 않거나 턴온되어 있지 않았을 때, 사용자가 부주의하게 외부 RGB 신호원을 선택할 경우 또는 외부 신호원이 결락될 경우, 수직 라스터는 붕괴되고 음극선관에 심각한 손상을 초래할 것이다. 따라서, 외부 동기 검출기(602)는 외부 동기 신호가 있는지를 검사한다. 외부 동기 신호가 없는 경우, 각 스위치(604, 606, 608)로부터의 신호가 존재하지 않으면, 외부 RGB 신호원의 선택을 방지하기 위해 스위치 오버라이드(override) 제어 신호는 각 스위치에 전송된다. 또한, RGB 대 YUV 변환기(610)는 WSP μP(340)로부터의 색조 및 컬러 제어 신호를 수신한다.

본 발명의 실시예에 따른 와이드 스크린 텔레비전은 비록 자세히 설명하지 않고 있지만, 2f_H수평 주사 대신에 1f_H수평 주사로 구현될 수 있다. 1f_H회로는 1f_H대 2f_H변환기와 RGB 인터페이스가 필요없다. 따라서, 1f_H회로에는 2f_H주사 레이트로 외부 와이드 디스플레이 포맷비 RGB 신호를 디스플레이하기 위한 장치가 없다. 1f_H회로에 대한 와이드 스크린 프로세서와 화상 내 화상 PIP 프로세서는 매우 유사할 것이다. 입력과 출력 모두가 이용되는 것은 아니지만, 게이트 어레이는 사실상 동일하다. 본 명세서에 기술된 여러 가지 해상도 증가 방법은 텔레비전이 1f_H주사로 동작하든 2f_H주사로 동작하든지간에 상관없이 일반적으로 어디에나 적용될 수 있다.

제4도는 1f_H섀시 및 2f_H섀시에 대해 동일한 기능을 하는 제3도에 도시한 와이드 스크린 프로세서(30)를 보다 상세히 도시한 블록도이다. Y_A, U_A 및 V_A 신호는 해상도 처리 회로(370)를 포함할 수 있는 PIP 프로세서(320)에 화상으로 입력된다. 본 발명의 실시예에 따른 와이드 스크린 텔레비전은 비디오를 확장 및 압축할 수 있다. 제1도에서 설명된 여러 종류의 복합 디스플레이 포맷에 의해 구현된 특정 효과는 해상도 처리 회로(370)로부터의 해상도 처리 데이터 신호 Y_RP, U_RP 및 V_RP를 수신할 수 있는 PIP 프로세서(320)에 의해 생성된다. 해상도 처리 과정이 항상 이용되는 것은 아니고 선택된 디스플레이 포맷 동안만 이용된다. PIP 프로세서(320)는 제5도에 보다 상세히 도시되어 있다. PIP 프로세서의 주요 구성 요소는 아날로그/디지털 변환기(322), 입력부(324), 고속 스위치(FSW) 및 버스부(326), 타이밍 및 제어부(328) 및 디지털/아날로그 변화기(330)가 있다. 타이밍 및 제어부(328)는 제11도에 보다 상세히 도시되어 있다.

PIP 프로세서(320)는 톰슨 콘슈머 일렉트로닉스사에서 개발된 기본 CPIP 칩의 변형으로서 구현될 수 있다. 기본 CPIP 칩에 대해서는 인디애나주 인디아나 폴리스 소재의 톰슨 콘슈머 일렉트로닉스사에서 입수 가능한 The CTC 140 Picture in Picture(CPIP) Technical Tranining Manual이라는 명칭의 간행물에 구체적으로 기술되어 있다. 이에 대해 다수의 특징 또는 효과에 대해서 후술한다. 먼저, 기본적인 효과는 제1c도에 도시한 바와 같이, 대형 화상의 일부분에 소형 화상이 디스플레이되는 데에 있다. 대형 화상 및 소형 화상은 동일한 비디오 신호 또는 개별적인 비디오 신호로부터 발생될 수 있으며, 이들은 상호 교체되거나 혹은 스왑될 수 있다. 일반적으로, 오디오 신호는 대형 화상에 대응하게 전환된다. 소형 화상은 스크린상의 임의의 위치로 이동되거나 다수의 소정 위치로 단계적으로 이동될 수 있다. 줌 특성은 소형 화상의 크기를 이미 설정된 수많은 크기들 중에서 임의의 한 크기로 증가 및 감소시키는 데 있다. 제1d도에 도시한 디스플레이 포맷에서와 같이, 임의의 지점에서 대형 화상과 소형 화상이 사실상 동일한 크기가 된다.

제1d, 제1e도 또는 제1f도에 도시한 도면과 같은 단일 화상 방식의 경우, 사용자가 예를들어 1.0:1 대 5.0:1이 비율로부터 단계적으로 단일 화상의 크기를 빠르게 확대 또는 축소시킬 수 있다. 줌 방식 동안, 사용자가 화상 내용을 검사 또는 패닝(상하로 움직이게 함)할 수 있어, 스크린 이미지가 화상의 개별 영역을 가로질러 이동할 수 있게 한다. 어떤 경우에든 즉, 소형 화상 또는 대형 화상 또는 줌 화상이 경우에도 정지 프레임(정지하고 있는 화상 포맷)으로 디스플레이될 수 있다. 이러한 기능은 최종 9프레임의 비디오가 스크린상에서 반복될 수 있는 스트로브포맷을 가능하게 한다. 프레임 반복 레이트는 초당 30 프레임에서 초당 0프레임까지 변경될 수 있다.

본 발명의 또 다른 실시예에 따른 와이드 스크린 텔레비전에 사용되는 PIP 프로세서는 전술한 바와 같은 기존의 기본 CPIP 칩의 구조와는 상이하다. 기본 CPIP 칩이 16×9 스크린을 갖는 텔레비전에 비디오 레이트 증가 회로가 없이 사용될 경우, 삽입 화상은 16×9 와이드 스크린상의 주사에 의해 발생되는 실질적인 4/3 배의 수평 확장으로 인해 종횡비의 왜곡이 나타날 것이다. 화상 내의 객체(object)는 수평으로 연장될 것이다. 외부 레이트 증가 회로가 이용될 경우, 종횡비의 왜곡은 발생하지 않지만 전체 스크린에 화상 전체가 화면화되지 않을 것이다.

종래의 텔레비전에 사용된 바와 같이 기본 CPIP 칩에 근거한 PIP 프로세서는 특정 방식으로 동작되어 바람직하지 않은 결과를 초래한다. 유입 비디오는 메인 비디오 신호원의 수평 동기 신호에 로크된 640f_H클록으로 샘플링된다. 즉, CPIP 칩과 관련된 비디오 RAM에 저장된 데이터는 입력 보조 비디오 신호원에 대해 직교적으로 샘플링되지 않는다. 이것이 필드 동기화의 기본 CPIP 방법의 근본적인 한계이다. 이러한 입력 샘플링의 비직교 성질은 스큐 에러(skew error)를 유발시킨다. 이러한 한계는 CPIP 칩과 함께 사용되는 비디오 RAM이 사용되어 데이터를 기록 및 판독하기 위해 동일 클록을 사용해야만 한다는 점에서 비롯된 것이다. 비디오 RAM으로부터의 데이터가 디스플레이될 경우, 스큐 에러는 화상의 수직 에지를 따라 무순위 지터(jitter)로 나타나게 되며 이는 보통 아주 바람직하지 않다. 기본 CPIP 칩과는 달리 본 발명의 실시예에 따른 PIP 프로세서(320)는 비디오 데이터를 복수의 디스플레이 방식들 중 한 방식으로 비대칭 입축시키는 데 적합하다. 이러한 동작 방식의 경우, 화상이 수평 방향으로 4:1, 수직방향으로는 3:1로 압축된다. 이러한 비대칭 압축 방식은 비디오 RAM의 저장 동안, 종횡비의 왜곡 화상이 생성된다. 화상의 객체는 수평으로 화면 압축된다. 그러나, 이들 화상이 예를들어 16×9 디스플레이 포맷비 스크린의 디스플레이에 대한 채널 주사 방식에서와 같이 정상적으로 판독될 경우, 화상은 올바르게 나타난다. 이 때, 스크린에는 화상이 전부 채워지게 되며 종횡비의 왜곡은 나타나지 않는다. 본 발명의 실시예에 따른 비대칭 압축 방식에 의해 외부 레이트 증가 회로가 없이도 16×9 스크린상에 특정 디스플레이 포맷을 생성시킬 수 있다.

제11도는 예를 들어, 전술한 CPIP 칩이 변형된 형태인 PIP 프로세서의 타이밍 및 제어부(328)의 블록도로서, 복수개의 선택 가능한 디스플레이 방식 중 한방식으로서 비대칭 압축을 구현하기 위한 추림부(decimation)(328C)를 포함하고 있다. 나머지 디스플레이 방식은 개별 사이즈의 보조 화상을 제공한다. 각 수평 및 수직 추림부는 카운터를 포함하고 있으며, 이 카운터는 WAP μP(340)의 제어하에 테이블 값으로부터 압축 인자에 대하여 프로그램되어 있다. 이 값의 범위는 1:1, 2:1, 3:1 등이 될 수 있다. 압축 인자는 테이블이 어떻게 설정되었는지에 따라서 대칭 또는 비대칭될 수 있다. 또한, 압축 비율의 제어는 WSP μP(340)의 제어하에 프로그램 가능한 범용 추림부에 의해 구현될 수 있다.

완전한 스크린 PIP 방식의 경우, 자주(free runing) 발진기(348)와 관련한 PIP 프로세서는 적응형 주사선 빗살 필터 등이 복호부로부터의 Y/C 입력을 취하고 신호를 Y. U. V 컬러 성분으로 복호화하며 수평 및 수직 동기 펄스를 발생시킨다. 이러한 신호는 줌, 정지 및 채널 주사와 같은 다양한 풀 스크린 방식으로 PIP 프로세서에서 처리된다. 채널 주사 방식 동안, 예컨대 비디오 신호 입력부로부터 수평 및 수직 동기 신호의 출현은 많은 불연속성을 갖게 된다. 왜냐하면, 샘풀된 신호(개별 채널)가 비 상관성 동기 펄스를 가질 것이며, 겉보기에 무순위 순간에 스위칭 되기 때문이다. 따라서, 샘플 클록(및 판독/기록 비디오 RAM 클록)은 자주 발진기에 의해 결정된다. 정지 및 줌 방식의 경우, 샘플 클록은 입력되는 비디오 수평 동기에 로크되는데, 이 특수한 경우는 디스플레이 클록 주파수와 동일하다.

제4도를 다시 참조하면, PIP 프로세서로부터의 아날로그 형태인 Y, U, V 및 C_SYNC(복합 동기 신호)는 3.58㎒ 발진기(380)와 관련하여 동작하는 부호부(366)에 의해 Y/C 성분으로 다시 부호화될 수 있다. 이 Y/C_PIP_ENC 신호는 Y/C 스위치(도시되지 않음)에 연결될 수 있고, 이로 인해 재 부호화된 Y/C 성분이 메인 신호이 Y/C 성분 대신 사용될 수 있다. 이로써 PIP 부호화된 Y, U, V 및 동기 신호는 섀시의 나머지 부분에서 수평 및 수직 타이밍의 기초가 된다. 이러한 동작 방식은 메인 신호 경로에서의 보간기 및 FIFO의 동작에 근거하여 PIP에 대한 줌 방식을 실행시키는 데 적합하다.

예를 들어, 제1i도에 도시한 바와 같은 다중 채널 방식에 있어서, 소정의 주사 리스트의 12개의 채널은 12개의 소형 화상에서 동시에 디스플레이될 수 있다. PIP 프로세서는 3.58㎒ 발진기(348)에 응답하는 내부 클록을 갖는다. 입력 보조 신호는 선택된 특정 결과에 응답하여 아날로그 형태에서 디지털 형태로 변환된 다음 비디오 RAM(350)에 로딩된다. 전술한 Technical Tranining Manual에서의 실시예의 경우, 컴파일된 특정 결과가 메인 신호 비디오 데이티와 조합되기에 앞서 PIP 프로세서에서 다시 아날로그 형태로 변환된다. 그러나, 본 명세서에 기술된 와이드 스크린 텔레비전의 경우에서는, 부분적으로는 실행할 수 있는 개별 클록 주파수의 수가 제한되어 있기 때문에 보조 데이터는 PIP 프로세서(320)에 의해 추가 처리되는 일 없이 비디오 RAM(350)으로부터 직접 출력된다. 클록 신호의 수를 최소로하여 텔레비전 회로에서의 무선 주파수 간섭을 감소시키는 것이 바람직하다.

제5도를 참조하면, PIP 프로세서(320)는 아날로그/디지털 변환부(322), 입력부(324), 고속 스위치 FSW 및 버스 제어부(326), 타이밍 및 제어부(328), 및 디지털/아날로그 변환부(330)를 포함한다. 일반적으로, PIP 프로세서(320)는 비디오 신호를 휘도(Y) 및 색차 신호(U, V)로 계수화하고, 상술한 바와 같이, 1Mbit 비디오 RAM(350)의 출력을 서브샘플링 및 저장한다. PIP 프로세서(320)와 관련한 비디오 RAM(350)은 1Mbit의 메모리 용량을 갖는데, 이는 8 비트 샘플을 갖는 비디오 데이터의 완전한 필드를 저장하기에는 부족한 용량이다. 증대된 메모리 용량은 비경제적일 수 있으며 보다 복잡한 관리 회로를 필요로 할 수도 있다. 보조 채널의 샘플당 보다 작은 비트수는 8 비트 샘플 전체로 처리되는 메인 신호에 비해 양자화 해상도의 감소 또는 대역폭에서의 감소를 나타낸다. 이러한 대역폭의 사실상의 감소는 보조 디스플레이된 화상이 상대적으로 작을때에는 문제가 되지 않지만, 보조 디스플레이된 화상이 클 때 예를 들어 메인 디스플레이된 화상과 같은 크기일 때에는 심각한 문제가 될 수 있다. 해상도 처리 회로(370)는 양자화 해상도또는 보조 비디오 데이터의 실제 대역폭을 증가시키도록 하나 이상의 방법을 선택적으로 실행할 수 있다. 다수의 데이터 압축 및 데이터 복원 방법은 예를 들어, 쌍을 이루고 있는 화소 압축 및 디더링 및 디디더링을 포함하여 개발되어 왔다. 디디더링 회로는 다음에 보다 상세히 설명되는 바와 같이, 게이트 어레이의 보조 신호 경로에서 비디오 RAM(350)이 스트림에 따라 배치된다. 또한, 개별 비트수를 포함하는 개별 디더링 및 디디더링 시퀀스와 서로 다른 비트수를 포함하는 상이하게 짝을 이루는 화소 압축이 고려되어야 한다. 다수의 특정 데이터 압축 및 복원 방법 중의 한 방법은 각 특정 종류의 화상 디스플레이 포맷에 대하여 디스플레이된 비디오의 해상도를 최소화 하도록 WAP μP에 의해 선택될 수 있다.

휘도 및 색차 신호는 8:1:16비트 Y, U, V 형태로 저장된다. 즉, 각 성분은 6비트 샘플로 양자화된다. 모든 쌍의 색차 샘플에 대한 8개의 휘도 샘플이있다. PIP 프로세서(320)는 유입되는 비디오 데이터가 유입되는 보조 비디오 동기 신호로 로크된 640f_H클록 레이트로 샘플링되는 방식으로 동작된다. 이러한 방식의 경우, 비디오 RAM(350)에 저장되는 데이터가 직교로 샘플링된다. 데이터가 PIP 프로세서 비디오 RAM(350)으로부터 판독될 경우, 데이터는 또한 유입되는 보조 비디오 신호에 로크된 동일 640f_H클록을 사용하여 판독된다. 그러나, 이러한 데이터가 직교적으로 샘플 및 저장되고 직교적으로 판독될 수 있다고 하더라도, 메인 및 보조 신호 신호원의 비동기적 성질로 인하여 비디오 RAM(350)으로부터 직접 직교적으로 디스플레이될 수 없다. 메인 및 보조 비디오 신호원은 동일한 비디오 신호원으로부터 디스플레이되는 신호인 경우에만 동기적 성질을 띨 수 있다.

비디오 RAM(350)으로부터의 데이터 출력인 보조 채널을 메인 채널로 동기화시키기 위해서는 추가의 처리 과정이 필요하다. 다시 제4도를 참조하면, 2개의 4비트 래치(352A, 352B)는 비디오 RAM 4비트 출력 포트로부터의 8 비트 데이터 블록을 재결합 시키는 데 필요하다. 4 비트 래치는 또한 데이터 클록 레이트를 1280f_H에서 640f_H까지 감소시킨다.

일반적으로, 비디오 디스플레이 및 편향 시스템은 메인 비디오 신호로 동기된다. 메인 비디오 신호는 상술한 바와 같이 와이드 스크린 디스플레이를 채우기 위해 레이트가 증가되어야 한다. 보조 비디오 신호는 제1 비디오 신호 및 비디오 디스플레이에 수직적으로 동기되어야 한다. 보조 비디오 신호는 필드 메모리에서 필드 주기의 일부 만큼 지열될 수 있으며 그 다음 라인 메모리에서 신장된다. 신호를 신장시키기 위한 필드 메모리 및 선입선출(first in first out: FIFO) 메모리 소자(354)로서 비디오 RAM(350)을 이용하여 보조 비디오 데이터와 메인 비디오 데이터를 동기시킬 수 있다. FIFO(354)의 크기는 2048×8이다. FIFO의 크기는 판독/기록 포인터 충돌을 방지하는 데 필요하다고 생각되는 만큼의 최소 라인 저장 용량과 관련이 있다. 판독/기록 포인터 충돌은 새로운 데이터가 FIFO로 기록될 기회를 갖기 이전에 구 데이터가 FIFO로부터 판독될 때에 발생한다. 또한, 구 데이터가 FIFO로부터 판독될 기회를 갖기 이전에 새로운 데이터가 메모리를 기록할 때에 판독/기록 포인터 충돌이 일어난다.

비디오 RAM(350)으로부터의 8 비트 DATA-PIP 데이터 블록은 비디오 데이터를 샘플링하는 데 사용되었던 동일한 PIP 프로세서 640f_H클록을 갖는 2048×8 FIFO(354)로 기록된다. 즉, 640f_H클록은 메인 신호가 아닌 보조 신호에 로크된다. FIFO(354)는 메인 비디오 채널의 수평 동기 성분에 로크되는 1024f_H의 디스플레이 클록을 사용하여 판독된다. 독립적인 판독 및 기록 포트 클록을 갖는 다중 라인 메모리(FIFO)의 이용은 제2 레이트로 직교적으로 디스플레이되도록 제1 레이트로 직교적으로 샘플링되었던 데이터를 인에이블 할 수 있다. 하지만, 판독 및 기록 클록의 비동기 속성은 판독/기록 포인터 충돌을 방지하기 위한 단계가 요구된다.

게이트 어레이(300)는 2개의 와이드 스크린 프로세서(30, 31)에 공통된다. 게이트 어레이의 메인 신호 경로(304), 보조 신호 경로(306) 및 출력 신호 경로(312)는 제8도에 도시되어 있다. 게이트 어레이는 또한 클록/동기 회로(320)와 WSP μP 복호부(310)를 포함한다. WSP DATA와 동일하게 취급되는 WSP μP의 데이터 및 어드레스 출력 라인은 PIP 프로세서(320) 및 해상도 처리 회로(370) 뿐만 아니라 각 메인 회로 및 WSP DATA의 경로에 제공된다. 어떤 회로가 게이트 어레이의 일부로서 한정되는지 그렇지 않은지는 주로 본 발명의 구성을 용이하게 설명하기 위한 것임을 유의하여야 한다.

필요할 경우, 게이트 어레이는 개별 화상 디스플레이 포맷을 실행하도록 메인 비디오 채널의 비디오 데이터를 확장, 압축 및 절단하는 기능을 갖는다. 휘도 성분 Y_MN은 휘도 성분의 보간 성질에 의존하는 시간 길이 동안 선입선출(FIFO) 라인 메모리에 저장한다. 조합된 색도 성분 U/V_MN은 FIFO(358)에 저장된다. 보조 신호 휘도 및 색도 성분 Y_PIP, U_PIP, V_PIP은 디멀티플렉서(355)에 의해 형성된다. 휘도 성분은 회로(357)에서 원하는 정도만큼 해상도 처리 과정을 겪은 다음 출력으로서 신호 Y_AUX를 발생하는 보간기(359)에 의해 필요한 만큼 확장된다.

어떤 경우에는 보조 디스플레이가 제1d도의 예에 도시한 바와 같이 메인 신호 디스플레이만큼 커질 것이다. PIP 프로세서 및 비디오 RAM(350)과 관련한 메모리 제한은 그러한 큰 디스플레이 영역을 채우기 위한 충분한 수의 데이터 포인트 또는 화소를 제공할 수 있다. 이 경우, 해상도 처리 회로(357)는 데이터 압축 또는 감소 동안 손실된 것을 충족하도록 화소를 보조 비디오 신호로 복원시키는 데 사용될 수 있다. 해상도 처리 과정은 제4도에 도시한 회로(370)가 담당하고 있는 해상도 처리 과정과 일치할 수도 있다. 실시예에서와 같이, 회로(370)는 디더링 회로일 수 있으며, 회로(357)도 디디더링 회로일 수 있다.

보조 비디오 입력 데이터는 640f_H의 레이트로 샘플링되어 비디오 RAM(350)에 저장된다. 비디오 RAM(350)에서 판독된 보조 데이터는 VRAM_OUT로 표시된다. PIP 회로(301)는 동일한 정수 인자만큼 보조 화상을 비대칭적으로 뿐만 아니라 수평 및 수직으로 감소시키는 역할을 한다. 추가로 제10도를 참조하면, 보조 채널 데이터는 4비트 래치(352A,352B), 보조 FIFO(354), 타이밍 회로(369) 및 동기화 회로(369)에 의해 메인 채널 디지털 비디오로 버퍼링되고 동기화된다. VRAM_OUT 데이터는 디멀티플렉서(355)에 의해 Y(휘도), U, V(컬러 성분) 및 FSW_DAT(고속 스위치 데이터)로 분류된다. FSW_DAT는 어느 필드 타입이 비디오 RAM으로 기록되었는지를 지시한다. PIP_FSW 신호는 PIP 회로로부터 직접 수신되어 소형 화상 방식동안, 비디오 RAM으로부터 판독된 필드 중 어느 필드가 디스플레이 되어야하는지를 결정하도록 출력 제어 회로(321)에 인가된다.

보조 채널은 메인 채널이 1024f_H의 레이트로 샘플링되는 동안 640f_H의 레이트로 샘플링된다. 보조 채널 FIFO(354)는 보조 채널 샘플 레이트에서 메인 채널 클록 레이트로 데이터를 전환시킨다. 이 과정에서, 비디오 신호는 8/5(1024/640) 압축 처리된다. 이는 보조 채널 신호를 정확히 디스플레이하는 데 필요한 4/3 압축보다 더 많은 수치이다. 따라서, 보조 채널은 4×3 소형 화상을 정확히 디스플레이하기 위해 보간기(359)에 의해 확장되어야 한다. 보간기(359)는 WSP μP(340)에 응답하는 보간 제어 회로(371)에 의해 제어된다. 요구되는 보간기의 확장량은 5/6이다. 확장 인자 X는 다음 식과 같이 결정된다.

X=(640/1024)(4/3)=5/6

색도 성분 U_PIP은 출력으로서 신호 U_AUX 및 V_AUX를 발생시키는 휘도 성분의 보간 성질에 의존하는 시간 길이 동안 회로(367)에 의해 지연된다. 메인 및 보조 신호의 각 Y, U 및 V 성분은 FIFO(354, 356, 358)이 판독 인에이블 신호를 제어함으로써 출력 신호 경로(312)에서의 각 멀티플렉서(315, 317, 319)에서 조합된다. 멀티플렉서(315, 317, 319)는 출력 멀티플렉서 제어회로(321)에 응답한다. 출력 멀티플렉서 제어 회로(321)는 클록 신호 CLK, 라인 개시 신호 SOL, H_COUNT 신호, 수직 블랭킹 리세트 신호 및 PIP 프로세서와 WSP μP(340)로 부터의 고속 스위치의 출력에 응답한다. 멀티플렉싱된 휘도 및 색도 성분 Y_MA, U_MA 및 V_MX는 각 디지털/아날로그 변환기(360, 362, 364)에 각각 공급된다. 디지털/아날로그 변환기 다음에는 제4도에 도시한 바와 같이, 각각 저역 통과 필터(361, 363, 365)가 후속한다. PIP 프로세서, 게이트 어레이 및 데이터 압축 회로의 여러 기능들은 WSP μP(340)에 의해 제어된다. WSP μP(340)는 직렬 버스에 의해 접속되어 있는 TV μP(216)에 응답한다. 직렬 버스는 도시한 바와 같이, 데이터, 클록 신호, 인에이블 신호 및 리세트 신호에 대한 라인을 갖는 4개의 와이어 버스가 될 수 있다. WSP μP(340)은 WSP μP 복호부(310)를 통해 게이트 어레이의 여러 회로들과 연결되어 있다.

어떤 경우에 디스플레이된 화상의 종횡비의 왜곡을 방지하도록 4×3 NTSC 비디오 신호를 4/3 인자만큼 압축시킬 필요가 있다. 또 다른 경우에는, 비디오 신호가 보통 수직 줌 동작을 수반하는 수평 줌 동작을 실행하도록 확장될 수 있다. 33%까지의 수평 줌 동작은 4/3 이하가 되도록 압축을 감소시킴으로써 달성된다. S_VHS에 대한 5.5㎒까지의 휘도 비디오 대역폭이 1024f_H클록에 대해 8㎒인 나이퀴스트 폴드 오버(Nyquist fold over) 주파수의 큰 퍼센트를 차지하고 있기 때문에, 샘플 보간기는 새로운 화소 위치에 대한 입력 비디오를 검산하는 데 사용된다.

제6도에 도시한 바와 같이, 휘도 데이터 Y_MN는 비디오 신호의 압축 또는 확장에 근거한 샘플값을 검사하는 메인 신호 경로(304)에서의 보간기(337)를 통해 전송된다. 스위치, 즉, 전송로 선택기(323,331)의 기능은 FIFO(356) 및 보간기(337)의 상대적 위치에 대해 메인 신호 경로(304)의 토폴로지(topology)를 반전시키는 역할을 한다. 특히, 이들 스위치는 보간기(337)가 압축에 필요한 것으로서 FIFO(356)보다 선행할지 아니면, FIFO(356)가 확장에 필요한 것으로서 보간기(337)보다 선행해야 할 것인지를 선택한다. 스위치(323, 331)는 전송로 제어 회로(335)에 응답하며, 전송로 제어 회로(335)는 또한 WSP μP(340)에 응답한다. 소형 화상 방식 동안, 보조 비디오 신호가 비디오 RAM(350)에 저장되기 위해 압축되고 실질적인 목적을 위해서는 확장만이 필요하다는 사실은 이미 다루었다. 따라서, 보조 신호 경로에는 이에 필적하는 스위칭은 필요치 않다.

메인 신호 경로에 대해서는 제9도에 보다 상세히 도시되어 있다. 스위치(323)는 2개의 멀티플렉서(325, 327)에 의해 실행된다. 스위치(331)는 멀티플렉서(333)에 의해 실행된다. 3개의 멀티플렉서는 전송로 제어 회로(335)에 응답하고, 이 전송로 제어 회로(335)는 WSP μp(340)에 응답한다. 수평 타이밍/동기화 회로(335)는 또한 래치(347, 351)와 멀티플렉서(353) 뿐만아니라 FIFO의 기록 및 판독을 제어하는 타이밍 신호를 발생시킨다. 클록 신호 CLK 및 라인 개시 신호 SOL는 클록/동기(320)에 의해 발생된다. 아날로그/디지털 변환 제어 회로(369)는 WSP μp(340)의 Y_MN과 가장 중요한 비트인 UV_MN에 응답한다.

보간 제어 회로(349)는 중간 화소 위치값(K), 보간 보상 필터 웨이팅(weighting)(c), 휘도에 대한 클록 게이팅 정보 CGY 및 컬러 성분에 대한 CGUV를 발생시킨다. 클록 게이팅 정보는 압축을 위해 샘플로 하여금 어떤 클록에도 기록되지 못하도록 FIFO 데이터를 일시 중단(추림)시키거나 확장을 위해 어떤 샘플로 하여금 다수회로 판독되도록 FIFO 데이터를 반복시킨다.

FIFO를 사용하면 비디오 신호를 압축 및 확장시킬 수 있다. 예컨대, WR_EN_MN_Y 신호로 인해 데이터가 FIFO에 기록될 수 있다. 모든 4번째 샘플은 FIFO로 기록되는 것이 금지될 수 있다. 이런식으로 하여, 4/3 압축이 행해진다. 보간기(337)의 기능은 FIFO로부터의 데이터 판독이 불균일하지 않고 원활히 될 수 있도록 FIFO로 기록되는 휘도 샘플을 검산하는 것이다. 확장은 압축과는 반대의 방법으로 정확히 실행될 수 있다. 압축이 경우, 기록 인에이블 신호는 금지 펄스의 형태로 결부되어 있는 클록 게이팅 정보를 갖는다. 확장 데이터의 경우, 클록 게이팅 정보가 판독 인에이블 신호에 인가된다. 이로인해, 클록 게이팅 정보가 FIFO(356)로부터 판독될 때 데이터는 한동안 중단될 것이다. 이 과정 동안 FIFO(356)에 후속하는 보간기(337)의 기능은 불균일한데서 고르게 샘플링된 데이터를 검산하는 것이다. 확장의 경우에, FIFO(356)로부터 판독되고 보간기(337)로 클록되는 동안 데이터가 한동안 중단되어야 한다. 이는 데이터가 보간기(337)를 통해 연속적으로 클록되는 압축의 경우와는 다르다. 이러한 압축 및 확장의 경우에 있어서, 클록 케이팅 동작은 동기적으로 손쉽게 실행될 수 있다. 즉, 이벤트는 시스템 클록 1024f_H의 상승 구간에 근거하여 일어날 수 있다.

휘도 보간에 대한 이러한 토폴로지에는 수많은 장점들이 있다. 클록 게이팅 동작 즉, 데이터 추림 및 데이터 반복 동작은 동기적으로 실행될 수 있다. 전환 가능한 비디오 데이터 토폴로지가 보간기 및 FIFO의 위치를 서로 교환하는 데 사용되지 않을 경우, 판독 또는 기록 클론은 데이터를 일시 중단 또는 반복시키기 위해 더블 클록될 필요가 있다. 더블 클록되었다는 말은 2개의 데이터 포인트가 단일 클록 사이클로 FIFO에 기록되거나 단일 클록 사이클 동안 FIFO로부터 판독되어야 한다는 것을 의미한다. 기록 또는 판독 클록 주파수가 시스템 클록 주파수의 2배가 되어야 하기 때문에, 결과의 회로는 시스템 클록과 동기적으로 동작하도록 설계되어서는 안된다. 또한, 전환 가능한 토폴로지는 압축과 확장을 행하는 데 하나의 보간기와 하나의 FIFO만을 필요로 한다. 만일, 본 명세서에 기술된 비디오 전환 장치가 사용되지 않았을 경우, 압축과 확장의 기능을 성취하도록 2개의 FIFO를 사용함으로써 더블 클록 상황을 방지할 수 있다. 확장을 위한 하나의 FIFO는 보간기 앞단에 설치되어야하고 압축을 위한 다른 하나의 FIFO는 보간기 후단에 설치될 필요가 있다.

보조 신호의 보간은 보조 신호 경로(306)에서 발생한다. PIP 회로(301)는 유입하는 비디오 데이터를 저장하도록 6비트 Y, U, V 8:1:1 필드 메모리를 갖는 비디오 RAM(350)을 조정한다. 비디오 RAM(350)은 복수의 메모리 위치에서 2개의 필드 비디오 데이터를 유지한다. 각 메모리 위치는 8개의 데이터 비트를 보유하고 있다. 각 8비트 위치에는 하나의 6비트 Y(휘도) 샘플(640f_H에서 샘플된) 및 다른 2개의 비트가 있다. 이들 2개의 다른 비트는 고속 스위치 데이터(FSW-DAT), 아니면 U 또는 V 샘플(80f_H에서 샘플된)의 일부를 보유한다. FSW_DAT 값은 어느 유형의 필드가 비디오 RAM에 기록되어 있는지를 나타낸다. 비디오 RAM(350)에 2개의 필드의 데이터가 저장되어 있고 전체 비디오 RAM(350)이 디스플레이 기간 동안 판독되기 때문에, 디스플레이 주사 동안 2개의 필드 모두가 판독된다. PIP 회로(301)는 고속 스위치 데이터를 사용하여 디스플레이 되도록 어느 필드가 메모리로부터 판독될 것인지를 결정할 것이다. PIP회로는 모션 티어(motion tear) 문제를 극복하도록, 기록되는 반대 필드 형태를 판독한다. 판독되는 필드 형태가 디스플레이 되는 필드 형태와 반대일 경우, 비디오 RAM에 저장된 짝수번째 필드는 필드가 메모리로부터 판독될 때 필드의 최상부 라인을 삭제시킴으로써 반전된다. 그 결과, 소형 화상은 모션 티어없이 정확한 비월주사를 유지한다.

클록/동기 회로(320)는 FIFO(354, 356, 358)를 동작시키는 데 필요한 판독, 기록 및 인에이블 신호를 발생시킨다. 메인 및 보고 채널에 대한 FIFO는 각 비디오 라인의 후속 디스플레이에 필요한 부분들을 위해 데이터로 저장 장치로 기록하도록 인에이블된다. 필요에 따라 데이터는 메인 채널 보조 채널 중의 한 채널로부터 기록되므로, 각각의 신호원으로부터 데이터를 디스플레이의 동일 비디오 라인 또는 복수개의 비디오 라인으로 합성하는 것이 필요하다. 보조 채널의 FIFO(354)는 보조 비디오 신호와 동기적으로 기록되고 메인 비디오 신호와 동기적으로 메모리로부터 판독된다. 메인 비디오 신호 성분은 메인 비디오 신호와 동기하여 FIFO(356, 358)에 기록되고 메인 비디오에 동기하여 메모리로부터 판독된다. 메인 패널과 보조 채널 사이에서 판독 순서가 전환되는 횟수는 선택된 특수 효과에 따른다.

절단된 채로 좌우 양측에 디스플레이된 화상과 같은 개별 특정 효과는 라인 메모리 FIFO에 대한 판독 및 기록 인에이블 제어 신호를 조작함으로써 발생된다. 이러한 디스플레이 포맷에 대한 처리 과정은 제7도 및 제8도에 도시되어 있다. 일렬로 절단된 디스플레이 화상의 경우, 보조 채널의 2048×8 FIFO(354)에 대한 기록 인에이블 제어 신호(WR_EN_AX)는 제7도에 도시한 바와 같이, (1/2)*(4/3)=0.67 또는 대략 41% 또는 보조 채널 활성 라인 기간(레이트 증가 이후)의 67% 동안 활성 상태가 된다. 이는 대략 33% 절단(67% 활성 화상) 및 5/6까지 신호를 보간 확장한 것과 일치한다. 제8도의 상부에 도시한 메인 비디오 채널에서, 910×8 FIFO(356, 358)에 대한 기록 인에이블 제어 신호(WR_EN_MN_Y)는 디스플레이 활성 라인 기간의 (1/2)*(4/3)=0.67(67%) 동안 활성 상태가 된다. 이는 대략 33% 절단 및 910×8 FIFO에 의한 메인 채널 비디오에 대해 실행되는 4/3 압축비와 일치한다.

각 FIFO의 경우 비디오 데이터가 버퍼링되어 제시간에 특정 포인트에서 판독된다. 데이터 각 FIFO로부터 판독될 수 있는 활성 영역은 선택된 디스플레이 포맷에 의해 결정된다. 일렬 절단 방식의 경우, 메인 채널 비디오는 디스플레이의 중간 지점을 기준으로 좌측으로 디스플레이되고, 보조 채널 비디오는 디스플레이의 중간 지점을 기준으로 우측으로 디스플레이 된다. 임의의 비디오 부분의 파형은 도시한 바와 같이 메인 및 보조 채널과 다르다. 메인 채널 910×8 FIFO의 판독 인에이블 제어 신호(RE_EN_MN)는 활성 비디오의 개시를 시작한 다음 즉시 비디오 백 포치(back porch)가 뒤따르는 디스플레이의 디스플레이 활성 라인 기간 중 50% 동안 활성 상태가 된다. 보조 채널 판독 인에이블 제어 신호(RD_EN_AX)는 RD_EN_MN 신호의 하강 에지가 시작되고 메인 채널 비디오 프런트 포치(front porch)의 개시가 끝나는 디스플레이 활성 라인 기간의 나머지 50% 동안 활성 상태가 된다. 기록 인에이블 제어 신호는 판독 인에이블 제어 신호가 메인 채널 비디오와 동기될 때 각각의 FIFO 입력 데이터(메인 또는 보조)와 동기적이라는 것을 알 수 있다.

제1d도에 도시한 디스플레이 포맷은 일렬 포맷으로 디스플레이되도록 2개의 거의 완전히 채워진 화상이 될 때 특히 바람직하다. 이러한 디스플레이는 와이드 디스플레이 포맷비 예를 들어, 16×9 방식에 적합하며 특히 효과적이다. 대부분의 NTSC 신호는 4×3 포맷으로 나타난다. 이는 물론 12×9 포맷과도 일치한다. 2개의 4×3 디스플레이 포맷비 NTSC 화상은 화상을 33% 까지 절단하거나 화면 압축함으로써 그리고 종횡비 왜곡을 도입함으로써 동일한 16×9 디스플레이 포맷비에도 나타날 수 있다. 사용자의 선택에 따라서, 화상 절단 대 종횡비 왜곡의 비는 0% 내지 33% 범위 내에서 설정될 수 있다. 예를 들어, 2개의 일렬 화상은 16.7% 만큼 화면 압축 및 절단된 형태로 나타날 수 있다.

그 동작은 레이트 증가와 절단의 일반적인 비율의 관점에서 설명될 수 있다. 비디오 디스플레이 수단은 폭 대 높이의 디스플레이 포맷비가 M:N, 제1 비디오 신호원은 A:B의 디스플레이 포맷비 그리고 제2 비디오 신호원은 C:D의 디스플레이 포맷비를 갖는 것으로 간주될 수 있다. 제1 비디오 신호는 제1 범위에서의 인자 대략 1내지(M/N÷A/B)까지 선택적으로 레이트가 증가될 수 있으며 제2 범위에서의 인자 대략 0 내지〔(M/N÷A/B)-1까지 수평으로 그리고 선택적으로 절단될 수 있다. 제2 비디오 신호는 제3 범위에서의 인자 대략 1 내지 (M/N÷C/D)까지 선택적으로 레이트가 증가될 수 있으며 제4 범위에서의 인자 대략 0 내지 〔(M/N÷C/D)-1〕까지 수평으로 절단될 수 있다.

16×9 디스플레이 포맷비에 대한 수평 디스플레이 시간은 2시간 방식 모두 62.5μsec 공칭 라인 길이를 가지므로 4×3 디스플레이 포맷비에서와 동일하다. 따라서, NTSC 비디오 신호는 왜곡 없이 정확한 종횡비를 유지하기 위해 4/3 인자 만큼 레이트가 증가되어야 한다. 4/3 인자는 2개의 디스플레이 포맷비로 계산될 수 있다.

4/3=(16/9)/(4/3)

가변 보간기는 비디오 신호의 레이트를 증가시키기 위한 본 발명의 실시예에 따라 이용된다. 종래에는 입력 및 출력에서 개별 클록 레이트를 갖는 FIFO가 레이트 증가용으로 사용되어 왔다. 2개의 NTSC 4×3 디스플레이 포맷비 신호가 단일 4×3 포맷비 디스플레이에 디스플레이 될 경우, 각 화상은 왜곡 또는 절단되거나 아니면 50%까지 왜곡과 절단이 어떤 조합이 있어야 한다. 와이드 스크린 응용에 필요한 것에 필적하는 레이트 증가는 불필요하다.

데이터 압축 또는 감소 및 데이터 복원 또는 확장은 본 발명의 여러 실시예에 따라서 다른 방법으로도 실행될 수 있다. 다른 하나의 장치에 따라서, 보조 신호는 해상도 처리 유닛(370)는 데이터 압축 회로로, 해상도 처리 회로(357)는 데이터 복원 회로로 간주될 수 있다. 디더링은 n 비트 신호가 m 비트 디더된 시퀀스를 갖는 과정을 말하며, 이 과정 후에 최소의 m 비트는 그 일부가 잘라진다. 1 비트 디더링 회로 및 이에 대응하는 1비트 디디더링 회로는 제15도 및 제16도에 각각 도시되어 있다. 2비트 디더링 회로 및 이에 대응하는 2 비트 디디더링 회로는 제17도 및 제18도에 각각 도시되어 있다.

제15도 및 제16도를 참조하면, 합산 회로(372)는 n 비트 신호를 1 비트 디더 시퀀스와 조합한다. 바람직한 1 비트 디더 시퀀스는 01010101, 등이다. 디더 시퀀스를 1 비트 신호에 합산한 후에, 최하위 유효 비트는 회로(374)에 의해 트렁케이트된다. 다음, n-1 비트 디더 신호는 PIP 모듈(320), 래치(352A, 352B) 및 FIFO(354)에 의해 처리된다. PIP 복호부(306B)의 출력은 n-1 비트 디더 신호이다. 데이터 복원 회로(357)의 경우, n-1 비트 디더 신호는 합산 회로(802)와 AND 게이트(804)의 하나의 출력단에 인가된다. AND 게이트(804)의 다른 입력단 신호는 디더 신호의 최하위 유효 비트를 마스크(mask) 한다. AND 게이트(804)의 출력은 배타적 OR 게이트(808)의 한 입력단에 직접 제공되며 회로(806)에 의해 1클록 또는 1화소만큼 지연되어 상기 배타적 OR 게이트(808)의 다른 입력단에 제공된다. 배타적 OR 게이트(808)의 출력은 AND 게이트(810)의 한 입력단과 Y 보간기(306C)에 입력된다. 상기 Y 보간기(306C)는 디디더 신호의 새로운 최하위 유효 비트를 형성한다. AND 게이트(810)의 다른 입력단의 신호는 합산부(372)에 인가된 디더링 신호와 동일한 디더 시퀀스 및 위상을 갖는 신호이다. AND 게이트(810)의 출력은 음(-)으로서 합산 회로(802)에 입력된다. 합산 회로(802)의 출력은 배타적 OR 게이트(808)의 출력에 의해 제공되는 추가 비트와 조합되어 Y 보간기(359)의 입력단에 n 비트의 디디더 신호를 제공한다.

제17도를 참조하면, 2비트 디더링 회로(370')는 n 비트 신호를 2비트 디더 시퀀스와 조합하는 합산 회로(376)를 포함한다. 본 발명의 실시예에 따라서, 디더 신호는 시퀀스 내의 임의의 순서대로 번호 0,1,2,3,의 임의의 반복적인 시퀀스로 형성될 수 있다. 이러한 한정은 표1에 기입된 바와 같이 다음 시퀀스를 포함한다.

특히 바람직한 2비트 디더 시퀀스는 제17도에 설명한 바와 같은, 02130213, 등이다. 합산 회로(376)의 출력이 되는 n 비트 신호는 회로(378)에 의해 트렁케이트된 2개의 최하위 유효 비트를 갖는다. 다음에 n-2비트 디더 신호는 PIP 프로세서(320), 래치(352A, 352B), FIFO(354) 및 PIP 복호부(306B)에 의해 처리된다.

비록, 1/4 주파수 성분은 1/2 주파수 성분의 진폭의 절반밖에 되지 않지만, 1/4 주파수 성분은 1/2 주파수 성분보다 더 결점이 있는 것으로 보인다. 따라서, 디디더링 방법은 1/4 주파수 성분만을 억제하도록 선택될 수 있다. 디디더링 회로의 제1 신호 경로는 지연 및 진폭을 일치시키는 기능을 한다. 제2 신호 경로는 결합형 반전 대역 통과 필터 및 리미터를 포함한다. 반전된 대역 통과 필터는 지연 및 진폭이 일치된 원래 신호가 합산될 때 통과 대역의 중심부에 있는 주파수를 취소한다. 리미터는 더더 크기의 진폭만이 취소되도록 보장한다. 이 디디더링은 디더링된 신호의 1/2 샘플 주파수 성분에 영향을 미치지 않는다. 1/2 주파수 신호 성분은 문제의 발생을 피하기 위해, 충분히 낮은 진폭과 충분히 낮은 가시성을 갖도록 충분히 높은 주파수를 갖는다.

이러한 디디더링 회로(406D')는 제18도에 도시되어 있다. PIP 복호부(305B)의 출력단에서 n-2 비트 신호는 2클록 또는 2화소로 지연 회로(822)에, 또는 2클록 또는 2화소로 지연 회로(814)와 합산 회로(812)에 입력으로서 제공된다. 지연 회로(814)의 출력은 합산 회로의 감산 입력이며, 이의 출력은 n-1 비트 신호이다. 상기 n-1 비트 디더 신호는 리미터(816)의 입력이 된다. 리미터 회로의 출력값은 [-1,0.1]로 한정된 경우이며, 이것은 하나의 절대값이 된다. 리미터(816)의 출력은 2 비트 신호이고, 이 신호는 2클록이나 2화소로 지연 회로(818)의 입력으로서 제공되며, 합산 회로(820)는 감산 입력으로서 제공된다. 지연 회로(818)와 합산 회로(820)는 대역 통과 필터를 형성하는데, 이 필터는 샘플 레이트의 1/4로서 중심 주파수의 2개의 이득을 갖는다. 2비트 신호는 2의 보상 신호이다. 합산 회로(820)의 출력은 3비트 신호이며, 이 신호는 합산 회로(826)의 감산 입력이 된다. 지연 회로(822)의 n-2비트 출력은 증배기(824)의 입력이 된다. 증배기(824)의 출력은 n비트 신호이고, 여기서 2개의 최하위 유효 비트는 0과 같다. 2개의 최하위 유효 비트의 값(및 일부 정정)은 회로(826)의 합산에 의해 공급된다. 합산 회로(826)의 출력은 n비트의 부분 디더 신호이며, 이 신호는 Y 보간기(359)의 입력이 된다.

상기 디더 비디오 신호의 해상도, 즉 시각 품질은 디더 시퀀스를 스큐잉함에 의해 어떤 상황하에 개선될 수 있다. 디더 시퀀스는 1 또는 2비트 시퀀스이든지간에, 소정의 라인으로 계속 반복하지만 다른 라인상에서는 위상 시프트된다. 여러 가지 가능한 스큐잉 방법이 가능하다. 2개 스큐잉 시퀀스는 디더링 처리 자체로 인한 디스플레이 상의 인조 잡상을 숨기는 데에 유리할 수도 있다. 이와 같은 스큐잉 시퀀스들이 제19도에 도시되어 있다. 1 및 2화소, 필드 대 필드 스큐에서는 한 필드의 모든 라인이 동일 위상을 갖고 다음 필드의 모든 라인이 제1 필드에 관하여 1 또는 2화소로 스큐잉된다. 2비트 디더 신호상의 필드 대 필드 스큐는 정지화상(forzen picture)에 가장 적합하게 작용한다. 일부 라인 구조는 라이브 비디오 동안에 보여질 수 있으며, 여기에서 움직임의 평면 영역이 있다. 1화소 스큐는 신호가 디디더될 경우 2 비트 디더에 특히 바람직하며, 2화소 스큐는 신호가 디디더링되지 않을 경우 바람직하다. 상기 신호가 무엇이든 간에 디스플레이 포맷에 따라 디디더되어야 한다.

데이터 압축에 대한 디더링의 다른 예는 한쌍의 화소 압축이 있는데, 이 압축 방법은 제20도를 참조하여 설명한다. 한 필드가 제20도의 상단에 도시되어 있고, 상기 필드는 1,2,3, 등등의 라인을 포함하고 있다. 각 라인의 화소는 문자(letter)로 표현된다. P로 표시된 각 화소는 유지되는 한편, R로 표시된 각화소는 재배치된다. 상기 유지되고 재배치되는 화소들은 라인에서 라인까지 1화소 만큼 스큐잉된다. 다시 말하면, 홀수번째 라인의 경우, 재배치 화소는 2번째, 4번째, 6번째 등이다. 짝수번째 라인의 경우, 재배치 화소에 대하여 1비트 코드나 2비트 코드로 치환된다. 각 코드에 대한 비트는 영구 화소를 형성할 수 있는 비트의 수로부터 취해진다. 화소를 형성할 수 있는 비트의 수는 상기 비디오 프로세서의 저장 용량에 의해 제한된다. 이와 같은 경우에, CPIP 칩과 비디오 RAM(350)은 평균 화소당 4비트로 제한된다. 각 재배치 화소 대신 1비트 코드로 치환되는 경우, 7비트는 각 유지 화소에 이용할 수 있다. 마찬가지로, 2비트 코드가 각 재배치 화소 대신으로 치환되는 경우, 6비트는 각 유지 화소를 나타내는데 이용할 수 있다. 2가지 경우에 있어서, 각 연속 화소쌍(하나의 유지 화소와 하나의 재배치 화소)은 총 8비트를 필요로 한다. 화소쌍당 총 8비트는 평균 화소당 4비트가 된다. 상기 데이터 압축은 6:4에서 7:4의 범위 내에 있다. 재배치 시퀀스는 3개의 연속 라인 n-1, n, n+1을 포함하는 필드의 일부에 나타내어져 있다. 재배치될 화소들은 R1, R2, R3, R4 및 R5로 표시된다. 나머지 화소는 A, B, C, D로 표시된다.

1비트 코딩 방법에 따르면, 0은 재배치 화소 값이 각 측의 화소의 평균값에 근접하는 것 이상으로 화소값에 더 근접하면 재배치 화소로 치환된다. 제20도에서, 화소 R3의 1비트 재배치 코드는 화소 R3값이 화소 A 값보다 화소 B와 C의 평균값에 더 근접할 경우 제로가 된다. 그렇치 않을 경우, 1비트 재배치 코드는 1이 된다. 데이터가 재구성되는 경우, 1비트 코드가 0이면, 화소 R3' 값은 화소 B와 C 값의 평균과 같아진다. 1비트 코드가 1이면, 화소 R3'의 값은 화소 A 값과 같아진다.

2비트 코드에 대한 재배치 및 재구성 시퀀스도 물론 도시되어 있다. 화소 R3의 경우, 2비트 재배치 코드는 R3의 값이 화소 A 값에 가장 근접하면 0과 같게 된다. 상기 2비트 재배치 코드는 R3 값이 A와 B의 평균값에 가장 근접하면 1이 된다. 상기 2비트 재배치 코드는 R3 값이 A와 C 값의 평균에 가장 근접하면 2가 된다. 상기 2비트 재배치 코드는 R3 값이 B와 C 값의 평균에 가장 근접하면 3이된다. 상기 재구성 시퀀스는 상기 재배치 시퀀스를 뒤따른다. 2비트 코드가 0이면, 화소 R3'의 값은 A 값과 같다. 2비트 코드가 1이면, 화소 R3 값은 A와 B 값의 평균과 같다. 2비트 코드가 2이면, 화소 R3' 값은 화소 A와 C 값의 평균과 같다. 2비트 코드가 3이면, 화소 R3의 값은 화소 B와 C 값의 평균과 같다.

나머지 화소들이 1비트 이상의 해상도로 나타내지는 한, 1비트 코드가 유리하다. 재배치 화소가 더 높은 해상도로 나타내어지면 2 비트 코드가 유리하다. 단지 두 라인의 값을 계산하는 것은, 예컨대 n-1과 n, 또는 n과 n+1, 필수 라인 저장 용량을 최소화하는 데에 유리하다. 또 한편으로는 값(D)이 상기 계산 내에 포함되면, 더욱 정확한 재배치 시퀀스가 발생될 수도 있지만 비디오 저장 용량의 추가의 라인을 필요로 한다는 단점이 있다. 쌍으로 된 화소 압축 방법은 양호한 수평 및 수직 해상도를 제공하는 데 실제로 효과적이며, 어떤 경우 디더링 및 디디더링 방법보다 더 나을 수도 있다. 또 한편으로는, 대각선 전환의 해상도는 일반적으로 디더링 및 디디더링 방법보다는 양호하지 않다.

본 발명에 따르면, 쌍을 이룬 화소 압축 및 디더링과 디디더링을 포함한 데이터 압축의 수와 데이터 복원 방법이 이용 가능하게 된다. 또한 다른 비트 수를 포함한 다른 디더링 시퀀스와 다른 비트수를 포함한 다른 쌍을 이룬 화소 압축도 물론 이용 가능하게 된다. 특정한 데이터 압축 및 복원 방법은 각각의 각종의 비디오 디스플레이 포맷에 대한 디스플레이된 비디오의 해상도를 최대화하기 위해 WSP μP에 의해 선택될 수 있다.

Claims

신호 처리 시스템에 있어서, 디더링 신호와 디지털 샘플의 n비트 비디오 신호를 합성하는 수단 및 각각의 상기 새플의 최하위 유효 비트를 트렁케이트하는 수단을 구비하는 디더링 회로; 상기 디더링 및 트렁케이트된 비디오 신호에 대한 2개의 병렬 신호 경로 중 제1 신호 경로를 형성하는 지연 및 진폭 일치 수단, 상기 디더링 및 트렁게이트된 비디오 신호에 대한 상기 2개의 병렬 신호 경로 중 제2 신호 경로를 형성하는 대역 통과 필터 및 리미트 수단, 및 상기 2개의 병렬 신호 경로의 출력을 합산하여 적어도 부분적으로 디디더링된 n비트 비디오 신호를 발생하는 합산 수단을 구비하는 디디더링 회로를 포함하는 것을 특징으로 하는 신호 처리 시스템.
제1항에 있어서, 상기 디더 신호는 번호 0, 2, 1, 3의 임의의 반복 시퀀스인 것을 특징으로 하는 신호 처리 시스템.
제1항에 있어서, 상기 트렁케이트 수단은 상기 각 샘플로부터 1개의 최하위 유효 비트를 트렁케이트하고, 상기 2개의 경로 중에서 상기 제2 신호 경로의 상기 출력은 새로운 최하위 유효 비트를 상기 적어도 부분적으로 디디더링된 비디오 신호에 제공하는 것을 특징으로 하는 신호 처리 시스템.
제1항에 있어서, 상기 트렁케이트 수단은 상기 각 샘플로부터 적어도 2개의 최하위 유효 비트를 트렁케이트하고, 상기 2개의 경로 중 상기 제1 신호 경로는 상기 2개의 경로 중에서 상기 제2 신호 경로의 상기 출력에 의해 결정된 값을 갖는 적어도 2개의 새로운 최하위 유효 비트를 발생하는 수단을 더 구비하는 것을 특징으로 하는 신호 처리 시스템.
신호 처리 시스템에 있어서, 디더링 신호와 디지털 샘플의 n비트 비디오 신호를 합성하는 수단 및 각각의 상기 샘플의 최하위 유효 비트를 트렁케이트하는 수단을 구비하는 디더링 회로와; 상기 디더링 및 트렁케이트된 비디오 신호에 대한 2개의 병렬 경로 중에서 지연 및 진폭 일치 수단으로 형성된 제1 경로, 상기 디더링 및 트렁케이트된 비디오 신호에 대한 상기 2개의 경로 중에서 상기 디더링 신호의 주파수 특성에 동조된 대역 통과 필터 수단과 리미트 수단으로 형성된 제2 경로와, 상기 2개의 경로의 출력을 합산하여 적어도 부분적으로 디디더링된 n비트 비디오 신호를 발생하는 합산 수단을 구비하는 디디더링 회로를 포함하는 것을 특징으로 하는 신호 처리 시스템.
제5항에 있어서, 상기 디더링 신호는 적어도 하나의 주파수 성분에 의해 형성된 응답 특성을 가지며, 상기 대역 통과 필터 수단은 상기 적어도 하나의 주파수 성분에 동조되는 것을 특징으로 하는 신호 처리 시스템.
제5항에 있어서, 상기 디더링 신호는 상대적으로 높은 주파수와, 낮은 주파수를 갖는 젓어도 2개의 주파수 성분에 의해 형성된 응답 특성을 가지며, 상기 대역 통과 필터 수단은 상기 적어도 2개의 주파수 성분 중 상기 낮은 주파수 성분에 동조되는 것을 특징으로 하는 신호 처리 시스템.
제5항에 있어서, 상기 디더링 신호는 1/4 샘플링 주파수 성분과 1/2 샘플링 주파수 성분에 의해 형성된 응답 특성을 가지며, 상기 대역 통과 필터 수단은 상기 1/4 샘플링 주파수 성분에 동조되는 것을 특징으로 하는 신호 처리 시스템.
제5항에 있어서, 상기 2개의 경로 중 상기 제2 경로 내의 상기 대역 통과 필터 수단은 반전된 대역 통과 필터 수단을 포함하는 것을 특징으로 하는 신호 처리 시스템.
제5항에 있어서, 상기 2개의 경로 중 상기 제2 경로는 2개의 대역 통과 필터와 상기 2개의 대역 통과 필터 사이에 위치된 리미터를 포함하는 것을 특징으로 하는 신호 처리 시스템.
디더링 및 디디더링 시스템에 있어서, 디더링 신호를 디지털 샘플의 n비트 비디오 신호에 합산하는 수단과; 각각의 상기 샘플의 최하위 유효 비트를 트렁케이트하는 수단과; 상기 디더링 및 트렁케이트된 비디오 신호를 증배하는 수단과; 상기 증배된 비디오 신호에 대하여 지연 및 진폭 일치 수단으로 형성된 제1 신호 경로와; 상기 증배된 비디오 신호에 대하여 대역 통과 필터 수단 및 리미트 수단으로 형성된 제2 신호 경로와; 상기 제1 및 제2 신호 경로의 출력을 합산하여 적어도 부분적으로 디디더링된 n비트 비디오 신호를 발생하는 합산 수단을 포함하는 것을 특징으로 하는 디더링 및 디디더링 시스템.
제11항에 있어서, 상기 디더링 신호는 적어도 하나의 주파수 성분에 의해 형성된 응답 특성을 가지며, 상기 대역 통과 필터 수단은 상기 적어도 하나의 주파수 성분에 동조되는 것을 특징으로 하는 디더링 및 디디더링 시스템.
제11항에 있어서, 상기 디더링 신호는 상대적으로 높은 주파수와 낮은 주파수를 갖는 적어도 2개의 주파수 성분에 의해 형성된 응답 특성을 가지며, 상기 대역 통과 필터 수단은 상기 적어도 2개의 주파수 성분 중 상기 낮은 주파수 성분에 동조되는 것을 특징으로 하는 디더링 및 디디더링 시스템.
제11항에 있어서, 상기 제2 신호 경로 내의 상기 대역 통과 필터 수단은 반전된 대역 통과 필터 수단을 포함하는 것을 특징으로 하는 디더링 및 디디더링 시스템.
제11항에 있어서, 상기 제2 신호 경로는 2개의 대역 통과 필터와 상기 2개의 대역 통과 필터 사이에 위치된 리미터를 포함하는 것을 특징으로 하는 디더링 및 디디더링 시스템.
제11항에 있어서, 상기 디더링 및 트렁케이트된 비디오 신호를 증배하는 수단은 n비트 이하의 전송 용량을 갖는 것을 특징으로 하는 디더링 및 디디더링 시스템.
제11항에 있어서, 상기 트렁케이트 수단은 상기 가가 샘플로부터 1개의 최하위 유효 비트를 트렁케이트하고, 상기 제2 신호 경로의 상기 출력은 새로운 최하위 유효 비트를 상기 적어도 부분적으로 디디더링된 비디오 신호용으로 제공하는 것을 특징으로 하는 디더링 및 디디더링 시스템.
제11항에 있어서, 상기 트렁케이트 수단은 상기 각 샘플로부터 적어도 2개의 최하위 유효 비트를 트렁케이트하고, 상기 제1 신호 경로는 상기 제2 신호 경로의 상기 출력에 의해 결정된 값을 갖는 적어도 2개의 새로운 최하위 유효 비트를 발생하는 수단을 더 구비하는 것을 특징으로 하는 디더링 및 디디더링 시스템.