JP3333191B2 - ディザリングによる画面解像度の増強 - Google Patents

ディザリングによる画面解像度の増強

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Description

【発明の詳細な説明】 この発明は異なる源からの実質的に同じサイズで同等
の画質を持つ画面を横に並べて表示することができるテ
レビジョンの分野に関し、特に、ワイド表示フォーマッ
ト比のスクリーンを有する上記のようなテレビジョンに
関するものである。今日のテレビジョンのほとんどのも
のは、水平な幅対垂直の高さが4:3のフォーマット表示
比を持っている。ワイドフォーマット表示比は映画の表
示フォーマット比、例えば16:9により近く対応する。こ
の発明は直視型テレビジョン及び投写型テレビジョンの
両方に適用可能である。
4:3、しばしば４×３とも称するフォーマット表示比
を持つテレビジョンは、単一のビデオ信号源と複数のビ
デオ信号源を表示する方法に限界がある。実験的なもの
を除いて、商業放送局のテレビジョン信号の伝送は４×
３のフォーマットの表示比で放送される。多くの視聴者
は、４×３表示フォーマットは、映画におけるより広い
フォーマット表示比よりも良くないと考える。ワイドフ
ォーマット表示比のテレビジョンは、より心地よい表示
を行うだけでなく、ワイド表示フォーマットの信号源を
対応するワイド表示フォーマットで表示することができ
る。映画は、切り詰められたり、歪められたりすること
なく、映画のように見える。ビデオ源は、例えばテレシ
ネ装置によってフィルムからビデオに変換される場合、
あるいは、テレビジョンのプロセッサによっても、切り
詰める必要がない。
ワイド表示フォーマット比のテレビジョンは、通常の
表示フォーマット信号とワイド表示フォーマット信号の
両方を種々の形で表示すること、及びこれらのフォーマ
ットの信号を多画面表示の形で表示するのに適してい
る。しかし、ワイド表示比のスクリーンを用いることに
は多くの問題が伴う。そのような問題の中で一般的なも
のには、複数の信号源の表示フォーマット比の変更、非
同期ではあるが同時表示されるビデオ信号源から一致し
たタイミング信号を生成すること、多画面表示を行うた
めの、複数信号源間の切換え、圧縮データ信号から高解
像度の画面を生成することがある。この発明の種々の構
成によるワイドスクリーンテレビジョンは、同じまたは
異なるフォーマット比を有する単一及び複数ビデオ信号
源から高解像度の単一及び複数画面表示を、選択可能な
表示フォーマット比で表示できる。この発明は、特に、
圧縮データ信号から高解像度の画面を提供することを目
的とする。
通常のフォーマット表示比を有するテレビジョン装置
を、例えば２つのビデオ源からの複数画面の表示が行え
るようにすることができる。これらのビデオ源は、テレ
ビジョンのチューナ、ビデオカセットレコーダのチュー
ナ、ビデオカメラその他である。しばしばピクチャ・イ
ン・ピクチャ（画面内画面）（PIP）と称されるモード
では、テレビジョンのチューナが、スクリーンあるいは
表示領域の大部分を占める画面を供給し、副ビデオ源
が、概して、大きい方の画面の境界内に入る小さい挿入
画面を供給する。ワイドスクリーンテレビジョン装置に
おけるPIP表示モードが第１図（ｃ）に示されている。
多くの場合、挿入画面は多数の異なる位置に配置させる
ことができる。別の表示モードは、しばしばチャンネル
走査と呼ばれるもので、各々が異なるチャンネル源から
供給される多数の小さな画面が、静止画面（フリーズフ
レーム）合成（モンタージュ）として、スクリーンを埋
める。この場合、少なくともサイズに関して主となる画
面はない。ワイドスクリーンテレビジョン装置における
チャンネル走査表示モードが第１図（ｉ）に示されてい
る。ワイドスクリーンテレビジョン装置では、この他の
表示モードも可能である。その１つは、ピクチャ・アウ
トサイド・ピクチャ（画面外画面）（POP）と呼ばれる
ものである。このモードでは、数枚の挿入副画面が主画
面と共通の境界を共有するようにできる。ワイドスクリ
ーンテレビジョン装置におけるPOPモードを第１図
（ｆ）に示す。特にワイドスクリーンテレビジョンに適
した別のモードは、異なるビデオ源、例えば、２つの異
なるチャンネルからの実質的に同じサイズの画面を横に
並べて表示するサイド・バイ・サイド（並置）画面であ
る。ワイドスクリーンテレビジョンにおけるこのモード
を、２つの4:3ビデオ源について第１図（ｄ）に示す。
このモードはPOPモードの特殊なケースと考えることが
できる。
非同期ビデオ信号の同期化には、しばしば、一方の信
号の相続くフィールドを１またはそれ以上のフィールド
メモリに記憶しなければならない。メモリのスペースに
制限がある場合、容量に制限のあるフィールドメモリへ
の記憶を可能とするために記憶信号のデータを圧縮した
り、あるいは、他方のビデオ信号よりも低いサンプリン
グ周波数でデータをサンプルする必要が生じることがあ
る。その結果、特に、記憶された画面が普通は小さいPI
PあるいはPOPより大きい場合、画面を表示する時の、記
憶ビデオ信号に対する量子化解像度が低くなってしま
う。主及び副ビデオ信号が横に並べられて同じ大きさで
表示される、前述した並置画面モードでは、２つの画面
を簡単に見較べただけでも、副画面の量子化解像度の方
が低いことが明らかである。この発明の構成によれば、
異なるビデオ源からの画面を、例えばワイドスクリーン
テレビジョン上に、一方の信号の量子化解像度が低い場
合でも実質的に同等の画質で横に並べて表示することが
できる。
この発明の別の構成によれば、異なる状況下で最適の
画質が得られるように、複数の解像度増強構成の中の１
つを選択できるようにされている。これら解像度増強構
成には、ディザリング、ディザリングとデ（逆）ディザ
リング（dedithering）、ディザ・シーケンスのスキュ
ーイング、及び、ペアド（paired）・ピクセルの置換及
び再構成が含まれている。デジタルビデオ信号において
ビットを節約するためのディザリング技術は、例えば、
ウイリス氏に与えられた米国特許第4,594,726号に記載
されている。通常、これらの解像度増強構成は、広帯域
信号においては１サンプルにつき１ビット、広帯域ビデ
オ信号中で搬送される狭帯域信号においては１サンプル
当たり数ビットを節約しようとするものである。
この発明の構成によるディザリング技法は、広帯域ビ
デオ信号において１サンプルにつき２ビットを節約す
る。この構成によれば、ディザ信号がｎビットのビデオ
信号に加えられる。加算器はオーバフローを防止するた
めにリミッタを含む必要がある。サンプルは加算後に切
捨てが行われる。切捨て処理においては、単純に最下位
の２ビットが切捨てられる。通常、ディザ値は信号の直
流成分を増加させる傾向のある小さい正の整数である。
切捨て処理は直流成分を減少させる傾向があり、事実、
一般には、ディザ信号は上記増加を減少で相殺するため
に生成される。サブサンプルされた信号を大幅に改善す
ることのできるディザ信号は２周波数ディザで、高い方
の周波数が高い振幅を持つものである。この発明の構成
によれば、ディザ信号は、任意の順序の数０、１、２、
３からなる繰返しシーケンスと定義できる。そのような
ディザシーケンスの１つは、 ０、２、１、３、０、２、１、３、‥‥等 である。このディザシーケンスは別の２つのシーケン
ス、即ち ０、２、０、２、０、２、０、２、‥‥ と、 ０、０、１、１、０、０、１、１、‥‥ の和である。例えば、０、２、１、３、０、２、１、
３、‥‥によるディザリングの選択は、より高い周波数
のディザの方が、低い周波数のディザよりも感知されに
くいという結論に基づいている。
４分の１周波数成分は２分の１周波数成分の２分の１
の振幅しかないにもかかわらず、２分の１周波数成分よ
りも不快である。従って、ディザリング構成は４分の１
周波数成分のみを抑圧するように選択できる。ディザリ
ング回路の第１の信号路は遅延及び振幅整合用である。
第２の信号路は、反転帯域通過フィルタとリミタ（制限
手段）との組合わせを含んでいる。反転帯域通過フィル
タは、通常帯域の中心の周波数が、遅延及び振幅整合さ
れた元の信号に加算される時、この周波数を打消す。リ
ミタは、ディザサイズの振幅のみが打消されるようにす
るものである。このディザリング構成は、ディザリング
処理された信号のサンプル周波数の２分の１の周波数の
成分には何らの影響も及ぼさない。２分の１周波数信号
成分は、例えば、信号のナイキスト限界において、問題
の発生を避けるに充分に低い可視性を持つのに充分に低
い振幅と充分に高い周波数を持っている。
第１図（ａ）〜（ｉ）は、ワイドスクリーンテレビジ
ョンの種々の表示フォーマットの説明に有用である。
第２図は、この発明の種々の態様に従うワイドスクリ
ーンテレビジョンの2fHの水平走査で動作するようにし
たもののブロック図である。
第３図は、第２図に示すワイドスクリーンプロセッサ
のブロック図である。
第４図は、第３図に示すワイドスクリーンプロセッサ
の詳細を示すブロック図である。
第５図は、第４図に示す画面内画面プロセッサのブロ
ック図である。
第６図は、第４図に示すゲートアレーのブロック図
で、主信号路、副信号路、出力信号路を示している。
第７図と第８図は、充分に切り詰めた信号を用いた第
１図（ｄ）に示す表示フォーマットの発生の説明に用い
るタイミング図である。
第９図は、第６図の主信号路をより詳細に示すブロッ
ク図である。
第10図は、第６図の副信号路をより詳細に示すブロッ
ク図である。
第11図は、第５図の画面内画面プロセッサのタイミン
グ−制御部のブロック図である。
第12図は、1fH−2fH変換における内部2fH信号を発生
する回路のブロック図である。
第13図は、第２図に示す偏向回路用の組合わせブロッ
ク及び回路図である。
第14図は、第２図に示すRGBインターフェースのブロ
ック図である。
第15図と第16図は、それぞれ、第４図と第10図の解像
度処理回路を具体化するための、１ビットディザリング
回路と１ビットデディザリング回路のブロック図であ
る。
第17図と第18図は、それぞれ、第４図と第10図の解像
度処理回路を具体化するための、２ビットディザリング
回路と２ビットデディザリング回路のブロック図であ
る。
第19図は、第15図〜第18図に示す回路の動作を増強す
るためのスキューイング構成を説明するための表であ
る。
第20図は、第４図と第10図の解像度処理回路を具体化
するための別の代替構成を説明するための表である。
第１図のそれぞれは、この発明の異なる構成に従って
実現できる単一及び複数画面表示フォーマットの種々の
組合わせの中のいくつかのものを示す。説明のために選
んだこれらのものは、この発明の構成に従うワイドスク
リーンテレビジョンを構成するある特定の回路の記述を
容易にするためのものである。図示と、説明の便宜上、
一般に、ビデオ源、あるいは、ビデオ信号に関する通常
の表示フォーマットの幅対高さ比は４×３であるとし、
一般に、ビデオ源、あるいは、ビデオ信号に関するワイ
ドスクリーン表示フォーマットの幅対高さ比は、16×９
であるとする。この発明の構成は、これらの定義によっ
て制限されるものではない。
第１図（ａ）は、４×３の通常のフォーマットの表示
比を有する直視型、あるいは、投写型テレビジョンを示
す。16×９フォーマット表示比画面が４×３フォーマッ
ト表示比信号として伝送される場合は、上部と下部に黒
のバーが現れる。これを一般に郵便受け（レターボック
ス）フォーマットと呼ぶ。この場合、観察される画面は
表示に使用できる表示面積に関して小さい。別の方法と
しては、16×９フォーマット表示比の源が伝送に先立っ
て変換されて、４×３フォーマット表示器の観察面の垂
直方向を満たすようにされる。しかし、その場合は、か
なりの情報が左及び／または右側から切捨てられてしま
う。さらに別の方法では、郵便受けフォーマットを水平
方向には引伸ばさずに、垂直方向に引伸ばすことができ
るが、こうすると、垂直方向に引伸ばしたことにより歪
みが生ずる。これらの３つの方法のどれも特に魅力的で
あるとはいえない。
第１図（ｂ）は16×９のスクリーンを示す。16×９の
フォーマットの表示比のビデオ源は、切り詰めすること
なく、歪みを伴うことなく完全に表示される。16×９フ
ォーマット表示比の郵便受け画面（これは、元来４×３
フォーマット表示比信号の形であるが）は、充分な垂直
解像度を有する大きな表示を行うように、線倍化（ライ
ンダブリング）または線追加（ラインアディション）に
よって順次走査される。この発明によるワイドスクリー
ンテレビジョンは、主ビデオ源、副ビデオ源、あるいは
外部RGB源に関係なく、このような16×９フォーマット
表示比信号を表示できる。
第１図（ｃ）は、４×３フォーマット表示比の挿入画
面が挿入表示されている16×９フォーマット表示比の主
信号を示す。主及び副のビデオ信号が両方共、16×９フ
ォーマット表示比源である場合は、挿入画面も16×９フ
ォーマット表示比を持つ。挿入画面は多数の異なる位置
に表示することができる。
第１図（ｄ）は、主及び副ビデオ信号が同じサイズの
画面として表示されている表示フォーマットを示す。各
表示領域は８×９のフォーマット表示比を有し、これ
は、当然ながら、16×９とも４×３とも異なる。このよ
うな表示領域に、水平あるいは垂直歪みを伴うことなく
４×３フォーマット表示比源を表示するためには、信号
の左及び／または右側を切り詰めねばならない。画面を
水平方向に詰込む（squeeze）ことによるある程度のア
スペクト比歪みを我慢するなら、画面のもっと多くの部
分を表示できる。水平方向の詰め込みの結果、画面中の
事物は垂直方向に細長くなる。この発明のワイドスクリ
ーンテレビジョンは、アスペクト比歪みを全く伴わない
最大の切り詰め処理から最大のアスペクト比歪みを伴う
無切り詰めまでの、切り詰めとアスペクト比歪みの任意
の組合わせを行うことができる。
副ビデオ信号処理路のデータサンプリング制限がある
と、主ビデオ信号からの表示と同じ大きさの高解像度画
面の生成が複雑になる。このような複雑化を解消するた
めに種々の方法を開発できる。
第１図（ｅ）は、４×３フォーマットの表示比画面が
16×９フォーマット表示比スクリーンの中央に表示され
ている表示フォーマットを示す。黒色のバーが左右両側
に現れている。
第１図（ｆ）は、１つの大きな４×３フォーマット表
示比画面と３つの小さい４×３フォーマット表示比画面
が同時に表示される表示フォーマットを示す。大きい画
面の周辺の外側の小さい画面は、時には、PIP、即ち、
画面内画面（親子画面）ではなく、POP、即ち、画面外
画面と呼ばれる。PIPまたは画面内画面（ピクチャ・イ
ン・ピクチャ）という語は、この明細書中では、これら
２つの表示フォーマットに用いられている。ワイドスク
リーンテレビジョンに２つのチューナが設けられている
場合、両方共内部に設けられている場合でも１つが内部
に、１つが外部、例えば、ビデオカセットレコーダに設
けられている場合でも、表示画面の中の２つは、ビデオ
源に従ってリアルタイムで動きを表示できる。残りの画
面は静止画面フォーマットで表示できる。さらにチュー
ナと副信号処理路とを付加すれば、３以上の動画面を表
示できることは理解できよう。また、大画面と３つの小
画面の位置を第１図（ｇ）に示すように切換えることも
可能である。
第１図（ｈ）は、４×３フォーマット表示比画面を中
央に表示して、６つの小さい４×３フォーマット表示比
画面を両側に縦列に表示した別のものを示す。上述した
フォーマットと同様、２つのチューナを備えたワイドス
クリーンテレビジョンであれば、２つの動画面を表示で
きる。そして、残りの11画面は静止画面フォーマットで
表示されることになる。
第１図（ｉ）は、12の４×３フォーマット表示比画面
の碁盤目状表示フォーマットを示す。このような表示フ
ォーマットは、特に、チャンネル選択ガイドに適してお
り、その場合、各画面は異なるチャンネルからの少なく
とも静止した画面である。前の例と同様、動きのある画
面の数は、利用できるチューナと信号処理路の数によっ
て決まる。
第１図に示した種々のフォーマットは一例であって、
限定的なものではなく、残りの図面に示され、以下に詳
述するワイドスクリーンテレビジョンによって実現でき
る。
この発明の構成によるワイドスクリーンテレビジョン
で、2fH水平走査用とされたものの全体的なブロック図
が第２図に示されており、全体を10で示されている。テ
レビジョン10は、概略的に言えば、ビデオ信号入力部2
0、シャーシまたはTVマイクロプロセッサ216、ワイドス
クリーンプロセッサ30、1fH−2fH変換器40、偏向回路5
0、RGBインタフェース60、YUV−RGB変換器240、映像管
駆動回路242、直視型または投写型管244、及び、電源70
を含んでいる。種々の回路の異なる機能ブロックへのグ
ループ化は、説明の便宜を図るためのものであって、こ
のような回路相互間の物理的位置関係を限定することを
意図するものではない。
ビデオ信号入力部20は、異なるビデオ源からの複数の
複合ビデオ信号を受信するようにされている。ビデオ信
号は主ビデオ信号及び副ビデオ信号として、選択的に切
換えることができる。RFスイッチ204は２つのアンテナ
入力ANT1とANT2を持っている。これらの入力は無線放送
アンテナによる受信とケーブルからの受信の両方のため
の入力を表わす。RFスイッチ204は、第１のチューナ206
と第２のチューナ208に、どちらのアンテナ入力を供給
するかを制御する。第１のチューナ206の出力は、ワン
チップ202への入力となる。ワンチップ202は、同調制
御、水平及び垂直偏向制御、ビデオ制御に関係する多数
の機能を果たす。図示のワンチップは産業用のTA7777で
ある。第１のチューナ206からの信号からワンチップで
生成されたベースバンドビデオ信号VIDEO OUTはビデオ
スイッチ200とワイドスクリーンプロセッサ30のTV1入力
への入力となる。ビデオスイッチ200への他のベースバ
ンドビデオ入力はAUX1とAUX2で示されている。これらの
入力は、ビデオカメラ、レーザディスクプレーヤ、ビデ
オテーププレーヤビデオゲーム等に用いることができ
る。シャーシまたはTVマイクロプロセッサ216によって
制御されるビデオスイッチ200の出力は切換えビデオ（S
WITCHED VIDEO」と示されている。このSWITCHED VIDE
Oはワイドスクリーンプロセッサ30へ別の入力として供
給される。
第３図を参照すると、ワイドスクリーンプロセッサ中
のスイッチSW1は、Y/Cデコーダ210への入力となるSELEC
TED COMP OUTビデオ信号として、TV1信号とSWITCHED
VIDEO信号の一方を選択する。Y/Cデコーダ210は適応
型線くし形フィルタの形で実現できる。Y/Cデコーダ210
へは、さらに２つのビデオ源S1とS2も入力される。S1と
S2の各々は異なるＳ−VHS源を表わし、各々、別々のル
ミナンス信号及びクロミナンス信号から成っている。い
くつかの適応型線くし形フィルタでY/Cデコーダの一部
として組込まれているようなスイッチ、あるいは、別の
スイッチとして実現してもよいスイッチがTVマイクロプ
ロセッサ216に応答して、Y_M及びC_INとして示した出力
として、一対のルミナンス及びクロミナンス信号を選択
する。選択された対をなすルミナンス及びクロミナンス
信号は、その後は、主信号として見なされ、主信号路に
沿って処理される。_Mあるいは_MNを含む信号表記は主
信号路を表わす。クロミナンス信号C_INはワイドスクリ
ーンプロセッサ30によって、再びワンチップに返され、
色差信号U_M及びV_Mが生成される。ここで、Ｕは（Ｒ−
Ｙ）と同等のものを表わし、Ｖは（Ｂ−Ｙ）と同等であ
る。Y_M、U_M及びV_M信号は、その後の信号処理のため
に、ワイドスクリーンプロセッサ30内でデジタル形式に
変換される。
機能的にはワイドスクリーンプロセッサ30の一部と定
義される第２のチューナ208がベースバンドビデオ信号T
V2を生成する。スイッチSW2が、Y/Cデコーダ220への入
力として、TV2信号とSWITCHED VIDEO信号の１つを選
ぶ。Y/Cデコーダ220は適応型線くし形フィルタとして実
施できる。スイッチSW3とSW4が、Y/Cデコーダ220のルミ
ナンス及びクロミナンス出力と、それぞれY_EXTとC_EXT
で示す外部ビデオ源のルミナンス及びクロミナンス信号
の一方を選択する。Y_EXT及びC_EXT信号は、Ｓ−VHS入
力S1に対応する。Y/Cデコーダ220とスイッチSW3とSW4
は、いくつかの適応型線くし形フィルタで行われている
ように、組合わせてもよい。スイッチSW3とSW4の出力
は、この後は、副信号と考えられて、副信号路に沿って
処理される。選択されたルミナンス出力はY_Aとして示
されている。_A、_AX及び_AUXを含む信号表記は副信号
路に関して用いられている。選択されたクロミナンスは
色差信号U_AとV_Aに変換される。Y_A信号、U_A信号及び
V_A信号は、その後の信号処理のためにデジタル形式に
変換される。主及び副信号路中でビデオ信号源の切換え
を行う構成により、異なる画面表示フォーマットの異な
る部分についてのビデオ源選択をどのようにするかにつ
いての融通性が大きくなる。
Y_Mに対応する複合同期信号COMP SYNCがワイドスク
リーンプロセッサから同期分離器212に供給される。水
平及び垂直同期成分ＨとＶが垂直カウントダウン回路21
4に入力される。垂直カウントダウン回路はワイドスク
リーンプロセッサ30に供給されるVERTICAL RESET（垂
直リセット）信号を発生する。ワイドスクリーンプロセ
ッサは、RGBインタフェース60に供給される内部垂直リ
セット出力信号INT VERT RST OUTを発生する。RGBイ
ンタフェース60中のスイッチが、内部垂直リセット出力
信号と外部RGB源の垂直同期成分との間の選択を行う。
このスイッチの出力は偏向回路50に供給される選択され
た垂直同期成分SEL_VERT_SYNCである。副ビデオ信号の
水平及び垂直同期信号は、ワイドスクリーンプロセッサ
中の同期分離器250によって生成される。
1fH−2fH変換器40は、飛越し走査形式のビデオ信号を
順次走査される非飛越し走査形式の信号に変換する働き
をする。例えば、水平線の各々が２度表示されるとか、
あるいは、同じフィールド中の隣接水平線の補間によっ
て付加的な水平線の組が生成される。いくつかの例にお
いては、前の線を用いるか、補間した線を用いるかは、
隣接フィールドまたは隣接フレーム間で検出される動き
のレベルに応じて決められる。変換回路40はビデオRAM4
20と関連して動作する。このビデオRAM420は、順次表示
を行うために、フレームの１またはそれ以上のフィール
ドを記憶するために用いられる。Y_2fH、U_2fH及びV_2f
H信号としての変換されたビデオデータはRGBインタフェ
ース60に供給される。
第14図に詳細に示されているRGBインタフェース60
は、表示のために、ビデオ信号入力部20による変換ビデ
オデータまたは外部RGBビデオデータの選択ができるよ
うにする。外部信号RGB信号は2fH走査用に適合させられ
たワイドフォーマット表示比信号とする。主信号の垂直
同期成分はワイドスクリーンプロセッサによってRGBイ
ンタフェースに対し、内部リセット出力（INT VERT R
ST OUT）として供給されて、選択された垂直同期（fVm
またはfVext）を偏向回路50に供給できるようにする。
このワイドスクリーンテレビジョンの動作によって、内
部／外部制御信号INT/EXTを発生させて、外部RGB信号の
使用者による選択を可能とする。しかし、このような外
部RGB信号が存在しない場合に、外部RGB信号入力を選択
すると、ラスタの垂直方向の崩壊、及び、陰極線管また
は投写型管の損傷が生じる可能性がある。従って、RGB
インタフェース回路60は存在しない外部RGB入力の選択
を無効とするために、外部同期信号を検出する。WSPマ
イクロプロセッサ340は、また外部RGB信号に対するカラ
ー及び色調制御を行う。
ワイドスクリーンプロセッサ30は、副ビデオ信号の特
殊な信号処理を行うピクチャ・イン・ピクチャ（画面内
画面）プロセッサ320を含んでいる。画面内画面という
用語は、時には、PIPあるいはピクス・イン・ピクス（p
ix−in pix）と省略される。ゲートアレー300が、第１
図（ａ）〜第１図（ｉ）の例で示されているような、種
々の表示フォーマットで主及び副ビデオ信号データを組
合わせる。画面内画面プロセッサ320とゲートアレー300
はワイドスクリーンマイクロプロセッサ（WSP μＰ）3
40の制御下にある。マイクロプロセッサ340は、直列バ
スを介してTVマイクロプロセッサ216に応動する。この
直列バスは、データ、クロック信号、イネーブル信号及
びリセット信号用の４本の信号ラインを含んでいる。ワ
イドスクリーンプロセッサ30は、また、３レベルのサン
ドキャッスル（砂で作った城）信号として、複合垂直ブ
ランキング／リセット信号（COMPOSITE VERTICAL BLA
NKING/RESET Signal）を発生する。あるいは、垂直ブラ
ンキング信号とリセット信号は別々の信号として生成し
てもよい。複合ブランキング信号はビデオ信号入力部に
よってRGBインタフェースに供給される。
第13図にさらに詳細に示す偏向回路50はワイドスクリ
ーンプロセッサから垂直リセット信号を、RGBインタフ
ェース60から選択された2fH水平同期信号を、また、ワ
イドスクリーンプロセッサから付加的な制御信号を受け
とる。この付加制御信号は、水平位相合わせ、垂直サイ
ズ調整及び左右ピン調整に関するものである。偏向回路
50は2fHフライバックパルスをワイドスクリーンプロセ
ッサ30、1fH−2fH変換器40及びYUV−RGB変換器240に供
給する。
ワイドスクリーンテレビジョン全体に対する動作電圧
は、例えば、AC主電源により付勢するようにできる電源
70によって生成される。
ワイドスクリーンプロセッサ30を第３図により詳細に
示す。ワイドスクリーンプロセッサの主要な成分は、ゲ
ートアレー300、画面内画面回路301、アナログ−デジタ
ル変換器とデジタル−アナログ変換器、第２のチューナ
208、ワイドスクリーンプロセッサ・マイクロプロセッ
サ（WSP μＰ）340及びワイドスクリーン出力エンコー
ダ227である。1fHおよび2fHシャーシの両方に共通のワ
イドスクリーンプロセッサの詳細な部分、例えば、PIP
回路、が第４図に示されている。PIP回路301の重要な部
分を構成する画面内画面プロセッサ320は第５図により
詳細に示されている。また、第６図には、ゲートアレー
300がより詳細に示されている。第３図に示した、主及
び副信号路の部分を構成する多数の素子については、既
に詳細に記述した。
第２のチューナ208には、IF段224とオーディオ段226
が付設されている。また、第２のチューナ208はWSP μ
P340と共に動作する。WSP μP340は入／出力I/O部340A
とアナログ出力部340Bとを含んでいる。I/O部340Aは色
調（ティント）制御信号とカラー制御信号、外部RGBビ
デオ源を選択するためのINT/EXT信号、及び、スイッチS
W1〜SW6用の制御信号を供給する。I/O部は、また、偏向
回路と陰極線管を保護するために、RGBインタフェース
からのEXT SYNC DET信号をモニタする。アナログ出力
部340Bは、それぞれのインタフェース回路254、256およ
び258を通して、垂直サイズ、左右調整及び水平位相用
制御信号を供給する。
ゲートアレー300は主及び副信号路からのビデオ情報
を組合わせて、複合ワイドスクリーン表示、例えば、第
１図の異なる部分に示されているものの１つを作る働き
をする。ゲートアレー用のクロック情報は、低域通過フ
ィルタ376と協同して動作する位相ロックループ374によ
って供給される。主ビデオ信号はアナログ形式で、Y_
M、U_M及びV_Mで示した信号として、YUVフォーマットで
ワイドスクリーンプロセッサに供給される。これらの主
信号は、第４図により詳細に示すアナログ−デジタル変
換器342と346によってアナログからデジタル形式に変換
される。
カラー成分信号は、上位概念的な表記Ｕ及びＶによっ
て示されており、これらは、R_Yまたは、B_Y信号、ある
いは、Ｉ及びＱ信号に付すことができる。システムクロ
ック周波数は1024fH、これは約16MHzである、なので、
サンプルされたルミナンスの帯域幅は8MHzに制限され
る。Ｕ及びＶ信号は500KHz、あるいは、ワイドＩについ
ては1.5MHzに制限されるので、カラー成分データのサン
プルは、１つのアナログ−デジタル変換器とアナログス
イッチで行うことができる。このアナログスイッチ、即
ち、マルチプレクサ344のための選択線UV_MUXは、シス
テムクロックを２で除して得た8MHzの信号である。１ク
ロック幅の線開始SOLパルスが、各水平ビデオ線の始点
でこの信号を同期的に０にリセットする。ついて、UV_M
UX線は、その水平線を通して、各クロックサイクル毎に
状態が反転する。線の長さはクロックサイクルの偶数倍
なので、一旦初期化されると、UV_MUXの状態は、中断さ
れることなく、０、１、０、１‥‥と変化する。アナロ
グ−デジタル変換器342と346からのＹ及びUVデータスト
リームは、アナログ−デジタル変換器が各々、１クロッ
クサイクルの遅延を持っているので、シフトしている。
このデータシフトに対応するために、主信号処理路304
の補間器制御器349からのクロックゲート情報も同じよ
うに遅延させられなければならない。このクロックゲー
ト情報が遅延していないと、削除が行われた時、UVデー
タは正しく対をなすように組合わされない。この点は、
各UV対が１つのベクトルを表すので、重要なことであ
る。１つのベクトルからのＵ成分は、他のベクトルから
のＶ成分と対にすると、カラーシフトが生じてしまう。
この対にする代りに先行する対からのＶサンプルは、そ
の時のＵサンプルと共に削除される。このUVマルチプレ
クス法は、各カラー成分（Ｕ、Ｖ）サンプル対に対して
２つのルミナンスサンプルがあるので、2:1:1と称され
る。Ｕ及びＶの双方に対するナイキスト周波数はルミナ
ンスのナイキスト周波数の２分の１に実効的に減じられ
る。従って、ルミナンス成分に対するアナログ−デジタ
ル変換器の出力のナイキスト周波数は8MHzとなり、一
方、カラー成分に対するアナログ−デジタル変換器の出
力のナイキスト周波数は4MHzとなる。
PIP回路及び／またはゲートアレーは、データ圧縮を
しても副データの解像度が増強されるようにする手段を
含むことができる。例えば、対（ペアド）ピクセル圧縮
及びディザリングとデ（逆）ディザリングを含む、多く
のデータ減縮及びデータ回復構想が開発されている。さ
らに、ビット数が異なる異なったディザリングシーケン
スや、ビット数が異なる異なった対ピクセル圧縮が考え
られている。多数の特定のデータ減縮及び回復構想の１
つをWSP μP340によって選択して、各特定の画面表示
フォーマットについて表示ビデオの解像度を最大にする
ようにすることができる。これらの構想は第15図〜第20
図に関連して、詳細に説明する。
ゲートアレーは、FIFO356と358として実現できる線メ
モリと協同して動作する補間器を含んでいる。補間器と
FIFOは主信号を必要に応じて再サンプル（リサンプル）
するために使用される。別に設けた補間器によって、副
信号を再サンプルできる。ゲートアレー中のクロック及
び同期回路が主及び副信号を組合わせて、Y_MX、U_MX及
びV_MX成分を有する１つの出力ビデオ信号を作ることを
含む、主及び副の両信号のデータ操作を制御する。上記
出力成分はデジタル−アナログ変換器360、362及び364
によってアナログ形式に変換される。Ｙ、Ｕ及びＶで示
すアナログ形式の信号は、非飛越し走査への変換のため
に、1fH−2fH変換器40に供給される。また、Ｙ、Ｕ及び
Ｖ信号はエンコーダ227によってY/Cフォーマットに符号
化されて、パネルのジャックに、ワイドフォーマット比
出力信号Y_OUT_EXT_/C_OUT_EXTが生成される。スイッチ
SW5が、エンコーダ227のための同期信号を、ゲートアレ
ーからのC_SYNC_MNと、PIP回路からのC_SYNC_AUXから選
択する。スイッチSW6は、ワイドスクリーンパネル出力
用の同期信号として、Y_MとC_SYNC_AUXのどちらかを選
択する。
水平同期回路の部分がより詳細に第12図に示されてい
る。位相比較器228は、低域通過フィルタ230、電圧制御
発振器232、除算器234及びキャパシタ236を含む位相ロ
ックループの一部をなしている。電圧制御発振器232
は、セラミック共振器または同等のもの238に応動し
て、32fHで動作する。電圧制御発振器の出力は、32で除
算されて、適切な周波数の第２の入力信号として位相比
較器228に供給される。分周器234の出力は1fHREFタイミ
ング信号である。32fHREFタイミング信号と1fHREFタイ
ミング信号は16分の１カウンタ400に供給される。2fH出
力がパルス幅回路402に供給される。分周器400を1fHREF
信号によってプリセットすることにより、この分周器
は、確実に、ビデオ信号入力部の位相ロックループと同
期的に動作する。パルス幅回路402は2fH−REF信号が、
位相比較器404、例えば、CA1391が適正な動作を行うよ
うにするために充分なパルス幅を持つようにする。位相
比較器404は、低域通過フィルタ406と2fH電圧制御発振
器408を含む第２の位相ロックループの一部を構成して
いる。電圧制御発振器408は内部2fHタイミング信号を発
生し、この信号は順次走査される表示器を駆動するため
に用いられる。位相比較器404への他方の入力信号は、2
fHフライバックパルスまたはこれに関係付けられたタイ
ミング信号である。位相比較器404を含む第２の位相ロ
ックループを用いることは、入力信号の各1fH期間内で
各2fH走査周期を対称になるようにするために役立つ。
このようにしなかった場合は、ラスタの分離、例えば、
ビデオ線の半分が右にシフトし、ビデオ線の半分が左に
シフトするというようなことが起きる。
第13図には、偏向回路50が詳細に示されている。回路
500は、異なる表示フォーマットを実現するために必要
な垂直過走査の所要量に応じてラスタの垂直のサイズを
調整するために設けられている。線図的に示すように、
定電流源502が垂直ランプキャパシタ504を充電する一定
量の電流IRAMPを供給する。トランジスタ506が垂直ラン
プキャパシタに並列に結合されており、垂直リセット信
号に応じて、このキャパシタを周期的に放電させる。い
かなる調整もしなければ、電流IRAMPは、ラスタに最大
可能な垂直サイズを与える。これは、第１図（ａ）に示
すような、拡大４×３フォーマット表示比信号源により
ワイドスクリーン表示を満たすに必要とされる垂直過走
査の大きさに対応する。より小さな垂直ラスタサイズが
必要とされる場合は、可調整電流源508がIRAMPから可変
量の電流IADJを分流させて、垂直ランプキャパシタ504
をよりゆっくりと、より小さなピーク値まで充電する。
可変電流源508は、垂直サイズ制御回路によって生成さ
れた、例えば、アナログ形式の、垂直サイズ調整信号に
応答する。垂直サイズ調整回路500は手動垂直サイズ調
整回路510から独立しており、この手動垂直サイズ調整
は、ポテンショメータあるいは背面パネル調整ノブによ
って行うことができる。いずれの場合でも、垂直偏向コ
イル512は適切な大きさの駆動電流を受ける。水平偏向
は、位相調整回路518、左右ピン補正回路514、2fH位相
ロックループ520及び水平出力回路516によって与えられ
る。
第14図には、RGBインタフェース60がより詳しく示さ
れている。最終的に表示される信号が、1fH−2fH変換器
40の出力と外部RGB入力から選択される。ここで述べる
ワイドスクリーンテレビジョンを説明するために、外部
RGB入力をワイドフォーマット表示比の順次走査源であ
るとする。外部RGB信号とビデオ信号入力部20からの複
合ブランキング信号がRGB−YUV変換器610に入力され
る。外部RGB信号に対する外部2fH複合同期信号が外部同
期信号分離器600に入力される。垂直同期信号の選択は
スイッチ608によって行われる。水平同期信号の選択は
スイッチ604によって行われる。ビデオ信号の選択はス
イッチ606によって行われる。スイッチ604、606、608の
各々はWSP μP340によって生成される内部／外部制御
信号に応答する。内部ビデオ源を選択するか外部ビデオ
源を選択するかは、利用者の選択である。しかし、外部
RGB源が接続されていない、あるいは、ターンオンされ
ていない時に、使用者が不用意にそのような外部源を選
択した場合、あるいは、外部源がなくなった場合は、垂
直ラスタが崩れ、陰極線管に重大な損傷を生じさせる可
能性がある。そこで、外部同期検出器602が外部同期信
号の存在を検出する。この信号がない場合には、スイッ
チ無効化制御信号が各スイッチ604、606、608に送ら
れ、外部RGB源からの信号がない時に、このような外部R
GB源が選択されることを防止する。RGB−YUV変換器610
も、WSP μP340から色調及びカラー制御信号を受け
る。
この発明の構成によるワイドスクリーンテレビジョン
を、図示はしていないが、2fH水平走査の代わりに1fH水
平走査で実施することもできる。1fH回路を用いれば、1
fH−2fH変換器もRGBインタフェースも不要となる。従っ
て、2fH走査周波数の外部ワイドフォーマット表示比RGB
信号の表示のための手段はなくなることになる。1fH回
路用のワイドスクリーンプロセッサと画面内画面プロセ
ッサは非常に類似したものとなる。ゲートアレーは実質
的に同じでよいが、全ての入力と出力を用いることはな
いであろう。ここに記載する種々の解像度増強構想は、
一般的に言って、テレビジョンが1fH走査で動作しよう
と、2fH走査で動作しようと関係なく採用できる。
第４図は、1fH及び2fHシャーシの両方について同じと
することができる、第３図に示したワイドスクリーンプ
ロセッサ30をさらに詳細に示すブロック図である。Y_
A、U_A及びV_A信号が、解像度処理回路370を含むことの
できる画面内画面プロセッサ320の入力となる。この発
明の一態様によるワイドスクリーンテレビジョンは、ビ
デオの伸張及び圧縮ができる。第１図にその一部を示し
た種々の複合表示フォーマットにより実現される特殊効
果は画面内画面プロセッサ320によって生成される。こ
のプロセッサ320は、解像度処理回路370からの解像度処
理されたデータ信号Y_RP、U_RP及びV_RPを受信するよう
に構成できる。解像度処理は常に必要なわけではなく、
選択された表示フォーマット中に行われる。第５図に、
画面内画面プロセッサ320がさらに詳細に示されてい
る。画面内画面プロセッサの主要成分は、アナログ−デ
ジタル変換器部322、入力部324、高速スイッチ（FSW）
及びバス部326、タイミング及び制御部328、及びデジタ
ル−アナログ変換部330である。タイミング及び制御部3
28の詳細が第11図に示されている。
画面内画面プロセッサ320は、例えば、トムソン・コ
ンシューマ・エレクトロニクス・インコーポレーテッド
により開発された基本CPIPチップを改良したものとして
実施できる。この基本CPIPチップの詳細は、インディア
ナ州インディアナポリスのトムソン・コンシューマ・エ
レクトロニクス・インコーポレーテッドから発行されて
いる「The CTC 140 Picture in Picture（CPIP）Techni
cal Training Manual（CTC 140画面内画面（CPIP）技術
トレーニング マニュアル）」に記載されている。多数
の特徴あるいは特殊効果が可能である。次はその一例で
ある。基本的な特殊効果は、第１図（ｃ）に示すよう
な、大きい画面上に小さい画面が置かれたものである。
これらの大小の画面は同じビデオ信号あるいは別のビデ
オ信号からでもよく、また、入れ換えもできる。一般
に、オーディオ信号は常に大きい画面に対応するように
切換えられる。小画面はスクリーン上の任意の位置に動
かすこともできるし、あるいは、多数の予め定められた
位置に移させることができる。ズーム効果は、小画面の
サイズを、例えば、多数の予め設定されたサイズの任意
のものへ大きくしたり小さくする。ある点において、例
えば、第１図（ｄ）に示す表示フォーマットの場合、大
小の画面は同じ大きさとなる。
単一画面モード、例えば、第１図（ｂ）、第１図
（ｅ）あるいは第１図（ｆ）に示すモードの場合、使用
者は、その単一画面の内容を、例えば、1.0:1〜5.1:1の
比の範囲でステップ状にズーム・インすることができ
る。ズームモードでは、使用者は画面内容をサーチし、
あるいは、パンして、スクリーン上の画像を画面の異な
る領域内で動かすことができる。いずれの場合でも、小
さい画面、大きい画面あるいはズームした画面を静止画
面（静止画面フォーマット）として表示できる。この機
能により、ビデオの最後の９フレームを繰返しスクリー
ン上に表示するストロボフォーマットが可能となる。フ
レームの繰返し率は、１秒につき30フレームから０フレ
ームまで変えることができる。
この発明の別の構成によるワイドスクリーンテレビジ
ョンで使用される画面内画面プロセッサは上述した基本
的なCPIPチップの現在の構成とは異なる。基本的CPIPチ
ップを16×９スクリーンを有するテレビジョンと使用す
る場合で、ビデオスピードアップ回路を用いない場合
は、広い16×９スクリーンを走査することによって、実
効的に水平方向に4/3倍の拡大が生じ、そのために、ア
スペクト比歪みが生じてしまう。画面中の事物は水平方
向に細長くなる。外部スピードアップ回路を用いた場合
は、アスペクト比歪みは生じないが、画面がスクリーン
全体に表示されない。
通常のテレビジョンで使用されているような基本CPIP
チップを基にした既存の画面内画面プロセッサは、ある
望ましくない結果を伴う特別な態様で動作させられる。
入来ビデオは、主ビデオ源の水平同期信号にロックされ
た640fHのクロックでサンプルされる。即ち、CPIPチッ
プに関連するビデオRAMに記憶されたデータは、入来す
る副ビデオ源に対しオーソゴナルに（orthogonally）に
サンプルされない。これが基本CPIP法によるフィールド
同期に対する根本的な制限である。入力サンプリング率
の非オーソゴナルな性質のために、サンプルされたデー
タにスキューエラーが生じてしまう。この制限は、ビデ
オRAMを、データの書込みと読出しに同じクロックを使
わねばならないCPIチップと共に用いた結果である。例
えばビデオRAM350のようなビデオRAMからのデータが表
示される時は、スキューエラーは、画面の垂直端縁に沿
ったランダムなジッタとして現れ、一般には、非常に不
快であると考えられる。
基本CPIPチップと異なり、この発明の構成に従う画面
内画面プロセッサ320は、複数の選択可能な表示モード
の１つで、ビデオデータを非対称に圧縮するように変更
されている。この動作モードでは、画面は水平方向に4:
1で圧縮され、垂直方向には3:1で圧縮される。この非対
称圧縮モードにより、アスペクト比歪みを有する画面が
生成されて、ビデオRAMに記憶される。画面中の事物は
水平方向に詰め込まれる。しかし、これらの画面が通常
の通り、例えば、チャンネル走査モードで、読出され
て、16×９フォーマット表示比スクリーン上に表示され
ると、画面は正しく見える。この画面はスクリーンを満
たし、アスペクト比歪みはない。この発明のこの態様に
よる非対称圧縮モードを用いると、外部スピードアップ
回路を用いることなく、16×９のスクリーン上に特別の
表示フォーマットを生成することが可能となる。
第11図は、例えば、上述したCPIPチップを変更した画
面内画面プロセッサのタイミング及び制御部328のブロ
ック図であり、このタイミング及び制御部328は、複数
の選択可能な表示モードの１つとして非対称圧縮を行う
ためのデシメーション（decimation）回路328Cを含んで
いる。残りの表示モードは異なるサイズの副画面を生成
できる。水平及び垂直デシメーション回路の各々はWSP
μP340の制御の下に値のテーブルから圧縮係数を求め
るようにプログラムされたカウンタを含んでいる。値の
範囲は1:1、2:1、3:1等とすることができる。圧縮係数
は、テーブルをどのように構成するかに応じて対称的に
も非対称にもできる。圧縮比の制御は、WSP μP340の
制御下で、完全にプログラマブルな汎用デシメーション
回路によって行うことができる。
全スクリーンPIPモードでは、自走発振器348と共に働
く画面内画面プロセッサは、例えば適応形線くし形フィ
ルタとすることのできるデコーダからY/C入力を受取
り、この信号をＹ、Ｕ、Ｖカラー成分に復号し、水平及
び垂直同期パルスを生成する。これらの信号は、ズー
ム、静止、チャンネル走査などの種々の全スクリーンモ
ードのために、画面内画面プロセッサで処理される。例
えば、チャンネル走査モード中、ビデオ信号入力部から
の水平及び垂直同期は、サンプルされた信号（異なるチ
ャンネル）が互いに関連性のない同期パルスを有し、ま
た、見かけ上、時間的にランダムな時点で切換えられる
ので、何度も中断するであろう。従って、サンプルクロ
ック（及び読出し／書込みビデオRAMクロック）は自走
発振器によって決められる。静止及びズームモード用に
は、サンプルクロックは入来ビデオ水平同期信号にロッ
クされる。これらの特別なケースでは、入来ビデオ水平
同期の周波数は表示クロック周波数と同じである。
再び第４図を参照すると、画面内画面プロセッサから
のアナログ形式のＹ、Ｕ、ＶおよびC_SYNC（複合同期）
出力は、エンコーダ回路366でY/C成分へ再符号化するこ
とができる。エンコーダ回路366は3.58MHz発振器380と
協同して動作する。このY/C_PIP_ENC信号は、再符号化Y
/C成分を主信号のY/C成分の代わりに用いることを可能
とするY/Cスイッチ（図示せず）に接続してもよい。こ
の点以後、PIP符号化Ｙ、Ｕ、Ｖおよび同期信号が、シ
ャーシの残部における水平及び垂直タイミングの基礎と
なる。この動作モードは、主信号路中の補間器及びFIFO
の動作に基づくPIPのズームモードの実行に適してい
る。
マルチチャンネルモード、例えば、第１図（ｉ）に示
すモードでは、予め定められた走査リストの12のチャン
ネルを同時に12枚の小さな画面に表示できる。画面内画
面プロセッサは、3.58MHz発振器348に応答する内部クロ
ックを持っている。入来副信号はアナログ形式からデジ
タル形式に変換され、選ばれた特殊効果に応じて、ビデ
オRAM350にロードされる。前述した技術トレーニングマ
ニュアルの例では、コンパイルされた特殊効果は、主信
号ビデオデータと組合わせる前に、画面内画面プロセッ
サでアナログ形式に再変換される。しかし、ここに記述
するワイドスクリーンテレビジョンでは、１つには、利
用できる異なるクロック周波数の数に制限があることに
より、副データは、それ以上画面内画面プロセッサ320
による処理を受けることなく、ビデオRAM350から直接出
力される。クロック信号の数を少なくすることにより、
テレビジョンの回路中での無線周波数干渉を減じること
ができるという利点がある。
さらに第５図を参照すると、画面内画面プロセッサ32
0は、アナログ−デジタル変換器322、入力部324、高速
スイッチFSW及びバス制御部326、タイミング及び制御部
328、及びデジタル−アナログ変換部330を含んでいる。
一般に、画面内画面プロセッサ320は、ビデオ信号をデ
ジタル化してルミナンス（Ｙ）及び色差信号（Ｕ、Ｖ）
とし、その結果をサブサンプルして、上述したような１
メガビットのビデオRAM350に記憶させる。画面内画面プ
ロセッサ320に付設されているビデオRAM350は１メガビ
ットのメモリ容量を持つが、これは、８ビットサンプル
でビデオデータの１フィールド全部を記憶するには充分
な大きさではない。メモリ容量を増すことは、費用がか
かり、さらに複雑な操作回路構成が必要となるであろ
う。副チャンネルのサンプル当たりのビット数を少なく
することは、全体を通じて８ビットサンプルで処理され
る主信号に対して、量子化解像度、あるいは、帯域幅の
減少を意味する。この実効的な帯域幅減少は、副表示画
面が相対的に小さい時は、通常問題とはならないが、副
表示画面が相対的に大きい、例えば、主表示画面と同じ
サイズの場合は、問題となる可能性がある。解像度処理
回路370が、副ビデオデータの量子化解像度あるいは実
効帯域幅を増強させるための１つまたはそれ以上の構想
を選択的に実施することができる。例えば、対ピクセル
圧縮及びディザリングと逆ディザリングを含む多数のデ
ータ減縮及びデータ回復構想が開発されている。逆ディ
ザリング回路は、ビデオRAM350の下流、例えば、以下に
詳述するように、ゲートアレーの副信号路中に配置す
る。さらに、異なるビット数を伴う異なるディザリング
と逆ディザリングシーケンス、及び、異なるビット数の
異なる対ピクセル圧縮が考えられる。各特定の画面表示
フォーマットに対して表示ビデオの解像度を最大にする
ために、多数の特定データ減縮及び回復構想の１つをWS
P μＰによって選ぶことができる。
ルミナンス及び色差信号は、8:1:1の６ビットＹ、
Ｕ、Ｖ形式で記憶される。即ち、各成分は６ビットサン
プルに量子化される。色差サンプルの各対に対し８個の
ルミナンスサンプルがある。画面内画面プロセッサ320
は、入来ビデオデータが、入来副ビデオ同期信号にロッ
クされた640fHクロック周波数でサンプルされるような
モードで動作させられる。このモードでは、ビデオRAM
に記憶されたデータはオーソゴナルにサンプルされる。
データが画面内画面プロセッサのビデオRAM350から読出
される時は、このデータは入来副ビデオ信号にロックさ
れた同じ640fHクロックを用いて読出される。しかし、
このデータはオーソゴナルにサンプルされ記憶される
が、そして、オーソゴナルに読出せるが、主及び副ビデ
オ源の非同期性のために、ビデオRAM350から直接オーソ
ゴナルには表示できない。主及び副ビデオ源は、それら
が同じビデオ源からの信号を表示している時のみ、同期
していると考えられる。
ビデオRAM350からのデータの出力である副チャンネル
を主チャンネルに同期させるには、さらに処理を行う必
要がある。第４図を再び参照すると、ビデオRAMの４ビ
ット出力ポートからの８ビットデータブロックを再組合
わせするために、２つの４ビットラッチ352Aと352Bが用
いられる。この４ビットラッチは、データクロック周波
数を1280fHから640fHに下げる。
一般には、ビデオ表示及び偏向系は主ビデオ信号に同
期化される。前述したように、ワイドスクリーン表示を
満たすようにするためには、主ビデオ信号はスピードア
ップされねばならない。副ビデオ信号は、第１のビデオ
信号とビデオ表示とに、垂直同期せねばならない。副ビ
デオ信号は、フィールドメモリ中で１フィールド周期の
何分の１かだけ遅延させ、線メモリで伸張させるように
することができる。副ビデオデータの主ビデオデータへ
の同期化は、ビデオRAM350をフィールドメモリとして利
用し、先入れ先出し（FIFO）線メモリ装置354を信号の
伸張に利用することにより行われる。FIFO354のサイズ
は2048×８である。FIFOのサイズは、読出し／書込みポ
インタの衝突（collision）を避けるに必要であると合
理的に考えられる最低線記憶容量に関係する。読出し／
書込みポインタの衝突は、新しいデータがFIFOに書込ま
れ得る時がくる前に、古いデータがFIFOから読出される
時に生じる。読出し／書込みポインタの衝突は、また、
古いデータがFIFOから読出される時がくる前に、新しい
データをメモリに上書き（overwrite）する時にも生じ
る。。
ビデオRAM350からの８ビットのDATA_PIPデータブロッ
クは、ビデオデータをサンプルするために用いたものと
同じ画面内画面プロセッサ640fHクロック、即ち、主信
号ではなく副信号にロックされた640fHクロックを用い
て2048×8FIFO354に書込まれる。FIFO354は、主ビデオ
チャンネルの水平同期成分にロックされた1024fHの表示
クロックを用いて読出される。互いに独立した読出し及
び書込みポートクロックを持った複数線メモリ（FIFO）
を用いることにより、第１の周波数でオーソゴナルにサ
ンプルされたデータを第２の周波数でオーソゴナルに表
示することができる。しかし、読出し及び書込み両クロ
ックが非同期の性質を持っていることにより、読出し／
書込みポインタの衝突を避けるための対策をとる必要が
ある。
ゲートアレー300は、ワイドスクリーンプロセッサ30
と31の両方に共通である。主信号路304、副信号路306及
び出力信号路312がブロック図の形で第６図に示されて
いる。ゲートアレーはさらに、クロック／同期回路320
とWSP μＰデコーダ310を含んでいる。WSP μＰデコ
ーダ310のWSP DATAで示したデータ及びアドレス出力ラ
インは、画面内画面プロセッサ320と解像度処理回路370
と同様に、上述した主回路及び信号路にも供給される。
ある回路がゲートアレーの一部をなすかなさないかは、
殆ど、この発明の構成の説明を容易にするための便宜上
の事項である。
ゲートアレーは、異なる画面表示フォーマットを実行
するために、必要に応じて、主ビデオチャンネルを伸張
し、圧縮し、あるいは、切り詰める作用をする。ルミナ
ンス成分Y_MNが、ルミナンス成分の補間の性質に応じた
長さの時間、先入れ先出し（FIFO）線メモリ356に記憶
される。組合わされたクロミナンス成分U/V_MNはFIFO35
8に記憶される。副信号のルミナンス及びクロミナンス
成分Y_PIP、U_PIP及びV_PIPはデマルチプレクサ355によ
って生成される。ルミナンス成分は、必要とあれば、回
路357で解像度処理を受け、必要とあれば、補間器359に
よって伸張されて、出力として信号Y_AUXが生成され
る。
ある場合には、副表示が第１図（ｄ）に示すように主
信号表示と同じ大きさとなることがある。画面内画面プ
ロセッサ及びビデオRAM350に付随するメモリの制限のた
めに、そのような大きな面積を満たすには、データ点、
即ち、ピクセルの数が不足することがある。そのような
場合には、解像度処理回路357を用いて、データ圧縮あ
るいは減縮の際に失われたピクセルに置き代えるべきピ
クセルを副ビデオ信号に回復することができる。この解
像度処理は第４図に示された回路370によって行われる
ものに対応させることができる。例えば、回路370はデ
ィザリング回路とし、回路357をデディザリング回路と
することができる。
副ビデオ入力データは640fHの周波数でサンプルさ
れ、ビデオRAM350に記憶される。副データはビデオRAM3
50から読出され、VRAM_OUTとして示されている。PIP回
路301は、また、副画面を水平及び垂直方向に、非対称
に減縮することができると同時に、同じ整数の係数分の
１に減縮することもできる。第10図を参照すると、副チ
ャンネルデータは、４ビットラッチ352Aと352B、副FIFO
354、タイミング回路369及び同期回路368によって、バ
ッファされ主チャンネルデジタルビデオに同期化され
る。VRAM_OUTデータは、デマルチプレクサ355によっ
て、Ｙ（ルミナンス）、Ｕ、Ｖ（カラー成分）及びFSW_
DAT（高速スイッチデータ）に分類される。FSW_DATは、
どのフィールド型式がビデオRAMに書込まれたかを示
す。PIP_FSW信号がPIP回路から直接供給され、ビデオRA
Mから読出されたどのフィールドが小画面モード時に表
示されるべきかを決めるために、出力制御回路321に供
給される。
副チャンネルは640fHでサンプルされ、一方主チャン
ネルは1024fHでサンプルされる。副チャンネルFIFO354
は、データを、副チャンネルサンプル周波数から主チャ
ンネルクロック周波数に変換する。この過程において、
ビデオ信号は8/5（1024/640）の圧縮を受ける。これ
は、副チャンネル信号を正しく表示するに必要な4/3の
圧縮より大きい。従って、副チャンネルは、４×３の小
画面を正しく表示するためには、補間器359によって伸
張されねばならない。補間器359は補間器制御回路371に
よって制御され、補間器制御回路371自身はWSP μP340
に応答する。必要とされる補間器による伸張の量は5/6
である。伸張係数Ｘは次のようにして決められる。
Ｘ＝（640/1024）＊（4/3）＝5/6 クロミナンス成分U_PIPとV_PIPは回路367によって、
ルミナンス成分の補間の内容に応じて決まる長さの時間
遅延され、信号U_AUXとV_AUXが出力として生成される。
主信号と副信号のそれぞれのＹ、Ｕ及びＶ成分は、FIFO
354、356及び358の読出しイネーブル信号を制御するこ
とにより、出力信号路312中のそれぞれのマルチプレク
サ315、317及び319で組合わされる。マルチプレクサ31
5、317、319は出力マルチプレクサ制御回路321に応答す
る。この出力マルチプレクサ制御回路321は、画面内画
面プロセッサとWSP μP340からのクロック信号CLK、線
開始信号SOL、H_COUNT信号、垂直ブランキングリセット
信号及び高速スイッチの出力に応答する。マルチプレク
スされたルミナンス及びクロミナンス成分Y_MX、U_MX及
びV_MXは、それぞれのデジタル／アナログ変換器360、3
62及び364に供給される。第４図に示すように、このデ
ジタル−アナログ変換器360、362、364の後段には、そ
れぞれ低域通過フィルタ361、363、365が接続されてい
る。画面内画面プロセッサ、ゲートアレー及びデータ減
縮回路の種々の機能はWSP μP340によって制御されるW
SP μP340は、これに直列バスを介して接続されたTV
μP216に応答する。この直列バスは、図示のように、デ
ータ、クロック信号、イネーブル信号及びリセット信号
用のラインを有する４本線バスとすることができる。WS
P μP340はWSP μＰデコーダ310を通してゲートアレ
ーの種々の回路と交信する。
１つのケースでは、４×3NTSCビデオを、表示画面の
アスペクト比歪みを避けるために、係数4/3で圧縮する
ことが必要となる。別のケースでは、通常は垂直方向の
ズーミングをも伴う、水平ズーミングを行うために、ビ
デオを伸張することもある。33％までの水平ズーミング
動作は、圧縮を4/3未満に減じることによって行うこと
ができる。サンプル補間器は、Ｓ−VHSフォーマットで
は5.5MHzまでとなるルミナンスビデオ帯域幅が、1024fH
の時は8MHzであるナイキスト折返し周波数の大きなパー
センテージを占めるので、入来ビデオを新たなピクセル
位置に計算しなおすために用いられる。
第６図に示すように、ルミナンスデータY_MNは、ビデ
オの圧縮または伸張に基づいてサンプル値を再計算（re
calculate）する主信号路304中の補間器337を通され
る。スイッチ、即ち、ルート選択器323及び331の機能
は、FIFO356と補間器337の相対位置に対する主信号路30
4のトポロジーを反転させることである。即ち、これら
のスイッチは、例えば圧縮に必要とされる場合などに、
補間器337がFIFO356に先行するようにするか、伸張に必
要とされる場合のように、FIFO356が補間器337に先行す
るようにするかを選択する。スイッチ323と331はルート
制御回路335に応答し、この回路335自体はWSP μP340
に応答する。小画面のモードでは、副ビデオ信号がビデ
オRAM350に記憶するために圧縮され、実用目的には伸張
のみが必要であることが想起されよう。従って、副信号
路にはこれらに相当するスイッチは不要である。
主信号路は第９図により詳細に示されている。スイッ
チ323は２つのマルチプレクサ325と327によって具体化
されている。スイッチ331はマルチプレクサ333によって
具体化されている。これら３つのマルチプレクサはルー
ト制御回路335に応答し、このルート制御回路335自体は
WSP μP340に応答する。水平タイミング／同期回路339
が、ラッチ347、351及びマルチプレクサ353の動作を制
御し、また、FIFOの書込みと読出しを制御するタイミン
グ信号を発生する。クロック信号CLKと線開始信号SOLは
クロック／同期回路320によって生成される。アナログ
−デジタル変換制御回路369は、Y_MN、WSP μP340、及
びUV_MNの最上位ビットに応答する。
補間器制御回路349は、中間ピクセル位置値（Ｋ）、
補間器補償フィルタ重み付け（Ｃ）、及び、ルミナンス
に対するクロックゲーティング情報CGYとカラー成分に
対するクロックゲーティング情報CGUVを生成する。圧縮
を行うためにサンプルをいくつかのクロック時に書込ま
れないようにし、あるいは、伸張のために、いくつかの
サンプルを複数回読出せるようにするために、FIFOデー
タの中断（デシメーション）または繰返しを行わせるの
が、このクロックゲーティング情報である。
FIFOを用いてビデオ圧縮及び伸張を実施することは可
能である。例えば、WR_EN_MN_Y信号により、データをFI
FO356に書込むことができる。４個目ごとのサンプルが
このFIFOに書込まれることを禁止することができる。こ
れによって、4/3圧縮が行われる。FIFOから読出される
データが凹凸にならずに、滑らかとなるように、FIFOに
書込まれているルミナンスサンプルを再計算するのは、
補間器337の機能である。伸張は圧縮と全く逆の態様で
行うことができる。圧縮の場合は、書込みイネーブル信
号には、禁止パルスの形でクロックゲーティング情報が
付されている。データの伸張のためには、クロックゲー
ティング情報は読出しイネーブル信号に適用される。こ
れにより、ゲータがFIFO356から読出される時に、デー
タの中断が行われる。この場合、サンプルされたデータ
を凹凸のある状態から滑らかになるように再計算するの
は、この処理中はFIFO356に後続した位置にある補間器3
37の機能である。伸張の場合、データは、FIFO356から
読出されている時及び補間器337にクロック書込みされ
ている時に、中断されねばならない。これは、データが
連続して補間器337中をクロックされる圧縮の場合と異
なる。圧縮及び伸張の両方の場合において、クロックゲ
ーティング動作は、容易に、同期した態様で行わせるこ
とができる。即ち、各動作は、システムクロック1024fH
の立上がりエッジを基礎にして生じる。
ルミナンス補間のためのこの構成には多数の利点があ
る。クロックゲーティング動作、即ち、データデシメー
ション及びデータ繰返しは同期的に行うことができる。
切換可能なビデオデータのトポロジーを用いて補間器と
FIFOの位置の切換えを行わなければ、データの中断また
は繰返しのために、書込みまたは読出しクロックはダブ
ルクロック（double clock）されねばならなくなってし
まう。この「ダブルクロックされる」という語は、１つ
のクロックサイクル中に２つのデータ点がFIFOに書込ま
れる、あるいは、１つのクロックサイクル中に２つのデ
ータ点がFIFOから読出されねばならないという意味であ
る。その結果、書込みまたは読出しクロック周波数がシ
ステムクロック周波数の２倍とならねばならないので、
回路構成をシステムクロックに同期して動作するように
することはできない。さらに、この切換可能なトポロジ
ーは圧縮と伸張の両方の目的に対して、１つの補間器と
１つのFIFOしか必要としない。ここに記載したビデオ切
換構成を用いなければ、圧縮と伸張の両機能を達成する
ために、２つのFIFOを用いた場合のみ、ダブルクロッキ
ングを避けることができる。その場合は、伸張用の１つ
のFIFOを補間器の前に置き、圧縮用の１つのFIFOを補間
器の後に置く必要がある。
副信号の補間は副信号路306で行われる。PIP回路301
が、６ビットＹ、Ｕ、Ｖ、8:1:1メモリであるビデオRAM
350を操作して、入来ビデオデータを記憶させる。ビデ
オRAM350はビデオデータの２フィールド分を複数のメモ
リ位置に保持する。各メモリ位置はデータの８ビットを
保持する。各８ビット位置には、１つの６ビットＹ（ル
ミナンス）サンプル（640fHでサンプルされたもの）と
他に２つのビットがある。これら他の２ビットは、高速
スイッチデータ（FSW_DAT）か、ＵまたはＶサンプル（8
0fHでサンプルされたもの）の一部かのいずれか一方を
保持している。FSW_DATの値は、どの型のフィールドが
ビデオRAMに書込まれたかを示す。ビデオRAM350にはデ
ータの２フィールド分が記憶されており、全ビデオRAM3
50は表示期間中に読出されるので、両方のフィールドが
表示走査期間中に読出される。PIP回路301は、高速スイ
ッチデータを用いることにより、どちらのフィールドを
メモリから読出して表示すべきかを決める。PIP回路
は、動きの分断という問題を解決するために、常に、書
込まれているものと反対のフィールドの型を読出す。読
出されているフィールドの型が表示中のものと逆である
場合は、ビデオRAMに記憶されている偶数フィールド
が、そのフィールドがメモリから読出される時に、その
フィールドの最上部の線を削除して反転される。その結
果、小画面は動きの分断を伴うことなく正しいインター
レースを維持する。
クロック／同期回路320はFIFO354、356及び358を動作
させるために必要な読出し、書込み、及びイネーブル信
号を発生する。主及び副チャンネルのためのFIFOは、各
ビデオ線の後で表示するのに必要な部分についてデータ
を記憶のために書込むようにイネーブルされる。データ
は、表示の同じ１つまたはそれ以上の線上で各源からの
データを組合わせるために必要とされる、主及び副チャ
ンネルのうちの一方（両方ではなく）から書込まれる。
副チャンネルのFIFO354は副ビデオ信号に同期して書込
まれるが、読出しは主ビデオ信号に同期して行われる。
主ビデオ信号成分は主ビデオ信号と同期してFIFO356と3
58に読込まれ、主ビデオに同期してメモリから読出され
る。主チャンネルと副チャンネル間で読出し機能が切換
えられる頻度は、選択された特定の特殊効果の関数であ
る。
切り詰め形の並置画面のような別の特殊効果の発生
は、線メモリFIFOに対する読出し及び書込みイネーブル
制御信号を操作して行われる。この表示フォーマットの
ための処理が第７図と第８図に示されている。切り詰め
並置表示画面の場合は、副チャンネルの2048×8FIFO354
に対する書込みイネーブル制御信号（WR_EN_AX）は、第
７図に示すように、表示有効線期間の（1/2）＊（5/6）
＝5/12、即ち、約41％（ポスト・スピードアップ（post
speed up）の場合）、または、副チャンネルの有効線
期間の67％（プリ・スピードアップ（pre speed up）の
場合）の間、アクティブとなる。これは、約33％の切り
詰め（約67％が有効画面）及び補間器による5/6の信号
伸張に相当する。第８図の上部に示す主ビデオチャンネ
ルにおいては、910×8FIFO356と358に対する書込みイネ
ーブル制御信号（WR_EN_MN_Y）は、表示有効線期間の
（1/2）＊（4/3）＝0.67、即ち、67％の間、アクティブ
となる。これは、約33％の切り詰め、及び、910×8FIFO
により主チャンネルビデオに対して施される4/3の圧縮
比に相当する。
FIFOの各々において、ビデオデータは、ある特定の時
点で読出されるようにバッファされる。データを各FIFO
から読出すことのできる時間の有効領域は、選んだ表示
フォーマットによって決まる。図示した並置切り詰めモ
ードの例においては、主チャンネルビデオは表示の左半
部に表示されており、副チャンネルビデオは表示の右半
部に表示される。各波形の任意のビデオ部分は、図示の
ように、主及び副チャンネルで異なっている。主チャン
ネルの910×8FIFOの読出しイネーブル制御信号（RD_EN_
MN）は、ビデオバックポーチに直ちに続く有効ビデオの
開始点で始まる表示の表示有効線期間の50％の間、アク
ティブである。副チャンネル読出しイネーブル制御信号
（RD_EN_AX）は、RD_EN MN信号の立下がりエッジで始
まり、主チャンネルビデオのフロントポーチの開始点で
終わる表示有効線期間の残りの50％の間、アクティブと
される。書込みイネーブル制御信号は、それぞれのFIFO
入力データ（主または副）と同期しており、一方、読出
しイネーブル制御信号は主チャンネルビデオと同期して
いる。
第１図（ｄ）に示す表示フォーマットは、２つのほぼ
全フィールドの画面を並置フォーマットで表示できるの
で、特に望ましい。この表示は、特にワイドフォーマッ
ト表示比の表示、例えば、16×９に有効でかつ適してい
る。ほとんどのNTSC信号は４×３フォーマットで表わさ
れており、これは、勿論、12×９に相当する。２つの４
×３フォーマット表示比のNTSC画面を、これらの画面を
33％切り詰めるか、または、33％詰め込む、アスペクト
比歪みを導入して、同じ16×９フォーマット表示比の表
示器上に表示することができる。使用者の好みに応じ
て、画面切り詰めとアスペクト比歪みとの比を０％と33
％の両限界間の任意の点に設定できる。例えば、２つの
並置画面を16.7％詰め込み、16.7％切り詰めて表示する
ことができる。
この装置の動作を、スピードアップと切り詰めの一般
的な比として説明することができる。ビデオ表示手段
は、M:Nの幅対高さの表示フォーマット比を持つと考
え、第１のビデオ信号源はA:Bの表示フォーマット比を
持ち、第２ビデオ信号源をC:Dの表示フォーマット比を
持つと考えることができる。第１のビデオ信号は、約１
〜（M/N÷A/B）の第１の範囲内にある係数で選択的にス
ピードアップされ、約０〜〔（M/N÷A/B）−１〕の第２
の範囲内の係数で水平方向に選択的に切り詰めることが
できる。第２のビデオ信号は約１〜（M/N÷C/D）の第３
の範囲内の係数で選択的にスピードアップされ、約０〜
〔（M/N÷C/D）−１〕の第４の範囲内の係数で選択的に
水平方向に切り詰めることができる。
16×９フォーマットの表示比の表示に要する水平表示
時間は４×３フォーマットの表示比の表示の場合と同じ
である。なぜなら、両方共、正規の線の長さが62.5μ秒
だからである。従って、NTSCビデオ信号は、歪みを生じ
させることなく正しいアスペクト比を保持するために
は、4/3倍にスピードアップされねばならない。この4/3
という係数は、２つの表示フォーマットの比、 4/3＝（16/9）／（4/3） として計算される。ビデオ信号をスピードアップするた
めに、この発明の態様に従って可変補間器が用いられ
る。過去においては、入力と出力において異なるクロッ
ク周波数を持つFIFOが、同様の機能の遂行のために用い
られていた。比較のために、２つのNTSC×３フォーマッ
ト表示比信号が１つの４×３フォーマット表示比の表示
器上に表示するとすれば、各画面は50％だけ、歪ませる
か、切り詰めるか、あるいはその両方を組合わせなけれ
ばならない。ワイドスクリーン関係で必要とされるスピ
ードアップに相当するスピードアップは不要である。
データ減縮、即ち、圧縮、及びデータ回復、即ち、伸
張は、この発明の種々の構成に従って、色々な方法で行
うことができる。１つの方法によれば、副信号を解像度
処理回路370で「ディザ」処理し、解像度処理回路357に
おいて「デ（逆）ディザ（dedither）」処理する。解像
度処理回路370は、データ減縮回路と考えることもで
き、解像度処理回路357は、データ回復回路と考えるこ
ともできる。ディザリング（ディザ処理）は、ｎビット
の信号にｍビットのディザリングされたシーケンスが付
加され、その後で、ｍ個の最下位ビットが切捨てられ
る。第15図と第16図に、１ビットディザリング回路とそ
れに対応する１ビット逆ディザリング回路が示されてい
る。また、２ビットディザリング回路と対応する２ビッ
ト逆ディザリング回路が、それぞれ第17図と第18図に示
されている。
第15図と第16図を参照すると、加算回路372がｎビッ
トの信号を１ビットのディザシーケンスと組合わせる。
有用な１ビットディザシーケンスは、01010101等であ
る。このディザシーケンスを１ビット信号に加算した
後、最下位ビットが回路374で切捨てられる。次いで、
ｎ−１ビットのディザ処理された信号が画面内画面モジ
ュール320、ラッチ352A、352B、及びFIFO354で処理され
る。画面内画面デコーディング回路306Bの出力が１ビッ
トディザ処理済信号である。データ回復回路357におい
ては、ｎ−１ビットのディザ処理された信号が加算回路
802とANDゲート804の一方の入力に供給される。ANDゲー
ト804の他方の入力の信号は、ディザ処理された信号の
最下位ビットをマスクする。ANDゲート804の出力は、排
他的ORゲート808の一方の入力に直接供給され、また、
回路806によって１クロック分、即ち、１ピクセル分の
遅延を与えられた後に、他方の入力として排他的ORゲー
ト808に供給される。排他的ORゲート808の出力は、AND
ゲート810への一方の入力となると同時に、デディザ処
理された信号の新しい最下位ビットとして、Ｙ補間器30
6cに入力される。ANDゲート810の他方の入力は、加算点
372に供給されたディザリング信号と同じディザシーケ
ンスと同じ位相とを持った信号である。ANDゲート810の
出力は加算回路802への減算入力となる。加算回路802の
出力は、排他的ORゲート808の出力から供給される付加
ビットと組合わされ、Ｙ補間器359への入力となるｎビ
ットのデディザ処理された信号が生成される。
第17図を参照すると、２ビッドディザリング回路37
0′は、ｎビット信号と２ビットのディザシーケンスと
を組合わせる加算回路376を含んでいる。この発明の構
成によると、このディザ信号は、数０、１、２、３がシ
ーケンス中で任意の順序に配列された繰返しシーケンス
と定義できる。この定義は、表１にリストした次のシー
ケンスを含む。
表 １ 0123 1023 2013 3012 0132 1032 2031 3021 0213 1230 2103 3120 0231 1203 2130 3102 0312 1302 2301 3201 0321 1320 2310 3210 特に、有利な２ビットディザシーケンスは、02130213
‥‥で、これは第17図に示されている。加算回路376の
出力であるｎビット信号は、その２つの最下位ビットが
回路378によって切捨てられる。ｎ−２ビットディザ処
理済信号は、画面内画面プロセッサ320、ラッチ352A、3
52B、FIFO354、及び、画面内画面デコーディング回路30
6Bによって処理される。
４分の１周波数成分の２分の１周波数成分の振幅の２
分の１であるにもかかわらず、通常は、４分の１周波数
成分の方が２分の１周波数成分よりも、不快であると思
われる。従って、逆ディザリング構想としては、この４
分の１周波数成分のみを抑圧するように選定することが
できる。逆ディザリング回路の第１の信号路は、遅延及
び振幅の整合用のものである。第２の信号路は、反転帯
域通過フィルタとリミタとの組合わせを含んでいる。反
転帯域通過フィルタは、遅延及び振幅の整合が施された
元の信号に付加された時に通過帯域の中心の周波数を相
殺する。リミタは、ディザサイズの振幅のみが相殺され
るようにする。この逆ディザリング構成は、ディザ処理
済信号のサンプル周波数の２分の１の成分には何らの影
響も及ぼさない。この２分の１周波数信号は、振幅は充
分に低く、周波数が充分高いので、可視性が充分低く、
問題を生じさせることはない。
そのような逆ディザリング回路306D′を第18図に示
す。画面内画面デコーディング回路306Bの出力のｎ−２
ビット信号は、２クロックまたは２ピクセル遅延回路82
2、２クロックまたは２ピクセル遅延回路814、及び加算
回路812に入力として供給される。遅延回路814の出力は
加算回路812の減算入力となり、加算回路812の出力はｎ
−１ビット信号である。この１ビットディザ処理済信号
は制限（リミット）回路816への入力である。この制限
回路の出力値は、この場合、〔−１、０、１〕に制限さ
れる。これは１の絶対値である。制限回路816の出力は
２ビットの信号で、これは２クロックまたは２ピクセル
遅延回路818への入力として、また、加算回路820への減
算入力として供給される。遅延回路818と加算回路820
は、中心周波数を、これはサンプル周波数の1/4であ
る、において、２つの利得を持つ帯域通過フィルタを形
成する。２ビット信号は２つの補数信号である。加算回
路820の出力は３ビット信号で、加算回路826への減算入
力となる。遅延回路822のｎ−２ビット出力は乗算器824
の入力である。乗算器824の出力はｎビットの信号で、
その２つの最下位ビットが０に等しいものである。この
２つの最下位ビットに対する値（及びいくつかの補正）
が回路826における加算によって与えられる。加算回路8
26の出力はｎビットの半デディザ処理された信号で、こ
れはＹ補間器306cへの入力となる。
ある場合には、ディザシーケンスをスキューすること
により、ディザ処理されたビデオ信号の解像度、即ち、
知覚される画質を改善することができる。１ビットシー
ケンスであれ、２ビットシーケンスであれ、ディザシー
ケンスは、ある与えられた線では連続的に繰返えされる
が、異なる線では位相シフトされる。多くのスキューイ
ング構想が可能である。２つのスキューイングシーケン
スがディザリング処理自体によって生じる表示中のア−
ティファクトを隠すために特に有用である。これらのス
キューイングシーケンスが第19図に示されている。１ピ
クセル・フィールド−フィールド・スキュー及び２ピク
セル・フィールド−フィールド・スキューというのは、
１つのフィールドの線の全てが同じ位相を持ち、次のフ
ィールドの線の全てが第１のフィールドに対して１ピク
セルまたは２ピクセル分スキューされているものであ
る。２ビットディザ処理された信号に対するフィールド
間スキューは静止画面に対して最も有効に働く。生のビ
デオにおいては、動きの中に平坦な領域がある時に、あ
る程度の線構造が見えることがある。信号に逆ディザ処
理が施される場合には、２ビットディザには１ピクセル
スキューが特に有効であるが、信号が逆ディザ処理され
ない場合には、現在のところでは、２ピクセルスキュー
が推奨される。信号を逆ディザすべきか否かは、表示フ
ォーマットによって決まる。
データ減縮のためのディザリングに代わるものとし
て、ペアド（paired）ピクセル圧縮がある。これを第20
図を参照して説明する。１つのフィールドが第20図の上
部に示されている。このフィールドは線１、２、３‥‥
を含んでいる。各線のピクセルが文字で示されている。
「Ｐ」で示したピクセルは保持され、一方「Ｒ」で示し
たピクセルは置換される。保持ピクセルと置換されるピ
クセルは線間で１ピクセルずつスキューされる。即ち、
奇数番号の線では、置換されるピクセルは、２番目、４
番目、６番目‥‥である。偶数番号の線では、置換され
るピクセルは、１番目、３番目、５番目‥‥である。主
たる２つの方法は、各置換ピクセルの代わりに１ビット
コードまたは２ビットコードを用いる方法である。これ
らのコードのためのビットは、保持ピクセルを規定する
ために用いることのできる多数のビットから取る。ピク
セルを規定するために用い得るビットの数はビデオプロ
セッサの記憶容量によって制限される。この場合、CPIP
チップとビデオRAM350が、平均して１ピクセルにつき４
ビットという制限を課す。各置換ピクセルに対し、１ビ
ットコードを代わりに用いた場合、各保持ピクセルには
７ビットを用いることができる。同様に、各置換ビット
を２ビットコードで置き換えた場合は、各保持ピクセル
の記述には６ビットを利用できる。いずれの場合でも、
相続くピクセルからなる各対（１つの保持ピクセルと１
つの置換ピクセル）には、合計８ビットが必要である。
１対当たり計８ビットは、１ピクセル当たり平均４ビッ
トのみである。データ減縮は6:4〜7:4の範囲内となる。
置換シーケンスが３本の連続する線、ｎ−１、ｎ、ｎ＋
１を含むフィールドの一部に示されている。置換される
べきピクセルは、R1、R2、R3、R4及びR5で示されてい
る。保持されるべきピクセルは、Ａ、Ｂ、Ｃ及びＤで示
されている。
１ビットコード構想によれば、ある置換ピクセルの値
がその両側に位置するピクセルの平均値よりも、その上
側のピクセルの値の方に近い時には、その置換ピクセル
の代わりに１が置かれる。第20図の例でいえば、ピクセ
ルR3に対する置換コードは、ピクセルR3の値がピクセル
Ａの値の方よりも、ピクセルＢとＣの平均の値の方に近
い時に０となり、それ以外では、１ビット置換コードは
１となる。データが再構成された時には、ピクセルR3′
の値は、１ビットコードが０の時は、ピクセルＢとＣの
値の平均に等しくなる。１ビットコードが１に等しい時
は、ピクセルR3′の値はピクセルＡの値と同じである。
同じく、２ビットコードによる置換再構成シーケンス
も示されている。ピクセルR3についていえば、２ビット
置換コードは、R3の値がピクセルＡの値に最も近ければ
０と等しい。R3の値が値ＡとＢの平均に最も近ければ、
２ビット置換コードは１に等しい。R3の値が値ＡとＣの
平均に最も近い時は、２ビット置換コードは２に等し
い。R3の値が値ＢとＣの平均に最も近ければ、２ビット
置換コードは３に等しい。再構成シーケンスは置換シー
ケンスに従う。２ビットコードが０であれば、ピクセル
R3′の値はＡの値に等しい。２ビットコードが１に等し
ければ、ピクセルR3′の値はＡとＢの値の平均に等し
い。２ビットコードが２に等しい場合は、ピクセルR3′
の値はピクセルＡとＣの値の平均に等しい。２ビットコ
ードが３に等しい場合は、ピクセルR3′の値はピクセル
ＢとＣの値の平均に等しい。
１ビットコードは、保持ピクセルが１ビット多い解像
度で記述される点で有用である。２ビットコードは置換
ピクセルがより大きな解像度で記述される点で利点があ
る。計算を２本の線のみの値、即ち、例えば、ｎ−１と
ｎ、あるいは、ｎとｎ＋１の値のみに基づいて行うこと
は、必要な線記憶容量を小さくする点で有利である。一
方、計算に値Ｄを含めるようにすれば、付加された線の
分のビデオ記憶容量が必要となるが、もっと正確な置換
シーケンスが生成できる。ペアド・ピクセル圧縮は、良
好な水平及び垂直解像度を得るためには特に有効であ
り、ある場合には、ディザリング及びデディザリング法
よりも良い。一方、斜め方向の遷移の解像度は、一般に
は、ディザリング及びデディザリング法ほど良くはな
い。
この発明の構成によれば、例えば、ペアド・ピクセル
圧縮法やディザリング及びデディザリング法を含む多数
のデータ減縮、データ回復構想が得られる。さらに、異
なるビット数を用いた異なるディザリングシーケンス
や、異なるビット数を用いた異なるペアド・ピクセル圧
縮も可能である。特定のデータ減縮及び回復構成は、各
特定のビデオ表示フォーマットについて表示ビデオの解
像度が最大となるように、WSP μＰによって選択する
ことができる。
フロントページの続き 合議体 審判長 原 光明 審判官 橋本 恵一 審判官 小松 正

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】ビデオ信号をディザ処理およびデディザ処
    理する信号処理システムにおいて、 ディザ信号を前記デジタルサンプルのｎビットのビデオ
    信号に加算する手段であって、前記ディザ信号が予め定
    められた数の繰り返しシーケンスを有する手段と、 ディザ処理されたビデオ信号の最下位ビットを切捨て処
    理する手段であって、当該切捨て処理され、ディザ処理
    されたビデオ信号が望ましくないサブハーモニックな周
    波数成分を有している手段と、 切捨て処理され、ディザ処理されたビデオ信号をデディ
    ザ処理するための第１および第２の並列の信号路であっ
    て、前記第１の信号路は反転帯域フィルタおよび振幅を
    制限する手段とを含み、前記第２の信号路は遅延手段
    と、振幅マッチング手段とを含み、出力が振幅および位
    相においてマッチングする前記第１および第２の並列の
    信号路と、 前記第１および第２の並列の信号路の出力を互いに加算
    して前記ｎビットのビデオ信号を再構成する手段であっ
    て、当該再構成されたビデオ信号は前記望ましくないサ
    ブハーモニックな周波数成分から実質的にフリーである
    手段と を具えたことを特徴とする信号処理システム。
  2. 【請求項２】請求項１に記載の信号処理システムにおい
    て、前記反転帯域フィルタは前記望ましくない周波数成
    分を通過させてチューニングすることを特徴とする信号
    処理システム。
  3. 【請求項３】請求項１に記載の信号処理システムにおい
    て、前記ディザ信号の予め定められた数の繰り返しシー
    ケンスは前記予め定められた数の２ビットの繰り返しシ
    ーケンスを有することを特徴とする信号処理システム。
  4. 【請求項４】請求項１に記載の信号処理システムにおい
    て、前記ディザ信号の予め定められた数の繰り返しシー
    ケンスは、０、１、２、３の順の数の２ビットの繰り返
    しシーケンスであることを特徴とする信号処理システ
    ム。
  5. 【請求項５】請求項１に記載の信号処理システムにおい
    て、前記切捨て処理する手段は、前記ｎビットの最下位
    ２ビットを切捨て処理することを特徴とする信号処理シ
    ステム。
  6. 【請求項６】請求項１に記載の信号処理システムにおい
    て、さらに前記切捨て処理され、ディザ処理されたビデ
    オ信号を処理するための画面内画面プロセッサを有し、
    前記画面内画面プロセッサは前記ｎビットのビデオ信号
    より狭い帯域幅を有し、前記画面内画面プロセッサは前
    記第１および第２の並列の信号路に供給する出力信号を
    発生することを特徴とする信号処理システム。
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