KR100195364B1 - 비월 주사 무결성을 유지하는 필드 형태 일치 시스템 - Google Patents

비월 주사 무결성을 유지하는 필드 형태 일치 시스템 Download PDF

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에르소즈.나다니엘하루크
바쓰 알란 캔필드
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크리트먼 어윈 엠
톰슨 콘슈머 일렉트로닉스 인코포레이티드
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Abstract

제 1 및 제 2 비디오 신호용의 제 1 및 제 2필드 타입 검출기는 비디오 신호가 제 1필드 타입을 갖는지 제 2필드 타입을 갖는지의 여부를 나타내는 출력을 갖는다. 제 1비디오 신호는 동기 필드 메모리 및 비동기 다중 라인 메모리에 의해 합성된 디스플레이용 제 2비디오 신호로 동기된다. 제 2비디오 신호의 필드 타입은 합성된 디스플레이의 비월 주사 무결성을 유지시키기 위해 제 1비디오 신호의 필드 타입을 정합시킬 필요가 있을 경우 변화된다. 동기를 제어하는 필드 타입 변화 회로는 한 수평 라인 주기에 의해 제 1필드 타입의 현재 필드의 기록을 지연시키는 제 1동작 방식, 한 수평 라인 주기에 의해 제 2필드 타입의 현재 필드의 기록을 진행시키는 제 2동작 방식 및 현재 필드 타입을 유지시키는 제 3동작 방식을 포함한다. 제 2신호의 필드 타입을 제 1신호의 필드 타입과 비교함으로써 복수의 비교 출력중 하나를 나타내는 출력신호를 발생하고, 제 1비디오 신호는 제 1필드 타입을 갖고 제 2비디오 신호는 제2 필드 타입을 가지며, 제 1비디오 신호는 제 2필드 타입을 갖고 제 2비디오 신호는 제 1필드 타입을 갖는다. 복수의 선택 가능한 비월 주사 보정 신호가 발생되고, 각각은 복수의 비교 출력중 하나에 적절하다.

Description

비월 주사 무결성을 유지하는 필드 형태 일치 시스템
제1a~1i도는 와이드 스크린 텔레비전의 상이한 디스플레이 포맷을 설명하는 도면.
제2도는 본 발명에 따라 2fH수평 주사로 동작하도록 적합화된 와이드 스크린 텔레비전의 블록도.
제3도는 제2도에 도시된 와이드 스크린 프로세서의 블록도.
제4도는 제3도에 도시된 와이드 스크린 프로세서를 보다 상세히 도시한 블록도.
제5도는 제4도에 도시된 PIP 프로세서의 블록도.
제6도는 메인, 보조 및 출력 신호 경로를 설명하는, 제4도에 도시된 게이트어레이의 블록도.
제7도 및 제8도는 완전히 절단된 신호를 사용하여 제1d도에 도시된 디스플레이 포맷의 발생을 설명하는 데 유용한 타이밍도.
제9도는 1fH 대 2fH 변환으로 내부 2fH 신호를 발생시키기 위한 회로의 블록도.
제10도는 제2도에 도시한 편향 회로의 결합 블록도 및 회로도.
제11도는 제2도에 도시한 RGB 인터페이스의 블록도.
제12도는 보조 신호 경로 및 메인 신호 경로의 일부를 상세히 도시한 블록도.
제13도는 판독/기록 포인터 충돌의 방지를 설명하는 데 유용한 5개 라인의 FIFO 라인 메모리의 도면.
제14도는 게이트 어레이의 보조 동기화 회로를 구현하기 위한 단순화한 회로의 블록도.
제15도는 비디오 프레임의 수평 라인에 대응하는 상부/하부 필드 지시기를 예시하는 타이밍도.
제16도 내지 제18도는 상대적인 선행성을 나타내는 비디오 신호를 동시에 디스플레이 하기 위해 비월 주사 무결성을 유지시키는 방법을 설명하는 데 유용한 도면.
제19a~19b도는 제20도에 도시한 회로 동작을 설명하는 데 유용한 파형.
제20도는 제16~18도와 관련하여 설명되는 비월 주사 무결성을 유지시키기 위한 회로의 블록도.
* 도면의 주요부분에 대한 부호의 설명
702 : 제1 필드 형태 회로 704,706,708 : 지연 회로
710 : 제2 필드 형태 회로 712 : UL_AX 시험 발생기
714 : UL_SEL 비교기 716 : RST_AX_GEN 발생기
718 : RST_AX_SEL 선택 회로 720,722 : 지연 회로
본 발명은 비동기식 비디오 신호의 다중 화상 디스플레이를 갖는 텔레비전 분야에 관한 것으로서, 특히 와이드 디스플레이 포맷비 스크린을 갖는 텔레비전에 관한 것이다.
오늘날 대부분의 텔레비전은 수평 폭 대 수직 높이가 4:3인 디스플레이 포맷비를 갖는다. 와이드 디스플레이 포맷비는 예컨대 16:9인 영화의 디스플레이 포맷비와 거의 일치한다. 본 발명은 직시(direct view) 텔레비전과 투사(projection) 텔레비전에 모두에 적용된다.
흔히 4×3으로 표현되는 4:3 디스플레이 포맷비를 갖는 텔레비전은 단일 및 다중 비디오 신호원을 디스플레이할 수 있는 방식에 제한이 있다.
실험 장비를 제외한 상용 방송 회사의 텔레비전 신호 전송은 4×3 디스플레이 포맷비로 방송된다. 많은 시청자들은 영화와 관련된 와이드 디스플레이 포맷이 4×3 디스플레이 포맷 보다 훨씬 큰 만족감을 가져다준다는 것을 알고 있다. 와이드 디스플레이 포맷비를 갖는 텔레비전은 보다 만족할만한 디스플레이를 제공할 뿐만아니라 와이드 디스플레이 포맷에 대응하는 와이드 디스플레이 포맷 신호원을 디스플레이할 수 있다. 영화가 절단(cropping)되거나 찌그러진 형상이 없는 실감나는 영화를 볼수 있다. 또한, 비디오원은 필름으로부터 비디오 등의 텔레비전 방영장치(telecine)로 전환하거나 텔레비전 내의 프로세서에 의해 전환될 때 조차도 절단될 필요가 없다.
또한, 와이드 디스플레이 포맷비를 갖는 텔레비전은 종래의 디스플레이 포맷 신호와 와이드 디스플레이 포맷 신호 모두 뿐만 아니라 다중 화상 디스플레이상에서 와이드 포맷비와 종래의 포맷비를 합성할 수 있는 등의 여러가지 광범위한 디스플레이 용으로 적합하다. 그러나, 와이드 디스플레이 포맷비 스크린을 사용하면 아래와 같은 문제점들이 파생된다. 즉, 다중 신호원의 디스플레이 포맷비를 변경시키는 문제, 동시에 디스플레이되는 비동기 신호원으로부터 일관된 타이밍 신호를 전개시키는 문제, 다중 화상 디스플레이를 생성하도록 다중 신호원들간을 스위칭하는 문제 및 압축된 데이터 신호들로부터 고해상도 화상을 제공하는 문제 등이 발생한다. 이러한 문제점들은 본 발명에 따른 와이드 스크린 텔레비전을 사용함으로써 해결될 수 있다. 본 발명의 일실시예에 따른 와이드 스크린 텔레비전은 고해상도를 제공할 수 있으며, 동일하거나 다른 포맷비를 갖는 단일 및 다중 비동기 신호원으로부터 단일 및 다중 화상 디스플레이를 제공할 수 있고, 디스플레이 포맷비를 선택할 수 있는 기능을 제공한다.
보조 화상이 작은 삽입 화상(inset)일 경우, 메인 신호와의 부정확한 동기화로 인한 다양한 인조잡상은 묵인될 수 있다. 그러나, 동일한 크기를 갖는 2개의 나란한 화상처럼 와이드 스크린 텔레비전에 적합한 일부 포맷의 경우, 그러한 부정확성 및 인조잡상은 묵인될 수 없다. 즉, 대형 크기를 갖는 보조 화상은 인조잡상이 더욱 두드러진다. 일반적으로, 복합 화상 디스플레이용 비디오 디스플레이 및 편향 시스템은 메인 비디오 신호와 동기된다. 보조 비디오 신호는 메인 비디오 신호 및 비디오 디스플레이와 수직으로 동기되어야 한다. 비교적 저렴한 시스템의 경우, 보조 비디오 신호는 필드 메모리에서 필드 주기의 일부분까지 지연된 다음 라인 메모리에서 속도가 증가된다. 방송국 스튜디오에 흔히 사용되는 것과 같은 비교적 고가의 복잡한 시스템의 경우, 4대의 필드 동기화 시스템은 4개의 이중 포트 비동기 필드 메모리를 이용한다. 독립적인 기록 및 판독 클록 포트를 갖는 비동기 메모리는 일반적으로 동기 메모리보다 비경제적이다.
본 명세서에 기술된 본 발명의 장치에 의하면, 4개의 필드 시스템의 성능에 부합하는 동시에 필드 메모리로서 단일 동기식 비디오 RAM과 단일 비동기식 선입선출(FIFO) 다중 라인 메모리 장치만을 이용하여 필드 동기화가 달성될 수 있다. 만일, FIFO가 5개 라인 메모리일 경우, 다음의 인조잡상이 발생한다.
(1)2개의 프레임 라인 시프트 및 1개의 필드 라인 시프트는 2개의 신호가 하나의 비디오 프레임을 통해 프리세스(precess : 선행)할 때마다 발생한다.
(2)보조 채널 비디오는 메인 신호와 보조 신호 사이의 선행 속도(precession rate)가 프레임당 2개 라인보다 더 클때마다 화상의 하부에서 혼합(scramble;스크램블)된다. 이러한 선행 속도는 가전 제품 분야에서는 발생하지 않을 수 있다. 4개의 필드 시스템에 대한 비용 절약은 성능면에서 어떤 상당한 저하를 유발하지 않고서도 대략 4:1이 된다. FIFO의 크기는 판독/기록 포인터 충돌을 방지하는 데 필요한 최소 라인 저장 용량에 관계한다. 판독/기록 포인터 충돌은 새로운 데이터가 FIFO로 기록될 기회를 갖기 이전에 구 데이터가 FIFO로부터 판독될 때 발생한다. 또한, 판독/기록 포인터 충돌은 구 데이터가 FIFO로부터 판독될 기회를 갖기 이전에 새로운 데이터가 메모리에 과기록될 때 발생한다. 본원에 이용되는 FIFO의 크기 예를 들어, 2048×8은 대략 5개 라인과 일치한다.
본 발며의 구성에 따른, 비동기식 비디오 신호에 대한 필드 동기화 시스템은 제1 비디오 신호와 동기화되는 비디오 디스플레이를 포함한다. 제1 비디오 신호는 제1 비디오 신호의 수평 및 수직 동기 성분에 대응하는 제1 라인 속도 성분 및 제1 필드 속도를 갖는다. 동기식 기록 및 판독 포트를 갖는 필드 메모리가 제2 비디오 신호를 위해 제공된다. 제2 비디오 신호는 제2 비디오 신호의 수평 동기 성분에 대응하는 제2 라인 속도 성분을 갖는다. 제2 비디오 신호에 대한 다중 라인 메모리(FIFO)는 비동기식 기록 및 판독 포트와 독립적으로 리세트할 수 있는 기록 및 판독 포인터를 갖는다. 필요한 경우에 서브 샘플되는 제2 비디오 신호는 필드 메모리에 저장되고 제2 라인 속도 성분과 동기하여 필드 메모리에 기록된다. 필요할 경우에 서브 샘플되는 제2 비디오 신호는 제2 라인속도 성분에 동기하여 다중 라인 메모리로 기록된다. 제2 비디오 신호에 대응하는 서브 샘플된 데이터를 완전히 직교적이고 자신의 동기 성분과 동기하여 저장된다. 필요할 경우에 서브 샘플되는 제2 비디오 신호는 제1 라인 속도 성분과 동기하여 다중 라인 메모리로부터 판독된다. 샘플링 및 지연 회로는 기록 및 판독 포인터를 리세트하도록 제어된다. 기록 포인터 리세트 신호는 제1 필드 속도 성분을 제2 라인 속도 성분과 샘플링함으로써 발생된다. 기록 포인터는 제1 비디오 신호 필드의 매 개시후에 제2 비디오 신호의 1개 라인 주기까지 리세트된다. 판독 포인터 리세트 신호는 제1 필드 속도 성분을 제1 라인 속도 성분과 샘플링함으로써 발새오딘다. 판독 포인터는 제1 비디오 신호 필드의 매 개시후에 제1 비디오 신호의 적어도 2개 라인 주기, 보다 구체적으로는, 2개 라인 주기와 3개 라인 주기 사이에서 리세트된다.
비디오 RAM으로부터의 데이터 블록은 비디오 데이터를 샘플링하는 데 사용된 크록과 동일한 클록으로 2048×8 FIFO로 기록된다. 상기 클록이란 예를 들어, 메인 신호라기 보다는 보조 신호에 로크되는 640fH클록을 말한다. FIFO는 디스플레이 클록 주파수 예를 들어, 메인 비디오 채널의 수평 동기 성분에 로크되는 1024fH를 사용하여 판독된다. 독립적인 판독 및 기록 포트 클록을 갖는 다중 라인 메모리(FIFO)를 사용하면 제1 속도를 가지고 직교적으로 샘플링된 데이터가 제2 속도를 가지면서 직교적으로 디스플레이될 수 있다. 보조 채널에 대한 비동기식 FIFO를 사용한다고 해서 비디오 동기화에 관련된 모든 문제가 해결되지는 않는다. 보조 채널 FIFO로부터 데이터의 판독 및 기록이 비동기식으로 행해지기 때문에, 신호간의 비월 주사 무결성(interlace integrity)이 절충될 수 있는 가능성이 있다. 비월 주사 무결성은 동일 시간에 디스플레이되는 각 신호의 동일 필드 형태를 필요로 한다. 또한, FIFO의 판독/기록 포인터 충돌과 조우할 가능성이 있다. 판독/기록 포인터 충돌은 이전에 이미 판독되었고 새로이 기록된 데이터로 교체된 이전 데이터에 앞서 판독 인에이블 신호가 수신될 때 일어난다.
보조 채널 비디오 비월 주사 무결성을 유지하는 것은 메인 신호에 비동기적으로 관련된 보조 신호 경로에 있어서 FIFO의 판독 및 기록으로부터 기인하는 문제점이 있다. 디스플레이가 메인 채널 비디오에 로크되므로, 디스플레이되는 현재의 필드 형태, 즉 상부 및 하부 필드는 메인 신호에 의해 결정될 것이다. 메인 신호와 동기하기 위한 보조 신호 경로 또는 채널 내의 비디오 RAM 메모리에 저장되는 필드 형태는 메인 채널 필드의 시작시에 판독 출력되고, 디스플레이된 필드 형태와 동일 또는 동일하지 않을 수 있다. 비디오 RAM에 저장된 보조 신호 필드 형태를 메인 채널 디스플레이의 필드 형태와 일치시키도록 변경할 필요가 있다.
일반적으로, NTSC 신호의 디지털화 처리는 263 라인 상부 필드(U, 때때로 홀수번째 필드로 칭함)와 262 라인 하부 필드(L, 때때로 짝수번째 필드로 칭함)내로 NTSC 신호의 262.5 라인 필드를 양자화한다. 이것은 수직 동기가 수평 동기를 나타내는 펄스로 샘플되는 사실에 기인한다. 상부 필드는 1 내지 263의 홀수번째 라인을 포함한다. 하부 필드는 2 내지 262의 짝수번째 라인을 포함한다.
상부 및 하부 필드 형태는 본 발명의 구성에 의해 확인될 수 있다. 3가지 동작 방식에 대응하는 3가지 필드 형태는 A, B 및 C를 나타낸다. 제1 필드 형태 지시기U/L(A)는 각 보조 채널 라인이 정상적으로기록된다면 보조 채널 비디오 RAM에 기억된 필드 형태를 나타낸다. 정상이란 용어는 여기에서 상부 필드가 수신되고 복호되는 경우 홀수번째 라인 1~263이 비디오 RAM에 기록될 때 사용된다. 제2 필드 형태 지시기 U/L(B)는 상부 필드의 제1 라인이 상부 필드의 수신 동안 비디오 RAM 내에 기록되지 않는 경우의 비디오 RAM에 저장되는 필드 형태를 나타낸다. 대신에, 제1 라인은 하부 필드의 최종 라인(262번째)상에 실제로 결합된다. 이것은 라인 2가 제1 디스플레이된 라인이 되고 라인 3이 프레임의 제2 디스플레이된 라인이 되므로 필드 형태를 효과적으로 반전한다. 수신된 상부 필드는 이제 하부 필드가 되고 그 역도 마찬가지다. 제3 필드 형태 지시기 U/L(C)는 상부 필드의 최종 라인이 하부 필드의 수신 동안 비디오 RAM에 부가된 경우 비디오 RAM에 저장되는 필드 형태를 나타낸다. 이것은 라인 263이 제1 디스플레이된 라인이 되고 라인 1이 제2 디스플레이된 라인이 되므로 효과적으로 필드 형태를 반전한다. 방식 B 및 C에서 라인의 가산 및 감산은 이들 라인이 수직리트레이스 또는 과주사 동안 발생되기 때문에 보조채널 화상의 질을 떨어 뜨리지 않는다.
메인 및 보조 채널 신호가 처리되므로, U/L 필드 형태는 보조 채널 U/L(A, B, C)필드 형태 지시기에 대하여 변화할 것이다. 본 발명의 구성에 따르면, 필드 형태는 비월 주사 무결성을 유지하기 위해 필드 형태가 신호 진행 동안 연속적으로 검출됨에 따라 필요한 만큼 변경된다. 본 발명의 구성에 따른 비동기식 비디오 신호용 동기화 시스템은 제1 및 제2 비디오 신호 각각의 제1 및 제2 필드 형태 검출기를 포함하는 데, 각각은 각 비디오 신호가 제1 또는 제2 필드 형태를 갖는지의 여부를 나타내는 출력을 갖는다. 비디오 메모리, 예를 들면 동기식 비디오 RAM 및 비동기식 다중 라인 FIFO는 제2 비디오 신호를 결합한 디스플레이 제1 비디오 신호에 동기화시킨다. 필드 반전 회로는 결합된 디스플레이의 비월 주사 무결성을 유지하기 위해 제1 비디오 신호의 필드 형태를 일치시킬 필요가 있을 경우 제2 비디오 신호의 필드를 변경시킨다.
본 발명의 구성에 따르면, 필드 반전 회로는 메모리 내로의 기록을 제어하고, 한 개의 수평 라인 주기만큼 제1 필드 형태의 현재의 필드의 기록을 지연시키는 제1 동작 방식, 한 개의 수평라인 주기만큼 제2 필드 형태의 현재의 필드의 기록을 진행시키는 제2 동작 방식 및 현재의 필드 형태를 유지시키는 제3 동작 방식을 갖는다. 비교기는 제2 신호의 필드 형태를 제1 신호의 필드 형태와 비교하고 복수개의 비교 출력 중 하나를 나타내는 출력 신호를 발생시키며, 제1 및 제2 비디오 신호는 동일 필드 형태의 현재의 필드를 갖고, 제1 비디오 신호는 제1 필드 형태의 현재의 필드를 가지면 제2 비디오 신호는 제2 필드 형태의 현재의 필드를 갖거나 또는 제1 비디오 신호는 제2 필드 형태의 현재의 필드를 가지면 제2 비디오 신호는 제 1 필드 형태의 현재의 필드를 갖는다. 신호 발생기는 복수개의 선택 가능한 비월 주사 보정 신호를 발생하고, 이 신호는 복수개의 비교 출력 중 하나에 적절히 이용된다.
제1도는 다양한 본 발명의 구성에 따라 구현될 수 있는 단일 및 다중 화상 디스플레이 포맷을 조합한 것의 일부만을 도시하고 있다. 도면에 도시된 것은 본 발명의 구성에 따른 와이드 스크린 텔레비전을 구비하는 특정 회로를 용이하게 설명하기 위한 도면이다. 기재상의 편의를 위해, 비디오원 또는 신호원에 대한폭 대 높이의 비율인 종래의 디스플레이 포맷비를 통상 4×3으로 칭하는 한편, 와이드 스크린 디스플레이 포맷비를 통상 16×9로 칭한다. 하지만, 본 발명의 구성은 이들 정의에 국한되지 않는다.
제1a도는 종래의 4×3 디스플레이 포맷비를 갖는 직시 또는 투사 텔레비전을 도시한 도면이다. 16×9 디스플레이 포맷비 화상이 4×3 디스플레이 포맷비 신호로서 전송될 경우, 스크린의 상단과 하단에 검은 막대 부분이 나타난다. 이를 보통 상하 절단(letterbox) 방식이라고 칭한다. 이 경우, 볼 수 있는 화상은 전체 이용가능한 디스플레이 면적보다 약간 작게 나타난다. 이에 대한 대안으로서, 4×3 디스플레이 포맷의 관측면(viewing surface)의 수직 범위를 가득 채울 수 있도록 16×9 디스플레이 포맷비의 신호원의 전송에 앞서, 4×3 디스플레이 포맷비로 전환시킬 수 있다. 그러나, 이 경우 스크린의 좌측 및 /또는 우측에서 많은 정보가 절단된다. 또 다른 대안으로서, 상하 절단 방식의 화상을 수평이 아닌 수직으로 확장시킬 수 있으나 그 결과, 수직 확장으로 인해 화상이 왜곡된다. 세가지 대안들 중 그 어느 것도 특별한 관심을 끌지 못한다.
제1b도는 16×9 스크린을 도시하고 있다. 16×9 디스플레이 포맷비 비디오원은 절단되거나 왜곡됨이 없이 완전히 디스플레이된다. 그 자체가 4×3 디스플레이 포맷비 신호인 16×9 디스플레이 포맷비 상하 절단 방식의 화상은 충분한 수직 해상도를 갖는 보다 큰 디스플레이를 제공하도록 주사선 배가(line doubling) 또는 주사선 가산(line addtion)에 의해 순행 주사될수 있다. 본 발명에 따른 와이드 스크린 텔레비전은 메인 신호원 또는 보조 신호원이거나 외부 RGB 신호원이 건간에 완전한 16×9 디스플레이 포맷비 신호를 디스플레이할 수 있다.
제1c도는 4×3 디스플레이 포맷비 삽입 화상(inset)이 디스플레이되는 16×9 디스플레이 포맷비 메인 신호를 도시하고 있다. 메인 비디오 신호와 보조 비디오 신호가 16×9 디스플레이 포맷비의 신호원일 경우, 삽입 화상 또한 16×9 디스플레이 포맷비를 가질 수 있다. 삽입 화상은 여러 위치에서 디스플레이될 수 있다.
제1d도는 메인 비디오 신호와 보조 비디오 신호가 동일한 크기의 화상을 가지면서 디스플레이되는 포맷을 도시하고 있다. 각 디스플레이 영역은 8×9의 디스플레이 포맷비를 갖는 데, 물론 포맷비는 16×9 및 4×3 포맷비와는 다르다. 이러한 디스플레이 영역에서 수평 또는 수직 왜곡이 없는 4×3 디스플레이 포맷비 신호원을 디스플레이하기 위해서는, 신호가 좌측 및/또는 우측에서 절단되어야 한다. 수평 화상 압착(squeezing)에 의한 약간의 종횡비 왜곡이 묵인된다면, 화상의 대부분이 약간만 절단된 채로 나타내어질 수 있다. 수평 화상 압착은 화상의 물체를 수직 확장시키는 결과를 초래한다. 본 발명에 따른 와이드 스크린 텔레비전은 종횡비가 왜곡되지 않고 최대한으로 절단되는 방법 또는 종횡비의 왜곡이 최대가 되고 절단되지 않는 방법 및 그의 조합이 가능하다.
보조 비디오 신호 처리 경로에서 데이터 샘플링의 제한 때문에 메인 비디오 신호의 큰 크기의 디스플레이 만큼의 고해상도 화상을 발생할 수가 없다. 이러한 문제점들을 극복하기 위한 여러가지 방법이 개발 중에 있다.
제1e도는 4×3 디스플레이 포맷비 화상이 16×9 디스플레이 포맷비 스크린 중앙에서 디스플레이된 디스플레이 포맷을 도시하고 있다. 이 경우, 어두운 막대 부분이 스크린 좌우측에 나타난다.
제1f도는 하나의 대형 4×3 디스플레이 포맷비 화상과 3개의 소형 4×3 디스플레이 포맷비 화상이 동시에 디스플레이된 디스플레이 포맷을 도시하고 있다. 대형 화상 바깥쪽 주변에 있는 소형 화상은 화상내 화상이기보다는 화상 외 화상 POP로 칭해진다. PIP라는 용어는 본 명세서에서 2개의 디스플레이 포맷에 대하여 사용되고 있다. 와이드 스크린 텔레비전에 2개의 튜너가 제공될 경우, 즉 예를 들어 비디오 카세트 레코드에서 2개의 내부 튜너 또는 1개의 내부 튜너와 하나의 외부 튜너가 제공될 경우, 2개의 디스플레이된 화상은 신호원에 따라 움직임을 실시간으로 디스플레이할 수 있다. 나머지 화상은 정지(freeze) 프레임 포맷으로 디스플레이될 수 있다. 튜너 및 보조 신호 처리 경로를 추가하면 3개 이상의 동화상을 제공할 수 있다. 한쪽의 대형 화상과 다른 쪽의 3개의 소형 화상은 제1g도에 도시한 바와 같은 위치로 전환될수 있다.
제1h도는 또 다른 디스플레이 포맷을 도시하고 있는 데, 이 경우 4×3 디스플레이 포맷비 화상은 중심부에 있고 6개의 소형 4×3 디스플레이 포맷비 화상은 양측에 수직열로 디스플레이되어 있다. 도시한 바와 같이, 2개의 튜너가 제공된 와이드 스크린 텔레비전은 2개의 동화상을 제공할 수 있다. 나머지 11개의 화상은 정지 프레임 포맷으로 있게 된다.
제1i도는 격자 모양의 12개의 4×3 디스플레이 포맷비 화상을 갖는 디스플레이 포맷을 도시하고 있다. 이러한 디스플레이 포맷은 특히 채널을 선택하기 위한 안내용으로 적합하다. 여기서, 각 화상은 상이한 채널로부터의 적어도 하나의 정지 프레임이다. 상술한 바와 같이, 동화상의 수는 이용 가능한 튜너 및 신호 처리 경로의 수에 따른다.
제1도에 도시한 여러 종류의 포맷은 남아 있는 도면과 이하에 상세히 설명된 와이드 스크린 텔레비전에 의해 구현될수 있다.
제2도에는 2fH수평 주사로 동작하도록 되어 있는 본 발명의 장치에 따른 와이드 스크린 텔레비전(10)에 대한 전체적인 블록도가 도시되어 있다. 텔레비전(10)은 일반적으로 비디오 신호 입력부(20), 새시(chassis) 또는 TV 마이크로프로세서(216), 와이드 스크린 프로세서(30), 1fH대 2fH변환기(40), 편향 회로(50), RGB 인터페이스(60), YUV 대 RGB 변환기(240), 키네스코프 구동기(242), 직시관 또는 투사관(244) 및 전원(70)으로 구성된다. 설명의 편의상 여러 회로의 그룹을 상이한 기능을 갖는 블록으로 나누어 놓았는데, 이는 그러한 회로들의 상호간의 물리적인 위치를 제한하고자 하는 것이 아님에 유의하여야 한다.
비디오 신호 입력부(20)는 상이한 비디오원으로부터 복수개의 복합 비디오 신호를 수신하도록 되어 있다. 비디오 신호는 메인 비디오 신호 및 보조 비디오신호로서 디스플레이되도록 선택적으로 전환될수 있다. RF 스위치(204)는 2개의 안테나 입력 ANT1과 ANT2를 갖는다. 이들은 옥외 안테나 수신 및 케이블 수신용 입력이다. RF 스위치(204)는 제1 튜너(206)와 제2 튜너(208)에 공급되는 안테나 입력을 제어한다. 제1 튜너(206)의 출력은 선국, 수평 편향, 수직 편향 및 비디오 제어와 관련된 수많은 기능을 수행하는 원-칩(202)에 입력된다. 도시한 특정 원-칩은 TA7777형이다. 제1 튜너(206)로부터의 신호에 기인하여 원-칩에 형성되는 기저대 비디오 신호 VIDEO OUT는 비디오 스위치(200)와 와이드 스크린 프로세서(30)의 입력단 TV1으로 입력된다. 비디오 스위치(200)로의 다른 기저대 비디오 입력은 AUX1과 AUX2로 표시되어 있다. 이들은 비디오 카메라, 레이저 디스크 플레이어, 비디오 테이프 플레이어, 비디오 게임 등에 사용될수 있다. 새시 또는 TV 마이크로프로세서(216)에 의해 제어되는 비디오 스위치(200)의 출력은 SWITCHED VIDEO로 표시되어 있다. SWITCHED VIDEO는 와이드 스크린 프로세서(30)에 입력된다.
와이드 스크린 프로세서(30)를 상세히 도시하고 있는 제3도를 참조하면, 와이드 스크린 프로세서의 스위치 SW1는 TV1 신호와 SWITCHED VIDEO 신호중의 하나를 선택하여 SEL COMP OUT 비디오 신호로서 Y/C 복호부(210)에 입력한다. Y/C 복호부(210)는 적응형 주사선 빗살 필터(adaptive line comb filter)로서 구현될수 있다. 2개의 추가 비디오원 S1과 S2도 또한 Y/C 복호부(210)에 입력된다. 각각의 비디오원 S1과 S2는 상이한 S-VHS 신호원을 나타내며, 이들 각각은 별도의 휘도 신호 및 색도 신호로 구성된다. 적응형 주사선 빗살 필터에서와 같이, Y/C 복호부의 일부로서 통합될수 있거나 별도의 스위치로서 구현될수 있는 스위치는 TV 마이크로프로세서(216)에 응답하여 각각 Y_M 및 C_IN으로 표시된 출력으로서의 한쌍의 휘도 및 색도 신호를 선택한다. 선택한 휘도 및 색도 신호쌍은 그 후 메인 신호로 간주되어 메인 신호 경로를 따라 처리된다. _M 또는 _MN을 포함하는 신호 표시는 메인 신호 경로에 관한 것이다. 색도 신호 C_IN는 와이드 스크린 프로세서에서 원-칩으로 되돌아가 색차 신호 U_M 및 V_M을 형성한다. 여기에서, U는 (R-Y)와 등가 표시이며 V는 (B-Y)와 등가 표시이다. Y_M, U_M 및 V_M 신호는 신호 처리용 와이드 스크린 프로세서에서 디지털 형태로 전환된다.
와이드 스크린 프로세서(30)의 일부로서 기능적으로 정의되어 있는 제2 튜너(208)는 기저대 비디오 신호 TV2를 형성한다. 스위치 SW2는 Y/C 복호부(220)에 대한 입력으로서 TV2 신호와 SWITCHED VIDEO 신호 중 하나를 선택한다. Y/C 복호부(220)는 적응형 주사선 빗살 필터로서 실행될수 있다. 스위치 SW3와 SW4는 Y/C 복호부(220)의 휘도 출력과 색도 출력 중 한 출력과, 각각 Y_EXT 및 C_EXT로 표시된 외부 비디오원의 휘도 신호와 색도 신호 중 한 신호를 선택한다. Y_EXT 신호 및 C_EXT 신호는 S-VHS 입력 S1에 대응한다. Y/C 복호부(220)와 스위치 SW3 및 SW4는 적응형 주사선 빗살 필터에서와 같이 통합될수 있다. 스위치 SW3 및 SW4의 출력은 그 후 보조 신호로 간주되어 보조 신호 경로를 따라 처리된다. 선택된 휘도 출력은 Y_A로 표시된다. _A, _AX 및 _AUX를 포함한 신호 표시는 보조 신호 경로에 관한 것이다. 선택된 색도 신호는 색차 신호 U_A 및 V_A로 전환된다. Y_A, U_A 및 V_A 신호는 추가의 신호처리를 위해 디지털 형태로 변환된다. 비디오 신호원을 메인 신호 경로와 보조 신호 경로로 전환함으로써 상이한 화상 디스플레이 포맷의 상이한 부분을 위한 신호원 선택하는 데 있어 최대의 유연성이 제공된다.
Y_M에 대응하는 복합 동기 신호 COMP SYNC는 와이드 스크린 프로세서에 의해 동기 분리시(212)에 제공된다. 수평 동기 성분 H와 수직 동기 성분 V는 수직 카운트 다운 회로(214)에 입력된다. 수직 카운트 다운 회로는 와이드 스크린 프로세서(30)로 향하는 VERTICAL RESET 신호를 형성한다. 와이드 스크린 프로세서는 RGB 인터페이스(60)로 향하는 내부 수직 리세트 출력 신호 INT VERTRST OUT를 발생시킨다. RGB 인터페이스(60)에서의 스위치는 내부 수직 리세트 출력 신호와 외부 RGB 신호원의 수직 동기 성분 신호 중 한 신호를 선택한다. 이 스위치의 출력에 의해 선택된 수직 동기 성분 SEL_VERT_SYNC은 편향 회로(50)에 입력된다. 보조 비디오 신호의 수평 및 수직 동기 신호는 와이드 스크린 프로세서에 있는 동기 분리기(250)에 의해 형성된다.
1fH대 2fH변환기(40)는 예를 들어, 각 수평 라인을 2번 디스플레이하거나 동리 필드의 인접 수평 라인을 보간하여 추가의 수평 라인 세트를 발생함으로써 비월 주사 방식의 비디오 신호를 순차 주사 즉, 비 비월 주사 방식의 신호로 변환시키는 기능을 한다. 일부의 경우, 인접 필드를 또는 인접 프레임간에 검출된 움직임의 레벨에 따라 이전의 라인이 사용될지 또는 보간된 라인이 사용될지의 여부가 결정된다. 변환기 회로(40)는 비디오 RAM(420)과 결합하여 동작한다. 비디오 RAM은 순차 디스플레이가 가능하도록 프레임의 하나 또는 그 이상의 필드를 저장하는데 사용된다. Y_2fH, U_2fH및 V_fH신호와 같은 변환된 비디오 데이터가 RGB 인터페이스(60)에 공급된다.
제11도에 보다 상세히 도시한 RGB 인터페이스(60)는 비디오 신호 입력부에 의해 디스플레이용 변환 비디오 데이터 또는 외부 RGB 비디오 데이터를 선택할 수 있게 한다. 외부 RGB 신호는 2fH주사에 적합화된 와이드 디스플레이 포맷비 신호로 간주된다. 메인 신호의 수직 동기 성분은 와이드 스크린 프로세서에 의해 INT VERT RST OUT으로서 RGB 인터페이스에 공급되며, 이 신호에 의해 선택된 수직 동기 성분(fvm 또는 fvext)이 편향 회로(50)에 이용될수 있게 한다. 와이드 스크린 텔레비전의 동작은 내부/외부 제어 신호 INT/EXT를 발생시킴으로서 사용자가 외부 RGB 신호를 선택할 수 있게 해 준다. 그러나, 외부 RGB 신호가 존재하지 않는 경우 외부 RGB 신호 입력을 선택하면, 라스터의 수직 붕괴가 일어날 수 있고, 음극선관 또는 투사관에 손상을 초래할 수 있다. 따라서, RGB 인터페이스 회로를 존재하지 않는 외부 RGB 입력 신호의 선택을 취소하기 위해 외부 동기 신호를 검출한다. WSP 마이크로프로세서(340)는 또한 외부 RGB 신호에 대한 컬러 및 색조를 제어한다.
와이드 스크린 프로세서(30)는 보조 비디오 신호의 특정 신호 처리를 위해 PIP 프로세서(320)를 포함한다. 화상 내 화상(Picture-in-picture)이라는 용어는 때때로 축약하여 PIP 또는 Pix-in-pix로 표현된다. 게이트 어레이(300)는 제1b도 내지 제1i도의 예에 나타낸 바와 같이, 메인 비디오 신호 데이터와 보조 비디오 신호 데이터를 각종의 디스플레이 포맷으로 조합한다. PIP 프로세서(320)와 게이트 어레이(300)는 와이드 스크린 마이크로프로세서(WSP μP)(340)에 의해 제어된다. 마이크로프로세서(340)는 직렬 버스를 통해 TV 마이크로프로세서(216)에 응답한다. 직렬 버스는 4개의 신호 라인 즉, 데이터, 클록 신호, 인에이블 신호 및 리세트 신호를 포함한다. 와이드 스크린 프로세서(30)는 또한 3개의 레벨 샌드캐슬(sandcastle) 신호로서의 복합 수직 블랭킹(blanking)/리세트 신호를 발생시킨다. 이와 달리, 수직 블랭킹 신호 및 수직 리세트 신호는 별개의 신호로서 발생될수 있다. 복합 블랭킹 신호는 비디오 신호 입력부에 의해 RGB 인터페이스에 제공된다.
제10도에 보다 상세히 도시한 편향 회로(50)는 와이드 스크린 프로세서로부터의 수직 리세트 신호, RGB 인터페이스(60)로부터 선택된 2fH수평 동기 신호 및 와이드 스크린 프로세서로부터의 추가의 제어 신호를 수신한다. 이들 추가의 제어 신호는 수평 우상 맞춤, 수직 크기 조적 동-서 핀 조절과 관련이 있다. 편향 회로(50)는 2fH귀선 펄스를 와이드 스크린 프로세서(30), 1fH대 2fH변환기(40) 및 YUV 대 RGB 변환기(240)에 제공한다.
전체 와이드 스크린 텔레비전에 대한 동작 전압은 AC 메인 전원에 의해 전원 공급되는 전원 공급 장치(70)에 의해 발생된다.
와이드 스크린 프로세서(30)는 제3도에 보다 상세히 도시되어 있다. 와이드 스크린 프로세서의 주요 구성 요소로는 게이트 어레이(300), PIP 회로(301), 아날로그/디지탈 변환기 및 디지털/아날로그 변환기, 제2 튜너(208), 와이드 스크린 프로세서 마이크로프로세서(340) 및 와이드 스크린 출력 부호부(227)가 있다. 와이드 스크린 프로세서의 추가의 세부 요소가 제4도에 도시되어 있다. PIP 회로(301)의 주요 부분을 형성하는 PIP 프로세서(320)는 제5도에 보다 상세히 도시되어 있다. 게이트 어레이(300)는 제6도에 상세히 도시되어 있다. 제3도에 도시되어 있는 다수의 구성 요소들에 대해서는 이미 설명한 바 있다.
제2 튜너(208)는 IF단(224) 및 오디오단(226)과 관련되어 있다. 제2 튜너(208)는 또한 WSP μP(340)와 관련하여 동작한다. WSP μP(340)는 입출력부 I/O(340A)와 아날로그 출력부(340B)를 포함한다. I/O(340A)는 색조 및 컬러 제조 신호, 외부 RGB 비디오원을 선택하기 위한 INT/EXT 신호 및 제어 신호를 스위치(SW1 내지 SW6)에 제공한다. I/O부는 또한 편향 회로와 음극선관을 보호하기 위하여 RGB 인터페이스로부터의 EXT SYNC DET 신호를 모니터한다. 아날로그 출력부(340B)는 각 인터페이스 회로(254, 256, 258)를 통해 수직 크기, 좌우 조절 및 수평 위상 맞춤을 위한 제어 신호를 제공한다.
게이트 어레이(300)는 예를 들어 제1도에 구분되어 도시되어 있는 각종의 디스플레이 포맷 중 한 포맷의 복합 와이드 스크린 디스플레이를 구현하기 위하여, 메인 및 보조 신호 경로로부터의 비디오 정보를 합성하는 역할을 한다. 게이트 어레이에 대한 클록 정보는 저역 통과 필터(376)와 관련하여 동작하는 위상 동기 루프(374)에 의해 제공된다. 메인 비디오 신호는 Y_M, U_M 및 V_M으로 표시된 신호로서 YUV 포맷과 아날로그 형태로 와이드 스크린 프로세서에 공급된다. 이들 메인 신호는 제4도에 보다 상세히 도시한 아날로그/디지탈 변환기(342, 346)에 의해 아날로그에서 디지털 형태로 변환된다.
일반적으로, 컬러 성분 신호는 표식 U 및 V로 표시되며, U 및 V 신호는 R-Y 신호 또는 B-Y 신호, 또는 I 및 Q 신호로 지정될수 있다. 샘플된 휘도 대역폭은 시스템 클록 주파수가 1024fH이고, 이 1024fH가 대략 16MHz이기 때문에 8MHz로 제한된다. U 신호 및 V 신호가 와이드 I에 대해 500KHz 또는 1.5KHz로 제한되므로, 단일 아날로그/디지탈 변환기와 아날로그 스위치가 컬러 성분 데이터를 샘플링하기 위해 사용된다. 아날로그 스위치 또는 멀티플렉서(344)에 대한 선택 라인 UV_MUX는 시스템 클록을 2로 분주함으로써 유도된 8MHz 신호이다. 1클록 폭의 라인 개시 SOL(start of line)펄스는 이 신호를 각 수평 비디오 라인 개시시에 0으로 동기적으로 리세트시킨다. UV_MUX 라인은 수평 라인 전체에 걸쳐 각 클록 사이클 상태에서 토글(toggle)한다. 라인 길이가 짝수의 클록 사이클이기 때문에, 일단 초기화되면 UV_MUX의 상태는 중단없이 지속적으로 0,1, 0,1,... 상태로 토글할 것이다. 아날로그/디지탈 변환기(342, 346)가 각각 1클록 사이클 만큼 지연되므로, 아날로그/디지탈 변환기(342, 346)로부터의 Y 및 UV 데이터 스트림은 시프트된다. 이러한 데이터 시프트를 조절하기 위해, 메인 신호 처리 경로(304)로부터의 인터폴레이터 제어(349)까지 클록 게이팅 정보도 유사하게 지연되어야 한다. 만일, 클록 게이팅 정보가 지연되지 않는다면, UV 데이터는 삭제될 때 정확하게 쌍을 이루지 못할 것이다. 이것은 UV 데이티의 각싸이 하나의 벡터를 나타내기 때문에 매우 중요한 문제가 된다. 하나의 벡터로부터의 U 엘리멘트는 컬러 시프트를 유발하지 않고서는 다른 벡터로부터의 V 엘리멘트와 쌍을 이룰 수 없다. 그 대신 이전 쌍으로부터의 V 샘플이 현재의 U 샘플과 함께 검출될 것이다. 이러한 UV 멀티플렉싱 방법은 컬러 성분(U, V)샘플의 모든 쌍에 대해 2개의 휘도 샘플이 있기 때문에 2:1:1로서 관련된다. U 및 V에 대한 나이퀴스트 주파수는 휘도 나이퀴스트 주파수의 절반으로 감소되는 것이 효과적이다. 따라서, 휘도 성분에 대한 아날로그/디지탈 변환기 출력의 나이퀴스트 주파수는 8MHz인 반면에, 컬러 성분에 대한 아날로그/디지탈 변환기 출력의 나이퀴스트 주파수는 4MHz이다.
PIP 회로 및/또는 게이트 어레이는 데이터 압축에도 불구하고 보조 데이터의 해상도를 증가시키기 위한 수단을 포함할 수도 있다. 예를 들어, 쌍을 이루고 있는 화소 압축과 디더링 및 디디더링을 포함하는 다수의 데이터 감소 및 데이터 복원 방식이 개발되었다. 더욱이, 상이한 비트수를 포함하는 상이한 디더링 시퀀스와 사이한 비트수를 포함하는 상이한 쌍을 이루고 있는 화소 압축이 고려되고 있다. 각각의 특정 종류의 화상 디스플레이 포샘으로 디스플레이된 비디오의 해상도를 최대로 하기 위해 다수의 특정 데이터 감소 및 복원 방식 중의 한 방식이 WSP μP에 의해 선택될수 있다.
게이트 어레이는 FIFO(356, 368)로서 실행될수 있는 라인 메모리와 관련하여 동작하는 인터폴레이터를 포함한다. 인터폴레이터와 FIFO는 메인 신호를 원하는 만큼 다시 샘플링하는 데 사용된다. 추가의 인터폴레이터는 보조 신호를 다시 샘플링할 수 있다. 게이트 어레이내의 클록 및 동기회로는 메인 및 보조 신호를 조합하여 Y_MX, U_MX 및 V_MX 성분을 갖는 단일의 출력 비디오 신호를 형성하는 데이터 조작을 포함한 메인 및 보조 신호 모두에 대한 데이터 조작을 제어한다. 이들 출력 성분들은 디지털/아날로그 변환기(360, 362, 364)에 의해 아날로그 형태로 전횐된다. Y, U 및 V로 표시된 아날로그 신호는 비 비월 주사 변환을 위해 1fH대 2fH변환기(40)에 공급된다. Y, U 및 V 신호는 또한 부호부(227)에 의해 Y/C 포맷으로 부호화되어 패널 잭(panel jack)에서 이용 가능한 와이드 포맷비 출력 신호 Y_OUT_EXT/C_OUT_EXT를 형성한다. 스위치 SW5는 게이트 어레이로부터의 신호 C_SYNC_MN 또는 PIP 회로로부터의 신호 C_SYNC_AUX중에서 부호부(227)에 대한 동기 신호를 선택한다. 스위치 SE6는 와이드 스크린 패널 출력에 대한 동기 신호로서 Y_M과 C_SYNC_AUX 중 하나를 선택한다.
수평 동기 회로는 제9도에 보다 상세히 도시되어 있다. 위상 비교기(228)는 저역 통과 필터(230), 전압 제어 발진기(232), 분주기(234) 및 커패시터(236)를 포함하는 위상 동기 루프의 일부로서 포함되어 있다. 전압 제어 발진기(232)는 세라믹 공진기(238) 또는 이와 유사한 역할을 하는 것에 응답하여 32fH에서 동작한다. 전압 제어 발진기의 출력은 32로 분주되어 적합한 주파수의 제2 입력 신호를 위상 비교기(228)에 제공한다. 분주기(234)의 출력은 1fHREF 타이밍 신호이다. 원-칩으로부터 32fHREF 및 1fHREF 타이밍 신호는 16으로 분주하는 카운터(400)에 공급된다. 1fHREF 신호에 의해 분주기(400)를 프리세팅함으로써 분주기는 비디오 신호 입력부의 위상 동기 루프와 동기적으로 동작하게 된다. 펄스 폭 회로(402)는 2fH-REF 신호가 위상 비교기(예를 들어, 저역 통과 필터(406)와 2fH전압 제어 발진기(408)를 포함하는 위상 동기 루프의 일부를 형성하는 CA1391형)의 적절한 동작을 위해 적합한 펄스 폭을 갖게 한다. 전압 제어 발진기(408)는 순차적으로 주사되는 디스플레이를 구동시키는 데 필요한 내부 2fH타이밍 신호를 발생시킨다. 위상 비교기(404)에 대한 다른 입력 신호는 2fH귀선 펄스거나 그와 관련된 타이밍 신호이다. 위상 비교기(404)를 포함한 제2 위상 동기 루프는 각각의 2fH주사 기간이 입력 신호의 각 1fH기간 내에서 대칭이 되도록 한다. 그렇지 않으면, 디스플레이는 예컨데, 비디오 라인의 절반이 우측으로 시프트되고 나머지 절반이 좌측으로 시프트되는 라스터 스플릿(split)을 나타낼 수 있다.
편향 회로(50)는 제10도에 보다 상세히 도시되어 있다. 상이한 디스플레이 포맷을 구현하는 데 필요한 요구된 수직 과주사(overscan)의 양에 따라 라스터의 수직 크기를 조절하기 위한 회로(500)가 제공된다. 도시적으로 설명하면, 정전류원(502)은 수직 램프파 커패시터(504)를 충전시키는 일정량의 전류 IRAMP를 제공한다. 트랜지스터(506)는 수직 램프 커패시터와 병렬로 접속되고, 수직 리세트 신호에 응답하여 커패시터를 주기적으로 방전시킨다. 어떤 조절도 없는 경우, 전류 IRAMP는 라스터를 위한 최대로 이용 가능한 수직 크기를 제공한다. 이는 제1a도에 도시한 바와 같이, 확장된 4×3 디스플레이 포맷비 신호원에 의해 와이드 스크린 디스플레이를 채우는 데 필요한 수직 과주사의 정도에 일치한다. 더 적은 수직 라스터의 크기가 요구되는 정도까지, 수직 램프파 커패시터(504)가 저속으로 보다 작은 피크값으로 충전되도록 조절 가능한 전류원(508)은 전류 IRAMP를 가변량의 전류 IADJ로 전환한다. 가변 전류원(508)은 예를 들어, 아날로그 형태의 수직 크기 제어 회로에 의해 발생되는 수직 크기 조절 신호에 응답한다. 수직 크기 조절 회로(500)는 전위차계 또는 백 패널 조절 노브(back panel adjustment knob)에 의해 구현될 수 있는 수동수직 크기 조절회로(510)와는 관련되지 않는다. 어떤 경우도, 수직 편향 코일(512)는 적절한 크기의 구동 전류를 수신한다. 수평 편향은 위상 조절 회로(518), 동서 핀 보정 회로(514), 2fH위상 동기 루프(520) 및 수평 출력 회로(516)에 의해 제공된다.
RGB 인터페이스 회로(60)는 제11도에 보다 상세히 도시되어 있다. 최종적으로 디스플레이되어야할 신호는 1fH대 2fH변환기(40)의 출력과 외부 RGB 입력 중에서 선택될 것이다. 본 명세서에 기술된 와이드 스크린 텔레비전을 대해서는 외부 RGB 입력이 와이드 디스플레이 포맷비를 갖는 순차 주사된 신호원인 것으로 가정된다. 비디오 신호 입력부(20)로부터의 외부 RGB 신호와 복합 블랭킹 신호는 YUV 변환기(610)의 RGB에 입력된다. 외부 RGB 신호를 위한 외부 2fH복합 동기 신호는 외부 동기 신호 분리기(600)로 입력된다. 스위치(608)는 수직 동기 신호를 선택하고, 스위치(604)는 수평 동기 신호를 선택하며, 스위치(606)는 비디오 신호를 선택한다. 각각의 스위치(604, 606, 608)는 WSP μP(340)에 의해 발생된 내부/외부 제어 신호에 응답한다. 내부 비디오원 또는 외부 비디오원은 사용자가 선택한다. 그러나, 비디오원이 접속되어 있지 않거나 턴온되지 않았을 때, 사용자가 부주의하게 외부 RGB 신호원을 선택할 경우 또는 외부 신호원이 결락(drop out)될 경우, 수직 라스터가 붕괴되고, 음극선관에 심각한 손상을 초래할 것이다. 따라서, 외부 동기 검출기(602)는 외부 동기 신호가 있는지를 검사한다. 외부 동기 신호가 없는 경우, 각 스위치(604, 606, 608)로부터의 신호가 존재하지 않으면, 외부 RGB 신호원의 선택을 방지하기 위해 스위치 오버라이드(override) 제어 신호는 각 스위치에 전송된다. RGB 대 YUV 변환기(610)는 또한 WSP μP(340)로부터의 색조 및 컬러 제어 신호를 수신한다.
제4도는 제3도에 도시한 와이드 스크린 프로세서(30)를 보다 상세히 도시한 블록도이다. Y_A, U_A 및 V_A 신호는 해상도 처리 회로(370)를 포함할 수 있는 PIP 프로세서(320)로 입력된다. 본 발명의 특징에 따른 와이드 스크린 텔레비전은 비디오 화상을 확장 및 압축시킬 수 있다. 제1도에 별도 부분으로 예시된 여러 종류의 복합 디스플레이 포맷에 의해 실시된 특정 효과는 해상도 처리 회로(370)로 부터의 해상도 처리된 데이터 신호 Y_RP, U_RP 및 V_RP를 수신할 수 있는 PIP 프로세서(320)에 의해 나타난다. 해상도 처리 과정이 항상 필요한 것은 아니고 선택된 디스플레이 포맷 동안만 필요하다. PIP 프로세서(320)는 제5도에 보다 상세히 도시되어 있다. PIP 프로세서의 주요 구성 요소로는 아날로그/디지탈 변환기(322), 입력부(324), 고속 스위치(FSW) 및 버스부(326), 타이밍 및 제어부(328) 및 디지털/아날로그 변환기(330)가 있다.
PIP 프로세서(320)는 톰슨 콘슈머 일렉트로닉스 인코포레이티드사에서 개발된 기본 CPIP 칩의 개선된 변형물로서 실시될 수 있다. 기본 CPIP 칩에 대해서는 인디아나주 인디아나폴리스에 소재한 톰슨 콘슈머 일렉트로닉스, 인코포레이티드사에서 입수 가능한 The CTC 140 Picture in Picture(CPIP) Technical Training Manual이라는 명칭의 출판물에 더 상세히 설명되어 있다. 다수의 특수한 특징 또는 효과가 가능하며, 이에 대해 후술한다. 기본적인 특정 효과는 제1c도에 도시한 바와 같이, 대형 화상의 일부분에 소형 화상이 중첩 디스플레이되는 데 있다. 대형 화상 및 소형 화상은 동일한 비디오 신호 또는 상이한 비디오 신호로부터 발생될 수 있으며 이들은 상호 교체되거나 혹은 스왑(swap)될 수 있다. 일반적으로, 오디오 신호는 대형 화상에 대응하도록 전환된다. 소형 화상은 스크린상의 어떠한 위치로 이동되거나 다수의 소정 위치로 통하여 단계적으로 이동될 수 있다.
줌 특징은 소형 화상의 크기를 예를 들어, 이미 설정된 수많은 크기들 중에서 임의의 어느 하나의 크기로 증가 및 감소시킨다는 점에 있다. 제1d도에 도시한 디스플레이 포맷에서와 같이 어떤 지점에서는 대형 화상과 소형 화상이 사실상 동일한 크기가 된다.
제1b도, 제1e도 또는 제1f도에 도시한 도면과 같은 단일 화상 방식의 경우, 사용자가 예를 들어 1.0:1 대 5.0:1의 비율로부터 단계적으로 단일 화상의 내용을 확대 및 축소시킬 수 있다. 줌 방식 동안, 사용자가 화상 내용을 검사 또는 패닝(상하로 움직이게 함)할 수 있어 스크린 이미지가 화상의 상이한 영역을 가로질러 이동할 수 있게 될 것이다. 어떤 경우에든 즉, 소형 화상이나 대형 화상 또는 줌 화상은 고정 프레임(정지 화상 포맷)으로 디스플레이될 수 있다. 이러한 기능은 회종 9 프레임의 비디오가 스크린상에서 반복될 수 있는 스트로브 포맷을 가능하게 한다. 프레임 반복 속도는 초당 30 프레임에서 초당 0 프레임까지 변경될 수 있다.
본 발명의 또 다른 장치에 따른 와이드 스크린 텔레비전에 사용되는 PIP 프로세서는 전술된 기본 CPIP 칩의 구조와는 상이하다. 기본 CPIP 칩이 16×9 스크린을 갖는 텔레비전에 비디오 속도 증가 회로가 없이 사용될 경우, 삽입 화상은 더 넓은 16×9 스크린 상의 주사에 의해 발생되는 실질적인 4/3배의 수평 확장으로 인해 종횡비의 왜곡이 나타날 것이다. 화상 내의 객체(object)는 수평으로 연장된다. 외부의 속도 증가 회로가 이용될 경우, 종횡비의 왜곡은 발생하지 않지만 전체 스크린에 화상 전체가 화면화되지 않을 것이다.
종래의 텔레비전에 사용된 바와 같은 기본 CPIP 칩에 근거한 PIP 프로세서는 특정 방식으로 동작하여 어떤 바람직하지 않은 결과를 초래한다. 유입 비디오는 메인 비디오원의 수평 동기 신호에 고정되는 640fH클록으로 샘플링된다. 즉, CPIP 칩과 관련된 비디오 RAM에 저장된 데이터는 입력 보조 비디오원에 대해 직교적으로 샘플링되지 않는다. 이것이 필드 동기화의 기본 CPIP 방법의 근본적인 한계이다. 입력 샘플링 속도의 비직교 성질은 스큐 에러(skew error)를 유발시킨다. 이러한 한계는 CPIP 칩과 함께 사용되는 비디오 RAM이 사용되어 데이터를 기록 및 판독하기 위해 동일 클록을 사용해야만 한다는 점에서 비롯된 것이다. 비디오 RAM으로부터의 데이터가 디스플레이될 경우, 스큐 에러는 화상의 수직에지를 따라 무순위 지터(jitter)로 나타나게 되는 데 이는 보통 아주 바람직하지 않다.
기본 CPIP 칩과는 다르게 본 발명의 장치에 따른 PIP 프로세서(320)는 비디오 데이터를 복수개의 디스플레이 방식들 중 하나의 방식으로 비대칭 압축시키는 데 적합하다. 이러한 동작 방식에서, 화상이 수평 방향으로 4:1, 수직 방향으로 3:1 압축된다. 이러한 비대칭 압축 방식은 비디오 RAM의 저장 동안 종횡비의 왜곡된 화상이 발생한다. 화상의 객체는 수평으로 압착된다. 그러나, 이들 화상이 예를 들어 16×9 디스플레이 포맷비 스크린의 디스플레이를 위해 예를 들어 채널 주사 방식에서와 같이 정상적으로 판독될 경우, 화상은 올바르게 나타난다. 이 때 스크린에는 화상이 전부 채워지게 되며 종횡비의 왜곡은 나타나지 않는다. 본 발명의 이러한 특징에 따른 비대칭 압축 방식에 의해 외부의 속도 증가 회로 없이도 16×9 스크린상에 특정 디스플레이 포맷을 발생시킬 수 있다.
완전한 스크린 PIP 방식에 있어서, 자주 발진기(348)와 관련한 PIP 프로세서는 복호부로부터의 Y/C 입력을 받아들일 것이다. 예컨대, 적응형 주사선 빗살 필터는 신호를 Y, U, V 컬러 성분으로 복호화하고 수평 및 수직 동기 펄스를 발생시킨다. 이들 신호는 줌과 같은 여러가지 스크린 방식에 대한 PIP 프로세서에서 처리된다. 채널 주사 방식 동안, 예컨대, 비디오 신호 입력부로부터 수평 및 수직 동기 신호의 출현은 샘플된 신호(상이한 채널)가 동기 펄스와 관련이 없고 외관상으로는 제시간에 무순위 순간에 스위칭되기 때문에 않은 불연속성을 가질 것이다. 따라서, 샘플 클록( 및 판독/기록 비디오 RAM 클록)은 자주 발진기에 의해 결정된다. 고정 및 줌 방식에 있어서, 샘플 클록은 입력 비디오 수평 동기로 로크될 것이다. 이들 특수한 경우는 디스플레이 클록 주파수와 같다.
제4도를 참조하면, PIP 프로세서로부터의 아날로그 형태인 Y, U, V 및 C_SYNC(복합 동기 신호)는 3.58MHz 발진기(380)와 관련하여 동작하는 부호부(366)에 의해 Y/C 성분으로 다시 부호화될 수 있다. 이 Y/C_PIP+ENC 신호는 Y/C 스위치(도시되지 않음)에 연결될 수 있고, 이로 인해 다시 부호화된 Y/C 성분이 메인 신호의 Y/C 성분 대신 사용될 수 있다. 이로써 PIP 부호화 Y. U. V 및 동기 신호는 섀시의 나머지 부분에서 수평 및 수직 타이밍의 기초가 된다. 이러한 동작 방식은 메인 신호 경로에서의 인터폴레이터 및 FIFO의 동작에 근거하여 PIP에 대한 줌 방식을 실행시키는데 적합하다.
제5도에 있어서, PIP 프로세서(320)는 아날로그/디지탈 변환부(322), 입력부(324), 고속 스위치 FSW 및 버스 제어부(326), 타이밍 및 제어부(328), 및 디지털/아날로그 변환부(330)를 포함한다. 일반적으로, PIP 프로세서(320)는 비디오 신호를 휘도(Y) 및 색차 신호(U, V)로 계수화하고, 상술한 바와 같이, 1Mbit 비디오 RAM(350)의 결과를 서브샘플링 및 저장한다. PIP 프로세서(320)와 관련한 비디오 RAM(350)은 1Mbit의 메모리 용얄을 갖는 데, 이는 8 비트 샘플을 갖는 비디오 데이터의 완전한 필드를 저장하기에 부족한 용량이다. 증가된 메모리 용량은 비경제적일 수 있으며 보다 복잡한 관리 회로를 필요로 할수 있다. 보조 채널의 샘플 보다 작은 비트수는 8 비트 샘플 전체로 처리되는 메인 신호에 비해 양자화 해상도 또는 대역폭에서의 감소를 나타낸다. 이러한 대역폭의 사실상의 감소는 보조 디스플레이 화상이 상대적으로 작을 때는 문제가 되지 않지만 보조 디스플레이된 화상이 클때 예를들어 메인 디스플레이 화상과 같은 크기일 때는 곤란한 문제가 될 수 있다. 해상도 처리 회로(370)는 양자화 해상도 또는 보조 비디오 데이터의 실제 대역폭을 증가시키도록 하나 이상의 기법을 선택적으로 실행할 수 있다. 다수의 데이터 감소 및 데이터 복원기법은 예를 들어 쌍을 이루고 있는 화소 압축 및 디더링 및 디디더링을 포함하여 개발하여 왔다. 디디더링 회로는 다음에 보다 상세히 설명되는 바와 같이 게이트 어레이의 보조 신호 경로에서의 비디오 RAM(350)의 흐름에 따라 배치될 것이다. 또한, 상이한 비트수를 포함하는 상이한 디더링 및 디디더링 시퀸스와, 서로 상이한 비트수를 포함하는 상이하게 짝을 이루는 화소 압축이 고려되어야 한다. 다수의 특정 데이터 감소 및 복원 기법 중의 하나는 각 특정 종류의 화상 디스플레이 포맷에 대한 디스플레이된 비디오의 해상도를 최소화 하도록 WSP μP에 의해 선택될 수 있다.
보조 신호의 휘도 및 색차 신호는 PIP 프로세서의 일부를 형성하는 비디오 RAM(350)에 8:1:1의 6-비트 Y, U, V 유형으로 저장된다. 즉, 각 성분은 6 비트 샘플로 양자화된다. 색차 샘플의 쌍 마다 8개의 휘도 샘플이 있다. PIP 프로세서(320)는 입력 비디오 데이터가 입력 보조 비디오 동기 신호로 로크된 640fH클록 주파수샘플링되는 방식으로 동작된다. 이러한 방식에서는, 비디오 RAM(350)에 저장되는 데이타가 직교로 샘플링된다. 데이터가 PIP 프로세서 비디오 RAM(350)으로부터 판독될 경우, 데이터는 또한 입력보조 비디오 신호로 로크된 동일한 640fH클록을 사용하여 판독되어야 한다. 그러나, 이러한 데이터가 직교적으로 샘플 및 저장되고 직교적으로 판독될 수 있다고 하더라도, 메인 및 보조 신호원의 비동기적 성질로 인하여 비디오 RAM(350)으로부터 직접 직교적으로 디스플레이될 수 없다. 메인 및 보조 비디오원은 동일한 비디오원으로부터 디스플레이되는 신호인 경우에만 동기될 수 있을 것이다.
게이트 어레이의 메인 신호 경로(304), 보조 신호 경로(306) 및 출력 신호 경로(312)는 제6도에 블록도로 도시되어 있다. 게이트 어레이는 또한 클록/동기 회로(320)와 WSP μP 복호부(310)를 포함한다. WSP DATA와 동일하게 취급되는 WSP μP의 데이터 및 어드레스 출력 라인은 PIP 프로세서(320) 및 해상도 처리 회로(370) 뿐만 아니라 각 메인 회로 및 WSP DATA의 경로에 공급된다. 게이트 어레이의 일부로서 특정 회로가 형성되는지의 여부는 본 발명의 장치에 대한 설명을 용이하게 하기 위한 편리성과 관련이 있다.
게이트 어레이는 필요할 경우 상이한 화상 디스플레이 포맷을 구현하도록 메인 비디오 채널의 비디오 데이터를 확장, 압축 및 절단(크로핑) 기능을 한다. 휘도 성분 Y_MN은 휘동 성분의 보간 성질에 의존하는 시간 길이 동안 선입선출(FIFO)라인 메모리에 저장된다. 조합된 색도 성분 U/V_MN은 FIFO(358) 에 저장된다. 보조 신호 휘도 및 색도 성분 Y_PIP, U_PIP, V_PIP은 디멀티플렉서(355)에 의해 형성된다. 휘도 성분은 회로(357)에서 원하는 정도만큼 해상도 처리 과정을 겪은 다음 출력으로서 신호 Y_AUX를 발생하는 인터폴레이터(359)에 의해 필요한 만큼 확장된다.
어떤 경우에는 보조 디스플레이가 제1d도의 예에 도시한 바와 같이 메인 신호 디스플레이 정도의 크기가 될 것이다. PIP 프로세서 및 비디오 RAM(350)과 관련한 메모리 한계는 그러한 큰 디스플레이 영역을 채우기에는 불충분한 수의 데이타 포인터 또는 화소를 제공할 수 있다. 이러한 상황에서, 해상도 처리 회로(357)는 데이터 압축 즉, 감소 동안 손실된 화소를 제자리에 위치시키기 위하여 보조 비디오 신호에 대한 화소를 복원하도록 사용될 수 있다. 그 해상도 처리 과정은 제4도에 도시한 회로(370)에 의해 취해진 해상도 처리 과정과 일치할 수도 있다. 실시예에서와 같이, 회로(370)는 디더링 회로가 가능하고, 회로(357)는 디디더링 회로가 가능하다.
추가로 제12도를 참조하면, 보조 비디오 입력 데이터는 640fH의 속도로 샘플링되어 비디오 RAM(350)에 저장된다. 비디오 RAM(350)으로부터 판독된 보조 데이터를 VRAM_OUT로 표시된다. PIP 회로(301)는 동일한 정수 인자만큼 보조 화상을 비대칭적으로 뿐만아니라 수평 및 수직으로 감소시키는 역할을 한다. 보조 채널 데이터는 4 비트 래치(352A, 352B), 보조 FIFO(354), 타이밍 회로(369) 및 동기화 회로(369)에 의해 메인 채널 디지털 비디오로 버퍼링되고 동기화된다. VRAM_OUT 데이터는 디멀티플렉서(355)에 의해 Y(휘도), U, V(컬러 성분) 및 FSW_DAT(고속 스위치 데이터)로 분류된다. FSW_DAT는 어느 필드 형태가 비디오 RAM으로 기록되었는지를 지시한다. PIP_FSW 신호는 PIP 회로로부터 직접 수신되어 소형 화상 방식 동안, 비디오 RAM으로부터 판독된 필드 중 어느 필드가 디스플레이 되어야하는지를 결정하도록 출력 제어 회로(321)에 인가된다.
보조 채널은 메인 채널이 1024fH의 속도로 샘플링되는 동안 640fH의 속도로 샘플링된다. 보조 채널 FIFO(354)는 보조 채널 샘플 속도에서 메인 채널 클록 속도로 데이터를 변환시킨다. 이 과정에서, 비디오 신호는 8/5(1024/640) 압축된다. 이는 보조 채널 신호를 정확히 디스플레이 하는 데 필요한 4/3 압축보다 더 많은 수치이다. 따라서, 보조 채널은 4×3 소형 화상을 정확히 디스플레이하기 위해 인터폴레이터(359)에 의해 확장되어야 한다. 인터폴레이터(359)는 WSP μP(340)에 응답하는 인터폴레이터 제어 회로(371)에 의해 제어된다. 요구되는 인터폴레이터의 확장량은 5/6이다. 확장 인자 X는 다음 식과 같이 결정된다.
X=(640/1024)*(4/3)=5/6
색도 성분 U_PIP 및 V_PIP은 휘도 성분의 보간 성질에 좌우되는 시간 길이 동안 라인 지연 회로(367)에 의해 지연되며, 이 지연 회로는 출력으로서 U_AUX 및 V_AUX를 발생시킨다. 메인 및 보조 신호의 각 Y,U 및 V 성분은 FIFO(354, 356, 358)의 판독 인에이블 신호를 제어함으로써 출력 신호 경로(312)에서의 각 멀티플렉서(315, 317, 319)에서 합성된다. 멀티플렉서(315, 317, 319)는 출력 멀티플렉서 제어 회로(321)에 응답한다. 출력 멀티플렉서 제어회로(321)는 클럭 신호, 라인 개시 신호, 수평 라인 카운터 신호, 수직 블랭킹 리세트 신호 및 PIP 프로세서와 WSP μP(340)로부터의 고속 스위치의 출력에 응답한다. 멀티플렉싱된 휘도 및 색도 성분 Y_MX, U_MX 및 V_MX는 각 디지털/아날로그 변환기(360, 362, 364)에 각각 공급된다. 디지털/아날로그 변환기 다음에는 제4도에 도시한 바와 같이, 각각 저역 통과 필터(361, 363, 365)가 후속된다. PIP 프로세서, 게이트 어레이 및 데이터 감소 회로의 여러 기능들은 WSP μP(340)에 의해 제어된다. WSP μP(340)는 직렬 버스에 의해 접속되어 있는 TV μP(216)에 응답한다. 직렬 버스는 도시한 바와 같이 데이터, 클록 신호 인에이블 신호 및 리세트 신호에 대한 라인을 갖는 4개의 와이어 버스가 가능하다. WSP μP(340)은 WSP μP 복호부(310)를 통해 게이트 어레이의 여러 회로들과 연결되어 있다.
어떤 경우에, 디스플레이된 화상의 종횡비 왜곡을 방지하기 위해 4×3 NTSC 비디오 신호를 4/3 인자만큼 압축시킨 필요가 있다. 또 다른 경우에 있어서는, 비디오 신호는 보통 수직 줌에 의해 일반적으로 수반되는 수평 줌 동작을 실행하도록 확장될 수 있다. 33%까지의 수평 줌 동작은 4/3 이하가 되도록 압축을 감소시킴으로써 달성될 수 있다. S-VHS에 대한 5.5MHz인 휘도 비디오 대역폭이 1024fH클록에 대해 8MHz인 나이퀴스트 폴드 오버(Nyguist fold over) 주파수의 큰 퍼센트를 차지하고 있기 때문에, 샘플 인터폴레이터는 새로운 화소 위치에 대한 입력 비디오를 다시 계산하는데 사용된다.
제6도에 도시한 바와 같이, 휘도 데이터 Y_MN는 비디오 신호의 압축 또는 확장에 근거한 샘플값을 검사하는 메인 신호 경로(304)에서의 인터폴레이터(337)를 통해 경로 설정된다. 스위치, 즉, 전송로 선택기(323, 331)의 기능은 FIFO(356) 및 인터폴레이터(337)의 상대적 위치에 대해 메인 신호 경로(304)의 토풀로지(topology)를 반전시키는 역할을 한다. 특히, 이들 스위치는 인터폴레이터(337)가 압축용으로 필요한 것으로서 FIFO(356)보다 선행할지 아니면 FIFO(356)가 확장용으로 필요한 것으로서 인터폴레이터(337)보다 선행해야 할것인지를 선택한다. 스위치(323, 331)는 전송로 제어 회로(335)에 응답하며, 전송로 제어 회로(335)는 또한 WSP μP(340)에 응답한다. 소형 화상 방식 동안 보조 비디오 신호가 비디오 RAM(350)에의 저장을 위해 압축되며 실질적으로는 확장만이 필요하다는 사실은 이미 설명하였다. 따라서, 보조 신호 경로에는 메인 경로에서와 같은 스위칭은 필요치 않다.
FIFO를 사용하여 비디오 신호의 압축을 실행하기 위해서는 예컨대, 모든 4번째 샘플이 FIFO로 기록되는 것이 금지될 수 있다. 이런식으로 하여 4/3 압축이 행해진다. 인터폴레이터(337)의 기능은 FIFO로부터의 데이터 판독이 불균일하지 않고 원활히 될 수 있도록 FIFO에 기록되는 휘도 샘플을 다시 계산하는 것이다. 확장은 압축과는 정확히 반대의 방법이 실행될 수 있다. 압축의 경우, 기록 인에이블 신호는 금지 펄스의 형태로 부가된 클록 게이팅 정보를 갖는다. 확장의 경우, 클록 게이팅 정보가 판독 인에이블 신호에 인가된다. 이로인해, 클록 게이팅 정보가 FIFO(356)로부터 판독될 때 데이터는 한동안 멈출 것이다. 이 경우, 이 과정동안 FIFO(356)를 후속하는 인터폴레이터(337)의 기능은 불균일에서 고르게 샘플링된 데이터를 검산하는 것이다. 확장의 경우에, FIFO(356)로부터 판독되고 인터폴레이터(337)로 클록되는 동안 데이터가 한동안 멈추어야 한다. 이는 데이터가 인터폴레이터(337)를 통해 연속적으로 클록되는 압축의 경우와는 다르다. 이러한 압축 및 확장의 경우에 있어서, 클록 케이팅 동작은 동기적으로 손쉽게 실행될 수 있다. 즉, 1024fH시스템 클록의 상승 구간을 기초로 어떠한 사항들이 발생할 수 있다.
보조 신호의 보간은 보조 신호 경로(306)에서 발생한다. PIP 회로(301)는 유입 비디오 데이터를 저장하도록 6비트 Y, U, V 8:1:1 필드 메모리를 갖는 비디오 RAM(350)을 조정한다. 비디오 RAM(350)은 복수개의 메모리 위치에서 2개의 필드 비디오 데이터를 유지한다. 각 메모리 위치는 8비트의 데이터 비트를 보유하고 있다. 각 8 비트 위치에는 하나의 6비트 Y(휘도) 샘플(640fH에서 샘플된) 및 다른 2개의 비트가 있다. 이들 2개의 다른 비트는 고속 스위치 데이터(FSW-DAT), 아니면 U 또는 V 샘플(80fH에서 샘플된)의 일부를 보유한다. FSW_DAT 값은 어느 유형의 필드가 비디오 RAM에 기록되어 있는지를 나타낸다. 비디오 RAM(350)에 2개 필드의 데이터가 저장되어 있고 전체 비디오 RAM(350)이 디스플레이 기간 동안 판독되기 때문에, 디스플레이 주사 동안 2개의 필드 모두가 판독된다. PIP 회로(301)는 고속 스위치 데이터를 사용하여 어느 필드가 메모리로부터 판독되어 디스플레이 될지를 결정할 것이다. PIP 회로는 모션 티어(motion tear) 문제를 극복하도록 기록되어 있는 반대의 필드 형태를 항상 판독한다. 판독되는 필드 형태가 디스플레이되는 필드 형태와 반대 형태일 경우, 비디오 RAM에 저장된 짝수 필드는 이 필드가 메모리로부터 판독될 때 필드의 최상부 라인을 삭제시킴으로써 반전된다. 그 결과, 소형 화상은 모션 티어없이 정확한 비월주사를 유지한다.
클록/동기 회로(341)는 FIFO(354, 356, 358)를 동작시키는 데 필요한 판독, 기록 및 인에이블 신호를 발생시킨다. 메인 및 보조 채널용 FIFO는 후속 디스플레이를 위해 요구되는 각 비디오 라인의 메인 채널 부분과 보조 채널 부분을 위한 저장 공간에 데이터를 기록하도록 인에이블 된다. 메인 채널과 보조 채널 자의 데이터가 기록되지 않고 메인 채널 또는 보조 채널 중의 한 채널로부터의 데이터가 기록되므로, 각각의 신호원으로부터 데이타를 디스플레이의 동일 비디오 라인 또는 복수개의 비디오 라인으로 합성하는 것이 필요하다. 보조 채널의 FIFO(354)는 보조 비디오 신호와 동기하여 기록되고 메인 비디오 신호에 동기하여 메모리로부터 판독된다. 메인 비디오 신호 성분은 메인 비디오 신호와 동기하여 FIFO(356, 358)에 기록되고 메인 비디오에 동기하여 메모리로부터 판독된다. 메인 채널과 보조 채널 사이에서 판독 순서가 전환되는 횟수는 선택된 특수 효과에 따른다.
절단된 채로 좌우 양측에 디스플레이된 화상과 같은 상이한 특징 효과는 라인 메모리 FIFO에 대한 판독 및 기록 인에이블 제어 신호를 조작함으로써 발생된다. 이러한 디스플레이 포맷에 대한 처리 과정은 제7도 및 제8도에 도시되어 있다. 나란히 절단되어 디스플레이된 화상의 경우, 보조 채널의 2048×8 FIFO(354)에 대한 기록 인에이블 제어 신호(WR_EN_AX)는 제7도에 도시한 바와 같이, (1.2)*(4/3)=0.67 또는 대략 41% 또는 보조 채널 활성 라인 기간(속도 증가 이후)의 67% 동안 활성 상태가 된다. 이는 대략 33% 절단(67% 활성 화상) 및 보조 채널 비디오상에서 실행되는 4/3의 압축비와 일치한다. 제8도의 상부에 도시한 메인 비디오 채널에서, 910×8 FIFO(356, 358)에 대한 기록 인에이블 제어 신호(WR_EN_MN_Y)는 메인 채널 활성 라인 기간의 (1/2)*(4/3)=0.67(67%) 동안 활성 상태가 된다. 이는 대략 33%로 절단되고 910×8 FIFO에 의한 메인 채널 비디오에 대해 실행되는 4/3의 압축 속도와 일치하게 된다.
각 FIFO에서는, 비디오 데이터가 버퍼링되어 제시간에 특정 포인트에서 판독된다. 데이터가 각 FIFO로부터 판독될 수 있는 활성영역은 선택된 디스플레이 포맷에 의해 결정된다. 좌우 양측이 절단된 화상이 디스플레이되는 방식의 경우, 메인 채널 비디오는 디스플레이의 중간 지점을 기준하여 좌측으로 디스플레이되고 보조 채널 비디오는 디스플레이의 중간 지점을 기준으로 우측으로 디스플레이 된다. 임의의 비디오 부분의 파형은 도시한 바와 같이, 메인 및 보조 채널과 다르다. 메인 채널 910×8 FIFO의 판독 인에이블 제어 신호(RD_EN_MN)는 활성 비디오의 개시를 시작한 다음 즉시 비디오 백 포치(back porch)가 뒤따르는 디스플레이의 디스플레이 활성 라인 기간 중 50% 동안 활성상태가 된다. 보조 채널 판독 인에이블 제어 신호(RD_EN_AX)는 RD_EN_MN 신호의 하강 에지에서 시작되고 메인 채널 비디오 프런트 포치(front porch)의 개시점에서 종료되는 디스플레이 활성라인 기간의 나머지 50% 동안 활성화 된다. 기록 인에이블 제어 신호는 판독 인에이블 제어 신호가 메인 채널 비디오와 동기될 때 각각의 FIFO 입력 데이터(메인 또는 보조)와 동기한다는 것을 알수 있다.
제1d도에 도시한 디스플레이 포맷은 2개의 거의 전체 필드의 화상을 좌우 양측에 디스플레이하는 포맷으로 디스플레이하고자 할때 특히 바람직하다. 이러한 디스플레이는 예를 들어, 16×9 방식의 와이드 디스플레이 포맷비 디스플레이를 위해 특히 적합하다. 대부분의 NTSC 신호는 4×3 포맷으로 표시되며, 이 포맷비는 당연히 12×9 포맷과도 대응한다. 2개의 4×3 디스플레이 포맷비 NTSC 화상은 화상을 33%까지 절단 및 압착하고 종횡비가 왜곡되게 하여 동일한 16×9 디스플레이 포맷비에도 제공할 수 있다. 사용자의 기호에 따라서, 화상 절단 대 종횡비 왜곡 비는 0% 내지 33% 범위 내로 설정될 수 있다. 예를들어, 2개의 좌우 양측 디스플레이된 화상은 16.7% 만큼 압착 및 절단된 채로 제공된다.
16×9 디스플레이 포맷비에 대한 수평 디스플레이 시간은 2가지 방식 모두 62.5μsec 공칭 라인 길이를 가지므로 4×3 디스플레이 포맷비에서와 동일하다. 따라서, NTSC 비디오 신호는 왜곡되지 않고 정확한 종횡비를 유지하기 위해 4/3인자만큼 속도가 증가되어야 한다. 4/3 인자는 2개의 디스플레이 포맷비로 계산될 수 있다.
본 발명의 특징에 따라 비디오 신호의 속도를 증가시키기 위해 가변 인터폴레이터가 이용되고 있다. 종래에는 비디오 신호의 속도를 증가시키기 의해 입력 및 출력에서 상이한 클록 주파수를 갖는 FIFO를 사용하였다. 2개의 NTSC 4×3 디스플레이 포맷비 신호가 단일 4×3 포맷비 디스플레이에 디스플레이될 경우, 화상은 50%로 왜곡되거나 절단되며,아니면 50%의 왜곡 및 절단이 발생한다. 와이드 스크린 응용에 필요한 것에 필적하는 속도 증가는 불필요하다.
일반적으로, 비디오 디스플레이 및 편향 시스템은 메인 비디오 신호에 동기된다. 메인 비디오 신호는 상기 설명된 바와 같이, 와이드 스크린 디스플레이를 채우도록 그 속도가 증가되어야 한다. 보고 비디오 신호는 제1 비디오 신호와 비디오 디스플레이에 수직으로 동기되어야 한다. 보조 비디오 신호는 필드 메모리에서의 필드 주기 일부만큼 지연된 다음 라인 메모리에서 확장된다. 간략히 말해, 필드 메모리로서 비디오 RAM(350)을 이용하고 신호를 확장시키기 위해 선입 선출(FIFO) 라인 메모리 소자(354)를 이용함으로써 보조 비디오 데이터와 메인 비디오 데이터와의 동기를 달성할 수 있다.
그러나, 판독 및 기록 클록의 비동기 특성은 판독/기록 포인터 충돌을 방지하기 위한 착수 단계를 필요로한다. 판독/기록 포인터 충돌은 새로운 데이터가 FIFO에 기록될 기회를 갖기 이전에 이전 데이타가 FIFO로부터 판독될 때 발생한다. FIFO의 크기는 판독/기록 포인터 충돌을 방지하기 위해 필요하리라고 합리적으로 생각되는 최소 라인의 저장 용량에 관련된다.
판독/기록 포인터 충돌을 피하고 비월 주사 무결성을 유지하기 위한 필드 동기화 시스템이 제12~20도와 관련하여 더욱 상세히 설명된다. PIP 프로세서는 보조 비디오 데이터가 입력 보조 비디오 신호의 수평 동기 성분에 로크된 640fH클록에 샘플링되는 방식으로 동작한다. 이와 같은 동작으로 직교적으로 샘플링된 데이터는 비디오 RAM(350)에 저장된다. 데이터는 동일한 640fH속도로 상기 비디오 RAM으로부터 판독되어져야 한다. 상기 데이터는 대개 메인 및 보조 비디오원의 비동기적 성질로 인한 수정 없이는 상기 비디오 RAM으로부터 직교적으로 디스플레이될 수 없다. 상기 메인 신호와 상기 보조 신호의 동기화를 용이하게 하기 위해서, 독립적인 기록 및 판독 포트 클록을 갖는 라인 메모리가 상기 비디오 RAM(350)의 출력 이후에 보조 신호 경로 내에 배치된다.
특히, 제12도에 도시한 바와 같이, 비디오 RAM(350)의 출력은 2개의 4비트 래치(352A, 352B) 중 제1 입력이 된다. VRAM_OUT 출력은 4비트 데이터 블록 내에 있다. 상기 4비트 래치들은 상기 보조 신호를 다시 8비트 데이터 블록으로 재결합시키는 데 이용된다. 상기 래치들은 데이터 클록 속도를 1280fH에서 640fH로 감소되기도 한다. 상기 8비트 데이터 블록들은 상기 비디오 RAM(350)내의 저장용으로 상기 보조 비디오 데이트를 샘플링하는 데 이용되는 동일한 640fH에 의해 FIFO(354)에 기록된다. FIFO(354)의 크기는 2048×8이다. 상기 8비트 데이터 블록들은 1024fH디스플레이 클록에 의해 FIFO(354)로부터 판독되고, 이는 메인 비디오 신호의 수평 동기 성분에 로크된다. 이와 같은 기본 구성은 독립적인 판독 및 기록 포트 클록을 갖는 다수의 라인 메모리를 사용하고 직교적으로 샘플링되었던 데이터를 직교적으로 디스플레이되게 한다. 상기 8비트 데이터 블록들은 디멀티플렉서(355)에 의해 6비트 휘도 및 색차 샘플들로 분할된다. 그 다음 상기 데이타 샘플들은 소망하는 포맷 디스플레이 속도에 필수적인 것으로서 보간되고 비디오 데이터 출력으로서 기록된다.
보조 채널 FIFO 내에 판독/기록 포인터 충돌을 피하기 위해 첫째로 충분히 큰 용량의 메모리가 선택되어야만 한다. 33% 만큼 절단된 정상 비디오 디스플레이 포맷비를 디스플레이하기 위해서, 2048×8 크기의 보조 FIFO는 비디오 데이터의 5.9라인을 저장할 수 있으며 다음과 같이 계산될 수 있다.
여기서, N은 횟수이고 L은 각 라인의 길이이다. 본 발명의 실시예를 보면 2 라인/필드보다 더 큰 선행 속도가 발생하지 않음을 알 수 있다. 그러므로, 보조 채널에 대한 5개 라인 기준의 FIFO의 설계는 판독/기록 포인터 충돌을 방지하기에 충분하다.
상기 보조 채널 FIFO의 메모리 사용은 제13도에 상세히 도시되어 있다. 제14도에는 라인 지연(Z-1)과 보조 신호 경로 내에 FIFO(354)의 기록 및 판독을 제어용 리세트 펄스를 발생시키기 위해 D-형태 플립/플롭에 의해 형성된 간소화 회로에 대한 블록도가 도시되어 있다. 새로운 메인 신호 필드의 초기에서, 상기 기록 포인터는 FIFO의 개시로 리세트된다. WR_RST_AX로 표시된 상기 리세트 펄스는 H_SYNC_AX에 의해 샘플링된 V_SYNC_MN의 합성이다. 다시 말하면, WR_RST_AX는 메인 신호의 수직 동기화 펄스 후에 발생하는 보조 비디오 신호의 제 1수평 동기화 펄스에서 발생한다. 상기 판독 포인터 다음의 2개의 메인 신호 수평 라인들은 FIFO(354)의 개시로 리세트된다. 상기 리세트 펄스는 RD_RST_AX로 표시된다. 다시 말하면, RD_RST_AX는 메인 신호의 수직 동기화 펄스 후에 발생되는 메인 비디오 신호의 제 3수평 동기화 펄스에서 발생하고, 그 밖에 달리, WS_RST_AX 펄스 후에 발생하는 메인 신호 제 2수평 동기화 펄스에서 발생한다.
메인 및 보조 신호가 비동기식이기 때문에, 상기 판독 포이터가 리세트되는 경우에 기록 포인터가 정확히 위치하는 곳에 대해서 약간의 애매한 점이 있게 된다. 상기 기록 포인터는 최소한 2개 라인까지 상기 기록 포인터에 선행하는 것으로 알려져 있다. 그러나, 보조 채널 수평 동기 신호의 주파수가 메인 채널 수평 동기 신호의 주파수보다 높으면, 상기 기록 포인터는 도시한 향상된 이전의 2개 라인 마커(marker)를 갖게 된다. 이와 같은 방식으로 포인터 충돌은 2 라인/필드 선행속도 보다 덜한 선행 속도를 갖는 모든 신호에 대해 방지된다. 상기 보조 채널 FIFO(354)는 대략적으로 정해진 판독 및 기록 리세트 신호를 통해 5개 라인으로 분할된다. 이와 같은 방식에 있어서, 상기 판독 및 기록 포인터는 최소한 2개 라인의 상호간의 별도로 각 디스플레이된 필드의 개시점에서 초기화된다.
상기 FIFO가 완전히 5개 라인의 길이가 아닌 경우, 상기 시스템은 기록 포인터에서 판독 포인터까지의 메모리 거리의 손실을 가져온다. 이는 상이한 압착 방식에 대한 경우인 데, 예를 들어 16% 압착의 경우를 보면:
이와 같은 경우에 있어서, FIFO는 5개 라인 길이 보다 적다는 것이 입증된다. 16% 압착에 있어서, 실체 FIFO 길이는 4.7 라인이다. 33% 압착의 상기 N 방정식의 (0.8) 인자는 CPIP 칩의 동작 한계를 나타낸다.
상기 FIFO 판독 및 기록 리세트가 활성 비디오의 최소 2개 라인까지 이격되기 때문에, 상기 판독 포인터를 상기 기록 포인터보다 후행하도록 하므로서 언제나 손실이 따르게 된다. 또한, PIP 프로세서가 상기 비디오 RAM(350)의 512개 비디오 샘플보다 더 많은 샘플들을 저장할 수 없기 때문에 상기 비디오 라인의 단지 80%만이 활성화된다. 실제로는, 이는 여전히 양호한 활성 비디오 라인을 제공한다. 이와 같은 경우에 있어서, 선행 속도는 보다 많은 가시 화상 내용에 대해 손해를 보게 된다. 덧붙여서, 상기 보조 비디오에 있어 보다 많은 왜곡이 발생하게 된다. 이는 대부분의 비디오원에 필수적으로 따르는 왜곡보다 더 많은 왜곡을 가져오고, 선행 속도 허용 한도는 최소로 사용되도록 기대할 수 있는 상기 특징 방식상에 손실이 따른다.
상기 FIFO의 비동기적인 판독 및 기록으로부터 유발되는 또 다른 문제점은 상기 보조 채널 비디오의 비월 주사 무결성을 유지하는 문제점이다. 상기 디스플레이가 상기 메인 체널 비디오에 로크되기 때문에, 상부 또는 하부로 디스플레이되는 현재의 필드 형태는 메인 신호에 의해 결정된다. 상기 비디오 RAM(350)내에 저장되고 상기 메인 채널 필드의 시초에서 판독될 준비를 하고 있는 필드 형태는 상기 디스플레이된 필드 형태와 동일할 수도 있고 그렇지 않을 수도 있다. 상기 메인 채널 디스플레이의 필드 형태를 일치시키기 위해 상기 비디오 RAM(350) 내에 저장된 보조 필드 형태를 변경시키는 것이 필요할 수도 있다.
PIP 프로세서(320)와 게이트 어레이(300)는 NTSC 신호의 262.5 라인 필드를 263 라인 상부 필드(때때로 이전 필드라고 칭함)와 262 라인의 하부 필드(때때로 짝수번째 필드라고 칭함)로 양자화 된다. 이는 수직 동기화 성분이 수평 동기화 성분을 나타내는 펄스로 샘플링되기 때문이다. 이는 제15도에 도시되어 있다. 상부/하부 필드 형태 지시기는 상부 필드에 대한 값(1)을 갖고 하부 필드에 대한 값(0)을 갖는다. 상부 필드는 1 내지 263 라인 중 홀수번째 라인을 포함한다. 하부 필드는 2 내지 262 라인 중 짝수번째 라인을 포함한다. 제16도에서, 제 1필드 형태 지시기 U/L MAIN SIGNAL는 메인 비디오 채널의 필드 형태를 나타낸다. 신호 HYSYNC_AX는 보조 채널의 각 라인에 대해 수평 동기화 성분을 나타낸다.
상기 필드 형태 지시기 U/L(A)는 각 보조 채널 라인이 정상적으로 기록 되면 상기 비디오 RAM(350) 내에 저장되는 필드 형태를 나타낸다. 본문에서 정상이라는 용어는 상부 필드가 수용되고 디코딩되기 때문에 1 내지 263 라인 중 홀수번째 라인이 상기 비디오 RAM(350)내에 기록되는 것을 나타내는 데에 사용된다. 상기 필드 형태 지시기 U/L(B)는 상부 필드의 제 1라인이 상부 필드의 수용 동안에 비디오 RAM(350)으로 기록되지 않는 경우에 비디오 RAM(350) 내에 저장된 필드 형태를 나타낸다. 대신에, 상기 제 1라인은 실제로 하부 필드의 최종 라인(262번째)에 부가된다. 이는 라인 2가 프레임 내에 제 1디스플레이된 라인이 되고 라인 3이 제 2디스플레이된 라인이 되기 때문에 상기 필드 형태를 효과적으로 전환시킨다. 현재 수용된 상부 필드는 하부 필드 및 이와 반대로 된다. 상기 필드 형태 지시기 U/L(C)는 상부 필드의 최종 라인이 하부 필드의 수용 중에 비디오 RAM(350)에 부가되는 경우에 상기 비디오 RAM(350) 내에 저장되는 필드 형태를 나타낸다. 이는 라인 263이 제 1디스플레이된 라인이 되고 라인 1이 제 2디스플레이된 라인이 되기 때문에 효과적으로 상기 필드 형태를 전환시킨다.
방식 B 및 C의 라인의 가산 및 감산은 보조 채널 화상을 저하시키지 않는데, 이는 상기 라인들이 수직 리트레이스 또는 과주사 동안에 발생되기 때문이다. 제18도에는 디스플레이된 라인을 나타내고 점선은 하부 필드 라인을 나타낸다.
상기 메인 및 보조 채널 신호들이 진행됨에 따라, 상기 U/L MAIN SIGNAL은 상기 보조 채널 U/L(A, B, C) 필드 형태 지시기에 대해 왼쪽 또는 오른쪽으로 전환된다. 상기 도면에 있어서, 데이터는 방식 A를 사용하여 비디오 RAM(350)에 기록되어야만 하는 데, 이는 결정 에지가 영역(A) 내에 존재하기 때문이다. 방식 A는 PIP 프로세서가 수직 동기화 성분을 수신할 때, PIP 프로세서가 V_SYNC_MN(메인 채널 수직 동기화 성분)으로 개시하여 상기 비디오 RAM(350)으로부터 판독되는 디스플레이에 의해 요구되는 필드 형태와 동일한 필드 형태를 비디오 RAM(350)에 기록하기 때문에 적합하다. 상기 신호들이 진행됨에 따라, 상기 방식은 그들의 상대 위치에 따라 변경된다. 상기 유효한 방식들은 제16도의 상단에 도시되어 있고, 제17도에 표에 도시되어 있다.
방식 B와 C 사이엔 중첩 부분이 있는 데, 이는 대부분이 방식 B가 유효하고 방식 C도 또한 유효하고 그리고 그와 반대의 경우가 있기 때문이다. 이는 262 라인 중 2 라인을 제외한 모든 라인이 그러하다. 방식 B와 C 중 한 방식은 둘다 유효할 때 이용될 수 있다.
제20도에는 본 발명에 따라 비월 주사 무결성을 유지시키기 위한 회로(700)의 블록도가 도시되어 있다. 회로(700)의 출력 신호는 제12도에 도시한 바와 같이 비디오 RAM(350), 보조 신호 경로 내의 FIFO(354) 및 메인 신호 경로 내의 FIFO(356)에 대한 기록 및 판독 리세트 제어 신호이다. 메인 비디오 신호의 필드 형태는 한쌍의 신호, 즉 VSYNC_MN AND HSYNC)MN으로부터 결정된다. 보조 비디오 신호의 필드 형태는 상응하는 한쌍의 신호, 즉 VSYNC_AX AND HSYNC_AX로부터 결정된다. 각각의 한쌍의 신호들은 게이트 어레이내에 세트되는 소정의 위상관계를 갖는다. 상기 관계는 제19a~19c도엥 도시되어 있는데, 이는 두쌍의 신호에 적용된다. 각각의 경우에 있어서, HSYNC는 구형파인 데, 상기 신호의 상승 에지는 각 신호의 수평 라인의 시점에 상응한다. 각기 한쌍의 신호의 상승 에지간의 관계는 회로(700)에 의해 테스팅되어 어떤 단계가 상기 보조 신호의 필드 형태와 상기 메인 신호의 필드 형태에 일치시키는 데 필수적인지를 만일 있다면, 결정한다. 애매한 점을 방지하기 위해서, 상기 한쌍의 메인 신호의 선행 에지는 수평 라인 주기의 1/8보다 결코 더 근접하지 않는다. 상기 한쌍의 보조 신호의 선행 에지는 수평 라인 주기의 1/10보다 결콘 더 근접하지 않는다. 이는 상호간에 대해 상기 선행 에지의 지터(jitter)를 방지해 준다. 이와 같은 관계를 게이트 어레이 내의 타이밍 회로에 의해 확실하게 된다.
상기 메인 신호쌍 VSYNC_MN과 HSYNC_MN은 제 1필드 형태 회로(702)을 입력인데, 이는 2개의 D-형태 플립/플롭을 포함한다. 한가지 경우에 있어서, HSYNC_MN은 VSYNC_MN에 의해 샘플링되는 데, 즉 VSYNC_MN은 클록 입력이다. 상기 플립/플롭의 출력은 메인 신호에 대한 상부/하부 필드 지시기 UL/MN인 데, 이는 임의적 일지라도, 상부 필드 형태에 대한 논리 HI 및 하부 필드 형태에 대한 논리 L0가 될 수 있다. 다른 경우에 있어서, VSYNC_MN은 HSYNC_MN에 의해 샘플링되고, 이는 제14도와 연관되어 설명된 플립/플롭(852)내에서 꼭 이루어진다. 이로써 출력 VH가 제공되는 데, 이는 수평으로 동기화된 수직 성분이다.
보조 신호쌍 VSYNC-AX와 HSYNC_AX는 제 2필드 형태 회로(710)의 입력인 데, 이도 몰론 2개의 D-형태 플립/플롭을 포함한다. 한가지 경우에 있어서, HSYNC_AX는 VSYNC_AX에 의해 샘플링되는데, 즉 VSYNC_AX는 클록 입력이다. 상기 플립플롭의 출력은 상기 보조 신호에 대한 상부/하부 필드 지시기 UL_AX인데, 이는 임의적일지라도, 상부 필드 형태에 대한 논리 HI 및 하부 필드 형태에 대한 논리 L0가 될수 있다. 다른 경우에 있어서, VSYNC_AX는 HSYNC_AX에 의해 샘플링되는데, 제14도와 연관되어 설명된 플립/플롭(852) 내에서 꼭 이루어진다. 이로써 출력 VH가 제공되는 데, 이는 수평으로 동기화된 수직 성분이다.
제19a~19c도에는 두 신호에 대한 필드 형태 결정 방법이 도시되어 있다. 제19b도에 도시한 바와 같이 상기 수평라인 주기의 제1 반주기에서 필드 에지의 상승 개시가 일어나면, 상기 필드는 하부 필드 형태이다. 제19c도에 도시한 바와 같이, 상기 수평 라인 주기의 제2 반주기에서 필드 에지의 상승 개시가 일어나면, 상기 필드는 상부 필드 형태이다.
메인 신호에 대한 VH와 HSYNC_MN은 지연 회로(704, 706, 708)의 입력인 데, 이는 출력 신호(WR_RST_FIFO_MN, RD_RST_FIFO_MN과 RD_RST_FIFO_ AX)의 적절한 위상 관계를 확실하게 하기 위한 수평 라인 주기 지연을 제공한다. 상기 지연 동작은 D-형태 플립/플롭에 의해 실행될 수 있고 제14도에 도시한 회로와 유사하다.
상기 상부/하부 형태 지시기 UL/MN는 제16도의 상단에 도시한 U/L MAIN SIGNAL에 상응하고 UL_SEL 비교기(714)의 한 입력이 된다. 비교기(714)의 또 다른 입력은 UL_AX 시험 발생기(712)에 의해 제공된다. 시험 발생기(712)는 입력으로서 UL_AX 필드 지시기 뿐만아니라 클록 입력으로서 HSYNC_AX를 갖는다. 시험 발생기(712)는 제16도의 하단에 도시한 신호 U/L(A), U/L(B) 및 U/L(C)를 제공하는데, 이는 3개의 가능 방식(A, B, C)에 상응한다. 각각의 신호 U/L(A), U/L(B) 및 U/L(C)는 LU_MN의 결정 에지 시기에 UL_MN과 비교되는데, 이는 제16도에 도시되어 있다. UL_MN이 U/L(A)와 일치되면, 필드 형태들은 일치되고 비월 주사 무결성을 유지하기 위한 동작이 필요 없게 된다. UL_MN이 U/L(B)와 일치되면, 필드 형태들은 일치하지 않는다. 비월 주사 무결성을 유지하기 위해 한 라인에 의해 상부 필드를 기록하는 것을 지연시키는 것은 필수적이다. UL_MN이 U/L(C)와 일치하면, 상기 필드 형태들은 일치하지 않는다. 비월 주사 무결성을 유지하기 위해서 한 라인에 의해 하부 필드를 기록하는 것을 진행하는 것이 필요하다.
이와 같은 비교의 결과는 RST_AX_SEL 선택 회로(718)의 입력이 된다. 또 다른 입력은 RST_AX_GEN 발생기(716)에 의해 발생된 3개의 수직 동기 신호(RST_A, RST_B, RST_C)가 된다. 상기 3개의 수직 동기 신호(RST_A, RST_B, RST_C)는 보정 동작이나 무보정 동작을 수행하고 상기 비교기(714)의 출력에 따른 비월 주사 무결성을 유지하기 위해서 상호간에 대해 서로 다른 위상을 갖는다. 지연 회로(722)는 선택된 수직 동기 신호를 보조 비디오 입력으로 재동기화시켜 WR_RST_VRAM_AX를 발생시킨다.
지연 회로(720)는 RD_RST_VRAM_AX와 WR_RST_FIFO_AX를 발생하기 위한 유사한 기능을 수행한다. 제16도에 도시한 바와 같이 방식 B와 C는 대부분의 시간에 중첩된다. 실제로는 각 525개 비교 중 단지 2개의 비교만이 어떤 다른 것 보다는, 방식 B 또는 C 중 오직 한 방식만을 요구한다. 상기 비교기(714)는 방식 B와 C가 모두 유효할 때 방식 B 상에 방식 C를 제공하도록 배치될 수 있다. 이와 같은 선택은 다른 회로에 기초가 될 수 있다.

Claims (22)

  1. 제 1 및 제 2비디오 신호가 각각 제 1필드 형태를 갖는지 또는 제 2필드 형태를 갖는지를 표시하는 출력을 갖는, 제 1 및 제 2비디오 신호의 제 1 및 제 2필드 형태 검출 수단과; 상기 제 1 및 제 2비디오 신호의 상기 필드 형태를 표시하는 상기 출력들간의 비교치를 나타내는 테스트 신호를 발생하는 수단과; 상기 비디오 신호 중 다른 신호의 필드 형태와 일치되도록 상기 비디오 신호 중 한 신호의 필드 형태를 변경 및 유지하기 위한 필드 형태 제어 신호를 발생시하는 수단과; 상기 테스트 신호 및 상기 필드 형태 검출 수단의 적어도 한 신호에 응답하여 상기 일치 동작을 수행하도록 상기 필드 형태 제어 신호들 중 한 신호를 선택하는 수단을 포함하는 것을 특징으로 하는 필드 형태 일치 시스템.
  2. 제1항에 있어서, 합성 디스플레이를 위해 상기 제 2비디오 신호를 상기 제 1비디오 신호와 동기화 하는 수단을 추가로 포함하는 것을 특징으로 하는 필드 형태 일치 시스템.
  3. 제2항에 있어서, 상기 동기화 수단은 상기 제 2비디오 신호와 동기되게 상기 저장 수단에 기록되고 상기 제 1비디오 신호와 동기되게 상기 저장 수단으로부터 판독되는 상기 제 2비디오 신호를 저장하는 수단을 포함하는 것을 특징으로 하는 필드 형태 일치 시스템.
  4. 제2항에 있어서, 상기 동기화 수단은, 상기 제 2비디오 신호와 동기되게 동작 가능한 기록 및 판독 포트를 가지며 동기식 필드 메모리와; 상기 제 2비디오 신호와 동기되게 동작 가능한 기록 포트와 상기 제 1비디오 신호와 동기되게 동작 가능한 판독 포트를 갖는, 상기 필드 메모리로부터 데이터 판독을 위한 비동기식 다중 라인 메모리를 포함하는 것을 특징으로 하는 필드 형태 일치 시스템.
  5. 제1항에 있어서, 상기 필드 형태 제어 신호 중 한 신호는 하나의 수평 라인 주기만큼 상기 제 1필드 형태의 기록 필드를 지연시키는 것을 특징으로 하는 필드 형태 일치 시스템.
  6. 제1항에 있어서, 상기 필드 형태 제어 신호 중 한 신호는 하나의 수평 라인 주기만큼 상기 제 2필드 형태의 기록 필드를 전진시키는 것을 특징으로 하는 필드 형태 일치 시스템.
  7. 제1항에 있어서, 제 1필드 형태 제어 신호는 하나의 수평 라인 주기만큼 상기 제 1필드 형태의 기록 필드를 지연시키고, 제 2필드 형태 제어 신호는 하나의 수평 라인 주기만큼 상기 제 2필드 형태의 기록 필드를 전진시키며 제 3필드 형태 제어 신호는 현재의 필드 형태를 유지하는 것을 특징으로 하는 필드 형태 일치 시스템.
  8. 제1항에 있어서, 상기 필드 형태 제어 신호는 비월 주사 보정 신호이고, 각각이 다른 방식의 비월 주사 제어에 적합한 것임을 특징으로 하는 필드 형태 일치 시스템.
  9. 제1 및 제 2비디오 신호가 각각 제 1필드 형태를 갖는지 제 2필드 형태를 갖는지를 표시하는 출력을 갖는, 제 1 및 제 2비디오 신호의 제 1 및 제 2필드 형태 검출 수단과; 상기 제 2필드 형태 표시 수단에 응답하여 상기 제 1신호와 제 2신호간의 다른 필드 형태 관계를 나타내는 테스트 신호를 발생하는 수단과; 상기 제 1비디오 신호의 상기 필드 형태와 상기 테스트 신호 중 적어도 한 신호간의 관계를 나타내는 출력을 발생하는 수단과; 상기 관계 표시 출력에 응답하여, 상기 제 1비디오 신호의 상기 필드 형태와 일치하도록 상기 제 2비디오 신호의 상기 필드 형태를 제어하는 필드 형태 변경 수단을 포함하는 것을 특징으로 하는 필드 형태 일치 시스템.
  10. 제9항에 있어서, 상기 필드 형태 변경 수단은, 상기 제 2비디오 신호의 상기 필드 형태를 변경하고 유지하기 위한 제어 신호를 발생하는 수단과; 상기 필드 형태 제어 신호 중 한 신호를 선택하는 수단을 포함하는 것을 특징으로 하는 필드 형태 일치 시스템.
  11. 제9항에 있어서, 합성 디스플레이를 위해 상기 제 2비디오 신호를 상기 제 1비디오 신호와 동기화 하는 수단을 추가로 포함하는 것을 특징으로 하는 필드 형태 일치 시스템.
  12. 제11항에 있어서, 상기 동기화 수단은 상기 제 2비디오 신호와 동기되게 상기 저장수단에 기록되고 상기 제 1비디오 신호와 동기되게 상기 저장 수단으로부터 판독되는 상기 제 2비디오 신호를 저장하는 수단을 포함하는 것을 특징으로 하는 필드 형태 일치 시스템.
  13. 제11항에 있어서, 상기 동기화 수단은, 상기 제 2비디오 신호와 동기되게 가능한 기록 및 판독 포트를 갖는 동기식 필드 메모리와; 상기 제 2비디오 신호와 동기되게 동작 가능한 기록 포트와 상기 제 1비디오 신호와 동기되게 동작 가능한 판독 포트를 가지며, 상기 필드 메모리로부터 데이터 판독을 위한 비동기식 다중 라인 메모리를 포함하는 것을 특징으로 하는 필드 형태 일치 시스템.
  14. 제9항에 있어서, 상기 필드 형태 제어 신호중 한 신호는 하나의 수평 라인 주기만큼 상기 제 1필드 형태의 기록 필드를 지연시키는 것을 특징으로 하는 필드 형태 일치 시스템.
  15. 제9항에 있어서, 상기 필드 형태 제어 신호 중 한 신호는 하나의 수평 라인 주기만큼 상기 제 2필드 형태의 기록 필드를 지연시키는 것을 특징으로 하는 필드 형태 일치 시스템.
  16. 제9항에 있어서, 제 1필드 형태 제어 신호는 하나의 수평 라인 주기만큼 상기 제 1필드 형태의 기록 필드를 지연시키고, 제 2필드 형태 제어 신호는 하나의 수평 라인 주기만큼 상기 제 2필드 형태의 기록 필드를 전진시키며 제 3필드 형태 제어 신호는 현재의 필드 형태를 유지하는 것을 특징으로 하는 필드 형태 일치 시스템.
  17. 제9항에 있어서, 상기 필드 형태 제어 신호는 비월 주사 보정 신호이고, 각각이 다른 방식의 비월 주사 제어에 적합한 것임을 특징으로 하는 필드 형태 일치 시스템.
  18. 제 1 및 제 2비디오 신호가 각각 제 1필드 형태를 갖는지 제 2필드 형태를 갖는지를 표시하는 출력을 갖는, 제 1 및 제 2비디오 신호의 제 1 및 제 2필드 형태 검출 수단과; 합성 디스플레이를 위해 상기 제 2비디오 신호를 상기 제 1비디오 신호와 동기화하는 수단과; 상기 제 2필드 형태 표시 수단에 응답하여 상기 제 1신호와 제 2신호간의 다른 필드 형태 관계를 나타내는 테스트 신호를 발생하는 수단과; 상기 제 2비디오 신호의 상기 필드 형태를 변경 및 유지하기 위한 필드 형태 제어 신호를 발생하는 수단과; 상기 제 1비디오 신호의 상기 필드 형태와 상기 테스트 신호 중 적어도 한 신호간의 관계를 표시하는 출력을 발생하는 수단과; 상기 관계 표시 출력에 응답하며, 상기 제 1비디오 신호의 상기 필드 형태와 일치하도록 상기 제 2비디오 신호의 상기 필드 형태를 제어하기 위해 상기 필드 형태 제어 신호 중 신호를 선택하는 수단을 포함하는 것을 특징으로 하는 필드 형태 일치 시스템.
  19. 제18항에 있어서, 상기 동기화 수단은, 상기 제 2비디오 신호와 동기되게 동작 가능한 기록 및 판독 포트를 갖는 동기식 필드 메모리와; 상기 제 2비디오 신호와 동기되게 동작 가능한 기록 포트와 상기 제 1비디오 신호와 동기되게 동작 가능한 판독 포트를 가지며, 상기 필드 메모리로부터 데이터 판독을 위한 비동기식 다중 라인 메모리를 포함하는 것을 특징으로 하는 필드 메모리로부터 데이타 판독을 위한 비동기식 다중 라인 메모미를 포함하는 것을 특징으로 하는 필드 형태 일치 시스템.
  20. 제18항에 있어서, 제 1필드 형태 제어 신호는 하나의 수평 라인 주기만큼 상기 제 1필드 형태의 기록 필드를 지연시키고, 제 2필드 형태 제어 신호는 하나의 수평 라인 주기만큼 상기 제 2필드 형태의 기록 필드를 전진시키며 제 3필드 형태 제어 신호는 현재의 필드 형태를 유지하는 것을 특징으로 하는 필드 형태 일치 시스템.
  21. 제18항에 있어서, 상기 필드 형태 제어 신호는 비월 주사 보정 신호이고, 각각 다른 방식의 비월 주사 제어에 적합한 것을 특징으로 하는 필드 형태 일치 시스템.
  22. 제 1 및 제 2비디오 신호가 각각 제 1필드 형태를 갖는지 제 2필드 형태를 갖는지를 표시하는 출력을 갖는, 제 1 및 제 2비디오 신호의 제 1 및 제 2필드 형태 검출 수단과; 합성 디스플레이를 위해 상기 제 2비디오 신호를 상기 제 1비디오 신호와 동기화하는 수단과; 상기 제 2신호의 상기 필드 형태를 상기 제 1신호의 상기 필드 형태와 비교하고 복수개의 비교 출력 중 한 출력을 나타내는 출력 신호를 발생하는 수단과; 각각 상기 복수개의 비교 출력 중 한 출력에 적합하는, 복수개의 선택 가능한 비월 주사 보정 신호를 발생하는 수단과; 상기 비교 수단에 응답하며, 상기 합성된 디스플레이의 상기 제 1 및 제 2비디오 신호의 비월 주사 무결성을 유지시키기 위해 상기 제 2비디오 신호의 상기 필드 형태를 제어하도록 상기 비월 주사 보정 신호 중 한 신호를 선택하는 수단을 포함하는 것을 특징으로 하는 동기화 시스템.
KR1019920703028A 1990-06-01 1991-05-29 비월 주사 무결성을 유지하는 필드 형태 일치 시스템 KR100195364B1 (ko)

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