JPH05183833A - 表示装置 - Google Patents

表示装置

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JPH05183833A
JPH05183833A JP4018539A JP1853992A JPH05183833A JP H05183833 A JPH05183833 A JP H05183833A JP 4018539 A JP4018539 A JP 4018539A JP 1853992 A JP1853992 A JP 1853992A JP H05183833 A JPH05183833 A JP H05183833A
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JP
Japan
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video signal
screen
aspect ratio
field frequency
field
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JP4018539A
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English (en)
Inventor
Susumu Tsuchida
進 土田
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Sony Corp
Original Assignee
Sony Corp
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Publication date
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Priority to US08/001,277 priority patent/US5420641A/en
Publication of JPH05183833A publication Critical patent/JPH05183833A/ja
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    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N7/00—Television systems
    • H04N7/01—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level
    • H04N7/0117—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level involving conversion of the spatial resolution of the incoming video signal
    • H04N7/0122—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level involving conversion of the spatial resolution of the incoming video signal the input and the output signals having different aspect ratios
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/44—Receiver circuitry for the reception of television signals according to analogue transmission standards
    • H04N5/445—Receiver circuitry for the reception of television signals according to analogue transmission standards for displaying additional information
    • H04N5/45—Picture in picture, e.g. displaying simultaneously another television channel in a region of the screen

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Abstract

(57)【要約】 【目的】 フィールド周波数を２倍に変換するととも
に、親画面に子画面を重畳表示する表示装置において、
フィールド周波数変換に必要なメモリの容量を小さくす
る。 【構成】 親画面のビデオ信号をプロセッサ８により２
倍のフィールド周波数に変換した後、アスペクトコンバ
ータ９によりアスペクト比を４対３から１６対９に変換
する。一方、ＰｉｎＰプロセッサ１２により子画面のビ
デオ信号を生成し、この子画面のビデオ信号をスイッチ
１３において親画面のビデオ信号と合成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、例えばテレビジョン受
像機に表示される親画面中に子画面を重畳表示する、い
わゆるピクチャインピクチャあるいはピクチャアウトピ
クチャ機能を有する表示装置に関する。
【０００２】
【従来の技術】図１２は、親画面の所定の領域に子画面
を表示する例を示している。同図（Ａ）においては、画
面の左端に親画面が表示され、その右下端に１つの子画
面が表示されるようになされている。また同図（Ｂ）に
おいては、その子画面の数が３つとされ、各子画面は各
チャンネルの画像を表示するようになされている。即
ち、この例においては、各チャンネルの画像がインデッ
クスとして表示されるようになされている。これら２つ
の例は、親画面の端部に子画面が配置されているため、
一般にＰｏｕｔＰ（ピクチャアウトピクチャ）と称され
ている。
【０００３】これに対して、図１２（Ｃ）および（Ｄ）
は、ＰｉｎＰ（ピクチャインピクチャ）と称されている
表示方式を示している。同図（Ｃ）においては、親画面
がズーム表示されており、その上下の端部はカットされ
ている。そして子画面は、この親画面の右下の領域に入
れ子表示されている。また図１２（Ｄ）においては、親
画面の４角の各領域に子画面が入れ子表示されている。
【０００４】図１３は、このような親画面と子画面を重
畳表示するための従来の構成例を示している。この例に
おいては、ミックス回路１０１が親画面と子画面をミッ
クスし、アスペクト比変換回路１０２に出力するように
なされている。アスペクト比変換回路１０２は、入力さ
れた信号のアスペクト比を変換して倍速変換回路１０３
に出力するようになされている。倍速変換回路１０３
は、入力されたビデオ信号を倍速変換し、スイッチ１０
４を介してミックス回路１０５に出力するようになされ
ている。ミックス回路１０５は、倍速変換回路１０３よ
り供給されたビデオ信号をそのまま出力するか、スイッ
チ１０４を介して入力されたＨＤＭＡＣ方式の親画面の
ビデオ信号を子画面とミックスして出力するようになさ
れている。
【０００５】次に図１４のタイミングチャートを参照し
て、その動作を説明する。ミックス回路１０１には、例
えばＰＡＬまたはＮＴＳＣ方式の親画面用と子画面用の
ビデオ信号が入力される。これらのビデオ信号は、その
１Ｈの区間のうち、実質的な映像信号の部分の画素数が
例えば７２０に設定されている。ミックス回路１０１は
子画面の画素数を間引いて、例えば２４０個の画素にす
る。そして親画面の７２０個の画素（図１４（ａ））の
所定の範囲に、２４０画素の子画面のデータ（図１４
（ｂ））を挿入して新たなビデオ信号（図１４（ｃ））
を生成する。
【０００６】このデータは、アスペクト比変換回路１０
２においてそのアスペクト比が必要に応じて変換され
る。即ち、いまミックス回路１０５の後段に接続されて
いる表示部（図示せず）のアスペクト比が例えば１６対
９である場合においては、ミックス回路１０１より供給
された４対３のアスペクト比のビデオ信号が１６対９の
アスペクト比のビデオ信号に変換される（図１４
（ｄ））。このビデオ信号は、さらに倍速変換回路１０
３に入力され、そこにおいてフィールド周波数が２倍に
変換されたビデオ信号とされる（図１４（ｅ））。この
ビデオ信号がスイッチ１０４を介してミックス回路１０
５に供給され、ミックス回路１０５からそのまま表示部
に出力、表示される。
【０００７】図１５は、倍速変換の原理を示している。
ＰＡＬ方式やＮＴＳＣ方式のビデオ信号は、６２５ライ
ン、５０Ｈｚ、２対１インターレース方式とされ、アス
ペクト比は４対３とされている。この６２５Ｈにより構
成される１フレームのビデオ信号は、３１２．５Ｈで構
成される奇数フィールドと偶数フィールドの２つのビデ
オ信号により構成されている。倍速変換回路１０３は、
この奇数フィールドのビデオ信号から、その周波数を２
倍にした３１３Ｈと３１２．５Ｈの２つの奇数フィール
ドの信号を生成する。さらにまた、３１２．５Ｈの偶数
フィールドの周波数を２倍にして、３１２Ｈと３１２．
５Ｈの２つの偶数フィールドのビデオ信号を生成する。
【０００８】これにより、図１６に示すように、３１３
Ｈの奇数フィールドのビデオ信号に続き、３１２．５Ｈ
の奇数フィールドのビデオ信号が表示される。そしてそ
の次に、３１２Ｈの偶数フィールドのビデオ信号が表示
され、その次に３１２．５Ｈの偶数フィールドのビデオ
信号が表示される。このように、フィールド周波数が２
倍にされるため、フリッカを防止することができる。
【０００９】一方、ヨーロッパのＨＤＴＶ規格であるＨ
Ｄ−ＭＡＣ方式のビデオ信号は、１２５０ライン、５０
Ｈｚ、２対１インターレース方式とされ、そのアスペク
ト比は１６対９とされている。このＨＤ−ＭＡＣ方式の
ビデオ信号を親画面とする場合においては、そのライン
数がＰＡＬまたはＮＴＳＣ方式と基本的に異なるため、
ミックス回路１０１をＰＡＬまたはＮＴＳＣ方式とＨＤ
−ＭＡＣ方式とで共用することができない。このため、
ＨＤ−ＭＡＣ方式のビデオ信号を親画面とする場合にお
いては、その親画面のビデオ信号がスイッチ１０４を介
してミックス回路１０５に供給され、ミックス回路１０
５において子画面が親画面にミックスされるようになさ
れている。
【００１０】
【発明が解決しようとする課題】ところで、親画面に対
して子画面をＰｏｕｔＰ表示する場合、図１７（ａ）に
示すように、７２０画素の親画面のビデオ信号の終端部
に２４０画素の子画面のビデオ信号を付加することにな
る。その結果、このビデオ信号の長さは１Ｈの長さより
長くなることになる。従って、これをこのまま倍速変換
するには、倍速変換回路に２つのフィールドメモリを設
け、そこに１Ｈごとに交互にデータを書き込む必要が生
じる。このため、２フィールド分のメモリが必要とな
り、コスト的に不利となる。そこで、図１７（ａ）に示
したビデオ信号を、先にアスペクト比を変換して図１７
（ｂ）に示すような信号とし、時間軸上のオーバーラッ
プを除去した後に倍速変換を行なうようにしている。こ
のようにすれば、１つのフィルードメモリで倍速変換を
行なうことができる。
【００１１】しかしながら、倍速変換回路１０３に入力
される１Ｈ分の画素データ数は９６０（＝７２０＋２４
０）であるため、倍速変換回路１０３において用いられ
るメモリの容量が、ピクチャインピクチャの画像を表示
させる場合（＝７２０）に較べて４／３（＝９６０／７
２０）倍必要になる。その結果、コストが高くなる課題
があった。
【００１２】また、ＨＤ−ＭＡＣのビデオ信号を親画面
とする場合と、ＮＴＳＣ／ＰＡＬ方式のビデオ信号を親
画面とする場合において、ライン数が大きく異なるた
め、親画面に子画面をミックスする回路を共用すること
ができず、２系統が必要となり、コストが高くなる課題
があった。
【００１３】さらにまた、フィールド周波数を変換した
後のビデオ信号の奇数、偶数フィールドを判別するの
に、フィールド周波数変換後のビデオ信号を用いると、
３１２．５Ｈ、３１３Ｈ、３１２．５Ｈおよび３１２Ｈ
の判別を行なう必要が生じ、回路規模が大きくなり、安
定した判別が困難になる課題があった。
【００１４】本発明はこのような状況に鑑みてなされた
ものであり、フィールド周波数の変換に必要なメモリの
容量を少なくし、ミックス回路の数を少なくし、さらに
フィールドの判別を安定に行なうことができるようにす
るものである。
【００１５】
【課題を解決するための手段】請求項１に記載の表示装
置は、親画面のビデオ信号のフィールド周波数を変換す
るフィールド周波数変換手段としてのフリッカフリープ
ロセッサ８と、フリッカフリープロセッサ８によりフィ
ールド周波数が変換されたビデオ信号のアスペクト比を
変換するアスペクト比変換手段としてのアスペクトコン
バータ９と、子画面のビデオ信号を生成する子画面処理
手段としてのプロセッサ１２と、アスペクトコンバータ
９によりアスペクト比が変換されたビデオ信号と、プロ
セッサ１２により生成されたビデオ信号とを合成する合
成手段としてのスイッチ１３とを備えることを特徴とす
る。
【００１６】請求項２に記載の表示装置は、例えば４対
３の第１のアスペクト比の親画面のビデオ信号のフィー
ルド周波数を変換するフィールド周波数変換手段として
のフリッカフリープロセッサ８と、フリッカフリープロ
セッサ８によりフィールド周波数が変換されたビデオ信
号の４対３のアスペクト比を、例えば１６対９の第２の
アスペクト比に変換するアスペクト比変換手段としての
アスペクトコンバータ９と、１６対９のアスペクト比の
親画面のビデオ信号と、アスペクトコンバータ９により
４対３から１６対９にアスペクト比が変換された親画面
のビデオ信号の一方を選択する選択手段としてのスイッ
チ１０と、子画面のビデオ信号を生成する子画面処理手
段としてのプロセッサ１２と、スイッチ１０により選択
された１６対９のアスペクト比のビデオ信号にプロセッ
サ１２により生成されたビデオ信号を合成する合成手段
としてのスイッチ１３とを備えることを特徴とする。
【００１７】請求項３に記載の表示装置は、親画面のビ
デオ信号のフィールド周波数を変換するフィールド周波
数変換手段としてのフリッカフリープロセッサ８と、子
画面のビデオ信号を記憶する記憶手段としてのメモリ２
３，２４と、フィールド周波数が変換された親画面のビ
デオ信号と、メモリ２３，２４から読み出された子画面
のビデオ信号を合成する合成手段としてのスイッチ１３
と、フィールド周波数が変換される前の親画面のビデオ
信号より奇数フィールドと偶数フィールドの検出を行な
うフィールド検出手段としての検出回路７０と、検出回
路７０の出力に対応してメモリ２３，２４の読出しを制
御する制御手段としてのプロセッサ４０とを備えること
を特徴とする。
【００１８】
【作用】請求項１に記載の表示装置においては、親画面
のビデオ信号がフリッカフリープロセッサ８により、そ
のフィールド周波数が変換された後、子画面のビデオ信
号と合成される。従って、プロセッサ８において必要と
されるメモリの容量を少なくすることができる。
【００１９】また請求項２に記載の表示装置において
は、アスペクトコンバータ９により親画面のビデオ信号
のアスペクト比を変換した後、プロセッサ１２により生
成された子画面のビデオ信号とスイッチ１３により合成
される。従って、スイッチ１０により１６対９のアスペ
クト比のビデオ信号の任意のものを選択して、スイッチ
１３に供給するようにすることができる。その結果、子
画面と親画面を合成するスイッチ１３が１個で済むこと
になる。
【００２０】さらに請求項３に記載の表示装置において
は、フィールド周波数が変換される前の親画面のビデオ
信号より奇数フィールドと偶数フィールドの判定が行な
われる。そして、その判定結果に対応して、メモリ２
３，２４からの読出しが制御される。従って、奇数フィ
ールドと偶数フィールドの判定を正確に行なうことがで
き、かつ、そのための構成も簡単となる。
【００２１】
【実施例】図１は、本発明の表示装置の一実施例の構成
を示すブロック図である。アンテナ１はＵＨＦおよびＶ
ＨＦのテレビジョン放送電波を受信し、アンテナ２は衛
星放送の電波を受信する。チューナ３は、これらのアン
テナ１，２の出力を受信し、その検波出力をスイッチ４
の１入力端子に供給している。スイッチ４にはチューナ
３の出力の他、図示せぬＶＴＲ等からビデオ１乃至ビデ
オ３の出力が供給されており、いずれか１つの入力を選
択してデコーダ６とデコーダ７に出力するようになされ
ている。
【００２２】デコーダ６は、スイッチ４より供給された
親画面用のビデオ信号をデコードして、フリッカフリー
プロセッサ８に出力する。この実施例においては、デコ
ーダ６はＰＡＬ方式、ＮＴＳＣ方式、Ｄ２−ＭＡＣ方式
のビデオ信号をそれぞれデコードすることができるよう
になっている。フリッカフリープロセッサ８は、デコー
ダ６より供給されたビデオ信号のフィールド周波数を２
倍に変換して出力する。アスペクトコンバータ９は、フ
ィールド周波数が２倍に変換されたビデオ信号のアスペ
クト比を、そのアスペクト比が４対３であれば、それを
１６対９に変換して出力する。入力されるビデオ信号の
アスペクト比が１６対９の場合においては、アスペクト
比を変換せずにそのまま出力する。
【００２３】スイッチ５は、図示せぬ装置から供給され
るＨＤ−ＭＡＣ方式などのＨＤＴＶ信号のうち、いずれ
か１つを選択してスイッチ１０と１１に出力している。
スイッチ１０は、スイッチ５より供給されるビデオ信号
と、アスペクトコンバータ９より供給されるビデオ信号
のいずれか一方を選択し、スイッチ１３の一方の入力に
供給する。即ち、スイッチ１０の各入力に供給されるビ
デオ信号のアスペクト比は、いずれも１６対９になって
いる。従って、スイッチ１３の一方の入力に供給される
ビデオ信号は、常に１６対９のアスペクト比を有するも
のとなる。
【００２４】一方、デコーダ７は、スイッチ４により選
択されたビデオ信号をデコードして、スイッチ１１の他
方の入力に供給している。上述したように、スイッチ１
１の一方の入力には、スイッチ５により選択されたＨＤ
ＴＶ方式のビデオ信号が供給されている。スイッチ１１
は２つの入力のうち、いずれか一方を選択して、Ｐｉｎ
Ｐプロセッサ１２に出力する。プロセッサ１２は、入力
されたビデオ信号から子画面用のビデオ信号を生成す
る。プロセッサ１２は、この子画面用のビデオ信号を生
成するために、スイッチ１０から供給される親画面用の
ビデオ信号から垂直同期信号と水平同期信号を検出する
ようになっている。
【００２５】プロセッサ１２により生成された子画面用
のビデオ信号は、スイッチ１３の他方の入力に供給され
る。スイッチ１３は、所定のタイミングで図中上側また
は下側に切換えられ、スイッチ１０より供給される親画
面のビデオ信号に、プロセッサ１２より供給される子画
面のビデオ信号を合成して、ビデオプロセッサ１３に出
力する。そのビデオプロセッサ１３で処理されたビデオ
信号がＣＲＴ１５に出力、表示される。このＣＲＴ１５
は、１６対９のアスペクト比を有するものである。
【００２６】偏向系１６は、スイッチ１３の出力から垂
直同期信号と水平同期信号を検出し、これに対応してＣ
ＲＴ１５の走査を制御する。スイッチ１７は、フリッカ
フリープロセッサ８または偏向系１６が出力するフィー
ルド周波数が変換される前のビデオ信号の垂直同期信号
および水平同期信号を選択し、プロセッサ１２に出力し
ている。
【００２７】本実施例においては、親画面用のビデオ信
号は、デコーダ６、プロセッサ８およびアスペクトコン
バータ９を介してスイッチ１０に供給されるか、あるい
は、これらの回路を介さずにスイッチ５から直接供給さ
れる。そして子画面用のビデオ信号は、プロセッサ１２
により親画面とは独立に処理される。従って、ＰｉｎＰ
処理の場合とＰｏｕｔＰ処理の場合とにおいて、基本的
な動作の違いがなく、単にスイッチ１３におけるスイッ
チングのタイミングが異なるだけとなる。
【００２８】図２は、親画面のビデオ信号に子画面のビ
デオ信号を合成するタイミングチャートを１ラインを基
準として示している。即ち、図２（ａ）に示す親画面用
のビデオ信号は、その１Ｈの区間のうち、有効ビデオ信
号の区間の画素数が７２０に設定されている。このよう
なビデオ信号がデコーダ６からプロセッサ８に出力され
ることになる。プロセッサ８は、このビデオ信号を図２
（ｂ）に示すような２倍のフィールド周波数を有するビ
デオ信号に変換する。この変換は、７２０個の画素のデ
ータを２倍の周波数のクロックで読出すことにより行な
われる。上述したように、ＰｉｎＰ処理の場合はもとよ
り、ＰｏｕｔＰ処理の場合においても、この処理は変化
しないから、プロセッサ８において、内蔵するメモリの
容量は１フィールド分のものでよいことになる。
【００２９】フリッカフリープロセッサ８によりフィー
ルド周波数が２倍にされたビデオ信号は、アスペクトコ
ンバータ９により図２（ｃ）に示すようなアスペクト比
が変換されたビデオ信号とされる。一方、プロセッサ１
２においては、図２（ｄ）に示すような２４０画素の子
画面用のビデオ信号が生成される。そしてスイッチ１３
は、親画面のビデオ信号を選択するとき図１において上
側に切換えられ、子画面のビデオ信号を選択するとき図
中下側に切換えられる。これにより、スイッチ１３の出
力するビデオ信号は図２（ｅ）に示すように、親画面と
子画面が合成された１ライン当たりの有効ビデオ信号の
画素数が７２０個の信号となる。
【００３０】図３は、図１のプロセッサ１２のより詳細
な構成例を示している。スイッチ１１より出力された子
画面用のビデオ信号のうち、輝度（Ｙ）信号はＡ／Ｄ変
換器２１に入力され、Ａ／Ｄ変換された後、メモリ２３
と２４に１画素ずつ交互に書き込まれる。また、色差信
号ＰＢおよびＰＲはＡ／Ｄ変換器２２によりＡ／Ｄ変換
された後、メモリ２５に書き込まれるようになってい
る。子画面用の水平同期信号は、書込み側ＰＬＬ２６に
入力され、ＰＬＬ２６はこの水平同期信号に同期して１
４．３ＭＨｚの周波数の書込みクロックを生成する。プ
ロセッサ４０は、このＰＬＬ２６により生成された書込
みクロックに同期してメモリ２３乃至２５への書込み動
作を制御する。メモリ２３乃至２５には、１ライン当た
り２５６画素のデータが３２０ライン入力される。そし
て各画素は、６ビットのデータにより構成されている。
【００３１】一方、読出し側ＰＬＬ２７は、スイッチ１
７より入力された親画面用のビデオ信号に含まれる水平
同期信号に同期した２８．６ＭＨｚの周波数（書込み側
ＰＬＬ２６により生成された書込みクロックの２倍の周
波数）を生成し、プロセッサ４０に出力する。プロセッ
サ４０にはまた、スイッチ１７より出力された親画面用
のビデオ信号の垂直同期信号も入力されている。プロセ
ッサ４０は、これらの信号に同期して、メモリ２３乃至
２５に書き込まれたデータを読み出す。読み出されたデ
ータのうち、輝度信号成分はＤ／Ａ変換器２８によりＤ
／Ａ変換され、輝度信号として出力される。また色差信
号ＰＢは、Ｄ／Ａ変換器２９によりＤ／Ａ変換され、ま
た色差信号ＰＲは、Ｄ／Ａ変換器３０によりＤ／Ａ変換
され、それぞれ出力されることになる。
【００３２】輝度信号は、第１の画素のデータが例えば
メモリ２３に書き込まれたとすると、次の第２の画素の
輝度データはメモリ２４に書き込まれる。そして第３の
画素のデータはメモリ２３に、第４の画素のデータはメ
モリ２４に、といったように１画素ずつ交互に記録され
る。これにより、図４（Ｃ）に示すように、最初の１フ
レームのデータは、１２８×１６０の領域１に書き込ま
れた第１のフィールドの信号と、領域２に書き込まれた
１２８×１６０の第２のフィールドのデータにより構成
されることになる。同様に、第２のフレームのデータ
は、領域３に書き込まれた１２８×１６０の第１のフィ
ールドのデータと、領域４に書き込まれた１２８×１６
０の第２のフィールドのデータにより構成されることに
なる。この書込み動作は、図４（Ａ）に示すように、領
域１、領域２、領域３、領域４、領域１、領域２、領域
３、領域４と、順次連続的に行なわれることになる。
【００３３】これに対して、読出し動作は、図４（Ｂ）
に示すように、領域１、領域２、領域３、領域４と読み
出された後、領域３と領域４の読出し動作が繰り返され
た後、再び領域１、領域２、領域３、領域４と読出し動
作が行なわれることになる。このように領域３と領域４
を２回繰り返して読み出すことにより、読出しアドレス
が書込みアドレスを追い越すことが回避される。
【００３４】この４つのフィールドの読出し制御は、後
述する図９に示す検出回路７０の奇数、偶数フィールド
の判定結果に対応して制御される。即ち、検出回路７０
が奇数フィールドを検出したとき、読出しは領域１と領
域３から行なわれ、偶数フィールドが検出されたとき、
領域２と領域４から行なわれる。
【００３５】図５は、図１におけるプロセッサ１２の読
出し側の構成例を示している。読出し側ＰＬＬ２７は、
スイッチ１７より供給される親画面のビデオ信号に含ま
れる水平同期信号に同期したクロックを生成する。即
ち、クロックジェネレータ５４は図６（Ａ）に示すクロ
ックを生成し、Ｈカウンタ５５に出力する。Ｈカウンタ
５５は、所定のタイミングで−９１０がロードされ、以
後、クロックジェネレータ５４より供給されるクロック
をカウントし、そのカウント値を１ずつインクリメント
する。そして、そのカウント値が−９１０から−４５５
であるとき論理Ｌ、−４５４から−１のとき論理Ｈの信
号を、図６（Ｂ）に示すように生成する。この信号は位
相比較器５１により、スイッチ１７より供給される親画
面のビデオ信号に含まれる水平同期信号と位相比較され
る。その位相誤差は、ローパスフィルタ５２により平滑
された後、ＶＣＯ５３に供給される。これにより、ＶＣ
Ｏ５３は位相誤差に対応する周波数（２８．６ＭＨｚ）
のクロックを発生する。このクロックはクロックジェネ
レータ５４に供給され、このクロックに同期して上述し
た図６（Ａ）に示すクロックが発生される。
【００３６】また、Ｈカウンタ５５は、図６（Ｃ）に示
すように、図６（Ｂ）に示す信号と位相が反転した信号
を生成し、ＨＣＬＫ信号として、Ｖカウンタ５６とＶイ
ネーブル回路５７に出力する。さらにまた、Ｈカウンタ
５５は、そのカウント値が−４３０から−１９０の間論
理Ｈ、その他の値のとき論理ＬとなるＨイネーブル信号
を図６（Ｄ）に示すように生成し、これをアンドゲート
５８の一方の入力に供給する。
【００３７】Ｖカウンタ５６は、Ｈカウンタ５５より供
給されるＨＣＬＫ信号（図７（Ａ））をカウントする。
Ｖカウンタ５６には、子画面のビデオ信号がＮＴＳＣ方
式である場合、−２６３がロードされ、ＰＡＬ方式の信
号の場合、−３１３がロードされる。そして、ＨＣＬＫ
信号をカウントするごとに、その値を１ずつインクリメ
ントし、ＮＴＳＣ方式の場合、カウント値が−２４３か
ら−３（ＰＡＬ方式の場合、−２９１から−３）の間論
理Ｈ、その他の期間論理ＬとなるＶＢＬＫ信号（図７
（Ｂ））を生成する。このＶＢＬＫ信号は、垂直帰線区
間に対応する信号である。また、そのカウント値が−１
になったときＣＡＲＲＹ信号（図７（Ｃ））を生成す
る。
【００３８】一方、Ｖイネーブル回路５７は、ＨＣＬＫ
信号（図７（Ａ））をカウントし、ＮＴＳＣ方式の場
合、そのカウント値が−１１８から−３８（ＰＡＬ方式
の場合、−１３４から−３８）になったとき論理Ｈ、そ
の他の場合論理ＬとなるＶイネーブル信号（図７
（Ｄ））を生成してアンドゲート５８の一方の入力に供
給する。アンドゲート５８の他方の入力には、Ｈカウン
タ５５により生成されたＨイネーブル信号（図７
（Ｅ））が供給されており、アンドゲート５８はＶイネ
ーブル回路５７より論理ＨのＶイネーブル信号が供給さ
れている区間、Ｈイネーブル信号を通過させる（図７
（Ｆ））。
【００３９】タイミング信号生成回路５９は、アンドゲ
ート５８を介して供給されるＨイネーブル信号（図８
（Ａ））が論理Ｈである区間、図１のメモリ２３を読み
出すクロックＳＯＣＹ１（図８（Ｂ））と、メモリ２４
を読み出すクロックＳＯＣＹ２（図８（Ｃ））を生成す
る。この２つのクロックＳＯＣＹ１とＳＯＣＹ２は、そ
の位相が相互に反転している。また、タイミング信号生
成回路５９は、アンドゲート５８より供給されるＨイネ
ーブル信号（図８（Ａ））に対して、位相が反転した信
号ＳＯＥ（図８（Ｄ））を生成し、出力する。このＳＯ
Ｅ信号は論理Ｌのとき、読出しを許容するイネーブル信
号としてメモリ２３，２４に供給される。
【００４０】図９は、プロセッサ１２に含まれる検出回
路７０の構成例を示している。この検出回路７０は、ラ
ッチ回路７１とインバータ７２により構成されている。
ラッチ回路７１のＤ端子には、Ｈカウンタ５５が生成し
たＨＣＬＫ信号（図１０（Ａ））が入力されている。ま
たインバータ７２には、スイッチ１７より出力された親
画面のビデオ信号（フィールド周波数が変換される前の
ビデオ信号）の垂直同期信号（図１０（Ｂ））が入力さ
れている。親画面のフィールドが奇数フィールドである
場合、垂直同期信号が立下がったタイミングにおいてＨ
ＣＬＫ信号の論理はＨとなっている。その結果、ラッチ
回路７１のＱ出力は論理Ｈとなる（図１０（Ｃ））。
【００４１】これに対して、親画面のビデオ信号のフィ
ールドが偶数フィールドである場合においては、図１１
に示すように、垂直同期信号（図１１（Ｂ））の立下が
りエッジにおけるＨＣＬＫ信号（図１１（Ａ））は論理
Ｌとなっているため、ラッチ回路７１のＱ出力（図１１
（Ｃ））は論理Ｌとなる。従って、ラッチ回路７１のＱ
出力より、親画面のビデオ信号が奇数フィールドである
のか、偶数フィールドであるのかを検出した信号が出力
されることになる。
【００４２】
【発明の効果】以上の如く請求項１に記載の表示装置に
よれば、親画面のビデオ信号をフィールド周波数変換し
た後、子画面のビデオ信号と合成するようにしたので、
フィールド周波数変換時における記憶部の容量を小さく
することが可能になる。
【００４３】また請求項２に記載の表示装置によれば、
親画面のビデオ信号のアスペクト比を変換した後、子画
面のビデオ信号と合成するようにしたので、親画面のア
スペクト比に拘らず、合成手段を１つにすることができ
る。
【００４４】さらに請求項３に記載の表示装置によれ
ば、フィールド周波数が変換される前の親画面のビデオ
信号より、奇数フィールドと偶数フィールドを判定する
ようにしたので、その判定を正確に行なうことができ、
また、そのための構成も簡単にすることができる。その
結果、コストの低減に効果がある。
【図面の簡単な説明】
【図１】本発明の表示装置の一実施例の構成を示すブロ
ック図である。
【図２】図１の実施例の動作を説明するタイミングチャ
ートである。
【図３】図１の実施例のＰｉｎＰプロセッサ１２の構成
例を示すブロック図である。
【図４】図３の実施例の動作を説明するタイミングチャ
ートである。
【図５】図１の実施例のＰｉｎＰプロセッサ１２の読出
し側の構成例を示すブロック図である。
【図６】図５の実施例の動作を説明するタイミングチャ
ートである。
【図７】図５の実施例の動作を説明するタイミングチャ
ートである。
【図８】図５の実施例の動作を説明するタイミングチャ
ートである。
【図９】図１のＰｉｎＰプロセッサ１２に含まれる検出
回路７０の構成例を示すブロック図である。
【図１０】図９の実施例の動作を説明するタイミングチ
ャートである。
【図１１】図９の実施例の動作を説明するタイミングチ
ャートである。
【図１２】親画面に子画面を重畳表示する画面の例を説
明する図である。
【図１３】従来の表示装置の一例の構成を示すブロック
図である。
【図１４】図１３の例の動作を説明するタイミングチャ
ートである。
【図１５】図１３の例の動作を説明するタイミングチャ
ートである。
【図１６】図１３の例のフィールド周波数を変換した場
合の走査線を説明する図である。
【図１７】ＰｏｕｔＰ動作時における信号を説明する図
である。
【符号の説明】
６，７ デコーダ ８ フリッカフリープロセッサ ９ アスペクトコンバータ １０，１１ スイッチ １２ ＰｉｎＰプロセッサ １３ スイッチ ２３乃至２５ メモリ ４０ プロセッサ

Claims (3)

    【特許請求の範囲】
  1. 【請求項１】 親画面のビデオ信号のフィールド周波数
    を変換するフィールド周波数変換手段と、 前記フィールド周波数変換手段によりフィールド周波数
    が変換されたビデオ信号のアスペクト比を変換するアス
    ペクト比変換手段と、 子画面のビデオ信号を生成する子画面処理手段と、 前記アスペクト比変換手段によりアスペクト比が変換さ
    れたビデオ信号と、前記子画面処理手段により生成され
    たビデオ信号とを合成する合成手段とを備えることを特
    徴とする表示装置。
  2. 【請求項２】 第１のアスペクト比の親画面のビデオ信
    号のフィールド周波数を変換するフィールド周波数変換
    手段と、 前記フィールド周波数変換手段によりフィールド周波数
    が変換されたビデオ信号の前記第１のアスペクト比を第
    ２のアスペクト比に変換するアスペクト比変換手段と、 前記第２のアスペクト比の親画面のビデオ信号と、前記
    アスペクト比変換手段により前記第１のアスペクト比か
    ら前記第２のアスペクト比に変換された親画面のビデオ
    信号の一方を選択する選択手段と、 子画面のビデオ信号を生成する子画面処理手段と、 前記選択手段により選択された前記第２のアスペクト比
    のビデオ信号に、前記子画面処理手段により生成された
    ビデオ信号を合成する合成手段とを備えることを特徴と
    する表示装置。
  3. 【請求項３】 親画面のビデオ信号のフィールド周波数
    を変換するフィールド周波数変換手段と、 子画面のビデオ信号を記憶する記憶手段と、 フィールド周波数が変換された親画面のビデオ信号と前
    記記憶手段から読み出された子画面のビデオ信号を合成
    する合成手段と、 フィールド周波数が変換される前の前記親画面のビデオ
    信号より奇数フィールドと偶数フィールドの検出を行な
    うフィールド検出手段と、 前記フィールド検出手段の出力に対応して前記記憶手段
    の読出しを制御する制御手段とを備えることを特徴とす
    る表示装置。
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