JP2014522506A - ディスプレイのピクセルの速い補償プログラミングためのシステムと方法 - Google Patents

Abstract

減少されたプログラム時間を有する回路をプログラムするための回路を提供する。このような回路は、ディスプレイ情報を記憶するためのコンデンサとして、そのような駆動トランジスタ等の駆動装置を確保するための記憶装置、ディスプレイ情報に係る発光デバイスを駆動する等が挙げられる。プログラム時間を増やすために、ピクセル回路はプレチャージされることができる、または、付勢電流はデータ・ラインおよび／または駆動装置を充電しておよび／またはエミッションするために印加されることができる。本開示の態様は、データ・ラインがエミッションすると共に、記憶装置によって部分的に流出する付勢電流によって駆動装置に印加される付勢電流の部分が小さいままとする。さらに、本開示は、ディスプレイアーキテクチャおよびセグメント複数のピクセル回路を含む各々に配置された表示のための操作方式を提供する。

Description

[0001] 本開示は全体的に、ディスプレイを駆動し、構成し、プログラミングする方法および回路に関し、特に、アクティブマトリクス有機発光ダイオードディスプレイのような特定のディスプレイに関する。

[0002] ディスプレイは、回路をディスプレイ情報によってプログラムされ、ディスプレイ情報に従う光を発するために選択的に制御するためのトランジスタを有している個々の回路（すなわちピクセル回路）によって、各々制御される発光デバイスの列から作製されることができる。基板に製作される薄膜トランジスタ（「TFT」）は、この種のディスプレイに組み込まれることができる。ポリシリコンに製造されるTFTは、ディスプレイパネル全体の、そして、時間にわたる非同一の挙動を示す傾向がある。したがって、いくらかのディスプレイは、イメージ均一性をポリシリコンTFTパネルにおいて成し遂げるために補償技術を利用する。

[0003] プログラミング速度、ピクセルピッチ、および均一性の間で競合する要求のバランスをとるためにトレードオフの設計につながる限界に速度、ピクセルピッチ（「ピクセル密度」）、および均一性を押すと補償されたピクセル回路は、一般的に欠点を有する。例えば、各々のピクセル回路と関連する更なる方針およびトランジスタは、より大きな均一性につながっている追加的な補正を考慮に入れることができるが、望ましくなくピクセル-ピッチを減少させることができる。他の実施形態（速度がしかし付勢するかまたは比較的高い付勢現在であるか最初の負担を有する各々のピクセル回路をプレチャージして増加することができるプログラミング）において、均一性は比較的安い付勢現在であるか最初の請求金額を利用することによって強化される。このように、ディスプレイ設計者は、プログラム速度、ピクセル-ピッチおよび均一性を求める競争している要求の間のトレードオフをすることを強制される。

[0004] 概してイメージを移動するビデオ・フィードを表示するように構成されるディスプレイは、表示されているビデオ・フィードの各々のコマのための規則的な周波数で、ディスプレイをリフレッシュする。アクティブ・マトリックスを組み込んでいるディスプレイによって、個々のピクセル回路がプログラム相の間のディスプレイ情報によってプログラムされて、それからエミッション位相の間、ディスプレイ情報に従う光を発することができることができる。このように、ディスプレイはプログラム位相およびエミッション位相の相対的な継続期間までに特徴づけられるデューティサイクルで作動する。加えて、ディスプレイのリフレッシュ・レートによって特徴づけられる周波数によって、ディスプレイは作動する。ディスプレイのリフレッシュ・レートは、また、ビデオストリームのフレームレートによって影響されることができる。この種のディスプレイにおいて、ピクセル回路がプログラム情報を受信すると共に、ディスプレイはプログラム位相の間、暗くなることができる。このように、いくらかの表示で、ディスプレイは繰り返し暗くて、ディスプレイのリフレッシュ・レートで明るくなった。ディスプレイのビューアは、ディスプレイがリフレッシュ・レートの周波数に従いチラチラしていると望ましくなく認めることができる。

[0005] 本開示の態様はシステム及び方法をピクセル回路の範囲内で記憶コンデンサによって作製される電流デバイダを利用することを提供し、基準電流を分割するためにピクセル回路に連結するデータ・ラインと関連する静電容量はデータ・ラインにあてはまる。分割された電流は、同時にピクセル回路を調整し、駆動インターバルの前にデータ・ラインをエミッションする。都合よく、データ・ラインをエミッションする基準電流の部分は、ピクセル回路を調整する基準電流の部分より大きな大きさの中であることができる。基準電流は、記憶コンデンサの相対的な静電容量およびデータ・ラインの静電容量によって分けられる。データ・ラインの静電容量が記憶コンデンサの静電容量より非常に大きい実施態様において、データ・ラインは大きい電流によって急速にエミッションされ。その一方で、ピクセル回路の範囲内の駆動トランジスタによる電流は小さいままである。同時に電流をこの方法で分けるステップは、データ・ラインが急速にエミッションされることを確実にし、このように、ピクセル回路は速くプログラムされることが可能である。その一方で、駆動トランジスタによる電流は強化された固定時間までに悪影響を受けていることからディスプレイの均一性を予防するために小さく保たれる。

[0006] 本開示の態様は、都合よくまた、別々のラインよりむしろデータ・プログラミングラインによる基準電流（「付勢電流」）を印加することを考慮に入れる。このように同じラインを多数の目的のために利用することによって、ピクセル密度が増加して、ピクセル・サイズを減少させることによってそれによって表示決定を増やすことができる。

[0007] 実施に適している特定のピクセル回路構成が提供されるが、本開示が電流プログラムされたピクセル回路が、ｎ型であるかｐ型トランジスタを有するピクセル回路およびピクセル回路を調整すると共に、データ・ラインに適用される基準電流を分ける記憶コンデンサが同時にデータ・ラインをエミッションするの行を許す様々な可能な構成のピクセル回路にあてはまると認識される。他の適切な構成は、駆動トランジスタの電流パスに連結する記憶コンデンサの他の端子については、データ・ラインに連結する１つの端子を有する記憶コンデンサを含むことができる。

[0008] 本開示の態様は、さらに、ディスプレイのリフレッシュレートを増加させることによってディスプレイでは、フリッカの知覚を減少させ、あるいは除去するためにディスプレイを駆動する方法を提供する。ビデオストリームは、ビデオストリーム内の各フレームは、ビデオストリームのフレームレートを超えてディスプレイのリフレッシュレートを増加させるために複数回表示され、それによって、ビデオのフレームレートで経験したフリッカの知覚を減少させる。態様は、ディスプレイの異なる部分が異なるリフレッシュイベント中に連続して更新され、重複構成で増加リフレッシュレートの実装を提供するが、すべて単一のフレーム時間に及ぶ。異なる部分は、ディスプレイ（例えば、上半分と下半分、左半分と右半分等）等の奇数と偶数のディスプレイの行、または半分、3分の１の倍数であることができる。

[0009] 前述で更なる態様および本開示の実施形態はさまざまな実施形態および／または態様の詳細な説明からみて、当業者にとって明らかである。

[0010] 本開示の前述の、そして他の効果は図面参照して以下の詳細な説明を読み込むと即座に明瞭になる。

[0011] 図1は、典型的なディスプレイシステムの線図である含むアドレス・ドライバ、データ・ドライバ、コントローラ、メモリ記憶装置およびディスプレイパネルを含む。 [0012] 図2Aは、モニタリングラインを組み込むディスプレイのための例示のピクセル回路構成のブロック図である。 [0013] 図2Bは、ピクセル回路のプログラム位相の間、電流パスを例示するためにラベルをつけられるディスプレイのためのピクセル回路を含んでいる回路図である。 [0014] 図2Cは図2Aに示される回路の回路図であり、それはピクセル回路のエミッション位相の間、電流パスを例示するためにラベルをつけられる。 [0015] 図2Dは、図2Bおよび2Cに示されるピクセル回路のプログラムおよびエミッション動作を例示しているタイミング図である。 [0016] 図2Eは、電圧プレチャージサイクルを包含する図2Bおよび2Cのピクセル回路のための別のタイミング図である。 [0017] 図2Fは、電流プレチャージサイクルを含む図2Bおよび2Cのピクセル回路のための更に別の他のタイミング図である。 [0018] 図3Aは、低いグレイスケール・プログラミングの移動度バリエーション対電流エラーが評価するドライブのためのシミュレーション結果のグラフを例示する。 [0019] 図3Bは、高いグレイスケール・プログラミングの移動度バリエーション対電流エラーが評価するドライブのためのシミュレーション結果のグラフを例示する。 [0020] 図4Aは、ディスプレイのための他の実施形態のピクセル回路のブロック図である。 [0021] 図4Bは、ピクセル回路のプレチャージ位相の間、電流パスを例示するためにラベルをつけられるディスプレイのためのピクセル回路を含んでいる回路図である。 [0022] 図4Cは、ピクセル回路のプログラム位相の間、電流パスを例示するためにラベルをつけられる図4Bに示される回路の回路図である。 [0023] 図4Dは、ピクセル回路のエミッション位相の間、電流パスを例示するためにラベルをつけられる図4Bに示される回路の回路図である。。 [0024] 図4Eは、プレチャージを例示するタイミング図であり、ピクセルの補償およびエミッションサイクルが図4B-4Dに示される。 [0025] 図4Fは、図式的に図4Cに示される補償位相の間、データ・ラインの電圧の変化を例示しているタイミング図である。 [0026] 図５は、強化された固定時間を提供することに適している実施形態の構成の2つのピクセル回路を示している一部のディスプレイのための回路図を例示する。 [0027] 図6は、強化された固定時間を提供し、また、適している実施形態の構成の2つの他のピクセル回路を示している一部のディスプレイのための回路図を例示する。 [0028] 図7は、強化された固定時間を提供し、また、適している実施形態の構成の更にまだ2つのピクセル回路を示している一部のディスプレイのための回路図を例示する。 [0029] 図8Aは、同時にプレチャージおよび補償サイクルを提供するように構成されるピクセル回路の回路図である。 [0030] 図8Bは、同時のプレチャージおよび補償サイクルの動作を例示しているタイミング図である。 [0031] 図9Aは、第1の選択トランジスタを経たドライブトランジスタのゲート端子に接続しているプログラム・コンデンサを経たピクセル回路をプログラムするように構成されるピクセル回路の追加的な構成を例示する。 [0032] 図9Bは、図9Aに示したピクセル回路と同様の構成の代替ピクセル回路であるが、第2のスイッチトランジスタに直列に接続された追加のスイッチトランジスタを有する。 本願のある実施形態によるタイミング図である。 [0033] 図10Aは、図9Aのピクセル回路または図9Bのピクセル回路の典型的な動作を記載しているタイミング図である。 [0033] 図10Bは、図9Aのピクセル回路または図9Bのピクセル回路の典型的な動作を記載しているタイミング図である。 [0033] 図10Cは、図9Aのピクセル回路または図9Bのピクセル回路の典型的な動作を記載しているタイミング図である。 [0034] 図11Aは、多数のピクセル回路がある一部のディスプレイパネルの回路図が共通のプログラム・コンデンサを共有するよう配置したことを示す。 [0034] 図11Bは、多数のピクセル回路がある一部のディスプレイパネルの回路図が共通のプログラム・コンデンサを共有するよう配置したことを示す。 [0035] 図12Aは、図11に示される「kth」セグメントの典型的な動作のタイミング図である。 [0036] 図12Bは、図11に示される「kth」セグメントの典型的な他の動作のタイミング図である。 [0037] 図13Aは、分割されたディスプレイの単一のフレームを駆動するためのタイミング図である。 [0038] 図13Bは、図13Aに示されるタイミング図に対応するフローチャートである。 [0039] 図14Aは、図9Aに示されるそれらのようなピクセル回路の装置パラメータにおける変化を与えられるピクセル電流におけるパーセンテージ・エラーの実験の結果を提供する。 図14Bは、図9Bに示されるそれらのようなピクセル回路の装置パラメータにおける変化を与えられるピクセル電流におけるパーセンテージ・エラーの実験の結果を提供する。 [0040] 図15Aは、制御ライン（「CNTi」）を含んでいる一部のゲート・ドライバが各々の部分のための第1の選択ラインを制御することを示している回路図である。 [0041] 図15Bは、第1の選択ラインを最初の2つの部分に提供するために用いる最初の2つのゲート出力の線図である。 [0042] 図16は、第1の選択ライン信号を生成するために制御ラインを利用しているアドレス・ドライバによって作動されるディスプレイアレイのためのタイミング図である。 [0043] 図17Aは、各々のデータ・ラインをディスプレイパネルにドライブするための統合化電圧ランプ発生器を有するソース・ドライバのブロック図である。 [0044] 図17Bは、ランプ電圧をディスプレイパネルの各々のデータ・ラインに提供して、周期的デジタル−アナログ・コンバータを含むソース他のドライバのブロック図である。 [0045] 図18Aは、多数のデータ・ラインをソース・ドライバの単一の出力端子と共有するためにデマルチプレクサを含んでいるディスプレイシステムである。 [0046] 図18Bは、ピクセルを新しいデータ値にセットする際の例示している図18A課題に示されるディスプレイアレイのためのタイミング図である。 [0047] 図18Cは図18Aに示されるディスプレイシステムの動作のためのタイミング図であり、プログラミングのための行を選ぶ前にデータ・ライン静電容量をプレチャージする。 [0048] 図19Aは、50%のデューティサイクルを有する表示単一のフレームのためのプログラムおよびエミッションシーケンスを絵を用いて例示する。 [0049] 図19Bは、50%のデューティサイクルを有する表示単一のフレームのための実施形態プログラムおよびエミッションシーケンスを絵を用いて例示する。そして、それはディスプレイと関連するフリッカを減少させるのに適している。 [0050] 図20Aは、図19Bで示すようにフレーム時間で2回限りのフレーム時間で、図19Bを把握するために同様の50％デューティ・サイクルの単一のフレームを表示するための別の例示的なプログラミングと発光配列を示している。 [0051] フレーム時間については図19Bで例示されるフレーム時間の3倍長いが、図20Bは、絵によって図19Bと同様の50%のデューティサイクルを有する表示の単一のフレームのためのさらにもう一つの実施形態プログラムおよびエミッションシーケンスを例示する。 [0052] 異なったプログラム位相の間、ディスプレイの部分をプログラムすると共に、図21Aは絵によって表示単一のフレームのための他の実施形態プログラムおよびエミッションシーケンスを例示する。 [0053] プログラミングが異なったプログラム位相の間、ディスプレイの部分を交錯させると共に、図21Bは絵によって表示単一のフレームのための更に他の実施形態プログラムおよびエミッションシーケンスを例示する。 [0054] 図21Cは、絵によって図21Bにおいて例示されるシーケンスの後に追加的なエミッションおよび働いていない相が続く表示単一のフレームまたは図21Bにおいて例示されるシーケンスが追加的なプログラムで働いていない相までに中断される実施形態プログラムおよびエミッションシーケンスを例示する。 [0055] 図21Dは、さらに別の実施形態プログラミングを絵によって例示し、ディスプレイの部分が行番号および各々の部分に従う4つのインタレース・グループ化にソートされる表示単一のフレームのためのエミッションシーケンスは別にプログラムされる。 [0056] 図22Aは、異なったデータ・ラインにディスプレイパネルの行を交替させることを接続するための回路レイアウトのブロック図である。 [0057] 図22Bは、異なったデータ・ラインにディスプレイパネルのインタレース・ピクセルを接続するための回路レイアウトのブロック図である。 [0058] 図23Aは、異なった間隔でプログラムされ、データ・ラインを共有する異なった部分を有するディスプレイパネルのためのタイミング図である。 [0059] 図23Bは、異なった間隔でプログラムされ、データ・ラインを共有しない異なった部分を有するディスプレイパネルのためのタイミング図である。 [0060] 図24は、開示の実施形態に従って双方向性電流源を例示する。 [0061] 図25は、図24の双方向性電流源を有するディスプレイシステムの実施形態を例示する。 [0062] 図26は、図24の双方向性電流源を有するディスプレイシステムの更なる実施形態を例示する。 [0063] 図27は、図24の双方向性電流源を有するディスプレイシステムの更なる実施形態を例示する。 [0064] 図28は、図24の双方向性電流源を有するディスプレイシステムの更なる実施形態を例示する。 [0065] 図29Aは、図28のディスプレイシステムに適用できる電流付勢電圧プログラムされたピクセル回路の実施形態を例示する。 [0066] 図29Bは、図29Aのピクセル回路のためのタイミング図の実施形態を例示する。 [0067] 図30Aは、図29Aのピクセル回路のためのシミュレーション結果を例示する。 [0068] 図30Bは、図29Aのピクセル回路のための更なるシミュレーション結果を例示する。

[0069] 本開示がさまざまな変更態様および代わりの書式に影響されやすく、特定の実施形態および実施態様は例証として図面に示され、本願明細書において詳述する。しかし、本開示が開示される特定の形式に限られていることを目的としないことは、理解されなければならない。むしろ、本開示は全ての変更態様をカバーすることである。そして、等価物および変形例が添付の特許請求の範囲に記載の本発明の精神と範囲に入る。

[0070] 一つ以上の好適な実施形態を例証として記載する。多くのバリエーションおよび変更態様が請求項に記載の本発明の範囲内において、なされることができることは、当業者にとって明らかである。

[0071] 本発明の実施形態は、例えば、アモルファスシリコン、ポリシリコン、金属酸化物、従来のCMOS、有機、アノン/マイクロ結晶半導体又はこれらの組み合わせなどを包含する、異なる製造技術を用いて製造することができる表示システムを用いて説明したが、これらに限定されない。ディスプレイシステムは、トランジスタ、コンデンサおよび発光デバイスを有することができるピクセルを含む。トランジスタはアモルファスSi、マイクロ/ナノ-結晶Si、多結晶Si、有機/ポリマー材料および関連したナノ複合材料、半導体酸化物またはそれらの組合せを包含する様々な材料においてインプリメントされるシステム技術を含む。コンデンサは、金属-絶縁体金属および金属-絶縁体半導体を含む異なる構造を備えていることができる。発光装置は、例えば、OLEDであってもよいが、これらに限定されない。ディスプレイシステムは、AMOLEDディスプレイシステムであってもよいが、それに限定されない。

[0072] 説明では、「ピクセル回路」および「ピクセル」を、取り換えられて使われることができる。各々のトランジスタは、ゲート端子および2つの他の端子（第１および第２の端子）を備えていることができる。説明では、トランジスタの端子又は「第１の端子」（他の端子又は「第二の端子」）の一つに対応することができるが、ドレイン端子（ソース端子）またはソース端子（ドレイン端子）に限定されない。

[0073] 図1は、典型的なディスプレイシステム50の線図である。ディスプレイシステム50は、アドレス・ドライバ8、データ・ドライバ4、コントローラ2、メモリ記憶装置6およびディスプレイパネル20を含む。ディスプレイパネル20は、および列に配置されるピクセル10の列を含む。各々のピクセル10は、個々にプログラム可能な輝き値を有する光を発するために個々にプログラム可能である。コントローラ2は、ディスプレイパネル20（例えばビデオストリーム）に表示される情報を表すデジタルデータを受信する。コントローラ2はデータ・ドライバ4に信号32を送る、そして、アドレス・ドライバ8に信号34をディスプレイパネル20のピクセル10を情報を表示するようにするよう予定することは指示した。ディスプレイパネル20と関連する10がこのように入力デジタルデータに動的に情報を表示するのに適しているディスプレイアレイ（「ディスプレイスクリーン」）から成るピクセルの複数は、コントローラ2によって受けた。例えば、ディスプレイスクリーンはコントローラ2によって受け取られるビデオ・データの流れから、ビデオ情報を表示することができる。供給電圧14は、一定出力電圧を提供することができるかまたはコントローラ2から信号38によって制御される調節可能な電源でありえる。ディスプレイシステム50はまた、それによってピクセル10のためのプログラム時間を減少させるためにディスプレイパネル20のピクセル10に電流に付勢することを提供するために電流源またはシンク（例えば図2Bの電流源134または図4Cの電流源234）から特徴を組み込むことができる。

[0074] 説明の便宜上、図1のディスプレイシステム50は、ディスプレイパネル20の4つのピクセル10だけで例示される。類似したピクセル（例えばピクセル10）の列を含むディスプレイスクリーンによって、ディスプレイシステム50が実装されることができる、そして、ディスプレイスクリーンがの特定の数およびピクセルの列に限られていないと理解される。例えば、ディスプレイシステム50は多くの行を有するディスプレイスクリーンおよび共通にモバイル手段、モニタ・ベースの手段および／または投影装置のためのディスプレイにおいて利用できるピクセルの列によって実装されることができる。

[0075] 一般に駆動トランジスタおよび発光デバイスを含む駆動回路（「ピクセル回路」）によって、ピクセル10は作動される。以下に、ピクセル10はピクセル回路に関連することができる。発光デバイスは任意に有機発光ダイオードでありえる、しかし、本開示の実施形態は電流駆動発光デバイスを含む他のエレクトロルミネセンス装置を有するピクセル回路にあてはまる。ピクセル10内の駆動トランジスタは、必要に応じてn型又はp型アモルファスシリコンTFTやポリシリコンTFTである薄膜トランジスタ（「TFT」）を含むことができる。しかし、本開示の実施形態は、特定の極性を有するピクセル回路またはトランジスタの材料にまたはTFTを有するピクセル回路だけに限られていない。ピクセル回路10は、また、プログラム情報を格納して、ピクセル回路10が対象にされた後に発光デバイスを動かすことができるための記憶コンデンサを含むことができる。このように、ディスプレイパネル20はアクティブ・マトリックスディスプレイアレイでありえる。

[0076] 図1にて図示したように、ディスプレイパネル20の左上ピクセルとして例示するピクセル10は、選択ライン24i、供給ライン26i、27i、データライン22jおよびモニタライン28jに連結する。第1の供給ライン26iはVDDを任されていることができる、そして、第２の供給ライン27iはVSSを任されていることができる。ピクセル回路10は、駆動電流がピクセル回路のエミッションサイクルの間、2つの供給ライン26i、27iの間で流れることができるために第１および第２の供給ラインの間であることができる。ディスプレイパネル20の左上ピクセル10は、ディスプレイパネル20の行「ith」および列「jth」のディスプレイパネルのピクセルと一致することができる。同様に、ディスプレイパネル20の右上ピクセル10は、行「ith」および列「mth」を表し、左下ピクセル10は、行「ｎth」および列「jth」を表し、および、右下ピクセル10は、行「ｎth」および列「mth」を表す。ピクセル10の各々は、適当な選択ライン（例えば選択ライン24iおよび24n）、供給ライン（例えば、供給ライン26i、26nおよび27i、27n）、データ・ライン（例えばデータ・ライン22jおよび22m）およびモニタのライン（例えばモニタライン28jおよび28m）に連結する。本開示の態様が追加的に選択ラインを含む更なる接続（例えば追加的な選択ラインへの接続）を有するピクセル、および、より少しの接続（例えばモニタリングラインへの接続が欠如しているピクセル）を有するピクセルにあてはまる点に注意される。

[0077] ディスプレイパネル20に示される左上ピクセル10に関して、選択ライン24iはアドレス・ドライバ8によって提供されて、例えば、スイッチまたはトランジスタを起動させることによってピクセル10のプログラム動作がデータライン22jがピクセル10をプログラムすることができることを可能にするために利用されることができる。データライン22jは、データ・ドライバ4からピクセル10までプログラム情報を伝達する。例えば、データライン22jは、ピクセル10が輝きの所望の量を発するようにプログラムするためにプログラム電圧またはプログラム電流をピクセル10に印加するために利用されることができる。データライン22jを経たデータ・ドライバ4によって供給されるプログラム電圧（またはプログラム電流）は、ピクセル10にコントローラ2によって受け取られるデジタルデータに従う輝きの所望の量を有する光を発させるために適当な電圧（または電流）である。プログラム電圧（またはプログラム電流）はピクセル10（例えば記憶コンデンサ）の中で、記憶装置に充電するためにピクセル10のプログラム動作の間、ピクセル10に印加されることができる。そして、それによってピクセル10がプログラム動作に続いているエミッション動作の間、輝きの所望の量を有する光を発することを可能にする。例えば、ピクセル10の記憶装置はエミッション動作の間、電圧をゲートの一つ以上に印加するプログラム動作または駆動トランジスタのソース端子の間、充電されることがありえる。そして、それによって駆動トランジスタに記憶装置に保存される電圧による発光デバイスによる駆動電流を運搬させる。

[0078] 通常、ピクセル10で、ピクセル10のエミッション動作の間、駆動トランジスタによって発光デバイスによって伝達される駆動電流は、第1の供給ライン26iによって出力されて、第２の供給ライン27iに排出される電流である。第1の供給ライン26iおよび第２の供給ライン27iは、電源14に連結する。第1の供給ライン26iは正供給電圧（例えば「Vdd」としての回路設計において一般に呼称する電圧）を印加することができる、そして、第２の供給ライン27iは負の供給電圧（例えば「vss」としての回路設計において一般に呼称する電圧）を印加することができる。供給ライン（例えば供給ライン26i、27i）のどちらか一方が接地点電圧でまたは他の基準電圧で固定する所で、本開示の実施形態は理解されることができる。本開示の実施形態も、電源14が調節可能に供給ライン（例えば、供給ライン26i、27i）の一方または両方に提供される電圧レベルを制御するために実行されるシステムにあてはまる。電源14の出力電圧は、コントローラ2から制御信号38によって動的に調整されることができる。本開示の実施形態も、電源ライン26i、27iの一方または両方がディスプレイパネル20のピクセルの複数のによって共有されるシステムにあてはまる。

[0079] ディスプレイシステム50も、モニタシステム12を含む。再び参照についてはディスプレイパネル20の左上ピクセル10に、モニタライン28jは、ピクセル10をモニタシステム12に接続する。モニタシステム12は、データ・ドライバ4と統合されることができるかまたは別々の独立のシステムでありえる。さらに、モニタシステム12はピクセル10のモニタ動作の間、データライン22jの電流および／または電圧をモニタすることによって任意に実装されることができ、モニタライン28jは完全に省略されることができる。更に、ディスプレイシステム50はモニタシステム12またはモニタライン28jなしで実装されることができる。モニタライン28jによって、モニタシステム12がピクセル10と関連する電流および／または電圧を測定して、それによってピクセル10の性能低下を表す情報を抜き取ることができる。例えば、測定された電流に基づき、測定値の間、駆動トランジスタに印加される電圧に基づくモニタライン28j（それによって、そして、ピクセル10の中で駆動トランジスタの中を流れることは決定する電流）を経て、モニタシステム12は、駆動トランジスタまたはそれのシフトの出発点電圧を抜き取ることができる。さらに、モニタリングライン28jおよび28mを経て抜き取られる電圧は、ピクセル10の通用している電圧特性の変化のためにまたはピクセル10の中である発光デバイスの作動電圧の変動のためにそれぞれのピクセル10の低下を表すことがありえる。

[0080] モニタシステム12はまた、発光デバイスの作動電圧を抜き取ることができる（電圧が発光デバイス全体に落ちて、例えば発光デバイスが、光を発するために作動している）。モニタシステム12は、それからディスプレイシステム50が抜き取られた低下情報をメモリ6に格納することができるためにコントローラ2および／またはメモリ6に信号32を通信することができる。ピクセル10の次のプログラムおよび／またはエミッションオペレーションの間、低下情報はメモリ信号36を経たコントローラ2によって、メモリ6から取り出される、そして、コントローラ2はそれから次のプログラミングの引き出された低下情報および／またはピクセル10のエミッション動作を補償する。例えば、一旦、低下情報が抜き取られるならば、ピクセル10がピクセル10の性能低下から独立している輝きの所望の量を有する光を発するように、次のプログラム動作の間、ピクセル10へ運搬されるプログラム情報は適切に調整されることができる。例えば、ピクセル10の中の駆動トランジスタの閾値電圧の増加は、ピクセル10に印加されるプログラム電圧を適切に増やすことで補償されることができる。

[0081] 更に本願明細書において記載されているように、本開示の実施形態はディスプレイパネル20（例えばモニタリング・フィードバックが他の目的（例えばデータライン22j）のために使用されるラインを経て提供されるところまたは補償が外部補償システムを用いずに各々のピクセル10の中で達成されるところ）の各々の列のための別々のモニタのラインを含まないシステムにまたはそれの組合せにあてはまる。

[0082] 図2Aは、モニタライン28jを組み込むディスプレイシステム50のための実施形態ピクセル回路構成110のブロック図である。上記のように、ポリシリコンにおいて製造されるTFTは、ディスプレイパネル全体の非同一の挙動を示す傾向がある（例えば、ディスプレイパネル20）、そして、余分の時間（例えば、ディスプレイの操作のライフタイムにわたる）。他のTFT材料（例えばアモルファスシリコンなど）と同様に、イメージ均一性をポリシリコンTFTパネルにおいて成し遂げる補償技術は、本願明細書において提供される。

[0083] いくつかのディスプレイシステムにおいて、補償技術の一般の機能性は、ピクセル回路に同一の基準電流の加圧に依存する。基準電流は、TFTドライブ装置上のゲート−ソース間電圧を高めるために用いる。この電圧は、閾値、移動度およびパネル、時間および温度バリエーション全体の他のパラメータの機能である。発達した電圧は、それからピクセルにプログラミングを提供するために較正要因として使われる記憶部材に保存される。各々のフレームのピクセルのプログラミングの間、プログラム・データは、記憶要素に保存される較正要因によって修正される。その結果、TFTドライブ装置におけるパラメータ変化のリアルタイム補償は達成されることができる、しかし、各々のプログラム動作が最初に較正要因を生成して、それを記憶要素に保存するために補償動作の後になければならない。プログラム速度、ピクセル密度および均一性をそれらのそれぞれの限界の方に押すときに、この種の補償ピクセル回路はこのようにいくつかの欠点を有する、そして、ディスプレイ設計者はしたがって、設計選択をすることを必要とする。修正された技術および駆動スキームは、この種の設計取引を必要としている補償方法の挑戦に取り組むためにこの開示において提示される。

[0084] 図2Aのピクセル回路110は、パネル20上のピクセル（例えば「jth」列のピクセル）の垂直カラムから、基準電流を選択されたピクセルに印加するために専用のモニタライン28jおよびモニタ・スイッチ120を特徴とする。電源ライン26i（「V_DD」）の電圧は、発光デバイス114（「OLED」）から、干渉を避けるためにプログラム・サイクルの間、電源14によってV_DDLに低く切り換えられる。例えば、V_DDLをOLED 114をオフにするのに十分なレベルにセットすることによって、プログラム動作は、OLED 114から光を発さずに行われることができる。

[0085] 図2Aはピクセル回路110のブロック図を例示する。そして、それは図1に示されるディスプレイシステム50のピクセル10として実行されることができる。ピクセル回路110はドライブ装置112を含む。そして、それはスイッチ・トランジスタおよびモニタ・スイッチ122でありえる記憶コンデンサ（入力スイッチ118）でありえるドライブトランジスタ（記憶部材116）でありえる。ドライブトランジスタ112は、記憶コンデンサ116に保存されて、ゲートに適用されるプログラム電圧および／またはドライブトランジスタ112のソース端子に一致している発光デバイス114（「OLED」）に、駆動電流を運搬する。プログラム電圧は、スイッチ・トランジスタ118を経たデータライン22jに、選択的に接続ものによる記憶コンデンサ116および／または記憶コンデンサ116の両方の端子に高められる。スイッチ・トランジスタ118は選択ライン24iおよび／または輝線25によって作動される。そして、それはディスプレイアレイ20の複数の行のピクセルによって共有されるグローバル選択ラインでありえる。

[0086] 図2Bは、図2Aのブロック図によって表されるピクセル回路110の典型的な実施態様を含んでいる回路図である。図2Bの回路図は、プログラム・サイクル160の間、ピクセル回路110による電流パスを例示するために矢印150についてのラベルがついている。同様に、図2Cの回路図は、エミッションサイクル164の間、ピクセル回路110による電流パスを例示するために矢印154についてのラベルがついている。トランジスタは、図2Bおよび2Cの回路図において、サイクルがそれらが回されることを示すためにマークをハッシュされて、例示されるそれぞれ写真入りの動作の間、いずれがそれられるかについて説明した。プログラム・サイクル150およびエミッションサイクル160を例示しているタイミング図は、図2Dにおいて提供される。図2Bおよび2Cにおいて例示されるピクセル回路110は、このように図2Dのタイミング図と関連して記載されている。

[0087] 図2Bに矢印150で示すように、基準電流（「I_REF」）は、例えば、ポリシリコンTFTであることができる駆動装置112（「駆動トランジスタ」）を介して直接流れる。基準電流IREFのアプリケーションの結果、電圧は式1によって与えられるドライブトランジスタ112のゲート端子に高められる：

[0088] ここでKは、移動度（μ）、（ユニットゲート酸化物（Cox）、および、式2に示すように、装置（W/L）の縦横比の関数であるドライブTFT 112の電流因子である：

[0089] ドライブトランジスタ112上のゲート端子（すなわちゲート電圧）もの電圧は、記憶部材116（「記憶コンデンサCS」）一方の側に、電圧をセットする。図2Bに示すように、直接駆動トランジスタ112および蓄積コンデンサ116の一方の端子のゲート端子の両方に接続されるゲートノード112グラムを、VGOを有するものとしてラベル付けされている。一方、プログラム・サイクル150の間、記憶コンデンサ116の向こう側（「第２の端子」）は所望のデータ電圧（VD）にセットされる。そして、それはプログラムされるグレイスケール輝きレベルの代表例である。データ電圧V_Dは、ソース・ドライバ4の出力チヤンネルによって、データライン22jでプログラムされる。プログラム・サイクル150の終わりに、記憶コンデンサ116に保存される電圧は、式3によって与えられる：

[0090] 一旦プログラム・サイクル150が完了すると、セレクトトランジスタ118およびモニタ・スイッチ・トランジスタ120は選択ライン24iを高水準にセットすることによって停止する。ディスプレイパネル20の他の行（例えば選択ライン24nによって選ばれる「第n番目の」行）がプログラムされると共に、追加時間152がそれから経過することができる。一旦全てのがプログラムされるならば、エミッションサイクル154はそれから始められることができる。さらにまたは代わりに、一旦各々の個々のが他のが期間152の間にプログラムされるの行を待たずにプログラムされるならば、エミッションサイクル154は始められることができる。エミッション位相154において、データライン22jは、ソース・ドライバ6から分離されて、基準電圧V_REFに接続している。図2Bおよび2Cに示すように、プログラム・スイッチ130を経たソース・ドライバ6に対するデータライン22jがプログラムライン138行上に伝達されるプログラム信号（「Prog」）によって、操作した結合によって、データライン22jを分離することは、達成されることができる。基準電圧V_REFは、それからエミッションコントロールライン25上に伝達されるエミッション信号（「EM」）によって作動されるスイッチ・トランジスタ132を経たデータライン22jに供給されることができる。エミッションコントロールライン25およびプログラムライン138の一方または両方は、全てのディスプレイパネル20全体のデータライン22jへの接続を同時に制御するグローバル信号としてまたはそれの部分に実行されることができる。データライン22jを基準電圧V_REFに連結すると、即座に、エミッション相154の間のドライブトランジスタ112の新しいゲート電圧は、式4によって与えられる：

[0091] また、供給電圧ライン26iの電圧はV_DDHに切り換えられ、それはOLED 114をターンオンするのに十分である供給電圧ライン26iの作動電圧と考えられることができる。したがって、ドライブトランジスタ112のゲート-ソース電圧は、式5によって与えられる：

[0092] 次のような式6のプログラム電圧VPを定めることによる：

[0093] 式7に示すように、ドライブTFT 112のゲート-ソース電圧のための式は、単純化される：

[0094] したがって、ピクセル・ドライブ電流は、式8によって与えられる：

[0095] 式8は、上記した補償技術がドライブ電流から閾値電圧バリエーションの第1の順序効果を除去することを確認する。

[0096] 図3Aは、低いグレイスケール・プログラミングの移動度バリエーション対電流エラーが評価するドライブのためのシミュレーション結果のグラフを例示する。図3Bは、高いグレイスケール・プログラミングの移動度バリエーション対電流エラーが評価するドライブのためのシミュレーション結果のグラフを例示する。移動度バリエーションの補償の効果は、基準電流I_REFの量に影響を受ける。基準電流のより安い価格が利用されるときに、図3Aおよび図3Bに示すようにそれぞれ、低・高グレイスケール・レベルの補償はより効果的である。したがって、ディスプレイパネル20全体の効果的補償を理解するために、低い基準電流は、好まれる。

[0097] 図2Bおよび2Cに関して、モニタライン28jは、有意な寄生的な静電容量136を基準電流I_REFの信号経路にもたらす。したがって、基準電流I_REFの大きい価格は、速い固定時間を成し遂げるために求められる。したがって、基準電流I_REFの特定の値のために設計するときに、図2A-2Dに関して記載されている補償技術で、なし遂げられる均一性および固定時間の間のトレードオフがある。ピクセル回路が非常に高いPPI（インチにつきピクセル）アプリケーションの方へ押されるときに、非常に厳しい面積規制のため、この設計トレードオフに取り組むことはより挑戦的になる。補償の効果を改良するプレチャージしているサイクル160a、161aおよび調整サイクル160b、161bを含む2つのサイクル・プログラミングは、後述する。それぞれ、プログラム2サイクルの技術は、図2Eおよび2Fのタイミング図で例示される。次に開示される修正された補償技術は、速度-均一性取引を中断して、完全に利用できる業界標準およびドライバ部品と互換性を持つ。これらの技術は、したがって、広範囲な設備投資を必要とする相当な製作変更態様なしで、実行されることができる重要なパフォーマンス改良を提供する。

[0098] 二相の補償技術を実装することの1つのアプローチは、プレチャージサイクル150aの間のモニタライン28jの静電容量136をプレチャージして、それからドライブトランジスタ112のためのいくつかの時間（Tp）が調整サイクル160bの間、データライン22jの電圧を調整することができることである。モニタ・スイッチ・トランジスタ120は、調整サイクル160bの間、ピクセル回路110からモニタライン28jを分離することができる。図2Eのタイミング図は、静電容量136をプレチャージするために方法をプレチャージしている電圧を例示する。プリチャージが一定値V_PreQにモニタライン28jの電圧を設定することによって達成することができる。この場合、ドライブ電流が式9によって与えられることを示されることができる：

[0099] ここで、T_pが調整時間であり、V_Pはプログラム電圧であり、τはドライブ装置による充電経路の時定数である。
時定数τは、式10によって与えられる：

[00100] g_moが式11によって与えられるドライブトランジスタ112の相互コンダクタンスである：

[00101] 電圧V_preQを有するモニタライン28jをプレチャージするためにこの技術によって導かれる設計自由度は、余分の自由度を少なくとも部分的にVthにおける変化の効果を相殺するために用いることができる設計者に提供する。しかし、式8によって記載されているドライブ電流とは異なり、式9に従うドライブ電流は、まだ両方の閾値電圧Vthの機能および望ましくなく補償の効果を減少させる移動度である。

[00102] 固定必要条件がモニタライン28jの寄生的な静電容量136にもかかわらず成し遂げられるように、他の変形例は比較的高い基準電流I_REFをモニタライン28jに適用することによってモニタライン28jをプレチャージすることである。電流プリチャージ技法を例示する図2Fのタイミング図により示されているように、電流IREFがプリチャージサイクル161aの中に適用することができる基準を示す。それから、基準電流I_REFはモニタライン28jから取り除かれ、ドライブ装置112は調整サイクル161bの間、データライン22jの電圧を調整することができる。実施において、モニタ・スイッチ・トランジスタ120は、調整サイクル151bの間、ピクセル回路110からモニタライン28jを分離することができる。この場合、ドライブ電流が式12によって与えられることを示されることができる：

[00103] ここで、式13によって与えられるドライブトランジスタ112の相互コンダクタンスg_mについては、式10に対する定義済みである：

[00104] したがって、モニタライン28jの寄生的な静電容量136をプレチャージするために基準電流I_REFを利用することは閾値電圧から独立しているピクセル・ドライブ電流を作ることは、明白である。したがって、設計チャレンジは、移動度バリエーションだけの補償のために最適化することになる。

[00105] 図4Aはピクセル回路210のブロック図を例示する。そして、それは図1に示されるディスプレイシステム50のピクセル10として実行されることができる。ピクセル回路210はドライブ装置212を含む。そして、それはスイッチ・トランジスタおよび制御スイッチ222でありえる記憶コンデンサ（入力スイッチ218）でありえるドライブトランジスタ（記憶部材216）でありえる。ドライブトランジスタ212は、記憶コンデンサ216に保存されるプログラム電圧に一致している発光デバイス214（「OLED」）に、駆動電流を運搬する。プログラム電圧は、駆動電流を制御するためにドライブトランジスタ212のゲートおよび／またはソース端子に印加される。プログラム電圧は、スイッチ・トランジスタ218を経たドライブトランジスタ212の第２の端子に、記憶コンデンサ216の第１の端子を選択的に連結することによって記憶コンデンサ216に高められる。記憶コンデンサ216の第２の端子は、データライン22jに連結する。ドライブトランジスタ212のゲート端子はゲート・ノード212gで記憶コンデンサ216の第１の端子に連結する、そして、ドライブトランジスタ212の第１の端子は電源ライン26iに接続している。スイッチ・トランジスタ218は選択ライン24iおよび／または輝線25によって作動される。そして、それはディスプレイアレイ20の複数の行のピクセルによって共有されるグローバル選択ラインでありえる。エミッショントランジスタ222は、ピクセル回路210のエミッションサイクル266の間、オンにされて、エミッションサイクル266以外の期間の間に、ドライブトランジスタ212から発光デバイス214を分離するために輝線25によって制御される。

[00106] 図4Bはピクセル回路210のための典型的な回路図を例示する。そして、それはピクセル回路のプレチャージサイクル260の間、ピクセルによる電流パスを示すために矢印250についてのラベルがついている。図4Cは、図4Bに示されるが、プレチャージサイクル260に続いている補償サイクル262の間、ピクセルによる電流パスを示すために矢印252、252Lおよび252Pについてのラベルがついているピクセル回路210を例示する。図4Dは、図4Aに示されるが、エミッションサイクル266の間、ピクセルによる電流パスを示すために矢印256についてのラベルがついているピクセル回路210を例示する。それぞれ例示の動作サイクルの間、それられる4Dに、図4Bの回路図において例示されるトランジスタは、それらがオフにされることを示すためにハッシュされたマークで例示される。図4Eは、プレチャージ、補償、および、エミッションサイクル260、262、266中、ピクセル210の動作を例示しているタイミング図を例示する。図4Fは、補償サイクル262の間、データライン22j上の電圧レベルの強化された図を提供する。したがって、図4A-4Fで例示される特徴は、一緒に下に記載されている。

[00107] 図4Aに示されるピクセル回路210において、図2Aに示されるピクセル回路110と関連して、いくつかの効果を導くデータライン22jで、基準電流IREFは、適用される。特に、図2Aのピクセル回路110を有する図4Aのピクセル回路210を比較する中で、専用のモニタライン28jおよびモニタ・スイッチ120がピクセル回路210において除去されることは、明白である。それゆえに、面積の相当な量は、非常に高い密度ピクセル・レイアウトを可能にするディスプレイパネル20上の上で解かれる。また、ピクセル回路210で、制御スイッチ222は、プログラム位相の間、供給電圧ライン26iの電圧を切り換えることの必要を除去するためにOLED 214と直列に配置される。追加的な制御スイッチが欠如している図2Aに示されるピクセル回路110において、供給電圧ライン26i（または供給電圧ライン27i）の電圧は、OLED 114がプログラミングの間、光を発するの行を防止するためにプログラム・サイクル150の間、低電圧（または高電圧）に切り換えられる。

[00108] 図4B乃至4Dにおいて例示される典型的なピクセル回路210において、ドライブトランジスタ212のゲート端子は、ゲート・ノード212gで直接記憶コンデンサ216の第１の端子に連結する。記憶コンデンサ216の第２の端子は、データライン22jに連結する。ドライブトランジスタ212の第１の端子（例えばソース端子）が電源ライン26iに連結すると共に、スイッチ・トランジスタ218はドライブトランジスタ212のゲート・ノード212gおよび第２の端子（例えばドレイン端子）の間で接続される。

[00109] 補償技術の3サイクルの動作は各サイクルの電流パスを示すために矢印についてのラベルがついている図4B乃至4Dにおいて例示される、そして、トランジスタはそれらがオフにされることを示すためにハッシュされて示される。この例では、OLED 214と直列にあるエミッショントランジスタ222は、プレチャージおよび補償サイクル260、262の間、OLED 214をオフにする。例示のフレームにおいて、動作はプレチャージサイクル260から開始される。輝線25は、エミッショントランジスタ222をオフにするように保つために高く設定される。輝線25はまた、データライン22jをプレチャージおよびプログラム・サイクル260、262の間、基準電圧源から分離するように保つためにスイッチ・トランジスタ132に連結する。スイッチ・トランジスタ218およびデータライン22jをターンオンする所望の行（例えばが低く選択ライン24iをセットして選ばれる「ith」）は、与えられたプログラム電圧（V_P）にプレチャージされる。矢印250は、データライン22jの静電容量23jを満たすためにプレチャージサイクル260の間、電流の流れを例示する。同時に、セレクトトランジスタ218がつけられるので、ドライブトランジスタ212のゲート-ソース電圧がドライブトランジスタ212をオフにするのに十分なレベルで定まるまで、電流はドライブトランジスタ212の中を流れる。プレチャージサイクル260の終わりに、ドライブトランジスタ212（すなわち、ゲート・ノードで212g）のゲート端子に呈される電圧は、式14によって与えられる：

[00110] 補償サイクル262の間、基準電流I_REFは、データライン22jに適用される。ピクセル回路210は、ドライブトランジスタで直接流れに都合よくピクセル回路210のうちの212を基準電流I_REFに与えない。その代わりに、図4Cに関して記載されているように、基準電流I_REFの少ない部分（I_pixel）だけは記憶コンデンサ216およびドライブトランジスタ212を通過する。基準電流I_REFの多くの部分（I_line）は、データライン22jの静電容量23jをチャージ/放電するために利用される。したがって、ピクセル回路は良い補償および並行して（「同時に」）速い固定を提供して理解される。基準電流I_REFは、このようにデータライン22jに伴う、記憶コンデンサ216および静電容量23jのそれぞれの静電容量の構成によって、データライン22jおよび駆動トランジスタ212で分けられる。

[00111] 図4Cは、ピクセル回路210の補償サイクル262の間、電流パスを例示するために矢印252、252l、252Pについてのラベルがついている。補償サイクル262において、データスイッチ・トランジスタ130はプログラムライン138上に伝達されるプログラム信号（「Prog」）によってオフにされ、基準電流I_REFは電流源234によってデータライン22jに適用される。I_REFは、2つの構成要素に分けられる：データライン22jの静電容量23jを放電するI_lineおよびドライブトランジスタ212によって、そして、記憶コンデンサ216全体に流れるI_pixel。I_pixelの電流パスは矢印252Pで例示され、I_lineの電流パスは矢印252Lで例示される。電流I_lineおよびI_pixelは累積的に基準電流I_REFを形成するためにデータライン22jで接続する。そして、それは矢印252で例示される。データライン22jおよび記憶コンデンサ216の静電容量23jは、このように基準電流I_REFのための電流デバイダとして作用する。式15および16によって与えられるように、これらの構成要素は基準電流I_REFの一定の部分である：

[00112] したがって、I_lineは補償サイクル262の間、一定の率でデータライン22jを放電する。図面の4E及び4Fに示すように、これは、データライン22jの上の電圧低下を作成する。図4Fは、より良い下落電圧ランプを説明するための補償サイクル262の間のデータライン22Jの電圧の強化された図である。図4Fは、よりよく下落電圧ランプを例示する補償サイクル262の間のデータライン22jの電圧の強化された図である。補償サイクル22jの間のデータライン22jの電圧の完全な変化は、式17によって与えられ

[00113] ここで、t_progは補償サイクル262の長さである。基準電流I_REFのI_pixel構成要素は、その閾値電圧、移動度、酸化物-厚および他の第２の順序パラメータ（例えばドレインおよびソース抵抗）の機能であるドライブトランジスタ212のゲート-ソース端子全体の電圧を高める。ドライブトランジスタ212の結果として生じるゲート-ソース電圧は、式18によって与えられる：

[00114] したがって、ドライブトランジスタ212（すなわちゲート・ノード212gの電圧）のゲート電圧は、式19によって与えられる：

[00115] 補償サイクル262の終わりに、記憶コンデンサ216に保存される電圧は、両方のピクセル・プログラム電圧（VP）の機能およびドライブトランジスタ212（例えば、VGの寄与）の特徴であるVP-VR-VGに等しい。プレチャージサイクル260および補償サイクル262は、期間264の間にパネル20のあらゆるのために繰り返される。

[00116] 図4Dは、ピクセル回路210のエミッションサイクル266の間、電流パスを例示するために矢印256についてのラベルがついている。例えば、一旦全パネル20がプログラムされるならば、エミッションサイクル266は基準電圧V_REFでデータライン22jをセットするためにスイッチ・トランジスタ132をオンにすることから始める。基準電圧V_REFでデータライン22jをセットすることは、基準電圧V_REFに記憶コンデンサ216の第２の端子を参照する。基準電圧V_REFは、VDDに等しいために選ばれることができる。エミッショントランジスタ222は、また、エミッションサイクル266の間、オンにされる。図4Dで示すように、スイッチ・トランジスタ132およびエミッショントランジスタ222は、グローバルエミッションコントロール信号を伝達しているエミッションコントロールライン25によって制御されることができる。結果として、式20によって与えられるように、ドライブトランジスタ212のゲート-to-ソース・オーバードライブ電圧は、V_OVである：

[00117] オーバードライブ電圧V_OVは、このようにドライブトランジスタ212の閾値電圧から独立している。ピクセル回路210の効果的ドライブ電流れは、それゆえ、最小限に移動度、酸化物厚および他の様々なTFT装置パラメータのバリエーションに影響を受けるように設計されていることがありえる。

[00118] ピクセルのデータ・ラインを利用している二相のプレチャージおよび補償動作は様々な特定のピクセル・アーキテクチャにおいて実行されることができ、それは次に図5-7に記載されている。図5は、図4Eと関連して記載されている２サイクル補償技術を実装することができる実施形態構成の2つのピクセル回路210a、211aを示している一部のディスプレイ20のための典型的な回路図を例示する。図5のピクセル構造も、ディスプレイ設計者にディスプレイパネル20を別にプログラムされることができ、またはグローバル選択ライン（例えばグローバル選択ライン246）（「GSEL[k]」）によって駆動されることができる多数の部分に分割するオプションを提供する。図5に示される回路図において、ピクセル回路210aはディスプレイパネル20の行「ith」および列「jth」においてある。また、次の行（すなわち、「（i+1）th」）と列「jth」にあるピクセル回路211Aが、図示されている。ピクセル回路210aおよび211aの両方とも、また、ディスプレイパネル20の「kth」セグメントにある。したがって、ピクセル回路210a、211aによって共有される分割されたデータ・ライン248は、部分トランジスタ244を経たデータライン22jに連結する。部分トランジスタ244がオンにされると共に、部分データ・ライン248は電圧を受信する、そして、電流はデータライン22jにあてはまった。しかし、（例えば、部分制御ライン246を決めることによって）部分トランジスタ244がオフにされる間、部分データ・ライン248はデータライン22jに接続していない。

[00119] 「kth」セグメントが「kth」セグメントのためのエミッションサイクルの間、光を発するようにされると共に、図5の構成で例示されるこの分割された特徴によって利用されるデータライン22jがディスプレイアレイ20（それは、自分自身のそれぞれの部分トランジスタによって選択的にデータライン22jに連結する）の他の部分をプログラムすることができることができる。このように、別々の部分は、ディスプレイアレイ20の各々のにプレチャージして、プログラムしておよび／または補償することに利用できる時同時に異なる動作（すなわち、平行な）およびこのことによりいずれの増加もインプリメントするために制御されることができる。さらにまたは代わりに、分割された駆動スキームによって、ディスプレイシステム50の効果的リフレッシュ・レートが増加することができることができる。すなわち、ソース・ドライバ4が事実上無駄である間、（行ごとに）第1のプログラム期間の間の全てのディスプレイパネル20をプログラムして、それから第２のエミッション期間の間に全てのディスプレイパネル20を動かすよりはむしろ、分割された装置は平行した動作を可能にする。ある実施形態実施では、他の半分がエミッションサイクルにおいて操作されると共に、ディスプレイパネル20の半分は第1の期間の間にプログラムされることができる、そうすると、第1の半分がエミッションサイクルにおいて操作されると共に、ディスプレイパネル20の後半は第２の期間の間にプログラムされることができる。他の例では、各々の分割されたデータ・ライン（例えば248）が2つの行のために使われることができるように、ディスプレイアレイは各々2列のピクセルからなる部分に分けられることができる。このような構成において、ディスプレイの「ith」行は、「（2K）th」行とすることができ、ディスプレイの「（i+1）」行は「（2K+1）th」行とすることができ、ここで、Kは0とN/2との間の整数であり、Nは、表示パネル20の行数である。このように、ディスプレイはディスプレイパネル20の2つ以上の行を各々含んでいる複数の部分および選択的にデータライン22jに接続するそれぞれの部分トランジスタを有する各々の部分に分けられることができる。分割されたこの種のディスプレイパネル20はそうすることができるそれから作動する、データライン22jが部分のピクセルにプログラミングおよび／または補償信号を伝達すると共に、各々の部分はデータライン22jに接続し、それから、それぞれの部分は切れることができるデータライン22jが基準電圧V_REFで固定する。

[00120] 図6は、最適に構成される第１および第２のピクセル回路210bおよび211bが図4Eと関連して記載されている２サイクルプレチャージおよび補償サイクル260、262をインプリメントすることを示している一部のディスプレイのための他の回路図を例示する。ピクセル回路210b、211bは、図4B乃至4Dに記載されているピクセル回路210に、同様に配置される。しかし、図6の回路図に示すように、ソース・ドライバ4がディスプレイパネルの向こう側（例えば底面）に配置されることができると共に、基準電流源234はディスプレイパネル20の一方（例えば上部側）に配置されることができる。各々のソース・ドライバ4および基準電流源234は、選択的にそれぞれの較正スイッチ・トランジスタ240（較正制御ライン242によって作動した）およびプログラム・スイッチ・トランジスタ130（プログラム制御ライン138によって作動した）を経たデータライン22jに接続している。

[00121] 図7はまた、適している実施形態構成の更にまだ2つのピクセル回路210c、211cが図4Eと関連して記載されている２サイクルプレチャージおよび補償スキームを経た強化された固定時間を提供することを示している一部のディスプレイのための回路図を例示する。図7に示される回路装置のために、エミッションコントロール・トランジスタがない、そして、このように、電源ライン26iの電圧はプレチャージおよび補償サイクル260、262の間、エミッションを予防するために切り換えられる。電源ライン26iを切り換えることは図5および6に示されるピクセル回路のために、インプリメントされない。そして、それはエミッションコントロール・トランジスタ222を組み込む。しかし、全ての3つの回路構成210a-cは、完全に利用できるソース-ドライバてゲート-ドライバ・マイクロチップと互換性を持つ。２サイクル・プログラム技術を実装することは、タイミングコントローラ（例えばコントローラ2、アドレス・ドライバ8および／または図と関連して記載されている機能に7による4Aを提供するために図1のディスプレイシステム50と関連して記載されているソース・ドライバ4）に、変更態様を必要とすることができる。

[00122] 図8Aは、データライン322jを経た電力供給電圧VDDを提供しているピクセル回路310の追加的な構成を例示する。ピクセル回路310は、図1と関連して上記したディスプレイシステム50でインプリメントされることができる。しかし、示すように、ピクセル回路310は別々のモニタリングラインを利用しない。さらに、ピクセル回路310は別々の電源ライン26iを利用しない。ピクセル回路310は、ピクセルエージングの補償がプログラミングによって同時に起こって、それによってピクセル回路310（減少と同様にトランジスタのスイッチング・スピードの必要条件）のプログラミングに使える時間および／または補償を増やすことができるように構成される。ピクセル回路310は発光デバイス314と直列に連結されるドライブトランジスタ312を含む。そして、それは有機発光ダイオード（「OLED」）または他の電流-駆動発光装置でありえる。ピクセル回路310も、ドライブトランジスタ312のゲート端子に連結する第１の端子を有する記憶コンデンサ316を含む。記憶コンデンサ316の第１の端子およびドライブトランジスタ312のゲート端子はこのように共通のノード312gに電気的に接続している。そして、それは便宜のためにゲート・ノード312gと称される。選択的に選択ライン24iによって作動されるスイッチ・トランジスタ318は312g（そして、このように記憶コンデンサ316の第１の端子およびドライブトランジスタ312のゲート端子）ゲート・ノードをドライブトランジスタ312の第２の端子に連結する。そして、それはドレイン端子でありえる。

[00123] 記憶コンデンサ316の第２の端子はバイアスライン329に接続している。そして、それはピクセル回路310に補償を提供するためにバイアス電流I_biasを提供する。同時に、データ・ライン（補償サイクル262の間）をエミッションすると共に、ピクセル回路210、履行補償より上に記載されている210a-cおよび第一に対する二相の動作のプログラミングはデータ・ライン（プレチャージサイクル260の）をプレチャージして、それから補償を提供するためにバイアス電流（例えば基準電流I_REF）を印加する。しかし、同時に、プログラム・サイクル360の間、バイアスライン329を経たバイアス電流を印加すると共に、ピクセル回路310はデータライン322jを経たデータ・プログラミングを提供する。データライン322jはまた、ピクセル回路210のエミッションサイクル364の間、電力供給電圧VDDを提供するために利用される。

[00124] ピクセル回路310も、エミッションコントロールライン25によって作動されるエミッションコントロール・トランジスタ322を含む。エミッションコントロール・トランジスタ322は、選択的に発光デバイス314をドライブトランジスタ312に接続するためにドライブトランジスタ312および発光デバイス314のドレイン端子の間で配置される。例えば、エミッションコントロール・トランジスタ322は、ピクセル回路310が発光デバイス314をプログラム情報に従う光を発するようにすることができるためにピクセル回路310のエミッションサイクル364の間、オンにされることができる。対照的に、エミッションコントロール・トランジスタ322は、エミッションサイクル366（例えばプログラム・サイクル360）以外のピクセル回路310のサイクルの間、オフにされることができる。エミッションコントロール・トランジスタ322は、エミッションコントロールライン25を経て伝達されるエミッションコントロール信号によって、選択的にオン／オフされる。ピクセル回路310が供給ライン27iの電圧が発光デバイス314をオフにするためにプログラム・サイクル360の間、VSSを増やすように選択的に調整することによってエミッションコントロール・トランジスタ322なしでインプリメントされることができる点に特に注意される。

[00125] 図8Bは、図8Aに示されるピクセル回路310の典型的な動作を例示しているタイミング図である。図8Bに示すように、ピクセル回路310の動作は、プログラムおよび補償サイクル360およびエミッションサイクル364という各々のピクセルのための2つの位相を含む。図8Bに示されるタイミング図において、プログラムおよび補償位相360は、1ピクセルの配列の単一のがプログラムされて、補償した時間である。ディスプレイパネル20の他の行のプログラミングおよび補正は、時間362の間、行われることができる。プログラミングおよび補償サイクル362の間、選択ライン24iはスイッチ・トランジスタ318をオンにするために低く設定され、データライン322jは「ith」に適当なプログラム電圧VPにセットされる。プログラミングおよび補償サイクル360の間、エミッションコントロールライン25は、エミッションコントロール・トランジスタ322をオフにするように保つために高水準に維持される。エミッションコントロールライン25がピクセルの配列の多数のピクセルによって共有されるエミッション制御信号を伝達することができる点に特に注意される。例えば、エミッションコントロール信号は、ディスプレイパネル20の複数の行のピクセルのまたはディスプレイのピクセルの列の全てのピクセルに対するエミッションコントロールラインに、同時に伝達されることができる。

[00126] プログラミングおよび補償サイクル360の間、データライン322jに対するプログラム電圧VPのアプリケーションは、電圧に312gがVP-Vthにほぼ等しいゲート・ノードで発達させる。すなわち、プログラミングおよび補償サイクル360の間、データからの電流の流れは、ドライブトランジスタ312およびスイッチ・トランジスタ318（それは、選択ライン24iによってつけられる）による322jに沿って並んで、ゲート・ノード312gで充電を展開する。ドライブトランジスタ312がどの位置からそれるか、そして、電流がやめるか流れて、ドライブトランジスタ312のゲート-ソース電圧がVthにざっと等しいまで、気流は流れ続ける。そして、ゲート・ノード312gで電圧をVP-Vthにほぼ等しいままにする。このように、ピクセル回路310はプログラム電圧VPがドライブトランジスタ312でピクセル回路310に適用されることができるように構成される。この装置は、ドライブトランジスタ312のゲート・ノード312gに開発され、自動的に記憶コンデンサ316に保存される電圧がドライブトランジスタ312の閾値電圧Vthを補償することを確実にする。

[00127] 駆動トランジスタ312の閾値電圧Vthは、各ピクセルの用法のばらつきパネル20を横切って、（すなわち、ゲート-ソースおよびドレイン-ソース間電圧がその寿命にわたって各個々の駆動トランジスタに印加され）、各ピクセルに印加される温度変化、ピクセル配列における各ピクセルの現像における製造ばらつき等、経時的に変化し得るので、上述の自動補正機能が有利である。

[00128] 加えて、プログラム電圧VPが記憶コンデンサ316の第１の端子に、ドライブトランジスタ312で適用されると共に、ピクセル回路310は記憶コンデンサ316の第２の端子に、バイアスライン329を経たバイアス電流I_biasを適用することによって更にピクセル310の低下を説明する。このように、バイアス電流I_biasは、ドライブトランジスタ312のゲート-ソース電圧が更に調整されることができるためにドライブトランジスタ312（スイッチ・トランジスタ318および記憶コンデンサ316を経た）で、小さい電流を消耗させる。バイアス電流I_biasのためのこの更なる調整は、ドライブトランジスタ312（例えば、移動度、ゲート酸化物、その他による）の電圧-電流挙動における変化（例えば交替制、不統一、その他）を説明することができる。

[00129] プログラミングおよび補償サイクル360後の、選択ライン24iはスイッチ・トランジスタ318をオフにするために高く設定され、記憶コンデンサ316はこのようにバイアスライン329およびゲート・ノード312gの間で浮くことができる。ディスプレイの追加的なのための追加的なプログラムおよび補償サイクル362後の、エミッションサイクル364はバイアスライン329を高い供給電圧VDDにセットすることによって始められる。そして、データライン322jを高い供給電圧VDDにセットして、エミッションコントロール・トランジスタ322を低くオンにするためにエミッションコントロールライン25をセットする。記憶コンデンサ316の第１の端子がドライブトランジスタ312のゲート電圧をセットすると共に、バイアスライン329は高い供給電圧VDDに、それによって記憶コンデンサ316の第２の端子を参照する。プログラミングおよび補償動作を一回のプログラミングおよび補償位相360に組み込むことによって、ピクセル回路310によって都合よくプログラミングのために予約されている時間の長さが別々の、順番にインプリメントされたプログラムおよび補償動作を利用しているピクセル回路と関連して増加することができる。

[00130] 図9Aは、第1の選択トランジスタ417を経たドライブトランジスタ412のゲート端子に接続しているプログラム・コンデンサ416（「Cprg」）を経たピクセル回路410をプログラムするように構成されるピクセル回路410の追加的な構成を例示する。ピクセル回路410も、直接ドライブトランジスタ412のゲート端子に接続している記憶コンデンサ415（「C_s」）を含む。ピクセル回路410は、図1と関連して上記したディスプレイシステム50でインプリメントされることができて、ディスプレイパネル（例えば図1と関連して記載されているディスプレイパネル20）を形成するためにおよび列に配置される複数の類似したピクセル回路のうちの1つでありえる。しかし、示すように、ピクセル回路410は別々のモニタリングラインをフィードバックを提供することのために利用しない。さらに、ピクセル回路410は第1の選択ライン23i（「SEL1」）および第２の選択ライン24i（「SEL2」）を含む。ピクセル回路410も、エミッションコントロールライン25i行（「EM」）および2本の電源ライン26iへの接続、電流源を供給するための27iおよび／またはプログラム情報によるピクセル回路410によって運搬される駆動電流のためのシンクを含む。

[00131] ピクセル回路410は第1の選択ライン23iによって作動される第1のスイッチ・トランジスタ417を含む、そして、第２のスイッチ・トランジスタ418は第２の選択ライン24iによって作動した。ピクセル回路410もドライブトランジスタ412を含む。そして、エミッションコントロール・トランジスタ422がエミッションコントロールライン25iおよび発光デバイス414（例えば有機発光ダイオード）によって作動される。ドライブトランジスタ412、エミッションコントロール・トランジスタ422および発光デバイス414は直列に接続される、エミッションコントロール・トランジスタ422がオンにされると共に、ドライブトランジスタ412で運搬される電流はまた、発光デバイス414で運搬される。ピクセル回路410も、ゲート・ノード412gでドライブトランジスタ412のゲート端子に接続している第１の端子を有する記憶コンデンサ415を含む。記憶コンデンサ415の第２の端子は、電源ライン26iに接続している。第２のスイッチ・トランジスタ418は、ドライブトランジスタ412およびエミッションコントロール・トランジスタ422の間でゲート・ノード412gおよび接続ポイントの間で接続される。プログラム・コンデンサ416は、データライン22jおよび第1のスイッチ・トランジスタ417の間で直列に接続される。このように、第1のスイッチ・トランジスタ417はプログラム・コンデンサ416の第１の端子およびドライブトランジスタ412のゲート端子の間で接続される。その一方で、プログラム・コンデンサ416の第２の端子はデータライン22jに接続している。

[00132] ピクセル回路410の特定のトランジスタは、いくつかの点でピクセル回路210の対応するトランジスタと同様の機能を提供する。例えば、ドライブトランジスタ212と同様の方法で、ドライブトランジスタ412は第１の端子（例えばソース端子）から、電源ライン26iからゲート・ノード412gに印加される電圧に基づく第２の端子（例えばドレイン端子）まで、電流を導く。駆動トランジスタ412を通って導か電流は、電流が発光デバイス214と同様のことを流れるに応じて発光する発光装置414を介して搬送される。エミッションコントロール・トランジスタ222の動作と同様の方法において、エミッションコントロール・トランジスタ422によって、選択的にドライブトランジスタによる流れる電流が発光デバイス414の方向を目指すことができて、発光デバイスの偶然のエミッションを減らすことによってそれによってディスプレイのコントラスト比率を増やす。第２のスイッチ・トランジスタ418は、ゲート・ノード412gに選択的にドライブトランジスタ412の第２の端子を接続するためにスイッチ・トランジスタ218に同様に第２の選択ライン24iによって作動される。このように、第２のスイッチ・トランジスタ418がオンにされると共に、第２のスイッチ・トランジスタは、ドライブトランジスタ412によって、電流パスが412gゲート・ノードに電源ライン26iの間にあると定める。第２のスイッチ・トランジスタ418がオンにされると共に、ゲート・ノード412gの電圧はこのようにドライブトランジスタで電流を運搬するために適切な電圧に適応することができる。

[00133] 図9Bは、図9Aに示したピクセル回路410’と同様の構成の代替ピクセル回路410であるが、第2のスイッチトランジスタ418と直列に接続された追加のスイッチトランジスタ419を有する。追加的なスイッチ・トランジスタ419および第２のスイッチ・トランジスタ418は第２の選択ライン24iによって作動される。そうすると、トランジスタ418、419をオンにするのに十分な電圧で第２の選択ライン24iをセットすることはゲート・ノード412gにドライブトランジスタ412の第２の端子（例えばドレイン端子）を接続する。このように、ピクセル回路410’では、図9Aと関連して記載されているピクセル回路410と同様のドライブトランジスタ412によって、第２の選択ライン24iを起動させることは、供給電圧ライン26iからゲート・ノード412gまで電流パスに提供する。追加のスイッチトランジスタ419を含むことで、しかし、ピクセル回路410’は、ゲートノード412ｇと駆動トランジスタ412の第2選択ライン24Iは、トランジスタ418、419をオフにするために設定されている間の第二の端子と間のリークに優れた耐性を提供しています。ピクセル回路410の動作及び機能の説明本明細書は、それに応じて図9Bに示すピクセル回路410’に適用される。

[00134] 図4A乃至4Fと関連して例示して記載されているピクセル回路210と比較して、図9Aに示されるピクセル回路410は、プログラム・コンデンサ416をゲート・ノード412gに選択的に接続するための第1のスイッチ・トランジスタ417を含む。さらに、ピクセル回路410はゲート・ノードおよび電源ライン26iの間で接続される記憶コンデンサ415を含む。第1のスイッチトランジスタ417は、ピクセル回路410の発光動作時のデータライン22jの（例えば、容量結合されていない）ゲートノード412グラムを絶縁することができる。例えば、第1の選択トランジスタ417が412gデータライン22jからゲート・ノードを分離するためにそれられるように、ピクセル回路410が補償動作またはプログラム動作を受けていないときはいつでも、ピクセル回路410は作動されることができる。その上、ピクセル回路410のエミッション動作の間、記憶コンデンサ415はプログラム情報に基づく電圧を保持して、ドライブトランジスタ412にプログラム情報による発光デバイス414による電流をドライブさせるために、保持された電圧をゲート・ノード412gに印加する。

[00135] 対照的に、再び図4A乃至4Fと関連して上で記載されているピクセル回路210に関連して、選択トランジスタ218がオフにされると共に、コンデンサ216はディスプレイの他の行のプログラミングの間、浮くことができる。このように、エミッション期間266の間に、適切にコンデンサ216を参照するために、ドライブトランジスタ212のゲート端子に印加される電圧が前に印加プログラム電圧に基づくように、データライン22jはデータライン22jに接続しているコンデンサ216の第２の端子を参照するために適当な基準電圧（例えばV_REF）にセットされる。その結果、駆動されているディスプレイの前に、ディスプレイの全てのは、によってプログラム電圧によって全体的にプログラムされる。運転中、データライン22jはエミッション期間の間に基準電圧V_REFに割り当てられる、そして、このように、他のが光を発するようにさせられると共に、プログラミングおよび／または補正はいくつかのに行われることができない。図5と関連して議論されるように、問題に対処して、平行なディスプレイパネル20の異なった部分上の同時の動作を実行する能力を提供するひとつの方法はデータライン22jをピクセル（例えばディスプレイパネルの行の集合）の集まりに分割することである。各々の部分がそれぞれにデータライン22jに接続していて、交替に基準電圧VREFに接続していることができることによって、平行した動作は、ディスプレイパネル20の別々の部分に実行されることができる。

[00136] 同時操作を可能にする別の構成が図9A（又は図9Bのピクセル回路410'）に記載のピクセル回路410によって提供される動作について説明する。表示パネル20の異なる行上の異なる機能（すなわち、補償、プログラミング、および駆動）の同時並列運転は、その増加したデューティ・サイクル、高い表示リフレッシュレート、長いプログラミングおよび/または補償の操作、およびそれらの組み合わせを可能にする。

[00137] 図9Cは、図9A又は図9Bのピクセル回路410 'のピクセル回路410の動作例を説明するタイミング図である。図9Cに示すように、ピクセル回路410の動作は、補償サイクル440、プログラム・サイクル450およびエミッションサイクル460（別の実施形態では、本願明細書において駆動サイクルと称する）を含む。データライン22jがピクセル回路410に補償およびプログラミングを提供するために操作される全ての持続期間は、持続期間t_ROWを有する時間行期間436である。t_ROWの継続期間は、ディスプレイパネル20の数およびディスプレイシステム50のリフレッシュ・レートに基づいて決定されることができる。行期間436は第1の遅延期間432までに始められる。そして、持続期間td1を有する。第1の遅延期間432は、データライン22jがその前のプログラム電圧（他のための）からリセットされて、補償サイクル440を始めることに適している基準電圧Vrefにセットされることができる移行時を提供する。第1の遅延期間432の持続期間td1は、ディスプレイシステム50のトランジスタおよびディスプレイパネル20の数の応答時間に基づいて決定される。補償サイクル440は、持続期間t_COMPを有する時間間隔の間、運び出される。プログラムサイクル450は、持続期間t_PRGを有する時間間隔の間、運び出される。行期間436の開始で、エミッションコントロールライン25i（「EM」）は、エミッションコントロール・トランジスタ422をオフにするために高く設定される。行期間436中の発光制御トランジスタ422をオフにすると、ピクセル回路410が受ける補償とプログラミング操作と、それによってコントラスト比を向上させながら、偶発的放出は、行期間436中にの発光デバイス414を形成して減少する。

[00138] 第1の遅延期間432後の、補償サイクル440は、始められる。補償サイクル440は基準電圧期間442およびランプ電圧期間444を含む。そして、それぞれ、それはt_REFおよびt_RAMPの継続期間を有する。第１および第２の選択ライン423i、424iは、第１および第２の選択トランジスタ417、418上のターンとして、そう補償サイクル440の開始時に低く設定される各々である。基準電圧期間442の間に、データライン22j（「DATA[j]」）は、基準電圧でVrefをはめ込まれる。基準電圧期間442は、したがって、Vrefにプログラム・コンデンサ416の第２の端子の電圧をセットする。

[00139] 電圧データライン22jが基準電圧Vrefから電圧Vref-VAまで減少するランプ電圧期間444までに、基準電圧期間442は続く。ランプ電圧期間444の間に、データライン22jの電圧は、電圧VAによって与えられる量によって減少する。実施形態によっては、ランプ電圧は、プログラム・コンデンサ416によるかなり安定した電流を起こすためにかなり一定の率（実質的に一定の時間導関数を有する）で減少する電圧でありえる。電圧ランプ期間444の間の第２のスイッチ・トランジスタ418および第1のスイッチ・トランジスタ417を経て、プログラム・コンデンサ416は、このようにドライブトランジスタ412による電流Iprgを提供する。プログラム・コンデンサ416を経たピクセル回路410に、このように適用される電流Iprgの量はVA、持続期間t_RAMPおよびプログラム・コンデンサ416の静電容量の量に基づいて決定されることができる。そして、それはCprgと称することがありえる。電流Iprgを決定すると、即座に、ゲート・ノード412gに決める電圧は式19によって決定されることができる。ここで、IprgはI_pixelと置換される。駆動トランジスタ412の閾値電圧等、移動度、酸化膜の厚さを、劣化等の影響を与えるように、このように、補償サイクル440の終了時ゲートノード412グラムの電圧は、トランジスタデバイスパラメータの変動および/または劣化を占める電圧である。ランプ電圧期間444の終わりで、第２の選択ライン24iは第２のスイッチ・トランジスタ418をオフにするために高く設定される。そうすると、ゲート・ノード412gはもはやドライブトランジスタ412で運搬される電流によって調整されることは許されない。

[00140] 補償サイクル440後に、プログラム・サイクル450は、始められる。プログラム・サイクル450の間、第1の選択ライン23iは、第1のスイッチ・トランジスタ417をオンにするように保つために低いままである。実施形態によっては、補償サイクル440およびプログラム・サイクル450は、プログラム電圧を運搬することにランプ電圧を運搬することからの移に、データ・ラインを許す遅延時までに、時間的に短く切り離されることができる。ピクセル回路410を移の間、発生するデータ・ライン上のいかなるノイズからも分離するために、第1の選択ライン23iは、任意に、移の間、第1のスイッチ・トランジスタ417をオフにするために、遅延時間の間に、一時的に高くなることができる。第２のスイッチ・トランジスタ418は、プログラム・サイクル450の間、オフにされるままである。プログラム・サイクル450の間、データライン22jは、プログラム電圧Vpにセットされて、プログラム・コンデンサ416の第２の端子にあてはまった。プログラミング電圧Vpは、発光デバイス414から出射される光の量を示すプログラミング・データに応じて決定され、ガンマ効果、色補正、デバイス特性、回路レイアウト、占めるルックアップテーブルおよび/または式に基づいて電圧に変換される。

[00141] プログラム電圧Vpがプログラム・コンデンサ416の第２の端子に適用されると共に、第1のスイッチ・トランジスタ417およびプログラム・コンデンサ416によって、ゲート・ノード412gの電圧はデータライン22jを有するゲート・ノード412gの容量組み合わせのために調整される。プログラミングサイクル450の間に、補償サイクル440の終了時ゲートノード電圧に対して、例えば、ゲートノード412グラム上の電圧の変化量は、関係(Vp-VREF+VA)[Cs/(Cs+Cprg)]で与えられる。Vpのための適当な値は、プログラム・コンデンサ416および記憶コンデンサ415（すなわち値CprgおよびCs）およびプログラム情報の静電容量を含んでいる機能によって選ばれることができる。プログラミング情報は、プログラミング・コンデンサ416を介して、データライン22jとの容量結合を介して搬送されるので、前のプログラミングサイクル440の開始にゲートノード412グラム上のDC電圧は、ゲートノード412グラムから消去されない。むしろ、ゲート・ノード電圧412gは、ゲート・ノード412gにすでに電圧から加算（または減算）するためにプログラム・サイクル440の間、調整される。特に、補償サイクル440（それはVcompと称することがありえる）の間、ゲート・ノード412gに決める電圧はプログラム動作によって消去されない。−その理由は、次のことにある。ゲート・ノードがデータライン22jを有する容量継手を経て調整されると共に、Vcompはゲート・ノード412g上の直流電圧として作用する。ゲート・ノード412gの最終的な電圧は、、プログラム・サイクル440の終わりで、このようにVcompの付加的な組合せおよびVpに基づく電圧である。例えば、最終的な電圧が、Vcomp+(Vp-V_REF+V_A)[Cs/(Cs+Cprg) ]によって与えられる。プログラム・サイクルは、第1の選択トランジスタ417をオフにして、それによってデータライン22jからピクセル回路410を分離するために高く設定されている第1の選択ライン23iで終わる。

[00142] エミッションサイクル460は、エミッションコントロールライン425iをエミッションコントロール・トランジスタ422をオンにするために適切な低電圧にセットすることによって始められる。駆動サイクル460の開始は、第1の選択トランジスタ417をオフにして、エミッションコントロール・トランジスタ422をオンにすること間の時間的いくらかの分離を許すために第２の遅延期間434までに、プログラム・サイクル450の終了から切り離されることができる。第２の遅延期間434は、トランジスタ417および422の応答時間に基づいて決定される持続期間td2を有する。

[00143] ピクセル回路410が駆動サイクル460の間、データライン22jから切り離されるので、データライン22j行上の電圧レベルから独立しているエミッションサイクル460が実行されてあることがありえる。特に、データライン22jがディスプレイシステム50のディスプレイパネル20の他のに、電圧ランプ（補償のための）および／またはプログラム電圧（プログラミングのための）を運搬するために作動されると共に、ピクセル回路410はエミッションモードにおいて作動されることができる。いくつかにおいて、実施形態（プログラミングおよび補償に利用できる時間）（例えば値t_compおよびt_prog）はデータライン22jがかなり連続的に電圧ランプおよびプログラム電圧の間を行き来するようにさせられるそれに同じもの行の後、ディスプレイパネル21の各々のに、補償およびプログラミング動作を実行することによって最大にされる。そして、それは順番に各々に適用される。エミッションサイクル460が補償およびプログラム・サイクル440、450の中でそれぞれに運び出されることができることによって、データライン22jは、プログラミングまたは補正が行われない浪費的なアイドル・タイムを必要とするの行を防止される。

[00144] 図10Aは、多数のピクセル回路410a、410b、410xがある一部のディスプレイパネルの回路図が共通のプログラム・コンデンサ416kを共有するよう配置したことを示す。ピクセル回路410a、410b、410xは、ディスプレイシステムの編入に適している一部のディスプレイパネル（例えば図1と関連して議論されるディスプレイシステム50）を表す。ピクセル回路410a-xは、ディスプレイパネル（例えば「jth」列）の一般の列の一群のピクセル回路であって、ディスプレイパネルの隣接したにおいてあることができる（（例えば「ith」、「（i+1)th」乃至「（i+x)th」行）。ピクセル回路410a-xは図9A-9Cと関連して同様に上記したピクセル回路410へ形成される。但し、次の場合は除く−ピクセル回路410a-xのグループは410k全て共通のプログラム・コンデンサを共有する。ピクセル回路410a-xは、部分データ・ライン470に接続している各々であるそのにおけるグループは共通のプログラム・コンデンサ416kの第１の端子に、また共通のプログラム・コンデンサの第２の端子はデータライン22jに各々接続されている。

[00145] 共通のプログラム・コンデンサ416kを共有するピクセル回路410a-xのグループは、ディスプレイパネル20のピクセル回路のサブグループであるディスプレイパネル20のセグメントに含まれる。すなわち、410a-xがそうすることができるピクセル回路も含んでいる部分は、ピクセル回路410a-xを有する一般の各々のピクセル回路に及ぶピクセル回路410a-xを有する一般の第1の選択ラインを有するディスプレイパネル20のピクセル回路（SEL1[i]乃至SEL11[i+x]）。セグメント内の複数のピクセル回路の中で、すなわち、同一のデータライン（DATA[j]）に接続されたピクセル回路は、一般的なプログラミングコンデンサ416Kを共有しピクセルセグメント化された放射および第２の洗濯ライン24K、25Kに従って表示パネル20の共通の列の回路を制御する。便宜のために、ピクセル回路410a-x（そして、ピクセル回路410a-xと同じのピクセル回路）の集まりは、本願明細書において「kth」セグメントと称される。

[00146] 416k共通のプログラム・コンデンサを共有することに加えて、調整された傾向の「kth」セグメントのピクセル回路410a-xの全てのそれぞれのエミッションコントロール・トランジスタ（例えばエミッションコントロール・トランジスタ422）を作動する分割されたエミッションコントロールライン425k（「EM[k]」）によって、「kth」セグメントも、作動する。いくつかの実施形態において、全てのディスプレイパネル20は、「kth」セグメントと同様の複数の部分に分けられる。各々の部分は、共通に作動された分割された制御ラインのそばの一部の最少で、制御される複数のピクセル回路を含む。いくつかの実施形態において、各々の部分は、ディスプレイパネルの同等の数を含むことができる。図10Bおよび10Cに関して更に説明されるように、分割されたこの種の表示アーキテクチャは各々の部分（それは、各々ディスプレイパネルの多数の行を含む）のピクセル回路が作動されることができる効率的なプログラムで駆動シーケンスが同時に連続的に各々の行上の補償動作を実行することよりむしろ補償動作を提供するの行を許す。

[00147] 説明の明快さのために、本願明細書において関連される「kth」セグメントは、ピクセル回路の5つの隣接したを含んでいる部分として、実施形態として記載されている。このような方法で、全てのディスプレイパネルは、各々5つの行の部分（「サブグループ」）に分けられることができる。例えば、720行を有するディスプレイパネルは144の部分に分けられることができる。そして、各々ディスプレイパネルの5つの隣接したを有する。しかしながら、本明細書にセグメント化されたディスプレイアーキテクチャの議論は、一般的にそのように限定されるものではなく、本明細書では、セグメントを参照の議論は、一般に、より多くの4行、6行、8行、10行、16行、lなどのような5行未満を有するセグメントに、または、均等に、表示パネル内の行の総数を分割する任意の数の行、または、インターリーブ行（奇数/偶数行）のような表示パネルの隣接しない行を含むセグメントに拡張することができる。

[00148] このように、「kth」セグメントがディスプレイパネルの5つの隣接したを含む、「kth」セグメントの「jth」列のピクセル回路410a-410xがそうすることができる実施形態で、「ith」、「（i+1)th」、「（i+2)th」、「（i+3)th」、そして、「（ディスプレイパネルのi+4)th」行のピクセル回路である。ピクセル回路の各々はそれぞれの供給電圧ライン、第１および第２の選択ラインおよびエミッションコントロールラインへの接続を含む。そして、それはピクセル回路410a-410xを作動するようにさせられる。例えば、「ith」および「jth」列のピクセル回路410aは、供給電圧ライン26i、27iおよび「ith」のための第1の選択ライン23iに接続している。同様に、ピクセルは410bを中で巡回する「（列が接続しているi+1)th」および「jth」は、電圧ライン471、472および第1の選択ライン474（「SEL[i+1]」）を供給する「（i+1)th」行、そして、中でピクセル回路410x「（列が接続しているi+4)th」および「jth」は、電圧ライン475、476および「（i+4)th」行に関する第1の選択ライン478（「SEL[i+x]」）を供給する。「kth」セグメントのピクセル回路の各々は、また、分割された第２の選択された第24kおよび分割されたエミッションコントロールライン25kに接続している。エミッションコントロールラインおよび第２の選択ラインは、「kth」セグメントの各々のピクセルのエミッションコントロール・トランジスタおよび第２のスイッチ・トランジスタが協調において作動されることができるために「kth」セグメントの全てのピクセルによって共有される。

[00149] 図10Bは、図10Aに示される「kth」セグメントの典型的な動作のタイミング図である。図10Bに示すように、「kth」セグメントの動作は、補償サイクル510、プログラム期間520および駆動サイクル530を含む。補償サイクル510およびプログラム期間520の間に、分割されたエミッションが第25kを制御すること（「EM[ k ]」）エミッションコントロール・トランジスタをそれるように保って、このことにより補償またはプログラミングの間、付帯的なエミッションを減らす一組がある。補償サイクル510の間、分割された第２の選択された第24kは、「kth」セグメントの各々のピクセル回路410a-xの第２のスイッチ・トランジスタをオンにするために低く設定される。各々のピクセル回路410a-xのための第1の選択ライン（例えば23i、474、478、その他）はまた、補償サイクル510の間、低く設定される、そして、ランプ電圧はデータライン22jに印加される。このように、補償サイクル510の間、電流は「kth」セグメント（416k、共通のプログラム・コンデンサに印加されるランプ電圧による）のピクセル回路によって運搬される、そして、各々のピクセル回路410a-xのそれぞれのゲート・ノードは電流（それぞれのオンにされた第２のスイッチ・トランジスタを経た）によって調整されることができる。このように、電圧はバリエーションを占める補償サイクルおよび／またはそれぞれのドライブトランジスタ（例えば閾値電圧バリエーションによる低下、移動度バリエーション、その他）の低下の間、ピクセル回路410a-xの各々のそれぞれのゲート・ノードに決められる。ゲート・ノードに決められる電圧は、このようにノードの電圧が図9A-9Cと関連して補償サイクル440の間、確立したゲートと類似している。

[00150] 補償サイクル510の終わりで、分割された第２の選択された第24kは、ピクセル回路410a-xのそれぞれの第２のスイッチ・トランジスタをオフにするために、高く設定される。補償が510を循環させて、補償サイクル510およびプログラム期間520の間でいくらかの分離を提供するために、移行はランプ期間512後の期間514を遅延させることができる。ランプ期間512の間に、ランプ電圧がデータライン22jに印加されると共に、選択ライン（例えば24k選択ライン、23i、474、478、その他）は全て低い。移行遅延期間514の間に、データ・ラインがプログラム電圧を運搬することにランプ電圧を運搬することから切り替えをすると共に、選択ライン（例えば24k選択ライン、23i、474、478、その他）はピクセル回路410a-xをデータライン22jから切り離すために全て高い。移行遅延期間514の継続期間は、データライン22jをランプ電圧発生器および／またはプログラム電圧ドライバ（例えばドライバ4）に接続することに関係しているトランジスタのスイッチング・スピードに基づいて決定されることができる。ランプ期間512の移は、ゲート・ノードのための充分な時間が416k共通のプログラム・コンデンサに印加されるランプ電圧によって発生する電流に関連した適当な電圧で定まることができるのに十分望ましく長い。例示の実施形態において、補償期間510の継続期間は、10マイクロ秒以上もっているランプ終止符512については、15マイクロ秒でありえる。

[00151] 補償サイクル510が完全な、そして、一旦各々のピクセル回路410a-xのゲート・ノードがトランジスタ低下を説明するために適当な電圧で定まったと、データライン22jはプログラム期間520の間に「kth」セグメントの各々のピクセル回路410a-xに、順番にプログラム電圧を印加するために作動される。分割された第２の選択第24kは、プログラム期間520の間、高いままである。図10Bに示すように、プログラム期間520は、遅延間隔（例えば遅延間隔522、524、526、その他）によって交替する各々のピクセル回路（例えば第1のプログラム間隔521、第２のプログラム間隔523、最後のプログラム間隔527、その他）のための一連のプログラム間隔を含む。各プログラム間隔の間、それらの対応する第1のスイッチ・トランジスタを有する410a-xがオンにしたピクセル回路のそれぞれのものは、データライン22jに印加されるプログラム電圧を受信する。プログラム電圧が次のピクセル回路に適当な次の値にセットされると共に、各プログラム間隔の遅延間によってピクセル回路がデータライン22jから分離されることができる。それぞれの第1のスイッチ・トランジスタがデータライン22jからピクセル回路を分離するためにオフにされる前に、データライン22jのプログラム電圧が次のピクセル回路（例えば次の行のピクセル回路）のための値まで更新する場合、例えば、漏話効果は起こる。このように、プログラム間隔の遅延間は、プログラミングの間、漏話効果を減らす。

[00152] プログラミング期間520は、ピクセル回路410aは（「SEL1[i]が"）のための第一の選択ライン423iが低く設定され、データライン22jは、プログラミング電圧Vp[I、J]に設定され、その間に第1の書き込み間隔521で始まる。本願明細書においてVp[i、j ]を使用した特定のフレームの間のディスプレイパネル20の「ith」および「jth」列に適当なプログラム電圧に関連する。さらに、Vp[i+1、j ]適当なプログラム電圧の特定のフレーム、その他の間のディスプレイパネル20の「（i+1)th」および「jth」列に関連する。プログラム電圧の印加は、412g、416k、ゲート・ノード間の容量継手および共通のプログラム・コンデンサを経たデータライン22jのためにピクセル回路410aのゲート・ノード412gで電圧を調整する。ゲート・ノード412gの電圧の調整は、共通のプログラム・コンデンサ412kの電圧分割関係および記憶コンデンサ415（図9A-9Cと関連してピクセル回路410をプログラムすることの記述と同様の）によって伝えられる。第1のプログラム間隔521の終わりで、SEL1[i]はデータライン22jからピクセル回路410aを分離するために高く設定される。データライン22jは、遅延間隔522の間の次のプログラム電圧に適応して、次のプログラム電圧値Vp[i+1j]で定まる第２のプログラム間隔523を始める。第２のプログラム間隔523の間に、SEL1[i+1]は416kピクセル回路410bを共通のプログラム・コンデンサを経たデータライン22jに容量結合するために低く設定される。第２のピクセル回路410bのゲート・ノードは、プログラム電圧Vp[i+1、j]第２のプログラム間隔523の間に基づく量によって調整される。第２のプログラム間隔523の終わりで、SEL1[i+1]はデータライン22jからピクセル回路410bを分離するために高く設定され、データ・ラインは遅延間隔524の間にプログラム他の電圧に適応する。

[00153] プログラム期間520は、順番に、各々のピクセル回路を「kth」セグメントでプログラムすることによって続ける。そして、プログラム間隔の間の行-副が遅延間隔までに切り離される。プログラムされている各々の行のためのそれぞれの第1の選択ラインの各々は、したがって、各々のに対応するプログラム間隔の間に低く設定される。このように、図10Bに示される期間525は、「kth」セグメントの第２乃至最後の行まで、異なったプログラム間隔の適当な数を含む。例えば、「kth」セグメントが5つの行を含む所で、期間525は第3のピクセル回路および第4のピクセル回路のためのプログラム間隔を含む。そして、遅延間隔までに切り離される。プログラム期間520は、それから最後のプログラム間隔527を前の行（期間525の間に）のプログラミングから切り離すために遅延間隔526を続ける。データライン22jは、最終的なプログラム電圧Vp[i+x、j]遅延間隔526の間にセットされる。「kth」セグメントが5つの行を含む実施形態において、値「x」は4でありえる、しかし、一般に、「x」の値は各々の部分の行の数未満である。最終的なのための第1の選択ライン、SEL1[i+x]、最終的なピクセル回路410xのノードがVp[i+x、j]に合う最後のプログラム期間527およびゲートの間、一組は低く共通のプログラム・コンデンサを経た416kデータライン22jを有する容量継手による。最後のプログラム間隔527後の、移行遅延528は、プログラム期間520を終わる。移行遅延528は、遅延を、ディスプレイの次の部分をドライブし始めるように調整するデータライン22jに提供する（例えば「（k+1)th」部分）。漏話SEL1[i+x]を予防することは、最後のプログラム間隔527の終わりで高く設定される。このように、「kth」セグメントの選択ラインの全ては、移行遅延528の間、高い。「kth」セグメントの5つの行を有する実施形態において、プログラム期間はほぼ50マイクロ秒の継続期間を有することができ、それは各プログラム間隔および添付の遅延間隔にほぼ10マイクロ秒を見込む。そして、それは3マイクロ秒に対するほぼ1でありえる。通常、遅延間隔の長さは切換トランジスタの反応速度に依存する、そして、時間はデータ・ラインのプログラム電圧を変えることを要求した。

[00154] プログラム期間520の後、「kth」セグメントは、それからプログラム期間520の間に印加されるプログラム電圧に従うエミッション間隔530の間に、光を発するようにされる。エミッション間隔530の間に、分割された輝線（「EM[k]」）は、電流がそれぞれの記憶コンデンサ（例えば記憶コンデンサ415）によって、それぞれのゲート・ノード（例えばゲート・ノード412g）に保持される電圧による「kth」セグメントの発光デバイスに、ドライブトランジスタの中を流れることができるために低く設定される。補償を繰り返して、ディスプレイパネルの各々の部分のためのプログラムで駆動手順は、単一のフレームにディスプレイパネル20に表示させられる。ドライブ間隔530の終わりで、「kth」セグメントは、他の補償動作を受けて、それから次のフレームのためのプログラム情報を受信する。このように、補償、プログラミングおよびディスプレイの各々の部分のための駆動シーケンスを連続的に繰り返すことは、ビデオにディスプレイパネル20に表示させられる。特定の実施（駆動間隔530の継続期間）において、t_DRIVEはディスプレイのリフレッシュ・レートおよび／または入って来るビデオストリームのフレームレートに依存している。例えば、ほぼ60Hzのリフレッシュ・レートのために、tFRAMEはほぼ16ミリ秒、およびt_DRIVE≒t_FRAME−(t_COMP+t_PRG)でありえる。さらに、各々のフレーム（すなわちt_COMP+t_PRG）のための補償およびプログラム・サイクルの継続期間は、ある程度少なくともディスプレイパネルの部分の数に依存している。特に、持続期間t_COMP+t_PRGは、望ましくより少ない、または、ほぼ等しく、ここで（t_FRAME/nSeg）nSegはディスプレイの部分の数である。望ましく持続期間を選ぶことによって各々の部分が単一のフレームで順番に補償サイクルおよびプログラム・サイクルを受けることができる。その後に、シーケンスは次のフレームを表示するために繰り返される。

[00155] 図10Cは、図10Aに示される「kth」セグメントの典型的な他の動作のタイミング図である。図10Bと類似して、「kth」セグメントの動作は、補償間隔540、プログラム期間550および駆動間隔560を含む。補償間隔540は、ランプ電圧がピクセル回路410a、410b...410xに印加されるランプ期間542については、図12Aと関連して議論される補償間隔510に、同様に開始し、同時に部分に補償動作を提供する。しかし、移行遅延期間544の間に、第1の選択が整列され（例えばSEL1[i]、SEL1[i+1]、...SEL1[i+x]）、切替えられることよりむしろ、低く保たれる全ては、高い。分割された第２の選択第24k行（「SEL2[k]」）は、移行遅延期間544の開始で高く設定される。

[00156] プログラム期間550の間に、それぞれの第1の選択ラインは各々のそれぞれの行のためのプログラム間隔の終わりまで低く保たれる。その位置では、それらは次のプログラム電圧が印加される前に、データライン22jからそれぞれのピクセル回路を分離するために高く設定される。このように、「kth」セグメントの後でプログラムされたピクセル回路は、以前にプログラムされたピクセル回路に印加されるプログラム電圧に関して浮くことができる。一旦特定のピクセル回路に対応するプログラム電圧がデータライン22jに印加されると、データライン22jが異なる値に合う前に、（それぞれの第1の選択ラインによって）それぞれの第1の選択トランジスタはオフにされる。「kth」セグメントの後でプログラムされたピクセル回路が以前にプログラムされたピクセル回路のプログラミングの間、浮くことができるので、第1のスイッチ・トランジスタ（例えば417）がオフにされる前に、それぞれの記憶コンデンサ（例えば415）によって保持される後でプログラムされたピクセル回路のゲート・ノードの調整の量は最も最近データライン22jの電圧で測定される。図10Cの装置は、このように、全体として、第1の選択ライン上のより少ない電圧変化を（SEL1[i]、SEL1[i+1]、...SEL1[i+x]）選択ラインを作動しているアドレス・ドライバ8の負担を容易にする図10Bの装置と比較して考慮に入れる。

[00157] 第1の選択トランジスタ551の全てが、開始する第1のプログラム間隔は、Vp[i、j]にセットされる最低およびデータライン22jを課した。第1プログラミング区間551はSEL1、データライン22ｊが遅延間隔552の間にVpの[i＋1、ｊ]に調整される前に[i+1]に高く設定されて終了する。第1ピクセル回路410aは、データライン22jのから切り離されている間の遅延間隔552の間、次のプログラミング電圧Vp[i+1、j]は、データライン22jの上に充電される。ピクセル回路410bは、第２のプログラム間隔553の間にプログラムされる。SEL1[i+1]は、データライン22jから第２のピクセル回路410bを分離するために遅延間隔554の間に高く設定される。「kth」セグメントのピクセル回路の剰余は各々期間555の間にプログラムされる。そして、上記した最初の2つの行のための手順と同様の方法で、データライン22jの前にデータライン22jから分離されているピクセル回路は次の行のためのプログラム電圧に合う。最終的なプログラミング間隔557は、データライン22jはVpを[i+x、j]との間に調整する遅延間隔556によって先行される。最終的なプログラミング間隔557の終了時に、SEL1は[i+x]は、遷移遅延558の間に高く設定されている点で第一の選択ラインSEL1[i]は、すべてのSEL1[i+1]、...、SEL1[i+X]に高く設定されており、「k番目」セグメントが完全にプログラムされている。一旦「kth」セグメントがプログラムされると、エミッション間隔560はそれぞれの記憶コンデンサに格納されるプログラム情報に従う光を発するためにピクセルを「kth」セグメントにドライブするために始められる。駆動間隔560の間に、ディスプレイの他の部分は、補償および／またはプログラミング動作を提供するために操作される。

[00158] 図11Aは、ゲート・ノードの612g第1の選択トランジスタ617を経て、ドライブトランジスタ612のゲート端子に接続しているプログラム・コンデンサ616を経てプログラムされるように構成されるピクセル回路610の追加的な構成を例示する。ピクセル回路610も、ドライブトランジスタ612のゲート端子およびドライブトランジスタ612のゲート端子がドライブトランジスタ612の中を流れている補償流によれば調整されることができるように構成される第２の選択トランジスタ618に接続している記憶コンデンサ615を含む。ピクセル回路610は、図1と関連して上記したディスプレイシステム50でインプリメントされることができて、ディスプレイパネル（例えば図1と関連して記載されているディスプレイパネル20）を形成するためにおよび列に配置される複数の類似したピクセル回路のうちの1つでありえる。図11Aのピクセル回路610は、いくつかの点でピクセル回路410、410’と類似している図9Aおよび9Bの第２の選択トランジスタ618の構成において異ならない。構成の違いは、ピクセル回路410、410’と比較して、ピクセル回路610の特定のパフォーマンス利点を考慮に入れる。特に、第２の選択トランジスタ618は、直接ゲート・ノード612gに接続していることよりむしろプログラム・コンデンサ616および第1の選択トランジスタ617間の位置に接続している。

[00159] ピクセル回路610と同様に、第一の選択ライン23iと（「SEL1」）および第1選択トランジスタ617を動作させるための第二の選択ライン24iは（「SEL2」）および第2選択トランジスタ618のそれぞれの両方を含む。ピクセル回路410も、エミッションコントロールライン25i（「EM」）への接続を含む。第１および第２の選択ライン23i、24iおよびエミッションコントロールライン25iは、コントローラ2から指示によるディスプレイシステム50のアドレス・ドライバ8によって作動されることができる。プログラム情報はデータライン22jのプログラム電圧として伝達される。そして、それはデータ・ドライバ4によって駆動される。2つの電源ライン26i、27iは、電流源を供給しておよび／またはプログラム情報によるピクセル回路610によって運搬される駆動電流のためにシンクする。上の図9A-9Cにおいてピクセル回路410、410’の議論と同様に、データライン22jはまた、プログラム・コンデンサ616を経たピクセル回路による補償電流を起こすためにランプ電圧によって駆動される。ランプ電圧は、データ・ドライバ4の範囲内のシステムによってまたはランプ電圧がデータライン22jに供給されるの行を要求されるときに、期間の間に選択的にデータライン22jに接続する別々のランプ電圧発生器によって供給されることができる。

[00160] ピクセル回路610も、エミッションコントロールライン25iおよび発光デバイス614（例えば有機発光ダイオードまたはエミッションする他の装置）によって作動されるエミッションコントロール・トランジスタ622を含む。ドライブトランジスタ612、エミッションコントロール・トランジスタ622および発光デバイス614は直列に接続される、エミッションコントロール・トランジスタ622がオンにされると共に、ドライブトランジスタ612で運搬される電流はまた、発光デバイス614で運搬される。ピクセル回路610も、ゲート・ノード612gでドライブトランジスタ612のゲート端子に接続している第１の端子を有する記憶コンデンサ615を含む。記憶コンデンサ615の第２の端子は、記憶コンデンサ615がプログラム情報によって満たされることができるために電源ライン26iにまたは適切な他の電圧（例えば基準電圧）に接続している。プログラム・コンデンサ616は、データライン22jおよび第1のスイッチ・トランジスタ617の間で直列に接続される。このように、第1のスイッチ・トランジスタ617は612gプログラム・コンデンサ616およびゲート・ノードの第１の端子の間で接続される。その一方で、プログラム・コンデンサ616の第２の端子はデータライン22jに接続している。

[00161] 上記したように、第２のスイッチ・トランジスタ618は、プログラム・コンデンサ616および第1の選択トランジスタ617間の位置およびドライブトランジスタ612およびエミッションコントロール・トランジスタ622間の位置の間で接続される。このように、第２の選択トランジスタ618は、第1の選択トランジスタ617によるドライブトランジスタのゲート端子に接続している。この構成では、トランジスタ418、図9bのピクセル回路410'での419の配置と同様に、駆動トランジスタ612のゲート端子は、直列の2つのトランジスタ（すなわち、第1および第2の選択トランジスタ617,618）によって発光制御トランジスタ622から分離される。
直列に2つのトランジスタによってゲート・ノード612gを駆動電流の経路から切り離すことは、612gゲート・ノードの電圧に影響することからドライブトランジスタ612のソース/ドレイン端子に対する影響を予防することによってドライブトランジスタ612で漏出流を減らす。

[00162] 再び図9Aおよび11Aを参照すると、ピクセル回路610の特定のトランジスタは、いくつかの点でピクセル回路410の対応するトランジスタと同様の機能を提供する。例えば、ドライブトランジスタ412と同様の方法で、ドライブトランジスタ612は第１の端子（例えばソース端子）から、電源ライン26iからゲート・ノード612gに印加される電圧に基づく第２の端子（例えばドレイン端子）まで、電流を導く。駆動トランジスタ612を通って導か電流は、電流が発光デバイス414と同様に流れに応じて発光する発光装置614を介して搬送される。エミッションコントロール・トランジスタ422の動作と同様の方法において、エミッションコントロール・トランジスタ622によって、選択的にドライブトランジスタ612による流れる電流が発光デバイス614の方向を目指すことができて、非エミッション期間の間に発光デバイス614の偶然のエミッションを減らすことによってそれによってディスプレイのコントラスト比率を増やす。選択ゲートノード612グラムのプログラミング電圧および/または補償電流によって影響されることを可能にするゲートノード612グラムにプログラミング・コンデンサ616を接続する第1の選択トランジスタ617は、データライン22jとの容量結合によるプログラミング・コンデンサ616を介して搬送される。ピクセル回路610も、612gゲート・ノードおよび電源ライン26i（または適切な他の電圧）の間で接続される記憶コンデンサ615を含む。第1のスイッチ・トランジスタ617によって、ゲート・ノード612gがピクセル回路610のエミッション動作の間、データライン22jに分離される（例えば、容量結合されなくて）ことができる。

[00163] 第２の選択トランジスタ618は、第1の選択トランジスタ617を経て、ゲート・ノード612gに選択的にドライブトランジスタ612の第２の端子を接続するために第２の選択ライン24iによって作動される。このように、第１および第２の選択トランジスタ617、618がオンにされると共に、ドライブトランジスタ612でゲート・ノード612gの電圧が適切な電圧に適応することができるために補償電流を運搬するために、ドライブトランジスタ612によって、電流パスはゲート・ノード612gに電源ライン26iの間で提供される。第2の選択トランジスタ618はまた、選択的にプログラミング・コンデンサ616を接続するために操作され、第1の選択トランジスタ617は発光制御トランジスタ622を介してOLEDコンデンサンス（「C_oled」）624にプログラミング・コンデンサ616を放電することにより、プログラミング・コンデンサ616をリセットするために、オフにされている。プログラム・コンデンサ616をリセットすることは、ディスプレイ上の前のフレームの効果を最小化するために補償およびプログラミングの前に実行されることができる。

[00164] 第1の選択トランジスタ617がオフにされると共に、ピクセル回路610はデータライン22jから影響のない記憶コンデンサ615に保存される充電による発光デバイス614による電流をドライブする。このように、ピクセル回路410と類似して、ピクセル回路610と同様の複数のピクセル回路を含んでいるディスプレイアレイは、一般のデータ・ラインに接続している他の人が補償またはプログラム動作を経験すると共に、いくつかのピクセル回路が光を発するようにされることができるために作動されることができる。換言すれば、ピクセル回路610は異なる機能（例えばプログラミング、補償、エミッション）が平に実行されるの行を許す。

[00165] 図11Bは、図11Aのピクセル回路610の典型的な動作を記載しているタイミング図である。ピクセル回路610の動作は、リセット・サイクル630、補償サイクル640、プログラム・サイクル650およびエミッションサイクル660（別の実施形態では、本願明細書において駆動サイクルと称する）を含む。データライン22jがピクセル回路610に補償およびプログラミングを提供するために操作される全ての持続期間は、持続期間t_ROWを有する行期間636である。t_ROWの継続期間は、ディスプレイパネル20の行の数およびディスプレイシステム50のリフレッシュ・レートに基づいて決定されることができる。

[00166] リセットされたサイクル630は、第1の位相632および第２の位相634を含む。最初のフェーズ632の間、発光制御ラインEM[i]は、発光制御トランジスタ622をオフにして、ピクセル回路からの発光を停止するハイに設定される。一旦エミッションコントロール・トランジスタ622がオフにされると、駆動電流は発光デバイス614の中を流れるの行を止める、そして、発光デバイス614全体の電圧は電圧（V_OLED(Off)）を離れてOLEDへ行く。エミッションコントロール・トランジスタ622がオフにされると共に、電流はドライブトランジスタ612の中を流れるの行を止める、そして、第1の相632の間のドライブトランジスタ612に対する応力は減少する。

[00167] 例えば、発光デバイス614はVSSに接続している陰極およびノード614aでエミッションコントロール・トランジスタ622に接続している陽極を有する有機発光ダイオードでありえる。第1の位相632終了後、VSSと関連して、ノード614aの電圧は、V_OLED(Off)で定まる。第２の位相634の間、第２の選択ライン24iがまた、低い間、エミッションコントロールライン25iは低く設定される、そして、データライン22jは基準電圧V_REFにセットされる。このように、第２の選択トランジスタ618およびエミッションコントロール・トランジスタ622はV_REFに負うデータライン22j行間のプログラム・コンデンサ416を接続するためにオンにされ、ノード614aはV_OLED(Off)にチャージした。ドライブトランジスタ612の入口がリセットされたサイクル630の間、影響されないように、第1の選択トランジスタ617は第２の位相634の間、第1の選択ライン23iによって寄せつけられない。

[00168] 発光デバイス614は、OLED静電容量624（「C_OLED」）と並列に接続されて例示される。そして、それは発光デバイス614の静電容量を表す。（エミッションコントロール・トランジスタ622および第２の選択トランジスタ618を介して）第２の位相634の間、CprgをC_OLEDに接続することによってCprg 616の電圧がC_OLED 624に実質的にエミッションすることができるように、OLED静電容量624は一般にプログラム・コンデンサ616の静電容量より大きい。OLED静電容量624は、このようにCprg 616の電圧をエミッションして、それによってプログラム・コンデンサ616をリセットするためにソースまたはシンクとして作用する。第２の位相634の間、Cprg 616およびC_OLED624は直列に接続される、そして、2つの静電容量でより小さいもの全体に適用されている電圧低下の大半については、VSSおよびV_REFの電圧違いは電圧分割関係に従うそれらの間で割り当てられる。Cprg全体の電圧は、C_OLEDがCprg.より大きいと考えているV_REF+V_OLED-VSSに近い。OLED 614がV_OLED(Off)で定まることができるノード614aで、第1の位相632および電圧の間、それられるので、第２の相634の間のノード614a上の電圧変化はOLED 614をターンオンするには不十分である。そうすると、付帯的なエミッションは起こらない。

[00169] リセットされたサイクル630後の、第１および第２の選択ライン23i、24iおよびエミッションコントロールライン25iは補償サイクル640、プログラム・サイクル650および駆動サイクル660を提供するために作動される。そして、それは、図9Cと関連して詳細に議論されるサイクル440、450、450をプログラムして、駆動して、補償と同様の各々である。リセットされたサイクル630後のピクセル回路610の動作がピクセル回路410、410’の動作とかなり同様であるので、すでに上で議論されて、補償サイクル640、プログラム・サイクル650および駆動サイクル660は、短く後述するだけである。

[00170] ランプ電圧は、プログラム・コンデンサ616を経たピクセル回路610による補償電流を運搬するために補償サイクル640の間、データライン22jに印加される。データライン22jが基準電圧V_REFで一定の状態に保たれる基準電圧期間642によって、補償サイクル640は、始められる。ランプ期間644の間に、かなり恒常的な時間誘導剤でドライブトランジスタ612および第２のスイッチ・トランジスタ618による電流を運搬して、ゲート・ノード612gが運搬された電流によって調整されることができるために、データライン22jの電圧は、V_REFからVAまで減少する。プログラム・サイクル650の間、第1の選択トランジスタ617がオンにされる、そして、第２の選択トランジスタ618がオフにされると共に、データライン22jはプログラム電圧VPにセットされる。一つ以上の遅延期間（例えば期間652）は、リセット・サイクル630、補償サイクル640、プログラム・サイクル650および駆動サイクル660を切り離すことができる。

[00171] 表示はこれまでにより高いピクセル密度によって求められている。そして、それはデザイナーに面積につきピクセルの数を増やすためにこれまでにより小さい領域を有するピクセル回路を作製するように影響を与える。スペースを保存するために、可能なときはいつでも、ピクセル回路デザイナーは、できるだけ多くの構成要素を減らして、より小さい構成要素を使用するの行を期待する。減少する静電容量は使用され、それは本質的にデータ・ラインに対するダイナミックな効果により影響する。リセットされたサイクル630のプログラム・コンデンサ616をリセットすることは補償サイクル640およびプログラム・サイクル650の間の従来のフレームの効果を減らして、ダイナミックな効果を緩和して、それによってプログラム・コンデンサのための減少する静電容量値のより抜きを考慮に入れる。そして、それは回路のスペースにレイアウトを取っておいて、ピクセル密度の増加を考慮に入れる。

[00172] 図12Aは、多数のピクセル回路610a、610b、610xがある一部のディスプレイパネルの回路図が616k共通のプログラム・コンデンサを共有するよう配置したことを示す。ピクセル回路610a、610b、610xは、ディスプレイシステムの編入に適している一部のディスプレイパネル（例えば図1と関連して議論されるディスプレイシステム50）を表す。ピクセル回路610a-xは、ディスプレイパネル（例えば「jth」列）の一般の列の一群のピクセル回路であって、ディスプレイパネルの隣接したにおいてあることができる（（例えば「ith」）「（i+1)th」乃至「（i+x)th」行）。ピクセル回路610a-xは図11A-11Bと関連して同様に上記したピクセル回路610へ形成される。但し、次の場合は除く−ピクセル回路610a-xのグループは616k全て共通のプログラム・コンデンサを共有する。ピクセル回路610a-xは、部分データ・ライン666に接続している各々であるそのにおけるグループは共通のプログラム・コンデンサの616k第１の端子に、また共通のプログラム・コンデンサの616k第２の端子はデータライン22jに各々接続されている。

[00173] 共通のプログラム・コンデンサ616kを共有するピクセル回路610a-xのグループは、ディスプレイパネル20のピクセル回路のサブグループであるディスプレイパネル20のセグメントに含まれる。ピクセル回路610a-xを含んでいる部分は、また、ピクセル回路610a-x（すなわちピクセル回路610a-x（SEL1[i]乃至SEL11[i+x]）を有する一般の第1の選択ラインを有するディスプレイパネル20のピクセル回路）を有する一般の行の各々のピクセル回路に及ぶことができる。部分のピクセル回路の複数の中で、ディスプレイパネル20（すなわち同じデータ・ライン（DATA[j]）に接続しているピクセル回路）の一般の列のピクセル回路は、616k共通のプログラム・コンデンサを共有して、25k、24k、分割されたエミッションおよび第２の選択ラインによって制御される。便宜のために、ピクセル回路610a-x（そして、ピクセル回路610a-xと同じのピクセル回路）の集まりは、本願明細書において「kth」セグメントと称される。

[00174] 説明の明快さのために、本願明細書において関連される「kth」セグメントは、ピクセル回路の5つの隣接した行を含んでいる部分として、実施形態として記載されている。このような方法で、全てのディスプレイパネルは、各々5つの行の部分（「サブグループ」）に分けられることができる。例えば、720の行を有するディスプレイパネルは144の部分に分けられることができる。そして、各々ディスプレイパネルの5つの隣接した行を有する。しかしながら、本明細書にセグメント化されたディスプレイアーキテクチャの議論は、一般的にそのように限定されるものではなく、本明細では5行を有するセグメントを参照の議論は、一般に、より多くの又は4列、6列、8行、10行、16行、１など5行未満を有するセグメントに、または、均等に、表示パネル内の行の合計数を分割する行の数、インターリーブ行（奇数/偶数行）のような表示パネルの隣接しない行を含むセグメントに拡張することができる。

[00175] 図12Bは、図12Aに示される「kth」セグメントの典型的な動作のタイミング図である。「kth」セグメントの動作は、リセットおよび補償期間670、プログラム期間680および駆動サイクル690を含む。リセットおよび補償期間670は、「kth」セグメントの発光デバイスが分割されたエミッションコントロールライン25k行（「EM[k]」）の動作によって、オフにされる第1の位相672を含む。第1の位相672の間、「kth」セグメントの各々のピクセル回路のエミッションコントロール・トランジスタ（例えば622）はオフにされる。そして、それによって各々のピクセル回路の発光デバイスがそれらのそれぞれの外れた電圧で定まることができる。第1の位相672の後に、分割された第２の選択された第24k行（「SEL2[k]」）およびEM[k]が25k各々の部分のための616kプログラム・コンデンサが各々のそれぞれの部分のOLED静電容量（例えばC_OLED）にエミッションすることが低くできる両方の集合である第２の相674が続く。第２の位相674（「エミッション位相）の間、一般のデータ・ラインのための各々の部分のOLED静電容量は、分割されたデータライン666で平に接続される。平行した被接続OLED静電容量の総静電容量は、このように616k分割されたプログラム・コンデンサの電圧をエミッションして、616k分割されたプログラム・コンデンサからそれによって効果から前のフレームを取り除くためにソースまたはシンクを提供する。

[00176] 第１および第２の位相672、674後の、分割されたプログラム・コンデンサは、第２の位相674の間、データライン22jに適用される基準電圧V_REFに従うリセットである。分割されたエミッション第25kは、それから補償およびプログラミング動作の間、付帯的なエミッションに対して「kth」セグメントの発光デバイス614を妨げるために高く設定される。補正は、参照期間676の間のVREFに対するデータライン22jを初期化して、それからランプ期間678の間にデータライン22jのランプ電圧を印加することによって行われる。ランプ電圧は、VREFからVREFまで変化する−かなり恒常的な時間誘導剤を有するVA補償電流が616k分割されたプログラム・コンデンサで運搬される。セグメント（例えば選択ライン23i、662、664、その他）および分割された第２の選択された第24kの第1の選択ラインは、部分のそれぞれのドライブトランジスタの入口が616k分割されたプログラム・コンデンサによってピクセル回路によって運搬される補償流によって調整されることができるためにランプ電圧の印加の間、低い状態に保たれる。このように、電圧はバリエーションを占める補償サイクルおよび／またはそれぞれのドライブトランジスタ（例えば閾値電圧バリエーションによる低下、移動度バリエーション、その他）の低下の間、ピクセル回路610a-xの各々のそれぞれのゲート・ノードに決められる。

[00177] リセットおよび補償期間670後の、補償電圧を部分の各々のピクセル回路の記憶コンデンサに取り付けるために、SEL2[k]はプログラム期間680の間に高く設定される。「k番目」セグメント内の行を順次、それぞれの第1の選択ライン（SEL1[I]、SEL1[i+1]、...、SEL1[i+ X]）の行ごとにプログラミング中を選択することで、プログラムされた順に電圧です遅延間隔によって分離された間隔は、プログラミング期間680に含まれる。適当なプログラム間隔の間に、各々の行のためのプログラム電圧は、データライン22jに印加される。各々のそれぞれの行のプログラミング後の、それぞれの第1の選択ラインは、分割されたデータ・ライン666からドライブトランジスタを分離して、すでにプログラムされたピクセルの電圧に影響することのない部分の次のピクセル回路のプログラミングを考慮に入れるために高く設定される。ピクセル回路は、それから駆動期間690の間にそれらのそれぞれの記憶コンデンサ（例えば記憶コンデンサ615）に保存される電圧に従う光を発するようにされる。プログラム期間680および駆動期間690はこのようにプログラム期間520、550と類似し、そして、駆動期間530、560は図10B-10Cと関連して上記を議論した。

[00178] 図13Aは、分割されたディスプレイで駆動単一のフレームのためのタイミング図を例示する。図13Aのタイミング図がディスプレイパネルが各々多数の部分に分割される装置にゆだねる実施形態が5つの行を有して、第1の部分が5による行1を含むように、第２の部分は10、その他で行6を含む。最終的な部分はNRによる行Yを含む。ここで、NRはディスプレイの行の数である、そして、YはNR未満のナンバー4である。しかし、本開示は、5つの行を有する部分にまたは隣接したを有する部分に限られていない。例えば、2つの行を有する分割されたディスプレイは、変わったの中で全て偶数および第２の部分の全てを含む第1の部分を形成されることができる。他の例では、分割されたディスプレイは、変わったおよび変わった列のピクセル、ピクセルを変わったおよび列にさえ含んでいる第２の部分、ピクセルを行さえおよび変わった列にさえ含んでいる第3の部分およびピクセルを行さえおよび列にさえ含んでいる第4の部分を含む第1の部分を含むことができる。セグメントの他の例はまた、本開示に適用可能であるが、しかし、簡潔にするためには、セグメント化されたディスプレイに本明細書に記載の駆動方式は未満、または5行以上の非隣接行を含むセグメント、および行の一部のみを含むセグメントとを有するセグメントに適用されることに留意することで十分である。

[00179] 図13Aを参照すると、データライン表示システム50（例えば、22j、22ｍなど）の行は1乃至5（最初のセグメント）は、補償サイクル（701）で補正し、その後、行1乃至５に駆動されるプログラミングサイクル（702）にプログラムされ、発光周期（703）の光を発光させる。補償、プログラミングおよびエミッションのシーケンスは、例えば、図10B-10Cに示されるタイミング図によって、実行されることができる。第1の部分のための補償サイクル（701）およびプログラム・サイクル（702）の継続期間は、持続期間t_SEGMENTを有する。セグメントの数が比較的大きい所で、tSEGMENTの継続期間が、t_SEGMENT≒t_FRAME/（セグメントの数）によってほぼ与えられることができる。第1の部分（702）のプログラミング後の、データ・ライン（例えば22j、22m、その他）は10（704）、プログラム・サイクル（705）およびエミッションサイクル（706）による行6のピクセルに、補償サイクルを提供するようにされる。手順は補償を提供し続ける、そして、最終的な部分（NRによる行Y）までのディスプレイパネル20の全ての部分に対するプログラミングは補償サイクル（708）およびプログラム・サイクル（709）にドライブされる。

[00180] 他の実施形態において、各々の部分のためのそれぞれの分割されたプログラム・コンデンサをリセットするために、リセットされた期間は、補償期間701、704、708の前に起こることができる。リセットされた期間は図10A乃至−12Bと関連してより上に議論されるリセットされたサイクルと類似し、第1の位相および第２の位相を含む。第1の位相の間、部分の発光デバイスは、発光デバイス（そして、OLED静電容量）全体の電圧が電圧を離れてOLEDで定まることができるために分割されたエミッションコントロールラインによってオフにされる。第２の位相の間、分割されたプログラム・コンデンサがOLED静電容量を接続していること、基準電圧が分割されたプログラム・コンデンサをリセットして、ピクセル回路の動作上の前のフレームの影響を減少させるためにデータ・ラインに印加されると共に、分割されたプログラム・コンデンサをエミッションする。リセットされた期間を含んでいる実施形態において、t_SEGMENTの継続期間は、概略的に補償サイクル701、プログラム・サイクル702およびリセットされた期間の第２の位相の継続期間の合計である。t_SEGMENTが、すなわち、各々の部分がデータライン22jおよびデータライン22jを作動する持続期間がリセットされた期間の第1の位相の間、部分から分離されることを示すので、リセットされた期間の第1の位相はt_SEGMENTに含まれない。そして、第１および第２の選択ラインは第1の位相（例えば672）の間、高く設定される。

[00181] 図13Aのタイミング図によって提供される駆動スキームによって、ドライバ4によってかなり連続的に利用されるデータ・ライン（22j、22m、その他）が、全てのピクセルが光およびいずれも発しなくされるところがプログラムすることを受ける期間および／または補償動作を必要とすることなく、ランプ電圧および／またはプログラム電圧を運搬することができる。それによって本開示の態様によって提供される平行した動作スキームは、プログラミングおよび／または補償のための利用できる時間を最大にする。さらにまたは代わりに、本開示の態様によって提供される平行した動作スキームは、平行した動作スキーム通りに作動されるディスプレイシステムによって提供されることができるフレームレートを最大にする。

[00182] さらに、ピクセルが全ての時ほとんどサイクルを駆動する際にあるの行を許すことによって、それらはプログラムされていないかまたは補償しなかった。そして、第1のスイッチ・トランジスタ417および記憶コンデンサ415のためにディスプレイが100%アプローチしているデューティサイクルで作動することはあり得る。その結果、発光デバイスは50%のデューティサイクルで作動しているディスプレイのざっと半分の強度を有する光を発するようにされることができて、各々のフレームでまだディスプレイから出る同じ累積的な軽い出力を維持することができる。このように、本開示によって可能にされる比較的高いデューティサイクルによって発光デバイスが減少された強度で光を発することができる。そして、それは減少された駆動電流と一致する。減少された駆動電流で発光デバイスおよび駆動トランジスタを駆動することは、比較的あるより、少ないエージング（「劣化」）まで、それらの構成要素に発光デバイスおよび／または駆動トランジスタの半伝導材料に対する比較的より電気応力を生成するより高い駆動電流を有するケースを生じさせる。

[00183] 図13Bは、図13Aのタイミング図に示される駆動スキームに対応するフローチャートである。フローチャートの動作はしかし図10Aにおいて例示される実施形態ディスプレイシステムに、一般に参照に記載されている。そして、フローチャートも図12Aにおいて例示されるディスプレイシステムに向いている。次の部分は、補償（710）に適当な値まで、部分によって共有される選択ラインを調整することによって選ばれる。例えば、図10Aに示されるディスプレイパネル構成で、分割された第２の選択された第24kは、ランプ電圧によって発生する電流が駆動トランジスタで運搬されることができるために、低く設定される、そして、分割されたエミッション第25kは、プログラミングおよび補償の間、付帯的なエミッションを予防するために、高く設定される。図12Aに示されるディスプレイパネル構成において、選択ラインはリセットおよび補償（図12Bのリセットおよび補償期間670の間の動作と同様の）を提供するように調整されることができる。選択された部分のピクセルは、それから補償動作（712）を受ける。補償動作はデータライン22j上の電圧ランプを生成することによって行われることができる。そして、それは対応する電流を部分（例えば410a-x）のピクセルに印加するために416k共通のプログラム・コンデンサに適用される。各々の第1の選択ライン23i、474、478は、また、オンにされる関連する第1のスイッチ・トランジスタ（例えば417、617）を保つために補償動作の間、低く設定される。補償動作の間、ピクセル回路410a-xのゲート・ノードは、駆動トランジスタ閾値電圧における変化を説明している電圧に自動調節する。自動調整は第２のスイッチ・トランジスタによるそれぞれのドライブトランジスタを通過している電流のために起こる。そして、それは駆動トランジスタのゲート・ノードを調整する。

[00184] 補償動作は、分割された第２の選択された第24kを経た第２のスイッチ・トランジスタをオフにすることによって終わる。選択されたセグメント化された各ピクセルは、その後、一度に1行を電圧プログラムされる。最初の行は、低セグメント（714）の最初の行のための第一選択ライン（例えば、23iの）を設定することによって選択される。部分の第1のは、それから第1の行（716）のピクセルに適当なプログラム電圧を印加するためにデータ・ラインを決めることによってプログラムされる。ピクセルおよび記憶コンデンサ415のゲート・ノードを切るために第1の行（例えば23i）のための第1の選択ラインは、データライン22jおよびプログラム情報から記憶コンデンサ415によって保持される。セグメント内の次の行は、（718）を選択し、それは最初の行（720）と同様にプログラムされた電圧である。セグメント内のすべての行がない（722）がプログラムされていない場合、セグメントの次の行が選択され（718）および（720）及びプログラムされたセグメント内のすべての行がプログラムされるまで処理を繰り返す。

[00185] 一旦部分の全てのがプログラムされる（722）と、駆動動作は部分（724）に実行される。駆動動作（724）の間、部分のための分割されたエミッション第24kは、部分の各々のピクセルのエミッショントランジスタ（例えば422、622）が駆動トランジスタ（例えば412、612）を経た発光デバイス（例えば414、614）に、電流を運搬することができるために低く設定される。プログラム情報がデータ・ライン上の現在値の中でそれぞれに各々のピクセル回路の範囲内で記憶コンデンサによって保持されるように、第１および第２のスイッチ・トランジスタは駆動動作の間、部分の各々のピクセル回路においてオフにされる。駆動動作（例えば駆動サイクル530、560、690）の選択された部分集合については、駆動スキームはディスプレイ（710）の次の部分を選び始めることに戻る、そして、動作は再び最初のセグメントに戻ることまで次の部分および各々の連続した部分に繰り返される。ビデオディスプレイで単一のフレームは、連続した補償の間で通過する時間およびディスプレイの同じ部分のプログラミング動作において表示される。

[00186] 図14Aおよび14Bは、図9Aおよび9Bに示されるそれらのようなピクセル回路の装置パラメータにおける変化を与えられるピクセル電流におけるパーセンテージ・エラーの実験の結果を提供する。特に、ピクセル電流におけるパーセンテージ・エラーが発光デバイスから発光におけるパーセンテージ・エラーまで相関する点に注意される。−その理由は、次のことにある。発光デバイスは装置を通過している電流に比例して、光を発する。図14Aは、ピクセル回路410’からピクセル電流におけるシミュレーションされたエラーを提供する図9Bのピクセル回路がグレイスケール・データ値の範囲でプログラムされる、そして、ドライブトランジスタ412が40%（例えば、0.8から1.2まで）の移動度のバリエーションを有するときに示す。図14Aに示すように、ピクセル電流におけるエラーは、大部分のグレイスケール価格のための約6%の下にあって、ドライブトランジスタ412上の40%の移動度変化についてさえ、非常に低いピクセル電流のための約10%に近づく。

[00187] 図14Bは、ピクセル回路410’からピクセル電流におけるシミュレーションされたエラーを提供する図9Bのピクセル回路がグレイスケール・データ値の範囲でプログラムされる、そして、ドライブトランジスタ412が3.5V（例えば、-0.5Vから-4.0Vまで）変化する出発点電圧を有するときに示す。図14Bに示すように、ピクセル電流におけるエラーは、大部分のグレイスケールのための約6%の下にあって、ドライブトランジスタ412上の3.5Vの閾値電圧変化についてさえ、非常に低いピクセル電流のための約8%に近づく。

[00188] 図14Aおよび14Bに示されるシミュレーションされたエラー結果を成し遂げたピクセル回路410’は、表1に示すようにトランジスタ部品で下に配置された。このように、表1はピクセル回路410’の構成要素のための潜在的値の単一の非制限するリストを提供する。コンデンサ値に関して、試験が270fFで200fFおよびプログラム・コンデンサで記憶コンデンサで実行された点に注意される。一般に、プログラミング・コンデンサ、CPRG、ストレージキャパシタ、Csの容量値は、ランプ（例えばランプの最小値から最大値までの電圧変化）、および所望のバイアス電流のダイナミックレンジを介して生成されるランプ電圧およびプログラミング・コンデンサは、表示タイミングを計算することができる。例えば、ダイナミックレンジが4Vである所で、Cprgは230fFであり、Csは15台のs補償サイクルの間、所望のバイアス流を印加する170fFでありえる。

表1：図9Bに示されるピクセル回路の回路要素の典型的な値
[00189] 図14Aおよび14Bは、両方の移動度バリエーションまたは閾値電圧バリエーションのためのドライブトランジスタ412の低下が本願明細書において記載されているピクセル回路によってかなり補償されることを示す。通常、本願明細書において記載されているピクセル回路は、ドライブトランジスタが、式14-20との関係にて、例として説明したように、ドライブトランジスタ（VT、Coxなど）のパラメータに従うそのゲート電圧を調整することができるために電流を印加することによって補償を提供する。示すように本願明細書において、プログラミング（例えば図8A-8B）または以下のプログラミング（図4A-4F）の間、補償動作は、プログラミング（例えば図9A-9C）の前に実行されることができる。さらに、態様および別に本願明細書において記載されているピクセル回路および駆動スキームの特徴は、単一のピクセル回路の別に記載されている特徴および／または動作のスキームを結合するために修正されることができる。例えば、補償の間、ドライブトランジスタで電流を起こすランプ電圧の用途は図4A-4Fのピクセル回路210に適用されることができる、または、データ・ライン上のバイアス流の用途は図9A-9Cのピクセル回路410に適用されることができる、または、図8Aのピクセル回路310は図9A-9B、その他の記憶コンデンサ415と同様の第２のコンデンサを含むために修正されることができる。

[00190] 図15Aは、各々のための第1の選択ラインを調整する734が分割する制御ライン（「CNTi」）を含んでいる一部のゲート・ドライバ8を示している回路図である。例えば、アドレス・ドライバ8は、各々の部分（例えば分割されたエミッション第25kおよび分割された第２の選択された第24k行）の範囲内で共有されるラインのための出力を含む。アドレス・ドライバ8はまた、ディスプレイアレイの各々の部分に、第1の選択ライン740を生成するために制御ライン734と組み合わさるゲート出力（「ゲートk」）を含むことができる。図15Aに示すように、ゲート出力738は、制御ライン734によって作動される第1のスイッチ730を経た第1の選択ライン740に接続している。逆の制御ライン「（/CNTi」）、736は第２のスイッチ732を制御する。第２のスイッチ732の一方は、高圧ライン（「Vgh」）742に接続している。第２のスイッチ732の向こう側は、電気的にゲート出力738に接続しているもの以外の第1のスイッチ730のノードに接続している。すなわち、第２のスイッチ732は、電気的にまた、第1の選択ライン740に接続している第1のスイッチ730のノードに接続している。第２のスイッチ732が閉じる、そして、第1のスイッチ730が開いている間、第２のスイッチ732はこのように第1の選択ライン740に高圧第742の電圧を運搬する。選択的に、ゲートの出力を受信することは、制御ライン734および逆の制御ライン736の現状に従い、738または高圧第742を出力した。

[00191] CNTiのラインがハイであるとき、逆制御ライン736は、このように、制御ライン734とは逆の信号を提供するように構成され、/ CNTiのラインは低く、逆もまた同様である。スイッチ734、736は、それぞれ、制御ライン734および逆の制御ライン736上の信号によって、選択的に開閉されるスイッチである。そうすると、第２のスイッチ732が閉である間、第1のスイッチ730は開いており、逆もまたどうようである。このように、制御ライン734が高い（そして、逆の制御ライン736は、低い）ときに、第1の選択ライン630は第２のスイッチ732を経た高圧ライン742行上の高電圧を受信する。そして、それは閉じる。制御ライン734が低い（そして、逆の制御ライン736は、高い）ときに、第1の選択ライン740はゲート出力738の電圧を受信する。

[00192] 図15Bは、第1の選択ラインを最初の2つの部分に提供するために用いる最初の2つのゲート出力750、760の線図である。従って、第一のゲート出力（「ゲート＃0」）750は、最初の5行は、ディスプレイの最初のセグメントを含む、ディスプレイの最初の5行、751から755までの行を選択するために接続することができる。第1のゲート出力750は、制御ライン734のうちの1つによって制御されるスイッチを経た各々の第1の選択ライン751-755に接続している。最も少なくいくつかの実施形態に加わり、ゲート出力750および各々の第1の選択ライン751-755とのスイッチで切り替え可能な結合は、図15Aに示される装置と同様のスイッチで切り替え可能な接続である。各々のスイッチで切り替え可能な接続は制御ラインおよび逆の制御ラインによって制御される2つのスイッチ（スイッチ730、732と同様の）を含むことができる。そして、それぞれ、もう一方が離れてそうであると共に、この種のその1つのスイッチは動いている（ライン734、736と同様の）、そして、制御ライン値に従い、第1の選択ラインはゲート出力750の電圧か高圧Vghを受信する。

[00193] 一つの実施形態において、第1の制御ラインCNT1が高く設定されると共に、第1の行751（「SEL1(1)」）のための第1の選択ラインは高圧Vghを受信する。CNT1が高い間、SEL1(1) 751および第1のゲート出力750間のスイッチは開いている、したがって、SEL1(1) 751は第1のゲート出力750の電圧を受信しない。しかしながらCNT1がハイの間、「/CNT1」と呼ぶCNT1の逆に低く設定され、SEL1（1）751に接続されたスイッチは、第一のゲート出力750（図示せず切り替えないしかし、同様に、図15Aのスイッチ622）に配置され、VghにSEL1（1）を接続するようにオンにされる。このように各々図15Bに示される箱に入れられたスイッチは、図15Aに示すように配置される2つのスイッチが選択的に第1の選択ライン751-755をゲート出力750か高圧Vghに接続する。

[00194] 図15A-15Bにおいて配列されるにつれて、第1のゲート出力750が低い場合にだけ、SEL1(1) 751は低い、そして、第1の制御ラインCNT1もまた低い。第1のゲート出力750が高いときに、期間の間に、例えば第1の部分が補償および／またはプログラミングのために選ばれていない期間の間に、それから、SEL 1(1) 751は常に高い、CNT1が低い、そして、SEL 1(1) 751が第1のゲートから高電圧を受け取るかどうか、750を出力する、さもなければ、CNT1は高い、そして、SEL 1(1) 751は高圧第742から高電圧を受け取る。第1の部分の他の行のための第1の選択ライン752-755は、同様に配置される。このように、第1のゲート出力750が低く設定されるときに、第1の部分の第1の選択ライン751-755は期間の間に第1の部分のピクセルのそれぞれの第1のスイッチ・トランジスタをオンにするために低いだけである、さもなければ、第1の選択ライン751-755は高いままである。

[00195] 第２のゲート出力760はディスプレイの第２の部分のための第1の選択ライン761-765に接続している、そして、各々の第1の選択ライン761-765は第２のゲート出力760の電圧か制御ライン信号に従う高圧Vghを受信する。制御ライン信号（例えば、CNT1、CNT2、...、CNT5）は、第二のセグメントのための第1の選択ラインを駆動するために使用される最初のセグメントのための第1の選択ラインを生成するために使用される。図15A-15Bに示すように第1の選択ラインをそれぞれのセグメントにドライブするために用いる各々のゲート出力については、（ゲート出力750、760と同様の）別々のゲート出力は、ディスプレイアレイの各々の部分のために含まれる。最終的な部分は、最終的なゲート出力（「ゲート#n」）によって制御される第1の選択ラインによってドライブされる。各セグメントが5行を含む実施例では、最後のセグメントは、このように行n×5+1乃至n×5+5を包含し、セグメントの数に対するインデックスで「ゲート＃0」と呼ばれる最初のセグメントで反射される「（n +1）」番目のセグメントである。セグメントの例の5行では、セグメントの総数は、（行数）/5で与えられる。

[00196] 上記の説明、例えば、ゲート出力750、760、および制御ライン等の各種信号の便宜のためには、「出力」として記載される。しかしながら、例えば、図1に示す表示装置50のアドレスドライバ8のようなアドレスドライバの実装が、本明細書に記載のピクセル回路を動作させるために、必要に応じて発光制御ラインを、それぞれ第1選択ラインの出力を備えた一体型ユニットとして構成された第二選択ラインセグメント化、および/またはセグメント化され得ることが理解される。特に、本開示によって構成されるアドレス・ドライバは、例えば、制御ラインによって作動されるスイッチの一つ以上によって配置されることができる。そして、スイッチ730、732がアドレス・ドライバに図15A、アドレス・ドライバに対する内臓または外部に示される。

[00197] 諸事例では、スイッチ730、732はトランジスタでありえる、そして、制御ライン734および逆の制御ライン732はスイッチ730、732を開閉するためにこのことにより選択的にトランジスタのチャネル領域の伝導率を制御するためにトランジスタの入口に接続していることができる。

[00198] 図16は、第1の選択ライン信号を生成するために制御ラインを利用しているアドレス・ドライバによって作動されるディスプレイアレイのためのタイミング図である。図16に示されるタイミング図は補償を提供する。そして、図10Bまたは図12Bに示されるタイミング図と同様のディスプレイの「kth」セグメントのための動作をプログラムして、ドライブする。しかし、図16のタイミング図は、第1の選択ラインを生成するために制御ライン734をを使用する（例えば、CNT1、CNT2、...、CNT5）。選択ラインを生成する制御ライン734の動作を説明するために、 図16のタイミング図は、図10Bに用いられる選択ラインの発生を示し、それに応じて補償サイクル510、プログラミングサイクル520、および図16に示す駆動サイクル530は、図10Bのそれぞれのサイクルに対応する。

[00199] ゲート出力ライン（「Gate[k]」）は、補償サイクル510を始めるために低く設定されて、プログラム期間520によって低い状態に保たれる。Gate[k]信号は、ほとんどこのように分割された輝線（「EM[k]」）に対向するものである。しかし、Gate[k]信号は移行遅延528の開始時に高く設定されるのに、分割された輝線は移行遅延528の後まで低くならない。Gate[k]信号が低く設定される全ての期間の間に、制御ラインのそれぞれのものが低いときに、「kth」セグメントの第1の選択ラインは低く、制御ラインのそれぞれのものが高いとき、第1の選択ラインは高い。したがって、「kth」セグメントの補償を考慮に入れる図10Bおよびピクセル回路410、410’のプログラミングの第1の選択ラインのタイミングの議論は、図16に示される制御ラインのタイミングにあてはまる。特に、第1の選択ラインが各それぞれのプログラム期間551、553、その他終了後高くなることまで低い状態に保たれて、また、ゲート出力を使用して実行されることができて、図10Cに示されるタイミングを提供するように最適に構成されるラインを制御する所で、運転することは図10Cの中でスキームする点に注意する。加えて、リセットされた動作を提供するために図12Aのディスプレイシステムを作動するために図12Bに示されるタイミングスキームは、図12Bのタイミングスキームを提供するように構成されるゲート出力および制御ラインを使用して提供されることができる。

[00200] 「k番目」セグメントの補償とプログラミングに続いて、次のセグメント、すなわち、「k番目」セグメントを次のセグメントは、ゲート出力ラインの低制御ラインCNT1に、門[K+1]、設定することによって開始され、CNT2、。 。 。、CNT5はセグメント」第k +1」の最初の選択ラインに第1選択ライン信号を生成するために、前のサイクルからのタイミングを繰り返します。なお、「k番目」セグメントのゲート出力ゲート[k]が高いため、「k番目」セグメントの最初の選択ラインセグメント「（k +1）番目」の補償およびプログラミング中に高いままであることに留意されたい。

[00201] ディスプレイアレイの各々の部分に再生利用される制御ラインによる分割された方法の第1の選択ラインを調整することによって、少なくとも、別にディスプレイアレイの各々の第1の選択ラインへの動機を生成するアドレス・ドライバと関連して、いくつかの計算重荷は、アドレス・ドライバから取り除かれる。図15Aおよび15Bに示されるそれらと同様のスイッチを含んでいるアドレス・ドライバは制御ライン信号および各々のゲート出力信号だけを生じることを必要とする、そして、ディスプレイの各々の行への第1の選択ライン動機はゲート出力信号および制御ライン信号による切換装置を経て発生する。アドレス・ドライバはまた、分割された輝線信号を出すことができる、そして、分割された第２の選択ラインは信号を送る。

[00202] 図17Aは、各々のデータ・ラインをディスプレイパネルにドライブするための統合した電圧ランプ電圧発生器780を有するソース・ドライバ770のブロック図である。
いくつかの実施形態において、ソース・ドライバ770が、データ電圧および／またはランプ電圧をディスプレイシステムのプログラムおよび補償ピクセル回路に提供するために図1に示されるディスプレイシステム50のデータ・ドライバ4として使われることができる。ソース・ドライバ770も、データレジスタ774およびデジタル／アナログ変換器（「DAC」）778を含む。データレジスタ774は、情報772がディスプレイアレイの各々のデータ・ライン（例えば790a、790b、その他）に与えるようにプログラムすることに対応するデジタルデータを格納する。プログラム情報772は、ビデオ・データソースから伝達されるビデオ・データ列でありえて、コントローラ（例えばディスプレイシステム50のコントローラ2）を経て提供されることができる。データレジスタ774は、接続776を経たDAC 778に、デジタルデータを伝達する。DAC 778は、デジタルデータをプログラム電圧に変換して、一つ以上のアナログ出力ライン784のプログラム電圧を印加する。DAC 778は電気抵抗はしごまたは電気抵抗石鹸泡タイプDACでありえる。そして、それは所望の電圧出力を提供するためにアナログ出力ライン784に選択的に接続している正確なレジスタの配列を経た電圧出力を変化させることを生成する。通常、ディスプレイアレイの各々の列のための1つのアナログ出力ライン784があることがありえる、または、マルチプレクサがアナログ出力ラインを共有するために用いる各々の列のための1つ未満のアナログ出力ライン784が多数の列の間にあることがありえる。

[00203] データライン790A、790B、790℃、データライン22j、22ｍとに対応して、図1のディスプレイシステム50および本明細書で提供される様々なピクセル回路構成に関連して説明した。データ・ライン790a-cは、ディスプレイシステムのピクセルにプログラム電圧（DAC 778から）またはランプ電圧（ランプ電圧発生器780から）を供給する。バッファ789を経て、各々のデータライン790a-cは、アナログ出力ライン784およびランプ第782に接続している。バッファ789は、DAC 778およびランプ電圧発生器780をディスプレイパネルのロードから分離する。DACに影響することからパネルの積荷を予防すると共に、バッファ789は電圧をDAC 778および／またはランプ電圧発生器780の出力に従うデータ・ライン790a-cを条件にするアンプと考えられることができる。各バッファ789は、交互のDAC778または二つのスイッチ786,788を介してランプ電圧発生器780に接続されている。第1のスイッチ786は、DAC 778からバッファ789をアナログ出力ライン784に接続する。第２のスイッチ788は、ランプ電圧発生器780からバッファ789をランプ第782に接続する。スイッチ786、788は、補償間隔の間のランプ電圧を運搬して、プログラム間隔の間にDAC 778からプログラム電圧を運搬するために制御信号（例えば、コントローラ4および／またはアドレス・ドライバ8から）によって作動される。

[00204] ランプ電圧発生器780は、望ましく図9-13に関して本願明細書において記載されている補償機能を提供することに適しているかなり恒常的な時間誘導剤を有するランプ第782の時間-変更電圧を発生する。特に、ランプ電圧発生器780からの時間-変更電圧は、ピクセル回路のゲート・ノードがピクセル回路の性能低下によって調整されることができるためにプログラム・コンデンサ（例えばコンデンサ416、416k、616、駆動トランジスタ412で補償電流を起こす616k、612）に適用されることに適している。

[00205] ランプ電圧発生器780は、コンデンサ（すなわちコンデンサとの連続接続の電流源）全体のランプ第782に接続している電流源を含むことができる。ランプ電圧発生器780はまた、デジタル値の連続を変えている時間を受信しているデジタル／アナログ変換器（「DAC」）を含むことができる。そして、それはそれによって時間-変更電圧ランプを一般に定めている電圧の変更1回連続を生じる。ランプ第782に提供される電圧ランプが連続的に増減しているように、要求されるにつれて、デジタル値の連続は連続したデジタル値でありえるかまたは単調に増減しているデジタル値でありえる。

[00206] ランプ電圧は、下落電圧ランプまたは、選ばれる特定のピクセル回路構成に従う時間に関して、傾いている電圧ランプでありえる。電流がピクセル回路の駆動トランジスタで引かれるように、本願明細書において議論されるピクセル回路の多数は下落電圧ランプを記載する。しかしながら、開示されているピクセル回路は、共同譲受の（米国特許出願公開第2010/0207920として公開された同時係属中の）米国特許出願第12/633,209号において少なくともいくつかのピクセル回路が開示されている傾斜電圧ランプを利用して、ピクセル回路内部のコンデンサの両端のバイアス電流を生成するためにデータラインに印加され、それはリファレンスとして全体が本明細書に組み込まれる。

[00207] 図17Bは、ソース他のドライバ770’のブロック図であり、ランプ電圧をディスプレイパネルの各々のデータ・ラインに提供して、周期的デジタル／アナログ変換器（「周期的DAC」）799を含む。作動する周期的DAC799が内部でランプ電圧を生成して、ランプ電圧は所望の出力電圧に対応する電圧と比較してある、そして、ランプ電圧が所望の出力電圧にマッチするときに、周期的DAC 799はプログラム情報に対応する値を保持して、バッファ679に出力電圧を提供する。

[00208] 周期的DAC 799の範囲内の内部ランプ電圧世代はランプ信号回線796にランプ値798を選択的に提供することによって補償ために、データ・ライン790a-cに、ランプ電圧を印加するために利用されることができる。そして、ランプ値798はバッファ789にランプ信号を出力するために周期的DAC 799にそれを示す。DAC778はスイッチ792、抵抗型のソースドライバ770と同様に、794を選択的に環状のDAC799は、プログラミング電圧又はランプ電圧を出力するかどうかを決定するために活性化される。第1のスイッチ792が閉じるときに、データレジスタ774は周期的DAC 799の入力に接続している、そして、周期的DAC 799はプログラム・データに対応するプログラム電圧を出力する。第２のスイッチ794が閉じる（そして、第1のスイッチは、開いている）ときに、ランプ値798は周期的DAC 799の入力に接続している、そして、データ・ライン790a-cは周期的DAC 799で発生するランプ電圧を備えている。いくつかの実施形態において、ランプ値798は、所望のダイナミックレンジの指示および／またはバッファ789への出力である電圧ランプのタイミング（例えば増加/減少率）を含むことができる。

[00209] ピクセルが巡回するようなものは本願明細書において開示したかなり恒常的な時間誘導剤を有する790a-cがそうすることができるラインが補償電流を起こすデータに、17Bがランプ値に提供する図の中で770が17Aソース・ドライバ770’と想像するソース・ドライバと同様の駆動トランジスタ駆動トランジスタの入口がピクセル回路（例えば駆動トランジスタの閾値電圧変動、移動度の変化または通用している電圧特徴に影響している他の要因、その他）の性能低下によれば調整される。

[00210] 図18Aは、ソース・ドライバ4から出力端子840の数を減らすためにデマルチプレクサ839を組み込んでいるディスプレイシステム800である。デマルチプレクサ839は、複数のデータ・ライン（例えばデータ・ライン840a-c）との結合およびソース・ドライバ839の単一の出力端子840を提供する。データ・ライン840a-cは本願明細書においてDL[j] 840a、DL[j+1] 840bおよびDL[j+2] 840cと称され、「jth」「（j+1)th」、そして、ディスプレイシステム800のピクセル列の「（j+2)th」データ・ラインに関連する。デマルチプレクサ（例えばデマルチプレクサ839）に接続しているソース・ドライバ4の各々の出力端子を配置することによって、ソース・ドライバ4はNが1ピクセルの配列に提供されるデータ・ラインの総数であるN/n出力端子を有することができる、そして、nは各々のデマルチプレクサから出る出力の数である。換言すれば、ソース・ドライバ4の出力端子の数は、各々のデマルチプレクサの出力の数倍に減少する。

[00211] 実施形態目的のために、図18Aにおいて例示されるディスプレイシステム800は、ソース・ドライバ4の「kth」出力端子840（「OUT[k]」）に接続している単一のデマルチプレクサ839を例示する。デマルチプレクサ839は、一つずつ順番にOUT[k]第840を3本のデータ・ライン840a、840bおよび840cに連結するためにコントローラ2から制御信号825によって作動される。データ・ライン840a-cは、例えば、RGBディスプレイの単一のピクセル位置のための赤・緑・青サブピクセルと一致することができるかまたはディスプレイアレイの一般の行の3つの他のピクセルでありえる。さらに、デマルチプレクサ839は順番にOUT[k]第840を3未満または3以上のデータ・ライン（例えば2つのデータ・ライン、4つのデータ・ラインなど）に連結することができる。

[00212] しかし、いくつかのデータ・ラインがプログラミングのために選ばれるときに、電流のためのプログラム電圧がデマルチプレクサを経たデータ・ラインに印加される前に、デマルチプレクサを組み込んでいるディスプレイシステムはプログラミングの間、課題に遭遇する。これらの課題は図18Bと関連して次に記載されている。そして、それはデマルチプレクサを利用しているディスプレイアレイのためのタイミング図である。図18Bのタイミング図に示すように、プログラム・サイクル850の間、（「SEL[i]」として分類されて）選択ライン834は低く設定される。データ・ライン840a（「DL[j]）、840b（「DL[j+1]）および840c（「DL[j+2]」）は、それから制御ライン825によるデマルチプレクサ839によって、順番に選ばれる。第1のプログラムサブサイクル851の間、OUT[k] 840はVP[j]にセットされる。そして、それはピクセル配列の「jth」列のためのプログラム電圧である。デマルチプレクサ839は、jth列（DL[j]）840aのためのデータ・ラインに、電圧VP[j]を伝達する。第２のプログラムサブサイクル 852の間、OUT[k] 840はソース・ドライバ4によってVP[j+1]に合う、そして、デマルチプレクサ839はDL[j+1] 840bに電圧VP[j+1]を伝達する。同様に、第3のプログラムサブサイクル 853の間、OUT[k] 840はソース・ドライバ4によってVP[j+2]に合う、そして、デマルチプレクサ839はDL[j+2] 840cに電圧VP[j+2]を伝達する。

[00213] しかし、データ・ライン840a-cの比較的大きい寄生的な静電容量841a-cのためのパーツで、ディスプレイをプログラムする際の課題は、起こることができる。特に、データ・ライン840a-cの寄生的な静電容量841a-cは、かなりそれぞれのピクセル回路810a-cの記憶静電容量（例えば記憶コンデンサ816）より大きい各々である。データ・ライン840a-cの寄生的な静電容量841a-cの結果、が再びプログラムされるまで、前にプログラムされたのプログラム電圧はデータ・ラインの寄生的な静電容量に保持される。（例えば、第1のプログラムサブサイクル 851の開始時に）選ばれるとき、DL[j+1] 840bおよびDL[j+2] 840cは前にプログラムされたのためのプログラム電圧を任されている各々である。そして、それはそれらのそれぞれの寄生的な静電容量841b、841cに維持されている。寄生的な静電容量841b、841cはそれぞれの選択されたピクセル回路810bおよび810cに、電圧源のような働きをする。そして、それは前にプログラムされたのためのプログラム電圧によってプログラムされる。一旦pixel[i,j+1] 810bのための適当なプログラム電圧VP[j+1]が第２のプログラムサブサイクル 852の間、DL[j+1] 840bに適用されると、pixel[i,j+1] 810bは新しいプログラム電圧（すなわち、pixel[i,j+1] 810bはその状態を変えることができなくてもよい）によって、更新されることができない。ピクセル回路がデータ・ラインの寄生的な静電容量において保持される前の行の値によって「プログラムされる」ときに、課題は起こることができる。例えば、一旦pixel[i,j+1] 810bが前の行のプログラム電圧（第1のプログラムサブサイクル 856の間）によってプログラムされるならば、電流のプログラム電圧（例えば、第２のプログラムサブサイクル 852の間）を印加することは比較的かなりのライン静電容量のために、ピクセル回路810bの状態に影響しない。

[00214] 同様に、pixel[i,j+2] 810cは第3のプログラムサブサイクル 853の間、電流のためのプログラム電圧によって、更新されることができない。−その理由は、次のことにある。pixel[i j+2 ]、DL[j+2] 840c.の寄生的な静電容量841cに格納される前の行のためのプログラム電圧による第1のプログラムサブサイクル 851の間、セットする一旦プログラミングが終了していると、エミッションサイクル854（「駆動サイクル」）はエミッションコントロールライン836が低く設定されて、いずれであるかについてあとに続く。低くエミッションコントロールラインを決めることは、気流が記憶コンデンサ816に格納されるプログラム情報に従うドライブトランジスタ812で、発光デバイス814へと流れることができるためにエミッショントランジスタ818をオンにする。図18Aに示すように、エミッションコントロールライン836は、複数のピクセル回路（例えばピクセル回路810a-c）のためのエミッションサイクル854を始めることができて、同時にディスプレイシステム800のピクセル列の全てのピクセルのためのエミッションサイクル854を始めることができる。ピクセル回路が正しいのためのプログラム情報によって、適切にプログラムされないディスプレイシステムにおいて、エミッションサイクル854の間、表示される結果として生じるイメージは、歪曲で苦しむ。

[00215] しかし、不適当にプログラムピクセル回路に関する上記の課題は、図18Cのタイミング図に示すように、プログラムスキームを調整することによって対処されることができる。図18Cは、プログラミングのためのピクセル810a-cを選ぶ前に各々のデータライン840a行-cの寄生的な静電容量841a-cをプレチャージするためにソース・ドライバ4、デマルチプレクサ839およびアドレス・ドライバ8の動作を例示しているタイミング図である。図18Cに示すように、選択ライン834が高いままであると共に、第1のプレチャージしているサイクル861はDL[j] 840aの寄生的な静電容量841aに、プログラム電圧VP[j]を負わせるために運び出される。第２のプレチャージしているサイクル862はDL[j+1] 840bの寄生的な静電容量841bに、プログラム電圧VP[j+1]を負わせるために運び出される、そして、第3のプレチャージしているサイクル863はDL[j+2] 740cの寄生的な静電容量841cに、プログラム電圧VP[j+2]を負わせるために運び出される。

[00216] サイクル861、862、863をプレチャージすること後の、プログラム選択されたサイクル864は、運び出される。プログラム選択されたサイクル864の間、選択ライン834（「SEL[i]」）はピクセル810a-cを選ぶために低く設定される。そして、それはそれからそれぞれのデータ・ライン840a-cのそれぞれの寄生的な静電容量841a-cに格納されるプログラム電圧によってプログラムされる。寄生的な静電容量841a-cがピクセル回路810a-cの記憶コンデンサの静電容量より非常に大きいので、寄生的な静電容量841a-cはピクセル回路810a-cに電流のためのプログラム電圧に更新することを強いるために電圧源として作用する。エミッションサイクル866は、プログラム選択されたサイクル864に続く。プログラム選択されたサイクル864の継続期間は、サイクル（例えば第1のプレチャージしているサイクル861）をプレチャージしている個人のうちの1人の継続期間に等しくありえるかまたは全てのサイクル861、862、863をプレチャージすることの累積的な継続期間に等しくありえる。通常、プログラム選択されたサイクル864の継続期間は、十分な時間をそれぞれの寄生的な静電容量841a-cに格納されるプログラム電圧によって更新されるピクセル回路810a-cに提供するために選ばれる。

[00217] 他のオプションが電流のためのプログラム電圧を更新することを対象にするために利用できる点に特に注意される。例えば、アドレスライン（「選択ライン」）の数はデマルチプレクサ839の出力の数倍に増加することができる、そして、同じのピクセルは順番に別にそれぞれのデータ・ライン840a-cに、プログラム電圧を印加する際のデマルチプレクサ839の命令に従う各々の選択を整列配置するのに選ばれることができる。例えば、ディスプレイシステム800の追加的な選択ラインの溶液を実行することは選択ラインSEL[i,1]、SEL[i,2]およびSEL[i,3]を提供することによって達成されることができる。そして、それぞれ、それは「ith」の第1で、第２で第3のプログラムサブサイクルsの間、選ばれる。しかし、このような方法で望ましくなく選択ラインの数を増やすことは、ピクセル・ピッチ（「ピクセル密度」）を減少させる。

[00218] プログラミング選択サイクル864は、寄生容量のプリチャージサイクル図18Cに861、862、863次のように示されるが、しかしながら、プログラミング選択サイクル864は、一致させることができる、または少なくとも部分的にプリチャージサイクルの終わりで（例えば、第3プリチャージサイクル863）と重なる。例えば、プログラム選択されたサイクル864は、同時に、起こることができて、第3のプレチャージしているサイクル863と同じ持続期間を有することができる。あるいは、プログラム選択されたサイクル864は、第3のプレチャージしているサイクル863の間、始まることができて、第3のプレチャージしているサイクル863の端を越えて伸びる持続期間を有することができる。

[00219] 本開示の態様はまた、増強プログラミングは、ディスプレイのリフレッシュレートを増加させ、それによって、排除さえディスプレイからちらつきの知覚を減少させる、もしくはするセトリング時間を有するディスプレイを駆動するためのシステムおよび方法を提供する。この開示は、すでに上記した実施形態ピクセルおよびパネル・アーキテクチャを使用しているフリッカー自由な動作を成し遂げる多数の技術を記載する。

[00220] スキームをドライブしているフリッカー自由なパネルは、視覚的に例示されるが、特定のピクセル回路または表示アーキテクチャに、限られていない。画像のちらつき及び画像のちらつきの知覚を除去する溶液の起源を以下に説明する。

[00221] 上記の通りに、いくつかのピクセル回路がVDDを組み込むことができることプログラム・サイクルおよび他の非エミッションサイクルの間、エミッションに対してピクセル回路のOLEDを妨げようにプログラムする間、切り換える。この方法は良いコントラスト比率を確実にすることに効果的である、しかし、それは作動中に可能なイメージフリッカーの出所を導くことができる。加えて、自由なパネル動作スキームおよび建築が特に本願明細書において開示したフリッカーは、エミッションサイクルが全てのフレーム時間の間持続しない機構を作動している他のパネルに一般化されることができる。

[00222] 図19Aは、50%のデューティサイクルを有する表示単一のフレームのためのプログラムおよびエミッションシーケンスを絵によって例示する。規則的なプログラムスキームは、図19Aにおいて絵によって例示される。ここで、フレーム時間900（「TF」）の半分は、順番にパネルをプログラムするために用いる。例えば、フレーム時間が16msである例示では、ディスプレイパネルは8msでプログラムされる。パネル・プログラミング時間902の間に、供給電圧情報（例えば電圧ライン26i）は、ピクセルが光を発するの行を防止するために低電圧に設定される。電圧源としか発光時間904の間に、VDDへ高くトグルされる。イメージフリッカーの認識は、プログラム時間902までに切り離されるフレーム間のエミッション時間904の周波数から生じる。

[00223] 図19Aに示すように、フレーム時間900（例えば、16ミリ秒）902は、ピクセルプログラミングおよび/または補償動作を受信しながら表示が暗いその間例えばの持続時間、8ミリ秒を有するプログラミング時間を含む。エミッション期間904の周波数が60Hzであることがありえる、しかし、効果的周波数が供給電圧を切り換える際の遅延のために、60Hzの下に僅かにあることがありえる。それゆえに、表示されたイメージがビューアのための周縁バージョンの角度で特にフリッカーの適度なレベルを呈することは、可能である。それにもかかわらず、全体のデューティサイクルを変えることのないエミッション期間804の周波数を増やすためにプログラムおよびエミッションシーケンスを変えることが可能である。ノーフリッカプログラミングを達成するいくつかの方法が図23Bに図面の図19Bと関連して以下に説明される。

[00224] 図19Bは50%のデューティサイクルを有する表示単一のフレームのための実施形態プログラムおよびエミッションシーケンスを絵によって例示する。そして、それはディスプレイと関連するフリッカを減少させるのに適している。イメージフリッカ問題を軽減するために、図19Bにて図示したように、一連の駆動機構は、使用されることができる。この駆動機構の基礎は、サブ期間914中に放出相を分割し、その間にアイドル期間916を挿入することである。これは個々のエミッション期間914間の時間を短くする。そして、それによって図19Aの実施形態の高いエミッション期間914の表示周波数を増やす。図19Bにて図示したように、全体のエミッション時間は、働いていない終止符で区切られる2つの断面914（副期間）に分けられる。ディスプレイのリフレッシュ周波数が60Hzの実装では、総フレーム時間800は16ミリ秒であるようにするために、プログラム期間912、アイドル期間916の持続時間、および2つの発光サブ期間914は、それぞれ、4ミリ秒であることができる。

[00225] アイドル期間916の間に、パネルの供給電圧は光を発することからそれぞれのピクセルの発光デバイスを予防することによってディスプレイを消すためにプログラム位相のそれらに変えられる、しかし、ピクセルはまた、プログラムされていない。アイドル期間916は、ゲート・ドライバ8がのいずれかに対処する行を止めることによってインプリメントされることができる。プログラム期間912の間にピクセルでプログラムされるピクセルデータ値はこのように各々のピクセルの記憶要素で維持される、そして、ピクセルはアイドル期間916に続いている次のエミッション期間914の間に、同じプログラム情報に従う光を表示しやすいままである。アイドル期間916の間に、ディスプレイのピクセルは、エミッションなしで維持される。（またはそれぞれの期間912、914、916の継続期間を調整することによる他のいくつかのレベルで）全体のエミッションデューティサイクルは50%に維持されることができて、このように操作のスキームと類似していることがありえる、しかし、周波数は120Hzに増やされる。これは、人間の目から知覚される画像のちらつきを除去するのに役立つ。

[00226] 発光期間914及びアイドル期間916は、初期プログラミング期間912以下の交互実装形態を例示する図20A及び図20Bに示すように、この動作方法は、より低いフレームレート動作に拡張することができる。図20Aは、図式19Bを把握するために同様の50％デューティ・サイクルの単一のフレームを表示するための別の例示的なプログラミングと発光配列を示しているが、フレーム時間920の倍の長さは、図16Bによって示さフレーム時間900である。図18Bは、図式19Bを把握するために同様の50％デューティ・サイクルの単一のフレームを表示するためのさらに別の例示的なプログラミングと発光配列を示しているが、フレーム時間930の3倍の長さは、図19Bによって示されるフレーム時間900である。

[00227] 例えば、図20Aに示されるスキームは、30Hzのリフレッシュ周波数で動作するディスプレイに対応することができる。この種の実施において、フレーム時間920は32msの継続期間を有する、そして、各々の期間912、914、916はほぼ4msの継続期間を有する。図20Aに示される機構を作動している実施形態において、プログラム期間912はエミッション期間914までに続かれる。そして、それはそれから次のプログラム期間（図示せず）の前に、3つのアイドル期間916によって交替する。各々の期間912、914、916は、フレーム時間920の副期間と考えられることができる。図20Aで示すように、図20Aに示される動作スキームの最初の4つのサブ期間は、図19Bで例示されるスキームと同一である。しかし、次のフレーム（図19Bに示されるスキーム通りに）をプログラムする代わりに、最初の4つの副期間後の、図20Aのスキームは、次のフレームをプログラムする前により各々二回アイドル期間816およびエミッション期間914を交替させる。

[00228] 同様に、図20Bにおいて例示されるスキームは、作動することは20Hz周波数をよみがえらせるディスプレイと一致することができる。この種の実施において、フレーム時間930は、48msの継続期間を有する。図20Bの動作スキームの最初の4つの副期間は、図20Aにおいて例示されるスキームと関連して不変である。加えて、交流アイドル期間916およびエミッション期間914からなる更に4つの副期間は、図20Aの操作のスキームの終わりまで追加される。（図20Aおよび20Bに示す）これらの拡張モードの操作のスキームは、単に追加的なアイドル期間916までに次のプログラム期間912を交換することによって、図19Bに示されるバージョンと類似している。ディスプレイがアイドル期間916のいずれかに再プログラムされていないため、ディスプレイのリフレッシュレートは、プログラミング期間912の周波数によって決定される。しかし、比較的低いディスプレイでさえ、図20Aおよび20Bのスキームによって可能にされる周波数をよみがえらせる、ディスプレイは認められたフリッカー効果でまだ自由でありえる。−その理由は、次のことにある。エミッション期間914の周波数は4（図20A）または6（図20B）倍に増加する。

[00229] エミッション位相914の周波数は、表示リフレッシュ周波数を超えて増加しているため駆動するこの方法は、フリッカを除去するのに有効である。しかし、働いていない位相916は一部のフレーム時間900、920、930を消費する。そして、それによってディスプレイをプログラムすることに利用できる時間を減らす。例えば、図19Aの操作のスキームのプログラム時間902は、図19Bのプログラム時間912の長さの二倍である。16msのフレーム時間900の間、パネルは4msでプログラムされる。加えて、アイドル期間916は、TFT漏出のためにプログラム電圧信号損失に至ることができる。ピクセルに保存されるいかなる信号もアイドル期間916の間に損失を経験するかもしれない。そして、プログラム期間912に直ちに続いている最初のエミッション期間914より僅かに異なる輝き値を提供している次のエミッション期間914に結果としてなる。この問題は、複数のこのような図20Aと20Bのように、下部表示リフレッシュ周波数実装で顕著である。

[00230] それとは別に、異なったプログラム期間922、926の間に、ディスプレイの部分をプログラムすると共に、図21Aは絵によって表示単一のフレームのための他の実施形態プログラムおよびエミッションシーケンスを例示する。図19B、20Aおよび20Bと関連して記載されている上述したプログラムスキームはディスプレイの全てのが一つのプログラム期間912の間にプログラムされることを必要とした。そして、それは4msだけの期間として実行されることができる。しかし、アイドル期間916は、より良好な第1の書き込み期間922におけるパネルの一部のみをプログラムしてから、第2のプログラミング期間926の間、パネルの残りの部分をプログラムすることによって利用することができる。このように、図21Aに絵によって示されるように、プログラミングおよびエミッションは時間的に半分に分けられる。エミッション期間924、928の周波数を増やすことによって、フリッカー抑制アルゴリズムは、前の方法と同様である。パフォーマンスは図19Bと関連して記載されている方法と類似している、その一方で、ディスプレイの半分だけが各プログラム期間922、926の間にプログラムされるので、プログラム持続期間の継続期間に対する制限を軽減する。

[00231] （例えば30 Hzから20 Hzの表示リフレッシュ周期についてなどなど、）低フレームレートの操作は、パネル全体がプログラムされた後、後続のフレーム内のアイドル期間を挿入することで、この方法でも可能である。このモードも、統合化であるか外部的に被接続ゲート・ドライバの実施のその相対的な容易さのために、効果を提供する。パネル・プログラミングは休止されることを必要とするだけであるエミッション期間924、そうすると、第２のプログラム期間926の間に、パネルの後半の間再開した。

[00232] しかし、ディスプレイの2つの別にプログラムされた部分がどのように次のエミッション期間（例えば924および928）間のプログラム情報の漏出に選ばれるかに依存することは、イメージ異常に至ることができる。例えば、実装最初のプログラム期間922は表示パネルの上半分をプログラムし、第2のプログラミング期間926は表示パネルの下半分をプログラムし、2発光期間924は、928は、最後にプログラムされていたかに応じて、より多く/少ない明るい頂部/底部になる。換言すれば、すでにプログラムされるパネルの部分は、エミッション期間928の間に後半と比較して漏出時間のより長い継続期間を経験する。これは、画像アーチファクトに寄与する2つの半体の間の知覚可能な輝度差をもたらし得る。

[00233] それとは別に、プログラミングが異なったプログラム位相932、936の間、ディスプレイの部分を交錯させると共に、図21Bは表示単一のフレームのための他の実施形態プログラムおよびエミッションシーケンスを絵によって例示する。第2のプログラミング期間936は偶数行を用いているが、ここで、第1のプログラミング期間932は、表示パネルの全ての奇数行をプログラムするために使用される。奇数と偶数のプログラミングフェーズの順序は交換可能であり、隣接する行にプログラムされたデータは、隣接プログラミングフェーズで上書きされていない。これは偶数行がまだ前のフレームからのデータを保持している間パネルは、最初の発光期間934内のすべての奇数行のデータを表示することを意味する。偶数行のデータは、第2プログラム期間936でリフレッシュされ、フレーム全体のイメージは、第二発光期間938で表示される。エミッション期間934、938間のイメージ・プログラミング情報のこの保持は、隣接したが変わったか偶数の副枠プログラミングの間のプログラムされた黒であるCRTディスプレイ上の従来の交錯しているプログラミングとの違いである。

[00234] エイリアシング方法のために、この操作のスキームは、非常にイメージフリッカーを減らすことができる。この操作のスキームは、以降のフレームのプログラム位相を働いていないフレーム（20A図および20Bに示されるスキームと同様の）と取り替えることによって下部フレーム-率動作まで広げられることができる。加えて、この動作スキームは、隣接した副枠間の継ぎ目のない移を維持することにおける前の方法を改良する。

[00235] 図21Cは、より遅いフレームレート（すなわちより長いフレーム時間）を有する交錯しているモードをインプリメントする際の2つのオプションを提供する。図21Cに示される実施形態において、フレーム時間920は、図21Bのフレーム時間900の長さの２倍でありえる。

[00236] 8つの副期間に分けられるフレーム時間の間に、図21Cは、表示単一のフレームのための実施形態プログラムおよびエミッションシーケンスを絵によって例示する。（スキームaとラベルされた）第1の方式では、図21Bに示される配列は、追加の交互発光期間940及びアイドル期間938が続く。第２のスキーム（スキームb）は第1のエミッション期間934の後、アイドル期間940を加えることを例示する。そして、第２のエミッション期間934に続いている第２のプログラム期間936の間に、偶数をプログラムする。スキームAまたはBのいずれかにおいて、第一の発光期間934の間、奇数行は、現在表示されているフレームのためのプログラミング・データに応じて発光する。第２のエミッション期間940の間に、ディスプレイの全てのは、現在表示されたフレームのためのプログラム・データに従う光を発する。スキームaで、フレーム時間920は32ミリ秒である実装では、最初の16ミリ秒の4つの部分に分割される。奇数行は、最初の発光期間934（「EM1」）に続いて、（最初のピリオド932をプログラミングする）ようにプログラムされ、その後、偶数行は、同様に（第二のプログラミング期間936）プログラムされています。第一は、このスキームの16ms、図21Bの駆動モードと同一である。第1のエミッション期間934は変わった行だけを表示する。その一方で、第２のエミッション期間938（「EM2」）は変わったに格納されるデータを書き直すことのない偶数に記入する。その後、フレーム時間920のフレームの後半は、30Hzまでフレームレートを長くするために挿入される。ここで、フレーム時間の後半920はまた、4つの等しい部分に分割されるが、プログラミングサブフレームは、行がプログラムされていないアイドルフレーム940によって置き換えられる。この動作の結果は、EM2 938と同じイメージを表示するために2つのエミッション副枠838（「EM3」および「EM4」）に結果としてなる。

[00237] スキームbにおいて、働いていないフレーム940は、変わって偶数行934、936のためのプログラム副枠の間で嵌入される。発光期間は、EM3938とEM4938は、現在プログラムされたフレームに応じて完全な画像が表示されますが、これは、奇数行のみを表示する発光期間EM1934とEM2934のセクションになる。プログラミングおよびエミッションフレームの配置の違いについては、両方のスキームは、同じデューティサイクル期間を含む。

[00238] 二つのサブフレーム932、934は、右互いの後にプログラムされているから、比較として、スキームａは、より良く奇数と偶数行のマッチングを示す。しかし、全イメージは働いていないフレーム940の残りの間保持される。そして、それはピクセルの漏出の信号を送りやすくありえる。ピクセルに蓄積された信号の減少は、フレームレートが低い場合はちらつきの原因となることができ、画像の明るさにシフトするつながる。これに反して、スキームbによって、行さえプログラム期間936でプログラムされることができて、EM3 938およびEM4 938の間、完全なイメージを発するだけである。隣接したの可能な明るさ違いの費用で、上述した全体的な信号損失は、減少する。このように、スキームbは、フリッカーより少ないイメージに結果としてなるが、平面図イメージの「ストライプ」で苦しむ。2つの方式は、当然さらに低いディスプレイのリフレッシュ周波数に対応するために、アイドルおよび発光フレームを追加することのおかげで拡張することができる。

[00239] 図21Dはさらに別の実施形態プログラミングを絵によって例示し、ディスプレイの部分が行番号および各々の部分に従う4つのインタレース・グループ化にソートされる表示単一のフレームのためのエミッションシーケンスは別にプログラムされる。このスキームは、ディスプレイの4つの異なるサブグループ全体のプログラミングを広げることによって都合よくよりはるかにプログラム時間上の要求を減少させる。例えば、異なるサブグループは、ディスプレイのインタレースの集まりでありえる。2つの隣接した交錯を制限する代わりに、4つ以上の数の交錯しているは、利用されることができる。図21Dは、交錯している4つの行を実行することのシーケンスを例示する。

[00240] フレーム時間920は、4つの発光期間944、948、952、956、および4つのプログラミング期間942、946、950、954を含む8つのサブ期間を含む。プログラミング期間942は、例えば行と他のすべての四列にデータが1、5、9、13、等を番号付けて書き込む。第1のプログラム期間942後の、第1のエミッション期間944は行1、5、9、その他の最近プログラムされたピクセルに従う光を表示する。その一方で、それらがそれらの最も最近のプログラミング・イベント（それは、前のフレーム時間の間に起こった）から、保持したプログラム情報によって、他のピクセルは動かされる。次に、第２のプログラム期間946はピクセルを行2、6、10、その他でプログラムする、そして、ピクセルは第２のエミッション期間948の間に最も最近プログラムされたそれらの値によって動かされる。次に、第3のプログラム期間950はピクセルを行3、7、11、その他でプログラムする、そして、ピクセルは第3のエミッション期間952の間に最も最近プログラムされたそれらの値によって動かされる。第4のプログラムされた期間854はピクセルを行4、8、12、その他でプログラムする、そして、ピクセルは第4のエミッション期間956の間に最も最近プログラムされたそれらの値によって動かされる。図21Dと関連して記載されている実施形態において、第4のエミッション期間956はエミッション副期間944、948、952、956の唯一の一つである。ここで、ディスプレイは突然同じフレームのためのプログラム・データによって駆動される。他のエミッション期間944、948、952は、少なくとも各々前のフレームからプログラム・データによって動かされるいくつかのピクセルを含む。

[00241] 図21dに示される操作のスキームは副枠プログラミングの間、パネルを部分的にオンにすることから利益を得る。そして、それは電力消費を減らすことができる。しかし、このモードは、静的イメージまたは遅い可動イメージ・シーンに最も適している。これは、交錯するより高いレベルが特に低いフレーム-率動作のプログラム・シーケンスのために、イメージ・ゴーストに結果としてなるという理由である。

[00242] 図22Aは、異なったデータ・ライン1002、1004、1006、1008にディスプレイパネルの行を交替させることを接続するための回路レイアウトのブロック図である。ディスプレイアレイの行を交替させることは異なったプログラム・サイクルでプログラムされる所で、この種の構成は有効に使用される。一方の便宜のために、データの1つのサブセットは「右」と呼ぶことができ、他方は「左」と呼ばれる。図22Aに示す構成では、1行1列目のピクセル回路は、R1（1）1011として識別される。第２のおよび第１の列のピクセル回路は、R2(1) 1021と識別される。第１の列の第3で、第4で第5の行のピクセル回路は、R3(1) 1031、R4(1) 1041およびR5(1) 1051と識別される。同様に、第二の列の最初の5つの行のピクセル回路は、R1(2) 1012、R2(2) 1022、R3(2) 1032、R4(2) 1042およびR5(2) 1052と識別される。ディスプレイアレイは、各列が二つの平行なデータライン、「右」データ毎に（例えば、データラインVdata_R（1）1002およびVdata_R（2）906）を、および「左」データ毎に（例えばて配置されているデータラインVdata_L（1）1004（2）1008 Vdata_R）有する。奇数行のピクセルは、アレイを横切る各列のデータライン等Vdata_R（1）1002 Vdata_R（2）1006上の「右」のデータに接続されている。偶数行のピクセルは、アレイを横切る各列のデータライン等Vdata_L（1）1004、Vdata_L（2）1008上の「左」のデータに接続されている。例えば、ピクセルR1（1）1011と最初の行R1（2）1012に「右」のデータラインそれぞれVdata_R（1）1002およびVdata_R（2）1006に接続されている。2行目のピクセルR2（1）1021及びR2（2）1022は「左」のデータラインそれぞれVdata_L（1）1004及びVdata_L（2）1008に接続されている。このようなディスプレイアレイ構成は、図23Bに説明される2つの駆動図21Cに示されるスキームと関連して図示及び説明した駆動方式に関連して使用することができる。

[00243] 図22Bは、異なったデータ・ライン1002、1004、1006、1008に、ディスプレイパネルのインタレース・ピクセルを接続するための回路レイアウトのブロック図である。図22Bに示すピクセルの2つの列はピクセルの第2の列は、現在図22Aのピクセルに対して反対側のデータラインに接続されていることを除いて、図22Aのピクセルと同様である。したがって、図22Bの配置では、奇数行と奇数列のピクセル、及び偶数行と偶数列のピクセルが「右」のデータに接続されている。偶数行と奇数列の奇数行と偶数列ピクセルのピクセルデータを「左」に接続されている。例えば、それぞれ、第1の行、第１の列および第２の行（第二の列）のピクセルR1(1) 1011およびR2(2) 1022は、それぞれ「右」のデータ・ラインVdata_R(1) 1002およびVdata_R(2) 1006に接続している。それぞれ、第２の行、第１の列および第1の行（第二の列）のピクセルR2(1) 1021およびR1(2) 1012は、それぞれ「左」のデータ・ラインVdata_L(1) 1004およびVdata_L(2) 1008に接続している。「右」および「左」のデータ・ラインは、ディスプレイアレイ全体のチェッカーボード構成のインタレース・ピクセルに接続しているよう配置される。

[00244] 「左」と「右」のデータラインは、同時に任意に一つまたはそれ以上の領域に分割するようにディスプレイを配置することができる「右」と「左」のデータセットによりディスプレイアレイによってプログラムされる領域に対応する配列異なるプログラミング間隔の間にデータラインのそれぞれの組によってプログラムされる。もちろん、ディスプレイアレイはまた、「左」と異なる部分が依然として共通データラインを共有するが、そのようなことの異なる部分に別々のデータラインを提供する「右」部分が異なる間隔の間に番組を受信するようにアドレス指定される分けることができる。データ・ラインを共有する異なった部分を有するディスプレイパネルに対応する典型的なタイミング図は、図23Aにおいて提供される。異なった部分のための異なったデータ・ラインを有するディスプレイパネルに対応する典型的なタイミング図は、図23Bにおいて提供される。

[00245] 図23Aおよび23Bは、「左」および「右」のデータ・ラインに分けられるディスプレイのためのタイミング図である。図面の図23のタイミング図は、データラインを基準電圧に保持容量を参照するように、駆動インターバルの間に、基準値に設定される8を介して図面4に記載のもののようなピクセル回路にし、それによって対応する運転期間中にフローティングストレージコンデンサを防ぐ。図4乃至8のピクセル回路は、駆動期間にデータラインから絶縁されていないため、データライン上のバリエーションは、駆動トランジスタに影響を与え、その結果、ピクセルは同時にの最初の行に、光を放射するように駆動することができないディスプレイ、第2行のプログラミングが同一のデータラインを介して、最初の行の駆動に影響を与えるので、同一のデータラインを共有してディスプレイの第2行目のピクセルが、プログラムされている。

[00246] 上記フリッカーフリーの操作のスキームのいくつかはおよそ50%のデューティサイクルに関して記載されている。そして、しかし、具体的には、他のデューティサイクルが本開示によれば提供されることができる点に注意される。プログラミングの継続時間（例えば、プログラミング期間10601072）、駆動間隔（例えば、駆動期間1062、1070）の約3分の2の長さであるため、図23Aのタイミング図は、60％のデューティサイクルを示す。このように、図23Aのタイミング図を一致させて駆動されるディスプレイの各々のピクセルは、時間のおよそ60%光を発するようにされる。本開示の面が他のデューティサイクルにもあてはまる点に特に注意される、そして、デューティサイクルは一般にビデオ内容のリフレッシュ・レートで測定される、そして、持続期間はドライバ、トランジスタのスイッチング・スピード、各々のピクセルの中の記憶コンデンサのためのチャージしている時間、その他のタイミング解答によって影響されるディスプレイをプログラムするために要求した。

[00247] 図23Aに示すように、「左」のピクセルが（1068）ブラック維持しつつ、最初のインターバルの間に、「右」のピクセルが「右」のデータラインを介し配列（1060）でプログラムされる。「左」ピクセルブラックを維持した発光デバイスを維持するのに十分な電圧に電源電圧の一つ以上を調整することによって行うことができるがオフになった。「左」のピクセルが黒く（1068）保たれると共に、データ・ラインが駆動期間1062、1070の間に、適当な基準電圧に戻されるまで、浮く電圧がピクセルに格納したプログラミングは記憶コンデンサの範囲内で保持されてある。このように、1062、1070をドライブする間、「左」のピクセルが黒い間隔1068の前に前の間隔（図示せず）の間、提供されるプログラミングによって動かされると共に、「右」のピクセルは間隔1060において提供されるプログラミングによって動かされる。

[00248] ドライブ1062、1070した後、「左」のピクセルが「左」のデータ・ラインを経て順番にプログラムされる（1072）と共に、「右」のピクセルは黒く（1064）保たれる。プログラミング区間1072と黒の間隔1072は、は1072年に運転間隔1066が続き、「左」のピクセルは、プログラミング区間1072と「右」のピクセルがプログラミング区間1060の間に提供されるプログラミングに応じて駆動している時に提供されるプログラミングに応じて駆動される。単一のフレームのためのデータは、2つのプログラム間隔1060、1072全体のディスプレイに提供される。「左」のピクセルが、それらがプログラムされる（1062、1070）値で、ピクセルを動かして、維持された黒（1060、1072）である間、表示単一のフレームのためのフレーム時間は「右」のピクセルをプログラムすることを含み、「右」のピクセルが黒く（1062、1064）保たれ、再びピクセル（1066、1074）を動かすと共に、「左」のピクセルをプログラムする。

[00249] 図23Bは、別個の部分を有する表示パネルの駆動方式を提供する（例えば、本明細書に記載の「右」と「左」の部分）の異なる間隔中にプログラムされ、異なる部分はまた、別個のデータラインを有する（例えば、Vdata_Rは、Vdata_Lは、図22Aおよび22Bに関連して説明した）。図23Bの駆動スキームにおいて、一般に「右」のピクセル（例えば図22A-22BのVdata_R）だけに接続している「右」のデータ・ラインを経て、「右」のピクセルは、プログラムされる（1060）。「右」のピクセル（1060）のプログラミングの間、「左」のピクセルは、前の間隔（図示せず）において提供されるプログラミングによって動かされ続ける。「右」および「左」ピクセルがデータ・ラインを共有しないので、「右」のピクセル（1060）のプログラミングは「左」のピクセルを動かすことに影響しない。例えば、「左」のピクセルの中の記憶コンデンサが基準電圧に参照されるままであるように、「左」のピクセルのためのデータ・ラインはプログラム間隔1060の間に基準電圧で固定することができ、「左」のピクセルを動かすことは影響されない。プログラム間隔1060後の、「右」のピクセルは、プログラム間隔1060の間に提供されるプログラミングによって、動かされる（1080）。「右」のピクセルが動かされ続けると共に、時間の間に、全体的に「左」のピクセル（例えば図22A-22BのVdata_L）だけに接続している「左」のデータ・ラインを経て、「左」のピクセルはプログラムされる。

[00250] 類似したプログラム持続期間を有するディスプレイシステムおよび図23Aと関連して記載されているディスプレイに対する表示リフレッシュ・レートのために、プログラム間隔1060、1072は、実質的に両方の駆動スキームの同じ長さである。しかし、図23Bの駆動スキームで、ピクセルは共通のデータ・ラインを共有しているディスプレイの異なった部分のピクセル間の漏話干渉を避けるために黒にセットされない。その結果、図23Bによって動かされるディスプレイシステムのピクセルのデューティサイクルは、図23Aによってドライブされるシステムで一般に大きい。ピクセルは、それぞれ「左」または「右」部分についてのみプログラミング間隔1060、1072中にオフになり、プログラミング区間されているので比較して、図23A、23Bは約80％である図中の駆動方式のデューティサイクルを把握するフレーム時間の約20％が続く。各プログラム間隔1060、1072は、フレーム時間のおよそ80%持続する各部のための駆動間隔1080、1082まで続く。

[00251] 電流に時変電圧を変換するために微分器/変換器を使用して、現在の駆動技術が記載されている。説明において、コンデンサはランプ電圧を電流（例えばDC電流）に変換するために用いる。図24を参照すると、開発される電流源は、静電容量に基づいて例示される。図24の電流源1110は、正および負の電流を印加することができる双方向性電流源である。電流源1110は、時変電圧を発生する電圧発生部1112及び駆動用コンデンサ1114を含む。電圧発生器1112は、駆動コンデンサ1114の一端端子1116に連結する。ノード「Iout」は、駆動コンデンサ1114の他端端子1118に連結する。この例では、ランプ電圧は、電圧発生器1112によって発生する。実施形態において、用語「容量電流源」、「容量電流源ドライバ」、「容量ドライバ」および「電流源」が、相互交換して使われることができる。実施形態において、用語「電圧発生器」および「ランプ電圧発生器」が、相互交換して使われることができる。図24において、電流源1110がランプ電圧発生器1112を含むが、しかし、ランプ電圧を受信する駆動コンデンサ1114によって、電流源1110は形成されることができる。

[00252] ノード「Iout」が仮想接地点であると仮定される。ランプ電圧は、駆動コンデンサ1114を通過させに行くIoutを一定の電流を生じ、駆動用コンデンサ1114の端子1116に印加される。 i(t)=C dVR(t)/dt (C:コンデンサンス, VR(t):ランプ電圧)。振幅およびランプの傾斜のサインは制御可能である（変えられる）。そして、それは出力電流の値および方向を変えることができる。また、駆動コンデンサ14の量は、電流値を変えることができる。その結果、容量電流源1110に基づくデジタル化された静電容量は、小さいおよび低電力ドライバに結果としてなっている単純で効果的電流モード・アナログ‐ディジタル・コンバータ（ADC）を開発するために用いることができる。また、それは、ディスプレイの収率および単純さを向上させ、大幅にシステムコストを低減することになり、容易に製造技術とは独立して、パネル上に統合することができる単純なソースドライバを提供する。また、それは、ディスプレイの収率および単純さを向上させ、大幅にシステムコストを低減することになり、容易に製造技術とは独立して、パネル上に統合することができる単純なソースドライバを提供する。

[00253] ある実施形態において、容量電流源1110は、電流プログラムされたピクセル（例えばOLEDピクセル）に、プログラム電流を印加するために用いることができる。他の例では、容量電流源1110は、バイアス流をピクセルのプログラミングを加速することに提供するために用いることができると、例えばピクセルにおいて、210、310、410、610が本願明細書において開示した。更なる実施形態において、容量電流源1110は、ピクセルを動かすために用いることができる。容量電流源1110を有する容量駆動技術はプログラミング/ドライブ（それはより大きくてより高い決定ディスプレイに適している）の固定時間を改善する、そして、このように、下記のように、低出力高解像度エミッションする表示は容量電流源1110で認識されることができる。容量電流源10を有する容量駆動技術は、TFTエージング（例えば閾値電圧バリエーション）を補償して、下記のように、このように均一性およびディスプレイの寿命を改善することができる。

[00254] 更なる実施形態において、例えば、容量電流源1110が、入力電流がデジタル信号に変わる電流モードADCに、基準電流を提供するために電流モード・アナログ‐ディジタル・コンバータ（ADC）で使われることができる。更なる実施形態において、電流がランプ電圧およびコンデンサに基づいて発生するデジタル−アナログ・コンバータ（DAC）のために、容量性ドライブが、使われることができる。

[00255] 図25を参照すると、容量ドライバ1110を有する統合化ディスプレイシステムの実施形態を例示する。図25の統合化ディスプレイシステム1120は、列およびに配置される複数のピクセル1124a-1124dを有する1ピクセルの配列1122、ピクセルを選ぶためのゲート・ドライバ1128および選択されたピクセルにプログラム電流を印加するためのソース・ドライバ1127を含む。

[00256] ピクセル1124a-1124dは、電流プログラムされたピクセル回路である。例えば、各々のピクセルは、記憶コンデンサ、駆動トランジスタ、スイッチ・トランジスタ（または駆動で切換トランジスタ）および発光デバイスを含む。図25において、4ピクセルが示されるが、ピクセル配列1122のピクセルの数は4つに限られていなくて、変化することができることは、従来技術において当業者によって認められる。ピクセル配列1122は、ピクセルがあるプログラムされた（VBCP）ピクセルが操作したプログラムされた（CBVP）ピクセルまたは電圧付勢電圧が電流および電圧に基礎をおいた電流付勢電圧を含むことができる。駆動技術CBVPおよび駆動技術VBCPは、それらがピクセルの固定時間を強化するAMOLEDディスプレイの使用に適している。

[00257] 各々のピクセルは、アドレスライン1130およびデータ・ライン1132に連結する。各々のアドレスライン1130は、一列にピクセルでシェアされる。各々のデータ・ライン1132は、列のピクセルでシェアされる。ゲート・ドライバ1128は、アドレスライン1130を経たピクセルのスイッチ・トランジスタのゲート端子を駆動する。ソース・ドライバ1127は、各々の列のための容量ドライバ1110を含む。容量ドライバ1110は、対応する列のデータ・ライン1132に連結する。容量ドライバ1110は、データ・ライン1132をドライブする。コントローラ1129は、与えられた対照および予定プログラミング、較正、ディスプレイアレイ22のための駆動で他の動作である。コントローラ1129は、ソース・ドライバ1127およびゲート・ドライバ28の動作を制御する。各々のランプ電圧発生器1112は、調整されることができる。ディスプレイシステム1120において、例えば、駆動コンデンサ1114は、ディスプレイの端にインプリメントされる。

[00258] ランプ電圧を印加の始めに、静電容量（駆動コンデンサ1114）は電圧源として作用する、そして、データの電圧を調整することは1132に線をひく。データ・ライン1132の電圧が特定の適当な電圧に達したあと、データ・ライン1132は仮想接地点（図24の「Iout」）として作用する。このように、静電容量は、この位置の後、定電流源を提供するための電流源として作用する。この二重性は、速い固定プログラミングに結果としてなる。

[00259] 図25において、ピクセルの駆動コンデンサ1114および記憶コンデンサは、別に割り当てられる。しかし、駆動コンデンサ1114は、図26に示すようにピクセルの記憶コンデンサと共有されることができる。

[00260] 図26を参照すると、図24の容量ドライバ1110を有する統合化ディスプレイシステムの他の実施形態を例示する。図26の統合化ディスプレイシステム1140は、列およびに配置される複数のピクセル1144a-1144dを有するピクセルの配列1142を含む。ピクセル1144a-1144dは、電流プログラムされたピクセル回路であって、図25のピクセル1124a-1124dと同じでもよい。図26において、4ピクセルが示されるが、ピクセル配列1142のピクセルの数が4つに限られていなくて、変化することができることは、従来技術において当業者によって認められる。例えば、各々のピクセルは、記憶コンデンサ、駆動トランジスタ、スイッチ・トランジスタ（または駆動および切換トランジスタ）および発光デバイスを含む。例えば、ピクセルがプログラム電圧および電流バイアスに基づいて作動される所で、ピクセル配列1142は図29Aのピクセルを含むことができる。

[00261] 各々のピクセルは、アドレスライン1150およびデータ・ライン1152に連結する。各々のアドレスライン1150は、一列にピクセルでシェアされる。ゲート・ドライバ1148は、アドレスライン1150を経たピクセルのスイッチ・トランジスタのゲート端子を駆動する。各々のデータ・ライン1152は、列のピクセルでシェアされて、列の各々のピクセルのコンデンサ1146に連結する。列の各々のピクセルのコンデンサ1146は、データ・ライン1152を経たランプ電圧発生器1112に連結する。ソース・ドライバ1147は、ランプ電圧発生器1112を含む。ランプ電圧発生器1112は、各々の列に割り当てられる。コントローラ1149は、与えられた対照および予定プログラミング、較正、ディスプレイアレイ1142のための駆動で他の動作である。コントローラ1149は、ランプ電圧発生器1112を有するゲート・ドライバ1148およびソース・ドライバ1147を制御する。ディスプレイシステム1140において、ピクセルのコンデンサ1146は、ピクセルのための記憶コンデンサとして作用して、更に静電容量（図24のコンデンサ1114）をドライブすることとして作用する。

[00262] 図27を参照すると、図24の容量ドライバ1110を有する統合化ディスプレイシステムの更なる実施形態を例示する。図27の統合化ディスプレイシステム1160は、列およびに配置される複数のピクセル1164a-1164dを有する1ピクセルの配列1162を含む。図27において、4ピクセルを示すが、ピクセル配列1162のピクセルの数が4に限られていなくて、変化することができることは、従来技術において当業者によって認められる。ピクセル1164a-1164dは、CBVPピクセル回路、アドレスライン1170に対する各々の継手、データ・ライン1172および電流バイアスライン1174である。

[00263] 各々のアドレスライン1170は、一列にピクセルでシェアされる。ゲート・ドライバ1168は、アドレスライン1170を経たピクセルのスイッチ・トランジスタのゲート端子を駆動する。各々のデータ・ライン1172は、列のピクセルで分配されて、プログラム・データを提供するためのソース・ドライバ1167に連結する。ソース・ドライバ1167は、更にバイアス電圧（例えば図29のVdd）を提供することができる。各々のバイアスライン1174は、列のピクセルでシェアされる。駆動コンデンサ1114は、各々の列に割り当てられて、バイアスライン1174およびランプ電圧発生器1112に連結する。ランプ電圧発生器1112は、複数の列によって共有される。コントローラ1169は、与えられた対照および予定プログラミング、較正、ディスプレイアレイ1162のための駆動で他の動作である。コントローラ1169は、ソース・ドライバ1167、ゲート・ドライバ1168およびランプ電圧発生器1112を制御する。ディスプレイシステム1160において、容量電流源は容易にパネルの周辺機器を強調する。そして、実施コストを減らすことに結果としてなる。図27において、ランプ電圧発生器1112は、ソース・ドライバ1167から別に例示される。しかし、ソース・ドライバ1167は、ランプ電圧を印加することができる。

[00264] CBVPピクセル回路を有するディスプレイシステムは、異なるグレイスケール（電圧プログラミング）を提供する電圧を使用して、プログラミングを加速して、ピクセル（例えば電圧シフトおよびOLED電圧が移す閾値）の時間従属するパラメータを補償するためにバイアスを使用する。CBVPピクセル回路を有するディスプレイアレイを駆動するためのドライバは、ピクセル輝きデータを電圧に変換する。スキームをドライブしているCBVPによれば、オーバードライブ電圧は発生して、駆動トランジスタに与えた。そして、それはその閾値電圧およびOLED電圧から独立している。ピクセル要素（例えば、駆動トランジスタの閾値電圧シフトと延長表示動作の下発光デバイスの劣化）の特性のシフトは、電圧により蓄積コンデンサに記憶され、ゲートに適用補償されるトランジスタを駆動する。このように、交替のいかなる効果のないも発光デバイスピクセル回路は安定した電流を印加することができる。そして、それは生涯を操作しているディスプレイを改良する。また、回路の簡略化のために、より高い歩留まり、より低い製造コストと、従来のピクセル回路よりも高い解像度を確保する。ピクセル回路の固定時間が従来のピクセル回路より非常に小さいので、それは高品位テレビのような広域表示に適している、しかし、それもより小さいディスプレイエリアも排除しない。容量駆動技術は、更により大きくてより高い決定ディスプレイに適している固定時間を改善するためにCBVPディスプレイに適用できる。

[00265] 容量駆動技術は、CBVPディスプレイの電流バイアスラインおよび電圧データ・ラインを共有する固有の機会を提供する。図28を参照すると、図24の容量ドライバ1110を有する統合化ディスプレイシステムの更なる実施形態が例示される。図28の統合化ディスプレイシステム1180は、列およびに配置される複数のピクセル1184a-1184dを有する1ピクセルの配列1182を含む。ピクセル1184a-1184dは、CBVPピクセル回路であって、図23のピクセル1164a-1164dと同じでもよい。図24において、4ピクセルが示されるが、ピクセル配列1182のピクセルの数が4に限られていなくて、変化することができることは、従来技術において当業者によって認められる。各々のピクセルはアドレスライン1190および電圧データ/電流バイアスライン1192に連結される。

[00266] 各々のアドレスライン1190は、一列にピクセルでシェアされる。ゲート・ドライバ1188は、アドレスライン1190を経たピクセルのスイッチ・トランジスタのゲート端子を駆動する。各々の電圧データ/電流バイアスライン1192は、列のピクセルでシェアされて、列の各々のピクセルのコンデンサ1186に連結する。列の各々のピクセルのコンデンサ1186は、電圧データ/電流バイアスライン1192を経たランプ電圧発生器1112に連結する。ソース・ドライバ1187は、ランプ電圧発生器1112を備えている。ランプ電圧発生器1112は、各々の列に割り当てられる。コントローラ1189は、与えられた対照および予定プログラミング、較正、ディスプレイアレイ1182のための駆動で他の動作である。コントローラ1189は、ランプ電圧発生器1112を有するゲート・ドライバ1188およびソース・ドライバ1187を制御する。データ電圧および付勢電流は、電圧データ/電流バイアスライン1192で、運ばれる。ディスプレイシステム1180において、ピクセルのコンデンサ1186は、ピクセルのための記憶コンデンサとして作用して、更に静電容量（図24のコンデンサ1114）をドライブして作用する。

[00267] 図29Aに記載の、適用できるCBVPピクセル回路の実施形態は、図28のピクセルに例示される。図29のピクセル回路CBVP01は、駆動トランジスタ1202、スイッチ・トランジスタ1204、発光デバイス1206およびコンデンサ1208を含む。図29Aにおいて、トランジスタ1202および1204はＰ型トランジスタであるが、当業者はｎ型トランジスタを有するCBVPピクセルがまた、図28のピクセルとして適用できると従来技術において認める。

[00268] 駆動トランジスタ1202のゲート端子は、B01でコンデンサ1208に連結する。駆動トランジスタ1202の第1および第2の端子の一方は電源（Vdd）1210に結合され、他方は、ノードA01で発光デバイス1206に接続されている。発光装置1206は、電源（Vss）1212に結合されている。スイッチ・トランジスタ1204のゲート端子は、アドレスラインSELに連結する。スイッチ・トランジスタ1204の第１および第２の端子のうちの1つは駆動トランジスタ1202の入口に連結し、その他はA01で発光デバイス1206および駆動トランジスタ1202に連結する。コンデンサ1208は、駆動トランジスタ1202のデータ・ラインVdataおよびゲート端子の間で連結される。コンデンサ1208は、駆動要素として記憶コンデンサおよび容量電流源（図24のうちの1114）として作用する。

[00269] コンデンサ1208は、図28のコンデンサ1186と一致する。アドレスラインSELは、図28のアドレスライン1190と一致する。データ・ラインVdataは、図28の電圧データ/電流バイアスライン1192と一致し、ランプ電圧発生器（図24の1112）に連結する。図28のソース・ドライバ1187は、ピクセルにバイアス信号およびプログラム・データ（Vp）を提供するためにデータ・ラインVdataに作用する。

[00270] 図29Aにおいて、ランプ（Vp+Vref1）の最初の電圧が、図29Bに示すように、プログラム電圧をピクセル回路CBVP01に送信するために用いると共に、ランプ電圧はバイアス電流を担持するために用いる。

[00271] 図29Aおよび29Bを参照すると、ピクセルサイクルCBVP01の動作サイクルは、がプログラム・サイクル1220および駆動サイクル1226を含む。駆動トランジスタ1202に連結する電力供給Vddは、プログラム・サイクル1220の間、低い。プログラム・サイクル1220の初期1222において、ランプ電圧は、データ・ラインVdataに印加される。Vdataの電圧は（VP + Vref1）からVpに行き、Vpはピクセルをプログラミングするためのプログラミング電圧であり、Vref1が基準電圧である。初期1222の間に、スイッチ・トランジスタ1204が動いているために、アドレスラインSELは低電圧にセットされる。初期1222の間に、コンデンサ1208は電流源として作用する。ノードA01の電圧はVBT1に行き、VBは、T1の特性の関数（T1：駆動トランジスタ1202）であり、ノードB01の電圧はVBT1+ VRT2に行き、T2の両端の電圧降下（T2：スイッチトランジスタ1204）VRT2が入る。

[00272] 次の段階1224で初期段階1222の後に、Vdataの電圧はVpのままであり、アドレス・ラインSELはスイッチトランジスタ1204をオフにするのにハイになる。段階1224の間、コンデンサ1208は記憶部材として作用する。駆動サイクル1226の間、データ・ラインVdataは、フレームの残りの間Vref2でVref2および滞在へ行く。

[00273] Vref1はバイアス電流Ibiasのレベルを定め、例えば、それはTFT（OLED）に基づいて決定される、そして、特徴および仕様を表示する。Vref2は、Vref1およびピクセル特徴の機能である。

[00274] 図30A-30Bを参照すると、図29Bの動作を使用して図29Aのピクセル回路のためのシミュレーション結果を示しているグラフを例示する。図30Aにおいて、「VT」は、駆動トランジスタしきい値VTの変化を表し、「μ」は、移動度（cm²Ns）を表す。図30A-30Bに示すように、駆動トランジスタ閾値VTおよび移動度における変化にもかかわらず、ピクセル電流は、全てのグレイスケールに関して安定している。

[00275] 本願明細書において一般に開示される回路は、接続されているかまたはお互いに連結している回路構成要素に関連する。多くの例において、すなわち、関連される接続は、伝導ライン以外の接続ポイント間の回路要素なしで直結を経てなされる。常に明確に言及されないにもかかわらず、この種の接続はさまざまな接続ポイントの間で堆積する伝導性の透明な酸化物によって、例えばディスプレイパネルの基板に定められる伝導チャネルによってなされることができる。インジウム・スズ酸化物は、そのような伝導性の透明な酸化物である。諸事例では、連結され、および／または、接続される構成要素は、接続のポイント間の容量継手を経て連結されることができる。そうすると、接続のポイントは直列に容量性素子経由で接続される。直接接続されないと共に、この種の容量結合された接続によってまだ接続のポイントが容量性カップリング効果を介して、DCバイアスのない接続の他のポイントで反映される電圧の変化を介して互いに影響することができる。

[00276] さらに、いくつかの例で、接続の2つのポイント間の他の回路要素については、本願明細書において記載されているさまざまな接続および継手は、非直結によって提供されることができる。通常、接続のポイントの間で配置される一つ以上回路要素は、ダイオード、レジスタ、トランジスタ、スイッチ、その他でありえる。接続が非直接である場合、接続の2つの点間の電圧及び/又は電流が十分に接続の2つの点は、それぞれ別の（電圧変化を介して、電流の変化に影響を与えることができるように関係していると、接続回路素子を介して、関連しているなど）は、依然として実質的に本明細書に記載したのと同じ機能を実現している。いくつかの実施形態において、電圧および／または電流レベルは、従来技術において回路設計の当業者によって認められることができるように、非直結を提供している追加的な回路要素を占めるように調整されることができる。

[00277] 本願明細書において開示される回路のいずれか、実施形態、ポリシリコン、アモルファスシリコン、有機半導体、金属酸化物および従来のCMOSのために多くの異なる製作技術に一致することを作られることができる。本明細書に開示された回路のいずれかは、それらの相補的な回路アーキテクチャ対応物によって修正することができる（例えば、ｎ型トランジスタは、Ｐ型トランジスタに変えることができ、その逆も同様である）。

[00278] 具体例および本開示の応用が例示され、記載されると共に、本開示が本願明細書において開示される正確な構造および組成物に限られていないと理解されることになっており、そのさまざまな変更態様、変化およびバリエーションは添付の特許請求の範囲に記載の本発明の範囲内において、前述の説明から明らかである。

Claims (72)

1. エミッションサイクル中、発光デバイスを介して駆動電流を搬送するための駆動トランジスタであって、前記駆動電流がプログラミング情報に基づいて搬送されることを特徴とする駆動トランジスタと
   駆動トランジスタのゲート端子と補償信号を搬送するラインとの間に直列に結合されたコンデンサと、
   駆動トランジスタのゲート端子とゲート端子以外の駆動トランジスタの端子との間に結合されたスイッチングトランジスタと
   を有するピクセル回路であって、
   スイッチングトランジスタがオンの状態で、補償電流が、駆動トランジスタのゲート端子が補償電流によって調整されている間、ストレージコンデンサ、駆動トランジスタ、スイッチングトランジスタにわたって搬送されるように、コンデンサ及び駆動トランジスタは、スイッチングトランジスタを介して接続されることを特徴とするピクセル回路。
2. 補償信号を搬送するラインは、コンデンサの両端に生成された補償電流がほぼ一定の値を有するように、実質的に一定の時間導関数を有する変化する電圧を提供するラインであることを特徴とする請求項１に記載のピクセル回路。
3. 駆動トランジスタのゲート端子が選択的にコンデンサに接続されるように、駆動トランジスタのゲート端子とコンデンサとの間に直列に接続された第２のスイッチングトランジスタと、
   駆動トランジスタが、第２のコンデンサの電荷に応じた駆動電流を伝達するように、発光周期に先行するプログラミングサイクル中にプログラミング情報に応じて充電されるように駆動トランジスタのゲート端子に接続された第２のコンデンサと
   を更に有することを特徴とする請求項１に記載のピクセル回路。
4. スイッチングトランジスタは、第２のスイッチングトランジスタ、コンデンサに直接接続されたスイッチングトランジスタを介して駆動用トランジスタのゲート端子に接続されることを特徴とする請求項３に記載のピクセル回路。
5. 第２のスイッチングトランジスタがオフ状態で、リセット時に、コンデンサからの駆動トランジスタのゲート端子を絶縁する間、ピクセル回路は更に、スイッチングトランジスタを介して、コンデンサの電圧を放電することにより、コンデンサをリセットするように構成されていることを特徴とする請求項４に記載のピクセル回路。
6. 第２のスイッチングトランジスタが、リセット時に発光デバイスに関連付けられたコンデンサンスに結合され、コンデンサの放電が、発光デバイスに関連付けられたコンデンサンスにコンデンサを放電することにより行われることを特徴とする請求項５に記載のピクセル回路。
7. スイッチングトランジスタ及び第３のスイッチングトランジスタの両方によって発光デバイスを介して電流経路からの駆動トランジスタのゲート端子を絶縁することによって、スイッチングトランジスタが、第３のスイッチングトランジスタを介して駆動トランジスタのゲート端子に接続されるように、スイッチング・トランジスタと直列に接続され、スイッチングトランジスタをまた動作させる選択ラインによって作動される第３のスイッチングトランジスタを更に有することを特徴とする請求項３に記載のピクセル回路。
8. 補償信号を搬送するラインが、プログラミング・サイクル中にプログラミング情報に応じてプログラミング電圧を提供するデータラインであり、
   補償電流が、駆動トランジスタを介して搬送しつつ、スイッチングトランジスタ及び第２のスイッチングトランジスタが共にオン状態とされるように、および、第２のスイッチングトランジスタがオンすると、プログラミング電圧が、プログラミング電圧に基づいて、駆動トランジスタのゲート端子の電圧を設定するためのデータラインに印加されている間、スイッチングトランジスタがオフとなるように、第２のスイッチングトランジスタが第２の選択ラインにより動作されるスイッチングトランジスタが、第１の選択ラインによって作動されることを特徴とする請求項３に記載のピクセル回路。
9. 排出サイクル中、発光デバイスに駆動トランジスタを選択的に結合するための発光選択ラインに応じて作動する発光トランジスタを更に有し、
   プログラミングサイクル中、または、駆動トランジスタのゲート端子が、補償電流に応じて調整する間、発光トランジスタが、発光デバイスの光の放射を防止するように構成されていることを特徴とする請求項８に記載のピクセル回路。
10. コンデンサは、発光周期に先行するプログラミングサイクル中にプログラミング情報に応じて充電されるストレージコンデンサであり、駆動トランジスタが、蓄積コンデンサの電荷に応じた駆動電流を伝達することを特徴とする請求項１に記載のピクセル回路。
11. キャリブレーション電流が、基準電流を引き込む電流源にコンデンサを介して排出され、
    前記基準電流が、補償電流とデータラインの放電電流を含むことを特徴とする請求項１に記載のピクセル回路。
12. 補償信号を搬送するラインが、
    プログラミング情報に応じてコンデンサを充電するためのプログラミング電圧と、
    同時に、コンデンサを介して補償電流をドレインし、データラインを放電するための基準電流と、
    を提供するように構成されたデータラインであることを特徴とする請求項１に記載のピクセル回路。
13. 前記データラインが更に、放出サイクル中の基準電圧を、コンデンサを参照するために、
    基準電圧に印加するように構成されることを特徴とする請求項１２に記載のピクセル回路。
14. 補償信号を搬送するラインが、コンデンサに基準電流を供給するように構成され、スイッチングトランジスタに接続されていない駆動トランジスタの端子が、基準電流と同時にプログラミング電圧を提供するように構成されたデータラインに接続され、
    プログラミング電圧は、駆動トランジスタを介して搬送され、基準電流と同時に、コンデンサ、スイッチングトランジスタは、駆動トランジスタ及びスイッチングトランジスタを通り、コンデンサの両端に搬送されることを特徴とする請求項１に記載のピクセル回路。
15. 排出サイクル中、発光デバイスに駆動トランジスタを選択的に結合するための発光選択ラインに応じて作動する発光トランジスタを更に有し、
    発光トランジスタはプログラミングサイクル中に発光デバイスから光を発するのを防ぐように構成されることを特徴とする請求項１に記載のピクセル回路。
16. コンデンサの第１の端子と、スイッチングトランジスタの第１の端子と、駆動トランジスタのゲート端子はノードに接続され、
    供給ライン電圧及び駆動トランジスタの閾値電圧の差により与えられる電圧で、スイッチングトランジスタがオンの状態で、プリチャージサイクル中、ノードが充電されていることを特徴とする請求項１に記載のピクセル回路。
17. 発光デバイスが、有機発光ダイオードであり、駆動トランジスタが、p型薄膜トランジスタであることを特徴とする請求項１に記載のピクセル回路。
18. ディスプレイを駆動するためのシステムであって、
    エミッションサイクル中、プログラミング情報による光を発光するように発光デバイスを駆動する駆動トランジスタと、
    駆動トランジスタのゲート端子と補償信号を搬送するラインとの間に直列に結合されたコンデンサと、
    駆動トランジスタのゲート端子とゲート端子以外の駆動トランジスタの端子との間に結合されたスイッチングトランジスタと
    を包含するピクセル回路と、
    プログラミングサイクル中、データラインを介してプログラミング電圧をピクセル回路に印加するためのデータドライバであって、データラインがピクセル回路に結合され、プログラミング電圧がプログラミング情報に従って提供されることを特徴とするデータドライバと、
    駆動トランジスタのゲート端子が、補償電流に応じて調整する間、これにより、駆動トランジスタ及びスイッチングトランジスタを介してストレージコンデンサを横切って補償電流を搬送するために、データライン上の変化の実質的に一定のレート又はピクセル回路に接続された他のラインと基準電流または電圧を生成するための電流源または電圧ランプ発生器と
    を有することを特徴とするシステム。
19. データラインに印加される基準電流が、コンデンサを介して搬送される補償電流とデータラインのコンデンサンスを放電するための放電電流との間で分割されるように、データラインの容量が、電流デバイダを形成するようにコンデンサと結合する請求項１８に記載のシステム。
20. 前記ピクセル回路が、
    駆動トランジスタのゲート端子は選択的にコンデンサに接続され、それにより容量結合ラインが補償信号を搬送するとともに、駆動トランジスタのゲート端子に接続されるように、駆動トランジスタのゲート端子とコンデンサとの間に直列に接続された第２のスイッチングトランジスタと、
    駆動トランジスタが、第２のコンデンサの電荷に応じた駆動電流を伝達するように、発光周期に先行するプログラミングサイクル中にプログラミング情報に応じて充電されるように駆動トランジスタのゲート端子に接続された第２のコンデンサと
    を更に有することを特徴とする請求項１８に記載のシステム。
21. スイッチングトランジスタが、第２のスイッチングトランジスタを介して駆動トランジスタのゲート端子に接続され、スイッチングトランジスタが直接コンデンサに接続されていることを特徴とする請求項２０に記載のシステム。
22. 第２のスイッチングトランジスタが、リセット時に、コンデンサからの駆動トランジスタのゲート端子をこれにより絶縁するためにオフにされる間、ピクセル回路がさらに、スイッチングトランジスタを介して、コンデンサの電圧を放電することにより、コンデンサをリセットするように構成されていることを特徴とする請求項２１に記載のシステム。
23. 第２のスイッチングトランジスタが、リセット時に発光デバイスに関連付けられたコンデンサンスに結合され、コンデンサの放電が、発光デバイスに関連付けられたコンデンサンスにコンデンサを放電することにより行われることを特徴とする請求項２２に記載のシステム。
24. スイッチングトランジスタが、スイッチングトランジスタ及び第３のスイッチングトランジスタの両方から発光デバイスを介して電流経路からの駆動トランジスタのゲート端子を絶縁することによって、第３のスイッチングトランジスタを介して駆動トランジスタのゲート端子に接続されるように、スイッチング・トランジスタと直列に接続され、スイッチングトランジスタをまた動作させるラインを選択するために作動する第３のスイッチングトランジスタを更に有することを特徴とする請求項２０に記載のシステム。
25. 補償信号を搬送するラインが、プログラミング・サイクル中にプログラミング情報に応じてプログラミング電圧を提供するデータラインであり、
    補償電流が、駆動トランジスタを介して搬送しつつ、スイッチングトランジスタ及び第２のスイッチングトランジスタが共にオン状態とされるように、および、第２のスイッチングトランジスタがオンすると、プログラミング電圧が、プログラミング電圧に基づいて、駆動トランジスタのゲート端子の電圧を設定するためのデータラインに印加されている間、スイッチングトランジスタがオフとなるように、第２のスイッチングトランジスタが第２の選択ラインにより動作されるスイッチングトランジスタが、第１の選択ラインによって作動されることを特徴とする請求項１８に記載のシステム。
26. データドライバは、サイクルアナログデジタル変換器を含み、電圧ランプ発生器が、選択的にサイクルアナログデジタル変換器を介して、データライン上のランプ電圧を生成するようにサイクルアナログデジタル変換器に接続されているランプ値信号源を含むことを特徴とする請求項１８に記載のシステム。
27. データドライバが、抵抗性アナログデジタル変換器を含み、補償電流が、駆動トランジスタを介して搬送されるとき、電圧ランプ発生器が、選択的に一つまたは複数のスイッチを介してデータラインに接続されることを特徴とする請求項１８に記載のシステム。
28. スイッチングトランジスタに連結された選択ラインを制御するためのアドレスドライバを更に有し、
    プログラミングサイクル中、スイッチングトランジスタが、スイッチングトランジスタを選択的にオンにする選択ラインに応じて操作されることを特徴とする請求項１８に記載のシステム。
29. 基準電圧にストレージキャパシタを参照することにより、排出サイクル中、データラインに基準電圧を与えるための基準電圧発生器を更に有することを特徴とする請求項１８に記載のシステム。
30. ピクセル回路が、選択的に排出サイクル中、発光デバイスに駆動トランジスタを結合するための発光制御トランジスタを含み、発光周期以外の期間、発光デバイスを駆動するリーク電流を防止するように、発光制御トランジスタが発光選択ラインに応じて操作されることを特徴とする請求項１８に記載のシステム。
31. ディスプレイアレイの行と列にアレンジされた複数のピクセル回路を有するディスプレイシステムであって、各ピクセル回路が、
    エミッションサイクル中、プログラミング情報によって光を放射する発光デバイスを駆動するための駆動トランジスタと、
    駆動トランジスタのゲート端子に結合され、プログラミングサイクル中、プログラミング情報によってチャージされるようにアレンジされたストレージコンデンサと、
    第１の選択ラインによって作動され、駆動トランジスタのゲート端子と、ゲート端子でない駆動トランジスタの端子との間に結合される第１のスイッチングトランジスタと、
    第２の選択ラインによって作動され、駆動トランジスタのゲート端子に接続される第２のスイッチングトランジスタであって、各駆動トランジスタのゲート端子が、第２のスイッチングトランジスタを介して、第２のスイッチングトランジスタとデータラインとの間に直列に接続されたプログラムコンデンサに接続されることを特徴とする第２のスイッチングトランジスタと、
    プログラミングサイクル中、各データラインを介して複数のピクセル回路にプログラミング電圧を印加するためのデータドライバであって、プログラミング電圧が、各ピクセル回路に関するプログラミング情報によって提供されることを特徴とする、データドライバと、
    駆動トランジスタのゲート端子が、補償電流に応じて調整する間、それにより、駆動トランジスタ及びスイッチングトランジスタを介してストレージコンデンサを横切って補償電流を搬送するように、データライン上の変化の実質的に一定の速度又は複数のピクセル回路の少なくとも１つに結合された別の行に基準電流または電圧を生成するための電流源または電圧ランプ発生器と、
    を包含することを特徴とするディスプレイシステム。
32. ディスプレイアレイは、複数のセグメントに分割され、複数のセグメントの各々が複数のピクセル回路の複数を備え、
    複数のセグメントの各々の内に、プログラミング・コンデンサが、共通データラインに接続された複数のピクセル回路によって共有されることを特徴とする請求項３１に記載のディスプレイシステム。
33. 各セグメント内のピクセル回路内の第スイッチングトランジスタが同時にそれぞれ、複数のセグメントの各ピクセル回路の最初のスイッチングトランジスタを動作させるための共通のセグメント化された制御ラインに従って操作されることを特徴とする請求項３２に記載のディスプレイシステム。
34. 補償サイクル中、各セグメントのセグメント化された制御ラインは、セグメント内の各駆動トランジスタが補償電流に応じて調整することができるように、それぞれの第一のスイッチングトランジスタを介して、同時にセグメント内のピクセル回路を介して補償電流を伝達するように操作されることを特徴とする請求項３３に記載のディスプレイシステム。
35. 各ピクセル回路はさらに、選択的に発光デバイスに駆動トランジスタを接続するための発光制御ラインに基づいて動作する発光制御トランジスタを包含し、発光制御ラインは、補償電流が駆動トランジスタを介して搬送されながら光を発する発光デバイスからの光を防ぐために操作されることを特徴とする請求項３１に記載のディスプレイシステム。
36. 各ピクセル回路は、第２のスイッチングトランジスタを介して駆動トランジスタのゲート端子に結合された第１のスイッチングトランジスタで構成され、第１のスイッチングトランジスタは、直接プログラミング・コンデンサに接続されることを特徴とする請求項３１に記載のディスプレイシステム。
37. 第２のスイッチングトランジスタが、リセット時のプログラミング・コンデンサからの駆動トランジスタのゲート端子を絶縁するためにオフにされる間、各ピクセル回路がさらに、第１のスイッチングトランジスタを介して、プログラミング・コンデンサの電圧を放電することにより、プログラミング・コンデンサをリセットするように構成されることを特徴とする請求項３６に記載のディスプレイシステム。
38. 各ピクセル回路は、リセット時に発光デバイスに関連付けられたコンデンサンスに結合された第２のスイッチングトランジスタで構成され、コンデンサの放電は、発光デバイスに関連付けられたコンデンサンスにプログラミング・コンデンサを放電することにより行われることを特徴とする請求項３７に記載のディスプレイシステム。
39. 第１のスイッチングトランジスタが、スイッチングトランジスタ及び第３のスイッチングトランジスタの両方から発光デバイスを介して電流経路からの駆動トランジスタのゲート端子を絶縁することによって、第３のスイッチングトランジスタを介して駆動トランジスタのゲート端子に接続されるように、各ピクセル回路がさらに、第１のスイッチングトランジスタと直列に接続され、第１のセレクトラインによって動作する第３のスイッチングトランジスタを含むことを特徴とする請求項３１に記載のディスプレイシステム。
40. 発光デバイスが、有機発光ダイオードであり、駆動トランジスタが、p型薄膜トランジスタであることを特徴とする請求項３１に記載のディスプレイシステム。
41. ディスプレイを駆動する方法であって、
    ピクセル回路が
    プログラミング情報によって発光デバイスを介して駆動電流を搬送するための駆動トランジスタと、
    プログラミング情報によってチャージされたコンデンサであって、第１の伝導ラインに結合された第１の端子と、駆動トランジスタのゲート端子に結合された第２の端子とを備えたコンデンサと、
    駆動トランジスタのゲート端子と駆動トランジスタの別の端子との間に結合されたスイッチングトランジスタと
    を包含し、
    スイッチングトランジスタが選択される間、プログラミングサイクル中、コンデンサの第１又は第２の端子をプログラミング電圧でチャージするステップと、
    補償電流が、コンデンサにわたって、スイッチングトランジスタおよび駆動トランジスタを介してドレインされるように、プログラミングサイクル中、第１の伝導ラインに基準電流を印加するステップと、
    を有することを特徴とする方法。
42. ピクセル回路の劣化を考慮するためにピクセル回路を較正するように補償電流が駆動トランジスタのゲート-ソース間電圧を調整することを特徴とする請求項４１に記載の方法。
43. ストレージキャパシタが基準電圧を基準とするようにプログラムサイクルに続くエミッションサイクル中、基準電圧レベルに第１の伝導ラインを設定するステップを更に有することを特徴とする請求項４１に記載の方法。
44. プログラムサイクルに包含されるプレチャージサイクル中に、第１の伝導ラインをプログラミング電圧でプレチャージするステップと、
    プログラムサイクルに包含される補償サイクル中、実質的に一定のレートで第１の伝導ラインにチャージされる電圧を提供するステップと、
    を更に有し、
    第１の伝導ラインの電圧が、第１の伝導ラインの寄生容量を同時に放電し、コンデンサにわたって補償電流を提供するように、放電電流を同時に排出する基準電流のアプリケーションに一定に変更されることを特徴とする請求項４１に記載の方法。
45. エミッションサイクル中、発光デバイスを駆動するための駆動トランジスタと、
    駆動トランジスタが、プログラミング情報によって発光デバイスを駆動させる適当な電圧でチャージされるコンデンサと
    を包含するピクセル回路と、
    プログラミングサイクル中、データラインを介してピクセル回路にプログラミング電圧を印加するためのデータドライバであって、前記プログラミング電圧が、プログラミング情報によって提供されることを特徴とするデータドライバと、
    データラインを同時に放電する間、プログラミングサイクル中、バイアスラインに基準電流を印加し、コンデンサにわたって駆動トランジスタを介して補償電流をドレインするための電流源と
    を有するディスプレイシステム。
46. ピクセル回路が、電流を選択的に発光デバイスを通って流れるように構成された発光制御トランジスタを含み、
    データラインは、駆動トランジスタの第１の端子に結合され、駆動トランジスタの第２の端子が発光制御トランジスタを介して発光デバイスに結合され、ピクセル回路がさらに、駆動用トランジスタを通って、コンデンサの両端に流れるように補償電流を電流経路を提供するスイッチングトランジスタを含むことを特徴とする請求項４５に記載のディスプレイシステム。
47. 第２の部分が補償電流を提供することによりピクセル回路を較正する間、最初の部分は、データラインに関連する静電容量を放電するように、コンデンサとデータラインの容量は、基準電流を分割するように配置されることを特徴とする請求項４５に記載のディスプレイシステム。
48. 基準電流は、データラインの容量とコンデンサのコンデンサンスに応じて分割されることを特徴とする請求項４７に記載のディスプレイシステム。
49. 発光デバイスを駆動するためのピクセル回路を有するディスプレイを作動させる方法であって、供給ライン電圧と駆動トランジスタのしきい値電圧との間の差によって与えられる電圧が、駆動トランジスタのゲート端子とコンデンサの両方に結合されるピクセル回路のノードにチャージされるように、スイッチングトランジスタをオンにすることによって、プレチャージサイクル中、ピクセル回路をプレチャージするステップと、
    補償電流が搬送されることができるように駆動トランジスタがノードの電圧を調整することができるように、補償サイクル中、コンデンサにわたって、駆動トランジスタ、スイッチングトランジスタを介して補償電流を搬送するステップと、
    ピクセルがプログラミング情報によって光を放射するように駆動される間、エミッションサイクル中、ノードに結合されたストレージコンデンサの端子でない他のコンデンサの端子に基準電圧を印加するステップと
    を有する方法。
50. ピクセル回路の劣化を考慮するためにピクセル回路を較正するように補償電流が駆動トランジスタのゲート-ソース間の電圧を調整することを特徴とする請求項４９に記載の方法。
51. プリチャージサイクル中にプログラミング電圧のノードに接続されたコンデンサの端子以外のコンデンサの端子を設定するステップを更に有することを特徴とする請求項４９に記載の方法。
52. 発光デバイスを駆動するための複数のピクセル回路を有するディスプレイを作動させる方法であって、
    ディスプレイ情報で第１の複数のピクセル回路をプログラムするステップと、
    第１のエミッションインターバル中、プログラムされたディスプレイ情報によって光を発するように第１の複数のピクセル回路を駆動するステップと、
    アイドリングインタバール中、第１の複数のピクセルの駆動をやめさせるステップと、
    前記第１の複数のピクセル回路をリプログラムするステップの前に、前記やめさせるステップに続いて、第２のエミッションインターバル中、プログラムされたディスプレイ情報によって光を発するように第１の複数のピクセル回路を駆動するステップと
    を有することを特徴とする方法。
53. 前記第１の複数のピクセル回路をプログラムするステップが、第１の複数のピクセル回路に接続された複数のデータラインに複数のプログラミング電圧を印加するステップを包含し、
    ピクセル回路の第一の複数の各々の記憶容量が、エミッションインターバル中に基準電圧を参照するように、前記駆動するステップが、基準電圧に複数のデータラインを設定するステップを包含する
    ことを特徴とする請求項５２に記載の方法。
54. アイドルインターバル中、第２のディスプレイ情報で第２の複数のピクセル回路をプログラムするステップを更に有することを特徴とする請求項５２に記載の方法。
55. 第１の複数のピクセル回路がディスプレイの偶数行のピクセル回路であり、第2の複数のピクセル回路がディスプレイの奇数行のピクセル回路であることを特徴とする請求項５４に記載の方法。
56. 第２のエミッションインターバル中、第２のプログラムされたディスプレイ情報に応じて光を放射する第2の複数のピクセル回路を駆動するステップを更に有することを特徴とする請求項５４に記載の方法。
57. 第１の複数のピクセル回路が、更新されたディスプレイ情報でプログラムされる間、第２のアイドリングインターバル中、第2の複数のピクセル回路を駆動をやめさせるステップと、
    第３のディスプレイインターバル中、更新されたディスプレイ情報によって第１の複数のピクセル回路と、第２のディスプレイ情報によって第２の複数のピクセル回路とを駆動するステップと
    を更に有することを特徴とする請求項５６に記載の方法。
58. 駆動は、駆動複数の区間、各々がアイドルインターバル、アイドル期間によって分離された駆動複数の区間の各々の継続時間にほぼ等しい持続時間を有する区間を複数の駆動中に繰り返し行われることを特徴とする請求項５２に記載の方法。
59. 複数の駆動インターバル中、第１の複数のピクセル回路を繰り返し駆動するステップを更に有し、
    複数の駆動インターバルの各々が、プログラムされたディスプレイ情報によって光を発するように第１の複数のピクセル回路を駆動し、複数の駆動インターバルの各々が、続くプログラミングインターバルの前に生じ、続くプログラミングインターバルが、続くディスプレイデータによって光を発するように第１の複数のピクセル回路をプログラミングすることを特徴とする請求項５２に記載の方法。
60. 連続的な運転操作の速度が、入力ビデオストリームのフレームレートを超えることを特徴とする請求項５２に記載の方法。
61. ディスプレイパネルを形成するように配置された複数のピクセル回路であって、複数のピクセル回路の各々が、データラインおよび複数の選択されたラインのうちの各々一方に接続されることを特徴とするピクセル回路と、
    駆動トランジスタを介して搬送される電流によってプログラミング情報によって駆動される発光デバイスと、
    駆動トランジスタのゲート端子とデータラインとの間に接続されたストレージコンデンサと、
    スイッチトランジスタがオンの状態で保持容量が、データライン上の電圧に応じて充電されるように、選択ラインによって操作され、ストレージキャパシタとゲート端子以外の駆動トランジスタの端子間に接続されたスイッチトランジスタと、
    プログラミング情報を受信するための複数のピクセル回路の各々におけるスイッチトランジスタを制御するように表示パネルにおいて選択ラインを操作するためのアドレスドライバと、
    ピクセル回路は、光を放射するように駆動される間、プログラミングを受けるように、基準電圧に複数のピクセル回路の記憶容量を参照するように選択される間、複数のピクセル回路をプログラムするように、表示パネルのデータラインに基準電圧とプログラミング電圧を印加するためのデータドライバと、
    入力ビデオストリームに係る複数のピクセル回路のプログラミングおよび放出を制御するためのアドレスドライバおよびドライバを操作するためのコントローラと
    を有するディスプレイシステムであって、
    前記コントローラが、
    ピクセル回路の第1の複数の第1プログラミング間隔の間にディスプレイ情報でプログラムされ、
    ピクセル回路の第1の複数の第一のエミッションインターバル中にプログラムされたディスプレイ情報に応じた光を発光させ、
    ピクセル回路の第一の複数のアイドル期間の間に光の放射を停止させ、
    リプログラムされる前に、ピクセル回路の第1の複数の第二のエミッションインターバルの間にプログラムされたディスプレイ情報に応じた光を発光するように駆動される
    ように構成される、
    ことを特徴とするディスプレイシステム。
62. ピクセル回路の第２の複数のピクセル回路の第１の複数のアイドル期間中に第２のディスプレイ情報によってプログラムされるように、コントローラが更に構成されることを特徴とする請求項６１に記載のディスプレイシステム。
63. 第１の複数のピクセル回路が表示パネルの偶数行のピクセル回路であり、第２の複数のピクセル回路が表示パネルの奇数行のピクセル回路であることを特徴とする請求項６２に記載のディスプレイシステム。
64. 連続的な運転操作の速度が、入力ビデオストリームのフレームレートを超えることを特徴とする請求項６１に記載のディスプレイシステム。
65. 複数のピクセル回路内の発光デバイスが、有機発光ダイオードを含むことを特徴とする請求項６１に記載のディスプレイシステム。
66. 複数のピクセルとピクセルのうちの1つ又はそれ以上のピクセルに電圧プログラミング情報を伝達する複数のデータラインを含むピクセルアレイを含むディスプレイシステムであって、
    一つ以上のデータ出力端子を介してデータラインに電圧プログラミング情報を提供するためのソースドライバと、
    ソースドライバの一つ以上のデータ出力端子の一方に複数のデータラインのサブセットを結合するためのマルチプレクサであって、前記サブセットが、複数のデータラインの複数を包含することを特徴とするマルチプレクサと、
    一度選択され、データラインのサブセットを介してプログラムされた選択されたピクセルが、データラインのサブセットのそれぞれの寄生容量に充電された電圧プログラミング情報に従ってプログラムされるように、プログラミングのために選択されたサブセットの前にそれぞれの電圧プログラミング情報を有するデータラインのサブセットの寄生容量を充電するソースドライバを動作させるように構成されたコントローラと
    を更に有することを特徴とするディスプレイシステム。
67. コントローラが、サブセットの選択の開始は、デマルチプレクサによって複数のデータラインのサブセットの最終の一方のカップリングの間に起こることをソースドライバは、動作するように構成されていることを特徴とする請求項６６に記載のディスプレイシステム。
68. デマルチプレクサによって複数のデータラインのサブセットの最終の一方のカップリングの全期間の後、サブセットの選択の開始が発生するように、コントローラがさらに、ソースドライバを動作させるように構成されることを特徴とする請求項６６に記載のディスプレイシステム。
69. 複数のピクセル回路内の発光デバイスが、有機発光ダイオードを含むことを特徴とする請求項６６に記載のディスプレイシステム。
70. 複数のピクセルとピクセルのうちの1つ又はそれ以上のピクセルに電圧プログラミング情報を伝達する複数のデータラインを含むピクセルアレイを有するディスプレイシステムを駆動する方法であって、ディスプレイシステムが、一つ以上のデータ出力端子を介してデータラインに電圧プログラミング情報を提供するためのソースドライバを含み、該方法が、
    複数のデータラインのサブセットのそれぞれの寄生容量を充電するためのソースドライバの一つ以上のデータ出力端子の一方に複数のデータラインのサブセットをデマルチプレクサを介して順次結合するステップと、
    複数のデータラインのサブセットのそれぞれの寄生容量に蓄積された電荷に応じてピクセルをプログラムするように、複数のデータラインのサブセットに結合されたアドレスドライバ、ピクセルを介して、プログラミングのために選択するステップと、
    を有することを特徴とする方法。
71. 選択は、デマルチプレクサによって複数のデータラインのサブセットの最終の一方のカップリングの間に開始されることを特徴とする請求項７０に記載の方法。
72. 選択は、デマルチプレクサによって複数のデータラインのサブセットの最終一方のカップリングの全期間の後に開始されることを特徴とする請求項７０に記載の方法。

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