JP7098027B2 - 電界発光表示装置 - Google Patents

Description

本発明は電界発光表示装置に関するものである。

電界発光表示装置は、発光層の材料によって、無機発光表示装置と電界発光表示装置とに区分される。電界発光表示装置の各ピクセルは自ら発光する発光素子を含み、映像データの階調によるデータ電圧で発光素子の発光量を制御して輝度を調節する。各ピクセル回路は駆動素子を含んでもよい。

工程偏差及び／又は駆動時間経過によって駆動素子の閾値電圧がピクセルごとに異なってもよい。同様に、発光素子の閾値電圧もピクセルごとに異なってもよい。ピクセル間の駆動特性偏差が生じれば、同じデータ電圧が印加されてもピクセルで発光に寄与する発光電流が変わる。このような発光電流の偏差は輝度不均一をもたらして画像品位を落とす。

電界発光表示装置で、ピクセル間の駆動特性偏差を補償するための多様な試みが行われているが、ピクセル構成が複雑であり、補償程度が十分ではないため、輝度均一性を確保するのに限界がある。

したがって、本明細書に開示した実施例は前述した問題点を解決するためのものであり、簡素なピクセル構成でも駆動素子と発光素子の特性偏差による発光電流の変化を最小化するようにした電界発光表示装置を提供する。

また、本明細書に開示した実施例は簡素な駆動方法でＭＰＲＴ特性を向上させるようにした電界発光表示装置を提供する。

本発明による電界発光表示装置は、多数のピクセル、第１方向に隣接したピクセルに共通して連結された一ゲートライン、前記第１方向と交差する第２方向に隣接したピクセルに共通して連結された一データライン、前記全てのピクセルに共通して連結された第１電源ライン、第２電源ライン、及び初期化電圧供給ラインを含むピクセルアレイと、前記ピクセルアレイに連結されたパネル駆動回路とを含む。

前記ピクセルのそれぞれは、ゲート電極が第１ノードに連結され、ソース電極が前記第１電源ラインを介して高電位駆動電源に連結され、ドレイン電極が第２ノードに連結された駆動素子と、ゲート電極が前記ゲートラインに連結され、ソース電極及びドレイン電極のいずれか一つが前記第１ノードに連結され、残りの一つが前記第２ノードに連結されたスイッチング素子と、前記データラインと前記第１ノードとの間に連結された第１キャパシタと、前記初期化電圧供給ラインと前記第１ノードとの間に連結された第２キャパシタと、アノード電極が前記第２ノードに連結され、カソード電極が前記第２電源ラインを介して低電位駆動電源に連結された発光素子とを含む。

本発明は次のような効果を有する。

本発明はＰＭＯＳ型トランジスタを含む簡素なピクセル構成を用いて駆動素子の閾値電圧変化に関係なく発光電流をセットすることができるので、駆動の安全性及び製品の信頼性を高めることができる。

本発明はＰＭＯＳ型トランジスタを含む簡素なピクセル構成を用いて発光素子の特性（温度、劣化など）の変化による発光電流の歪みを最小化することができるので、駆動の安全性及び製品の信頼性を高めることができる。

本発明はＰＭＯＳ型トランジスタを含む簡素なピクセル構成を用いてＶＨＲ（Ｖｏｌｔａｇｅ Ｈｏｌｄｉｎｇ Ｒａｔｉｏ）特性を向上させるので、駆動の安全性及び製品の信頼性を高めることができる。

本発明はＰＭＯＳ型トランジスタを含む簡素なピクセル構成を用いてピクセルアレイで各ピクセルが占める面積を減らすことができるので、ＰＰＩ（Ｐｉｘｅｌ Ｐｅｒ Ｉｎｃｈ）を増加させることができる。

本発明はテンポラリ発光方式を採用し、従来のＢＤＩ方式に比べて簡素な駆動方法でＭＰＲＴ特性を向上させることができる。

本発明による効果は以上で例示した内容によって制限されず、より多様な効果が本発明内に含まれている。

本発明の実施例による電界発光表示装置を示すブロック図である。 図１の表示パネルに形成されたピクセルアレイを示す図である。 本発明の実施例によるテンポラリ発光方式の駆動タイミングを示す図である。 本発明の実施例によるテンポラリ発光方式の駆動タイミングを示す図である。 テンポラリ発光方式で駆動される一ピクセルの等価回路を示す図である。 １番目ゲートラインとｍ番目データラインに連結された一ピクセルの駆動タイミングを示す図である。 図６の第１初期化期間で一ピクセルの動作を示す図である。 図６の第２初期化期間で一ピクセルの動作を示す図である。 図６のプログラミング期間で一ピクセルの動作を示す図である。 図６の発光期間で一ピクセルの動作を示す図である。 発光素子の特性変化による発光電流の変化を従来技術と比較して示す図である。

以下、添付図面に基づいて好適な実施例を詳細に説明する。明細書全般にわたって同じ参照番号は実質的に同じ構成要素を意味する。以下の説明で、本発明の内容に関連した公知の機能又は構成についての具体的な説明が不必要に内容の理解をあいまいにするか妨げることができると判断される場合、その詳細な説明を省略する。

図１は本発明の実施例による電界発光表示装置を示すブロック図である。そして、図２は図１の表示パネルに形成されたピクセルアレイを示す図である。

図１及び図２を参照すると、本発明の実施例による電界発光表示装置は、表示パネル１０、タイミングコントローラー１１、データドライバー１２、ゲートドライバー１３、及び電源回路２０を備えてもよい。図１で、タイミングコントローラー１１、データドライバー１２及び電源回路２０は全部又は一部がドライブ集積回路内に一体化してもよい。図１で、データドライバー１２、ゲートドライバー１３及び電源回路２０はパネル駆動回路を構成してもよい。パネル駆動回路は多数の信号ライン１４、１５、ＩＬ、ＥＶＬ１、ＥＶＬ２を介して表示パネル１０のピクセルアレイに連結されてもよい。

図１及び図２を参照すると、表示パネル１０で、入力映像が表示される画面には列（Ｃｏｌｕｍｎ）方向（又は垂直方向）に延びたデータライン１４と行（Ｒｏｗ）方向（又は水平方向）に延びたゲートライン１５が交差し、交差領域ごとにピクセルＰＩＸがマトリックス状に配置されてピクセルアレイを形成する。各データライン１４は列方向に隣接したピクセルＰＩＸに共通して連結され、各ゲートライン１５は行方向に隣接したピクセルＰＩＸに共通して連結される。図２のように、データライン１４１～１４ｍの間は電気的に互いに分離され、ゲートライン１５１～１５ｎの間も電気的に互いに分離されている。一方、ピクセルアレイは、表示パネル１０の全てのピクセルＰＩＸに共通して連結された初期化電圧供給ラインＩＬ、第１電源ラインＥＶＬ１、及び第２電源ラインＥＶＬ２をさらに含んでもよい。

ピクセルアレイに含まれたピクセルＰＩＸは複数個ずつグルーピングされて多様なカラーを表現してもよい。カラー表現のためのピクセルグループを単位ピクセルに定義するとき、１単位ピクセルはＲ（赤色）、Ｇ（緑色）及びＢ（青色）ピクセルを含んでもよく、Ｒ（赤色）、Ｇ（緑色）、Ｂ（青色）及びＷ（白色）ピクセルを含んでもよい。

ピクセルＰＩＸのそれぞれは、発光素子と、ゲート－ソース間の電圧によって発光電流を生成して発光素子を駆動させる駆動素子とを含む。発光素子は、アノード電極、カソード電極及びこれらの電極の間に形成された有機化合物層を含むんでもよい。有機化合物層は、正孔注入層（Ｈｏｌｅ Ｉｎｊｅｃｔｉｏｎ ｌａｙｅｒ、ＨＩＬ）、正孔輸送層（Ｈｏｌｅ ｔｒａｎｓｐｏｒｔ ｌａｙｅｒ、ＨＴＬ）、発光層（Ｅｍｉｓｓｉｏｎ ｌａｙｅｒ、ＥＭＬ）、電子輸送層（Ｅｌｅｃｔｒｏｎ ｔｒａｎｓｐｏｒｔ ｌａｙｅｒ、ＥＴＬ）、電子注入層（Ｅｌｅｃｔｒｏｎ Ｉｎｊｅｃｔｉｏｎ ｌａｙｅｒ、ＥＩＬ）などを含んでもよいが、これらに限定されない。発光素子にピクセル電流が流れるとき、正孔輸送層（ＨＴＬ）を通過した正孔と電子輸送層（ＥＴＬ）を通過した電子が発光層（ＥＭＬ）に移動して励起子が形成され、その結果、発光層（ＥＭＬ）が可視光を放出してもよいる。一方、有機化合物層は無機化合物層に代替してもよい。

駆動素子は有機基板（又はプラスチック基板）に基づく低温ポリシリコン（Ｌｏｗ－Ｔｅｍｐｅｒａｔｕｒｅ－Ｐｏｌｙ－Ｓｉｌｉｃｏｎ、ＬＴＰＳ）又は酸化物（Ｏｘｉｄｅ）薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）から具現されてもよいが、これに限定されない。駆動素子はシリコンウエハー（Ｓｉ－ｗａｆｅｒ）に基づくＣＭＯＳトランジスタから具現されてもよい。駆動素子は電気的特性（例えば、閾値電圧、電子移動度など）が全てのピクセルで均一ではなければならないが、工程偏差及び素子特性偏差によってピクセルＰＩＸの間に違いがあってもよい。駆動素子の電気的特性はディスプレイ駆動時間の経過によって変わることもあり、劣化程度がピクセルＰＩＸの間に違いがあり得る。このような駆動素子の電気的特性偏差を補償するために、電界発光表示装置に内部補償方法を適用することができる。内部補償方法は、ピクセル回路内に含まれた内部補償部により、駆動素子の電気的特性変化が発光電流に影響を及ぼすことができないように補償するものである。内部補償部は、薄膜トランジスタ（又はＣＭＯＳトランジスタ）から具現される複数のスイッチング素子と少なくとも一つ以上のキャパシタとを含んでもよい。

ピクセル回路に含まれた一部の素子（特に、ソース又はドレインが駆動素子のゲートに連結されたスイッチング素子）を酸化物トランジスタから具現する試みが増えている。酸化物トランジスタは、半導体物質としてポリシリコンの代わりに、酸化物（Ｏｘｉｄｅ）、すなわちＩｎ（インジウム）、Ｇａ（ガリウム）、Ｚｎ（亜鉛）、Ｏ（酸素）が結合されたＩＧＺＯという酸化物が使われる。酸化物トランジスタは、非晶質シリコントランジスタに比べて電子移動度が１０倍以上高く、ＬＴＰＳトランジスタに比べて製造コストがずっと低い利点がある。また、酸化物トランジスタはオフ電流が低いから、トランジスタのオフ期間が相対的に長い低速駆動の際に駆動安全性及び信頼性が高い利点もある。よって、高解像度及び低電力駆動が必要であるか低温ポリシリコン工程で画面の大きさに対応することができないＯＬＥＤ ＴＶに酸化物トランジスタを採用されてもよい。

本発明の実施例によれば、駆動安全性とともに補償の信頼性を高めるように、各ピクセルＰＩＸのピクセル回路に含まれた駆動素子及びスイッチング素子はＰチャネルトランジスタ（ＰＭＯＳ）から具現されてもよい。トランジスタはゲート（ｇａｔｅ）、ソース（ｓｏｕｒｃｅ）及びドレイン（ｄｒａｉｎ）を含む３電極素子である。ソースはキャリア（ｃａｒｒｉｅｒ）をトランジスタに供給する電極である。トランジスタ内でキャリアはソースから流れ始める。ドレインはトランジスタからキャリアが外部に出る電極である。トランジスタでキャリアはソースからドレインに流れる。Ｐチャネルトランジスタの場合、キャリアが正孔（ｈｏｌｅ）であるから、ソースからドレインに正孔が流れるようにソース電圧がドレイン電圧より高い。Ｐチャネルトランジスタで正孔がソースからドレイン側に流れるから、電流がソースからドレイン側に流れる。一方、トランジスタのソースとドレインは固定されたものではないことに気を付けなければならない。例えば、ソースとドレインは印加電圧によって変更されてもよい。よって、トランジスタのソースとドレインによって本発明が制限されない。

図１及び図２を参照すると、タイミングコントローラー１１は、ホストシステム（図示せず）から伝達されるデジタル映像データＤ－ＤＡＴＡをデータドライバー１２に供給する。タイミングコントローラー１１は、ホストシステムから垂直同期信号Ｖｓｙｎｃ、水平同期信号Ｈｓｙｎｃ、データイネーブル信号ＤＥ、ドットクロックＤＣＬＫなどのタイミング信号を受信してパネル駆動回路の動作タイミングを制御するためのタイミング制御信号を生成する。タイミング制御信号は、ゲートドライバー１３の動作タイミングを制御するためのゲートタイミング制御信号ＧＤＣと、データドライバー１２の動作タイミングを制御するためのデータタイミング制御信号ＤＤＣと、電源回路２０の動作タイミングを制御するための電源タイミング制御信号ＰＤＣとを含んでもよい。

タイミングコントローラー１１はテンポラリ（Ｔｅｍｐｏｒａｒｙ）発光方式で具現することができるようにパネル駆動回路の動作を制御してもよい。このために、タイミングコントローラー１１は、１フレーム期間を、初期化期間、前記初期化期間に引き続くプログラミング期間、及び前記プログラミング期間に引き続く発光期間に時分割してもよい。タイミングコントローラー１１は、初期化期間内で全てのピクセルＰＩＸを同時に初期化することができるようにパネル駆動回路の動作を制御してもよい。タイミングコントローラー１１は、プログラミング期間内でピクセルＰＩＸをローライン順次方式に従ってプログラミングすることができるようにパネル駆動回路の動作を制御してもよい。タイミングコントローラー１１は、発光期間内で全てのピクセルＰＩＸが同時に発光することができるようにパネル駆動回路の動作を制御してもよい。

図１及び図２を参照すると、データドライバー１２はデータライン１４を介してピクセルＰＩＸに連結される。データドライバー１２はピクセルＰＩＸの駆動に必要なアナログ電圧ＤＡＴＡ１～ＤＡＴＡｍを生成してデータライン１４１～１４ｍに供給する。アナログ電圧ＤＡＴＡ１～ＤＡＴＡｍのそれぞれはデータ電圧と基準電圧とを含んでもよい。

データドライバー１２は、タイミングコントローラー１１から入力されるデジタル映像データＤ－ＤＡＴＡをデータタイミング制御信号ＤＤＣに基づいてサンプリング及びラッチして並列データに変え、デジタル／アナログコンバータ（以下、ＤＡＣ）でガンマ補償電圧によってデジタル映像データＤ－ＤＡＴＡをアナログデータ電圧に変換し、そのデータ電圧をデータライン１４を介してピクセルＰＩＸに供給する。データ電圧はピクセルＰＩＸで表現される映像階調に対応するように互いに異なる電圧レベルのアナログ電圧値であってもよい。一方、データドライバー１２は、データタイミング制御信号ＤＤＣに基づいて基準電圧をさらに生成し、データライン１４を介してピクセルＰＩＸに供給してもよい。基準電圧は予め設定された固定電圧レベルを有してもよい。

データドライバー１２は、データタイミング制御信号ＤＤＣに応じてプログラミング期間でデータ電圧を出力し、初期化期間及び発光期間で基準電圧を出力してもよい。データドライバー１２は複数のソースドライバー集積回路から構成されてもよい。ソースドライバー集積回路は、シフトレジスター（ｓｈｉｆｔ ｒｅｇｉｓｔｅｒ）、ラッチ、レベルシフター、ＤＡＣ及び出力バッファーを含んでもよい。

図１及び図２を参照すると、ゲートドライバー１３はゲートライン１５を介してピクセルＰＩＸに連結されるとともに初期化電圧ラインＩＬを介してピクセルＰＩＸに連結されてもよい。

ゲートドライバー１３は、ゲートタイミング制御信号ＧＤＣに基づいてスキャン信号ＳＣ１～ＳＣｎを生成してゲートライン１５１～１５ｎに供給する。スキャン信号ＳＣ１～ＳＣｎのそれぞれはゲートオン電圧（Ｇａｔｅ Ｏｎ Ｖｏｌｔａｇｅ）とゲートオフ電圧（Ｇａｔｅ Ｏｆｆ Ｖｏｌｔａｇｅ）との間でスイング（ｓｗｉｎｇ）するパルスタイプとして生成されてもよい。ゲートオン電圧はトランジスタの閾値電圧より高い電圧に設定され、ゲートオフ電圧はトランジスタの閾値電圧より低い電圧に設定される。トランジスタはゲートオン電圧に応じてターンオン（ｔｕｒｎ－ｏｎ）される反面、ゲートオフ電圧に応じてターンオフ（ｔｕｒｎ－ｏｆｆ）される。Ｐチャネルトランジスタの場合、ゲートオン電圧はゲートロー電圧（ＶＧＬ）、ゲートオフ電圧はゲートハイ電圧（ＶＧＨ）であってもよい。以下では、ゲートロー電圧（ＶＧＬ）をオンレベルと表現し、ゲートハイ電圧（ＶＧＨ）をオフレベルと表現する。
ゲートドライバー１３は、ゲートタイミング制御信号ＧＤＣに応じて、オフレベルとオンレベルとの間でスイングするパルスタイプスキャン信号ＳＣ１～ＳＣｎを生成し、前記パルスタイプスキャン信号ＳＣ１～ＳＣｎの出力タイミングをデータ電圧の供給タイミングに対応させてもよい。言い換えれば、ゲートドライバー１３は、プログラミング期間内でオンレベルのスキャン信号ＳＣ１～ＳＣｎを順次ゲートライン１５１～１５ｎに供給し、初期化期間及び発光期間でオフレベルのスキャン信号ＳＣ１～ＳＣｎをゲートライン１５１～１５ｎに供給してもよい。 ゲートドライバー１３は、ゲートタイミング制御信号ＧＤＣに応じて初期化期間内でロー電圧レベルとハイ電圧レベルとの間でトグルされる第１初期化電圧Ｖｉｎｉｔを生成して初期化電圧供給ラインＩＬに供給する。そして、ゲートドライバー１３は、プログラミング期間及び発光期間でロー電圧レベルの第２初期化電圧Ｖｉｎｉｔを生成して初期化電圧供給ラインＩＬに供給する。初期化電圧供給ラインＩＬは全てのピクセルＰＩＸに共通して連結されているから、初期化期間内でハイ電圧レベルの第１初期化電圧ＶｉｎｉｔによってピクセルＰＩＸの駆動素子が同時にターンオンされてもよい。

ゲートドライバー１３は、ゲートシフトレジスター、ゲートシフトレジスターの出力信号をピクセルのトランジスタ駆動に適したスイング幅に変換するためのレベルシフター及び出力バッファーなどをそれぞれ含む多数のゲートドライブ集積回路から構成されてもよい。もしくは、ゲートドライバー１３はＧＩＰ（Ｇａｔｅ ｄｒｉｖｅｒ Ｉｎ Ｐａｎｅｌ）方式で表示パネル１０の基板上に直接形成されてもよい。ＧＩＰ方式の場合、レベルシフターはＰＣＢ（Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ）上に実装され、ゲートシフトレジスターは表示パネル１０の非表示領域であるベゼル領域に形成されてもよい。ゲートシフトレジスターは、カスケード（Ｃａｓｃａｄｅ）方式で互いに連結された多数のスキャン出力ステージを含む。スキャン出力ステージはゲートライン１５１～１５ｎに独立的に連結され、ゲートライン１５１～１５ｎにスキャン信号ＳＣ１～ＳＣｎを出力する。ゲートシフトレジスターは一つの初期化出力ステージをさらに含んでもよい。初期化出力ステージは初期化電圧供給ラインＩＬに連結され、初期化電圧供給ラインＩＬに第1または第2の初期化電圧Ｖｉｎｉｔを出力してもよい。

図１及び図２を参照すると、電源回路２０は第１電源ラインＥＶＬ１を介してピクセルＰＩＸに連結されるとともに、第２電源ラインＥＶＬ２を介してピクセルＰＩＸに連結されてもよい。

電源回路２０は、電源タイミング制御信号ＰＤＣに応じて入力電源を加工して固定された第１電圧レベルの高電位駆動電源ＥＶＤＤを生成し、この高電位駆動電源ＥＶＤＤを第１電源ラインＥＶＬ１を介してピクセルＰＩＸに供給されてもよい。また、電源回路２０は電源タイミング制御信号ＰＤＣに応じて入力電源を加工して第２電圧レベルと第３電圧レベルとの間でスイングする低電位駆動電源ＥＶＳＳを生成し、この低電位駆動電源ＥＶＳＳを第２電源ラインＥＶＬ２を介してピクセルＰＩＸに供給してもよい。ここで、前記第２電圧レベルは前記第１電圧レベルより低く、前記第３電圧レベルより高くてもよい。

電源回路２０は電源タイミング制御信号ＰＤＣに応じて初期化期間及びプログラミング期間で低電位駆動電源ＥＶＳＳを第２電圧レベルに高めることにより、初期化期間及びプログラミング期間に全てのピクセルＰＩＸの不必要な発光を防止してもよい。

ホストシステムは、モバイル機器、ウェアラブル機器及び仮想／拡張現実機器などにおいてＡＰ（Ａｐｐｌｉｃａｔｉｏｎ Ｐｒｏｃｅｓｓｏｒ）になってもよい。また、ホストシステムは、テレビシステム、セットトップボックス、ナビゲーションシステム、パソコン、及びホームシアターシステムなどのメインボードであってもよいが、これに限定されるものではない。

図３及び図４は本発明の実施例によるテンポラリ発光方式の駆動タイミングを示す図である。

図３及び図４を参照すると、本発明の実施例によるテンポラリ発光方式はホールド（ｈｏｌｄ）タイプ装置である電界発光表示装置でＭＰＲＴ特性を向上させるために提案された方式である。テンポラリ発光方式は従来のブラックデータ挿入（Ｂｌａｃｋ Ｄａｔａ Ｉｎｓｅｒｔｉｏｎ、以下ＢＤＩ）方式に比べて簡素な駆動方法でＭＰＲＴ特性を向上させることができる利点がある。ＢＤＩ方式は、同じフレーム内で元の映像に引き続きブラック映像を連続して表示するために別途のブラック電圧を印加しなければならないため、諸般費用が増加し、駆動スキム（ｓｋｉｍ）が複雑になる。これに対し、テンポラリ発光方式は別途のブラック電圧を印加する必要がないから、ＢＤＩ方式の欠点を解消することができる。また、テンポラリ発光方式は一フレーム内に発光期間を相対的に長く設定することができるから、低費用で高輝度を達成することができる利点もある。

テンポラリ発光方式は、初期化期間Ｘ内で全てのピクセルを第１初期化電圧Ｖｉｎｉｔに同時に初期化し、プログラミング期間Ｙ内でローライン単位でピクセルにデータ電圧Ｖｄａｔａを書き込んだ後、発光期間Ｚ内で全てのピクセルを同時に発光させる。このために、高電位駆動電源ＥＶＤＤが第１電圧レベルＬＶ１に固定されるように設定されるが、低電位駆動電源ＥＶＳＳは第２電圧レベルＬＶ２と第３電圧レベルＬＶ３との間でスイングするように設定される。低電位駆動電源ＥＶＳＳは初期化期間Ｘ及びプログラミング期間Ｙで第２電圧レベルＬＶ２で印加され、発光期間Ｚで第２電圧レベルＬＶ２より低い第３電圧レベルＬＶ３で印加されてもよい。

一方、初期化期間Ｘは、垂直同期信号Ｖｓｙｎｃのパルスが供給される第１初期化期間Ｘ１と、ハイ電圧レベルＨＩＧＨの第１初期化電圧Ｖｉｎｉｔが供給される第２初期化期間Ｘ２とを含んでもよい。低電位駆動電源ＥＶＳＳは、図４に示すように、第２初期化期間Ｘ２から第２電圧レベルＬＶ２で印加されてもよいが、それに限定されず、第１初期化期間Ｘ１から第２電圧レベルＬＶ２で印加されてもよい。

プログラミング期間Ｙで、データ電圧Ｖｄａｔａがローライン単位ずつ順次データラインに供給される。そして、前記データ電圧Ｖｄａｔａがローライン単位でピクセルに書き込まれることができるように、前記データ電圧Ｖｄａｔａの書込みタイミングに同期してオンレベルＯＮのスキャン信号ＳＣ１～ＳＣｎがゲートラインに供給されてもよい。

初期化期間Ｘ及び発光期間Ｚでデータ電圧Ｖｄａｔａと違う基準電圧Ｖｒｅｆがデータラインに供給される。データ電圧Ｖｄａｔａと基準電圧Ｖｒｅｆは発光期間Ｚで発光電流を決定するファクター（ｆａｃｔｏｒ）になる。

発光電流は初期化期間Ｘ及びプログラミング期間Ｙで“０”になり、全てのピクセルの発光素子が発光しない。初期化期間Ｘ及びプログラミング期間Ｙの間にピクセルで具現される表示映像はブラックになり、このようなブラック映像ＢＬＫによってＭＰＲＴが改善されることができる。

一方、発光電流は発光期間Ｚでデータ電圧Ｖｄａｔａと基準電圧Ｖｒｅｆとの間の差の二乗に比例する明るさに設定され、この発光電流によって全てのピクセルの発光素子が発光する。発光期間Ｚの間にピクセルで具現される表示映像は階調明るさＥＭＬ１又はＥＭＬ２を示し、前記階調明るさはピクセル単位で変わることがある。なぜなら、データ電圧Ｖｄａｔａがピクセル別に違うようにプログラミングされるからである。

図５はテンポラリ発光方式で駆動される一ピクセルの等価回路を示す図である。

図５を参照すると、ｎ番目ゲートライン１５ｎとｍ番目データライン１４ｍに連結された一ピクセルのピクセル回路は、駆動素子ＤＴ、発光素子ＥＬ、及び内部補償部を含んでもよい。

駆動素子ＤＴは発光素子ＥＬを駆動することができる電流を生成する。駆動素子ＤＴのゲート電極が第１ノードＮ１に連結され、ソース電極が第１電源ラインＥＶＬ１を介して高電位駆動電源ＥＶＤＤに連結され、ドレイン電極が第２ノードＮ２に連結される。発光素子の特性変化による発光電流の変化が最小化するように、駆動素子ＤＴはＰチャネルトランジスタから具現されてもよい。駆動素子ＤＴをＰチャネルトランジスタから具現すれば、発光素子の特性変化に関係なく駆動素子ＤＴのソース電圧が高電位駆動電源ＥＶＤＤに固定されるから、輝度均一性を確保し易くなる。

発光素子ＥＬは、第２ノードＮ２に連結されたアノード電極と、第２電源ラインＥＶＬ２を介して低電位駆動電源ＥＶＳＳに連結されたカソード電極と、両電極の間に位置する発光層とを含む。発光素子ＥＬは有機発光層を含む有機発光ダイオードから具現されるか又は無機発光層を含む無機発光ダイオードから具現されてもよい。

内部補償部は駆動素子ＤＴの閾値電圧変化を補償するためのものであり、１個のスイッチング素子ＳＴと２個のキャパシタＣｘ１、Ｃｘ２とから構成されてもよい。内部補償部は駆動素子ＤＴの閾値電圧をサンプリングして駆動素子ＤＴのゲート電圧Ｖｇに反映する。内部補償部は駆動素子ＤＴの閾値電圧変化にもかかわらず発光電流がそれに影響されないように補償する役割を果たす。これにより、駆動素子ＤＴの閾値電圧変化に対する補償動作がピクセルの内部でなされる。このような内部補償動作は駆動素子ＤＴの電気的特性変化を補償するためにデジタル映像データを補正する外部補償動作とは区分されなければならない。

スイッチング素子ＳＴは駆動素子ＤＴのゲート電極とドレイン電極を電気的に連結（ダイオード連結）することにより、駆動素子ＤＴの閾値電圧をサンプリングするためのものである。スイッチング素子ＳＴのゲート電極はゲートライン１５ｎに連結され、ソース電極及びドレイン電極のいずれか一つは第１ノードＮ１に連結され、ソース電極及びドレイン電極の残りの一つは第２ノードＮ２に連結される。スイッチング素子ＳＴはゲートライン１５ｎから供給されるオンレベルＯＮのスキャン信号ＳＣｎに応じてスイッチングされる。スイッチング素子ＳＴがオンスイッチングされる場合、駆動素子ＤＴがダイオード連結されるてもよい。スイッチング素子ＳＴはＰチャネルトランジスタから具現されてもよい。スイッチング素子ＳＴをＰチャネルトランジスタから具現すれば、Ｎチャネルトランジスタから具現するときに比べてオフカレント（漏洩電流）が２倍以上減る。その結果、ＶＨＲ（Ｖｏｌｔａｇｅ Ｈｏｌｄｉｎｇ Ｒａｔｉｏ）が増加して駆動安全性及び信頼性が向上する。

第１キャパシタＣｘ１はデータライン１４ｍと第１ノードＮ１との間に連結され、データライン１４ｍから供給されるアナログ電圧ＤＡＴＡｍ（データ電圧又は基準電圧）をカップリング作用によって第１ノードＮ１に反映する。アナログ電圧ＤＡＴＡｍを第１ノードＮ１に反映するために、第１キャパシタＣｘ１を活用するコンセプトは、別途のスイッチトランジスタを活用するコンセプトに比べ、ゲートラインの個数とゲートドライバーの構成を簡素化することができる効果がある。

第２キャパシタＣｘ２は初期化電圧供給ラインＩＬと第１ノードＮ１との間に連結され、初期化電圧供給ラインＩＬから供給される第1または第2の初期化電圧Ｖｉｎｉｔをカップリング作用によって第１ノードＮ１に反映する。 第1または第2の初期化電圧Ｖｉｎｉｔを第１ノードＮ１に反映するために、第２キャパシタＣｘ２を活用するコンセプトは、別途のスイッチトランジスタを活用するコンセプトに比べ、ゲートラインの個数とゲートドライバーの構成を簡素化することができる効果がある。

第２キャパシタＣｘ２の容量は第１キャパシタＣｘ１の容量より大きく設計することが好ましい。第２キャパシタＣｘ２の容量を第１キャパシタＣｘ１の容量より大きく設計すれば、映像の階調（Ｇｒａｙ）を表現するためのデータ電圧のレンジ（Ｖ０～Ｖ２５５）が広くなる。これにより、隣接した階調電圧の間の最小電圧差（例えば、Ｖ２５５－Ｖ２５４）が増加し、ソースドライバー集積回路の出力バッファーを構成するＯＰアンプ（ＯＰＡＭＰ）のオフセット（Ｏｆｆｓｅｔ）に鈍感な回路の具現が可能である。結局、第２キャパシタＣｘ２の容量を第１キャパシタＣｘ１の容量より大きく設計すれば、前記オフセットの影響を受けないから、階調表現が正確になり、表示品位が向上することが可能である。

このように、ピクセル回路は２個のトランジスタと２個のキャパシタと１個の発光素子のみを含むから、その構成が非常に簡素である。ピクセル回路の構成が簡素になれば、ピクセルアレイで各ピクセルが占める面積を減らすことができるから、ＰＰＩ（Ｐｉｘｅｌ Ｐｅｒ Ｉｎｃｈ）を増加させるのに有利な効果がある。

図６は１番目ゲートラインとｍ番目データラインに連結された一ピクセルの駆動タイミングを示す図である。図７ａは図６の第１初期化期間で一ピクセルの動作を示す図である。図７ｂは図６の第２初期化期間で一ピクセルの動作を示す図である。図７ｃは図６のプログラミング期間で一ピクセルの動作を示す図である。そして、図７ｄは図６の発光期間で一ピクセルの動作を示す図である。

図６及び図７ａを参照すると、第１初期化期間Ｘ１で、ロー電圧レベルＬＯＷの初期化電圧Ｖｉｎｉｔ、オフレベルＯＦＦのスキャン信号ＳＣ１、基準電圧Ｖｒｅｆ、第１電圧レベルＬＶ１の高電位駆動電源ＥＶＤＤ、第３電圧レベルＬＶ３から第２電圧レベルＬＶ２に変わる低電位駆動電源ＥＶＳＳがピクセルに印加される。スイッチング素子ＳＴはオフスイッチングされ、駆動素子ＤＴもターンオフされる。そして、発光素子ＥＬも第２電圧レベルＬＶ２の低電位駆動電源ＥＶＳＳによってターンオフされる。

図６及び図７ｂを参照すると、第２初期化期間Ｘ２で、ロー電圧レベルＬＯＷとハイ電圧レベルＨＩＧＨとの間でトグルされる初期化電圧Ｖｉｎｉｔ、オフレベルＯＦＦのスキャン信号ＳＣ１、基準電圧Ｖｒｅｆ、第１電圧レベルＬＶ１の高電位駆動電源ＥＶＤＤ、第２電圧レベルＬＶ２の低電位駆動電源ＥＶＳＳがピクセルに印加される。スイッチング素子ＳＴはオフレベルＯＦＦのスキャン信号ＳＣ１に応じてオフスイッチングされる。駆動素子ＤＴのゲート電圧ＶｇはＬＯＷ－ＨＩＧＨ－ＬＯＷにトグルされる初期化電圧Ｖｉｎｉｔによって“ＥＶＤＤ－Ｖｔｈ”より低い“ＥＶＤＤ＋Ｖｔｈ－γ△Ｖｉｎｉｔ”に設定され、前記設定電圧によって駆動素子ＤＴがターンオンされる。ここで、“γ”はＣ２／（Ｃ１＋Ｃ２）であり、“Ｃ１”は第１キャパシタＣｘ１の容量、そして“Ｃ２”は第２キャパシタＣｘ２の容量である。“△Ｖｉｎｉｔ”は初期化電圧Ｖｉｎｉｔのハイ電圧レベルＨＩＧＨとロー電圧レベルＬＯＷとの間の差電圧である。駆動素子ＤＴがターンオンされるので、駆動素子ＤＴのドレイン電圧Ｖａは“ＥＶＤＤ”になる。発光素子ＥＬは第２電圧レベルＬＶ２の低電位駆動電源ＥＶＳＳによってターンオフ状態（すなわち、ブラック状態ＢＬＫ）を維持する。

図６及び図７ｃを参照すると、プログラミング期間Ｙでロー電圧レベルＬＯＷの初期化電圧Ｖｉｎｉｔ、オンレベルＯＮのスキャン信号ＳＣ１、データ電圧Ｖｄａｔａ、第１電圧レベルＬＶ１の高電位駆動電源ＥＶＤＤ、第２電圧レベルＬＶ２の低電位駆動電源ＥＶＳＳがピクセルに印加される。スイッチング素子ＳＴはオンレベルＯＮのスキャン信号ＳＣ１に応じてオンスイッチングされ、ターンオン状態を維持する駆動素子ＤＴのゲート電極とドレイン電極を連結させる。駆動素子ＤＴはダイオード連結され、駆動素子ＤＴの閾値電圧Ｖｔｈがサンプリングされて駆動素子ＤＴのゲート電圧Ｖｇとドレイン電圧Ｖａに反映される。言い換えれば、駆動素子ＤＴのゲート電圧Ｖｇとドレイン電圧Ｖａは“ＥＶＤＤ－Ｖｔｈ”になる。発光素子ＥＬは第２電圧レベルＬＶ２の低電位駆動電源ＥＶＳＳによってターンオフ状態（すなわち、ブラック状態ＢＬＫ）を維持する。一方、第１キャパシタＣｘ１の一側電極にはデータ電圧Ｖｄａｔａが充電される。

図６及び図７ｄを参照すると、発光期間Ｙで、ロー電圧レベルＬＯＷの初期化電圧Ｖｉｎｉｔ、オフレベルＯＦＦのスキャン信号ＳＣ１、基準電圧Ｖｒｅｆ、第１電圧レベルＬＶ１の高電位駆動電源ＥＶＤＤ、第３電圧レベルＬＶ３の低電位駆動電源ＥＶＳＳがピクセルに印加される。スイッチング素子ＳＴはオフレベルＯＦＦのスキャン信号ＳＣ１に応じてオフスイッチングされ、駆動素子ＤＴのゲート電極とドレイン電極との間の連結を解除する。第１キャパシタＣｘ１の一側電極の電位がデータ電圧Ｖｄａｔａから基準電圧Ｖｒｅｆに変わる。第１キャパシタＣｘ１の電位変化量（Ｖｒｅｆ－Ｖｄａｔａ）はカップリング効果によって第１ノードＮ１に反映される。その結果、駆動素子ＤＴのゲート電圧Ｖｇは“ＥＶＤＤ－Ｖｔｈ－α（Ｖｒｅｆ－Ｖｄａｔａ）”になる。ここで、“α”は“Ｃ１／（Ｃ１＋Ｃ２）”である。駆動素子ＤＴに流れる電流によって駆動素子ＤＴのドレイン電圧Ｖａが発光素子ＥＬの閾値電圧Ｖｏｌｅｄにセットされる。ここで、発光素子ＥＬは第３電圧レベルＬＶ３の低電位駆動電源ＥＶＳＳによってターンオン状態（すなわち、発光状態ＥＭＬ）になる。発光素子ＥＬに流れる発光電流Ｉｏｌｅｄは駆動素子ＤＴの閾値電圧Ｖｔｈに無関係な下記の式１によって決定される。

［数１］
Ｉｏｌｅｄ＝ｋ［α（Ｖｒｅｆ－Ｖｄａｔａ）］^２

前記数式１で、前記ｋは前記駆動素子の電子移動度、寄生容量、及びチャネル容量によって決定される定数値であり、前記αはＣ１／（Ｃ１＋Ｃ２）であり、前記Ｃ１は前記第１キャパシタの容量であり、前記Ｃ２は前記第２キャパシタの容量であり、前記Ｖｒｅｆは前記基準電圧であり、前記Ｖｄａｔａは前記データ電圧である。

図８は発光素子の特性変化による発光電流の変化を従来技術と比較して示す図である。

図８の（ａ）は駆動素子をＮＭＯＳで具現するとき、発光素子の特性（温度、劣化）変化による発光電流の変化を示す。そして、図８の（ｂ）は駆動素子をＰＭＯＳから具現するとき、発光素子特性（温度、劣化など）の変化による発光電流の変化を示す。図８の（ａ）及び（ｂ）のグラフ上で縦軸は発光電流Ｉｏｌｅｄを示し、横軸は高電位駆動電源ＥＶＤＤを示す。

図８を参照すると、フルホワイト明るさで長時間発光素子に発光電流を流せば、発光素子が劣化して発光素子の動作を示すＥＬ電流－電圧曲線が実線から点線に変更されることがある。

ここで、図８の（ａ）のように駆動素子がＮＭＯＳから具現されるモデル（比較技術）の場合、発光素子の劣化によって駆動素子のソース電圧も変わるから、それに連動して駆動素子の動作を示すＤＴ電流－電圧曲線が実線から点線に変更されることができる。これにより、ＥＬ電流－電圧曲線とＤＴ電流－電圧曲線が交差する動作ポイントがＩｏｌｅｄ１からＩｏｌｅｄ２又はＩｏｌｅｄ３に変わる。Ｉｏｌｅｄ２又はＩｏｌｅｄ３とＩｏｌｅｄ１との間には電流偏差が大きい。その結果、望まない輝度歪み現象が招来されることができる。

一方、図８の（ａ）のように駆動素子がＰＭＯＳから具現されるモデル（本発明の実施例）の場合、発光素子の劣化によって駆動素子のソース電圧ではなくドレイン電圧が変わり、前記ソース電圧は固定されるから、駆動素子の動作を示すＤＴ電流－電圧曲線は実線を維持することができる。そして、ＥＬ電流－電圧曲線とＤＴ電流－電圧曲線が交差する動作ポイントがＩｏｌｅｄ１からＩｏｌｅｄ２又はＩｏｌｅｄ３に変わっても、Ｉｏｌｅｄ２又はＩｏｌｅｄ３とＩｏｌｅｄ１との間には電流偏差がほとんどないから、望まない輝度歪み現象を防止することができる。

前述したように、本実施例はＰＭＯＳ型トランジスタを含む簡素なピクセル構成を用いて駆動素子の閾値電圧変化に関係なく発光電流をセットすることができるので、駆動の安全性及び製品の信頼性を高めることができる。

本発明はＰＭＯＳ型トランジスタを含む簡素なピクセル構成を用いて発光素子の特性（温度、劣化など）変化による発光電流の歪みを最小化することができるので、駆動の安全性及び製品の信頼性を高めることができる。

本発明はＰＭＯＳ型トランジスタを含む簡素なピクセル構成を用いてＶＨＲ（Ｖｏｌｔａｇｅ Ｈｏｌｄｉｎｇ Ｒａｔｉｏ）特性を向上させることにより、駆動の安全性及び製品の信頼性を高めることができる。

本発明はＰＭＯＳ型トランジスタを含む簡素なピクセル構成を用いてピクセルアレイで各ピクセルが占める面積を減らすことができるので、ＰＰＩ（Ｐｉｘｅｌ Ｐｅｒ Ｉｎｃｈ）を増加させることができる。

本発明はテンポラリ発光方式を採用して従来のＢＤＩ方式に比べて簡素な駆動方法でＭＰＲＴ特性を向上させることができる。

以上で説明した内容から、当業者であれば本発明の技術思想を逸脱しない範疇内で多様な変更及び修正が可能であることが分かる。よって、本発明の技術的範囲は明細書の詳細な説明に記載された内容に限定されるものではなく特許請求の範囲によって決定されなければならない。

１０ 表示パネル
１１ タイミングコントローラー
１２ データドライバー
１３ ゲートドライバー
１４ データライン
１５ ゲートライン
ＩＬ 初期化電圧供給ライン
ＥＶＬ１、ＥＶＬ２ 第１電源ライン、第２電源ライン

Claims (14)

1. 複数のピクセル、第１方向に、隣接したピクセルに共通して連結されたゲートライン、前記第１方向と交差する第２方向に、隣接したピクセルに共通して連結されたデータライン、全ての前記ピクセルに共通して連結された第１電源ライン、第２電源ライン、及び初期化電圧供給ラインを含むピクセルアレイと、
   前記ピクセルアレイに連結されたパネル駆動回路とを含み、
   前記ピクセルのそれぞれは、
   第１ノードに連結されたゲート電極と、前記第１電源ラインを介して高電位駆動電源に連結されたソース電極と、第２ノードに連結されたドレイン電極と、を有する駆動素子と、
   前記ゲートラインに連結されたゲート電極と、ソース電極と、ドレイン電極を有し、ソース電極及びドレイン電極のいずれか一つが前記第１ノードに連結され、残りの一つが前記第２ノードに連結されたスイッチング素子と、
   前記データラインと前記第１ノードとの間に連結された第１キャパシタと、
   前記初期化電圧供給ラインと前記第１ノードとの間に連結された第２キャパシタと、
   前記第２ノードに連結されたアノード電極と、前記第２電源ラインを介して低電位駆動電源に連結されたカソード電極と、を有する発光素子とを含み、
   前記高電位駆動電源は第１電圧レベルで一定であり、
   前記低電位駆動電源は第２電圧レベルと第３電圧レベルとの間でスイングし、
   前記第２電圧レベルは前記第１電圧レベルより低く前記第３電圧レベルより高い、
   電界発光表示装置。
2. 前記駆動素子と前記スイッチング素子のうちの１つはＰチャネルトランジスタから具現される、請求項１に記載の電界発光表示装置。
3. 前記第１キャパシタの容量より前記第２キャパシタの容量が大きい、請求項１に記載の電界発光表示装置。
4. １フレーム期間は、初期化期間、前記初期化期間に引き続くプログラミング期間、及び前記プログラミング期間に引き続く発光期間を含み、
   前記初期化期間及び前記プログラミング期間で前記複数のピクセルの発光素子が前記第２電圧レベルの低電位駆動電源に基づいて同時にターンオフされ、
   前記発光期間で前記複数のピクセルの発光素子が前記第３電圧レベルの低電位駆動電源に基づいて同時にターンオンされる、請求項１に記載の電界発光表示装置。
5. 前記パネル駆動回路に属する電源回路は、
   前記１フレーム期間の間に前記第１電圧レベルの高電位駆動電源を前記第１電源ラインに供給し、
   前記初期化期間及び前記プログラミング期間で前記第２電圧レベルの低電位駆動電源を前記第２電源ラインに供給し、
   前記発光期間で前記第３電圧レベルの低電位駆動電源を前記第２電源ラインに供給する、請求項４に記載の電界発光表示装置。
6. 前記パネル駆動回路に属するデータドライバーは、
   前記初期化期間及び前記発光期間で基準電圧を前記データラインに供給し、
   前記プログラミング期間で前記基準電圧と違うデータ電圧を前記データラインに供給する、請求項４に記載の電界発光表示装置。
7. 前記パネル駆動回路に属するゲートドライバーは、
   前記初期化期間内でロー電圧レベルとハイ電圧レベルとの間でトグルされる第１初期化電圧を生成して第１初期化電圧供給ラインに供給し、
   前記プログラミング期間及び前記発光期間で前記ロー電圧レベルの第２初期化電圧を生成して第２初期化電圧供給ラインに供給する、請求項６に記載の電界発光表示装置。
8. 前記パネル駆動回路に属するゲートドライバーは、
   オフレベルとオンレベルとの間でスイングするパルスタイプスキャン信号を生成し、
   前記プログラミング期間内で前記オンレベルのパルスタイプスキャン信号を前記ゲートラインに供給し、
   前記初期化期間及び前記発光期間で前記オフレベルのパルスタイプスキャン信号を前記ゲートラインに供給する、請求項７に記載の電界発光表示装置。
9. 前記パルスタイプスキャン信号の供給タイミングは前記データ電圧の供給タイミングに対応する、請求項８に記載の電界発光表示装置。
10. 前記初期化期間内で前記トグルされる第１初期化電圧に基づいて前記駆動素子がターンオン条件を満たす、請求項９に記載の電界発光表示装置。
11. 前記プログラミング期間内で前記駆動素子及び前記スイッチング素子のターンオンによって“ＥＶＤＤ－Ｖｔｈ”が前記第１ノードに貯蔵され、前記“ＥＶＤＤ”は、前記高電位駆動電源の前記第１電圧レベルの電圧であり、前記“Ｖｔｈ”は前記駆動素子の閾値電圧である、請求項１０に記載の電界発光表示装置。
12. 前記発光期間内で前記発光素子に流れる発光電流Ｉｏｌｅｄは前記駆動素子の閾値電圧に無関係な下記の数１によって決定され、
    ［数１］
    Ｉｏｌｅｄ＝ｋ［α（Ｖｒｅｆ－Ｖｄａｔａ）］^２
    前記数１で、前記ｋは前記駆動素子の電子移動度、寄生容量、及びチャネル容量によって決定される定数値であり、前記αはＣ１／（Ｃ１＋Ｃ２）であり、前記Ｃ１は前記第１キャパシタの容量であり、前記Ｃ２は前記第２キャパシタの容量であり、前記Ｖｒｅｆは前記基準電圧であり、前記Ｖｄａｔａは前記データ電圧である、請求項１１に記載の電界発光表示装置。
13. 縦軸が電流を示し横軸が電圧を示す２次元グラフ上で、前記発光素子に流れる発光電流は、前記駆動素子の動作を示す第１電流－電圧曲線と、前記発光素子の動作を示す第２電流－電圧曲線とが互いに交差する交差点によって決定され、
    温度及び劣化によって前記発光素子の閾値電圧が変わっても前記第１電流－電圧曲線は変わらずに既設定の形態を維持する、請求項１に記載の電界発光表示装置。
14. 前記駆動素子の前記ゲート電極と、前記第１キャパシタの一の電極と、前記スイッチング素子の前記ソース電極及び前記ドレイン電極のいずれか一つと、前記第２キャパシタの一の電極の各々は、前記第１ノードに直接接続している、請求項１に記載の電界発光表示装置。

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