KR100252205B1 - 반도체장치 및 그 제조방법 - Google Patents

반도체장치 및 그 제조방법 Download PDF

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시니치로 이케마수
나루미 오카와
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아끼구사 나오유끼
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Abstract

[과제] 256MDRAM이하의 고집적도의 DRAM을, 그 신뢰성을 손상하지 않고 안정하게 실현하는 반도체장치 및 그 제조방법을 제공한다.
[해결수단] 적어도 금속 또는 금속실리사이드를 일층 포함하는 도전층 패턴의 측벽부에 형성된 실리콘질화막이외의 절연막으로 되는 제 1의 절연막과, 상기 도전층 패턴의 상부와 도전층 패턴의 측벽부에 형성된 제 1의 절연막을 피복하도록 형성된 실리콘질화막으로 되는 제 2의 절연막을 갖는 것을 특징으로 하는 반도체장치 또는 그 제조방법. 또, 상기 제 1의 절연막은, 도전층 패넌의 측벽부와 상부를 피복하도록 형성된 것을 특징으로 하는 반도체 장치 또는 그 제조방법.

Description

반도체 장치 및 그 제조방법
제 1 도는 본 발명을 설명하는 도.
제 2 도는 본 발명의 메모리셀부를 도시한 모식평면도.
제 3 도는 본 발명의 제 1의 실시의 형태를 도시한 모식공정단면도.
제 4 도는 본 발명의 제 1의 실시의 형태를 도시한 모식공정단면도.
제 5 도는 본 발명의 제 1의 실시의 형태를 도시한 모식공정단면도.
제 6 도는 본 발명의 제 1의 실시의 형태를 도시한 모식공정단면도.
제 7 도는 본 발명의 제 1의 실시의 형태를 도시한 모식공정단면도.
제 8 도는 본 발명의 제 1의 실시의 형태를 도시한 모식공정단면도.
제 9 도는 본 발명의 제 1의 실시의 형태를 도시한 모식공정단면도.
제 10 도는 본 발명의 제 1의 실시의 형태를 도시한 모식공정단면도.
제 11 도는 본 발명의 제 1의 실시의 형태를 도시한 모식공정단면도.
제 12 도는 본 발명의 제 1의 실시의 형태를 도시한 모식공정단면도.
제 13 도는 본 발명의 제 1의 실시의 형태를 도시한 모식공정단면도.
제 14 도는 본 발명의 제 1의 실시의 형태를 도시한 모식공정단면도.
제 15 도는 본 발명의 제 2의 실시의 형태를 도시한 모식공정단면도.
제 16 도는 본 발명의 제 2의 실시의 형태를 도시한 모식공정단면도.
제 17 도는 본 발명의 제 3의 실시의 형태를 도시한 모식공정단면도.
제 18 도는 본 발명의 제 3의 실시의 형태를 도시한 모식공정단면도.
제 19 도는 본 발명의 제 3의 실시의 형태를 도시한 모식공정단면도.
제 20 도는 본 발명의 제 3의 실시의 형태를 도시한 모식공정단면도.
제 21 도는 본 발명의 제 3의 실시의 형태를 도시한 모식공정단면도.
제 22 도는 본 발명의 제 3의 실시의 형태의 효과를 설명하는 모식공정단면도.
제 23 도는 본 발명의 제 3의 실시의 형태의 효과를 설명하는 모식공정단면도.
제 24 도는 본 발명의 제 4의 실시의 형태를 도시한 모식공정단면도.
제 25 도는 본 발명의 제 4의 실시의 형태를 도시한 모식공정단면도.
제 26 도는 본 발명의 제 4의 실시의 형태를 도시한 모식공정단면도.
제 27 도는 본 발명의 제 4의 실시의 형태를 도시한 모식공정단면도.
제 28 도는 본 발명의 제 4의 실시의 형태를 도시한 모식공정단면도.
제 29 도는 본 발명의 제 5의 실시의 형태를 도시한 모식공정단면도.
제 30 도는 본 발명의 제 5의 실시의 형태를 도시한 모식공정단면도.
제 31 도는 본 발명의 제 6의 실시의 형태를 도시한 모식공정단면도.
제 32 도는 본 발명의 제 7의 실시의 형태를 도시한 모식공정단면도.
제 33 도는 본 발명의 제 8의 실시의 형태를 도시한 모식공정단면도.
제 34 도는 질화막 스페이서SAC를 설명하는 모식공정단면도.
제 35 도는 질화막 스페이서SAC를 설명하는 모식공정단면도.
제 36 도는 종래기술의 문제점을 설명하는 모식공정단면도.
제 37 도는 종래기술의 문제점을 설명하는 모식공정단면도.
[발명의 목적]
[발명이 속하는 기술분야 및 그 분야의 종래기술]
본 발명은 반도체기억장치 및 그 제조방법에 관계되고, 특히 DRAM(Dynamic Random Access Memory)의 고집적화, 및 고신뢰성화에 기여하는 반도체기억장치 및 그 제조방법에 관한 것이다.
DRAM이 대용량화되어 가고 있는 중에, 고집적화와 저자격화를 실현하기 위해서는 그 기본구성요소인 메모리셀의 미세화를 진전시키는 것이 필요하다.
일반적인 DRAM셀은 하나의 MOS 트랜지스터와, 하나의 캐퍼시터로 구성된다. 따라서, 메모리셀의 미세화를 진전하기 위해서는, 작은 셀사이즈로 어떻게 하여 큰 캐패시터용량을 확보하느냐가 중요하다.
근년, 캐퍼시터용량을 확보하는 방법으로서, 기판에 트렌치(trench)를 형성하고, 그 안에 캐퍼시터를 형성하는 트렌치형 셀이나, 캐퍼시터를 MOS트랜지스터의 상부에 3차원적으로 적층하여 형성하는 스택(stack)형 셀이 제안되고, 실제의 DRAM의 셀구조로서 채용되어 왔다.
특히, 스택형 셀에 관해서는, 그 발전형으로서 기판과 대체로 평행한 방향으로 복수개의 축적전극을 배치함으로써, 각각의 축적전극의 상하 양면을 캐퍼시터로서 이용하는 것으로서, 전유면적당의 용량을 통상의 스택형 보다 증가시켜져 있는 핀형 셀이나 기판과 대체로 수직방향으로 실린더상으로 축적전극을 배치함으로써 용량을 증가시켜져 있는, 실린더형 셀등의 개량된 셀구조가 제안되어 있다.
이들의 셀구조와 그 제조프로세스를 적용함으로써 0.35㎛의 디자인셀을 가지는 64Mbit 클래스의 집적도의 DRAM을 실현하는 것이 가능케 되었다.
[발명이 이루고자 하는 기술적 과제]
그러나, 고집적화를 더 진전시키고, 0.25㎛에서 0.15㎛의 디자인셀을 가지는 256Mbit, 1Gbit 클래스의 집적도의 DRAM을 실현하기 위해서는, 이들의 기술만으로는 불충분하다.
따라서, 캐퍼시터전극의 전유면적을 좁히는 것만이 아니라, 포토리소그래피법에 있어서 배선사이의 쇼트등의 폐해를 막기 위하여 설치되어 있는 위치 맞춤여유를 될 수 있는 한 적게 할 필요가 있다. 또, 실린더형 셀등의 개량된 셀구조에 있어서 생긴 문제를 해결할 수 필요성이 요구되고 있다.
첫째로, 위치맞춤에 관한 문제가 있다.
종래부터, 미세한 콘택트창을 형성하는 방법으로서, 셀프얼라인 콘택트법(Self Align Contact : SAC)이라 불리우는 방법이 알려져 있다. 이 방법은 예를들면 특개소 58-115859호에 개시되어 있다. 즉, MOS트랜지스터의 게이트전극상에 제 1의 절연막을 형성한 상태에서 게이트전극의 패터닝을 행한다.
그리고, 소스·드레인확산층을 형성한 후 다시금 제 2의 절연막을 형성하고, 이방성에칭법을 사용하여 제 2의 절연막을 확산층이 노출할 때까지 에칭한다. 이에 의하여, 제 1의 절연막을 포함하는 게이트전극부의 측벽에 절연막이 형성되므로, 게이트전극의 주위를 제 1, 제 2의 절연막으로 완전히 절연할 수 있고, 또한 자기정합(셀프얼라인)적으로 확산층상에 콘택트창영역을 형성하는 것이 가능케 된다.
이와같은 셀프얼라인 콘택트법을 사용하여 콘택트창을 형성하면, 하지의 도전층과 콘택트창과의 위치맞춤여유를 갖지 않아도 좋기 때문에, 그 여유분 만큼 셀을 미세하게 할 수가 있다. 다만, 고집적화된 DRAM셀로는 미세화를 위하여 다층공정이 사용되고 있으므로, 이와 같은 단순한 셀프얼라인 콘택트법으로, 아직 불충분하다.
DRAM셀에 사용되는 개량된 셀프얼라인 콘택트기술의 일례를 제 34 도 내지 제 35 도의 모식공정단면도를 기초로 하여 설명한다.
제 34 도와 제 35 도는 전형적인 메모리셀부의 워드라인의 연재방향으로 교차하는 방향으로 절단한 단면도이다. 이 도면을 기초로, 비트라인이나 축적전극과 MOS트랜지스터의 소스·드레인확산층과의 콘택트창을 셀프얼라인 콘택트기술을 사용하여 형성하는 방법에 대하여 구체적으로 기술한다.
먼저, 제 34(a) 도에 도시한 바와 같이, LOCOS산화막 112로 규정된 실리콘기판 111상에 게이트절연막 113을 형성하고, 더욱기 그 위에 폴리실리콘 114와 텅스텐실리사이드 115로 되는 폴리사이드게이트전극과 소스·드레인확산층 116과, 폴리사이드게이트전극의 주위를 피복하는 질화막 117을 형성한다. 이 폴리사이드전극이 워드라인에 상당한다.
이 공정까지는, 전기한 셀프얼라인 콘택트법과 같으므로, 전기한 특개소 58-115859호에 기재된 방법에 의하여 행하면 된다.
이어서, 그 위에 전면에 실리콘산화막 118을 형성한다. 이 산화막은 후공정을 용이하게 하기 위하여, CMP(Chemical Mechnical Polishing 화학기계연마)법 등을 사용하여 평탄화하여 둔다.
다음에, 제 34(b) 도에 도시한 바와 같이, 평탄화된 산화막 118위에 레지스트를 도포하고, 통상의 포토리소그래피법을 사용하여, 에칭의 마스크로 되는 레지스트층의 패터닝을 행하고, 레지스트패턴 119를 형성한다.
다음에, 제 35(a) 도에 도시한 바와 같이, 레지스트 119를 마스크로 하여 산화막 118을 에칭하고, 확산층 116에 도달하는 콘택트창 120을 형성한다. 이때, 에칭조건은 산화막과 실리콘질화막의 선택비가 커지는 조건으로 행한다. 따라서, 산화막의 에칭에 의하여 질화막 117이 노출하여도, 질화막은 그다지 에칭되지 않으므로, 초기에 형성된 질화막에 의한 셀프얼라인 콘택트창영역과는 거의 동등한 영역이 콘택트창으로서 형성된다.
이어서, 레지스트 119를 주지의 기술로 제거한다.
다음에, 제 35(b) 도에 도시한 바와 같이, 콘택트창에 도전층 121을 형성한다,
이상과 같은 방법으로 형성한 콘택트창은 레지스트패턴 119가 위치벗어남을 일으켜서 게이트전극의 상부나 근방에 개구되었다고 하여도, 도전층 121과 폴리사이드전극과의 쇼트가 생기지 않으므로, 콘택트창을 폴리사이드전극에 대하여 위치맞춤여유를 가질 필요가 없다.
즉, 본 기술에 의하면, 층간절연막으로 되는 산화막 118을 평탄하게 하면서, 콘택트창을 셀프얼라인으로 형성하는 것이 가능케 된다.
이와같은 셀프얼라인 콘택트기술을 이후 「질화막스페이서 SAC」로 부른다.
질화막스페이서 SAC를 사용하면, 이하와 같은 문제점이 있다.
첫번째는 질화막스페이서 SAC를 게이트전극으로서 사용한 경우의 트랜지스터특성의 열화의 문제이다.
질화막사이드월을 게이트전극구조에 사용한 경우의 문제점은 예를들면 IEEE TRANSACTION ON ELECTRON DEVICE, VOL.38 NO.3 MARCH 1991 "Hot-Carrier Injection Suppression Due to the Nitride-Oxide LDD Spacer Structure" T. Mizuno et al.에 나타나 있다.
즉, 질화막사이드월로서 가지는 MOS트랜지스터를 형성한 경우에, 산화막을 사이드월로서 가지는 MOS트랜지스터에 비하여 핫캐리어효과등의 특성열화가 크고, 그 신뢰성이 낮은 것이 나타나 있다. 이는 산화막에 비하여 실리콘질화막중에 트랩(trap)이 많이 존재하기 때문이라고 고려되고 있다.
상기 논문에서는, 그 해결법으로서 질화막 사이드월과 게이트전극과의 사이와 질화막 사이드월과 기판과의 사이에 산화막을 설치하고, 질화막의 영향을 억제함으로써 트랜지스터의 열화를 억제하는 방법이 개시되어 있다.
그러나, 이와같은 구조를 그대로 질화막스페이서 SAC구조에 적용할 수는 없다.
제 36 도에서 제 37 도를 기초로, 그 문제점에 대하여 설명한다. 더우기, 제 36 도와 제 37 도는 제 34 도와 제 35 도와 같이 전형적인 메모리셀부의 워드라인의 연재방향으로 교차하는 방향으로 절단한 단면도이고, 도면중의 부호에서 제 34 도나 제 35 도중의 부호에 상당한 것에는 동일한 부호를 붙이고 있다.
제 36(a) 도는 제 34(b) 도에 상당하는 공정이고, 콘택트창을 형성하기 위한 레지스트패턴 118을 산화막 117 상에 형성한 상태를 도시하고 있다. 실리콘질화막 122가 형성되어 있고, 폴리사이드전극과 실리콘질화막 122의 적층체의 측벽에는 산화막 123을 통하여 실리콘질화막 124가 형성되어 있다. 또, 게이트전극의 옆의 기판 111중에는 소스·드레인확산층으로 되는 불순물 영역 116이 형성되어 있다.
질화막스페이서 SAC구조의 콘택트창을 형성하기 위하여, 레지스트패턴 118이 형성되어 있다. 다만, 위치편차때문에 레지스트패턴이 벗어나 있는 상태를 도시하고 있다.
이 상태에서 산화막 117을 에칭하면, 제 36(b) 도에 도시한 바와 같이 질화막사이드월 124와 폴리사이드게이트전극 사이의 사이드월산화막 123도 동시에 에칭되어 버리고, 게이트전극의 측벽이 노출해 버린다.
다음에, 제 37 도에 도시한 바와 같이, 콘택트창내에 배선용 전극 121을 형성하면, 노출한 게이트전극의 측벽을 통하여, 배선용전극 121이나 확산층 116과 게이트전극이 쇼트하여 버린다.
이를 회피하여 위하여는 위치맞춤여유를 가질 필요가 있고, 셀프얼라인 콘택트창을 형성할 수는 없다. 즉, 상기 논문에 기재된 질화막사이드월구조는, 질화막스페이서 SAC에 적용할 수 없다.
질화막스페이서 SAC를 사용하는 경우의 두번째의 문제점은 질화막스페이서 SAC와 폴리사이드도전층과 조합함으로써 생기는 실리사이드막이 벗겨지는 문제이다.
실리콘막과, 텅스텐실리사이드(WSi)나 몰리브덴실리사이드(MoSi)등의 실리사이드막과의 적층구조인 폴리사이드구조는 실리콘막에 비하여 저저항을 얻게 되므로, 게이트전극이나 워드라인, 비트라인 등에 널리 사용된다.
그러나, 폴리사이드막으로서 되는 도전층에 대하여, 상기 질화막스페이서 SAC공정을 적용한 경우에, 폴리사이드막과 질화막과의 열팽창계수의 상위에 의하여 응력이 생기고, 후공정의 열처리에 의하여 실리사이드막이 벗겨지는 현상이 있다는 것을 알았다.
따라서, 트랜지스터특성열화등의 영향이 없는, 비트선등의 배선구조에 관해서도, 종래의 질화막스페이서 SAC를 사용할 수 없다는 것을 알았다.
본 발명의 제 1 의 관점에 의하면, 상기 과제를 해결하고, 폴리사이드구조에 질화막스페이서 SAC구조를 적용될 수 있도록 함으로써, DRAM의 메모리셀의 미세화를 진전시키고, 고집적화를 실현하는 방법을 제안하는 것이다.
두번째로, 콘택트창에 매립되어 있는 플라그도전막에 대한 콘택트창을 여는 공정의 문제가 있다.
고집적화된 DRAM 구조에서는, 후공정에서의 배선층의 단선등을 방지하기 위하여, 평탄화처리를 할 필요가 있고, 콘택트창에 플라그라고 불리우는 도전막을 매립하는 구조가 취해진다.
플라그와 다시금 상층의 배선과의 콘택트를 취하기 위하여, 콘택트창을 형성하는 경우에는 위치맞춤편차에 대하여 마진이 있는 프로세스가 바람직하다. 또, 콘택트창의 형성에 SAC법이 사용되면, 미세화가 가능케 되므로 바람직하다.
그러나, 플라그의 주위에 있는 절연막이 콘택트창을 형성하는 공정으로 에칭되어버리므로, 위치맞춤 편차에 대하여 마진을 취할 수 없고, 또, SAC법도 사용할 수 없다. 이 때문에, 위치맞춤여유를 가질 필요가 있고, 집적화의 진전에 문제로 되었다.
본 발명의 제 2의 관점에 의하면, 상기 과제를 해결하여, 플라그상의 위치 벗어남에 대하여도 프로세스마진이 있음과 동시에, SAC 구조를 적용할 수 있는 수단을 제안하는 것이다.
세번째로, 실린더형 축적전극의 형성방법에 관한 문제가 있다.
실린더형 축적전극은 실린더의 측면을 캐퍼시터용량으로서 이용하기 때문에, 용량을 안정시키기 위해서는 실린더의 측면적을 일정하게 할 필요가 있다.
일반적으로, 실린더축적전극은 절연막에 개구를 형성한 후 축적전극으로 되는 도전층을 개구의 측벽과 저면에만 남기도록 형성하고, 이어서 절연막을 에칭제거함으로써 형성된다.
이와같은 형성방법을 취할 경우, 축적전극으로 되는 실린더형의 도전층의 외측의 절연막의 에칭량에 의해, 축적전극의 외측면의 노출면적이 바뀌므로 용량이 변화하여 안정되지 않는 문제가 있었다.
본 발명의 제 3의 관점에 의하면, 상기 과제를 해결하여, 실린더형 축적전극의 외측의 측면의 노출면적을 일정하게 하여, 안정된 용량을 얻게되는 방법을 제안하는 것이다.
네번째로, 고저차가 큰 도전층에의 콘택트창을 형성하는 문제가 있다.
작은 셀면적으로, 충분한 캐퍼시터용량을 확보하기 위하여, 앞에서 나타낸 바와 같이 실린더형 셀과 같은 3차원적으로 축적전극의 면적을 늘린 구조가 검토되고 있다. 그리고, 캐퍼시터용량을 충분히 확보하기 위해서는 축적전극부의 높이를 점점 높게 할 필요가 있다. 이 때문에, 셀부와, 주변회로의 고저차(단차)가 큰 문제로 되어 있다.
이는, 단차에 의한 배선의 절단이라는 문제뿐만 아니라, 예를들면 금속배선층을, 셀부와 주변회로부상에서 패터닝할 때, 포토리소그래피의 초점심도가 부족하고, 치수정확도가 저하하는 문제가 생긴다.
이에 대하여 절연막을 형성한 후에 요철로 SOG(Spin On Glass) 등의 도포절연막이나 레지스트를 매립하여 에칭하거나, CMP법을 사용하여 셀부, 주변회로부의 고저차가 생기지 않도록 절연막을 평탄화하는 방법이, 예를들면 특개평 3-155663호에 개시되어 있다.
이와같은 평탄화를 행함으로써, 초점심도가 부족한 문제점은 해결된다. 그러나, 새로운 문제로서 이하에 나타난 것이 부상되었다.
DRAM구조에서는, 주변회로부의 MOS트랜지스터의 소스·드레인확산층이나 워드라인 이나 비트라인 또는 메모리셀부의 비트라인 이나 캐퍼시터 대향전극등, 상층의 금속배선층과의 콘택트를 필요로 하는 많은 도전층이 존재하고 있다.
이들의 도전층은 같은 층레벨로 형성되어 있는 것은 아니고, 몇 개의 층간 절연막을 가져서 다층배선구고로 형성되어 있다. 따라서, 각 도전층의 기판으로 부터의 거리에는 차가 있다.
먼저 기술한 방법에 의해, 상층의 절연막을 평탄화한 경우, 절연막의 표면은 기판과 거의 평행한 면에 형성되므로, 절연막에 형성되는 콘택트창의 깊이에 차가 생긴다.
따라서, 한 번의 포토리소그래피공정으로 콘택트창을 형성하고자 하면, 예를들면 최하층의 도전층인 확산층을 노출하는 개구를 할 때, 최상층의 도전층은 먼저 개구되므로, 도전층이 노출한 채 장시간 에칭분위기가 바래지게 된다.
도전층에 대한 절연막의 에칭선택비는 그다지 크게 취해지지 않으므로, 콘택트창은 최상층의 도전층을 관통하고 더우기 하층의 절연막까지도 에칭하여 버리고, 경우에 따라서는 콘택트창의 하부의 다른 도전층과 쇼트하여 버린다.
따라서, 하층배선층과 쇼트를 일으키지 않는 신뢰성이 높은 콘택트창을 형성하기 위해서는 포토리소그래피공정을 복수회로 나누는 등으로 하여 공정수를 늘리는 것으로서 대처하지 않을 수 없었다.
본 발명의 제 4의 관점에 의하면, 콘택트창의 깊이가 다른 구조일지라도, 한 번의 포토리소그래피공정으로 창을 열 수 있고, 제조공정수를 줄인 수단을 제안하는 것이다.
다섯번째로, 평탄화의 문제가 있다.
고집적화됨에 따라, 미세화를 위하여 DRAM의 구조프로세스는 복잡하게 되고, 또한 공정수고 늘어 버린다. 이는 제품의 수율을 저하시키는 요인으로도 되고, 최종적으로는 원가의 증대를 초래한다.
한편, 고집적화를 위하여, 다층배선공정이 사용되도록 되고, 절연층 이나 배선층의 평탄화가 중요하다.
따라서, 제조프로세스를 복잡하게 하지 않고, 평탄화하는 기술이 필요하다.
본 발명의 제 5의 관점에 의하면, 질화막스페이서 SAC에 평탄화공정을 적용하여 제조프로세스를 간략화한 방법을 제안하는 것이다.
여섯번째로, MOS트랜지스터특성의 문제가 있다.
고집적화됨에 따라, MOS트랜지스터도 미세화되어 있고, 미세화에 수반하는 특성의 열화나 신뢰성의 저하가 고려될 수 있다.
본 발명의 제 6의 관점에 의하면, DRAM의 메모리셀부에 사용되는 MOS트랜지스터에 관하여, 특성을 개선한 MOS트랜지스터구조를 제안하는 것이다.
본 발명의 제 1의 관점에 의하면, 상기 과제는 이하의 특징을 가지는 반도체장치에 의하여 해결된다.
적어도 금속 또는 금속실리사이드를 1층 포함하는 도전층패턴과, 상기 도전층패턴의 측벽부에 형성된 실리콘질화막 이외의 절연막으로 되는 제 1의 절연막과, 상기 도전층패턴의 상부와 도전층패턴의 측벽부에 형성된 제 1의 절연막을 피복하도록 형성된 실리콘질화막으로 되는 제 2의 절연막을 갖는 것을 특징으로 하는 반도체장치.
적어도 금속 또는 금속 실리사이드를 한층 포함하는 도전층패턴과, 상기 도전층패턴의 측벽부와 상부를 피복하도록 형성된, 실리콘질화막이외의 절연막으로서 되는 제 1의 절연막과, 상기 도전층패턴을 피복하는 상기 제 1의 절연막을 피복하도록 형성된 실리콘질화막로서 되는 제 2의 절연막을 가지는 것을 특징으로 하는 반도체 장치.
상기 제 1의 절연막은, 상기 도전층패턴의 측벽부와 상부에서 다른 막으로서 구성되어 있는 것을 특징으로 하는 반도체 장치.
상기 제 1의 절연막은, 상기 도전층패턴의 측벽부에 위치하는 상기 실리콘질화막으로서 되는 제 2의 절연막의 하부에도 있는 것을 특징으로 하는 반도체 장치.
상기 도전층패턴은 MIS 트랜지스터의 게이트전극을 구성하는 것을 특징으로 하는 반도체 장치.
상기 제 1 의 절연막은 도전층패턴 상면에서는 측면보다 더 두껍게 형성되어 있는 것을 특징으로 하는 반도체 장치.
또, 상기 과제는 이하의 특징을 갖는 반도체장치의 제조방법에 의해서 해결된다.
반도체기판상에 적어도 금속실리사이드를 1층 포함하는 도전층을 형성하는 공정과, 상기 도전층상에 제 1의 실리콘 질화막을 형성하는 공정과, 상기 도전층과 상기 제 1의 실리콘 질화막으로서 되는 적층체를 패터닝하는 공정과, 열처리산화법으로서, 상기 도전층의 측벽부에 산화막을 형성하는 공정과, 상기 패터닝된 적층체와 측벽의 산화막을 포함하는 상기 반도체기판상에 제 2의 실리콘질화막을 형성하는 공정과, 상기 제 2의 실리콘질화막을 이방성 에칭하여, 상기 측벽의 산화막을 포함하는 상기 적층체의 측벽에 제 2의 실리콘 질화막으로서 되는 사이드월을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
반도체기판상에 적어도 금속실리사이드를 1층 포함하는 도전층을 형성하는 공정과, 상기 도전층상에 제 1의 절연막과 제 1의 실리콘질화막을 순차형성하는 공정과, 상기 도전층과 상기 제 1의 절연막과 상기 제 1의 실리콘질화막으로서 되는 적층체를 패터닝하는 공정과, 열산화법으로서, 도전층의 측벽부의 산화막을 형성하는 공정과, 상기 패터닝된 적층체와 측벽의 산화막을 포함하는 상기 반도체기판상에 제 2의 실리콘질화막을 형성하는 공정과, 상기 제 2의 실리콘질화막을 이방성에칭하여, 상기 측벽의 산화막을 포함하는 상기 적층체의 측벽에 제 2의 실리콘질화막으로서 되는 사이드월을 형성하는 공정을 포함하는 특징으로 하는 반도체장치의 제조방법.
상기 제 1의 절연막은 상기 산화막보다 그 막두께가 두껍게 되도록 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
상기 제 1의 절연막은, 열산화막 또는 기상성장법에 의하여 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
상기 제 1의 절연막은, 열산화법과 기상성장법으로 형성한 적층막인 것을 특징으로 하는 반도체장치의 제조방법.
[발명의 구성 및 작용]
본 발명의 제 1 의 관점을 제 1 도를 기초로 설명한다.
제 1(a) 도에 있어서, 1은 실리콘기판, 2는 필드절연막, 3은 게이트산화막, 4는 실리콘막, 5는 실리사이드막, 6은 실리콘산화막, 7은 불순물확산층영역, 8은 실리콘질화막스페이서, 9는 층간절연막, 10은 콘택트창이다.
필드절연막 2로서 규정한 활성층영역을 갖는 기판 1 사에 게이트산연막 3을 통하여, 실리콘막 4, 실리사이드막 5의 적층체로서 되는 게이트전극이 형성되고, 그 상부에는 측면이 실리콘질화막 8로서 피복되어 있다. 또 스페이서로서의 실리콘질화막 8의 하부 및 게이트전극의 측벽과의 사이에는 산화막 6이 존재한다.
스페이서로 되는 실리콘질화막 8의 하부에는 산화막 6이 존재하므로, MOS트랜지스터 채널부에서 발생한 핫 캐리어는 그 거의가 산화막 6안에 플라그되므로, 실리콘질화막 8의 영향을 받는 일은 없다. 따라서, 종래의 산화막스페이서를 사용하는 MOS트랜지스터와 동등한 신뢰성을 얻을 수가 있다.
한편, 게이트전극의 측벽과, 실리콘질화막의 사이에 존재하는 산화막 6은 실리사이드막 5와 질화막 8과의 완충막으로서 동작하고, 실리사이드막이 다음의 열처리공정등에서 박리하는 것을 방지할 수가 있다.
또, 게이트전극의 측벽부만에 실리콘산화막 6이 존재하고, 게이트전극의 상부의 영역에는 실리콘산화막이 노출하지 않으므로, 질화막스페이서 SAC을 사용하여 콘택트창 10을 형성할 때에, 마스크가 위치벗어나더라도 종래예에서 설명한 바와 같은 도전층과 게이트전극이 전기적으로 쇼트해버리는 문제는 생기지 않는다.
제 1(b) 도는 본 발명의 제 1의 관점의 다른 예를 설명하는 도이다.
제 1(b) 도에 있어서, 1은 실리콘기판, 2는 필드절연막, 3은 게이트산화막, 4는 실리콘막, 5는 실리사이드막, 7은 불순물확산층영역, 8은 실리콘질화막스페이서, 9는 층간절연막, 10은 콘택트창, 11은 실리콘산화막이다. 더우기, 제 1(a) 도 중의 부호에 상당한 것에는 동일한 부호를 붙이고 있다.
본 발명은 제 1(a) 도에 대하여, 게이트전극을 구성하는 실리사이드막 5의 상부에도 산화막을 설치하고, 게이트전극의 상부와 측벽을 실리콘산화막 11로 완전히 피복한 것이 다르다. 이 구조에서는, 실리콘질화막 8과 실리사이드막 5가 직접 접하는 일은 없으므로, 다음의 열처리등의 공정에 의한 박리에 대하여, 더 강한 구조로 된다.
더우기, 상기 제 1(a) 도 나 제 1(b) 도에 도시한 구조는 MOS트랜지스터의 게이트전극만이 아니고, 폴리사이드구조를 갖는 비트라인등의 다른 배선층에도 적용된다.
미국특허 5, 363, 804호에는 폴리사이드를 사용한 게이트전극으로, 질화막과 게이트전극 사이에 산화막이 형성된 예가 기재되어 있다. 그러나, 본 미국특허는 상기 문헌에 기재된 것과 마찬가지로, 폴리사이드상의 질화막의 측벽에도 산화막이 존재하므로, 종래예의 문제점으로서 제 35 도, 제 36 도에 설명한 것과 같은 문제가 있는 것은 명백하다.
특개평 8-97210 호에는, 제 1(a) 도에 일견 유사한 구조가 기재되어 있다. 그러나, 본 공보에는 실리사이드막상에 질화막이 직접 형성됨으로써, 실리사이드막이 박리하는 문제에 대해서는 아무것도 기재하고 있지 않고, 질화막사이에 산화막을 형성함으로써, 박리를 방지하는 효과가 있는 것에 대해서도 아무것도 기재가 없다.
또, 본 공보에 기재된 발명에서는 예를 들면, 같은 공보의 제 1 도에 기재되어 있는 바와 같이 게이트전극위의 영역까지 측벽실리콘산화막이 형성되어 있고, 게이트전극을 피복하는 실리콘질화막의 영역에 산화막이 깊이 침식하는 구조로 되어 있어, 실리콘질화막의 일부가 얇게 형성되어 있다.
이와같은 구조에서는, 후공정의 콘택트창의 형성시에 질화막이 에칭되어 측벽산화막이 노출하고, 에칭되어 콘택트창내에 형성된 배선층과 게이트전극이 쇼트하여 버리는 위험성이 있다.
이에 대하여, 본 발명의 제 1의 관점에 의하면, 측벽의 산화막은 게이트전극의 측벽의 부분에만 없고, 게이트전극을 피복하는 실리콘질화막중에 침식하지 않으므로, 구조가 다르다.
그리고, 이산화막이 침식하지 않으므로, 질화막 두께가 얇게 되는 일은 없고, 콘택트창 형성시에 게이트전극이 노출하도록 한 위험성을 회피할 수가 있다.
또, 본 공보에서는 게이트전극상의 실리콘질화막의 옆에도 산화막을 형성하기 위하여 CVD법으로 산화막을 형성하고 있다. 그러나, 본 발명에서는, CVD산화막뿐만 아니라, 열산화법으로 산화막을 형성할 수가 있다. 열산화법에 의한 산화막을 사용함으로써, CVD산화막에 사용한 경우에 비하여 실리사이드막의 박리를 방지하는 효과를 크게 할 수가 있다.
더우기, 기판을 열산화하여 얻게 되는 산화막은 기판과 산화막의 계면의 상태가 CVD산화막에 비하여 양호하기 때문에, 열산화막이 기판과 실리콘질화막 사이에 존재하는 것으로서, CVD산화막이 기판과 실리콘질화막 사이에 있는 경우 보다, MOS트랜지스터특성이 향상하고, 신뢰성이 증대하는 효과도 있다.
특개소 61-16571호에는, 게이트전극상에 산화막과 질화막의 적층구조를 설치하고, 게이트전극의 측벽에 질화막 사이드월을 갖는 구조가 기재되어 있다. 그러나, 본 공보에서는 게이트전극의 측벽에는 산화막이 없고, 질화막과 게이트전극이 직접 접하여 있는 점에서 본 발명과는 전혀 다른 것이고, 또, 폴리사이드구조로 한 경우의 문제점에 대해서도 아무것도 기재되어 있지 않다.
특개소 56-27971호에는, 그 실시예 2로서 게이트전극의 상면과 측벽을 산화막과 질화막으로 피복하는 구조가 기재되어 있다. 그러나, 게이트전극측벽의 질화막 아래에서는 산화막이 없고, 본 발명과 다른 구성이 있고, MOS트랜지스터의 특성향상의 효과는 바랄 수 없다. 또, 본 공보에도 폴리사이드 구조를 이용하는 것이나, 폴리사이드 위에 질화막을 형성함으로써 생기는 문제점에 대하여 아무것도 기재되어 있지 않다.
특개소 61-194779호에는, 게이트전극의 상면과 측벽을 산화막과 질화막으로 피복하는 구조가 기재되어 있지 않다. 그러나 본 공보에도 폴리사이드 구조를 사용하는 것이나, 폴리사이드위에 직접 질화막을 형성함으로써 생기는 문제점에 대해서 아무것도 기재되어 있지 않다.
특개소 62-261145호에는, 폴리사이드구조를 갖는 배선층의 주위에 산화막과 실리콘질화막으로서 되는 복합막을 형성하는 것이 기재되어 있다. 그러나, 본 공보에 기재된 발명의 목적은 스퍼터법으로 형성된 실리사이드막에서의 금속오염을 방지하기 위하여 실리콘질화막을 사용하는 것으로서, 본 발명의 질화막 사이드월 SAC구조에 관한 것과는 전혀 다르다.
또, 본 공보에서는 실리콘질화막을 산화막의 아래에 설치되고, 실리콘질화막이 폴리사이드와 직접 접하여도 좋은 것이 기재되어 있고, 본 발명에서 설명되어 있는 실리사이드막 위에 질화막이 직접 형성되어 있는 것으로서, 실리사이드막이 박리한다는 문제에 대하여는 어느것도 기재하여 있지 않고, 질화막과의 사이에 산화막을 형성하는 것으로서, 박리를 방지하는 효과가 있다는 것에 대하여도 어느것도 기재가 없다.
더우기, 본 공보는 폴리사이드구조를 패터닝한 것에서 산화막과 실리콘질화막의 복합막을 형성하고 있고, 본 발명의 폴리사이드 위에 산화막과 실리콘질화막을 형성하는 것에서 패터닝을 행하고, 이어서 측벽산화막이나 실리콘질화막을 형성하는 방법과는 다르다.
그 밖에, 상기 다섯가지의 발명과 본 발명과의 상위점으로서, 본 발명에서는, 폴리사이드로 되는 전극상의 산화막두께를 전극측벽에 형성된 산화막두께 보다 두껍게 한 것으로서, 질화막의 박리를 방지하는 효과를 증대시킬 수 있지만, 상기 다섯가지의 발명에는 그 점에 대하여 어느것도 기재가 없다.
이와같이, 상기 다섯가지의 공지예는 본 발명과는 전혀 다른 것이고, 또, 본 발명을 시사하는 것은 어느 것도 기재되어 있지 않다.
본 발명의 제 2의 관점에 의하면, 상기 과제는 이하의 특징을 갖는 반도체 장치에 의하여 해결된다.
기판상에, 대략 평행하게, 더우기 복수개 배치된 제 1의 도전층과, 제 1의 도전층상에 형성된 제 1의 절연막과, 상기 제 1 의 절연막상에 형성된 실리콘질화막으로 되는 제 2의 절연막과, 상기 제 1, 제 2의 절연막을 관통하여 형성되고, 상기 복수의 제 1의 도전층의 사이에 형성된 제 1의 콘택트창과, 상기 콘택트창내네 형성된 제 2의 도전층과, 상기 실리콘질화막으로 되는 제 2의 절연막상에 형성된, 상기 실리콘질화막과 에칭특성이 다른 제 3의 절연막과, 상기 제 3의 절연막중에 형성되고, 상기 제 2의 도전층상에 위치하는 제 2의 콘택트창과, 상기 제 2의 콘택트창을 통하여 상기 제 2의 도전층과 접속하는 제 3의 도전층을 갖는 것을 특징으로 하는 반도체장치.
반도체기판상에 게이트절연막을 통하여 형성된 MIS트랜지스터의 게이트전극과, 상기 게이트전극의 양측의 기판중에 형성된, 소스 또는 드레인으로 되는 불순물확산층영역과, 상기 게이트전극과 제 1 및 제 2의 불순물확산층영역을 포함하는 상기 반도체기판상에 형성된 제 1의 절연막과, 상기 제 1의 절연막상에 형성된 실리콘질화막으로 되는 제 2의 절연막과, 상기 제 1 및 제 3의 절연막을 관통하여 상기 제 1의 불순물확산층영역에 도달하는 제 1의 콘택트창과, 상기 제 2의 불순물확산층영역에 도달하는 제 2의 콘택트창과, 상기 제 1의 콘택트창내에 형성되고, 상기 제 1의 불순물확산층영역에 접속된 제 2의 도전층과, 상기 제 2의 콘택트창내에 형성되고, 상기 제 2의 불순물확산층영역에 접속된 제 3의 도전층과, 상기 제 2와 제 3의 도전층을 포함하는 상기 제 2의 절연막상에 형성된 제 3의 절연막과, 상기 제 3의 절연막을 관통하고, 상기 제 2의 도전층에 도달하는 제 3의 콘택트창과, 상기 제 3의 콘택트창을 통하여 상기 제 2의 도전층과 접속하는 제 4의 도전층을 갖는 것을 특징으로 하는 반도체 장치.
더우기, 상기 제 3의 절연막을 관통하고, 상기 제 2의 불순물확산층 영역에 접속된 상기 제 3의 도전층에 도달하는 제 4의 콘택트창과, 상기 제 4의 콘택트창을 통하여 상기 제 3의 도전층과 접속하는, 축적전극으로 되는 제 5의 도전층과, 상기 제 5의 도전층과 대향하여, 캐퍼시터 절연막을 통하여 형성된, 대향전극으로 되는 제 6의 도전층을 갖는 것을 특징으로 하는 반도체 장치.
또, 상기 과제는 이하의 특징을 갖는 반도체장치의 제조방법에 의하여 해결된다.
반도체기판상에 게이트 절연막과 제 1의 도전막을 형성하고, 패터닝하여 MIS 트랜지스터의 게이트 전극을 형성하는 공정과, 상기 게이트전극을 마스크로 하여 상기 기판중에 소스 또는 드레인으로 되는 불순물확산층영역을 형성하는 공정과, 상기 게이트전극을 포함하는 상기 반도체 기판상에 제 1의 절연막을 형성하는 공정과, 상기 제 1의 절연막상에 실리콘질화막으로서 되는 제 2의 절연막을 형성하는 공정과, 상기 제 2의 절연막과 제 1의 절연막을 선택적으로 순차로 에칭하여 상기 불순물확산층영역의 적어도 한쪽에 달하는 제 1의 콘택트창을 형성하는 공정과, 상기 제 1의 콘택트창내에 제 2의 도전층을 형성하는 공정과, 상기 제 2의 도전층을 포함하는 상기 제 2의 절연막상에 제 3의 절연막을 형성하는 공정과, 상기 제 3의 절연막을 관통하고, 상기 제 2의 도전층에 접속하는 제 2의 콘택트창을 형성하는 공정과, 상기 콘택트창을 통하여 상기 제 2의 도전층을 접속하는 제 3의 도전층을 형성하는 공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
본 발명의 제 2의 관점에 의하면, 콘택트창내에 형성된 배선용의 도전층의 주변에 에칭스톱퍼층으로서 기능하는 질화막이 있어, 산화막이나 BPSG등의 하층의 층간절연막이 표면에 노출하여 있지 않으므로, 질화막상에 더 형성된 상층의 층간절연막의 콘택트창을 형성할 때에, 위치맞춤편차를 일으켜도 도전층의 주변의 하층절연막이 에칭됨이 없이 위치맞춤편차에 대하여 마진이 큰 프로세스로 된다.
또, 상층배선층의 옆에 상기 콘택트창이 형성되어 있는 경우에는, 하층절연막이 에칭되지 않으므로, SAC 공정을 취할 수가 있다.
본 발명의 제 3의 관점에 의하면, 상기 과제는 이하의 특징을 갖는 반도체 장치에 의하여 해결된다.
반도체기판상에 게이트절연막을 통하여 형성된 MIS트랜지스터의 게이트전극과, 상기 게이트전극의 양측의 기판중에 형성된, 소스 또는 드레인으로 되는 제 1과 제 2의 불순물확산층영역과, 상기 게이트전극과 제 1과 제 2의 불순물확산층영역을 포함하는 상기 반도체기판상에 형성된 제 1 절연막과, 상기 제 1의 절연막상에 형성된 실리콘질화막으로서 되는 제 2의 절연막과, 상기 제 1과 제 2의 절연막을 관통하여 상기 제 1의 불순물확산층영역에 도달하는 제 1의 콘택트층창과, 상기 제 2의 불순물확산층영역에 도달하는 제 2의 콘택트창과, 상기 제 1의 콘택트창내에 형성되고, 상기 제 1 의 불순물확산층영역상에 접속된 제 2의 도전층과, 상기 제 2의 콘택트창내에 형성되고, 상기 제 2의 불순물확산층영역상에 접속된 제 3의 도전층과, 상기 제 2와 제 3의 도전층을 포함하는 상기 제 2의 절연막상에 형성된 제 3의 절연막과, 상기 제 3의 절연막을 관통하고, 상기 제 2의 도전층에 도달하는 제 3의 콘택트창과, 상기 제 3의 콘택트창을 통하여 상기 제 2의 도전층과 접속하여 제 4의 도전층을 갖는 것을 특징으로 하는 반도체 장치.
실리콘기판상에 게이트절연막을 통하여 형성된 MIS트랜지스터의 게이트전극과, 상기 게이트전극의 양측의 기판중에 형성된, 소스 또는 드레인으로 되는 불순물확산층영역과, 상기 게이트전극과 상기 불순물확산층영역을 포함하는 상기 실리콘기판상에 형성된 제 1의 절연막과, 상기 제 1의 절연막을 관통하여 상기 불순물확산층영역의 적어도 한쪽에 도달하는 제 1의 콘택트창과, 상기 제 1의 콘택트창내에 형성되고, 상기 불순물확산층영역에 접속된 제 2의 도전층과, 상기 제 2의 도전층을 포함하는 상기 제 2의 절연막상에 형성되는 제 2의 절연막과, 상기 제 2의 절연막상에 형성되는 실리콘질화막으로서 되는 제 3의 절연막과, 상기 제 2, 제 3의 절연막을 관통하고, 상기 불순물확산층영역을 접속된 상기 제 2의 도전층에 도달하는 제 2의 콘택트창과, 상기 제 2의 콘택트창을 통하여 상기 제 2의 도전층과 접속하고, 저면부와, 기판에 대하여 수직으로 형성된 원통의 형상을 가지고, 축적전극으로 되는 제 3의 도전층과, 상기 제 3의 도전층과 대향하여, 캐퍼시터절연막을 통하여 형성되고, 더우기, 일부는 상기 제 3의 절연막의 표면과 패커시터절연막을 통하여 접속하는 제 4의 도전층을 갖는 것을 특징으로 하는 반도체 장치.
이하, 상기 과제는 이하의 특징을 갖는 반도체장치의 제조방법에 의하여 해결된다.
반도체기판상에 게이트 절연막과 제 1의 도전막을 형성하고, 패터닝하여 MIS 트랜지스터의 게이트 전극을 형성하는 공정과, 상기 게이트전극을 미스크로 하여 상기 기판중에 소스 또는 드레인이 되는 불순물확산층영역을 형성하는 공정과, 상기 게이트전극을 포함하는 상기 반도체 기판상에 제 1의 절연막을 형성하는 공정과, 상기 제 1의 절연막상에 실리콘질화막으로서 되는 제 2의 절연막을 형성하는 공정과, 상기 제 2의 절연막과 제 1의 절연막을 선택적으로 순차로 에칭하여 상기 불순물확산층영역의 적어도 한쪽에 달하는 제 1의 콘택트창을 형성하는 공정과, 상기 제 1의 콘택트창내에 제 2의 도전층을 형성하는 공정과, 상기 제 2의 도전층을 포함하는 상기 제 2의 절연막상에 제 3의 절연막을 형성하는 공정과, 상기 제 3의 절연막을 관통하고, 상기 제 2의 도전층에 접속하는 제 2의 콘택트창을 형성하는 공정과, 상기 콘택트창을 통하여 상기 제 2의 도전층과 접속하는 제 3의 도전층을 형성하는 공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
더우기, 전면에 제 4의 절연막을 형성하는 공정과, 상기 제 3의 도전층이 형성되어 있지 않은 상기 제 2의 도전층상의 상기 제 4의 절연막과 제 3의 절연막을 선택적으로 제거하여 상기 제 2의 도전층에 도달하는 제 3의 콘택트창을 형성하는 공정과, 상기 제 3의 콘택트창의 저면 또는 측면에 선택적으로 제 4의 도전층을 형성하는 공정과, 상기 제 4의 도전층을 마스크로하고, 상기 제 2의 절연막을 에칭스토퍼로 하여 상기 제 4의 절연막을 제거하여, 상기 제 4의 도전층을 원통상으로 노출시키는 공정과, 상기 제 4의 도전층의 표면에 제 5의 절연막을 형성하는 공정과, 상기 제 5의 절연막을 포함하는 반도체 기판상에 제 5의 도전층을 형성하는 공정과, 상기 제 5의 도전층을 적어도 상기 제 4의 도전층을 포함하는 영역의 일부를 남겨서 선택적으로 제거하는 공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
더우기, 제 3의 도전층의 상부와 측벽부를 피복하는 실리콘질화막으로 되는 제 6의 절연막을 형성하는 공정과, 상기 제 2의 절연막과 상기 제 6의 절연막을 에칭스톱퍼로 하여 상기 제 4의 절연막을 제거하는 공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
기판상에 제 1의 도전층과 제 1의 절연막과 실리콘질화막으로 되는 제 2의 절연막과 제 3의 절연막을 순차 형성하는 공정과, 상기 제 3, 제 2, 제 1의 절연막을 순차 에칭하여 제 1의 도전층에 달하는 콘택트창을 형성하는 공정과, 상기 콘택트창의 저면과 측면에 선택적으로 제 2의 도전층을 형성하는 공정과, 상기 제 2의 도전층을 마스크로 하고, 상기 제 2의 절연막을 에칭스톱퍼로 하여 상기 제 3의 절연막을 제거하여, 상기 제 2의 도전층을 원통상으로 노출시키는 공정과, 상기 제 2의 도전층의 표면에 제 4의 절연막을 형성하는 공정과, 상기 제 4의 절연막을 포함하는 반도체기판상에 제 3의 도전층을 형성하는 공정과, 상기 제 3의 도전층을 적어도 상기 제 2의 도전층을 포함하는 영역의 일부를 남겨서 선택적으로 제거하는 공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
반도체기판상에 게이트절연막과 제 1의 도전층을 형성하고, 패터닝하여 MIS트랜지스터의 게이트전극을 형성하는 공정과, 상기 게이트전극을 마스크로 하여 상기 기판중에 소스 또는 드레인으로 되는 불순물확산층영역을 형성하는 공정과, 상기 게이트전극을 포함하는 상기 반도체기판상에 제 1의 절연막을 형성하는 공정과, 상기 제 1의 절연막을 선택적으로 에칭하여 상기 불순물확산층영역에 달하는 제 1의 콘택트창을 형성하는 공정과, 상기 제 1의 콘택트창내에 제 2의 도전층을 형성하는 공정과, 상기 제 2의 도전층을 포함하는 상기 제 1의 절연막상에 제 2의 절연막을 형성하는 공정과, 상기 제 2의 절연막을 관통하고, 상기 제 2의 도전층에 접속하는 제 2의 콘택트창을 형성하는 공정과, 상기 제 2의 콘택트창을 통하여 상기 제 2의 도전층과 접속하는 제 3의 도전층을 형성하는 공정과, 상기 제 3의 도전층을 포함하는 상기 반도체기판상에, 제 3의 절연막과 실리콘막으로 되는 제 4의 절연막과 제 5의 절연막을 순차 형성하는 공정과, 상기 제 3의 도전층이 형성되어 있지 않은 상기 제 2의 도전층상의 상기 제 5, 제 4, 제 3 및 제 2의 절연막을 순차 선택적으로 제거하여 상기 제 2의 도전층에 도달하는 제 3의 콘택트창을 형성하는 공정과, 상기 제 3의 콘택트창의 저면 및 측면에 선택적으로 제 4의 도전층을 형성하는 공정과, 상기 제 4의 도전층을 마스크로 하고, 상기 제 4의 절연막을 에칭스톱퍼로 하여 상기 제 5의 절연막을 제거하여, 상기 제 4의 도전층을 원통상으로 노출시키는 고정과, 상기 제 4의 도전층의 표면에 제 6의 절연막을 형성하는 공정과, 상기 제 6의 절연막을 포함하는 반도체기판상에 제 5의 도전층을 형성하는 공정과, 상기 제 5의 도전층을 적어도 상기 제 4의 도전층을 포함하는 영역의 일부를 남겨서 선택적으로 제거하는 공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
본 발명의 제 3의 관점에 의하면, 실린더형축적전극을 형성할 때에, 축적전극의 외측의 절연막의 아래에 에칭스톱퍼막으로서 기능하는 질화막을 형성하여 둠으로써, 축적전극의 외측의 절연막을 통하여 제거할 수가 있으므로, 실린더형의 축적전극의 외측면의 면적을 일정하게 할 수가 있으므로, 캐퍼시터용량의 편차를 작게하고, 안정한 DRAM셀을 제조하는 것이 가능케 된다.
또, 셀영역과 주변회로부와의 고저차를 너무 크게 하지 않고, DRAM셀을 제조하는 것이 가능케 된다.
본 발명의 제 4의 관점에 의하면, 상기 과제는, 이하의 특징을 갖는 반도체장치에 의하여 해결된다.
기판으로 부터의 거리가 다른 레벨로 형성된 제 1과 제 2의 도전층과, 상기 제 1과 제 2의 도전층을 포함하는 상기 기판상에 형성되는 제 1의 절연막과, 상기 제 1의 절연막을 관통하여 상기 제 1의 도전층의 표면이 노출하도록 형성되는 제 1의 콘택트창과, 상기 제 1의 절연막과 상기 제 2의 도전층을 관통하여 형성하는 제 2의 콘택트창과, 적어도 상기 제 1, 제 2의 콘택트창안에 형성되고, 상기 제 1의 콘택트창을 통하여 상기 제 1의 도전층의 표면과 접속되고, 상기 제 2의 콘택트창을 통하여 상기 제 2의 도전층의 측벽부와 접속되는 제 3의 도전층을 갖고, 상기 제 1의 절연막표면에서 상기 제 1의 도전층까지의 깊이를 D1, 상기 제 1의 절연막표면에서 상기 제 2의 도전층까지의 깊이를 D2로 하였을 때, D1은, D2보다 큰 것임을 특징으로 하는 반도체 장치.
상기 제 2의 도전층의 아래에는, 상기 제 1의 절연막과 에칭 특성이 다른 제 2의 절연막을 가지고 있는 것을 특징으로 하는 반도체 장치.
기판으로 부터의 거리가 다른 레벨로 형성되는 제 1과 제 2과 제 3의 도전층과, 상기 제 1과 제 2과 제 3의 도전층을 포함하는 상기 기판상에 형성되는 제 1의 절연막과, 상기 제 2의 도전층 아래에 형성되는, 상기 제 1의 절연막과 에칭 특성이 다른 제 2의 절연막과, 상기 제 3의 도전층 위에 형성되는 상기 제 2의 절연막과 같은 에칭 특성을 갖는 제 3의 절연막과, 상기 제 1의 절연막을 관통하여 상기 제 1의 도전층의 표면과 노출하도록 형성되는 제 1의 콘택트창과, 상기 제 1의 절연막과 상기 제 2의 도전층과 상기 제 2의 절연막을 관통하여 형성되는 제 2의 콘택트창과, 상기 제 1의 절연막과 상기 제 3의 절연막을 관통하여 상기 제 3의 도전층의 표면이 노출하도록 형성되는 제 3의 콘택트창과, 상기 제 1의 콘택트창을 통하여 상기 제 1의 도전층의 표면과 접속되고, 상기 제 2의 콘택트창을 통하여 상기 제 2의 도전층의 측벽부와 접속되고, 상기 제 3의 콘택트창을 통하여 상기 제 3의 도전층의 표면과 접속되는 제 4의 도전층을 갖고, 상기 제 1의 절연막 표면에서 상기 제 1의 도전층 까지의 깊이를 D1, 상기 제 1의 절연막 표면에서 상기 제 2의 도전층 까지의 깊이를 D2, 상기 제 1의 절연막 표면에서 상기 제 3의 도전층 까지의 깊이를 D3으로 하였을 때, D1>D3>D2인 것을 특징으로 하는 반도체장치.
또, 상기 과제는 이하의 특징을 갖는 반도체장치에 의하여 해결된다.
반도체기판상에 제 1의 도전층을 형성하는 공정과, 상기 제 1의 도전층상에 제 1의 절연막을 형성하는 공정과, 상기 제1의 절연막상에 제 2의 도전층을 형성하는 공정과, 상기 제 2의 절연막상에 콘택트창 형성용의 마스크를 형성하는 공정과, 상기 마스크를 이용하여 상기 제 2의 절연막을 상기 제 1의 절연막을 순차 에칭하여 제 1의 도전층상에 콘택트창을 형성함과 동시에, 상기 제 2의 절연막과 상기 제 2의 도전층을 순차 에칭하여 상기 제 2의 도전층을 관통하여 콘택트창을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
반도체기판상에 제 1의 도전층을 형성하는 공정과, 상기 제 1의 도전층상에 제 1의 절연막과, 실리콘질화막으로 되는 제 2의 절연막을 순차 형성하는 공정과, 상기 제 2의 절연막상에 제 2의 도전층을 형성하는 공정과, 적어도 상기 제 1의 도전층의 콘택트영역을 포함하는 영역의 상기 제 2의 절연막을 선택적으로 제거하는 공정과, 상기 제 2의 절연막과 상기 제 1의 절연막과 상기 제 2의 도전층을 포함하는 반도체기판상에 제 3의 절연막을 형성하는 공정과, 상기 제 3의 절연막상에 콘택트창 형성용 마스크를 형성하는 공정과, 상기 마스크를 이용하여 상기 제 3의 절연막과 상기 제 1의 절연막을 순차 에칭하여 제 1의 도전층상에 콘택트창을 형성함과 동시에, 상기 제 3의 절연막과 상기 제 3의 도전층을 순차 에칭하여 상기 제 2의 도전층을 관통하여 콘택트창을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
본 발명의 제 4의 관점에 의하면, 복수의 배선층에 콘택트창을 형성할 때에, 상층의 배선층의 아래에 질화막을 설치하고, 질화막을 스톱퍼로 하여 에칭하므로, 콘택트창이 상층의 배선층에서 질화막 아래의 절연막까지 관통하여 하층의 배선층까지 달하는 것을 방지할 수가 있다. 따라서, 층간의 쇼트를 방지할 수가 있으므로, 콘택트창의 깊이가 다른 상층의 배선층과 하층의 배선층의 콘택트창을 한 번 포토리소그래피공정으로 형성할 수가 있고, 공정을 단축할 수가 있다.
또, 상층과 하층의 중간의 배선층위에 질화막을 형성하여 두고, 질화막을 스톱퍼로 하여 제 1 스텝의 에칭을 행하고, 이어서 질화막을 에칭하는 제 2의 스텝의 에칭을 행하는 것으로서, 콘택트창이 상층의 배선층에서 질화막 아래의 절연막을 +++++, 하층의 배선층에 달하는 것을 방지할 수가 있다. 따라서, 층간의 쇼트를 방지할 수가 있으므로, 콘택트창의 깊이가 다른 상층과 중간층과 하층의 배선층의 콘택트창을 한 번의 포토리소그래피공정으로 형성할 수가 있고, 공정을 단축할 수가 있다.
본 발명의 제 5의 관점에 의하면, 이하의 특징을 갖는 반도체장치에 의하여 해결된다.
기판상에 대략 평행하게, 또한 복수개 배치된 제 1의 도전층과, 상기 제 1의 도전층을 피복하도록 설치된 제 1의 절연막과 상기 인접한 제 1의 도전층 사이를 매립하고, 상기 제 1의 절연막의 상면과 일치하는, 상기 기판과 평행한 면을 가지는 제 2의 절연막과, 상기 제 2의 절연막에 설치되고, 그 저부의 일부가 상기 제 1의 절연막상에 걸리도록 형성된 콘택트창을 갖는 것을 특징으로 하는 반도체장치.
기판상에 대략 평행하게, 또한 복수개 배치되고, 기판으로 부터의 거리의 레벨이 복수인 제 1의 도전층과, 상기 제 1의 도전층을 피복하도록 설치된 제 1의 절연막과, 상기 인접한 제 1의 도전층 사이를 매립하고, 상기 제 1의 절연막의 기판으로 부터의 거리의 레벨이 가장 큰 제 1의 절연막의 상면과 일치하는, 상기 기판과 평행한 면을 가지는 제 2의 절연막을 갖는 것을 특징으로 하는 반도체장치.
상기 제 2의 절연막에 설치되고, 그 저부의 일부가 상기 제 1의 절연막상에 걸리도록 형성된 콘택트창을 갖는 것을 특징으로 하는 반도체장치.
상기 기판에서의 거리의 레벨이 큰 제 1의 절연막은 필드 절연막상에 형성되고, 상기 기판에서의 거리의 레벨이 가장 작은 제 1의 도전층은 활성영역상에 형성되어 있는 것을 특징으로 하는 반도체장치.
또, 상기 과제는, 이하의 특징을 갖는 반도체장치의 제조방법에 의하여 해결된다.
반도체기판상에 제 1의 도전층과 제 1의 절연막을 순차형성하는 공정과, 상기 제 1의 절연막과 상기 제 1의 도전층으로 되는 적층체를 대략 평행하게 배치하도록 패터닝하는 공정과, 상기 적층체를 포함하는 상기 반도체기판상에 제 2의 절연막을 형성하고, 이방성 에칭을 행하여 적층체의 측벽에 사이드월을 형성하는 공정과, 상기 제 1 및 제 2의 절연막에 피복된 상기 제 1의 도전층을 포함한 상기 반도체기판상에 제 3의 절연막을 형성하는 공정과, 상기 제 3의 절연막을 상기 제 1의 절연막을 스톱퍼로하여, CMP법에 의해 평탄화하는 공정과, 상기 제 3의 절연막의 일부를 제거하고, 그 저부의 일부가 적어도 상기 제 2의 절연막의 일부 위에 오도록, 콘택트창을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
반도체기판에 소자분리용의 절연막을 형성하여 활성영역을 규정하는 공정과, 상기 소자분리용절연막과 활성영역을 포함하는 상기 반도체기판상에 제 1의 도전층과 제 1의 절연막을 순차 형성하는 공정과, 상기 제 1의 절연막과 상기 제 1의 도전층으로 되는 적층체를 대략 평행하게 배치하도록 패터닝하는 공정과, 상기 적층체를 포함하는 상기 반도체기판상에 제 2의 절연막을 형성하고, 이방성에칭을 행하여 적층체의 측벽에 사이드월을 형성하는 공정과, 상기 제 1 및 제 2의 절연막에 피복된 상기 제 1의 도전층과 소자분리용 절연막을 포함한 상기 반도체기판상에 제 3의 절연막을 형성하는 공정과, 상기 제 3의 절연막을 상기 소자분리용절연막상의 상기 제 1의 절연막을 스톱퍼로로하여, CMP법에 의해 평탄화하는 공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
본 발명의 제 5의 관점에 의하면, 질화막 스페이서 SAC에 사용되는 배선군의 위의 절연막을 평탄화할 때에, 질화막을 CMP을 스톱퍼로서 사용함으로써, 스톱퍼로 되는 층을 새롭게 형성하지 않고 평탄화할 수 있다. 따라서, 새로운 공정을 증가시키지 않고 정밀도가 좋은 평탄화가 가능하다.
또, 기판에서의 거리가 다른 배선층군의 위에 형성된 절연막을 평탄화하는 공정에 있어서, 기판에서의 거리가 가장 큰 배선군의 위에 설치된 질화막을 CMP공정의 스톱퍼로서 사용함으로써, 상기 배선층군의 위에 설치된 절연막의 평탄화를 정밀도 좋게 행할 수가 있다.
이 때 기판에서의 거리가 가장 큰 것은 아닌 배선군의 절연막의 아래의 막은 스톱퍼로서 연마에 바래지지 않으므로, 일정의 두께를 보지할 수 있고, 내압을 유지하는 것이 가능하다.
특개평 6-181209호에는, 도전층의 상면에 실리콘질화막을 설치하고, 그 상부에 형성된 절연막을, 상기 콘택트창을 스톱퍼로 하여 CMP법에 의해 평탄화하는 방법이 개시되어 있다. 그래서, 본 공보의 제 4 도에는 종래기술로서, 소망의 형상으로 패터닝된 도전층의 상면 및 측면, 더우기 도전층간에 실리콘질화막이 설치되고, 그를 CMP의 스톱퍼막으로서 사용되는 것이 기재되어 있다.
그러나, 본 공보에는 질화막스페이서SAC에 대하여는 어떤 것도 기재되어 있지 않고, 질화막스페이서SAC를 DRAM으로 사용한 경우의 문제에 대하여는 어느 것도 기재되어 있지 않다.
본 발명에 의한 DRAM의 제조방법에서는 도전층상의 질화막을 스톱퍼층로서 사용하므로, 상부에 형성된 절연막을 평탄화할 수 있는 뿐만 아니라, 두께의 편차를 적게 할 수도 있다.
평탄화한 절연막의 막두께가 편차가 생기져 있다면, 후공정의 질화막스페이서SAC에서 콘택트창 형성할 때의 에칭양으로 분포가 생기고, 콘택트창 형성시에 질화막영역이 감소되어 도전층과 콘택트창에 형성되는 상층도전층이 쇼트하는 위험성이 증대하여 버린다.
본 발명에서는, 스톱퍼로 되는 층을 일부러 형성하는 것이 아니고, 질화막스페이서SAC를 사용하기 위하여 필요하게 되는, 질화막스페이서를 그대로 사용할 수 있으므로, 새로운 공정의 증가를 초래하는 일은 없다.
상기 공지예에는, 이러한 질화막스페이서SAC를 DRAM에 사용한 때의 특유의 문제에 대하여 어떠한 기재가 없고, 그것을 해결하는 수단에 대하여 시사도 없다.
더우기, 본 발명에서는, 배선층을 기판에서의 거리가 다르도록 설치하고, 기판에서의 거리가 가장 큰 배선층의 질화막만을 스톱퍼로서 사용하고, 그보다도 기판에 가까운 레벨의 배선층상의 질화막은 스톱퍼로서 기능시키지 않음으로써, 기판에 가까운 레벨의 배선층의 질화막의 절연내압을 저하 시키지 않을 수 있으나, 본 공보에는 그와 같은 것은 어디에도 기재 되어 있지 않다.
본 발명의 제 6의 관점에 의하면, 상기 과제는, 이하의 특징을 갖는 반도체장치에 의하여 해결된다.
실리콘기판상에 게이트절연막을 통하여 형성된 MIS트랜지스터의 게이트전극과, 상기 게이트 전극의 양측의 기판중에 형성된, 소스 또는 드레인으로 되는 제 1과 제 2의 불순물확산층영역과, 상기 게이트전극과 제 1과 제 2의 불순물확산층영역을 포함하는 상기 실리콘기판상에 형성된 절연막과, 상기 절연막을 관통하여 상기 제 1과 제 2의 불순물확산층영역에 각각 도달하는 콘택트창과, 상기 콘택트창을 통하여, 상기 제 1과 제2의 불순물확산층영역상에 각각 접속된, 동일의 도전층으로 형성된 제 1과 제 2의 도전층과, 상기 제 1의 도전층을 통하여 상기 제 1의 불순물확산층영역에 접속된 비트선과, 상기 제 1의 도전층을 통하여 상기 제 2의 불순물확산층영역에 접속된 캐퍼시터 축적전극을 갖고, 상기 제 2의 불순물확산층의 농도는 상기 제 1의 불순물확산층의 농도보다 큰 것을 특징으로 하는 반도체장치.
또, 상기과제는, 이하의 특징을 갖는 반도체장치의 제조방법에 의해 해결된다.
일도전형 반도체기판상에 게이트산화막과 게이트전극을 형성하는 공정과, 상기 게이트전극을 마스크하여, 상기 일도전형기판주에 반대도전형의 제 1의 불순물을 이온주입하여 게이트전극의 양측에, 소스·드레인으로 되는 제 1과 제 2의 불순물확산층영역을 형성하는 공정과, 상기 일도전형 기판상에 상기 게이트전극을 피복하도록 절연막을 형성하는 공정과, 상기 절연막의 일부를 에칭하여 상기 제 1의 불순물확산층영역에 도달하는 제 1의 콘택트창과, 상기 제 2의 불순물확산층영역에 도달하는 제 2의 콘택트창을 형성하는 공정과, 상기 제 2의 콘택트창을 마스크부재로 피복하는 공정과, 상기 마스크 부재 및 상기 절연막을 마스크로 하여, 상기 제 1의 콘택트창에 노출한 상기 제 1의 확산층영역에, 반대도전형의 제 2의 불순물을 이온주입하고, 제 3의 불순물확산층영역을 형성하는 공정과, 제 3의 불순물확산층영역을 형성하는 공정과, 상기 제 1의 콘택트창을 통하여, 상기 제 3의 및 제 1의 불순물확산층영역에 접속되는 제 1의 도전층과, 상기 제 2의 콘택트창을 통하여, 상기 제 2의 불순물확산층영역에 접속되는 제 2의 도전층을 형성하는 공정과, 상기 제 1의 도전층을 통하여 상기 제 3 및 제 1의 불순물확산층영역에 접속되는 DRAM의 축적전극을 형성하는 공정과, 상기 제 2의 도전층을 통하여 상기 제 2의 불순물확산층에 접속되는 DRAM의 비트선을 형성하는 공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
상기 제 2의 불순물을 이온주입의 도즈량은, 상기 제 1의 불순물의 이온주입의 도즈량보다 큰 것을 특징으로 하는 반도체장치의 제조방법.
본 발명의 제 6의 관점에 의하면, 메모리셀부분의 캐퍼시터측의 소스·드레인영역에만 접합리크를 방지하기 위한 불순물을 도입하고, 비트라인과의 접속측의 소스·드레인영역에는 접합리크를 방지하기 위한 불순물을 새롭게 도입하지 않는다.
상기 불순물주입을 캐퍼시터가 접속되는 측에서만 행함으로써, MOS트랜지스터의 소스·드레인중, 편측(片側)은 얕은 깊이로 할 수 있고, 트랜지스터의 단채널효과나, 소자사이의 리크전류로의 악영향을 억제하는 일이 있을 수 있고, 더구나, 접합리크에 관하여 엄격한 캐퍼시터측에는 접합리크를 억제하는 것이 가능하다.
나. 발명의 구성 및 작용
이하, 각 실시의 형태에 대하여 설명을 한다. 또, 도면중의 부호에서 각 실시의 형태에서 동일한 것의, 또는 상당하는 것에 대하여는, 동일한 부호를 사용하고 있다.
[제 1 의 실시의 형태]
제 2 도는 DRAM의 메모리셀부의 모식평면도이다. 도면에 있어서, 11은 활성영역, 12는 MOS트랜지스터의 게이트전극도 겸한 워드라인, 13은 비트라인, 14는 비트라인과 MOS트랜지스터의 소스·드레인확산층과의 콘택트창, 15는 실린더형 축전전극과, MOS트랜지스터의 소스·드레인확산층과의 콘택트창이다. 또, 게이트전극이나 비트라인상에 형성되는 백업(back-up)워드라인 등의 배선층은 도면중에는 도시되어 있지 않다.
다음에, 제 3 도에서 제 13 도를 기초로, 본 발명의 DRAM에 대하여 콘택트창을 셀프얼라인콘택트기술을 사용하여 형성하는 방법에 대하여 구체적으로 설명한다. 또한, 제 3 도- 제 13 도는, 메모리셀부에 대하여는 제 2 도의 A-A'부의, 주변회로부에 대하여는 전형적인 예로서의 배선구조의 모식절단 단면도이다.
먼저, 제 3(a) 도에 도시한 바와 같이, p형실리콘기판 16상에, 공지의 LOCOS법(Local Oxidation of Silicon)을 이용하여 두꺼운 산화막 17(필드산화막)을 형성하고, 소자분리영역과 활성영역을 규정한다. 도면중 MC는 메모리셀 영역, PC는 주변회로영역을 표시하고 있다.
주변회로영역에는, 각종의 회로가 형성되기 때문에, 통상은, 이들의 회로를 구성하기 위하여 n채널 MOS트랜지스터형서영역이나 p채널 MOS 트랜지스터형성영역이 형성되어 있다.
p채널 MOS 트랜지스터 형성영역으로서는, p형 실리콘기판중의 형성된 n형 웰내에 형성되는 것이 있고, n채널 MOS 트랜지스터 형성영역에서는, p형 실리콘 기판중에 형성된 p형 웰내에 형성되는 것이든지, p형 실리콘기판중에 형성된 n형 웰내에 더 형성된 p형 웰내(3중 웰 구조)내에 형성되는 것 등이 있다. 이 구성은, 소망의 특성에 의하여 적의 선택하면 좋다.
따라서, 도시하여 있지 않지만, LOCOS공정의 전후에서 주변회로영역PC의 다른 영역에는, p형의 불순물이나 n형의 불순물을 이온주입하고, 각각 p형 웰, n형 웰을 형성하고, n형 웰 영역의 안의 일부에는, 더우기 p 형의 불순물을 도입하는것에 의해, n형 웰에 그 주변부, 저부를 둘러싼 p형 웰을 형성한다.
이때, 필요로 하면 필드산화막17의 하부에는, 웰의 불순물형을 고려하여, p형 불순물이나 n형 불순물을 이온주입하고, 채널스톱층을 형성한다.
또, 활성영역에는, 이것도 도시하여 있지 않지만, 각 MOS 트랜지스터의 특성에 따라, 한계값(Vth)을 제어하기 위한 불순물을 도입한다.
또한, 상기한 웰층이나 채널스톱층 및 Vth제어용의 이온주입은, 공정상 반드시 이 위치에서 행할 필요가 없고, 이하에 순차 설명하는 게이트 산화막 형성공정이나 게이트전극형성공정 등의 후에서도 상관없다는 것은 말할 것도 없다.
다음에, 제 3(b) 도에 도시한 바와 같이, 기판표면을 산화하여 게이트 산화막18을 8nm형성하고, 그 위에 인을 도프한 실리콘막 19을 50nm, 텅스텐 실리사이드(WSi)막 20을 50nm, 시리콘질화막 21을 80nm을 순차공지의 CVD(Chemical Vapor Deposition 화학기상성장법)을 이용하여 형성한다.
이들의 적층체를 공지의 포토리소그래피법을 이용하여 MOS 트랜지스터의 게이트 전극으로 되도록 소망의 패턴으로 패터닝한다. 셀부에 있어서는 이들의 적층체의 폴리사이드구조는 워드선 (제 1 도의 12에 상당)으로 된다.
다음에, 제 4(a) 도에 도시한 바와 같이, 열산화에 의해 산화막22를 2~10nm 성장시킨다. 이 산화에 의해, 폴리사이드구조의 실리콘막19와 WSi막 20의 측벽 및 활성영역의 실리콘기판16 표면에 산화막이 형성되지만, 실리콘질화막은 산화되지 않으므로, 실리콘질화막21의 축형에는 산화막이 형성되어 있지않다. 또, 실리콘막19는 기판11에 비하여 불순물농도가 높아지므로, 산화막22의 두께는 기판보다 두껍게 된다.
이어서, 상기 게이트전극을 마스크로 하여, 기판전면에 n형의 불순물인 인을 1×1013cm-2의 도즈량으로 이온주입한다. 이에 의하여 n채널 MOS트랜지스터영역에서는 LDD(Lightly Doped Drain)구조의 n-층에 상당하는 불순물확산층23이 형성된다.
이때, p채널 MOS트랜지스터 영역에도 이 n형 불순물이 도입되지만, 후공정의 고농도의 p형 불순물츠으이 이온주입에 의해 실질적으로 소실시킬 수 가 있으므로 문제는 없고, 최종적으로 이 n형 불순물영역을 소스·드레인부로 되는 p형 불순물확산의 주위에 남아 있으면, 펀치 스로우(punch-throagh)방지의 역할을 하는 것도 가능하다.
다음에, 제 4(b) 도에 도시한 바와같이, CVD법에 의해 실리콘질화막을 50~150nm형성하고, 그것을 공지의 RIE(Reactive Ion Etching)법등으로 이방성에칭함으로써, 게이트 전극의 측벽에 질화막으로 되는 사이드 월 스페이서를 형성한다.
이때, 기판16상 등의 질화막으로 피복되어 있지 않은 영역의 산화막22는, 남아있는 상태에서 에칭을 종료하는 것이, 에칭 데미지가 적으몰, 보다 바람직하지만, 반드시 남길 필요가 없다.
이 사이드 월 질화막은 폴리사이드 전극상의 질화막 20과 일체화하여, 질화막영역24를 구성한다.
이 공정에 의해, 실리콘 막 19와 WSi막 20으로 되는 폴리사이드전극의 주위의 질화막영역24로 피복되지만, 폴리사이드전극의 측벽부에서는, 산화막22가 존재하므로, 후공정의 열처리로 WSi막 20이 기판에서 격리하는 것을 방지할 수 있다.
다음에, 열산화에 의해 산화막을 2~10nm성장한다. 이 때 실리콘기판상에 노출하여 있는 산화막22을 불소산계의 에천트로 제거하고 나서 산화하여도 좋다. 막두께의 제어성으로 부터는 제거하는 것이 좋지만, 필드산화막17이나, 사이드 월 질화막의 아래에 있는 산화막22까지 깍일 위험성이 있다.
이 산화에 의하여, 질화막영역24에 피복된 실리콘막19나 WSi막20은 산화되지 않으므로, 주로서 활성영역상의 실리콘기판이 산화되고, 상기 산화막22와 일체화한다. 또, 본 실시의 형태에서는 이후에 이 일체화한 산화막을 산화막22로 칭한다.
다음에, 셀영역을 제외한 주변영역의 n채널 MOS트랜지스터영역이 노출하도록 레지스트패턴을 형성하고, 질화막영역 24을 갖는 게이트전극을 마스크로하여, 상기 레지스트의 열린 영역에, n형 불순물인 비소를 5×1015cm-2의 도즈량으로 이온주입 한다. 이에 의하여, 주변영역의 n채널 MOS트랜지스터영역에는, 고농도 불순물확산층영역25가 LDD구조의 n+층으로서 형성된다.
또, 셀영역의 트랜지스터의 소스·드레인층에, 이 고농도 n형 불순물층의 이온주입은 행하지 않은 이유는, 고농도의 불순물도입에 의한 결정결합을 방지하고, 미소한 전하를 저장하는 캐퍼시터에서의 리크전류를 억제하기 위해서이다.
다음에, 주변영역의 n채널 MOS 트랜지스터영역이 노출하도록 레지스트패턴을 형성하고, 질화막영역24를 갖는 게이트전극을 마스크로 하여, 상기 레지스트의 열린 영역에, BF2+이온을 5×1015cm-2의 도즈층으로 이온주입하고, p채널 MOS트랜지스터의 소스·드레인영역으로 되는 불순물확산층영역을 형성한다.
다음에, 제 5(a) 도에 도시한 바와같이, BPSG막 26을 CVD법에 의해서 100~200nm성장한 후, 750~900℃의 온도로 열처리를 행하고, 리플로우 시켜서 표면을 평탄화한다.
더우기 평탄화를 행하기 위해, 에칭백법이나 CMP법을 이용하여도 좋고, 이것을 조합시켜서 평탄화하여도 상관없다.
또한, 에칭백법이나 CMP법을 이용하는 경우에는, 제거되는 막두께분 만큼 두껍게 BPSG막의 성장을 행하과 에칭백이나 CMP처리후의 막두께가 100~200nm으로 되도록 한다.
다음에, 셀영역의 MOS트랜지스터의 소스·드레인영역이 노출하도록 레지스트를 개구하고, 개구내의 BPSG막26과 산화막22를, 예를들면, C4F8과 CO의 혼합가스를 사용하여 RIE법에 의해 순차에칭하여, 기판표면을 노출시켜서, 콘택트창27을 형성한다.
콘택트창27은 질화막영역24의 스페이서에 의하여 셀프얼라인으로 규정되어 있고, 더구나, 상기 레지스트의 개구부가 위치 편차를 일으켰다 하여도, 폴리사이드게이트전극의 주위는 전부 질화막으로 피복되어 있어서 산화막이 노출하여 있지 않으므로, 에칭으로 제거되어 버리는 것은 없고, 제 35 도의 종래예에서는 설명한 바와 같은 게이트전극과 콘택트전극이 쇼트하도록 한 것은 없다.
더우기, 바람직하게는, BPSG막 26과 산화막22의 에칭은, 질화막영역24가 에칭되지 않도록, 질화막과의 선택비가 10이상인 조건에서 행하는 것이 바람직하다.
다음에, 레지스트를 제거한 후, BPSG막36과 질화막영역 24을 마스크로 하여, 콘택트창27의 실리콘 기판중에, n형 불순물인 인을 3×1013cm-2의 도즈량으로 이온주입하고, n형 확산층 28을 형성한다.
이 n형 확산층28은 반드시 필요하지는 않지만, 콘택트창27이 변위되어 필드 산화막17의 모서리부근에 걸려 형성된 경우에, 소스·드레인 확산층형성용의 n형 불순물이 도입되어 있지 않은 필드산화막17의 모서리 부근에서, 접합 리크가 크게 되어 버리는 문제가 생기는 것을 방지할 수 있다.
다음에, 제 5(b) 도에 도시한 바와 같이, CVD법에 의해 인을 도프한 실리콘막을 전면에 형성한 후, 에칭백법이나 CMP법을 이용하여, 콘택트창27내에 실리콘막의 플라그 29를 잔존시킨다.
또한, 에칭백법이나 CMP법을 이용하지 않고, 선택 CVD법을 이용하여 실리콘막의 플라그29를 형성하여도 좋다.
다음에, CVD법에 의해 산화막30을 30~100nm성장한다.
다음에, 제 6(a) 도에 도시한 바와 같이, 비트선 접속영역에 레지스트를 개구하여, 그것을 마스크에 산화막30을 에칭하고, 실리콘막 플라그29의 상면의 일부가 노출하도록 한 콘택트창31을 형성한 후, 레지스트를 제거한다.
다음에, 인을 도프한 실리콘막32를 30nm, WSi막33을 50nm, 실리콘 질화막34를 80nm를 순차 CVD법에 의해 형성한다.
이것의 적층체를 공지의 포토리소그래피법을 이용하여 소망의 배선패턴으로 패터닝한다. 이것의 적층체의 폴리사이드 전극은, 셀부에 있어서도 비트선(제 2 도의 13에 상당)으로 되고, 주변회로부에서는 비트선 이외의 배선층으로서도 사용된다.
다음에, 제 6(b) 도에 도시한 바와 같이, 열산화에 의해 산화막35를 2~10nm성장시킨다. 이 산화에 의해, 폴리사이드구조의 실리콘막32와 WSi막33의 측벽부에는 산화막이 성장되지만, 실리콘막은 산화되지 않으므로, 실리콘질화막34의 측벽에는 산화막이 성장되지 않는다.
다음에, CVD법에 의해, 실리콘 질화막을 50~150nm형성하고, 그것을 RIE법으로 이방성 에칭하고, 비트선의 측벽에 질화막으로 되는 사이드월을 형성한다.
이 사이드월 질화막을 폴리사이드 전극상의 질화막34과 일체화하여, 질화막영역36을 구성한다.
이 공정에 의해, 실리콘막32와, WSi막33으로 되는 폴리사이드전극의 주위는 질화막영역36으로 피복되지만, 폴리사이드전극의 측벽에서는, 산화막35가 존재하므로, 후 공정의 열처리로 WSi막33이 기판에서 격리하는 것을 방지할 수가 있다.
다음에, 제 7 도에 도시한 바와같이, BPSG막37을 CVD법에 의해 500nm성장한 후, 750~900℃의 온도에서 열처리를 행하고, 리플로우 시켜서 표면을 평탄화한다.
더우기 평탄화를 행하기 위하여, 에칭백법이나 CMP법을 이용하여도 좋고, 이것을 조합하여 평탄화하여도 상관없다.
더우기, 에칭백법이나 CMP법을 이용하는 경우에는, 제거되는 막두께 만큼 두껍게 BPSG막의 성장을 행하고, 에칭백이나 CMP처리후의 막두께가 500nm로 되도록 한다.
BPSG막37의 두께는, 실린더형 축적전극의 경우에는 용량을 결정하는 조건의 하나가 된다. 따라서, 더 큰 용량이 필요한 경우는 500nm이상으로 두껍게 형성할 필요가 있다.
다음에, 제 8 도에 도시한 바와 같이 캐퍼시터 접속영역이 노출하도록 레지스트를 개구하고, 그것을 마스크로 개구내의 BPSG막 37과 산화막30을 예를 들면 C4F6과 CO의 혼합가스를 사용하여 RIE법에 의해 순차 에칭하여, 실리콘막 플라그29의 상면이 노출하도록 한 콘택트창38을 형성한다.
통상, 실리콘형축적전극을 사용하는 경우, 콘택트창38의 크기는 실리콘형축적전극의 저면적 및 주변길이와 관계하므로, 캐퍼시터용량을 증가시키기 위하여는, 될 수 있는 데로 크게 개구하는 것이 바람직하다.
본 발명에서는, 콘택트창38은 질화막영역36은 질화막영역36에 의하여 비트선과 셀프얼라인으로 규정되어 있으므로, 콘택트창을 비트선인 폴리사이드전극의 상부까지 넓힐 수가 있고, 실리콘형축적전극의 저면축 및 주변길이를 최대로 할 수가 있다.
더구나, 폴리사이드게이트전극의 주위는 전부 질화막영역36으로 피복되어 있으므로, 에칭백으로 제거되어 버리는 것은 없고, 비트선과 축적전극과 ++++하도록 하는 것은 없다.
또한, 바람직하게는, BPSG막37과 산화막30의 에칭백은, 질화막과의 선택비가 10이상인 조건에서 행하는 것이 바람직하다.
다음에, 레지스트를 제거한 후, 제 9 도에 도시한 바와 같이, CVD법에 의해 인을 도프한 실리콘막을 50nm형성한 후, 에칭백법이나 CMP법을 이용하여 콘택트창38내의 측벽 및 저면에만 실리콘막39을 잔존시킨다.
다음에, 제 10도에 도시한 바와 같이, 불소산계의 애천트를 사용하여 BPSG막37를 콘트롤에칭하여, 예를들면 150nm정도 남김으로써, 내부가 도려내진 실린더상의 축적전극29이 형성된다.
다음에, 제 11 도에 도시한 바와 같이, CVD법에 의해 실리콘질화막을 40nm형성하고, 1~2nm열산화하는 것으로, 축적전극39의 표면에 캐퍼시터 절연막을 형성한다. (캐퍼시터절연막은 도면중에 도시되어 있지 않음)
다음에, CVD법에 의해 인을 도프한 실리콘막을 50nm형성한 후, 패터닝하여 캐퍼시터의 대향전극 40을 형성한다. 이 때, 대향전극 40의 패턴에 따라 캐퍼시터 절연막도 제거한다.
다음에, 제 12 도에 도시한 바와 같이, BPSG막41를 CVD법에 의해 1㎛성장 ++++, 750~900℃온도에서 열처리를 행하고, 리플로우 시켜서 표면을 평탄화한다.
평탄화를 더 행하기 위하여, 에칭백법이나 CMP법을 이용하여도 좋고, 이것을 조합하여 평탄화하여도 상관없다.
이와같은 평탄화처리에 의해, 셀영역과 주변회로영역에서 고저차가 거의 없어지고, 거의 평탄화 표면을 얻을 수가 있다.
다음에, 제 13 도에 도시한 바와 같이, 42~45의 콘택트창을 형성한다. 콘택트창42는 대향전극40의, 콘택트창43은 실리콘막32, WSi막33으로 되는 주변회로의 배선층의, 콘택트창44는 실리콘막19, WSi막20으로 되는 주변회로의 배선층의, 콘택트창45는 주변회로의 MOS 트랜지스터의 확산층25의 콘택트용의 창이다.
BPSG막41이 평탄화되어 있으므로, 레지스트 노광공정에서 노광장치의 피사계 심도내의 凹凸을 억제할 수 있고, 치수정확도의 저하를 억제할 수 있다.
더우기, 이들의 콘택트창42~45는 한 번의 포토리소그래피공정에서 창을 열면 공정이 단축되어 바람직하지만, 콘택트창의 깊이가 크게 다르므로, 최하층의 확산층25의 콘택트창45를 형성하고 있는 사이에, 최상층의 대향전극40의 콘택트창42가 관통하여 있고, 경우에 따라서는 하층배선층과 쇼트하여 버리는 일이 있다.
이와같은, 경우에는, 콘택트창42~45의 창개방공정을, 대향전극상의 콘택트창과, 그 밖의 도전층상의 콘택트창으로 분할하고, 대향전극과 비트선상의 콘택트창, 워드선과 실리콘기판상의 콘택트창의 2회로 나누는 등, 깊은 콘택트창과 얄은 콘택트창으로 분리하여 복수회로 나누어 행함으로써, 에칭공정에 의해 도전층을 관통하는 등의 폐혜를 제거할 수가 있다.
다음에, 제 14 도에 도시한 바와 같이, 티탄막(Ti)을 스퍼터, 질화티탄막(Tin)을 리액티브 스퍼터법, 텅스턴막(W)을 CVD법으로 순차형성하고, 이를 패터닝하여 제 1의 금속배선층46을 형성한다.
제 1의 금속배선층46은, 셀영역에서는 위드선과 평행한 방향으로 배치되고, 워드·디코더와, 서브워드·디코더를 연결하는 배선으로 주로 사용된다.
이후 도시되지 않았지만, 제 1의 금속배선층46의 상부에 층간절연막을 성장하고, 그것을 CMP법에 의해 평탄화한다.
제 1의 금속배선층46의 상부에 콘택트창을 형성한 후, 제 2의 금속배선층을 형성하여 패터닝한다. 제 2의 금속배선층으로서는, 예를들면 TiN막과 알루미늄막(Ai)과 TiN막으로 되는 적층체를 이용할 수가 있다.
제 2의 금속배선층은 셀영역에서는, 비트선과 평행한 방향으로 배치되고, 칼럼·디코더와 센스앰프를 연결배선으로 주로 사용된다.
또, 제 2의 금속배선층은 본딩패드로서도 사용된다.
최후에 비활성화(passivation)막으로서 플라즈마 CVD법에 의해 실리콘 산화막과 실리콘 질화막을 순차형성하고, 본딩패드상의 비활성화막을 에칭제거하여 DRAM이 완성한다.
본 실시의 형태에 의하면, 워드선, 게이트전극, 비트선 또는 주변회로의 배선층을 형성하는 폴리사이드전극은, 주변을 질화막스페이서로 피복하고 있지만, 폴리사이드전극의 측벽부에서는, 산화막이 존재하므로, 후공정의 열처리로 폴리사이드전극이 기판에서 박리하는 것을 방지할 수 있다.
더구나, 폴리사이드게이트전극의 주위는 전부 질화막으로 되어 있어서, 산화막이 노출하지 않으므로, 셀프얼라인 콘택트창을 형성할 때의 에칭으로 제거되는 일은 없고, 폴리사이드전극과 상층배선이 쇼트하도록 하는 것은 없다.
또, 게이트전극의 횡으로 되는 산화막22의 두께는 두꺼운 것이 실리사이드막의 박리에 대하여 강하게 된다. 다만, 열산화법으로 산화막22를 형성하는 경우에는, 기판도 동시에 산화되어, 게이트전극의 상부의 단부에 게이트 버스피크라고 일컬어지는 게이트산화막보다 두꺼운 영역이 형성되므로, MOS트랜지스터의 특성을 열화시키는 가능성이 있으므로, 이를 고려하여 막두께를 결정하면 좋다.
[제 2의 실시의 형태]
상기 제 1의 실시의 형태에서는, 제 1(a) 도에 도시한 바와 같이, 폴리사이드전극의 측벽부에만 산화막이 있는 예를 도시하였다. 제 2의 실시의 형태로서, 제 1(b) 도에 상당하는 폴리사이드전극이 산화막에 피복된 예에 대하여, 제 15 도, 제 16 도를 기초로 설명한다. 또한, 제 15 도, 제 16 도, 메모리셀부에 대하여는 제 1 도의 A-A'부의, 주변회로부에 대하여는 전형적인 예로서의 배선구조의 모식절단 단면도인 것은 제 1의 실시의 형태와 동일하다.
제 15 도는 제 1(b) 도에 기재한 발명을 게이트전극이나 셀부의 워드선(제 1 도의 12에 상당)에 사용한 예이다.
제 1의 실시의 형태의 제 3(a) 도에서 설명한 것과 마찬가지의 방법에서, p형 실리콘기판16상에, 필드산화막17을 형성한다.
다음에, 제 15(a) 도에 도시한 바와 같이, 기판표면을 산화하여 게이트산화막18를 8nm형성하고, 그 위에 인을 도프한 실리콘막 19를 50nm, WSi막20을 50nm로 CVD법으로 순차형성한다.
다음에, 산화막47를 3~50nm형성한다. 형성방법은 열산화법으로도 CVD법으로도 상관없지만, 열산화법을 사용하는 것이 박리에 강한 구조가 얻어지므로 바람직하다. 또, 열산화법으로 산화막을 형성하면, 폴리사이드막의 막두께가 얇아지게 되므로, 열산화법으로 얇은 산화막을 형성한 후에 CVD법으로 산화막을 형성하여 소망의 두께로 하는 방법도 유효하다.
다음에, CVD법을 이용하여 실리콘질화막21을 80nm 형성한 후, 이들의 적층체를 게이트전극이나 배선층으로 되도록 패터닝한다.
제 1의 실시의 형태와 다르고, 실리콘막19, WSi막20, 산화막47, 실리콘질화막21으로 되는 적층체가 형성된다.
다음에, 제 15(b) 도에 도시한 바와 같이, 열산화에 의해 산화막을 2~10nm성장시키면, 폴리사이드구조의 실리콘막19와 WSi막20의 측벽부에 산화막이 형성되어서, 산화막47과 일체화한 산화막영역48이 형성된다.
다음에, 제 1의 실시의 형태와 동일하고, 상기 게이트전극을 마스크로 하여, 기판전면에 n형 불순물인 인을 1×1013cm-2의 도즈량으로 이온주입하여, n채널 MOS 트랜지스터영역에 LDD구조의 n-층에 상당하는 불순물영역층23을 형성한다.
다음에, CVD법에 의해 실리콘질화막을 50~150nm형성하고, 그것을 공지의 이방성 에칭 함으로써, 질화막영역24가 산화막영역을 48을 피복하도록 형성된다.
이 후, 제 1의 실시의 형태와 마찬가지의 공정을 취하여, DRAM을 작성한다.
본 실시의 형태에 의하면, 실리콘막19, WSi막20의 측벽부 뿐 만아니라, WSi막20의 상면에도 질화막이 형성되므로, 폴리사이드전극은 실리콘질화막에 직접 접하는 일이 없다. 따라서, WSi막의 박리에 디하여, 더 강한 구조를 얻을 수가 있다.
제 16 도는 제 1(b) 도에 기재한 발명은 셀부의 비트선(제 1도의 13에 상당)에 사용한 예이다.
제 1의 실시의 형태의 제 5(b) 도 까지와, 마찬가지의 공정을 취함으로써, 평탄화 된 BPSG막 26의 위에 실리콘산화막30이 형성되어 있다.
다음에, 제 16(a)에 도시한 바와같이, 비트선 접속영역에 레지스트를 개구하여, 그를 마스크로 산화막30을 에칭하고, 실리콘막 플라그29의 상면의 일부가 노출하도록 한 콘택트창31을 형성한 후, 레지스트를 제거한다.
그 다음에, 인을 도프한 실리콘막32를 30nm, WSi막33을 50nm을 CVD법으로 형성한 후, 산화막49를 3~50nm형성한다. 형성방법이나 구성은, 먼저 워드선에 사용한 예로 나타낸 것과 동일하다.
다음에, CVD법을 사용하여 실리콘질화막21을 80nm형성한 후, 이의 적층체를 비트선이나 배선층으로 되도록 패터닝한다.
다음에, 제 16(b) 도에 도시한 바와같이, 열산화 의해 산화막을 2~10nm성장시켜서, 폴리사이드구조의 실리콘막32와, WSi막33의 측벽부에 산화막을 형성하고, 산화막49와 일체화한 산화막영역50을 형성한다.
다음에, CVD법에 의해 실리콘질화막을 50~150nm형성하고, 그를 이방성에칭함으로써, 질화막영역36이 산화막영역48를 피복하도록 형성된다.
이하, 제 1의 실시의 형태와 마찬가지의 공정을 취하여, DRAM을 작성한다.
이 경우도 워드선에 사용한 경우와 마찬가지로, 실리콘막32, WSi막33의 측벽부 뿐만 아니라, WSi막33의 상면에도 산화막이 형성되므로, 폴리사이드전극은 실리콘질화막에 직접 접하는 일이 없다. 따라서, WSi막의 박리에 대하여, 더 강한 구조를 얻을 수가 있다.
상기 설명에서는, 셀부의 워드선과 비트선에 각각 사용한 경우에 대하여 설명하였으나, 본 발명의 형태는 별개로 사용해도 상관이 없고, 2개 조합하여 워드선과 비트선의 양쪽에 적용하여도 상관이 없음은 말할 것도 없다.
더우기, 본 실시의 형태에서도 게이트전극을 피복한 산화막 두께는 두꺼운 것이 실리사이드막의 박리에 대하여도 강한 구조로 되지만, 상기한 바와 같이, 열산화법으로 산화막을 형성하는 경우에는, 게이트전극 측벽의 막두께를 두껍게 형성하도록 하면 MOS 트랜지스터의 특성을 열화시키므로, 너무 두껍게 할 수가 없다. 따라서, 게이트 전극상면의 산화막두께를 게이트 전극측벽의 막두께보다 두껍게 하므로, MOS트랜지스터의 특성을 열화시킴이 없이, 박리에 대하여 강한 구조로 할 수가 있다.
[제 3의 실시의 형태]
제 3의 실시의 형태를 제 17 도에서 제 23 도의 모식공정 단면도를 기초로 설명한다. 또한, 제 1, 제 2의 실시의 형태와 마찬가지로, 메모리셀부에 대하여도, 제 1도의 A-A'부의, 주변회로부에 대하여는 전형적인 예로서의 배선구조의 모식단면도이다.
제 1의 실시의 형태와 마찬가지의 치수로 제 4(b) 도의 공정까지 처리를 하고, 워드전극이나, 게이트전극으로 되는 폴리사이드전극, 질화막영역24등을 형성한다.
다음에, 제 17(a) 도에 도시한 바와 같이, BPSG막26을 CVD에 의해 100~200nm성장한 후, 750~900℃의 온도에서 열처리를 하고, 리플로우 시켜서 표면을 평탄화한다.
평탄화를 더 하기 위하여 에칭백법이나 CMP법을 이용하여도 좋은 것은, 제 1의 실시의 형태와 마찬가지이다.
다음에 평탄화된 BPSG막24의 위에, CVD법에 의해 실리콘질화막51을 10~50nm성장한다.
다음에, 제 17(b) 도에 도시한 바와 같이, 셀영역의 MOS 트랜지스터의 소스·드레인이 노출하도록 레지스트를 개구하고, 질화막51과 BPSG막26과 산화막22를 순차 에칭하여 기판표면을 노출시켜, 콘택트창27을 형성한다.
질화막51의 에칭은 RIE법에 의해 CF4가스를 사용하여 행하고, BPSG막26의 표면이 노출하면, 가스를 C4F8CO의 혼합가스로 바꾸어서, 마찬가지의 RIE법에 의해 질화막과 선택비가 큰 조건에서 에칭한다. 이는, 질화막영역 24가 에칭되지 않도록 하기 위해서이고, 질화막과의 선택비가 10이상인 조건에서 행하는 것이 바람직하다.
본 실시의 형태에 있어서도, 콘택트창27은 질화막영역24의 스페이서부에 의하여 셀프얼라인으로 규정되어 있고, 더구나, 폴리사이드 게이트 전극의 주위는 전부 질화막으로 피복되어 있어서 산화막이 노출하지 않으므로, 상기 레지스트의 개구부가 위치편차를 일으켰다 해도, 스페이서부가 에칭으로 제거되어 버리는 일은 없고, 제 35 도에서 37의 종래예에서 설명한 바와 같은 게이트전극과 콘택트전극이 쇼트하도록 하는 일은 없다.
다음에, 제 1의 실시의 형태와 마찬가지로, 레지스트를 제거한 후, BPSG막26과 질화막영역24를 마스크로 하여, 콘택트창27의 실리콘 기판 중에, n형 불순물인 인을 3×1013cm-2의 도즈층으로 이온주입하고, n형 확산층28을 형성한다.
다음에, 제 18(a) 도에 도시한 바와 같이, CVD법에 의해 인을 도프한 실리콘막을 전부에 형성한 후, 에칭백법이나 CMP법을 이용하여, 콘택트창27내에 실리콘막의 플라그29를 잔존시킨다.
또한, 에칭백법이나 CMP법을 이용하지 않고, 선택 CVD법을 이용하여 실리콘막의 플라그27을 형성하여도 좋은 것은, 제 1의 실시의 형태에서 설명한 것과 마찬가지이다.
다음에, CVD법에 의해 실리콘산화막30을 20~100nm성장한다.
다음에, 제 18(b) 도에 도시한 바와 같이, 비트선 접속영역에 레지스트를 개구하여, 그를 마스크로 산화막30을 에칭백하고, 실리콘막 플라그29의 상면의 일부가 노출하도록 한 콘택트창31을 형성한 후, 레지스트를 제거한다.
다음에, 인을 도프한 실리콘막32를 30nm, WSi막33을 50nm, 실리콘 질화막32를 80nm를 순차 CVD법에 의해 형성한다.
이 적층체를 공지의 포토리소그래피법을 사용하여 소망의 배선패턴으로 패터닝한다. 이 적층체의 폴리사이드전극은, 셀부에 있어서는 비트선(제 1 도의 13에 상당)으로 되고, 주변회로부에서는 비트선 이외의 배선층으로 서도 사용된다.
다음에, 제 19 도에 도시한 바와 같이, BPSG막37을 CVD법에 의해 500nm 성장한 후, 750~900℃의 온도에서 열처리를 하고, 리플로우 시켜서 표면을 평탄화한다.
평탄화를 더하기 위하여, 에칭백법이나 CMP법을 이용하여도 좋고, 이를 조합시켜서 평탄화해도 상관없다는 것은, 제 1의 실시의 형태와 마찬가지이다.
다음에, 캐퍼시터 접속영역이 노출하도록 레지스트를 개구하고, 그를 마스크를 개구내의 BPSG막37과 산화막30을 예를들면 C4F8과 CO의 혼합가스를 사용하여 RIE법에 의해 순차에칭하여, 실리콘막 플라그29의 상면이 노출하도록 한 콘택트창38을 형성한다.
이때, 폴리사이드게이트전극의의 주의는 전부 질화막영역36으로 피복되어 있으므로, 에칭백으로 제거되어 버리는 일은 없고, 비트선과 축적전극이 쇼트하도록 하는 일은 없다.
또, 제 1의 실시의 형태에서는, 제 8 도에 도시한 바와 같이, 산화막30의 아래에는 BPSG막26이 존재하므로, BPSG막35와 산화막28을 에칭백하여 콘택트창38을 개방할 때에, BPSG막26까지 에칭되어서, 캐퍼시터 접속영역의 플라그27의 측부에 트렌치가 형성될 위험성이 있다.
이 때문에, 트렌치위에 형성된 축적전극의 형태이 변화하여 면적이 변하기 때문에, 캐퍼시터 용량이 변화하고, 안정한 소자특성이 얻어지지 않을 가능성이 있다.
이에 대하여 본 실시의 형태에서는, 산화막 30의 아래에는 질화막51이 존재하여 있고, 축적전극의 콘택트부에서 BPSG막37과 산화막30을 에칭할때에, 이 질화막51이 스톱퍼로서 동작하므로, 캐퍼시터 접속영역의 플라그29의 측부에 트렌치가 형성되는 일은 없다. 따라서, 안정한 용량을 보지할 수 있고, DRAM의 수율을 올리는 데 도움이 된다.
다음에, 레지스트를 제거한 후, 제 20 도에 도시한 바와 같이, CVD법에 의해 인을 도프한 실리콘막을 50nm형성한 후, 에칭백법이나 CVD법을 이용하여 콘택트창내의 측벽 및 저면에만 실리콘막39를 잔존시킨다.
다음에, 불소산계의 에천트를 사용하여, 질화막51을 에칭스톱퍼로 하여 BPSG막37을 전부 에칭백제거 함으로써, 내부가 도려내어진 실린더상의 축적전극39가 형성된다.
제 1의 실시의 형태에서는 제 9 도에 도시한 바와 같이, 실리콘막39를 콘택트창38내의 측벽 및 저면에만 잔존시킨 후, 제 10 도에 도시한 바와 같이, 불소산계의 에천트를 사용하여 BPSG막을 콘트롤 에칭하여, 내부가 도려내진 원주상의 축적전극39를 형성하였다.
본 실시의 형태에서는, 질화막51을 에칭스톱퍼로 하여, 실리콘막39의 외측의 BPSG막37을 불소산계의 에천트로 모두 제거할 수가 있다. 이 때문에, BPSG막 37의 에칭량이 편차가 생기는 일이 없고, 실리콘형축적전극의 외측의 면적을 일정하게 할 수가 있으므로, 캐퍼시터용량의 편차가 작게되고, 안정한 DRAM을 제조하는 것이 가능케 된다.
다음에, 제 21 도에 도시한 바와 같이, CVD에 의해 실리콘질화막을 40nm 형성하고, 1-2nm열산화하는 것이므로, 축적전극 37의 표면에 캐퍼시터절연막을 형성한다.(캐퍼시터절연막에 대하여는 도면주에 도시하지 않음)
다음에, CVD법에 의해 인을 도프한 실리콘막을 50nm형성한 후, 패터닝하여 캐퍼시터의 대향전극40을 형성한다. 다음에, 대향전극40의 패턴에 따라 캐퍼시터절연막과 실리콘질화막51을 동시에 에칭 제거한다.
이때, 실리콘질화막을 남겨두어도 상관없지만, 실리콘질화막이 주변회로부에 존재하면, 후공정에서의 주변회로의 확산층에 대한 콘택트창의 창개방공정이, 산화막과 실리콘질화막양쪽을 에칭하므로 복잡하게 되고, 콘택트창부에서 에칭백특성의 상위에 의해, 실리콘질화막이 차양이 되어, 콘택트창내에 형성하는 금속배선층이 단선하는 부적합이 생길 가능성이 있으므로, 제거해 두는 것이 바람직하다.
또, 실리콘질화막51의 에칭백시에, 셀부의 비트선과 동시에 형성하는 주변회로부의 배선층의 주위의 실리콘질화막영역36도 동시에 에칭백되므로, 실리콘질화막영역36을 구성하는, WSi막33상의 실리콘질화막34의 막두께는, 상기 실리콘질화막51의 막두께보다 두껍게 설정하여 두면 좋다.
이하의 공정은 제 1의 실시의 형태와 마찬가지의 공정에서 콘택트창 개방이나 금속배선층을 형성하므로써, DRAM을 형성할 수가 있다.
본 실시의 형태에서는, 제 1의 실시의 형태에 비하여, 에칭스톱퍼층으로서 기능하는 질화막51이 있으므로, 축적전극의 콘택트의 형성이나 축적전극의 형성에 있어서 면적을 일정하게 할 수 있고, 안정한 용량을 보지할 수 있으므로, DRAM의 수율을 올리는 데 도움이 된다.
그 밖의 효과로서, 비트라인의 콘택트창을 안정하게 개구할 수 있는 효과도 기대된다. 이하, 제 22 도와 제 23도를 기초로 이 점에 대하여 설명한다.
제 22 도, 제 23 도는 제 1 도의 A-A'으로 절단한 셀부의 모식단면도이고, 제 18(b) 도에서 형성한 콘택트창31이 위치 벗어난 경우를 도시하고 있다. 또한, 제 22 도가 산화막30의 아래에 실리콘질화막51이 없고, 제 1의 실시의 형태에 상당하고, 제 23 도가 산화막30아래에 실리콘질화막51이 있는 제 3의 실시의 형태에 상당하다.
제 1의 실시의 형태에 상당하는 공정에 의하면, 제 22 도에 도시한 바와같이, 콘택트창31이 위치벗어나서 개방되는 경우에, 산화막30의 에칭에 의해 BPSG막26도 에칭되고, 실리콘막의 플라그29의 측부에 트렌치가 형성되어 버린다.
이 때문에, 상층의 비트선이 단선하고, 트렌치가 매립됨이 없이 보이드(void)로서 남고, 역으로 트렌치내에 남은 배선층에 의해 플라그29 사이가 쇼트하는 등, 소자에 어떠한 악영향을 줄 위험성이 있다.
이에 대하여, 본 실시의 형태에 의하면, 제 23 도에 도시한 바와같이, 콘택트창31이 위치 벗어나서 개방된 경우에도, 질화막51이 스톱퍼로서 동작하므로, BPSG막26이 에칭되는 위험성은 없고, 실리콘막의 플라그29의 측부에 트렌치가 형성되는 것은 없으므로, 상기한 악영향은 생기지 않는다.
또한, 이 질화막 스톱퍼49를 적극적으로 이용하여, 콘택트창31의 크기를 실리콘막의 플라그29보다 크게 하는 것도 가능하고, 콘택트창개방공정의 마진을 높이는 것도 가능하다.
[제 4의 실시의 형태]
제 4의 실시의 형태를 제 24 도에서 제 28 도의 모식공정단면도를 설명한다. 또한, 제 1, 제 2의 실시의 형태와 마찬가지로, 메모리셀부에 대하여는, 제 1 도의 A-A'부의, 주변회로부에 대하여는 전형적인 예로서의 배선구조의 모식단면도이다.
제 1의 실시의 형태와 마찬가지의 방법으로 제 6(b)의 공정까지 처리를 하고, 워드라인이나 주변부의 MOS 트랜지스터 등의 상부에, 비트라인이나 주변부에서 배선층로 되는 폴리사이드전극, 실리콘 질화막영역36 등을 형성한다.
다음에, 제 24 도에 도시한 바와 같이, 전면에 BPSG막 52를 CVD법에 의해 성장한 후, 750~900℃의 온도에서 열처리를 하고, 리플로우시켜서 표면을 평탄화한다.
평탄화를 더 행하기 위해, 에칭백법이나 CMP법을 이용하여도 좋고, 이것을 조합시켜서 평탄화하여도 상관없다.
다음에, 실리콘질화막53, BPSG막54를 순차CVD법에 의해 성장한다.
여기서, BPSG막52과 54의 막두께는, 이층으로 합하여 500nm로 되도록 하고, 실리콘질화막53은 10~50nm로 되도록 한다.
또한, BPSG막 52의 두게는, 평탄화 될 수 있는 정도로 필요하고, BPSG막 54의 두께는 용량에 직접관계하는 실린더형 축적전극의 외측면의 면적을 규정하므로, 요구되는 용량에 의해 선택할 필요가 있다. 따라서, BPSG막 50과 52의 막두께비나 총 막두께는, 이것을 고려하여 적의 선택하면 좋다.
다음에, 제 25 도에 도시한 바와 같이 캐퍼시터 접속영역이 노출하도록 레지스트를 개구하고, 그를 마스크로 개구내의 BPSG막54를 C4F8과 CO의 혼합가스를 사용하여 RIE법으로 에칭하고, 이어서 질화막53을 CF4가스를 사용하여 RIE법으로 에칭하고, 이어서 BPSG막52와 산화막30을 다시 C4F8와 CO의 혼합가스를 사용하여 RIE법으로 순차에칭하여, 실리콘막 플라그29의 상면이 노출하도록 한 콘택트창38을 형성한다.
다음에, 레지스트를 제거한 후 제 26 도에 도시한 바와 같이, CVD법에 의해 인을 도프한 실리콘막을 50nm형성한 후, 에칭백법이나 CMP법을 이용하여 콘택트창38내의 측벽 및 저면에만 실리콘막39를 잔존시킨다.
다음에, 제 27 도에 도시한 바와 같이 실리콘막39의 외측의 BPSG막 54를 불소산계의 에천트를 사용하여 제거한다. 질화막53이 에칭스톱퍼로서 동작하므로, BPSG막 54만을 모두 제거할 수가 있다. 이 공정에서 내부가 도려내진 실린더상의 축적전극 39이 형성된다.
본 실시의 형태에서도, 제 3의 실시의 형태와 마찬가지로, 실린더형 축적전극39의 외측의 BPSG막54를 전부 제거할 수가 있다. 따라서, 실린더형축적전극의 외측의 면적을 일정하게 할 수가 있으므로, 캐퍼시터용량의 편차가 작아지고, 안정한 DRAM셀을 제조하는 것이 가능케 된다.
다음에, 제 28 도에 도시한 바와 같이, CVD법에 의해 실리콘질화막을 40nm형성하고, 1~2nm열산화하는 것으로, 축적전극39의 표면에 캐퍼시터 절연막을 형성한다. (캐퍼시터 절연막은 도면에는 도시하지 않음)
다음에, CVD법에 의해 인을 도프항 실리콘막을 50nm형성한 후, 패터닝하여 캐퍼시터의 대향전극을 형성한다. 이어서, 대향전극40의 패턴에 따라 캐퍼시터 절연막과 실리콘질화막53도 제거한다.
이때, 실리콘질화막53을 남겨두어도 상관없지만, 실리콘질화막이 주변회로부에 존재하면, 후 공정에서 확산층과의 콘택트창의 창개방공정이, 산화막과 실리콘질화막 양쪽을 에칭하기 위해 복잡하게 되고, 콘택트창부에서 에칭특성의 상위에 의해, 실리콘질화막이 차양이 되고, 콘택트창내에 형성하는 금속배선층이 단선하는 부적합이 생길 가능성이 있으므로, 제거해 두는 것이 바람직한 것은, 제 3의 실시의 형태와 마찬가지이다.
이하의 공정은 제 1의 실시의 형태와 마찬가지의 공정에서 콘택트창 ++이나 금속배선층을 형성함으로써, DRAM을 형성할 수가 있다.
본 실시의 형태에서는, 실린더 축적전극37의 외측의 BPSG막52 만을 모두 제거할 수가 있다. 따라서, 실린더형축적전극의 외측의 면적을 일정하게 할 수가 있으므로, 캐퍼시터용량의 편차가 작게되고, 안정한 DRAM셀을 제조하는 것이 가능케 된다.
제 1의 실시의 형태의 제 11 도에 도시한 바와 같이, 캐퍼시터 대향전극38을 형성한 후에, 절연막으로 완전하게 평탄화를 행하지만, 본 실시의 형태와 같이 셀부와 주변회로부와의 고저차가 적은 것이, 후 공정에서의 평탄화가 용이하다는 것은 말할 것도 없다.
즉, 본 실시의 형태에 의하면, 안정한 용량을 얻는다는 효과와 메모리셀와 주변회로부의 고저차를 작게하여 평탄화를 용이하게 한다는 효과의 양쪽을 고려하여 프로세스설계를 할 수가 있고, 안정한 특성의 DRAM를 제조하는 것이 가능케 된다.
또한, 상기 질화막53은, 대향전극38을 에칭할 때, 동시에 제거되므로, 제 3의 실시의 형태에서 설명한 것과 마찬가지로, 실리콘질화막이 주변회로부에 존재하는 것에 의한 부적합을 회피할 수가 있다.
이 때, 본 실시의 형태에서는, 제 3의 실시의 형태와는 다르고, 실리콘질화막53의 아래는 BPSG막52가 존재하므로, 이를 에칭스톱퍼로 하여 실리콘 질화막53을 에칭하고 셀부의 비트선에 상당하는 주변회로부의 배선층의 주위의 실리콘질화막영역34가 에칭될 염려가 없어지는 효과를 얻을 수도 있다.
[제 5의 실시의 형태]
제 28 도와 제 30 도를 기초로, 제 5의 실시의 형태에 설명한다. 본 실시의 형태는, 제 1의 실시의 형태의 제 13 도에 도시한 제 1의 금속배선층과의 콘택트창42~45의 형성방법에 관한 것이다.
제 29 도는 제 3의 실시의 형태에 따라, 대향전극40을 형성한 후 BPSG막을 형성하여 평탄화하고, 본 실시의 형태에 의하여 콘택트창42~45를 형성한 상태를 도시하고 있다.
처음에, 콘택트창42~45의 창개방공정에서, 제 1의 스탭으로서, BPSG막41의 에칭을 질화막과의 선택비가 충분히 큰 조건으로 행한다. 이 에칭은 질화막SAC구조의 형성할 때에 사용한, C4F8와CO의 혼합가스 등을 사용하면 좋다.
상기 제 1 스텝의 에칭은 최상층의 확산층25의 표면이 노출하기 까지 행한다. 이 때, 최상층의 대향전극 40은 에칭되어 제거되어 버리지만, 대향전극의 하부에는 질화막51이 있으므로, 에칭은 여기서 스톱하고, 그 하층의 BPSG막26이 에칭되는 일은 없다. 또, 콘택트창43, 44의 에칭도, 각각 질화막영역36, 25에서 스톱한다.
이어서, 제 2의 스텝의 에칭으로서, CHF3와 O2의 혼합가스 등을 사용하여, 산화막과 선택비가 큰 조건에서 실리콘질화막의 에칭을 행한다. 이것에 의해, 콘택트창43, 44의 저부에 있는 질화막영역36,25를 제거하여 콘택트를 취할 수가 있게 된다.
또한,이 질화막 에칭에 의해, 대향전극40의 아래에 있는 질화막51도 에칭되어 버리나, 그 하층의 BPSG막26에서 에칭이 스톱하므로, 콘택트창42에서 대향전극40이 하층배선층과 쇼트를 일으킬 염려는 없다. 또, 이와 같은 콘택트창내에 형성된, 제 1의 금속배선층은, 대향전극40의 측벽에서 전기적으로 접속되므로, 어떠한 문제는 없다.
제 30 도는 제 4의 실시의 형태에 따라, 대향전극40을 형성한 후 BPSG막을 형성하여 평탄화하고, 본 실시의 형태에 따라 콘택트창42~45를 형성한 상태를 도시하고 있다.
제 30 도는 제 29 도와 마찬가지로 대향전극40의 아래에 질화막53과 BPSG막52가 있으므로, 상기한 스텝에칭을 적용할 수가 있고, 하층배선과의 쇼트 등의 문제를 일으키지 않고, 콘택트창42~45를 한 번의 포토리소그래피공정으로 형성할 수가 있다.
본 실시의 형태에 의하면, 콘택트창의 깊이가 다른 구조로서도, 한 번의 포토리소그래피공정으로 +++을 행할 수 있고, 공정을 단축할 수가 있다.
또한, 콘택트창41이나 42의 저면에 질화막이 형성되어 있지 않고, 제 1의 스텝에서 배선층이나 게이트전극의 표면을 노출할 경우에는, 제 2의 스텝의 질화막에칭을 행할 필요는 없다.
또, 본 실시의 형태에서 설명한 콘택트창의 형성방법은, 상기 실시의 형태에 한정된 것은 아니고, 복수의 배선층에서 상층의 배선층의 아래에 질화막을 설치하여, 질화막을 스톱퍼로서 에칭하는 것으로, 마찬가지의 효과를 얻을 수 있음은 말할 것도 없다.
다만, 본 실시의 형태에 따른 형으로 사용하면, 상기 본 실시의 형태에 의한 효과 뿐만아니라, 제 3의 실시의 형태나 제 4의 실시의 형태로 설명한 효과도 함께 이룰수가 있으므로, 유리하다.
[제 6의 실시의 형태]
제 6의 실시의 형태를 제 31 도의 모식공정단면도를 기초로 설명한다.
제 1의 실시의 형태의 제 5(a) 도에서는, BPSG막24를 리플로우, 에칭백법 또는 CMP법으로 평탄화하고 있다.
본 실시의 형태에서는, 제 31 도에 도시한 바와 같이, 게이트전극이나 워드선의 위에 형성된 BPSG막26의 평탄화를 CMP법을 이용하고 행하고, 실리콘 질화막영역24을 그 스톱퍼층으로서 사용한다.
폴리사이드전극의 주위를 피복하는 실리콘질화막영역24의 기판에서의 거리는 게이트전극 으로서 활성층상에 있는 것과, 배선층으로서 필드산화막17위에 있는 것으로 다르지만, 본 실시의 형태에서는 높은 것의 질화막스페이서만을 스톱퍼층으로서 사용하고, 낮은 것의 질화막스페이서위에 BPSG막26이 남도록 하고 있다.
이 때, 연마제로서는, 예를들면 실리카계의 것을 사용하므로, 실리콘질화막과의 에칭선택비를 높게 한 상태에서 BPSG막을 연마하는 것이 가능하다.
이 스톱퍼층에 의해 BPSG막26은 평탄화될 뿐 아니라, 막두게의 편차를 적게 할 수가 있다.
평탄화한 BPSG의 막두께가 편차가 생겨져 있으면, 후 공정의 콘택트창내의 BPSG막을 모두 에칭제거하지 않으면 안되므로, BPSG막과의 과잉 에칭량을 많게 하지 않으면 안된다.
따라서, 질화막스페이서SAC를 사용하는 경우에는, 이 과잉에칭으로 질화막 스페이서의 막두께가 감소하여, 폴리사이드 전극과 상층배선이 쇼트하는 위험성이 증대하므로, 특히, BPSG막두께의 안정성이 중요하다.
본 실시의 형태에서는, 스톱퍼로 되는 층을 일부러 형성하는 것은 아니고 질화막스페이서SAC를 사용하기 위해 필요로 하는, 질화막영역24를 그 대로 사용할 수 있으므로, 새로운 공정의 증가를 초래하는 일은 없다.
또, CMP에 의한 평탄화를 행한 후, 더우기 BPSG막을 형성하여 층간막두께를 두껍게 하고, 기생용량을 감소시키도록 하여도 좋고, 제 3의 실시의 형태에서 도시한 바와 같이, 실리콘질화막을 형성하는 것으로 콘택트창 형성공정을 행하여도 좋다.
또한, BPSG막26의 막두께는, 상층에 형성되는 비트선의 기생욜야에 영향을 주므로, 본 실시의 형태의 방법에 의해, 막두께는 편차를 적게 함으로써, 비트선용량의 편차를 적게 할 수 있고, DRAM의 동작의 안정성을 높게 할 수 있다는 효과도 있다.
더우기, 본 실시의 형태에서는, 워드선이나 배선층으로서 사용되고 있는 필드전연막상의 질화막스페이서만을 스톱퍼층으로서 사용하고, 게이트전극으로서 사용하고 있는 활성층위의 질화막스페이서의 스톱퍼로서의 역할을 갖로서 사용되고 있는 활성층위의 질화막스페이서에는 스톱퍼로서의 역할을 갖게 하지 않고 있다.
따라서, CMP법으로 BPSG막을 평탄화할때에, 활성층상의 질화막스페이서가 연마되어서, 막두께가 감소하는 일은 없다.
질화막스페이서SAC에서는, 질화막스페이서를 마스크로 하여 셀프얼라인으로 콘택트창을 형성하고 있으나, 이 콘택트창은, 당연 필드 절연막상에는 형성되지 않고, 활성층영역의 확산층위에 형성되는 것으로, 질화막스페이서SAC공정을 CMP법에 의한 평탄화로 막두께가 감소하지 않은 질화막을 마스크로서 사용할 수 있다.
따라서, 본 실시의 형태에서는 스톱퍼층을 사용한 CMP법에 의해 제어성이 좋은 평탄화를 행하면서, 질화막스페이서SAC에 의한 콘택트창 형성으로 폴리사이드 전극과 상층배선과의 쇼트를 방지한다는 효과를 얻을 수 있다.
이상, 본 실시의 형태에 의하면, 공정의 증대시킴이 없이, 제품수율의 향상, 및, 동작의 안정성이 증대한다는 효과가 얻어진다.
[제 7의 실시의 형태]
제 7의 실시의 형태를 제 32 도의 모식공정단면도를 기초로 설명한다.
본 실시의 형태에서는, 제 6의 실시의 형태에서 도시한 기술을 비트선으로 되는 도전층위의 평탄화공정에 사용한다.
제 1의 실시의 형태의 제 7 도에서는, BPSG막37을 리플로우, 에칭백법 또
본 실시의 형태에서는 제 32 도에 도시한 바와 같이 비트선위에 형성된 BPSG막37의 평탄화를 CMP법을 이용하여 행하고, 실리콘질화막영역36을 스톱퍼층으로서 사용한다.
이때, 연마제로서는, 예를들면 실리카계의 것을 사용하므로, 실리콘질화막과의 에칭선택비를 높힌 상태에서 BPSG막을 연마하는 것이 가능한 것은, 제 6의 실시의 형태에서 설명한 것과 동일하다.
이 스톱퍼층에 의해 BPSG막37은 평탄화될 뿐만 아니라, 막두께의 편차도 적게 할 수가 있다.
평탄화한 BPSG막의 막두께가 편차가 생겨져 있으며, 후 공정의 콘택트창형성시의 에칭양으로 분포가 생기고, 질화막영역36이 감소하여 폴리사이드적극과 상층의 축적전극이 쇼트하는 위험성이 증대하므로, 특히, BPSG막두께의 안정성이 중요한 점도 제 6의 실시형태에서 설명한 것과 동일하다.
또, 본 실시의 형태에서도, 스톱퍼로 되는 층을 일부러 형성하는 것은 없고, 질화막스페이서SAC를 사용하기 위해 필요로 되는, 질화막영역36을 그대로 사용할 수가 있으므로, 새로운 공정의 증가를 초래하는 일은 없다.
또한, BPSG막37의 두께는 축적전극의 면적에 영향주고, 캐퍼시터용량에 영향을 주므로, CMP에 의한 평탄화를 행한 후, 더우기 BPSG막을 형성하여 소망의 용량이 얻어지도록 두께를 설정하여도 좋고, 제 4의 실시의 형태에서 도시한 바와 같이 BPSG막을 2층으로 하여 사이에 질화막을 형성하여도 좋다.
[제 8의 실시의 형태]
제 8의 실시의 형태를 제 33 도의 모식공정단면도를 기초로 설명한다.
제 1의 실시의 형태의 제 5(a) 도에 있어서, 접합리크저감을 위해 n형확산층26을 형성하였다.
본 실시의 형태에서는, 제 33 도에 도시한 바와같이 메모리셀부의 캐퍼시터측의 소스·드레인영역에만 n형확산층28을 형성하기 위하여, 비트선이 접속되는 소스·드레인영역을 레지스트55로 피복한 것에서, BPSG막26과 질화막영역24를 마스크로 하여, 콘택트창27의 실리콘기판중에, n형불순물인 인을 3×1013cm-2의 도즈량으로 이온주입한다.
n확산층28은 제 1의 실시의 형태에서 설명한 바와같이, 접합리크가 크게 되는 문제를 방지할 수 있다. 그러나, 한편으로, 이 이온주입에 의해, 소스·드레인인 접합깊이가 깊게 되므로, 트랜지스터의 단 채널 효과에 악영향을 미치고, 소자사이의 리크전류가 크게된다는 문제도 생긴다. 미소한 전하를 저장하는 캐퍼시터측의 확산층은, 접합리크를 충분히 낮추는 것이 요구되는 것에 대하여, 비트선이 접속되는 측의 확산층은, 접합리크에 관하여는, 그다지 엄격하지 않다.
본 실시의 형태에서는, 그래서, 상기 이온주입을 캐퍼시터가 접속되는 측할 수 있고, 트랜지스터의 단 채널 효과나, 소자 사이의 리크전류에의 악영향을 억제하는 일이 가능케 된다.
이상 제 1~제 8의 실시의 형태룰 기초로 본 발명을 설명하였지만, 본 발명은 상기 실시의 형태에 한정되는 것은 아니고, 본 발명과 마찬가지의 기술사상을 갖는 프로세스가 넓게 적용할 수 있다는 것은 말할 것도 없다.
상기 설명에서는, 폴리사이드 전극으로서 WSi를 사용하였으나, MoSi나 TiSi등 그 밖의 실리사이드 로도 적용될 수 있다. 실리사이드에 한하지 않고 텅스텐(W)이나 몰리브덴(Mo) 또는 질화티탄(TiN)이나 티탄 텅스텐(TiW)등 금소이나 금속화합물도 사용하는 것이 가능하다. 더우기, 금속이나 금속화합물의 경우에는 열산화법으로 산화막을 형성하는 것이 곤란하므로, CVD법 등에 의한 산화막을 사용하면 좋다.
또, 상기 설명에서는, 질화막과의 사이에 설치하는 절연막으로서 실리콘산화막의 예를 설명하였으나, 실리콘질화막의 응력을 완화할 수 있는 것이라면 다른 절연막으로도 사용될 수 있다. 특히, 실리콘질화막(SiON)막을 사용하면, 실리콘막상에서는 반사방지막으로서도 사용될 수 있으므로, 공정단축이 되어 바람직하다. 또, 층간절연막으로서, BPSG의 예를 나타냈지만, PSG나 실리콘산화막등도 사용할 수가 있다.
또, 에칭방법으로서 웨트에칭법에 의한 등방성에칭과 RIE법에 의한 이방성에칭을 이용하는 예를 나타냈지만, 그밖의 등방성의 플라즈마 에칭법이나, 성에칭을 이용하는 예를 나타냈지만, 그밖의 등방성의 플라즈마 에칭법이나, ECR을 이용한 에칭법등 다른 에칭수법으로도 용도에 따라 적의 사용할 수가 있다.
또, 콘택트창에 형성하는 플라그로서 인을 도프한 실리콘막의 예를 나타냈지만, p형확산층이나 p형실리콘층상에 형성한다면, 보론 등의 n형불순물을 도프한 실리콘막을 사용하면 좋다. 더욱이, 플라그로서는 실리콘막에 한정되는 것은 아니고, W나 TiN 등의 금속이나 금석화합물 또는 금속실리사이드로서도 상관없다.
또, 캐퍼시터절연막으로서 질화막을 산화한 예를 나타냈지만, 텡스텐산화막(Ta2O5)이나 PZT 등의 고유전체막이나 강유전체막 등을 사용할 수가 있다. 그 경우에는, 축적전극이나 대향전극을 금속으로 하는 것으로, 적극의 자연산화에 의한 용량의 감소나, 캐퍼시터 질화막과 실리콘막과의 반응을 방지할 수 있어 바람직하다.
또, 실리콘막으로서는, 폴리실리콘이나 아모르포스 실리콘을 사용하여도 좋고, 불순물도프는, 막의 성장과 동시에 하여도 좋고, 성장후에 확산법이나 이온 주입법 등을 사용하여 도프하여도 좋다.
또, 실시의 형태에서는 실린더형 캐퍼시터의 제조방법을 예로 하여 나타냈지만, 스택형이나 FIN형등, 다른 캐퍼시터구조에 적용하여도 상관없음은 말할 것도 없다.
본 발명에 의하면, MOS트랜지스터의 신뢰성은 손상함이 없고, 더우기 게이트 전극을 구성하는 금속 실리사이드막의 박리를 방지하고, 질화막 스페이서SAC을 가능하게 한다.
본 발명은, 더우기, DRAM의 미세화나 제조마진의 증대, 제조공정의 단축에 기여한다.

Claims (69)

  1. 적어도 금속 또는 실리사이드를 1층 더 포함하는 도전층패턴과,
    상기 도전층패턴의 측벽부에 형성된 실리콘질화막이외의 절연막으로 되는 제 1의 절연막과,
    상기 도전층패턴의 상부와 도전층패텅의 측벽부에 형성된 제 1의 절연막을 피복하도록 형성된 실리콘질화막으로서 되는 제 2의 절연막을 가지는 것을 특징으로 하는 반도체 장치.
  2. 적어도 금속 또는 금속 실리사이드를 1층 포함하는 도전층패턴과,
    상기 도전층패턴의 측벽부에 상부를 덮도록 형성된, 실리콘질화막이외의 절연막으로 되는 제 1의 절연막과,
    상기 도전층패턴을 피복하는 상기 제 1의 절연막을 피복하도록 형성된 실리콘 질화막으로서 되는 제 2의 절연막을 가지는 것을 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서, 상기 제 1의 절연막은, 상기 도전층패턴의 측벽부와 상부에서 다른 막으로서 구성되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항 또는 제 2 항에 있어서, 상기 제 1의 절연막은, 상기 도전층패턴의 측벽부에 위치하는 상기 실리콘질화막으로서 되는 제 2의 절연막의 하부에도 있는 것을 특징으로 하는 반도체 장치.
  5. 제 1 항 또는 제 2 항에 있어서, 상기 도전층패턴은 MIS 트랜지스터의 게이트전극을 구성하는 것을 특징으로 하는 반도체 장치.
  6. 제 1 항 또는 제 2 항에 있어서, 상기 제 1의 절연막은 실리콘산화막으로 되는 것을 특징으로 하는 반도체 장치.
  7. 제 2 항에 있어서, 상기 제 1의 절연막은 도전층패턴 상면에서는 측면보다 더 두껍게 형성되어 있는 것을 특징으로 하는 반도체 장치.
  8. 제 1 항에 있어서, 상기 실리콘질화막으로서 되는 제 2의 절연막상에 형성된, 실리콘질화막과 에칭 특성이 다른 제 3의 절연막과, 상기 제 3의 절연막에 형성되고, 그 저부의 일부가 상기 실리콘질화막에 걸리도록 형성된 콘택트창을 갖는 것을 특징으로 하는 반도체 장치.
  9. 제 8 항에 있어서, 상기 제 3의 절연막의 표면은, 상기 반도체기판에 대하여 거의 평행이 되도록 형성되어 있는 것을 특징으로 하는 반도체 장치.
  10. 기판상에, 대략 평행하게, 또한 복수개 배치된 제 1의 도전층과,
    제 1의 도전층상에 형성된 제 1의 절연막과,
    상기 제 1의 절연막상에 형성된 실리콘질화막으로서 되는 제 2의 절연막과,
    상기 제 1, 제 2의 절연막을 관통하여 형성되고, 상기 복수의 제 1의 도전층사이에 형성하는 제 1의 콘택트창과,
    상기 콘텍트창내에 형성하는 제 2의 도전층과,
    상기 실리콘질화막으로 되는 제 2의 절연막상에 형성된, 상기 실리콘질화막에 에칭특성이 다른 제 3의 절연막과,
    상기 제 3의 절연막중에 형성된, 상기 제 2의 도전층상에 위치하는 제 2의 콘택트창과,
    상기 제 2의 콘택트창을 통하여 상기 제 2의 도전층과 접속하는 제 3의 도전층을 갖는 것을 특징으로 하는 반도체 장치.
  11. 제 10 항에 있어서, 상기 제 2의 콘택트창은 상기 제 2의 도전층의 외측의 상기 제 2의 절연막상의 영역까지 형성되어 있는 것을 특징으로 하는 반도체 장치.
  12. 제 10 항에 있어서, 상기 제 3의 도전층은 도전체와, 실리콘질화막으로서 되는 제 4의 절연막의 적층제로서 구성되고, 상기 제 4의 절연막은 상기 제 2의 절연막의 두께보다 큰 것을 특징으로 하는 반도체 장치.
  13. 반도체기판상에 게이트절연막을 통하여 형성된 MIS트랜지스터의 게이트전극과,
    상기 게이트전극의 기판중에 형성된, 소스 또는 드레인으로 되는 제 1과 제 2의 불순물확산층영역과.
    상기 게이트전극과 제 1과 제 2의 불순물확산층영역을 포함하는 상기 반도체기판상에 형성된 제 1 절연막과,
    상기 제 1의 절연막상에 형성된 실리콘질화막으로서 되는 제 2의 절연막과,
    상기 제 1과 제 2의 절연막을 관통하여 상기 제 1의 불순물확산층영역에 도달하는 제 1의 콘택트창과,
    상기 제 2의 불순물확산층영역에 도달하는 제 2의 콘택트창과,
    상기 제 1의 콘택트창내에 형성되고, 상기 제 1의 불순물확산층영역상에 접속된 제 2의 도전층과,
    상기 제 2의 콘택트창내에 형성되고, 상기 제 2의 불순물확산층영역상에 접속된 제 3의 도전층과,
    상기 제 2와 제 3의 도전층을 포함하는 상기 제 2의 절연막상에 형성된 제 3의 절연막과,
    상기 제 3의 절연막을 관통하고, 상기 제 2의 도전층에 도달하는 제 3의 콘택트창과,
    상기 제 3의 콘택트창을 통하여 상기 제 2의 도전층과 접속하는 제 4의 도전층을 갖는 것을 특징으로 하는 반도체 장치.
  14. 제 13 항에 있어서, 상기 제 3의 절연막을 관통하고, 상기 제 2의 불순물확산층 영역에 접속된 상기 제 3의 도전층에 도달하는 제 4의 콘택트창과,
    상기 제 4의 콘택트창을 통하여 상기 제 3의 도전층과 접속하는, 축적전극으로 되는 제 5의 도전층과,
    상기 제 5의 도전층과 대향하여, 캐퍼시터 절연막을 통하여 형성된, 대향전극으로 되는 제 6의 도전층을 더 갖는 것을 특징으로 하는 반도체 장치.
  15. 제 14 항에 있어서, 상기 제 5의 도전층은 저면부와, 기판에 대하여 수직으로 형성되는 원통상의 형상을 갖는 것을 특징으로 하는 반도체 장치.
  16. 제 13 항에 있어서, 상기 제 3의 콘택트창은 상기 제 2의 도전층의 외측의 상기 제 2의 절연막상의 영역까지 형성되어 있는 것을 특징으로 하는 반도체 장치.
  17. 제 14 항에 있어서, 상기 제 4의 콘택트창은 상기 제 3의 도전층의 외측의 상기 제 2의 절연막상의 영역까지 형성되어 있는 것을 특징으로 하는 반도체 장치.
  18. 제 14 항에 있어서, 상기 제 5의 도전층의 저면부의 일부가 상기 제 2의 절연막의 상부와 접촉하는 부분을 갖는 것을 특징으로 하는 반도체 장치.
  19. 제 14 항에 있어서, 상기 제 6의 도정층의 단부과 상기 제 2의 절연막의 단부가 평면적으로 일치하는 것을 특징으로 하는 반도체 장치.
  20. 제 13 항에 있어서, 상기 제 4의 도전층은 도전체를 실리콘 질화막으로서 되는 제 4의 절연막의 적층체로서 구성되고, 상기 제 4의 절연막은 상기 제 2의 절연막의 두께보다 큰 것을 특징으로 하는 반도체 장치.
  21. 실리콘기판상에 게이트절연막을 통하여 형성된 MIS트랜지스터의 게이트 전극과,
    상기 게이트전극의 양측의 기판중에 형성된, 소스 또는 드레인으로 되는 불순물확산층영역과,
    상기 게이트전극과, 상기 불순물확산층영역을 포함하는 실리콘기판상에 형성된 제 1의 절연막과,
    상기 제 1의 절연막을 관통하여 상기 불순물확산층영역의 적어도 한쪽에 도달하는 제 1의 콘택트창과.
    상기 제 1의 콘택트창내에 형성되고, 상기 불순물확산층영역에 접속된 제 2의 도전층과,
    상기 제 2의 도전층을 포함하는 상기 제 1의 절연막상에 형성되는 제 2의 절연막과,
    상기 제 2의 도전층상에 형성되는 실리콘질화막으로서 되는 제 3의 절연막과.
    상기 제 2, 제 3의 절연막을 관통하고, 상기 불순물확산층영역을 접속된 상기 제 2의 도전층을 도달하는 제 2의 콘택트창과,
    상기 제 2의 콘택트창을 통하여 상기 제 2의 도전층과 접속하고, 저면부와, 기판에 대하여 수직으로 형성된 원통상의 형상을 가지고, 축적전극을 되는 제 3의 도전층과.
    상기 제 3의 도전층과, 대향하여, 캐퍼시터절연막을 통하여 형성되고, 더우기, 일부는 상기 제 3의 절연막의 표면과 캐퍼시터절연막을 통하여 접촉하는 제 4의 도전층을 갖는 것을 특징으로 하는 반도체 장치.
  22. 제 21 항에 있어서, 상기 제 4의 도전층의 단부와 상기 제 3의 절연막의 단부가 평면적으로 일치하는 것을 특징으로 하는 반도체 장치.
  23. 기판으로 부터의 거리가 다른 레벨로 형성된 제 1과 제 2의 도전층과,
    상기 제 1과 제 2의 도전층을 포함하는 상기 기판상에 형성되는 제 1의 절연막과,
    상기 제 1의 절연막을 관통하여 상기 제 1의 도전층의 표면이 노출하도록 형성되는 제 1의 콘택트창과,
    상기 제 1의 절연막과 상기 제 2의 도전층을 관통하여 형성된 제 2의 콘택트창과,
    적어도 상기 제 1, 제 2의 콘택트창안에 형성되고, 상기 제 1의 콘택트창을 통하여 상기 제 1의 도전층의 표면과 접속되고, 상기 제 2의 콘택트창을 통하여 상기 제 2의 도전층의 측벽부와 접속되는 제 3의 도전층을 갖고,
    상기 제 1의 질화막표면에서 상기 제 1의 도전층 까지의 깊이를 D1, 상기 제 1의 질화막표면에서 상기 제 2의 도전층까지의 깊이를 D2로 하였을 때, D1은 D2보다 큰 것임을 특징으로하는 반도체 장치.
  24. 제 23 항에 있어서, 상기 제 2의 도전층의 아래에는, 상기 제 1의 절연막과 에칭 특성이 다른 제 2의 절연막을 갖는 것을 특징으로 하는 반도체 장치.
  25. 제 24 항에 있어서, 상기 제 2의 콘택트창은 상기 제 1의 절연막과 상기 제 2의 도전층과 상기 제 2의 절연막을 관통하도록 형성되어 있는 것을 특징으로 하는 반도체 장치.
  26. 제 24 항 또는 제 25 항에 있어서, 상기 제 2의 절연막은 실리콘질화막인 것을 특징으로 하는 반도체 장치.
  27. 기판으로 부터의 거리가 다른 레벨로 형성되는 제 1과 제 2와 제 3의 도전층과,
    상기 제 1과 제 2와 제 3의 도전층을 포함하는 상기 기판상에 형성되는 제 1의 절연막과,
    상기 제 2의 도전층 아래에 형성된, 상기 제 1의 절연막과 에칭 특성이 다른 제 2의 절연막과,
    상기 제 3의 도전층 위에 형성되는 상기 제 2의 절연막과 같은 에칭 특성을 갖는 제 3의 절연막과.
    상기 제 1의 절연막을 관통하여 상기 제 1의 도전층의 표면이 노출하도록 형성되는 제 1의 콘택트창과,
    상기 제 1의 절연막과 상기 제 2의 도전층과 상기 제 2의 절연막을 관통하여 형성되는 제 2의 콘택트창과.
    상기 제 1의 절연막과 상기 제 3의 절연막을 관통하여 상기 제 3의 도전층의 표면이 노출하도록 형성되는 제 3의 콘택트창과,
    상기 제 1의 콘택트창을 통하여 상기 제 1의 도전층의 표면과 접속되고, 상기 제 2의 콘택트창을 통하여 상기 제 2의 도전층의 측벽부와 접속되고, 상기 제 3의 콘택트창을 통하여 상기 제 3의 도전층의 표면과 접속되는 제 4의 도전층을 갖고,
    상기 제 1의 절연막 표면에서 상기 제 1의 도전층 까지의 깊이를 D1, 상기 제 1의 절연막 표면에서 상기 제 2의 도전층 까지의 깊이를 D2, 상기 제 1의 절연막 표면에서 상기 제 3의 도전층 까지의 깊이를 D3으로 하였을 때, D1>D3>D2인 것을 특징으로 하는 반도체 장치.
  28. 제 27 항에 있어서, 상기 제 2 및 제 3의 절연막이 실리콘질화막인 것을 특징으로 하는 반도체 장치.
  29. 제 23 항 또는 제 27 항에 있어서, 상기 제 1의 절연막의 표면이 기판과 거의 평행하게 되도록 평탄화된 것을 특징으로 하는 반도체장치.
  30. 제 23 항 또는 제 27 항에 있어서, 상기 제 2의 도전층이 메모리셀의 캐퍼시터 대향전극인 것을 특징으로 하는 반도체장치.
  31. 기판상에 대략 평행하게, 또한 복수개 배치된 제 1의 도전층과,
    상기 제 1의 도전층을 피복하도록 설치된 제 1의 절연막과,
    상기 인접하는 제 1의 도전층 사이를 매립하고, 상기 제 1의 절연막의 상면과 일치하는, 상기 기판과 평행한 면을 가지는 제 2의 절연막과,
    상기 제 2의 절연막에 설치되고, 그 저부의 일부가 상기 제 1의 절연막상에 걸리도록 형성된 콘택트창을 갖는 것을 특징으로 하는 반도체장치.
  32. 기판상에 대략 평행하게, 또한 복수개 배치되고, 기판으로 부터의 거리의 레벨이 복수인 제 1의 도전층과.
    상기 제 1의 도전층을 피복하도록 설치된 제 1의 절연막과.
    상기 인접하는 제 1의 도전층 사이를 매립하고, 상기 제 1의 절연막의 기판으로 부터의 거리의 레벨이 가장 큰 제 1의 절연막의 상면과 일치하는, 상기 기판과 평행한 면을 가지는 제 2의 절연막을 갖는 것을 특징으로 하는 반도체장치.
  33. 제 32 항에 있어서, 상기 제 2의 절연막에 설치되고, 그 저부의 일부가 상기 제 1의 절연막상에 걸리도록 형성된 콘택트창을 갖는 것을 특징으로 하는 반도체장치.
  34. 제 31 항 또는 제 32 항에 있어서, 상기 제 1의 절연막은 실리콘 질화막인 것을 특징으로 하는 반도체장치.
  35. 제 32 항에 있어서, 상기 기판으로부터의 거리의 레벨이 큰 제 1의 절연막은 필드 절연막상에 형성되고, 상기 기판으로 부터의 레벨이 가장 작은 제 1의 도전층은 활성영역상에 형성되어 있는 것을 특징으로 하는 반도체장치.
  36. 제 31 항에 있어서, 상기 제 1의 도전층은 DRAM의 비트라인을 구성하는 것을 특징으로 하는 반도체장치.
  37. 제 32 항에 있어서, 상기 제 1 도전층은 DRAM의 워드라인을 구성하는 것을 특징으로 하는 반도체장치.
  38. 실리콘 기판상에 게이트 절연막을 통하여 형성된 MIS 트랜지스터의 게이트 전극과,
    상기 게이트 전극의 양측의 기판중에 형성된, 소스 또는 드레인으로 되는 제 1과 제 2의 불순물확산층영역과.
    상기 게이트전극과 제 1과 제 2의 불순물확산층영역을 포함하는 상기 실리콘 기판상에 형성되는 절연막과,
    상기 절연막을 관통하여 상기 제 1과 제 2의 불순물확산층영역에 각각 도달하는 콘택트창과.
    상기 콘택트창을 통하여, 상기 제 1과 제 2의 불순물확산층영역상에 각각 접속된, 동일한 도전층에서 형성되는 제 1과 제 2의 도전층과,
    상기 제 1의 도전층을 통하여 상기 제 1의 불순물확산층영역에 접속된 비트선과,
    상기 제 2의 도전층을 통하여 상기 제 2의 불순물확산층영역에 접속된 캐퍼시터 축적전극을 가지고,
    상기 제 2의 불순물확산층의 농도는 상기 제 1의 불순물확산층의 농도보다 큰 것을 특징으로 하는 반도체장치.
  39. 실리콘 기판상에 게이트 절연막을 통하여 형성된 MIS 트랜지스터의 게이트전극과,
    상기 게이트전극의 양측의 기판중에 형성된, 같은 불순물농도를 갖는, 소스 또는 드레인으로 되는 제 1과 제 2의 불순물확산층영역과.
    상기 게이트 전극과 제 1과 제 2의 불순물확산층영역상에 형성되는 절연막과,
    상기 절연막을 관통하여 상기 제 1과 제 2의 불순물확산층영역에 각각 도달하는 콘택트창과,
    상기 제 2의 불순물확산층영역상에 위치하는 상기 콘택트창의 하부의 기판중에 형성된, 상기 제 2의 불순물확산층영역과 같은 도전형의 제 3의 불순물확산층영역과,
    상기 콘택트창을 통하여, 상기 제 1의 불순물확산층영역과 접속되는 제 1의 도전층과,
    상기 콘택트창과 상기 제 3의 불순물확산층을 통하여 상기 제 2의 불순물확산층영역상에 접속되는 상기 제 1의 도전층과 동일한 도전층으로서 형성되는 제 2의 도전층과,
    상기 제 1의 도전층을 통하여 상기 제 1의 불순물확산층영역에 접속된 비트선과,
    상기 제 2의 도전층을 통하여 상기 제 2의 불순물확산층영역에 접속된 캐퍼시터 축적전극을 가지고,
    상기 제 3의 불순물확산층영역의 불순물농도는, 상기 제 1 또는 제 2의 불순물확산층영역의 불순물농도보다 큰 것을 특징으로 하는 반도체장치.
  40. 반도체기판상에 적어도 금속실리사이드를 1층 포함하는 도전층을 형성하는 공정과,
    상기 도전층상에 제 1의 실리콘 질화막을 형성하는 공정과,
    상기 도전층과 상기 제 1의 실리콘 질화막으로서 되는 적층제를 패터닝하는 공정과,
    열처리산화법으로서, 상기 도전층의 측벽부에 산화막을 형성하는 공정과,
    상기 패터닝된 적층체와 측벽의 산화막을 포함하는 상기 반도체기판상에 제 2의 실리콘질화막을 형성하는 공정과,
    상기 제 2의 실리콘질화막을 이방성 에칭하여, 상기 측벽의 산화막을 포함하는 상기 적층체의 측벽에 제 2의 실리콘 질화막으로서 되는 사이드월을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  41. 반도체기판상에 적어도 금속실리사이드를 1층 포함하는 도전층을 형성하는 공정과.
    상기 도전층상에 제 1의 절연막과 제 1의 실리콘질화막을 순차 형성하는 공정과,
    상기 도전층과 상기 제 1의 절연막과 상기 제 1의 실리콘질화막으로서 되는 적층체를 패터닝하는 공정과,
    열산화법으로서, 도전층의 측벽부에 산화막을 형성하는 공정과,
    상기 패터닝된 적층체와 측벽의 산화막을 포함하는 상기 반도체기판상에 제 2의 실리콘질화막을 형성하는 공정과,
    상기 제 2의 실리콘질화막을 이방성에칭하여, 상기 측벽의 산화막을 포함하는 상기 적층체의 측벽에 제 2의 실리콘질화막으로서 되는 사이드월을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  42. 제 41 항에 있어서, 상기 제 1의 절연막은 상기 산화막보다 그 막두께가 두껍게 되도록 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  43. 제 40 항 또는 제 41 항에 있어서, 제 2의 절연막을 형성하는 공정과, 상기 제 2의 절연막을 관통하고, 다시금 그 저부의 일부가 적어도 상기 제 2의 실리콘질화막의 일부의 위에 오도록, 콘택트창을 개구하는 공정을 더 갖는 것을 특징으로 하는 반도체장치의 제조방법.
  44. 제 43 항에 있어서, 상기 제 2의 절연막을 형성한 후, 평탄화처리를 하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  45. 제 41 항에 있어서, 상기 제 1의 절연막은, 열산화법 또는 기상성장법으로 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  46. 제 41 항에 있어서, 상기 제 1의 절연막은, 열산화법와 기상성장법으로 형성한 적층막인 것을 특징으로 하는 반도체장치의 제조방법.
  47. 반도체기판상에 게이트 절연막과 제 1의 도전막을 형성하고, 패터닝하여 MIS트랜지스터의 게이트 전극을 형성하는 공정과,
    상기 게이트전극을 미스크로 하여 상기 기판중에 소스 또는 드레인으로 되는 불순물확산층영역을 형성하는 공정과,
    상기 게이트전극을 포함하는 상기 반도체 기판상에 제 1의 절연막을 형성하는 공정과,
    상기 제 1의 절연막상에 실리콘질화막으로서 되는 제 2의 절연막을 형성하는 공정과,
    상기 제 2의 절연막과 제 1의 절연막을 선택적으로 순차로 에칭하여 상기 불순물확산층영역의 적어도 한쪽에 달하는 제 1의 콘택트창을 형성하는 공정과,
    상기 제 1의 콘택트창내에 제 2의 도전층을 형성하는 공정과,
    상기 제 2의 도전층을 포함하는 상기 제 2의 절연막상에 제 3의 절연막을 형성하는 공정과.
    상기 제 3의 절연막을 관통하고, 상기 제 2의 도전층에 접속하는 제 2의 콘택트창을 형성하는 공정과.
    상기 콘택트창을 통하여 상기 제 2의 도전층과 접속하는 제 3의 도전층을 형성하는 공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
  48. 제 47 항에 있어서, 상기 제 3의 도전층은 도전층과 실리콘질화막의 적층체로서 되고, 상기 실리콘질화막을 상기 제 2의 절연막보다 두껍게 형성하는 공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
  49. 제 47 항에 있어서, 전면에 제 4의 절연막을 형성하는 공정과.
    상기 제 3의 도전층이 형성되어 있지 않은 상기 제 2의 도전층상의 상기 제 4의 절연막과 제 3의 절연막을 선택적으로 제거하여 상기 제 2의 도전층에 도달하는 제 3의 콘택트창을 형성하는 공정과,
    상기 제 3의 콘택트창을 저면 또는 측면에 선택적으로 제 4의 도전층을 형성하는 공정과,
    상기 제 4의 도전층을 마스크로하고, 상기 제 2의 절연막을 에칭스토퍼로 하여 상기 제 4의 절연막을 제거하여, 상기 제 4의 도전층을 원통상으로 노출시키는 공정과,
    상기 제 4의 도전층의 표면에 제 5의 절연막을 형성하는 공정과.
    상기 제 5의 절연막을 포함하는 반도체 기판상에 제 5의 도전층을 형성하는 공정과.
    상기 제 5의 도전층을 적어도 상기 제 4의 도전층을 포함하는 영역의 일부를 남겨서 선택적으로 제거하는 공정을 더 갖는 것을 특징으로 하는 반도체장치의 제조방법.
  50. 제 49 항에 있어서, 제 3의 도전층의 상부와 측벽부를 피복하는 실리콘질화막으로 되는 제 6의 절연막을 형성하는 공정과, 상기 제 2의 절연막과 상기 제 6의 절연막을 에칭스톱퍼로 하여 상기 제 4의 절연막을 제거하는 공정을 더 갖는 것을 특징으로 하는 반도체장치의 제조방법.
  51. 제 49 항에 있어서, 상기 제 5의 도전층을 선택적으로 제거하는 공정은 동일한 마스크를 사용하여 상기 제 5의 도전층과 상기 제 5의 절연막과 상기 제 2의 절연막을 제거하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  52. 기판상에 제 1의 도전층과 제 1의 절연막과 실리콘질화막으로 되는 제 2의 절연막과 제 3의 절연막을 순차 형성하는 공정과.
    상기 제 3, 제 2, 제 1 의 절연막을 순차 에칭하여 제 1의 도전층에 달하는 콘택트창을 형성하는 공정과,
    상기 콘택트창의 저면과 측면에 선택적으로 제 2의 도전층을 형성하는 공정과,
    상기 제 2의 도전층을 마스크로 하고 상기 제 2의 절연막을 에칭스톱퍼로 하여 상기 제 3의 절연막을 제거하여, 상기 제 2의 도전층을 원통상으로 노출시키는 공정과,
    상기 제 2의 도전층의 표면에 제 4의 절연막을 형성하는 공정과,
    상기 제 4의 절연막을 포함하는 반도체기판상에 제 3의 도전층을 형성하는 공정과.
    상기 제 3의 도전층을 적어도 상기 제 2의 도전층을 포함하는 영역의 일부를 남겨서 선택적으로 제거하는 공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
  53. 제 52 항에 있어서, 상기 제 3의 도전층을 선택적으로 제거하는 공정은 동일한 마스크를 사용하여 상기 제 3의 도전층과 상기 제 4의 절연막과 상기 제 2의 절연막을 제거하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  54. 반도체기판상에 게이트절연막과 제 1의 도전층을 형성하고, 패터닝하여 MIS트랜지스터의 게이트전극을 형성하는 공정과,
    상기 게이트전극을 마스크로 하여 상기 기판중에 소스 또는 드레인으로 되는 불순물확산층영역을 형성하는 공정과,
    상기 게이트전극을 포함하는 상기 반도체기판상에 제 1의 절연막을 형성하는 공정과,
    상기 제 1의 절연막을 선택적으로 에칭하여 상기 불순물확산층영역에 달하는 제 1의 콘택트창을 형성하는 공정과,
    상기 제 1의 도전층을 포함하는 상기 제 1의 절연막상에 제 2의 절연막을 형성하는 공정과,
    상기 제 2의 절연막층을 관통하고, 상기 제 2의 도전층에 접속하는 제 2의 콘택트창을 형성하는 공정과,
    상기 제 2의 콘택트창을 통하여 상기 제 2의 도전층과 접속하는 제 3의 도전층을 형성하는 공정과,
    상기 제 3의 도전층을 포함하는 반도체기판상에, 제 3의 절연막과 실리콘막으로 되는 제 4의 절연막과 제 5의 절연막을 순차 형성하는 공정과,
    상기 제 3의 도전층이 형성되어 있지 않은 상기 제 2의 도전층상의 상기 제5, 제 4, 제 3 및 제 2의 절연막을 순차 선택적으로 제거하여 상기 제 2의 도전층에 도달하는 제 3의 콘택트창을 형성하는 공정과,
    상기 제 3의 콘택트창의 저면 및 측면에 선택적으로 제 4의 도전층을 형성하는 공정과,
    상기 제 4의 도전층을 마스크로 하고, 상기 제 4의 절연막을 에칭스톱퍼로 하여 상기 제 5의 절연막을 제거하여, 상기 제 4의 도전층을 원통상으로 노출시키는 공정과,
    상기 제 4의 도전층의 표면에 제 6의 절연막을 형성하는 공정과,
    상기 제 6의 절연막을 포함하는 반도체기판상에 제 5의 도전층을 형성하는 공정과,
    상기 제 5의 도전층을 적어도 상기 제 4의 도전층을 포함하는 영역의 일부를 남겨서 선택적으로 제거하는 공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
  55. 제 54 항에 있어서, 상기 제 4의 도전층은 축적전극이 되도록 형성하고, 상기 제 5의 도전층은 캐퍼시터대향전극이 되도록 형성하고, 상기 제 6의 절연막은 캐퍼시터절연막이 되도록 형성하여 캐퍼시터를 구성하는 공정과,
    상기 캐퍼시터를 배치한 메모리셀영역과 그 이외의 주변회로로 포함하는 상기 반도체기판상에 제 7의 절연막을 형성하는 공정과.
    상기 메모리셀영역과 상기 주변영역과의 고저차를 없애도록 상기 제 7의 절연막을 평탄화하는 공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
  56. 제 55 항에 있어서, 상기 제 5의 도전층을 선택적으로 제거하는 공정은 동일한 마스크를 사용하여 상기 제 5의 도전층과 상기 제 6의 절연막과 상기 제 4의 절연막을 제거하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  57. 반도체기판상에 제 1의 도전층을 형성하는 공정과,
    상기 제 1의 도전층상에 제 1의 절연막을 형성하는 공정과.
    상기 제 1의 도전층상에 제 2의 절연막을 형성하는 공정과.
    상기 제 2의 도전층을 포함하는 반도체기판상에 제 2의 절연막을 형성하는 공정과,
    상기 제 2의 절연막상에 콘택트창 형성용의 마스크를 형성하는 공정과,
    상기 마스크를 사용하여 상기 제 2의 절연막과 상기 제 1의 절연막을 순차 에칭하여 제 2의 도전층을 순차 에칭하여 상기 제 2의 도전층을 관통하는 콘택트창을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  58. 제 57 항에 있어서, 상기 제 2의 절연막은 표면이 대체로 평탄하게 되도록 평탄화하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  59. 반도체기판상에 제 1의 도전층을 형성하는 공정과,
    상기 제 1의 도전층상에 제 1의 절연막과, 실리콘질화막으로 되는 제 2의 절연막을 순차 형성하는 공정과,
    상기 제 2의 절연막상에 제 2의 도전층을 형성하는 공정과,
    적어도 상기 제 1의 도전층의 콘택트영역으로 포함하는 영역의 상기 제 2의 절연막을 선택적으로 제거하는 공정과,
    상기 제 2의 절연막과 상기 제 1의 절연막과 상기 제 2의 도전층을 포함하는 반도체기판상에 제 3의 절연막을 형성하는 공정과,
    상기 제 3의 절연막상에 콘택트창 형성용의 마스크를 형성하는 공정과.
    상기 마스크를 사용하여 상기 제 3의 절연막과 상기 제 1의 절연막을 순차 에칭하여 제 1의 도전층상에 콘택트창을 형성함과 동시에, 상기 제 3의 절연막과 상기 제 2의 도전층을 순차 에칭하여 상기 제 2의 도전층을 관통하여 콘택트창을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  60. 제 59 항에 있어서, 상기 제 3의 절연막은 표면이 대체로 평탄하게 되도록 평탄화하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  61. 반도체기판상에 제 1의 도전층을 형성하는 공정과,
    상기 제 1의 도전층상에 제 1의 절연막을 형성하는 공정과,
    상기 제 1의 절연막상에, 제 2의 도전층상에 실리콘질화막으로 되는 제 2의 절연막을 갖는 적층체를 형성하는 공정과,
    상기 적층체와 상기 제 1의 절연막을 포함하는 상기 반도체기판상에, 제 3의 절연막과 실리콘질화막으로 되는 제 4의 절연막을 형성하는 공정과,
    상기 제 4의 절연막상에 제 3의 도전층을 형성하는 공정과,
    적어도 상기 제 1과 제 2의 도전층의 콘택트영역을 포함하는 영역의 상기 제 4의 절연막을 선택적으로 제거하는 공정과,
    상기 제 4의 절연막과 상기 제 3의 절연막과 상기 제 3의 도전막을 포함하는 반도체기판상에 제 5의 절연막을 형성하는 공정과,
    제 5의 절연막상에 콘택트창 형성용의 마스크를 형성하는 공정과,
    상기 마스크를 사용하여 상기 제 5의 절연막과 상기 제 3의 절연막과 상기 제 1의 절연막을 순차 에칭하여 제 1의 도전층상에 콘택트창에 형성함과 동시에, 상기 제 5의 절연막과 상기 제 3의 절연막과 상기 제 2의 절연막을 순차 에칭하여 상기 제 2의 도전층상에 콘택트창을 형성하고, 더우기 상기 제 5의 절연막과 상기 제 3의 도전층과 제 4의 절연막을 순차 에칭하여 상기 제 2의 도전층을 관통하는 콘택트창을 형성하는 공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
  62. 제 61 항에 있어서, 상기 제 5의 절연막은 표면이 대체로 평탄하게 되도록 평탄화하는 공정을 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
  63. 반도체기판상에 제 1의 도전층과 제 1의 절연막을 순차 형성하는 공정과,
    상기 제 1의 절연막과 상기 제 1의 도전층으로 되는 적층체를 대략 평행하게 배치하도록 패터닝하는 공정과,
    상기 적층체를 포함하는 반도체기판상에 제 2의 절연막을 형성하고, 이방성에칭을 행하여 적층체의 측벽에 사이드 월을 형성하는 공정과,
    상기 제 1 및 제 2의 절연막에 피복된 상기 제 1의 도전층을 포함하는 상기 반도체기판상에 제 3의 절연막을 형성하는 공정과,
    상기 제 3의 절연막을 상기 제 1의 절연막을 스톱퍼로 하여, CMP법에 의해 평탄화하는 공정과,
    상기 제 3의 절연막의 일부를 제거하고, 그 저부의 일부가 적어도 상기 제 2의 절연막의 일부 위에 오도록 콘택트창을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  64. 반도체기판상에 소자분리용의 절연막을 형성하여 활성영역의 규정하는 공정과,
    상기 소자분리용 절연막과 활성영역을 포함하는 상기 반도체기판상에 제 1의 도전층과 제 1의 절연막을 순차 형성하는 공정과,
    상기 제 1의 절연막과 상기 제 1의 도전층으로 되는 적층체를 대략 평행하게 배치하도록 패터닝하는 공정과,
    상기 적층체를 포함하는 상기 반도체기판상에 제 2의 절연막을 형성하고, 이방성에칭을 행하여 적층체의 측벽에 사이드 월을 형성하는 공정과,
    상기 제 1 및 제 2의 절연막에 피복된 상기 제 1의 도전층과 소자분리용 절연막을 포함하는 상기 반도체기판상에 제 3의 절연막을 형성하는 공정과,
    상기 제 3의 절연막을 상기 소자분리용 절연막상의 상기 제 1의 절연막을 스톱퍼로 하여, CMP법에 의해 평탄화하는 공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
  65. 제 64 항에 있어서, 상기 활성영역상의 상기 제 3의 절연막의 일부를 제거하고 그 저부의 일부가 적어도 상기 제 2의 절연막의 일부위에 오도록 콘택트창을 형성하는 것을 특징으로 하는 반도체장치의 제조방법.
  66. 제 63 항 또는 제 64 항에 있어서, 상기 제 1 및 제 2의 절연막은 실리콘질화막인 것을 특징으로 하는 반도체장치의 제조방법.
  67. 일도전형 반도체기판상에 게이트산화막과 게이트전극을 형성하는 공정과,
    상기 게이트전극을 마스크로서 상기 일도전형 기판중에 반대도전형의 제 1의 불순물을 이온주입하여 게이트전극의 양측에, 소스·드레인으로 되는 제 1 및 제 2의 불순물확산층 영역을 형성하는 공정과,
    상기 일도전형 기판상에 상기 게이트전극을 피복하도록 절연막을 형성하는 공정과,
    상기 절연막의 일부를 에칭하여 상기 제 1의 불순물확산층영역에 달하는 제 1의 콘택트창, 상기 제 2의 불순물확산층영역에 달하는 제 2의 콘택트창을 형성하는 공정과,
    상기 제 2의 콘택트창을 마스크부재로 피복하는 공정과,
    상기 마스크부재 및 상기 절연막을 마스크로 하여, 상기 제 1의 콘택트창에 노출한 상기 제 1의 확산층영역에 반대도전형의 제 2의 불순물을 이온주입하고, 제 3의 불순물확산층영역을 형성하는 공정과,
    상기 제 1의 콘택트창을 통하여, 상기 제 3 및 제 1의 불순물확산층영역에 접속되는 제 1의 도전층과, 상기 제 2의 콘택트창을 통하여, 상기 제 2의 불순물확산층영역에 접속되는 제 2의 도전층을 형성하는 공정과,
    상기 제 1의 도전층을 통하여 상기 제 3 및 제 1의 불순물확산층영역에 접속되는 DRAM의 축적전극을 형성하는 공정과,
    상기 제 2의 도전층을 통하여 상기 제 2의 불순물확산층영역에 접속되는 DRAM의 비트선을 형성하는 공정을 갖는 것을 특징으로 하는 반도체장치의 제조방법.
  68. 제 67 항에 있어서, 상기 마스크부재는 레지스트로 되는 것을 특징으로 하는 반도체장치의 제조방법.
  69. 제 67 항에 있어서, 상기 제 2의 불순물의 이온주입의 도즈량은 상기 제 1의 불순물의 이온주입의 도즈량보다 큰 것을 특징으로 하는 반도체장치의 제조방법.
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