DE4213945A1 - Speicherkondensator und verfahren zu dessen herstellung - Google Patents

Speicherkondensator und verfahren zu dessen herstellung

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Pierre Fazan
Hiang C Chan
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
    • H10B12/318—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor the storage electrode having multiple segments

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  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Description

Die vorliegende Erfindung bezieht sich auf Halblei­ terschaltungs-Speichervorrichtungen und betrifft ein Verfahren zur Herstellung von in hochdichten DRAM-Anordnungen (Dynamic Random Access Memory- Anordnungen) verwendeten dreidimensionalen Stapel­ zellen-Kondensatoren.
Bei dynamischen Halbleiter-Speichervorrichtungen ist es wesentlich, daß die Zellenplatten der Speicherknoten-Kondensatoren trotz parasitärer Kapazitäten und trotz Rauschens, die während des Betriebs der Schaltung auftreten können, groß genug sind, um einen angemessene Ladung oder Kapazität beizubehalten. Wie es bei den meisten integrierten Halbleiterschaltungen der Fall ist, nimmt die Speicherdichte mit einer ziemlich konstanten Rate weiter zu. Der Gesichtspunkt der Aufrechterhaltung der Speicherknotenkapazität ist von besonderer Bedeutung, wenn die Dichte von DRAM-Anordnungen für zukünftige Generationen von Speichervorrichtungen weiter erhöht wird.
Die Fähigkeit, Speicherzellen dicht zu packen und dabei die erforderlichen Speicherfähigkeiten auf­ rechtzuerhalten, ist eine Hauptanforderung an Halbleiterherstellungstechnologien, wenn zukünftige Generationen erweiterter Speichervorrichtungen erfolgreich hergestellt werden sollen.
Ein Verfahren zum Aufrechterhalten sowie zum Erhö­ hen der Speicherknotengröße in dichtgepackten Speichervorrichtungen besteht in der Verwendung des "Stapelspeicherzellen"-Aufbaus. Bei dieser Techno­ logie werden zwei oder mehr Schichten eines leitfä­ higen Materials, wie z. B. polykristallines Silizium (im folgenden auch kurz "Polysilizium" genannt), über einer Zugriffsvorrichtung auf einem Silizium­ wafer aufgebracht, wobei dielektrische Schichten sandwichartig zwischen jeder Polysiliziumschicht angeordnet werden. Eine auf diese Art und Weise ausgebildete Zelle ist als Stapelkondensatorzelle (STC) bekannt. Eine derartige Zelle nutzt den Raum über der Zugriffsvorrichtung für Kondensatorplat­ ten, weist eine geringe Soft Error Rate (SER) auf und kann in Verbindung mit zwischen den Platten vorgesehenen isolierenden Schichten hoher Dielektrizitätskonstante eingesetzt werden.
Es ist jedoch schwierig, mit einem herkömmlichen STC-Kondensator eine ausreichende Speicherkapazität zu erhalten, da der Speicherelektrodenbereich auf die Grenzen seines eigenen Zellenbereichs be­ schränkt ist. Auch wird das Aufrechterhalten einer guten dielektrischen Durchschlagfestigkeit zwischen Polysiliziumschichten in dem STC-Kondensator zu einem großen Problem, sobald die Dicke des Isola­ tors angemessen dimensioniert ist.
Ein unter dem Titel "3-Dimensional Stacked Capacitor Gell for 16M and 64M DRAMS" von T. Ema et al. verfaßter Artikel in IEDM, Dig. Tech. Papers, Seiten 592 bis 595, 1988, der hierin durch Bezug­ nahme aufgenommen wird, befaßt sich mit einer drei­ dimensionalen Stapelkondensator-Flossenstruktur.
Die Flossenstruktur und ihre Entwicklung sind in dem vorstehend genannten Artikel in Fig. 1 auf Seite 593 dargestellt. Der Speicherknoten wird durch zwei als Flossen bezeichnete Polysilizium­ schichten mit Lücken zwischen den Flossen gebildet (die Anzahl der Flossen kann erhöht werden, ist jedoch durch die verwendeten Gestaltungsregeln begrenzt). Eine Kondensator-Dielektrikumschicht umgibt die gesamte Oberfläche der Polysiliziumflos­ sen (die für eine Kondensatorzellenplatte verwendet werden), die die Flossen bedeckt und die Lücken füllt. Diese Ausbildung kann unter Verwendung der­ zeitiger Verfahren hergestellt werden und erhöht die Speicherkapazität, ist jedoch nicht für eine DRAM-Zelle geeignet, die nach den Regeln aufgebaut ist, welche für ein Design im tiefen Submikrometer- Bereich (wie z. B. 0,2 µm) gelten, da die Gesamt­ dicke der mehreren die Zellenplatten bildenden Flossen viel größer ist als die minimale Merkmals­ größe. Der zur Realisierung der Flossenstruktur erforderliche Prozeßablauf macht außerdem eine exakte Ausrichtung zwischen zwei benachbarten Wortleitungen und Bitstellenleitungen bzw. Ziffern­ leitungen erforderlich. Diese Ausrichtung, zusammen mit dem Erfordernis, daß das Speicherknoten-Polysi­ lizium den Speicherknotenkontakt überlappt, führt zu einem größeren Zellenbereich, der nicht für die vorstehend erwähnten Regeln für ein 0,2 µm-Design geeignet ist.
Auch ein von T. Kisu et al. verfaßter Artikel mit dem Titel "A Novel Storage Capacitance Enlargement Structure Using a Double-Stacked Storage Note in STC DRAM Gell", Ext. Abst., 20th Gonf. on S.S.D.M., Seiten 582 bis 584, 1988, der durch Bezugnahme hierin aufgenommen wird, befaßt sich mit einem aus einer herkömmlichen STC-Struktur gebildeten Doppel­ stapel-Speicherknoten, der parallel zu Wortleitun­ gen verläuft. Die Entwicklung des in dem vorstehend genannten Artikel erörterten Doppelstapel-Speicher­ knotens erfordert im Vergleich zu einem herkömmli­ chen STC-Prozeß zwei zusätzliche Photomaskier­ schritte. Wie in Fig. 1a auf Seite 582 zu sehen ist, wird ein erster Photomaskierschritt zur Bil­ dung eines vergrabenen Kontakts zwischen dem ersten Speicherknoten und dem darunter liegenden Substrat benötigt. Ein zweiter Photomaskierschritt wird dann zur Mustergebung des ersten Speicherknotens benö­ tigt. Wie in Fig. 1b zu sehen ist, wird ein dritter Photomaskierschritt zur Schaffung einer Öffnung durch die dielektrischen Schichten aus SiO2 und Si2N4 benötigt, um Zugang zu dem ersten Speicher­ knoten zu schaffen. Danach wird ein vierter Photo­ maskierschritt zur Mustergebung des zweiten Spei­ cherknotens benötigt, der mit dem ersten Speicher­ knoten in Verbindung steht.
Die vorliegende Erfindung entwickelt einen beste­ henden Herstellungsprozeß für Stapelkondensatoren weiter, um unter Hinzufügung von nur einem photoli­ thographischen Schritt eine dreidimensionale Stapelkondensatorzelle zu bilden. Die Bodenplatte oder Speicherknotenplatte des Kondensators verläuft parallel zu Ziffernleitungen und ist mit dem akti­ ven Bereich eines Zugriffstransistors über einen selbstausgerichteten vergrabenen Kontakt oder Speicherknotenkontakt verbunden.
Außerdem braucht der Speicherknoten nicht in kriti­ scher Weise auf den Speicherknotenkontakt ausge­ richtet zu werden, wodurch die Bildung einer klei­ neren Zellenfläche für eine gegebene lithographi­ sche Auflösung ermöglicht ist.
Die Erfindung ist darauf gerichtet, die Speicher­ zellen-Oberflächenausdehnung in einem Herstellungs­ verfahren für hochdichte/großvolumige DRAMs zu maximieren. Ein bestehendes Stapelkondensator-Her­ stellungsverfahren wird modifiziert, um einen dreidimensionalen Stapelkondensator zu bilden, der im folgenden als I-förmige Stapelkondensatorzelle (SIC) bezeichnet wird. Die SIC-Ausbildung definiert eine Kondensatorspeicherzelle, die bei der vorlie­ genden Erfindung bei einem DRAM-Prozeß verwendet wird, wobei für den Fachmann jedoch klar ist, daß diese Schritte auch in anderen Speicherzellen be­ nötigenden Prozessen, wie z. B. bei VRAMs oder dergl., integriert werden können.
Nach Vorbereitung eines Siliziumwafers unter Ver­ wendung herkömmlicher Verfahrensschritte schafft die vorliegende Erfindung die SIC-Zelle durch Niederschlagen und Mustergebung von zwei miteinan­ der in Verbindung stehenden Schichten aus Polysili­ zium, die in speziellen Bereichen voneinander ge­ trennt sind, um die parallel zu Ziffernleitungen verlaufende Speicherknotenstruktur mit I-förmigem Querschnitt zu bilden. Die gesamte I-förmige Struk­ tur ist angepaßt an die durch zwei benachbarte Ziffernleitungen, die senkrecht zu und über der Oberseite von drei benachbarten Wortleitungen ver­ laufen, gebildete Topographie des Wafers, wodurch sich ein vergrößerter Kondensatorplatten-Ober­ flächenbereich für jede Speicherzelle ergibt. Eine derartige Struktur stellt eine enorme Verbesserung gegenüber der SIC-Zelle dar, indem sie den für einen Speicherknoten zur Verfügung stehenden Flächenbereich maximiert.
Bevorzugte Weiterbildungen der Erfindung ergeben sich aus den Unteransprüchen.
Die Erfindung und Weiterbildungen der Erfindung werden im folgenden anhand der zeichnerischen Dar­ stellungen eines Ausführungsbeispiels noch näher erläutert. In den Zeichnungen zeigen:
Fig. 1 eine Querschnittsansicht einer fertigen SIC-Zelle gemäß der vorliegenden Erfin­ dung;
Fig. 2 eine Draufsicht auf einen Teil eines im Herstellungsprozeß befindlichen Wafers unter Darstellung von Ziffernleitungen, Wortleitungen und Speicherkondensatoren;
Fig. 3 eine Querschnittsansicht entlang der unterbrochenen Linie A-A der Fig. 2;
Fig. 4 eine Querschnittsansicht entlang der unterbrochenen Linie B-B der Fig. 2;
Fig. 5 eine Querschnittsansicht des im Herstel­ lungsprozeß befindlichen Waferteils der Fig. 4 nach dem Niederschlag eines kon­ formen Dielektrikums über bestehenden Ziffernleitungen, gefolgt von Photore­ sist- und Ätzschritten an einem vergrabe­ nen Kontakt;
Fig. 6 eine Querschnittsansicht des im Herstel­ lungsprozeß befindlichen Waferteils der Fig. 5 nach dem Aufbringen einer ersten Polysiliziumschicht, planarer Ausbildung sowie Dotierung, gefolgt von einem dicken Niederschlag eines ersten Oxids;
Fig. 7 eine Querschnittsansicht des im Herstel­ lungsprozeß befindlichen Waferteils der Fig. 6 nach Mustergebung und Ätzen des ersten Oxids;
Fig. 8 eine Querschnittsansicht des im Herstel­ lungsprozeß befindlichen Waferteils der Fig. 7 nach Entfernen eines Photoresist, einem zweiten Oxid-Niederschlag und einem zweiten Oxid-Ätzvorgang zur Bildung von Abstandselementen;
Fig. 9 eine Querschnittsansicht des im Herstel­ lungsprozeß befindlichen Waferteils der Fig. 8 nach einem konformen Niederschlag und einer Dotierung einer zweiten Polysi­ liziumschicht;
Fig. 10 eine Querschnittsansicht des im Herstel­ lungsprozeß befindlichen Waferteils der Fig. 9 nach der Mustergebung und Ätzung der zweiten Polysiliziumschicht, gefolgt von einem Oxid-Naßätzschritt;
Fig. 11A eine Querschnittsansicht des im Herstel­ lungsprozeß befindlichen Waferteils der Fig. 10 nach einem ersten Polysilizium­ Ätzvorgang und Entfernen des Photoresist;
Fig. 11B eine dreidimensionale Ansicht einer Speicherknoten-Zellenplatte, die gemäß der vorliegenden Erfindung gebildet ist; und
Fig. 12 eine Querschnittsansicht des im Herstel­ lungsprozeß befindlichen Waferteils der Fig. 11A nach Abdeckniederschlägen von konformem Zellendielektrikum sowie einer dritten Polysiliziumschicht.
Die Erfindung ist darauf gerichtet, den Speicher­ zellen-Oberflächenbereich in einem Herstellungsver­ fahren zur Herstellung von hochdichten/großvolumi­ gen DRAMs zu maximieren, und zwar in einer Abfolge, wie sie in den Fig. 2 bis 12 dargestellt ist.
Ein Siliziumwafer wird unter Verwendung herkömm­ licher Herstellungsschritte bis zu dem Punkt des Festlegens einer Zellenanordnung vorbereitet. Daran schließt sich die Herstellung von Wortleitungen, Ziffernleitungen sowie einer Kondensatorzelle gemäß der vorliegenden Erfindung wie folgt an:
Der Kondensator jeder Zelle stellt eine Verbindung mit einem vergrabenen bzw. verborgenen Kontakt innerhalb der Zelle her, während sich der Kondensa­ tor bis zu dem aktiven Bereich einer benachbarten Zelle erstreckt. Alle aktiven Bereiche innerhalb der Anordnung sind durch ein dickes Feld-Oxid von­ einander getrennt. Die aktiven Bereiche sind in ineinandergreifenden Spalten bzw. Kolonnen und nicht-ineinandergreifenden Reihen, oder anders ausgedrückt parallel sowie in Ausrichtung miteinan­ der sowohl in vertikaler als auch in horizontaler Richtung, angeordnet. Die aktiven Bereiche werden zur Bildung aktiver MOS-Transistoren verwendet, die abhängig von ihrer beabsichtigten Verwendung als NMOS- oder PMOS-Typ-FETs dotiert werden können.
Fig. 2 zeigt eine Draufsicht auf eine fertige mehrschichtige Speicheranordnung mit den Hauptauf­ baublöcken, die Ziffernleitungen bzw. Bitstellen­ leitungen 11, Wortleitungen 12 sowie eine Speicher­ knotenplatte 13 eines SIC-Kondensators beinhalten.
Wie in Fig. 3 gezeigt ist, ist mit Silicid 23 und Dielektrikum 24 (entweder Oxid oder Nitrid) bedeck­ tes Polysilizium 22 in ein derartiges Muster ge­ bracht, daß sich Wortleitungen 12 ergeben. Das Silicid 23 kann aus solchen Siliciden, wie Wolfram­ silicid (WSi2), Titansilicid (TiSi2) oder dergl. ausgewählt sein. Das Polysilizium 22 ist zur Kombi­ nation mit dem Silicid 23 leitfähig dotiert, um dadurch den Leiter für die Wortleitungen 12 zu bilden. Die Wortleitungen 12 sind weiterhin vonein­ ander sowie von nachfolgenden leitfähigen Schichten durch dielektrische Abstandselemente 26 isoliert, die ebenfalls aus Oxid oder Nitrid gebildet sind. Die Wortleitungen 12 sind zuvor über einer dünnen Schicht aus Gate-Oxid 25 oder einer dicken Schicht aus Feld-Oxid 27 niedergeschlagen worden. Die aktiven Bereiche 21 sind in herkömmlichen Ver­ fahrensschritten zweckmäßig zu einem gewünschten Leitfähigkeitstyp dotiert worden, und zwar mit Dotierstoff, der in die Hauptmasse des Silizium­ wafers 20 eindringt. Der Wafer ist nun für die Bildung der Ziffernleitungen bereit, die im rechten Winkel über den Wortleitungen 12 verlaufen.
Fig. 4 zeigt die Bildung der Ziffernleitungen 11. Eine konforme Schicht aus Dielektrikum 31 wird über der vorhandenen Waferoberfläche niedergeschlagen, um die zuvor gebildeten aktiven Bereiche 21 von der nachfolgenden Bildung der Ziffernleitungen 11 zu isolieren. Zuerst erfolgt eine Mustergebung und Ätzung von verdeckten Ziffernleitungskontakten durch das Dielektrikum 31 hindurch unter Ermögli­ chung von Zugang zu den aktiven Bereichen 21 an den gewünschten Stellen, wobei die vergrabenen Ziffern­ leitungskontakte in der Querschnittsansicht der Fig. 3 nicht zu sehen sind. Nach der Festlegung der verdeckten Ziffernleitungskontakte werden dann die Ziffernleitungen 11 aus den in Muster gebrachten Schichten gebildet, die aus Polysilizium 32, Sili­ cid 33 und Dielektrikum 34 bestehen. Bei dem Dielektrikum 34 kann es sich entweder um Nitrid oder Oxid handeln, und es wird durch chemische Gasphasenabscheidung (CVD) abgeschieden, wobei dies wegen seiner hervorragenden Konformität bevorzugt wird. Das Polysilizium 32 ist zur elektrischen Kopplung mit dem Silicid 33 zuvor leitfähig dotiert worden, um als Leiter für die Ziffernleitungen 11 zu dienen. Das Silicid 33 kann aus solchen Silici­ den, wie Wolframsilicid (WSi2), Titansilicid (TiSi2) oder dergl. ausgewählt werden. Die Ziffern­ leitungen 11 verlaufen rechtwinklig zu und über den Oberseiten der in Fig. 3 gezeigten Wortleitungen 12 und sind der Waferoberfläche angepaßt, woraus sich eine wellenformähnliche Topologie ergibt, die so­ wohl in Ziffernleitungsrichtung als auch in Wort­ leitungsrichtung verläuft. Nun wird ein zweites Dielektrikum, wie z. B. Nitrid oder Oxid, niederge­ schlagen, gefolgt von einem anisotropen Ätzvorgang zur Bildung vertikaler dielektrischer Abstandsele­ mente 35.
Wie in Fig. 5 gezeigt ist, werden die Ziffernlei­ tungen 11 und ihre nachfolgenden Trennschichten dann bis zu einer bevorzugten Dicke von 50 bis 200 nm vorzugsweise durch CVD mit einem Dielektrikum 41 bedeckt. Bei dem Dielektrikum 41 kann es sich je nach dem verwendeten Verfahren ebenfalls um Nitrid oder Oxid handeln. Nach dem Niederschlagen des Dielektrikums 41 wird ein verdeckter bzw. vergrabe­ ner Kontakt 42 mit den Ziffernleitungen 11 ausge­ richtet, indem der gesamte Waferoberflächenbereich mit Photoresist 43 bedeckt wird. Nach Anwendung einer geeigneten Photomaske erzeugt ein für den vergrabenen Kontakt ausgeführter anisotroper Ätz­ vorgang eine Öffnung zum Festlegen des Kontakts 42.
Bis zu diesem Punkt ist der Verfahrensablauf demje­ nigen einer Anordnung mit herkömmlichen Stapelkond­ ensatorzellen gefolgt. Von nun an ist der Herstel­ lungsvorgang neuartig für eine Anordnung mit Speicherkondensatoren vom SIC-Typ.
Wie in Fig. 6 gezeigt ist, ist das Photoresist 43 der Fig. 5 entfernt worden, und, es wird eine dicke Schicht aus konformem Polysilizium 51 niederge­ schlagen und planar ausgebildet. Die konforme Polysiliziumschicht 51 ist über den vergrabenen Kontakt 42 mit dem aktiven Bereich 21 verbunden. Das Polysilizium 51 wird nun auf den gewünschten Leitfähigkeitstyp, d. h. p-Leitfähigkeit oder n- Leitfähigkeit, dotiert. Nach der Dotierung der Polysiliziumschicht 51 wird eine konforme Schicht aus dickem Oxid 52 vorzugsweise durch CVD niederge­ schlagen. Die Dicke der niedergeschlagenen Oxidschicht 52 wird gesteuert, da sie eine wichtige Rolle bei der Bestimmung des Gesamtoberflächenbe­ reichs der später in dem Verfahren fertigzustellen­ den SIC-Zelle spielt.
Wie in Fig. 7 gezeigt ist, erfolgt eine Musterge­ bung der Oxidschicht 52, und zwar vorzugsweise in Ausrichtung direkt über den Ziffernleitungen 11, wobei dies durch Anwenden einer geeigneten Photo­ maske an dem Photoresist 61 sowie durch Wegätzen des freiliegenden Oxids 52 erfolgt.
Wie in Fig. 8 gezeigt ist, ist das Photoresist 61 der Fig. 7 entfernt worden, und es wird eine Schicht aus Oxid vorzugsweise durch CVD niederge­ schlagen, wobei dann ein Oxid-Ätzvorgang zur Bil­ dung von Oxid-Abstandselementen 71 erfolgt.
Wie in Fig. 9 gezeigt ist, wird eine Polysilizium­ schicht niedergeschlagen und leitfähig dotiert, um dadurch das dotierte Polysilizium 81 mit dem do­ tierten Polysilizium 51 zu verbinden.
Wie in Fig. 10 gezeigt ist, erfolgt nach Anwendung einer geeigneten Photomaske an einem Photoresist 91 eine Mustergebung und Ätzung des Polysiliziums 81, um dadurch die darunter liegenden, in Fig. 9 darge­ stellten Oxide 52 und 71 freizulegen. Danach folgt ein Oxid-Naßätzvorgang zum Entfernen des Oxids 52 und der Oxid-Abstandselemente 71. Wie in dieser Ansicht zu sehen ist, wird die Höhe bzw. Dicke, über die sich das Polysilizium 81 von dem Polysili­ zium 51 nach oben erstreckt, durch die Dicke des zuvor niedergeschlagenen und in ein Muster gebrach­ ten Oxids 52 bestimmt.
Wie in Fig. 11A zu sehen ist, wird an dem Polysili­ zium 51 ein Polysilizium-Trockenätzvorgang ausge­ führt, um die Polysiliziumschichten 51 und 81 in einzelne Polysiliziumstrukturen mit je I-förmigem Querschnitt zu trennen. Jede Struktur dient dann als Polysilizium-Speicherknotenplatte 101 mit I­ förmigem Querschnitt. Eine einzelne Polysilizium­ platte 101 verläuft parallel zwischen zwei benach­ barten Ziffernleitungen und überspannt drei benach­ barte Polysilizium-Wortleitungen (die Wortleitung ist nicht zu sehen, da sie parallel zu der Quer­ schnittsansicht der Fig. 11A verläuft), so daß die Struktur der durch die Ziffernleitungs- und Wort­ leitungsformationen gebildeten wellenformartigen Topologie entspricht.
Fig. 11B zeigt eine dreidimensionale Ansicht einer fertiggestellten Polysilizium-Speicherknotenplatte 101. Diese Ansicht zeigt, wie der Oberflächenbe­ reich durch Einstellen der Höhe zwischen dem Poly­ silizium 51 und dem Polysilizium 81 gesteuert wird. Es sei an dieser Stelle nochmals erwähnt, daß diese Höhe durch die Dicke der in Fig. 9 gezeigten, letztendlich entfernten Oxidschicht 52 gesteuert wird.
Wie in Fig. 12 gezeigt ist, wird eine dielektrische Schicht aus Nitrid 111 niedergeschlagen, die der Polysilizium-Speicherknotenplatte 101 angepaßt ist. Das Nitrid 111 dient als Kondensator-Dielektrikum für die SIC-Zelle. Obwohl bei dem bevorzugten Aus­ führungsbeispiel Nitrid 111 als Kondensator-Dielek­ trikum ausgewählt wird, könnte auch jegliches anderes Material mit einer hohen Dielektrizitäts­ konstante verwendet werden, wie z. B. Ta2O5 oder SrTiO3. Auch können die Nitrid- oder Ta2O5-Schich­ ten oxidiert werden. Nach dem Niederschlagen des Nitrids 111 erfolgt ein Abdeckniederschlag von konformem Polysilizium 112. Je nach dem gewünschten Leitfähigkeitstyp für den aktiven Bereich 21 wird das Polysilizium 112 entweder mit n-Leitfähigkeit oder mit p-Leitfähigkeit dotiert. Das Polysilizium 112 dient nun als obere Polysilizium-Speicherzel­ lenplatte des SIC-Speicherkondensators, wobei sie auch eine gemeinsame Zellenplatte für alle SIC- Speicherkondensatoren in der Anordnung wird. Alle zur Schaffung des SIC-Kondensators verwendeten konformen Polysiliziumschichten werden vorzugsweise durch chemische Gasphasenabscheidung niedergeschla­ gen, obwohl auch andere konforme Niederschlagsver­ fahren verwendet werden könnten.
Durch die neuartige Gestalt der Polysilizium- Speicherknotenplatte 101 zusammen mit der die Speicherknotenplatte 101 umschließenden oberen Polysilizium-Kondensatorzellenplatte 112 wird am Speicherknoten in beträchtlichem Ausmaß Konden­ satorplattenoberfläche gewonnen. Da die Kapazität in erster Linie durch den Oberflächenbereich bzw. die Oberflächengröße der Zellenplatten eines Kon­ densators bewirkt wird, kann die durch eine drei­ dimensionale I-förmige Zellenstruktur zusätzlich gewonnene Fläche einen zusätzlichen 200prozentigen oder höheren Zuwachs der Kapazität gegenüber der­ jenigen eines herkömmlichen SIC-Kondensators ver­ fügbar machen, ohne daß dafür mehr Raum beansprucht wird als derjenige, der zum Bilden einer Stapelkon­ densator-Speicherzelle benötigt wird. Bei einer gegebenen Kapazität läßt sich somit eine höhere Dichte erzielen, da die Zellenfläche verkleinert ist.

Claims (17)

1. Speicherkondensator in einer Halbleitervor­ richtung, gekennzeichnet durch:
eine leitfähig dotierte erste Polysiliziumschicht (51) mit einem ersten und einem zweiten Ende, wobei das erste Ende mit einem Speicherknotenanschluß (42) einer Zugriffsvorrichtung Kontakt herstellt und das zweite Ende von einem benachbarten leitfä­ higen Material durch ein Dielektrikum (41) isoliert ist;
eine leitfähig dotierte zweite Polysiliziumschicht (81), die an der ersten Polysiliziumschicht (51) anhaftet, so daß eine Speicherknotenplatte (101) mit I-förmigem Querschnitt gebildet ist;
eine Isolierschicht aus einem Kondensator-Dielek­ trikum (111), die der Speicherknotenplatte (101) benachbart und mit Ausnahme von Bereichen für die Kontaktstelle (42) an dem ersten Ende und die Isolierung an dem zweiten Ende erstreckungsgleich mit der Speicherknotenplatte (101) ist; und durch eine leitfähig dotierte dritte Polysiliziumschicht (112), die eine Zellenplatte (112) bildet, die eine obere und eine untere Oberfläche aufweist und der Kondensator-Dielektrikumschicht (111) benachbart sowie erstreckungsgleich mit dieser ist.
2. Speicherkondensator nach Anspruch 1, dadurch gekennzeichnet, daß die Halbleitervorrichtung aus der im wesentlichen aus DRAMs und VRAMs bestehenden Gruppe ausgewählt ist.
3. Auf einem Siliziumsubstrat ausgebildete DRAM- Speicheranordnung, gekennzeichnet durch:
eine Mehrzahl aktiver Bereiche (21), die in par­ allelen ineinandergreifenden Reihen und parallelen nicht-ineinandergreifenden Spalten angeordnet sind, wobei die aktiven Bereiche (21) durch eine Isoliereinrichtung (27) voneinander getrennt sind und jeder aktive Bereich (21) einen Ziffernlei­ tungsanschluß und einen Speicherknotenanschluß aufweist;
eine Mehrzahl paralleler leitfähiger Wortleitungen (12), die entlang der Reihen derart ausgerichtet sind, daß ein Ziffernleitungsanschluß und ein Speicherknotenanschluß innerhalb jedes aktiven Bereichs (21) durch eine Wortleitung (12) über­ brückt sind, wobei jede Wortleitung (12) von zuge­ ordneten aktiven Bereichen (21) durch eine Gate- Dielektrikumschicht (25) isoliert ist;
eine Mehrzahl paralleler leitfähiger Ziffernleitun­ gen (11), die entlang der Spalten derart ausgerich­ tet sind, daß eine Ziffernleitung (11) mit jedem Ziffernleitungsanschluß innerhalb einer Spalte elektrischen Kontakt herstellt, wobei die Ziffern­ leitungen (11) im rechten Winkel über den Wortlei­ tungen (12) verlaufen und dadurch eine dreidimen­ sionale, wellenformähnliche Topologie gebildet ist, wobei die Ziffernleitungen (11) und die Wortleitun­ gen (12) durch eine Isoliereinrichtung (31) elek­ trisch voneinander getrennt sind; und durch wenigstens einen Speicherkondensator für jeden aktiven Bereich (21), wobei jeder Kondensator eine Speicherknotenplatte (101), die sich in elektri­ schem Kontakt mit ihrem zugehörigen aktiven Bereich (21) befindet, sowie eine der gesamten Anordnung gemeinsame Zellenplatte (112) aufweist, wobei jede Speicherknotenplatte (101) von der Zellenplatte (112) durch eine kapazitive dielektrische Schicht (111) isoliert ist sowie einen I-förmigen Quer­ schnitt aufweist.
4. Speicheranordnung nach Anspruch 3, dadurch gekennzeichnet, daß der Kondensator aufweist:
eine leitfähig dotierte erste Polysiliziumschicht (51), die der wellenformähnlichen Topologie mit einer Mehrzahl von Gipfeln und Tälern entspricht sowie ein erstes und ein zweites Ende aufweist, wobei das erste Ende mit dem Speicherknotenanschluß Konakt (42) herstellt und das zweite Ende von einem benachbarten aktiven Bereich (21) durch dickes Oxid (41) isoliert ist;
eine leitfähig dotierte zweite Polysiliziumschicht (81), die an der ersten Polysiliziumschicht (51) anhaftet, wodurch die Speicherknotenplatte (101) mit I-förmigem Querschnitt gebildet wird;
eine Isolierschicht aus dem Kondensator-Dielektri­ kum (111), die der Speicherknotenplatte (101) be­ nachbart und mit Ausnahme von Bereichen für die Kontaktstelle an dem ersten Ende und die Isolierung an dem zweiten Ende erstreckungsgleich mit der Speicherknotenplatte (101) ist; und
eine leitfähig dotierte dritte Polysiliziumschicht (112), die die Zellenplatte (112) bildet, die eine obere und eine untere Oberfläche aufweist sowie der Kondensator-Dielektrikumschicht (111) benachbart sowie erstreckungsgleich mit dieser ist.
5. Verfahren zur Herstellung einer DRAM-Anordnung auf einem Siliziumsubstrat, gekennzeichnet durch folgende Schritte:
  • - Erzeugen einer Mehrzahl gesondert voneinander isolierter aktiver Bereiche (21), die in parallelen ineinandergreifenden Reihen und parallelen nicht- ineinandergreifenden Spalten angeordnet sind;
  • - Erzeugen einer Gate-Dielektrikumschicht (25) oben auf jedem aktiven Bereich (21);
  • - Bilden einer ersten leitfähigen Schicht (22, 23) oben auf der Oberfläche der Anordnung;
  • - Bilden einer ersten dielektrischen Schicht (24) oben auf der ersten leitfähigen Schicht (22, 23);
  • - Maskieren und Ätzen der ersten leitfähigen Schicht (22, 23) und der ersten dielektrischen Schicht (24), um eine Mehrzahl von parallelen leit­ fähigen Wortleitungen (12) zu bilden, die entlang der Reihen derart ausgerichtet sind, daß sich jede Wortleitung (12) über einen inneren Teil jedes aktiven Bereichs (21) erstreckt und davon durch einen Überrest der Gate-Dielektrikumschicht (25) getrennt ist;
  • - Erzeugen eines leitfähig dotierten Ziffernlei­ tungsanschlusses und eines leitfähig dotierten Speicherknotenanschlusses in jedem aktiven Bereich (21) an entgegengesetzten Seiten jeder Wortleitung (12);
  • - Bilden von Wortleitungs-Abstandselementen (26) benachbart von Wänden der in ein Muster gebrachten Wortleitungen (12);
  • - Bilden einer zweiten dielektrischen Schicht (31) oben auf der bestehenden Anordnungsoberfläche;
  • - Erzeugen einer ersten ausgerichteten vergrabenen Kontaktstelle an jedem Ziffernleitungsanschluß in jedem aktiven Bereich (21);
  • - Bilden einer zweiten leitfähigen Schicht (32, 33) oben auf der bestehenden Anordnungsoberfläche, wobei die zweite leitfähige Schicht (32, 33) an den ersten vergrabenen Kontaktstellen direkten Kontakt mit den Ziffernleitungsanschlüssen herstellt;
  • - Bilden einer dritten dielektrischen Schicht (34) oben auf der zweiten leitfähigen Schicht (32, 33);
  • - Maskieren und Ätzen der zweiten leitfähigen Schicht (32, 33) und der dritten dielektrischen Schicht (34) zur Bildung einer Mehrzahl von par­ allelen leitfähigen Ziffernleitungen (11), die so entlang der Spalten ausgerichtet sind, daß eine Ziffernleitung (11) bei jedem Ziffernleitungsan­ schluß in einer Spalte elektrischen Kontakt her­ stellt, wobei die Ziffernleitungen (11) unter Bil­ dung einer dreidimensionalen, wellenformähnlichen Topologie senkrecht zu und über den Wortleitungen (12) verlaufen;
  • - Bilden von Ziffernleitungs-Abstandselementen (35) benachbart von Wänden der in ein Muster gebrachten Ziffernleitungen (11);
  • - Bilden einer dritten dielektrischen Schicht (41) oben auf der Anordnungsoberfläche der wellen­ formähnlichen Topologie;
  • - Erzeugen einer zweiten ausgerichteten vergrabenen Kontaktstelle (42) bei jeden Speicherknotenanschluß in jedem aktiven Bereich (21);
  • - Bilden einer dritten leitfähigen Schicht (51) oben auf der Anordnungsoberfläche, die in Abhängig­ keit von der bestehenden Topologie die wellen­ formähnliche Topologie annimmt, wobei die dritte leitfähige Schicht (51) bei den zweiten vergrabenen Kontaktstellen (42) Kontakt zu den Speicherknoten­ anschlüssen herstellt;
  • - Entfernen eines Teils der dritten leitfähigen Schicht (51) unter Bildung einer halbplanaren Oberfläche der dritten leitfähigen Schicht (51);
  • - Bilden einer vierten dielektrichen Schicht (52) oben auf der dritten leitfähigen Schicht (51);
  • - Bilden von dielektrischen Mustern (52) aus der vierten dielektrischen Schicht (52), wobei die dielektrischen Muster direkt über den Ziffernlei­ tungen (11) ausgerichtet sind;
  • - Bilden einer fünften dielektrischen Schicht (71) oben auf den dielektrischen Mustern (52) und auf der freiliegenden dritten leitfähigen Schicht (51);
  • - Ätzen der fünften dielektrischen Schicht (71) unter Bildung dielektrischer Abstandselemente (71) benachbart den dielektrischen Mustern (52), wobei beim Ätzen der Abstandselemente (71) ein Teil der dritten leitfähigen Schicht (51) wieder freigelegt wird;
  • - Bilden einer vierten leitfähigen Schicht (81) oben auf den dielektrischen Mustern (52) und den dielektrischen Abstandselementen (71), wobei die vierte leitfähige Schicht (81) an der Oberfläche der wieder freigelegten dritten leitfähigen Schicht (51) anhaftet;
  • - Maskieren und Ätzen der vierten leitfähigen Schicht (81), wobei durch das Ätzen das darunter­ liegende Dielektrikum (52) freigelegt wird;
  • - Entfernen des freigelegten darunterliegenden Dielektrikums (52) und der dielektrischen Abstands­ elemente (71) unter Freilegung der dritten leit­ fähigen Schicht (51);
  • - Entfernen eines Teils der freigelegten dritten leitfähigen Schicht unter Bildung einzelner leit­ fähiger Speicherknotenplatten (101) mit I-förmigem Querschnitt;
  • - Bilden einer Zellen-Dielektrikum-Schicht (111) angrenzend an sowie erstreckungsgleich mit der Speicherknotenplatte (101) sowie angrenzend an die Anordnungsoberfläche; und durch
  • - Bilden einer fünften leitfähigen Schicht (112) angrenzend an sowie erstreckungsgleich mit der Zellen-Dielektrikum-Schicht (111) zur Bildung einer für die gesamte Speicheranordnung gemeinsamen Zellenplatte (112).
6. Verfahren nach Anspruch 5, dadurch gekenn­ zeichnet, daß die erste leitfähige Schicht (22, 23) und die zweite leitfähige Schicht (32, 33) eine Schicht aus Silicid und dotiertem Polysilizium aufweisen.
7. Verfahren nach Anspruch 6, dadurch gekenn­ zeichnet, daß die Silicidschicht aus der im wesent­ lichen aus Wolframsilicid und Titansilicid beste­ henden Gruppe ausgewählt ist.
8. Verfahren nach einem der Ansprüche 5 bis 7, dadurch gekennzeichnet, daß die erste (24), die zweite (34) und die dritte (41) dielektrische Schicht aus der im wesentlichen aus Oxid oder Nitrid bestehenden Gruppe ausgewählt werden.
9. Verfahren nach einem der Ansprüche 5 bis 8, dadurch gekennzeichnet, daß es sich bei der dritten (41), der vierten (52) und der fünften (71) dielek­ trischen Schicht und der Gate-Dielektrikumschicht (25) um Oxidschichten handelt.
10. Verfahren nach einem der Ansprüche 5 bis 9, dadurch gekennzeichnet, daß die dritte (51), die vierte (81) und die fünfte (112) leitfähige Schicht aus dotiertem Polysilizium bestehen.
11. Verfahren zur Herstellung eines DRAM- Speicherkondensators auf einem Siliziumsubstrat (20) mit aktiven Bereichen (21), Wortleitungen (12) und Ziffernleitungen (11), gekennzeichnet durch folgende Schritte:
  • - Bilden einer ersten dielektrischen Schicht (41) auf der bestehenden Oberfläche des Siliziumsub­ strats (20), wobei die erste dielektrische Schicht (41) der vorhandenen Topologie entspricht;
  • - Maskieren und Ätzen einer ausgerichteten vergra­ benen Kontaktstelle (42) unter Ermöglichung eines Zugangs zu einem leitfähig dotierten Speicher­ knotenanschluß;
  • - Bilden einer ersten leitfähigen Schicht (51) oben auf der dielektrischen Schicht und der Zugangsstel­ le (42) zu dem vergrabenen Kontakt, die dadurch in Abhängigkeit von der bestehenden Topologie die wellenformähnliche Topologie annimmt, wobei die dritte leitfähige Schicht (51) bei den ausgerichte­ ten vergrabenen Kontaktstellen (42) Kontakt zu den Speicherknotenanschlüssen herstellt;
  • - Entfernen eines Teils der ersten leitfähigen Schicht (51) unter Bildung einer halbplanaren Oberfläche der ersten leitfähigen Schicht (51);
  • - Bilden einer zweiten dielektrischen Schicht (52) oben auf der ersten leitfähigen Schicht (51);
  • - Bilden von dielektrischen Mustern (52) aus der zweiten dielektrischen Schicht (52), wobei die dielektrischen Muster (52) direkt über den Ziffern­ leitungen ausgerichtet sind;
  • - Bilden einer dritten dielektrischen Schicht (71) oben auf den dielektrischen Mustern (72) und den freiliegenden Bereichen der ersten leitfähigen Schicht (51);
  • - Bilden dielektrischer Abstandselemente (71) be­ nachbart den dielektrischen Mustern (52) aus der dritten dielektrischen Schicht (71), wobei durch das Ätzen der Abstandselemente ein Teil der ersten leitfähigen Schicht (51) wieder freigelegt wird;
  • - Bilden einer zweiten leitfähigen Schicht (81) oben auf den dielektrischen Mustern (52) und den dielektrischen Abstandselementen (71), wobei die zweite leitfähige Schicht (81) an der Oberfläche der wieder freigelegten ersten leitfähigen Schicht (51) anhaftet;
  • - Maskieren und Ätzen der zweiten leitfähigen Schicht (81), wobei bei dem Ätzen das darunter­ liegende Dielektrikum (52) freigelegt wird;
  • - Entfernen des freigelegten darunterliegenden Dielektrikums (52) und der dielektrischen Abstands­ elemente (71) unter Freilegung eines Teils der ersten leitfähigen Schicht (51);
  • - Entfernen eines Teils der freigelegten ersten leitfähigen Schicht (51) unter Schaffung einzelner leitfähiger Speicherknotenplatten (101) mit I-för­ migem Querschnitt;
  • - Bilden einer Zellen-Dielektrikum-Schicht (111) angrenzend an sowie erstreckungsgleich mit der Speicherknotenplatte (101); und durch
  • - Bilden einer dritten leitfähigen Schicht (112) angrenzend an sowie erstreckungsgleich mit der Zellen-Dielektrikum-Schicht (111) zur Bildung einer Zellenplatte (112) des Speicherkondensators.
12. Verfahren nach Anspruch 11, dadurch gekenn­ zeichnet, daß es sich bei der ersten (41), der zweiten (52) und der dritten (71) dielektrischen Schicht um Oxidschichten handelt.
13. Verfahren nach Anspruch 5 und 11, dadurch gekennzeichnet, daß alle vergrabenen Kontakte selbstausgerichtet sind.
14. Verfahren nach einem der Ansprüche 11 bis 13, dadurch gekennzeichnet, daß die erste (51), die zweite (81) und die dritte (112) leifähige Schicht aus dotiertem Polysilizium bestehen.
15. Verfahren nach Anspruch 10 und 14, dadurch gekennzeichnet, daß das dotierte Polysilizium durch chemische Gasphasenabscheidung niedergeschlagen wird.
16. Verfahren nach Anspruch 5 und 11, dadurch gekennzeichnet, daß alle dielektrischen Schichten durch chemische Gasphasenabscheidung niedergeschla­ gen werden.
17. Verfahren nach Anspruch 5 und 11, dadurch gekennzeichnet, daß die Zellen-Dielektrikum-Schicht (111) aus der im wesentlichen aus Nitrid, oxidier­ tem Nitrid, Ta2O5, oxidiertem Ta2O5 und SrTiO3 bestehenden Gruppe ausgewählt wird.
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