JP2003100769A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 セルフアラインで形成し得る低抵抗なコンタ
クトを備え、かつトランジスタ特性が劣化しにくい半導
体装置を提供する。 【解決手段】 半導体基板１０１中に少なくとも一対の
不純物領域１０７を有する半導体装置であって、不純物
領域１０７上に形成されたシリコン１０８と、半導体基
板１０１上の不純物領域１０７間に形成されたゲート酸
化膜１０２と、ゲート酸化膜１０２上に形成されたゲー
ト電極と、ゲート電極上に形成された第１のシリコン窒
化膜１０５と、ゲート電極の側面に形成されたシリコン
酸化膜１０６と、シリコン１０８の上面の一部であっ
て、かつシリコン酸化膜１０６の側面に形成された第２
のシリコン窒化膜１０９と、シリコン１０８上に形成さ
れたタングステン１１４とを有する。
クトを備え、かつトランジスタ特性が劣化しにくい半導
体装置を提供する。 【解決手段】 半導体基板１０１中に少なくとも一対の
不純物領域１０７を有する半導体装置であって、不純物
領域１０７上に形成されたシリコン１０８と、半導体基
板１０１上の不純物領域１０７間に形成されたゲート酸
化膜１０２と、ゲート酸化膜１０２上に形成されたゲー
ト電極と、ゲート電極上に形成された第１のシリコン窒
化膜１０５と、ゲート電極の側面に形成されたシリコン
酸化膜１０６と、シリコン１０８の上面の一部であっ
て、かつシリコン酸化膜１０６の側面に形成された第２
のシリコン窒化膜１０９と、シリコン１０８上に形成さ
れたタングステン１１４とを有する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関する。特に、シリコンの選択成長技術と
セルフアラインによるコンタクト形成技術を用いて高密
度で配列されるトランジスタ及びその製造方法に関す
る。
の製造方法に関する。特に、シリコンの選択成長技術と
セルフアラインによるコンタクト形成技術を用いて高密
度で配列されるトランジスタ及びその製造方法に関す
る。
【０００２】
【従来の技術】半導体装置の高密度化を達成するため
に、近年、素子の微細化が進んでいる。これと同時に、
コンタクトと下層配線のマスク位置合わせマージンを縮
小して一層の高密度化を達成しようとしている。
に、近年、素子の微細化が進んでいる。これと同時に、
コンタクトと下層配線のマスク位置合わせマージンを縮
小して一層の高密度化を達成しようとしている。
【０００３】コンタクトと下層配線のマスク位置合わせ
マージンを縮小する方法として、セルフアラインによる
コンタクトの形成技術が挙げられる。この技術の一つと
して、下層配線をシリコン窒化膜で覆い、層間絶縁膜を
構成するシリコン酸化膜と下層配線を保護するシリコン
窒化膜とのエッチング選択比の大きなエッチング方法を
用いてコンタクトを開孔する方法が挙げられる。
マージンを縮小する方法として、セルフアラインによる
コンタクトの形成技術が挙げられる。この技術の一つと
して、下層配線をシリコン窒化膜で覆い、層間絶縁膜を
構成するシリコン酸化膜と下層配線を保護するシリコン
窒化膜とのエッチング選択比の大きなエッチング方法を
用いてコンタクトを開孔する方法が挙げられる。
【０００４】この技術の一例として、特開平９−２１３
９４９号公報中に従来技術として開示されている。図７
（ａ）ないし（ｅ）を参照して、この従来のセルフアラ
インによるコンタクト形成技術を説明する。
９４９号公報中に従来技術として開示されている。図７
（ａ）ないし（ｅ）を参照して、この従来のセルフアラ
インによるコンタクト形成技術を説明する。
【０００５】まず、図７（ａ）に示すように、半導体基
板１上にゲート酸化膜２を形成する。その後、多結晶シ
リコン膜３及びシリコン窒化膜２４を順次成膜し、フォ
トリソグラフィー技術及び異方性ドライエッチング技術
を用いて不要部分を除去することによって、シリコン窒
化膜２４を積層する多結晶シリコン膜３から成るゲート
電極を形成する。次にイオン注入技術を用いて半導体基
板１上に低濃度不純物領域１０を形成する。
板１上にゲート酸化膜２を形成する。その後、多結晶シ
リコン膜３及びシリコン窒化膜２４を順次成膜し、フォ
トリソグラフィー技術及び異方性ドライエッチング技術
を用いて不要部分を除去することによって、シリコン窒
化膜２４を積層する多結晶シリコン膜３から成るゲート
電極を形成する。次にイオン注入技術を用いて半導体基
板１上に低濃度不純物領域１０を形成する。
【０００６】次に、図７（ｂ）に示すように、シリコン
窒化膜５を全面に成膜する。
窒化膜５を全面に成膜する。
【０００７】次に、図７（ｃ）に示すように、異方性ド
ライエッチング技術を用いてシリコン窒化膜５の一部を
エッチバックし、ゲート電極の側壁部にのみ側壁膜６を
残留形成する。その後、イオン注入技術を用いて高濃度
不純物領域１１を形成する。
ライエッチング技術を用いてシリコン窒化膜５の一部を
エッチバックし、ゲート電極の側壁部にのみ側壁膜６を
残留形成する。その後、イオン注入技術を用いて高濃度
不純物領域１１を形成する。
【０００８】続いて、図７（ｄ）に示すように、シリコ
ン酸化膜から成る層間絶縁膜７を全面に形成し、フォト
リソグラフィー技術及び異方性ドライエッチング技術を
用いて不要部分を除去することによってコンタクト孔８
を開口する。
ン酸化膜から成る層間絶縁膜７を全面に形成し、フォト
リソグラフィー技術及び異方性ドライエッチング技術を
用いて不要部分を除去することによってコンタクト孔８
を開口する。
【０００９】この異方性ドライエッチング技術は、シリ
コン酸化膜のエッチングレートに比べてシリコン窒化膜
のエッチングレートが小さい条件、いわゆるエッチング
選択比の大きな条件を用いる。
コン酸化膜のエッチングレートに比べてシリコン窒化膜
のエッチングレートが小さい条件、いわゆるエッチング
選択比の大きな条件を用いる。
【００１０】これによって、コンタクト孔８の上部開口
寸法が隣り合うゲート電極のそれぞれの側壁膜６同士の
間隔より大きい場合であっても、ゲート電極はシリコン
窒化膜２４及び側壁膜６によって保護され、ゲート電極
とこの後形成される配線層９とが電気的にショートする
ことはない。
寸法が隣り合うゲート電極のそれぞれの側壁膜６同士の
間隔より大きい場合であっても、ゲート電極はシリコン
窒化膜２４及び側壁膜６によって保護され、ゲート電極
とこの後形成される配線層９とが電気的にショートする
ことはない。
【００１１】次に、図７（ｅ）に示すように、全面に導
電膜を成膜し、フォトリソグラフィー技術及び異方性ド
ライエッチング技術を用いて不要部分を除去することに
よって配線層９を形成する。
電膜を成膜し、フォトリソグラフィー技術及び異方性ド
ライエッチング技術を用いて不要部分を除去することに
よって配線層９を形成する。
【００１２】しかしながら、この技術ではゲート電極の
側壁膜６としてホットエレクトロンをトラップし易いシ
リコン窒化膜を用いるため、トランジスタ特性が劣化し
やすいという問題があった。この問題を解決する手段
が、同公開公報（特開平９−２１３９４９号）に開示さ
れている。図８（ａ）ないし（ｇ）を参照して、この技
術を説明する。
側壁膜６としてホットエレクトロンをトラップし易いシ
リコン窒化膜を用いるため、トランジスタ特性が劣化し
やすいという問題があった。この問題を解決する手段
が、同公開公報（特開平９−２１３９４９号）に開示さ
れている。図８（ａ）ないし（ｇ）を参照して、この技
術を説明する。
【００１３】まず、図８（ａ）に示すように、半導体基
板１上にゲート酸化膜２を形成する。その後、多結晶シ
リコン膜３及びシリコン窒化膜４を順次成膜し、フォト
リソグラフィー技術及び異方性ドライエッチング技術を
用いて不要部分を除去することによって、シリコン窒化
膜４を積層する多結晶シリコン膜３から成るゲート電極
を形成する。次にイオン注入技術を用いて半導体基板１
上に低濃度不純物領域１０を形成する。
板１上にゲート酸化膜２を形成する。その後、多結晶シ
リコン膜３及びシリコン窒化膜４を順次成膜し、フォト
リソグラフィー技術及び異方性ドライエッチング技術を
用いて不要部分を除去することによって、シリコン窒化
膜４を積層する多結晶シリコン膜３から成るゲート電極
を形成する。次にイオン注入技術を用いて半導体基板１
上に低濃度不純物領域１０を形成する。
【００１４】次に、図８（ｂ）に示すように、シリコン
酸化膜１２を全面に成膜する。
酸化膜１２を全面に成膜する。
【００１５】次に、図８（ｃ）に示すように、異方性ド
ライエッチング技術を用いてシリコン酸化膜１２の一部
をエッチバックし、ゲート電極を構成する多結晶シリコ
ン膜３の側壁部にのみ第１の側壁膜１３を残留形成す
る。
ライエッチング技術を用いてシリコン酸化膜１２の一部
をエッチバックし、ゲート電極を構成する多結晶シリコ
ン膜３の側壁部にのみ第１の側壁膜１３を残留形成す
る。
【００１６】この異方性ドライエッチング技術は、シリ
コン酸化膜とシリコン窒化膜のエッチング選択比の大き
な条件を用いる。その結果、エッチング時間を調節する
ことで第１の側壁膜１３の高さを多結晶シリコン膜３と
同程度にしながらも、多結晶シリコン膜３上のシリコン
窒化膜４の膜厚が大きく減少することはない。その後、
イオン注入技術を用いて高濃度不純物領域１１を形成す
る。
コン酸化膜とシリコン窒化膜のエッチング選択比の大き
な条件を用いる。その結果、エッチング時間を調節する
ことで第１の側壁膜１３の高さを多結晶シリコン膜３と
同程度にしながらも、多結晶シリコン膜３上のシリコン
窒化膜４の膜厚が大きく減少することはない。その後、
イオン注入技術を用いて高濃度不純物領域１１を形成す
る。
【００１７】続いて、図８（ｄ）に示すように、シリコ
ン窒化膜１５を第１の側壁膜１３の膜厚と同程度の膜厚
で全面に成膜する。
ン窒化膜１５を第１の側壁膜１３の膜厚と同程度の膜厚
で全面に成膜する。
【００１８】次に、図８（ｅ）に示すように、異方性ド
ライエッチング技術を用いてシリコン窒化膜１５の一部
をエッチバックし、ゲート電極上のシリコン窒化膜４及
びゲート電極を構成する多結晶シリコン膜３の側壁部に
のみ第２の側壁膜１６を残留形成する。この時、第１の
側壁膜１３の側面にはシリコン窒化膜１５が残留しない
ようにエッチング時間を調節する。
ライエッチング技術を用いてシリコン窒化膜１５の一部
をエッチバックし、ゲート電極上のシリコン窒化膜４及
びゲート電極を構成する多結晶シリコン膜３の側壁部に
のみ第２の側壁膜１６を残留形成する。この時、第１の
側壁膜１３の側面にはシリコン窒化膜１５が残留しない
ようにエッチング時間を調節する。
【００１９】次に、図８（ｆ）に示すように、シリコン
酸化膜から成る層間絶縁膜７を全面に形成し、フォトリ
ソグラフィー技術及び異方性ドライエッチング技術を用
いて不要部分を除去することによってコンタクト孔８を
開口する。
酸化膜から成る層間絶縁膜７を全面に形成し、フォトリ
ソグラフィー技術及び異方性ドライエッチング技術を用
いて不要部分を除去することによってコンタクト孔８を
開口する。
【００２０】この異方性ドライエッチング技術は、シリ
コン酸化膜とシリコン窒化膜のエッチング選択比の大き
な条件を用いる。これによって、コンタクト孔８の上部
開口寸法が隣り合うゲート電極のそれぞれの側壁膜６同
士の間隔より大きい場合であっても、ゲート電極はシリ
コン窒化膜４及び第１の側壁膜１３及び第２の側壁膜１
６によって保護され、ゲート電極とこの後形成される配
線層９とが電気的にショートすることはない。
コン酸化膜とシリコン窒化膜のエッチング選択比の大き
な条件を用いる。これによって、コンタクト孔８の上部
開口寸法が隣り合うゲート電極のそれぞれの側壁膜６同
士の間隔より大きい場合であっても、ゲート電極はシリ
コン窒化膜４及び第１の側壁膜１３及び第２の側壁膜１
６によって保護され、ゲート電極とこの後形成される配
線層９とが電気的にショートすることはない。
【００２１】次に、図８（ｇ）に示すように、全面に導
電膜を成膜し、フォトリソグラフィー技術及び異方性ド
ライエッチング技術を用いて不要部分を除去することに
よって配線層９を形成する。
電膜を成膜し、フォトリソグラフィー技術及び異方性ド
ライエッチング技術を用いて不要部分を除去することに
よって配線層９を形成する。
【００２２】この技術を用いると、ゲート電極の側面に
形成される第１の側壁膜１３及び第２の側壁膜１６が、
ゲート電極を構成する多結晶シリコン膜３とこの後に形
成される配線層９との間に介在するため、コンタクト孔
８の上部開口寸法が隣り合うゲート電極のそれぞれの側
壁膜同士の間隔より大きい場合であっても、ゲート電極
と配線層が電気的にショートすることはない。
形成される第１の側壁膜１３及び第２の側壁膜１６が、
ゲート電極を構成する多結晶シリコン膜３とこの後に形
成される配線層９との間に介在するため、コンタクト孔
８の上部開口寸法が隣り合うゲート電極のそれぞれの側
壁膜同士の間隔より大きい場合であっても、ゲート電極
と配線層が電気的にショートすることはない。
【００２３】また、ゲート電極の側壁膜下部はシリコン
酸化膜で形成されているため、シリコン窒化膜の場合と
比較してホットキャリアをトラップしにくい。従って、
トランジスタ特性が劣化しやすいという問題は生じな
い。
酸化膜で形成されているため、シリコン窒化膜の場合と
比較してホットキャリアをトラップしにくい。従って、
トランジスタ特性が劣化しやすいという問題は生じな
い。
【００２４】
【発明が解決しようとする課題】上記ゲート電極の第２
の側壁膜１６を形成する際、第１の側壁膜１３の側面に
成長したシリコン窒化膜１５が完全に無くなるまでエッ
チバックしなければならない。しかしながら、実際はシ
リコン窒化膜１５の膜厚のばらつきや、エッチバック時
の異方性ドライエッチング速度のばらつきなどが原因
で、第１の側壁膜１３の側面にシリコン窒化膜１５の一
部が残留してしまう可能性がある。
の側壁膜１６を形成する際、第１の側壁膜１３の側面に
成長したシリコン窒化膜１５が完全に無くなるまでエッ
チバックしなければならない。しかしながら、実際はシ
リコン窒化膜１５の膜厚のばらつきや、エッチバック時
の異方性ドライエッチング速度のばらつきなどが原因
で、第１の側壁膜１３の側面にシリコン窒化膜１５の一
部が残留してしまう可能性がある。
【００２５】この場合、コンタクト孔８の底部の寸法が
予定よりも小さくなり、コンタクト抵抗が上昇して動作
に不具合をきたすという問題がある。
予定よりも小さくなり、コンタクト抵抗が上昇して動作
に不具合をきたすという問題がある。
【００２６】また、シリコン窒化膜１５をエッチバック
する際に高濃度不純物領域１１の表面が長時間エッチバ
ック雰囲気にさらされ、エッチングダメージを受けてト
ランジスタ特性が劣化するという課題がある。
する際に高濃度不純物領域１１の表面が長時間エッチバ
ック雰囲気にさらされ、エッチングダメージを受けてト
ランジスタ特性が劣化するという課題がある。
【００２７】また、第１の側壁膜１３はシリコン酸化膜
で形成されているため、配線層を形成する前にコンタク
ト底部に形成された自然酸化膜を除去する目的のフッ酸
薬液処理工程において、第１の側壁膜１３までもがエッ
チングされて多結晶シリコン膜３と配線層９がショート
する可能性が生じるという問題がある。
で形成されているため、配線層を形成する前にコンタク
ト底部に形成された自然酸化膜を除去する目的のフッ酸
薬液処理工程において、第１の側壁膜１３までもがエッ
チングされて多結晶シリコン膜３と配線層９がショート
する可能性が生じるという問題がある。
【００２８】また、製品によってはトランジスタのソー
ス・ドレイン領域として低濃度不純物領域１０のみを使
用し、高濃度不純物領域１１を形成しないものがある。
例えば、ダイナミックランダムアクセスメモリ、いわゆ
るＤＲＡＭはこのような構造を採用する場合が多い。ソ
ース・ドレイン領域を構成するＮ−型低濃度不純物領域
１０とＰウェル領域とのＰＮ接合部における逆方向リー
ク電流量を減らすことが目的である。
ス・ドレイン領域として低濃度不純物領域１０のみを使
用し、高濃度不純物領域１１を形成しないものがある。
例えば、ダイナミックランダムアクセスメモリ、いわゆ
るＤＲＡＭはこのような構造を採用する場合が多い。ソ
ース・ドレイン領域を構成するＮ−型低濃度不純物領域
１０とＰウェル領域とのＰＮ接合部における逆方向リー
ク電流量を減らすことが目的である。
【００２９】このような構造の場合、配線層９に金属材
料を使用することは困難である。それは、配線層９と低
濃度不純物領域１０との間に金属とシリコンの化合物で
あるシリサイド層が形成された場合、ＰＮ接合部に生じ
る空乏層はＮ−側に大きく延び、シリサイド層が空乏層
内に取り込まれるからである。
料を使用することは困難である。それは、配線層９と低
濃度不純物領域１０との間に金属とシリコンの化合物で
あるシリサイド層が形成された場合、ＰＮ接合部に生じ
る空乏層はＮ−側に大きく延び、シリサイド層が空乏層
内に取り込まれるからである。
【００３０】シリサイド層は生成結合中心、いわゆるＧ
Ｒセンターとなり得るため、逆方向リーク電流量を増加
させてしまうという課題が生じる。配線層９と低濃度不
純物領域１０との間にシリサイド層を形成しないよう、
配線層９を多結晶シリコンで形成する手段もある。この
場合、金属配線層の場合と比較するとコンタクト抵抗が
増加するという課題が生じる。
Ｒセンターとなり得るため、逆方向リーク電流量を増加
させてしまうという課題が生じる。配線層９と低濃度不
純物領域１０との間にシリサイド層を形成しないよう、
配線層９を多結晶シリコンで形成する手段もある。この
場合、金属配線層の場合と比較するとコンタクト抵抗が
増加するという課題が生じる。
【００３１】そこで、本発明は、上記従来技術の問題点
に鑑みて成されたものであり、その目的とするところ
は、セルフアラインで形成し得る低抵抗なコンタクトを
備え、かつトランジスタの特性が劣化しにくい半導体装
置およびその製造方法を提供することにある。
に鑑みて成されたものであり、その目的とするところ
は、セルフアラインで形成し得る低抵抗なコンタクトを
備え、かつトランジスタの特性が劣化しにくい半導体装
置およびその製造方法を提供することにある。
【００３２】
【課題を解決するための手段】本発明では、半導体基板
中に少なくとも一対の不純物領域を有する半導体装置で
あって、上記不純物領域上に形成されたシリコン層と、
上記半導体基板上の不純物領域間に形成されたゲート絶
縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲ
ート電極上に形成された第１のシリコン窒化膜と、ゲー
ト電極の側面に形成されたシリコン酸化膜と、シリコン
層の上面の一部であって、かつシリコン酸化膜の側面に
形成された第２のシリコン窒化膜と、シリコン層上に形
成された導電層とを有する。
中に少なくとも一対の不純物領域を有する半導体装置で
あって、上記不純物領域上に形成されたシリコン層と、
上記半導体基板上の不純物領域間に形成されたゲート絶
縁膜と、ゲート絶縁膜上に形成されたゲート電極と、ゲ
ート電極上に形成された第１のシリコン窒化膜と、ゲー
ト電極の側面に形成されたシリコン酸化膜と、シリコン
層の上面の一部であって、かつシリコン酸化膜の側面に
形成された第２のシリコン窒化膜と、シリコン層上に形
成された導電層とを有する。
【００３３】ここで、前記ゲート電極は、多結晶シリコ
ン層と金属層または金属シリサイド層とから成ることが
好ましい。
ン層と金属層または金属シリサイド層とから成ることが
好ましい。
【００３４】この場合、前記シリコン酸化膜と第２のシ
リコン窒化膜とで、二重のサイドウォールスペーサを構
成する。
リコン窒化膜とで、二重のサイドウォールスペーサを構
成する。
【００３５】このような構成の下、前記シリコン層とゲ
ート電極とは、前記シリコン酸化膜のみで絶縁されてお
り、かつ前記第２のシリコン窒化膜の下端は、前記シリ
コン層の上面に接している。
ート電極とは、前記シリコン酸化膜のみで絶縁されてお
り、かつ前記第２のシリコン窒化膜の下端は、前記シリ
コン層の上面に接している。
【００３６】そして、前記導電層とゲート電極とは、前
記第１のシリコン窒化膜と前記サイドウォールスペーサ
とで絶縁されている。
記第１のシリコン窒化膜と前記サイドウォールスペーサ
とで絶縁されている。
【００３７】前記導電層とシリコン層との間には、チタ
ンシリサイド層が介在することが望ましい。
ンシリサイド層が介在することが望ましい。
【００３８】また、前記シリコン層は、前記不純物領域
の近傍に形成された空乏層が前記チタンシリサイド層に
達することを防止するように作用する。
の近傍に形成された空乏層が前記チタンシリサイド層に
達することを防止するように作用する。
【００３９】また、本発明では、半導体基板を有する半
導体装置の製造方法であって、上記半導体基板上にゲー
ト絶縁膜を形成し、ゲート絶縁膜上にゲート電極を形成
し、ゲート電極上に第１のシリコン窒化膜を形成し、ゲ
ート電極の側面にシリコン酸化膜を形成し、上記半導体
基板内のゲート電極の両側に不純物領域を形成し、不純
物領域上にシリコン層を形成し、シリコン層の上面の一
部であって、かつシリコン酸化膜の側面に第２のシリコ
ン窒素化膜を形成し、シリコン層上に導電層を形成す
る。
導体装置の製造方法であって、上記半導体基板上にゲー
ト絶縁膜を形成し、ゲート絶縁膜上にゲート電極を形成
し、ゲート電極上に第１のシリコン窒化膜を形成し、ゲ
ート電極の側面にシリコン酸化膜を形成し、上記半導体
基板内のゲート電極の両側に不純物領域を形成し、不純
物領域上にシリコン層を形成し、シリコン層の上面の一
部であって、かつシリコン酸化膜の側面に第２のシリコ
ン窒素化膜を形成し、シリコン層上に導電層を形成す
る。
【００４０】好ましくは、前記ゲート電極は、前記ゲー
ト絶縁膜上に形成された多結晶シリコン層と、多結晶シ
リコン層上に形成された金属層または金属シリサイド層
とから成る。
ト絶縁膜上に形成された多結晶シリコン層と、多結晶シ
リコン層上に形成された金属層または金属シリサイド層
とから成る。
【００４１】この場合、前記シリコン層は、選択エピタ
キシャル成長法により、前記不純物領域上に選択成長す
ることにより形成されるこをが好ましい。
キシャル成長法により、前記不純物領域上に選択成長す
ることにより形成されるこをが好ましい。
【００４２】また、前記シリコン層上にチタン窒化チタ
ン積層膜を形成し、熱処理を施すことによりチタンシリ
サイド層を形成することが望ましい。
ン積層膜を形成し、熱処理を施すことによりチタンシリ
サイド層を形成することが望ましい。
【００４３】ここで、前記シリコン層は、前記不純物領
域の近傍に形成された空乏層が前記チタンシリサイド層
に達することを防止するように作用する。
域の近傍に形成された空乏層が前記チタンシリサイド層
に達することを防止するように作用する。
【００４４】また、前記シリコン酸化膜と第２のシリコ
ン窒化膜とで、二重のサイドウォールスペーサを構成す
る。
ン窒化膜とで、二重のサイドウォールスペーサを構成す
る。
【００４５】好ましくは、前記不純物領域の端と前記サ
イドウォールスペーサを構成する第２のシリコン窒化膜
との距離は、不純物領域端で発生するホットキャリアが
第２のシリコン窒化膜にトラップされないような距離に
設定されている。
イドウォールスペーサを構成する第２のシリコン窒化膜
との距離は、不純物領域端で発生するホットキャリアが
第２のシリコン窒化膜にトラップされないような距離に
設定されている。
【００４６】さらに、本発明では、半導体基板を有する
半導体装置の製造方法であって、半導体基板上にゲート
絶縁膜を形成し、半導体基板全面に多結晶シリコン膜と
金属層または金属シリサイド膜と第１のシリコン窒化膜
とを順次成膜し、リソグラフィー及び異方性ドライエッ
チングにより不要部分を除去してゲート電極を形成し、
酸化雰囲気中で少なくとも多結晶シリコン膜の側面を酸
化し、異方性ドライエッチングにより酸化膜をエッチバ
ックしてシリコン基板表面を露出させ、イオン注入法に
てトランジスタのソース／ドレイン領域を形成し、シリ
コンの選択成長技術を用いてソース／ドレイン領域上に
シリコン層を成長させ、全面に第２のシリコン窒化膜を
成長させ、異方性ドライエッチングにより第２のシリコ
ン窒化膜をエッチバックして選択成長したシリコン層を
露出させ、シリコン酸化膜から成る層間絶縁膜を形成
し、リソグラフィー及びドライエッチングによりコンタ
クト孔を開口する。
半導体装置の製造方法であって、半導体基板上にゲート
絶縁膜を形成し、半導体基板全面に多結晶シリコン膜と
金属層または金属シリサイド膜と第１のシリコン窒化膜
とを順次成膜し、リソグラフィー及び異方性ドライエッ
チングにより不要部分を除去してゲート電極を形成し、
酸化雰囲気中で少なくとも多結晶シリコン膜の側面を酸
化し、異方性ドライエッチングにより酸化膜をエッチバ
ックしてシリコン基板表面を露出させ、イオン注入法に
てトランジスタのソース／ドレイン領域を形成し、シリ
コンの選択成長技術を用いてソース／ドレイン領域上に
シリコン層を成長させ、全面に第２のシリコン窒化膜を
成長させ、異方性ドライエッチングにより第２のシリコ
ン窒化膜をエッチバックして選択成長したシリコン層を
露出させ、シリコン酸化膜から成る層間絶縁膜を形成
し、リソグラフィー及びドライエッチングによりコンタ
クト孔を開口する。
【００４７】
【発明の実施の形態】まず、本発明の半導体装置（電界
効果トランジスタ）の構成を図１及び図２により説明す
る。ここで、図１は、半導体装置の断面図であり、図２
はその平面図である。
効果トランジスタ）の構成を図１及び図２により説明す
る。ここで、図１は、半導体装置の断面図であり、図２
はその平面図である。
【００４８】本発明の半導体装置（電界効果トランジス
タ）は、半導体基板１０１上にゲート絶縁膜１０２を挟
んだ多結晶シリコン１０３及びタングステンシリサイド
１０４から成るゲート電極と、不純物領域１０７と、不
純物領域１０７上にのみ選択成長したシリコン（シリコ
ン層）１０８を有する。
タ）は、半導体基板１０１上にゲート絶縁膜１０２を挟
んだ多結晶シリコン１０３及びタングステンシリサイド
１０４から成るゲート電極と、不純物領域１０７と、不
純物領域１０７上にのみ選択成長したシリコン（シリコ
ン層）１０８を有する。
【００４９】このような構成の下、トランジスタのゲー
ト電極側面の全部もしくは一部にシリコン酸化膜１０６
及び第２のシリコン窒化膜１０９から成る２重のサイド
ウォールスペーサを有し、選択成長したシリコン１０８
とゲート電極はサイドウォールスペーサを構成するシリ
コン酸化膜１０６のみで絶縁されており、サイドウォー
ルスペーサを構成する第２のシリコン窒化膜１０９の下
端は選択成長したシリコン１０８の上面に接している。
ト電極側面の全部もしくは一部にシリコン酸化膜１０６
及び第２のシリコン窒化膜１０９から成る２重のサイド
ウォールスペーサを有し、選択成長したシリコン１０８
とゲート電極はサイドウォールスペーサを構成するシリ
コン酸化膜１０６のみで絶縁されており、サイドウォー
ルスペーサを構成する第２のシリコン窒化膜１０９の下
端は選択成長したシリコン１０８の上面に接している。
【００５０】さらに、コンタクトホール（コンタクト
孔）１１１を充填する導電性材料（タングステン）１１
４とゲート電極とは、ゲート電極上方に形成された第１
のシリコン窒化膜１０５とサイドウォールスペーサとで
絶縁されている。
孔）１１１を充填する導電性材料（タングステン）１１
４とゲート電極とは、ゲート電極上方に形成された第１
のシリコン窒化膜１０５とサイドウォールスペーサとで
絶縁されている。
【００５１】さらに、第１のシリコン窒化膜上には、シ
リコン酸化膜１１０が形成されており、タングステン１
１４は、チタン／窒化チタン積層膜１１２で覆われてい
る。また、タングステン１１４とシリコン１０８との間
には、チタンシリサイド層１１３が介在している。
リコン酸化膜１１０が形成されており、タングステン１
１４は、チタン／窒化チタン積層膜１１２で覆われてい
る。また、タングステン１１４とシリコン１０８との間
には、チタンシリサイド層１１３が介在している。
【００５２】次に、本発明の第１の実施例を図３（ａ）
ないし図３（ｆ）の工程順断面図を用いて説明する。こ
こで、図４（ａ）ないし図４（ｆ）は、図３（ａ）ない
し図３（ｆ）の工程順断面図に相当する工程順平面図で
ある。
ないし図３（ｆ）の工程順断面図を用いて説明する。こ
こで、図４（ａ）ないし図４（ｆ）は、図３（ａ）ない
し図３（ｆ）の工程順断面図に相当する工程順平面図で
ある。
【００５３】図３（ａ）に示すように、半導体基板１０
１の表面を５ｎｍの厚さに熱酸化し、ゲート酸化膜１０
２を形成する。その後、ＣＶＤ法によってリンを含んだ
多結晶シリコン膜１０３を１００ｎｍ成長し、引き続
き、タングステンシリサイド１０４をＣＶＤ法またはス
パッタ法を用いて１００ｎｍ成長する。
１の表面を５ｎｍの厚さに熱酸化し、ゲート酸化膜１０
２を形成する。その後、ＣＶＤ法によってリンを含んだ
多結晶シリコン膜１０３を１００ｎｍ成長し、引き続
き、タングステンシリサイド１０４をＣＶＤ法またはス
パッタ法を用いて１００ｎｍ成長する。
【００５４】その後、第１のシリコン窒化膜１０５をＣ
ＶＤ法によって１００ｎｍ成長する。フォトリソグラフ
ィー技術及び異方性ドライエッチング技術を用いて、第
１のシリコン窒化膜１０５及びタングステンシリサイド
１０４及び多結晶シリコン膜１０３の不要部分を除去
し、ゲート電極を形成する。
ＶＤ法によって１００ｎｍ成長する。フォトリソグラフ
ィー技術及び異方性ドライエッチング技術を用いて、第
１のシリコン窒化膜１０５及びタングステンシリサイド
１０４及び多結晶シリコン膜１０３の不要部分を除去
し、ゲート電極を形成する。
【００５５】次に、図３（ｂ）に示すように、熱酸化法
を用いてパターニングされた多結晶シリコン膜１０３及
びパターニングされたタングステンシリサイド１０４の
側面を酸化して１０ｎｍ程度のシリコン酸化膜１０６を
形成する。
を用いてパターニングされた多結晶シリコン膜１０３及
びパターニングされたタングステンシリサイド１０４の
側面を酸化して１０ｎｍ程度のシリコン酸化膜１０６を
形成する。
【００５６】次に、異方性ドライエッチング技術を用い
て、ゲート電極間のシリコン基板１０１上に形成された
ゲート酸化膜１０２をエッチバックし、シリコン基板１
０１の表面を露出させる。その後、リンを３０ｋｅＶの
エネルギーで１Ｅ１３／ｃｍ ２イオン注入し、トランジ
スタのソース、ドレイン領域となる不純物領域１０７を
形成する。
て、ゲート電極間のシリコン基板１０１上に形成された
ゲート酸化膜１０２をエッチバックし、シリコン基板１
０１の表面を露出させる。その後、リンを３０ｋｅＶの
エネルギーで１Ｅ１３／ｃｍ ２イオン注入し、トランジ
スタのソース、ドレイン領域となる不純物領域１０７を
形成する。
【００５７】次に、図３（ｃ）に示すように、選択エピ
タキシャルシリコン成長技術を用い、不純物領域１０７
上にリンを１Ｅ２０／ｃｍ３含んだシリコン１０８を５
０ｎｍ程度選択成長する。
タキシャルシリコン成長技術を用い、不純物領域１０７
上にリンを１Ｅ２０／ｃｍ３含んだシリコン１０８を５
０ｎｍ程度選択成長する。
【００５８】続いて、図３（ｄ）に示すように、全面に
第２のシリコン窒化膜１０９をＣＶＤ法で成長する。こ
の膜厚はゲート電極間が埋設されない膜厚でなければな
らず、例えば、ゲート電極間隔が１５０ｎｍであったな
らば、第２のシリコン窒化膜１０９は５０ｎｍ程度とす
る。次に、異方性ドライエッチング技術を用いて選択成
長したシリコン１０８上に形成された第２のシリコン窒
化膜１０９をエッチバックし、シリコン１０８の表面を
露出させる。
第２のシリコン窒化膜１０９をＣＶＤ法で成長する。こ
の膜厚はゲート電極間が埋設されない膜厚でなければな
らず、例えば、ゲート電極間隔が１５０ｎｍであったな
らば、第２のシリコン窒化膜１０９は５０ｎｍ程度とす
る。次に、異方性ドライエッチング技術を用いて選択成
長したシリコン１０８上に形成された第２のシリコン窒
化膜１０９をエッチバックし、シリコン１０８の表面を
露出させる。
【００５９】次に、図３（ｅ）に示すように、ＣＶＤ法
によってシリコン酸化膜１１０を５００ｎｍ成膜し、Ｃ
ＭＰ法にて表面を平坦化する。次に、リソグラフィー技
術及び異方性ドライエッチング技術を用いてシリコン酸
化膜１１０の不要部分を除去し、コンタクト孔１１１を
形成する。
によってシリコン酸化膜１１０を５００ｎｍ成膜し、Ｃ
ＭＰ法にて表面を平坦化する。次に、リソグラフィー技
術及び異方性ドライエッチング技術を用いてシリコン酸
化膜１１０の不要部分を除去し、コンタクト孔１１１を
形成する。
【００６０】ここで、異方性ドライエッチングの条件と
して、シリコン酸化膜のエッチングレートよりもシリコ
ン窒化膜のエッチングレートが遅い条件を選択すること
によって、図３（ｅ）に示すようにコンタクト孔１１１
上部の寸法がゲート電極間隔より大きくても、ゲート電
極は第１のシリコン窒化膜１０５及び第２のシリコン窒
化膜１０９で覆われるため、ゲート電極の一部がコンタ
クト孔１１１の内部に露出することはない。
して、シリコン酸化膜のエッチングレートよりもシリコ
ン窒化膜のエッチングレートが遅い条件を選択すること
によって、図３（ｅ）に示すようにコンタクト孔１１１
上部の寸法がゲート電極間隔より大きくても、ゲート電
極は第１のシリコン窒化膜１０５及び第２のシリコン窒
化膜１０９で覆われるため、ゲート電極の一部がコンタ
クト孔１１１の内部に露出することはない。
【００６１】次に、図３（ｆ）に示すように、ＣＶＤ法
またはスパッタ法でチタンを１０ｎｍ、窒化チタンを１
０ｎｍ成長し、チタン／窒化チタン積層膜１１２を形成
する。その後、７００℃で３０秒間熱処理することによ
って、チタンとシリコンが反応してチタンシリサイド層
１１３が形成される。その後、ＣＶＤ法でタングステン
１１４を３００ｎｍ成膜し、引き続き、ＣＭＰ法でタン
グステン１１４及びチタン／窒化チタン積層膜１１２の
不要部分を除去する。
またはスパッタ法でチタンを１０ｎｍ、窒化チタンを１
０ｎｍ成長し、チタン／窒化チタン積層膜１１２を形成
する。その後、７００℃で３０秒間熱処理することによ
って、チタンとシリコンが反応してチタンシリサイド層
１１３が形成される。その後、ＣＶＤ法でタングステン
１１４を３００ｎｍ成膜し、引き続き、ＣＭＰ法でタン
グステン１１４及びチタン／窒化チタン積層膜１１２の
不要部分を除去する。
【００６２】次に、本発明の第２の実施例を図５（ａ）
ないし図５（ｇ）の工程順断面図を用いて説明する。図
６（ａ）ないし図６（ｇ）は図５（ａ）ないし図５
（ｇ）の工程順断面図に相当する工程順平面図である。
ないし図５（ｇ）の工程順断面図を用いて説明する。図
６（ａ）ないし図６（ｇ）は図５（ａ）ないし図５
（ｇ）の工程順断面図に相当する工程順平面図である。
【００６３】図５（ａ）に示すように、半導体基板１０
１の表面を５ｎｍの厚さに熱酸化し、ゲート酸化膜１０
２を形成する。その後、ＣＶＤ法によってリンを含んだ
多結晶シリコン膜１０３を１００ｎｍ成長し、引き続
き、タングステンシリサイド１０４をＣＶＤ法またはス
パッタ法を用いて１００ｎｍ成長する。
１の表面を５ｎｍの厚さに熱酸化し、ゲート酸化膜１０
２を形成する。その後、ＣＶＤ法によってリンを含んだ
多結晶シリコン膜１０３を１００ｎｍ成長し、引き続
き、タングステンシリサイド１０４をＣＶＤ法またはス
パッタ法を用いて１００ｎｍ成長する。
【００６４】その後、第１のシリコン窒化膜１０５をＣ
ＶＤ法によって１００ｎｍ成長する。フォトリソグラフ
ィー技術及び異方性ドライエッチング技術を用いて、第
１のシリコン窒化膜１０５及びタングステンシリサイド
１０４及び多結晶シリコン膜１０３の不要部分を除去
し、ゲート電極を形成する。
ＶＤ法によって１００ｎｍ成長する。フォトリソグラフ
ィー技術及び異方性ドライエッチング技術を用いて、第
１のシリコン窒化膜１０５及びタングステンシリサイド
１０４及び多結晶シリコン膜１０３の不要部分を除去
し、ゲート電極を形成する。
【００６５】次に、図５（ｂ）に示すように、熱酸化法
を用いてパターニングされた多結晶シリコン膜１０３及
びパターニングされたタングステンシリサイド１０４の
側面を酸化して１０ｎｍ程度のシリコン酸化膜１０６を
形成する。次に、異方性ドライエッチング技術を用いて
ゲート電極間のシリコン基板１０１上に形成されたゲー
ト酸化膜１０２をエッチバックし、シリコン基板１０１
表面を露出させる。その後、リンを３０ｋｅＶのエネル
ギーで１Ｅ１３／ｃｍ２イオン注入し、トランジスタの
ソース、ドレイン領域となる不純物領域１０７を形成す
る。
を用いてパターニングされた多結晶シリコン膜１０３及
びパターニングされたタングステンシリサイド１０４の
側面を酸化して１０ｎｍ程度のシリコン酸化膜１０６を
形成する。次に、異方性ドライエッチング技術を用いて
ゲート電極間のシリコン基板１０１上に形成されたゲー
ト酸化膜１０２をエッチバックし、シリコン基板１０１
表面を露出させる。その後、リンを３０ｋｅＶのエネル
ギーで１Ｅ１３／ｃｍ２イオン注入し、トランジスタの
ソース、ドレイン領域となる不純物領域１０７を形成す
る。
【００６６】続いて、図５（ｃ）に示すように、選択エ
ピタキシャルシリコン成長技術を用いて、不純物領域１
０７上にリンを１Ｅ２０／ｃｍ３含んだシリコン１０８
を５０ｎｍ程度選択成長する。
ピタキシャルシリコン成長技術を用いて、不純物領域１
０７上にリンを１Ｅ２０／ｃｍ３含んだシリコン１０８
を５０ｎｍ程度選択成長する。
【００６７】次に、図５（ｄ）に示すように、全面に第
２のシリコン窒化膜１０９をＣＶＤ法で成長する。この
膜厚はゲート電極間が埋設されない膜厚でなければなら
ず、例えば、ゲート電極間隔が１５０ｎｍであったなら
ば、第２のシリコン窒化膜１０９は５０ｎｍ程度とす
る。次に、ＣＶＤ法によってシリコン酸化膜１１０を５
００ｎｍ成膜し、ＣＭＰ法にて表面を平坦化する。
２のシリコン窒化膜１０９をＣＶＤ法で成長する。この
膜厚はゲート電極間が埋設されない膜厚でなければなら
ず、例えば、ゲート電極間隔が１５０ｎｍであったなら
ば、第２のシリコン窒化膜１０９は５０ｎｍ程度とす
る。次に、ＣＶＤ法によってシリコン酸化膜１１０を５
００ｎｍ成膜し、ＣＭＰ法にて表面を平坦化する。
【００６８】次に、図５（ｅ）に示すように、リソグラ
フィー技術及び異方性ドライエッチング技術を用いてシ
リコン酸化膜１１０の不要部分を除去する。異方性ドラ
イエッチングの条件として、シリコン酸化膜のエッチン
グレートよりもシリコン窒化膜のエッチングレートが遅
い条件を選択することによって、図５（ｅ）に示すよう
にコンタクト孔１１１上部寸法がゲート電極間隔より大
きくても、ゲート電極は第１のシリコン窒化膜１０５及
び第２のシリコン窒化膜１０９で覆われるため、ゲート
電極の一部が露出することはない。
フィー技術及び異方性ドライエッチング技術を用いてシ
リコン酸化膜１１０の不要部分を除去する。異方性ドラ
イエッチングの条件として、シリコン酸化膜のエッチン
グレートよりもシリコン窒化膜のエッチングレートが遅
い条件を選択することによって、図５（ｅ）に示すよう
にコンタクト孔１１１上部寸法がゲート電極間隔より大
きくても、ゲート電極は第１のシリコン窒化膜１０５及
び第２のシリコン窒化膜１０９で覆われるため、ゲート
電極の一部が露出することはない。
【００６９】次に、図５（ｆ）に示すように、異方性ド
ライエッチング技術を用いて選択成長したシリコン１０
８上に形成された第２のシリコン窒化膜１０９をエッチ
バックし、シリコン１０８表面を露出させる。
ライエッチング技術を用いて選択成長したシリコン１０
８上に形成された第２のシリコン窒化膜１０９をエッチ
バックし、シリコン１０８表面を露出させる。
【００７０】続いて、図５（ｇ）に示すように、ＣＶＤ
法またはスパッタ法でチタンを１０ｎｍ、窒化チタンを
１０ｎｍ成長し、チタン／窒化チタン積層膜１１２を形
成する。その後、７００℃で３０秒間熱処理することに
よって、チタンとシリコンが反応してチタンシリサイド
層１３が形成される。その後、ＣＶＤ法でタングステン
１１４を３００ｎｍ成膜し、引き続きＣＭＰ法でタング
ステン１１４及びチタン／窒化チタン積層膜１１２の不
要部分を除去する。
法またはスパッタ法でチタンを１０ｎｍ、窒化チタンを
１０ｎｍ成長し、チタン／窒化チタン積層膜１１２を形
成する。その後、７００℃で３０秒間熱処理することに
よって、チタンとシリコンが反応してチタンシリサイド
層１３が形成される。その後、ＣＶＤ法でタングステン
１１４を３００ｎｍ成膜し、引き続きＣＭＰ法でタング
ステン１１４及びチタン／窒化チタン積層膜１１２の不
要部分を除去する。
【００７１】ここで、上記実施例では、ゲート電極は、
多結晶シリコン１０３及びタングステンシリサイド１０
４から成っているが、本発明はこれに限定されず、多結
晶シリコン層と金属層または金属シリサイド層とから成
るものならば、それ以外の材料で構成しても良い。例え
ば、金属層としてはタングステンが挙げられ、他の金属
シリサイド層としてはチタンシリサイドが挙げられる。
多結晶シリコン１０３及びタングステンシリサイド１０
４から成っているが、本発明はこれに限定されず、多結
晶シリコン層と金属層または金属シリサイド層とから成
るものならば、それ以外の材料で構成しても良い。例え
ば、金属層としてはタングステンが挙げられ、他の金属
シリサイド層としてはチタンシリサイドが挙げられる。
【００７２】
【発明の効果】本発明によれば、通常ホットキャリアが
発生しやすいドレイン領域端と、シリコン窒化膜からな
るサイドウォールスペーサとの距離が大きいため、ホッ
トキャリアがサイドウォールスペーサにトラップされて
トランジスタ特性を劣化させるという問題は生じない。
発生しやすいドレイン領域端と、シリコン窒化膜からな
るサイドウォールスペーサとの距離が大きいため、ホッ
トキャリアがサイドウォールスペーサにトラップされて
トランジスタ特性を劣化させるという問題は生じない。
【００７３】また、本発明によれば、ＰＮ接合部に生じ
る空乏層はＮ−型の不純物領域の方向に大きく延びる
が、その上に形成したシリコンがリンを１Ｅ２０／ｃｍ
３含むＮ＋型なので空乏層の延びは抑制され、チタンシ
リサイド層に達することはない。このため、シリサイド
層が空乏層内に取り込まれることによる逆方向リーク電
流量が増加することはない。
る空乏層はＮ−型の不純物領域の方向に大きく延びる
が、その上に形成したシリコンがリンを１Ｅ２０／ｃｍ
３含むＮ＋型なので空乏層の延びは抑制され、チタンシ
リサイド層に達することはない。このため、シリサイド
層が空乏層内に取り込まれることによる逆方向リーク電
流量が増加することはない。
【図１】本発明の半導体装置の断面図である。
【図２】本発明の半導体装置の平面図である。
【図３】（ａ）ないし（ｆ）は、本発明の第１の実施例
を示す工程順断面図である。
を示す工程順断面図である。
【図４】（ａ）ないし（ｆ）は、図３（ａ）ないし図３
（ｆ）の工程順断面図に相当する工程順平面図である。
（ｆ）の工程順断面図に相当する工程順平面図である。
【図５】（ａ）ないし（ｇ）は、本発明の第２の実施例
を示す工程順断面図である。
を示す工程順断面図である。
【図６】（ａ）ないし（ｇ）は、図５（ａ）ないし図５
（ｇ）の工程順断面図に相当する工程順平面図である。
（ｇ）の工程順断面図に相当する工程順平面図である。
【図７】（ａ）ないし（ｅ）は、従来のセルフアライン
によるコンタクト形成技術を説明する工程順断面図であ
る。
によるコンタクト形成技術を説明する工程順断面図であ
る。
【図８】（ａ）ないし（ｇ）は、従来の半導体装置の製
造方法を示す工程順断面図である。
造方法を示す工程順断面図である。
１０１ 半導体基板
１０２ ゲート酸化膜
１０３ 多結晶シリコン
１０４ タングステンシリサイド
１０５ 第１のシリコン窒化膜
１０６ シリコン酸化膜
１０７ 不純物領域
１０８ シリコン
１０９ 第２のシリコン窒化膜
１１０ シリコン酸化膜
１１１ コンタクト孔
１１２ チタン／窒化チタン積層膜
１１３ チタンシリサイド層
１１４ タングステン
１１５ 活性領域
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/78 Ｈ０１Ｌ 29/78 ３０１Ｙ
Ｆターム(参考） 4M104 AA01 BB01 BB25 BB28 BB40
DD02 DD04 DD07 DD16 DD17
DD43 DD46 DD78 DD84 DD86
EE05 EE09 EE15 EE17 FF14
FF22 GG09 GG14 GG16 HH20
5F033 HH04 HH28 JJ04 JJ06 JJ18
JJ19 JJ27 JJ33 KK01 LL04
MM07 NN06 NN07 NN40 PP06
PP07 PP15 QQ09 QQ16 QQ25
QQ31 QQ35 QQ37 QQ48 QQ70
QQ73 QQ76 RR04 RR05 SS11
SS27 TT08 XX00
5F140 AA14 AA24 BA01 BD04 BD05
BE07 BF04 BF11 BF18 BG09
BG12 BG14 BG22 BG28 BG30
BG38 BG46 BG49 BG52 BG53
BH06 BJ04 BJ08 BJ11 BJ17
BJ20 BK13 BK18 BK27 BK29
BK30 BK34 CC01 CC03 CC08
CC12 CE07
Claims (15)
- 【請求項１】 半導体基板中に少なくとも一対の不純物
領域を有する半導体装置において、 上記不純物領域上に形成されたシリコン層と、 上記半導体基板上の不純物領域間に形成されたゲート絶
縁膜と、 ゲート絶縁膜上に形成されたゲート電極と、 ゲート電極上に形成された第１のシリコン窒化膜と、 ゲート電極の側面に形成されたシリコン酸化膜と、 シリコン層の上面の一部であって、かつシリコン酸化膜
の側面に形成された第２のシリコン窒化膜と、 シリコン層上に形成された導電層とを有することを特徴
とする半導体装置。 - 【請求項２】 前記ゲート電極は、多結晶シリコン層と
金属層または金属シリサイド層とから成ることを特徴と
する請求項１に記載の半導体装置。 - 【請求項３】 前記シリコン酸化膜と第２のシリコン窒
化膜とで、二重のサイドウォールスペーサを構成するこ
とを特徴とする請求項１に記載の半導体装置。 - 【請求項４】 前記シリコン層とゲート電極とは、前記
シリコン酸化膜のみで絶縁されており、かつ前記第２の
シリコン窒化膜の下端は、前記シリコン層の上面に接し
ていることを特徴とする請求項１に記載の半導体装置。 - 【請求項５】 前記導電層とゲート電極とは、前記第１
のシリコン窒化膜と前記サイドウォールスペーサとで絶
縁されていることを特徴とする請求項３に記載の半導体
装置。 - 【請求項６】 前記導電層とシリコン層との間には、チ
タンシリサイド層が介在することを特徴とする請求項１
に記載の半導体装置。 - 【請求項７】 前記シリコン層は、前記不純物領域の近
傍に形成された空乏層が前記チタンシリサイド層に達す
ることを防止するように作用するすることを特徴とする
請求項６に記載の半導体装置。 - 【請求項８】 半導体基板を有する半導体装置の製造方
法において、 上記半導体基板上にゲート絶縁膜を形成し、 ゲート絶縁膜上にゲート電極を形成し、 ゲート電極上に第１のシリコン窒化膜を形成し、 ゲート電極の側面にシリコン酸化膜を形成し、 上記半導体基板内のゲート電極の両側に不純物領域を形
成し、 不純物領域上にシリコン層を形成し、 シリコン層の上面の一部であって、かつシリコン酸化膜
の側面に第２のシリコン窒化膜を形成し、 シリコン層上に導電層を形成することを特徴とする半導
体装置の製造方法。 - 【請求項９】 前記ゲート電極は、前記ゲート絶縁膜上
に形成された多結晶シリコン層と、多結晶シリコン層上
に形成された金属層または金属シリサイド層とから成る
ことを特徴とする請求項８に記載の半導体装置の製造方
法。 - 【請求項１０】 前記シリコン層は、選択エピタキシャ
ル成長法により、前記不純物領域上に選択成長すること
により形成されるこを特徴とする請求項８に記載の半導
体装置の製造方法。 - 【請求項１１】 前記シリコン層上にチタン窒化チタン
積層膜を形成し、熱処理を施すことによりチタンシリサ
イド層を形成することを特徴とする請求項８に記載の半
導体装置の製造方法。 - 【請求項１２】 前記シリコン層は、前記不純物領域の
近傍に形成された空乏層が前記チタンシリサイド層に達
することを防止するように作用するすることを特徴とす
る請求項１１に記載の半導体装置の製造方法。 - 【請求項１３】 前記シリコン酸化膜と第２のシリコン
窒化膜とで、二重のサイドウォールスペーサを構成する
ことを特徴とする請求項８に記載の半導体装置の製造方
法。 - 【請求項１４】 前記不純物領域の端と前記サイドウォ
ールスペーサを構成する第２のシリコン窒化膜との距離
は、不純物領域端で発生するホットキャリアが第２のシ
リコン窒化膜にトラップされないような距離に設定され
ていることを特徴とする請求項１３に記載の半導体装置
の製造方法。 - 【請求項１５】 半導体基板を有する半導体装置の製造
方法において、 半導体基板上にゲート絶縁膜を形成し、 半導体基板全面に多結晶シリコン膜と金属層または金属
シリサイド膜と第１のシリコン窒化膜とを順次成膜し、 リソグラフィー及び異方性ドライエッチングにより不要
部分を除去してゲート電極を形成し、 酸化雰囲気中で少なくとも多結晶シリコン膜の側面を酸
化し、 異方性ドライエッチングにより酸化膜をエッチバックし
てシリコン基板表面を露出させ、 イオン注入法にてトランジスタのソース／ドレイン領域
を形成し、 シリコンの選択成長技術を用いてソース／ドレイン領域
上にシリコン層を成長させ、 全面に第２のシリコン窒化膜を成長させ、 異方性ドライエッチングにより第２のシリコン窒化膜を
エッチバックして選択成長したシリコン層を露出させ、 シリコン酸化膜から成る層間絶縁膜を形成し、 リソグラフィー及びドライエッチングによりコンタクト
孔を開口することを特徴とする半導体装置の製造方法。
Priority Applications (7)
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|---|---|---|---|
| JP2001286140A JP2003100769A (ja) | 2001-09-20 | 2001-09-20 | 半導体装置およびその製造方法 |
| TW091121443A TW583769B (en) | 2001-09-20 | 2002-09-19 | Semiconductor device and method of manufacturing the same |
| KR10-2002-0057238A KR100455806B1 (ko) | 2001-09-20 | 2002-09-19 | 반도체 장치 및 그 제조 방법 |
| US10/251,062 US6914309B2 (en) | 2001-09-20 | 2002-09-20 | Semiconductor device with double sidewall spacer and layered contact |
| CNB021424861A CN1210813C (zh) | 2001-09-20 | 2002-09-20 | 半导体器件和其制造方法 |
| US11/116,036 US7709366B2 (en) | 2001-09-20 | 2005-04-27 | Semiconductor device and method of manufacturing the same |
| US12/724,471 US20100200925A1 (en) | 2001-09-20 | 2010-03-16 | Semiconductor device and method of manufacturing the same |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001286140A JP2003100769A (ja) | 2001-09-20 | 2001-09-20 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003100769A true JP2003100769A (ja) | 2003-04-04 |
Family
ID=19109172
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001286140A Pending JP2003100769A (ja) | 2001-09-20 | 2001-09-20 | 半導体装置およびその製造方法 |
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| Country | Link |
|---|---|
| US (3) | US6914309B2 (ja) |
| JP (1) | JP2003100769A (ja) |
| KR (1) | KR100455806B1 (ja) |
| CN (1) | CN1210813C (ja) |
| TW (1) | TW583769B (ja) |
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