KR940006682B1 - 반도체 메모리장치의 제조방법 - Google Patents

반도체 메모리장치의 제조방법 Download PDF

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Abstract

내용 없음.

Description

반도체 메모리장치의 제조방법
제1도는 종래 방법에 의한 반도체 메모리장치의 제조방법 및 본 발명에 의한 반도체 메모리 장치의 제조방법의 실시예들을 설명하기 위한 간단한 레이아웃도.
제2도는 종래 방법에 의해 제조된 반도체 메모리장치의 단면도.
제3a도 내지 제3e도는 본 발명에 의한 반도체 메모리장치의 제조방법의 제1실시예를 도시한 단면도들.
제4도는 본 발명에 의한 반도체 메모리장치의 제조방법의 제2실시예에 의해 제조된 반도체 메모리장치를 도시한 단면도.
제5a도 및 제5b도는 본 발명에 의한 반도체 메모리장치의 제조방법의 제3실시예를 도시한 단면도들.
제6도는 본 발명에 의한 반도체 메모리장치의 제조방법의 실시예들을 설명하기 위한 간략한 레이아웃도.
제7a도 내지 제7c도는 본 발명에 의한 반도체 메모리장치의 제조방법의 제4실시예를 도시한 단면도들.
제8a도 내지 제8c도는 본 발명에 의한 반도체 메모리장치의 제조방법의 제5실시예를 도시한 단면도들.
본 발명은 반도체 메모리 장치의 제조방법에 관한 것으로, 특히 소자의 신뢰성을 향상시키기 위한 반도체 메모리장치의 제조방법에 관한 것이다.
최근 VLSI의 미세화에 의한 고집적화, 고기능화의 진보는 매우 현저하여 MOS형 DRAM에 있어서는, 16Mb DRAM이 양산 초기에 접어들어 있고 연구개발의 중심은 64Mb 및 그 이상급 DRAM으로 이행되고 있다. 64Mb 및 그 이상급 DRAM소자에 있어서, 셀 사이즈는 약 1.5㎛2이하로 매우 작아지기 때문에, 각종 3차원 커패시터 구조의 검토나 Ta2O5막등 고유전율의 유전체막에 대한 검토가 추진되어 오고 있다.
고집적화가 진전될수록 셀 사이즈는 줄어들게되고, 셀 사이즈의 축소는 셀을 구성하는 도전층들 사이의 간격을 줄이는 것에 의해 가능하게 된다. 고집적화의 가속화는, DRAM의 경우, 디자인룰에 의해 최소피쳐사이즈로 레이아웃된 게이트전극들 사이의 간격이, 비트라인을 드레인영역에 접촉시키기 위한 콘택홀이나, 스토리지 전극을 소오스 영역에 접촉시키기 위한 콘택홀의 최소피쳐사이즈보다 같거나 작아지는 현상을 유발하므로 소자의 신뢰성에 악영향을 미친다.
제1도는 종래 방법에 의한 반도체 메모리장치의 제조방법, 및 본 발명에 의한 반도체 메모리장치의 제조방법의 실시예들을 설명하기 위한 간략한 레이아웃도로서, 정사진 직사각형 모양으로 형성되며 짧은 파선으로 한정된 영역은 반도체기판을 활성영역 및 이활성영역으로 구분하기 위한 필드산화막 형성을 위한 마스크패턴(P1)이 기판 전체에 걸쳐 상하로 긴 직사각형 모양으로 형성되며 실선으로 한정된 영역은 게이트전극(워드라인,Word line)형성을 위한 마스크패턴(P2)이며, 중앙부에서 그 내부에 두개의 사선이 그어진 정사각형 모양으로 형성되며 실선으로 한정된 영역은 비트라인을 트랜지스터의 드레인영역에 접촉시키기 위한 콘택홀 형성을 위한 마스크패턴(P3)이고, 상기 마스크패턴(P3)을 포함하고 좌우로 긴 직사각형 모양으로 형성되며 일점쇄선으로 한정된 영역은 비트라인 형성을 위한 마스크패턴(P4)이며, 상기 마스크패턴(P1)의 끝부분에 포함되고 그 내부에 한개의 사선이 그어진 정사각형 모양으로 형성되며 실선으로 한정된 영역은 스토리지전극을 트랜지스터의 소오스영역에 접촉시키기 위한 마스크패턴(P5)이다.
상기 제1도는 최소 크기의 메모리셀을 형성하기 위한 레이아웃도로서 디자인룰을 기초로하여 레이아웃된 것이다. 상기 제1도에서 I, II 및 III(타원모양으로 표시)으로 표시된 영역은, 상기 레이아웃도를 기초로 하여 메모리셀을 제조하였을때, 서로 다른 기능을 하기 때문에 서로 접촉되어서는 안되는 도전층들이 부분적으로 접촉되는 부분을 표시한 것으로서, I부분은 스토리지전극과 비트라인, II부분은 스토리지전극과 게이트전극, 그리고 III부분은 비트라인과 게이트전극의 접촉을 나타낸다.
제2도는 종래 방법에 의해 제조된 반도체 메모리장치의 단면도로서, 상기 제1도의 AA'선을 잘라 본 것이다.
상기 제2도에서 원모양으로 표시된 A부분은 비트라인(30)과 게이트전극(18)의 접촉부분을 나타낸 것으로, 상기 레이아웃도의 III부분과 일치한다. 셀사이즈를 최소화하기 위한 한 방법으로, 상기 게이트전극 사이의 간격과 비트라인 접촉을 위한 콘택홀의 횡방향 크기를 동일하게 레이아웃하고, 그 레이아웃도를 기초로하여 제조된 상기 제2도의 메도리창치는, 콘택홀 형성을 위한 식각공정에 의해 상기 게이트전극의 일측면이 콘택홀 내면으로 노출되기 때문에, 상기 A부분과 같이 게이트전극과 비트라인이 접촉되는 현상이 발생한다. 서로 다른 기능을 하는 도전층 사이의 접속문제는 상기 A부분 뿐만 아니라, 제1도의 상기 I, II및 III부분에서 공동적으로 발생하는데, 이는 메모리셀들의 정상적인 동작 기능을 마비시키는 주된 요인으로 작용한다. 또한, 상기 제2도에서 원모양으로 표시된 B부분은 하부구조물(상기 제2도에서는 트랜지스터 및 비트라인(30))에 의해 표면굴곡이 심해진 부분을 나타낸 것으로, 스토리지전극 형성을 위해 도전물질을 증착/식각하는 공정시 스트링거(Stringer)발생 확률이 높은 곳이다 .상기 스트링거는 소자의 신뢰성을 저하시키는 요인들 중에 하나로서 그 표면의 굴곡이 심한 곳일수록 그 발생 확률이 높다.
상술한 바와같은 종래 방법에 의해 제조된 반도체 메도리장치는 도전층 사이의 접촉 및 표면굴곡이 심한 곳에서의 스트링거 발생등의 문제점을 일으키기 때문에, 64Mb 및 그 이상급으로 고집적되고 있는 메모리장치에는 적합하지 못하다.
본 발명의 목적은 메로리장치의 집적도를 증가시키기 위한 반도체 메모리장치의 제조방법을 제공하는데 있다.
본 발명의 다른 목적은 메모리장치의 신뢰도를 증가시키기 위한 반도체 메모리장치의 제조방법을 제공하는데 있다.
본 발명의 상기 목적 및 다른 목적을 달성하기 위한 일실시예는, 소오스영역, 드레인영역 및 게이트전극으로 구성되는 하나의 트랜지스터, 제1콘택홀을 통해 상기 트랜지스터의 드레인 영역과 접속하는 비트라인 및 제2콘택홀을 통해 상기 트랜지스터의 소오스영역과 접촉되는 스토리지 전극을 구비하는 하나의 캐패시터로 구성되는 메모리셀들이 반도체기판 전체에 걸쳐 규칙적인 모양으로 형성되는 반도체 메모리장치의 제조방법에 있어서, 상기 게이트전극과 상기 비트라인 사이를 분리하는 제l절연층과, 상기 비트라인과 상기 스토리지전극 사이를 분리하는 제2절연층을 평탄하게 형성하는 것을 특징으로 한다.
본 발명의 상기 목적 및 다른 목적을 달성하기 위한 다른 실시예는, 소오스영역, 드레인영역 및 게이트전극으로 구성되는 하나의 트랜지스터, 제1콘택홀을 통해 상기 트랜지스터의 드레인영역과 접촉하는 비트라인, 및 제2콘택홀을 통해 상기 트랜지스터의 소오스영역과 접촉되는 매몰도전층을 매개로 하여 상기 소오스영역과 연결되는 스토리지전극을 구비하는 하나의 커패시터로 구성되는 메모리셀들이 반도체기판 전체에 걸쳐 규칙적인 모양으로 형성되는 반도체 메모리장치의 제조방법에 있어서, 상기 게이트전극과, 상기 비트라인 및 매몰도전층 사이를 분리하는 제1절연층과, 상기 비트라인 및 매몰도전층과, 상기 스토리지전극 사이를 분리하는 제2절연층을 평탄하게 형성하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 더욱 더 자세하게 설명하고자 한다.
제3a도 내지 제3e도는 본 발명에 의한 반도체 메모리장치의 제조방법의 제1실시예를 도시한 단면도들이다.
먼저, 제3a도를 참조하면, 비트라인을 트랜지스터의 드레인영역(16)에 접촉시키기 위한 제1콘택홀(5) 및 상기 제1콘택홀의 내부측벽에 제1스페이서(40)를 형성하는 공정을 도시한 것으로서, 필드산화막(12)에 의해 활성영역 및 비활성영역으로 구분되어진 반도체기판(10)의 상기 활성영역에 드레인영역(16)을 공유하며, 각각 하나씩의 소오스영역(14) 및 게이트전극(18)을 갖는 트랜지스터들을 형성하고, 상기 트랜지스터들을 다른 도전층들(이후 공정에 의해 형성되어질 도전층)로 부터 절연시키기 위한 목적으로 상기 트랜지스터가 형성되어 있는 반도체기판 전면에, 예컨대 HTO(High Temperature Oxide)와 같은 절연물질을 도포하여 절연층(20)을 형성한다.
이어서, 그 표면을 평탄하게 형성할 수 있는 절연물질, 예컨대 BPSG(Boro Phospho Silicate Glass), TEOS(Tetra-Ethyl-Ortho SiIicate)계 산화막, SiN(Silicon Nitride), SOG(Spin-On-Glass) 및 CVD(Chemical Vapor Deposition)산화막 등중 어느 한 물질이나 조합된 물질을 소정의 두께로, 그 표면이 평탄해지도록 도포하여 제1절연층(22)을 형성하고, 제1도의 상기 마스크패턴(P3)을 이용하여 상기 절연층(20) 및 제1절연층(22)을 부분적으로 식각해 냄으로써 비트라인을 상기 드레인영역에 접촉시키기 위한 상기 제1콘택홀(5)을 형성한다. 이때, 상기 제1콘택홀은 그 내부측벽으로 상기 게이트 전극(18)의 일측면이 노출되는 헝태로 형성되는데, 이는 최소크기의 셀 형성을 위해 레이아웃된 상기 레이아웃도(제1도)를 기초로하여 공정을 진행하기 때문이며, 본 발명이 해결하고자 하는 부분이다. 이어서, 상기 제1콘택홀(5)이 형성되어 있는 반도체기판 전면에, 상기 제1절연층(22)을 구성하는 물질과 이방성식각에 대해 식각율이 다른 절연물질, 예컨대 CVD산화막, 질화물계 절연체, 불순물이 도우프되지 않은 다결정실리콘, 단결정실리콘 및 PE-TEOS(Plasma Enhance Tetra-Ethy1-Ortho Silicate)계 산화막등 중 어느 한 물질이나 조합된 물질을 소정의 두께로 도포한 후(점선으로 표시된 부분), 결과물 전면에 이방성식각을 행함으로써 상기 제1콘택홀(5)이 내부측벽에 제1스페이서(40)를 형성한다. 이때 상기 제1스페이서는 상기 제1콘택홀의 내부측면을 감싸는 형태로 형성되기 때문에 상기 제1콘택홀의 내부측벽에 노출되어 있는 게이트전극의 일측면이 이후 공정에 의해 형성될 비트라인과 접촉하는 것을 방지한다. 이는 종래 방법에서 문제시되었던 도전층들간의 접촉에 의한 소자의 동작마비현상을 효과적으로 해결한다.
제3b도를 참조하면, 비트라인(30), 제2콘택홀(7) 및 제2스페이서(42)를 형성하는 공정을 도시한 것으로서, 제1스페이서(40)가 형성되어 있는 반도체기판 전면에 비트라인 형성을 위한 도전물질로, 에컨대 상기 소오스영역의 도전형과 같은 타입의 불순물이 도우프된 다결정실리콘을 약 500Å정도의 두께로 증착하고, 텅스텐 실리사이드(WSi)를 상기 다결정실리콘상에 얇게 적층한후, 제l도의 상기 마스크패턴(P4)을 이용하여 경과물전면에 이방성식각을 행함으로써 상기 비트라인(30)을 형성한다.
이때, 상기 불순물이 도우프된 다결정실리콘 및 텅스텐 셀리사이드는 평탄한 표면을 가진 제1절연층(22)상에 적층되기 때문에 종래 방법에는 문제시되던 스트링거 발생을 방지할 수 있다. 상기 스트링거는 상기 제2도의 B부분과 같은 표면의 굴곡이 심한 부분에서 발생하기 쉬운데, 이는 전기적으로 절연되어야 할 도전층과 도전층 사이를 연결하는 다리 역할을 하기 때문에 소자의 신뢰성을 저하시키는 커다란 요인으로 작용한다. 본 발명은 도전층, 예컨대 상기 제3b도에서는 비트라인(30)의 하부 구조물(상기 비트라인이 형성되기 전에 형성되고 소정의 물질층으로 구성된 구조물)의 표면을 평탄화시킨후, 상기 비트라인 형성을 위한 도전층을 증착하기 때문에 스트링거 발생을 방지할 수 있다. 이어서, 상기 비트라인(30)이 형성되어 있는 결과물 전면에, 상기 제1절연층(22)을 구성하기 위해 상기 제3a도에서 언급된 물질들중 어느 한 물질이나 조합된 물질을 소정의 두께로, 그 표면이 평탄해지도록 도포하여 제2절연층(24)을 형성한 후, 제1도의 상기 마스크패턴(P5)을 이용하여 트랜지스터의 소오스영역(14)상에 적층되어 있는 물질들, 즉 절연층(20),제1절연층(22) 및 제2절연층(24)을 부분적으로 식각해 냄으로써 상기 제2콘택홀(7)을 형성한다. 이때, 도시된 바에 의해, 상기 제2콘택홀(7) 내부측벽에 게이트전극의 일측면이 노출되는 것을 알 수 있다.
제2스페이서(42)는 제2콘택홀이 형성되어 있는 결과물 전면에 상기 제l스페이서를 구성하기 위해 상기 제3a도에서 언급된 물질들 중 어느 한 물질이나 조합된 물질을 소정의 두께로 도포한 후(점선으로 표시), 이방성식각을 행항으로써 제2콘택홀의 내부측벽을 감싸는 형태로 형성된다. 이때, 게이트전극의 노출된 상기 일측면은 상기 제2스페이서(42)에 의해 다른 도전층, 예컨대 이후의 공정에서 형성될 스토리지전극과 절연될 수 있다.
제3c도를 참조하면, 스토리지전극 형성을 위한 역패턴(28)을 형성하는 공정을 도시한 것으로서, 제2스페이서(42)가 형성되어 있는 결과물에 스토리지전극 형성을 위한 도전물질, 예컨대 상기 소오스영역(14)의 도전형과 같은 타입의 불순물이 도우프된 다결정실리콘을 증착/식각하는 공정을 여러번 반복하여 상기 제2콘택홀 내부를 완전히 채움으로써(제2콘택홀을 도전물질로 플럭(P1ug)시키는 공정) 스토리지 전극과 상기소오스영역(14)을 연결하는 기능전극(l00a)을 형성한 후, 결과물 전면에 식각저지층(26)을 형성하기 위한 물질로, 예컨대 질화물(Nitride)과 같은 물질을 약 1000Å정도의 두께로 도포하고, 상기 식각저지층전면에 상기 역패턴 형성을 위한 절연물질로, 습식식각에 대해 상기 식각저지층을 구성하는 물질과는 식각율이 다른 물질을 약 6000Å정도의 두께로 도포한다. 상기 역패턴(28)은 역패턴 형성을 위한 마스크패턴(상기 제1도에 도시되지 않음)을 이용하여 상기 식각저지층(26) 및 역패턴 형성을 위한 절연물질을 부분적으로 식각해냄으로써 완성된다.
제3d도를 참조하면, 스토리지전극(100)을 형성하는 공정을 도시한 것으로서, 상기 역패턴(28)이 형성되어 있는 결과물 전면에 스토리지 전극을 구성하는 도전물질로, 예컨대 상기 소오스영역(14)의 도전형과 같은 타입의 불순물이 도우프된 다결정실리콘과 같은 도전물질을 소정의 두께로 증착하고, 상기 도전물질이 완전히 덮히는 정도의 두께로 포토레지스트를 평탄하게 도포한 후, 증착된 상기 도전물질의 표면이 부분적으로 드러나도록 상기 포토레지스트를 에치백함으로써 상기 역패턴(28)에 의해 형성된 우물을 채우는 형태의 포토레지스트패턴(72)을 형성한다. 스토리지전극(100)은 상기 포토레지스트패턴(72)을 식각마스크로 하여 그표면이 부분적으로 드러난 상기 도전물질을 식각해 냄으로써 완성된다.
제3e도를 참조하면, 유전체막(110) 및 플레이트전극(120)을 형성하는 공정을 도시한 것으로서, 상기 포토레지스트패턴 및 역패턴(상기 제3d도의 참조번호(72) 및 (28))을 습식식각으로 제거한 후, 결과물 전면에 고유전물질로, 예컨대 Ta2O5(Tantalum Oxide)와 같은 유전물질을 도포함으로서 상기 유전체막(110)을 형성하고, 상기 유전체막이 형성되어 있는 결과물 전면에 예컨대 불순물이 도우프된 다결정실리콘과 같은 물질을 증착함으로써 상기 플레이트전극(120)을 완성한다.
상술한 제1실시예에 의하면, 도전층, 즉 비트라인 및 스토리지전극 하부에 형성되는 물질층의 표면을 평탄화시킴으로써 표면굴곡에 의해 발생하는 스트링거를 방지하고, 콘택홀의 내부측벽에 스페이서를 형성하여 도전층 간의 접촉현상을 방지함으로써 메모리장치의 신뢰성을 향상시켰을 뿐만 아니라 고집적화 실현에 유리하도록 하였다.
이하, 제3a도 내지 제3e도에서 참조한 참조부호와 동일한 부호는 동일부분을 의미한다.
제4도는 본 발명에 의한 반도체 메모리장치의 제조방법의 제2실시예에 의해 제조된 반도체 메모리장치를 도시한 단면도로서, 상기 제3c도에 도시된 식각저지층(26)상에, 이격층(이하후의 공정에 의해 제거되기 때문에 상기 제4도에서는 도시되지 않음)을 형성한 후, 제2콘택홀을 형성함으로써 스토리지전극(100) 하면까지 셀커패시턴스 증가를 위한 유효커패시터면적으로 이용할 수 있고, 제2콘택홀 내부측벽에 형성되는 제2스페이서(42)를 식각저지층(26)을 개재하여 형성함으로써 이격층 제거를 위한 습식식각공정에 의해 상기 제2스페이서가 손상되지 않도록 한 것이다.
상술한 제2실시예에 의해 제조된 메모리장치에 의하면, 제1실시예에 의해 제조된 메모리장치보다 약간 더 큰 셀거패시턴스를 얻을 수 있다.
제5a도 및 제5b도는 본 발명에 의한 반도체 메모리장치의 제조방법의 제3실시예를 도시한 단면도들로서, 제1 및 제2콘택홀 형성방법을 달리한 것이다.
상기 제3a도와 동일한 방법에 의해, 제1절연층(22) 및 그 하부구조물(즉, 트랜지스터)이 형성되어 있는 결과물 전면에, 패턴형성이 가능하고 제1절연층을 구성하는 물질과 이방성식각에 대해 그 식각율이 다른 물질을 소정의 두께로 형성한 후, 제1도의 상기 마스크패턴(P3)을 이용하여 상기 물질을 이방성식각 함으로써 제1콘택홀 형성을 위한 패턴(50)을 형성한다. 이어서 이방성식각에 대해 상기 패턴(50)을 구성하는 물질 및 제l절연층을 구성하는 물질과 식각율이 다른 물질을, 상기 패턴(50)이 형성되어 있는 결과물 전면에 도포한 후 이방성식각을 행함으로써 제3스페이서(52)를 형성한다. 제1콘택홀(5)은 상기 패턴(50) 및 제3스페이서(52)를 식각마스크로 하여 상기 제1절연층(22) 및 절연층(20)을 이방성식각함으로써 형성된다.
제1실시예의 방법에서는 상기 마스크패턴(P3)을 이용한 제1콘택홀을 제1절연층(22) 및 절연층(20)에 직접 형성한 후, 그 콘택홀 내부측벽에 절연물질로 된 제1스페이서를 추가로 형성하므로써, 종래 방법에서 문제시 된 도전층 간의 접촉문제를 해결하고자 한 반면, 제3실시예의 방법에서는, 상기 마스크패턴(P3)을 이용한 제1콘택홀 형성을 위한 패턴(50)을 상기 제1절연층(22)상에 형성하고, 상기 패턴(50) 내부측벽에 제3스페이서를 추가로 형성한 후, 상기 패턴(50) 및 제3스페이서를 식각마스크로 이용하여 최소피쳐사이즈보다 더 작은 제1콘택홀을 상기 제1절연층(22) 및 절연층(20)에 형성함으로써, 제1실시예의 제1스페이서와 같은 절연효과를 얻을 수 있다(제5a도). 이어서, 상기 제1실시예에서와 같은 방법으로, 비트라인(30), 제2절연층(24)을 형성한 후, 상기 제5a도에서 설명한 바와 같은 방법으로, 상기 소오스영역 상에 적층되어 있는 물질들, 즉 제2절연층(24), 제1절연층(22) 및 절연층(20)을 부분적으로 제거함으로써 최소 피쳐사이즈보다 더 작은 제2콘택홀을 형성하고, 상기 제1실시예에서 설명한 것과 같은 방법으로 스토리지 전극(100), 유전체막(110) 및 플레이트전극(120)을 형성함으로써 하나의 트랜지스터와 하나의 커패시터로 구성되는 메모리셀들이 규칙적인 모양으로 반도체기판 전체에 걸쳐 형성되는 반도체 메모리장치를 완성한다(제5b도).
제6도는 본 발명에 의한 반도체 메모리장치의 제조방법의 실시예들을 설명하기 위한 간략한 레이아웃도로서, 상기 제1도의 레이아웃도와 다른 점은, 제1 및 제2콘택홀 형성을 위한 마스크패턴(P3)과, 비트라인 및 매몰도전층 형성을 위한 마스크패턴(P4)이 각각 한 장씩의 마스크에 형성된다는 것이다. 이때, 상기비트라인 및 매몰도전층을 한장의 마스크에 형성하기 위해서는, 제1도의 I부분이 제6도에서는 접촉되지 않는 상태로 레이아웃된다는 것을 알 수 있는데, 이는 디자인룰에 의해 상기 마스크패턴들이 형성되기 때문이다.
제7a도 내지 제7c도는 본 발명에 의한 반도체 메모리장치의 제조방법의 제4실시예를 도시한 단면도들로서, 상기 제1, 제2 및 제3실시예와는, 제1및 제2콘택홀을 동시에 헝성한다는 점에서 다르다.
먼저, 제7a도를 참조하면, 제1및 제2콘택홀(5 및 7)과 제1 및 제2스페이서(40 및 42)를 형성하는 공정을 도시한 것으로서, 상기 제3a도와 같은 방법에 의해 제1절연층(22)이 형성되어 있는 결과물에, 제6도의 상기 마스크패턴(P3)을 이용하여 상기 제1절연층(22) 및 절연층(20)을 부분적으로 식각해 냄으로써 제1및 제2콘택홀(5 및 7)을 형성한 후, 상기 제3a도에서 설명한 바와 같은 방법으로, 상기 제l 및 제2콘택홀의 내부측벽에 제1및 제2스페이서(40 및 42)를 형성한다.
제7b도를 참조하면, 비트라인(30) 및 매몰도전층(32)을 형성하는 공정을 도시한 것으로서, 제1 및 제2스페이서(40 및 42)가 형성되어 있는 결과물에, 도전물질, 예컨대 소오스영역(14) 및 드레인영역(16)의 도전형과 같은 타입의 불순물이 도우프된 다결정실리콘을, 제1 및 제2콘택홀을 완전히 채우며 제1절연층(22) 표면을 기준으로 소정두께를 갖도록 증착한 후, 제6도의 상기 마스크패턴(P4)을 이용하여 사진식각공정을 행함으로써 비트라인(30) 및 매몰도전층(32)을 형성한다. 이때 상기 매몰도전층(32)은 스토리지전극과 트랜지스터의 상기 소오스영역(14)을 연결하는 매개층으로 역할을 한다. 또한, 상기 제1, 제2 및 제3실시예에서는, 상기 제2콘택홀이 제2절연층(24), 제1절연층(22)과 절연층(20)을 통해 형성되기 때문에 상기 세층의 두께만큼 홈의 깊이도 깊어져, 홀 내에 공간(Void)이 생성되어 소자의 신뢰성을 떨어뜨릴 염려가 있었으나, 본 실시예에서는 상기 매몰도전층(32)을 매개로 하여 스토리지전극과 소오스영역을 연결하기 때문에 공간생성 확률을 훨씬 줄일 수 있을 뿐만아니라 콘택홀을 신뢰성 있게 형성할 수 있다.
제7c도를 참조하면, 스토리지전극(100), 유전체막(110) 및 플레이트 전극(120)을 형성하는 공정을 도시한 것으로서, 비트라인(30) 및 매몰도전층(32)이 형성되어 있는 결과물 상에 제2절연층(24)을 형성하고, 상기 매몰도전층(32)과 스토리지전극을 연결하기 위한 콘택홀을 형성한 후, 상기 제1, 제2 및 제3실시예의 방법과 같은 방법으로, 상기 스토리지전극(100), 유전체막(110) 및 플레이트전극(120)을 형성한다.
상술한 제4실시예의 방법에 의하면, 매몰도전층(32)을 매개층으로 하여 상기 스토리지전극(100)과 트랜지스터의 소오스영역(14)을 연결함으로써, 콘택홀에서 발생할 지도 모르는 공간생성을 방지하였다.
제8a도 내지 제8c도는 본 발명에 의한 반도체 메모리장치의 제조방법의 제5실시예를 도시한 단면도들로서, 상기 제6도의 마스크패턴 및 상기 제3실시예의 방법을 이용하여 제1 및 제2콘택홀을 형성한 경우이다.
상기 제3a도에서 소개한 방법과 같은 방법으로 제1절연층(22)까지 형성하고, 상기 제6도의 마스크패턴 및 상기 제5a도에서 소개한 방법을 이용하여 콘택홀 형성을 위한 패턴(54) 및 측벽스페이서(56)을 형성한후, 상기 패턴(54) 및 측벽스페이서(56)을 식각마스크로 이용하여 결과물 전면에 이방성식각을 행함으로써, 제1 및 제2콘택홀(5 및 7)을 형성한다(제8a도). 이어서 상기 제7b도에서 소개한 방법과 같은 방법으로 비트라인(30) 및 매몰도전층(32)을 형성한 후(제8b도), 상기 제7c도에서 소개한 방법과 같은 방법으로 스토리지전극(100), 유전체막(110) 및 플레이트전극(120)을 형성함으로써 하나의 트랜지스터와 하나의 커패시터로 구성된 메모리셀이 반도체기판에 규칙적인 모양으로 형성된 메모리장치를 완성한다(제8c도)
상술한 바와 같이 본 발명에 의한 반도체 메모리장치의 제조방법에 의하면, 도전층, 즉 비트라인 및 스토리지전극 하부에 형성되는 물질층의 표면을 평탄화시킴으로써 표면굴곡에 의해 발생하는 스트링거를 방지하고, 콘택홀의 내부측벽에 직접 스페이서를 형성하거나, 콘택홀을 형성하기 위한 패턴의 측벽에 스페이서를 형성한 후 콘택홀을 형성함으로써 도전층간의 접촉현상을 방지하여, 메모리장치의 신뢰성을 향상시켰을 뿐만아니라 고집적화 실현에 유리하도록 하였다.
본 발명이 상기 실시예에 한정되지 않으며 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진자에 의하여 가능함은 명백하다.

Claims (24)

  1. 소오스영역, 드레인영역 및 게이트전극으로 구성되는 하나의 트랜지스터, 제1콘택홀을 통해 상기 트랜지스터의 드레인영역과 접촉하는 비트라인, 및 제2콘택홀을 통해 상기 트랜지스터의 소오스영역과 접촉하는 스토리지전극을 구비하는 하나의 커패시터로 구성되는 메모리셀들이 반도체기판 전체에 걸쳐 규칙적인 모양으로 형성되는 반도체 메모리 장치의 제조방법에 있어서, 상기 게이트전극과 상기 비트라인 사이를 분리하는 제1절연층과, 상기 비트라인과 상기 스트리지전극 사이를 분리하는 제2절연층을 평탄하게 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  2. 제1항에 있어서, 상기 제1 및 제 2콘택홀의 내부측벽에 스페이서를 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  3. 제2항에있어서, 상기 스페이서는 CVD산화막, 질화물계절연체, 다결정실리콘, 단결정실리콘 및 PE-TEOS산화막등 중 어느 한 물질 또는 조합된 물질을 사용하여 형성되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  4. 제1항에 있어서, 상기 스토리지전극을 형성하기 위한 공정은 상기 제2절연층 상에 제1식각 저지층및 이격층을 개재하여 진행되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  5. 제4항에 있어서, 상기 이격층은 스토리지전극을 형성하기 위한 공정후 습식식각으로 제거되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  6. 제4항에 있어서, 제1및 제2콘택홀 내부측벽에 형성되는 상기 스페이서는 제2식각저지층을 개재하여 형성되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  7. 제4항 혹은 제6항의 어느 한 항에 있어서, 제1식각저지층 및 제2식각저지층은 습식식각에 대해 상기 이격층을 구성하는 물질과 그 식각율이 다른 물질을 사용하여 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  8. 제1항에 있어서, 상기 제1및 제2콘택홀은, 상기 콘택홀들이 형성된 물질층 상에 콘택홀 형성을 위한 패턴을 형성하고, 상기 패턴 측벽에 스페이서를 형성한 후, 상기 패턴과 스페이서를 식각마스크로 하여 상기 물질층을 이방성식각함으로써 형성되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  9. 제8항에 있어서, 상기 패턴 및 스페이서는, 상기 이방성식각에 대해, 상기 물질층의 최상부 표면을 구성하는 물질과는 그 식각율이 다른 물질을 사용하여 형성되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  10. 제9항에 있어서, 상기 스페이서는, 소정의 이방성식각공정에 대해, 상기 패턴을 구성하는 물질과는 그 식각율이 다른 물질을 사용하여 형성되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  11. 제1항에 있어서, 상기 제1 및 제2절연층은 BPSG, TEOS계 산화막, SiN, SOG, 및 CVD산화막등 중 어느 한 물질, 또는 조합된 물질을 사용하여 형성되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  12. 제1항에 있어서, 상기 제2콘택홀은, 상기 소오스영역의 도전형과 같은 타입의 불순물이 도우프된 다결정실리콘으로 플럭(Plug)되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  13. 소오스영역, 드레인영역 및 게이트전극으로 구성되는 하나의 트랜지스터, 제1콘택홀을 통해 상기 트랜지스터의 드레인영역과 접촉하는 비트라인, 및 제2콘택홀을 통해 상기 트랜지스터의 소오스영역과 접촉되는 매몰도전층을 매개로 하여 상기 소오스영역과 연결되는 스토리지전극을 구비하는 하나의 커패시터로 구성되는 메모리셀들이 반도체기판 전체에 걸쳐 규칙적인 모양으로 형성되는 반도체 메모리장치의 제조방법에 있어서, 상기 게이트전극과, 상기 비트라인 및 매몰도전층 사이를 분리하는 제1절연층과, 상기 비트라인 및 매몰도전층과, 상기 스토리지전극 사이를 분리하는 제2절연층을 평탄하게 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  14. 제13항에 있어서, 상기 제1 및 제2콘택홀의 내부측벽에 스페이서를 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  15. 제14항에 있어서, 상기 스페이서는 CVD산화막, 질화물계 절연체, 다결정실리콘, 단결정실리콘 및 PE-TEOS산화막층 중 어느 한 물질 또는 조합된 물질을 사용하여 형성되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  16. 제13항에 있어서, 상기 스토리지전극을 형성하기 위한 공정은 상기 제2절연층 상에 제1식각저지층 및 이격층을 개재하여 진행되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  17. 제16항에 있어서, 상기 이격층은 스토리지전극을 형성하기 위한 공정후 습식식각으로 제거되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  18. 제16항에 있어서, 제1및 제2콘택홀 내부측벽에 형성되는 상기 스페이서는 제2식각저지층을 개재하여 형성되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  19. 제16항 및 제18항에 있어서, 제 1 식각저지층 및 제 2 식각저지층은 습식식각에 대해 상기 이격층을 구성하는 물질과 그 식각율이 다른 물질을 사용하여 형성하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  20. 제13항에 있어서, 상기 제l 및 제2콘택홀은, 상기 콘택홀들이 형성된 물질층 상에 콘택홀 형성을 위한 패턴을 형성하고, 상기 패턴 측벽에 스페이서를 형성한 후, 상기 패턴과 스페이서를 식각마스크로 하여 상기 물질층을 이방성식각함으로써 형성되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  21. 제20항에 있어서, 상기 패턴 및 스페이서는 상기 이방성식각에 대해 상기 물질층의 최상부표면을 구성하는 물질과는 그 식각율이 다른 물질을 사용하여 형성되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  22. 제21항에 있어서, 상기 스페이서는, 소정의 이방성식각공정에 대해 상기 패턴을 구성하는 물질과는 그 식각율이 다른 물질을 사용하여 형성되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  23. 제13항에 있어서, 상기 제1 및 제2절연층은 BPSG, TEOS계 산화막, SiN, SOG 및 CVD산화막들중 어느 한 물질, 또는 조합된 물질을 사용하여 형성되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
  24. 제13항에 있어서, 제2콘택홀 및 상기 매몰도전층과 상기 스토리지전극을 연결하는 연결통로는 상기 트랜지스터의 소오스영역 및 드레인영역의 도전형과 같은 타입의 불순물이 도우프된 다결정실리콘으로 플럭(Plug)되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
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