JPH04287967A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、高集積化に好適なダイ
ナミックランダムアクセスメモリ（ＤＲＡＭ）の積層容
量型メモリセルのレイアウトに関する。

【０００２】

【従来の技術】「ＤＲＡＭ（　Ｄｙｎａｍｉｃ　Ｒａｎ
ｄｏｍ　ＡｃｃｅｓｓＭｅｍｏｒｙ　）では３年間に４
倍のペースでの高集積化が実現されてきており、既に４
メガビットＤＲＡＭの量産が始まっている。この高集積
化は主に素子の微細化によって行われてきた。しかし、
微細化に伴う蓄積容量の減少のために信号対雑音（ＳＮ
）比の低下や、α線の入射による信号反転等の弊害が顕
在化し、信頼性の確保が大きな問題となっている。この
ため、従来の基板表面のみを蓄積容量として利用する平
面型のセルに代わって、特公昭６１−５５５２８号に記
載されているような、蓄積容量の一部をスイッチ用トラ
ンジスタや素子間分離酸化膜の上に積み上げた積層容量
型セル（ＳＴＣ：ＳＴａｃｋｅｄＣａｐａｃｉｔｏｒ）
が用いられている。そして、さらに微細なセル面積を実
現するためのＳＴＣ構造として、実開昭５５−１７８８
９４号に述べられているものがある。図２はその平面レ
イアウトを示したものである。２１はスイッチ用トラン
ジスタのチャネル領域や不純物拡散層が作られるアクテ
ィブ領域、２はビット線、２３はビット線２と基板の拡
散層を接触させるためのコンタクト孔、２５は蓄積容量
下部電極と拡散層を接続するためのメモリ部コンタクト
孔、４がスイッチ用トランジスタのゲート電極となるワ
ード線である。簡単のため、メモリ部コンタクト孔２５
の上に配置される蓄積容量下部電極や、プレート電極は
省略してある。このＳＴＣ構造ではビット線を蓄積電極
よりも先に形成するため、プレート電極の形成に際して
ビット線コンタクト部を露出させる必要がなく、プレー
ト電極はメモリセル部を被うだけでよい。したがって、
蓄積容量下部電極の面積がプレート電極の加工に制限さ
れなくなり、メモリセル面積を小さくしながらも蓄積容
量の面積を大きく取ることができる。

【０００３】

【発明が解決しようとする課題】しかし、このＳＴＣ構
造においてもビット線間の距離を縮めるのは非常に困難
であり、セル面積の縮小には限界がある。この問題を解
決するＳＴＣ構造として特開平１−１７９４４９　に述
べられているものがある。図３が、その平面レイアウト
である。

【０００４】３１はスイッチ用トランジスタのチャネル
領域や不純物拡散層が作られるアクティブ領域、４はス
イッチ用トランジスタのゲート電極となるワード線、３
３はビット線２と基板の拡散層を接触させるためのコン
タクト孔、３５は蓄積容量下部電極と拡散層を接続する
ためのメモリ部コンタクト孔、６は蓄積容量下部電極、
７はプレート電極である。

【０００５】この構造の特徴は、アクティブ領域１の主
要部分が、直交するワード線２とビット線４に対して４
５度になるように配置し、かつ、メモリ部コンタクト孔
３５が開口する部分のみをビット線に対して平行に配置
し、しかも、ひとつのアクティブ領域の主要部は最隣接
する４つのアクティブ領域と直交するようにした点であ
る。

【０００６】このようなアクティブ領域の形状と配列に
より、ビット線間のレイアウト上の干渉がなくなり、ビ
ット線ピッチを大幅に縮小できる。またメモリコンタク
ト孔が自己整合的に開口できるようになる。

【０００７】しかし、この構造においてはアクティブ領
域がワード線に対して傾いているため、合わせずれや加
工時の寸法シフトによりスイッチ用トランジスタのしき
い値電圧が大きく変化するという問題がある。合わせず
れによりしきい値電圧が変化するのは、合わせずれによ
り、トランジスタのチャンネル部に占める斜めの部分の
割合が変化するためである。寸法シフトによりしきい値
電圧が変化するのは、アクティブ領域がワード線に対し
て傾いている斜めトランジスタではワード線幅Ｌとアク
ティブ領域の幅Ｗの比によって実効的なチャネル幅やチ
ャネル長が変化するためである。メモリセルの用いられ
るスイッチ用トランジスタは、ワード線幅Ｌとアクティ
ブ領域の幅Ｗはほぼ等しく、共に最小加工寸法程度であ
る。エクステンディット・アブストラクト・オブ・ザ・
ツゥエンティファースト・コンファレンス・オン・ソリ
ッド・ステイト・デヴァイシズ・アンド・マテリアルズ
第１０１頁〜第１０４頁（Ｅｘｔｅｎｄｅｄ　Ａｂｓｔ
ｒａｃｔｓ　ｏｆ　ｔｈｅ　２１ｓｔ　Ｃｏｎｆｅｒｅ
ｎｃｅ　ｏｎ　ＳｏｌｉｄＳｔａｔｅ　Ｄｅｖｉｃｅｓ
　ａｎｄ　Ｍａｔｅｒｉａｌｓ，　ｐｐ．１０１−１０
４）に述べられているように、このＬとＷがほぼ等しい
寸法領域では、寸法変化に対するしきい値電圧の変化は
、通常のトランジスタと比べて斜めトランジスタの方が
大きくなる。

【０００８】メモリの微細化，高集積化にともない合わ
せ精度を上げることはますます難しくなり、また、加工
時の寸法シフトも相対的に大きくなる傾向にある。

【０００９】本発明の目的は、合わせずれや加工時の寸
法シフトによるスイッチ用トランジスタのしきい値電圧
の変化の小さなＳＴＣ型超高集積メモリを提供すること
にある。

【００１０】

【課題を解決するための手段】図１は、本発明のメモリ
セルの平面レイアウト図を示したものである。本発明で
は、アクティブ領域１はクランク状の形をしている。す
なわち、メモリ部コンタクト孔５からワード線４を横切
る部分はビット線２と平行で、ビット線コンタクト孔３
に向かってワード線と平行になるように折れ曲がり、再
び次のメモリ部コンタクト孔に向かってビット線と平行
になるよう折れ曲がった形にしてある。しかも、ビット
線方向に隣接するアクティブ領域はビット線コンタクト
孔を中心に折り返した形で配列してある。なお、この図
１に示した平面レイアウト図を単位とし、これを多数回
繰返し配列することで、メモリアレーが構成される。

【００１１】

【作用】このようなアクティブ領域の形状と配列にする
ことにより、図３に示した従来構造で問題となる、合わ
せずれや寸法シフトによるスイッチ用トランジスタのし
きい値電圧の変化を小さく抑えることができる。

【００１２】図４Ａは本発明のメモリセルに用いられて
いるスイッチ用トランジスタである。アクティブ領域の
うち斜線で示した部分には、電流が流れず、スイッチ用
トランジスタは実質的にはアクテイブ領域とゲート電極
が直交した通常のトランジスタと同じと見なすことがで
きるので、寸法シフトによるスイッチ用トランジスタの
しきい値電圧の変化は斜めトランジスタよりも小さく、
通常のトランジスタと同程度に抑えられる。また、合わ
せずれにより図４Ａで斜線をほどこしたアクティブ領域
の面積が変化しても、トランジスタのしきい値電圧には
、ほとんど影響をおよぼさない。

【００１３】上記メモリセルの構成により、合わせずれ
や寸法シフトが大きな問題となる最小加工寸法０．４μ
ｍ　以下の微小面積メモリセルにおいてもスイッチ用ト
ランジスタのしきい値電圧の変化を小さく抑えることが
でき、超高集積ＤＲＡＭが実現できる。

【００１４】

【実施例】図４Ｃは本発明のレイアウトに用いられてい
るスイッチ用トランジスタと図３のレイアウトに用いら
れているスイッチ用トランジスタの閾値電圧が、合わせ
ずれによってどの程度変化するかを比較したものである
。それぞれ図４Ａ，Ｂに示したトランジスタについて、
ゲート電極が左右にずれた場合の閾値電圧を示している
。横軸は、左にずれた場合をマイナスで、右にずれた場
合をプラスで表してある。従来構造のトランジスタでは
、±０．１μｍ　の合わせずれにたいして、閾値電圧が
約０．３Ｖ　変化しているのに対して、本発明のトラン
ジスタでは、閾値電圧がほとんど変化していない。

【００１５】図５から図１１は、本実施例によるメモリ
セルを製造する工程を示すための断面図である。図１に
おいてＡーＡ′で示した線に沿った断面について示した
。

【００１６】まず、図５に示すように、スイッチ用トラ
ンジスタを従来のＭＯＳＦＥＴ形成工程により形成する
。ここで５１はｐ型半導体基板、５２は素子間分離絶縁
膜、５３はゲート酸化膜、４はゲート電極となるワード
線、５４は層間絶縁膜、５５，５６はｎ型不純物拡散層
（リン）である。表面全体に公知のＣＶＤ法を用いて厚
さ５０ｎｍのＳｉＯ２　５７と、厚さ４００ｎｍのＳｉ
３Ｎ４をそれぞれＣＶＤ法により堆積させ、膜厚分のＳ
ｉ３Ｎ４をエッチングすることによりワード線間に絶縁
膜５８を埋め込む。

【００１７】次に、図６に示すように、ビット線が基板
表面のｎ型拡散層と接触する部分５５および、蓄積電極
が基板表面のｎ型拡散層と接触する部分５６を公知のホ
トリソグラフィ法とドライエッチング法を用いて開口す
る。ＣＶＤ法を用いて厚さ４００ｎｍのｎ型の不純物を
含む多結晶シリコンを堆積させた後、膜厚分のエッチン
グをすることにより、前述のエッチングにより形成され
た穴の内部に多結晶シリコン６１，６２を埋め込む。

【００１８】厚さ５０ｎｍのＳｉＯ２　７１をＣＶＤ法
により堆積させ、ビット線が多結晶シリコン６１と接触
する部分のみを公知のホトリソグラフィ法とドライエッ
チング法を用いて開口する。

【００１９】次に、ビット線３を形成する。ビット線の
材料としては、金属のシリサイドと多結晶シリコンの積
層膜やタングステンを用いた。この上に、厚さ２００ｎ
ｍのＳｉＯ２７２を堆積させる（図７）。ＳｉＯ２７２
とビット線３を公知のホトリソグラフィ法とドライエッ
チング法を用いて加工し、ビット線を所望のパターンと
する。次に、膜厚１５０ｎｍのＳｉＯ２　をＣＶＤ法に
より堆積し、ドライエッチング法によりエッチングして
、ビット線の側壁部にＳｉＯ２　のサイドウォールスペ
ーサ８１を形成し、ビット線を絶縁する。蓄積電極が多
結晶シリコン６２と接触する部分のみを公知のホトリソ
グラフィ法とドライエッチング法を用いて開口する（図
８）。

【００２０】厚さ５０ｎｍのＳｉ３Ｎ４９１と、厚さ３
００ｎｍのＳｉＯ２　９２をそれぞれＣＶＤ法により堆
積する（図９）。図示されていないレジストパターンを
用いてＳｉ３Ｎ４９１とＳｉＯ２　９２を異方的にエッ
チングした後、ｎ型不純物を含んだ膜厚５０ｎｍの多結
晶シリコン１０１をＣＶＤ法で堆積する。凹部内にレジ
スト１０２を埋め込む（図１０）。

【００２１】レジストに覆われていない多結晶シリコン
１０１を異方的にエッチングする。ついでレジスト１０
２を除去し、さらに、メモリーセル領域上のＳｉＯ２　
９２を除去することによって多結晶シリコン１０１を蓄
積電極とする。Ｔａ２Ｏ５をＣＶＤ法により堆積しキャ
パシタ絶縁膜１１１を形成する。

【００２２】次に、タングステンを堆積しプレート電極
７を形成する。このプレート電極７には、多結晶シリコ
ン，タングステン以外の高融点金属，高融点金属シリサ
イドなどを用いることができる。図面では省略してある
が、このあとさらに、プレート電極上に配線用金属を積
層する。

【００２３】以上のような工程によって、図１１に示し
たようなメモリセルを完成する。

【００２４】図１２は、図１のプレート電極７のレイア
ウトに改良を加えたもので、プレート電極をワード線と
並行に分離した構造を持つ。このプレート電極を分離し
た構造はアイ・イー・イー・イー　　インターナショナ
ル　　ソリッド　　ステイト　　サーキット　　コンフ
ァレンス　　１９８９年　　第２３８頁〜第２３９頁（
１９８９　ＩＥＥＥＩｎｔｅｒｎａｔｉｏｎａｌ　Ｓｏ
ｌｉｄ　Ｓｔａｔｅ　Ｃｉｒｃｕｉｔｓ　Ｃｏｎｆｅｒ
ｅｎｃｅ，　ｐｐ．２３８−２３９）で提案された方式
で、高Ｓ／Ｎ比を実現できる構造である。

【００２５】図１３も、図１２のプレート電極７のレイ
アウトに改良を加えたものである。図１２とはプレート
電極のレイアウトが異なっており、プレート電極をビッ
ト線と並行に分離した構造を持つ。効果は図７の実施例
と同等で、高Ｓ／Ｎ比を実現できる。

【００２６】

【発明の効果】本発明によれば、合わせずれや加工時の
寸法シフトによるスイッチ用トランジスタのしきい値電
圧の変化を小さく抑えることができ、安定に動作するＳ
ＴＣ型超高集積メモリを作製することが可能になる。

【００２７】本発明によるメモリを作製する工程は従来
の方法と何ら変わることなく、平面レイアウトを変更す
るだけでよい。この平面レイアウトの変更により集積度
が損なわれることはない。

【００２８】また、本発明の平面レイアウトによれば、
斜めのアクティブ領域をもつ従来の構造と比べ、断面観
察による工程管理が容易に行えるという効果もある。

【図面の簡単な説明】

【図１】本発明のメモリセルの平面図である。

【図２】従来型ＳＴＣセルの第１の平面図である。

【図３】従来型ＳＴＣセルの第２の平面図である。

【図４Ａ】本願発明のメモリセルのスイッチ用トランジ
スタの要部平面図。

【図４Ｂ】従来のＳＴＣセルスイッチ用トランジスタの
要部平面図。

【図４Ｃ】本発明のメモリセルのスイッチ用トランジス
タと従来構造のメモリセルのスイッチ用トランジスタに
おける合わせずれによるしきい値電圧の変化を示す図で
ある。

【図５】本発明の一実施例の工程を示す第１の断面図で
ある。

【図６】本発明の一実施例の工程を示す第２の断面図で
ある。

【図７】本発明の一実施例の工程を示す第３の断面図で
ある。

【図８】本発明の一実施例の工程を示す第４の断面図で
ある。

【図９】本発明の一実施例の工程を示す第５の断面図で
ある。

【図１０】本発明の一実施例の工程を示す第６の断面図
である。

【図１１】本発明の一実施例の工程を示す第７の断面図
である。

【図１２】本発明の第２の実施例の平面図である。

【図１３】本発明の第３の実施例の平面図である。

【符号の説明】

１…アクティブ領域、２…ビット線、３，２３，３３…
コンタクト孔、４…ワード線、５，２５，３５…メモリ
部コンタクト孔、６…蓄積容量下部電極、７…プレート
電極、５１…ｐ型半導体基板、５２…素子間分離酸化膜
、５３…ゲート酸化膜、５５，５６…ｎ型不純物拡散層
、５４，５７，７１，７２，８１，９２…ＳｉＯ２　、
５８，９１…Ｓｉ３Ｎ４、６１，６２，１０１…多結晶
シリコン、１０２…レジスト、１１１…キャパシタ絶縁
膜。

Claims (1)

【特許請求の範囲】
1. 【請求項１】一つのスイッチ用トランジスタと、一つの
   電荷蓄積容量を最小単位とする半導体記憶装置において
   、上記スイッチ用トランジスタのアクティブ領域の形状
   が、メモリ部コンタクト孔からワード線を横切る部分は
   ビット線と平行であり、ビット線コンタクト孔に向かっ
   てワード線と平行になるように折れ曲がり、再び次のメ
   モリ部コンタクト孔に向かってビット線と平行になるよ
   う折れ曲がった形であることを特徴とする半導体記憶装
   置。