JPH0823079A - 半導体集積回路装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 高集積化されしかも高特性の強誘電体キャパ
シタを備えている半導体集積回路装置と、それを容易に
得ることができる製造技術を提供する。 【構成】 スイッチＭＯＳＦＥＴにおけるソースとなる
半導体領域５またはドレインとなる半導体領域６のいず
れか一方に接続されており、表面が平坦な絶縁膜８の表
面に延長して設けられている表面が平坦で白金からなる
第１の電極１６と、その上に設けられている強誘電体膜
１８と、その上に設けられている第２の電極１９とから
構成されている強誘電体キャパシタを有し、前記絶縁膜
８の上の選択的な領域に配置されており前記第１の電極
１６の側壁に接触して設けられており、前記第１の電極
１６の表面と同一平面となっている表面を有する絶縁膜
１１とを備えている半導体集積回路装置とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体集積回路装置お
よびその製造技術に関し、特に、強誘電体キャパシタを
有する不揮発性ＲＡＭ（Random Access Memory）を備え
ている半導体集積回路装置に適用して有効な技術に関す
る。

【０００２】

【従来の技術】不揮発性ＲＡＭは、ＬＳＩ（Large Scal
e Integrated Circuit）メモリの一種であり、読み出
し、書き込みが自由にでき、大量のデータを記憶するこ
とができる。

【０００３】前記不揮発性ＲＡＭは、２つの電極とこれ
に挟まれた強誘電体膜からなる強誘電体キャパシタを記
憶素子としているもので、スイッチＭＩＳＦＥＴと前記
スイッチＭＩＳＦＥＴに接続された前記強誘電体キャパ
シタから構成されており、１つの前記強誘電体キャパシ
タが１ビットに対応しているものである。

【０００４】そして、前記強誘電体キャパシタにおける
２つの前記電極に加える電圧の向きによって、前記強誘
電体膜に生ずる自発分極の向きを変えることで“１”と
“０”の情報を記憶する。

【０００５】また、前記強誘電体膜に生ずる自発分極の
向きは、２つの前記電極に加える電圧を取り去っても残
っているので、不揮発的に前記情報を記憶できる。

【０００６】日経マイクロデバイスの１９９１年３月号
の８３頁と８４頁および日経マイクロデバイスの１９９
２年１月号の１１１頁から１１６頁に記載されている不
揮発性ＲＡＭの製造方法は、スイッチＭＩＳＦＥＴを形
成した後、前記スイッチＭＩＳＦＥＴの上部に絶縁膜を
介して白金からなる第１の導電膜を堆積後、前記第１の
導電膜をパターニングして第１の電極を形成する。次
に、前記第１の電極の上部にチタン酸ジルコン酸鉛（Ｐ
ＺＴ）などからなる強誘電体膜を形成した後、前記強誘
電体膜の上部に第２の導電膜を堆積後、前記第２の導電
膜をパターニングして第２の電極を形成する。

【０００７】

【発明が解決しようとする課題】ところが、前述した不
揮発性ＲＡＭの製造方法では、以下に述べるような種々
の問題点があることを本発明者は見い出した。

【０００８】（１）前記第１の電極が微細化できないと
いう問題点がある。

【０００９】すなわち、前記不揮発性ＲＡＭの集積度を
上げるには、ダイナミックＲＡＭの場合と同じように強
誘電体キャパシタの微細化が必要である。前記強誘電体
キャパシタの微細化とは、前記第１の電極と前記第２の
電極の微細加工を行うことである。通常の半導体集積回
路装置の製造工程では、塩素などのハロゲンを含むガス
を使用したドライエッチング法によって電極の加工を行
っている。これは、前記半導体集積回路装置で使用する
シリコンやアルミニウムなどの導電膜にはハロゲン化物
が存在するので、これを利用してエッチングを行う。

【００１０】ところで、前記強誘電体キャパシタの前記
第１の電極に使用する白金は、前述したようにもともと
他のものと反応しにくいので、前記第１の電極として使
用している。このために、前記半導体集積回路装置の製
造工程のようにハロゲン化物を利用したドライエッチン
グをそのまま使用することができない。そこで、イオン
ミリング法を用いて物理的な衝突によって前記第１の電
極に使用している白金を加工している。このため、前記
第１の電極に使用している白金の微細加工は難しく、さ
らに前記第１の電極の下部の絶縁膜に対するダメージも
生ずるという問題点がある。

【００１１】さらにハロゲンガスによる反応性イオンエ
ッチング法による試みもあるが、前記第１の電極の側面
および上部に堆積物が形成されるので、前記堆積物を取
り除く必要があるが、前記堆積物の除去の際にゴミが発
生するという問題点がある。

【００１２】（２）前記第１の電極の端部における段差
での前記強誘電体膜の膜質の劣化が生ずるという問題点
がある。

【００１３】すなわち、前記絶縁膜の上に前記第１の導
電膜を堆積した後に前記第１の電極をパターニングする
製造方法では、前記第１の電極の端部に前記第１の電極
の膜厚に相当する段差ができる。前記段差は通常１００
〜２００ｎｍである。ＰＺＴなどの強誘電体膜は複合材
料であり、前記強誘電体膜はＣＶＤ法、ゾル・ゲル法ま
たはスパッタリング法などにより堆積されている。

【００１４】前述した諸方法によって形成された堆積膜
は下地に段差部が存在すると、前記段差部での膜質が平
坦部に比べて劣化するという問題点がある。前記強誘電
体膜における劣化は比誘電率の低下、自発分極の低下、
分局の反転回数の減少およびリーク電流の増加などを生
ずるという問題点がある。

【００１５】本発明の一つの目的は、高集積化されしか
も高特性の強誘電体キャパシタを備えている半導体集積
回路装置を提供することにある。

【００１６】本発明の他の目的は、高集積化されしかも
高特性の強誘電体キャパシタを備えている半導体集積回
路装置を容易に製造できる製造技術を提供することにあ
る。

【００１７】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１８】

【課題を解決するための手段】本発明において開示され
る発明のうち、代表的なものの概要を説明すれば、以下
のとおりである。

【００１９】（１）本発明の半導体集積回路装置は、ス
イッチＭＩＳＦＥＴにおけるソースとなる半導体領域ま
たはドレインとなる半導体領域のいずれか一方に接続さ
れており、表面が平坦な第１の絶縁膜の表面上に設けら
れている表面が平坦な第１の電極と、前記第１の電極の
上に設けられている強誘電体膜と、前記強誘電体膜の上
に設けられている第２の電極とから構成されている強誘
電体キャパシタを有し、前記第１の絶縁膜の上の選択的
な領域に配置されており前記第１の電極の側壁に接触し
て設けられており、前記第１の電極の表面と同一平面と
なっている表面を有する第２の絶縁膜とを備えているも
のである。

【００２０】（２）本発明の半導体集積回路装置の製造
方法は、スイッチＭＩＳＦＥＴを含む半導体基板の上に
第１の絶縁膜を形成する工程と、前記第１の絶縁膜の表
面を平坦にする工程と、前記第１の絶縁膜の上に第２の
絶縁膜を形成した後、前記第２の絶縁膜の選択的な領域
に第１の溝および第２の溝を形成すると共に、前記第１
の溝の下部の前記第１の絶縁膜の一部に前記ソースとな
る前記半導体領域または前記ドレインとなる前記半導体
領域のいずれか一方のコンタクト領域となる第１のコン
タクトホールを形成すると共に、前記第２の溝の下部の
前記第１の絶縁膜の一部に前記ソースとなる前記半導体
領域または前記ドレインとなる前記半導体領域のいずれ
か一方のコンタクト領域となる第２のコンタクトホール
を形成する工程と、前記第１のコンタクトホール、前記
第２のコンタクトホール、前記第１の溝および前記第２
の溝に第１の導電膜を埋め込んだ後、その第１の導電膜
によって、前記第２の絶縁膜の表面と同一平面となって
いる表面を有する前記第１の電極を形成する工程と、前
記第１の溝に埋め込まれている前記第１の電極の上に強
誘電体膜を形成した後、前記強誘電体膜の上に第２の導
電膜を形成する工程とを有するものである。

【００２１】

【作用】前記した本発明の半導体集積回路装置によれ
ば、前記強誘電体キャパシタにおける第１の電極は、ス
イッチＭＩＳＦＥＴにおけるソースとなる半導体領域ま
たはドレインとなる半導体領域のいずれか一方に接続さ
れており、平坦な第１の絶縁膜の表面上に設けられてい
る表面が平坦な第１の電極となり、前記第１の絶縁膜の
上の選択的な領域に配置されており前記第１の電極の側
壁に接触して設けられており、前記第１の電極の表面と
同一平面となっている表面を有する第２の絶縁膜を備え
ていることより、たとえば前記第１の電極は加工が難し
い白金等からなる単層膜または前記第１の電極の表面部
分が白金からなる積層膜を用いているものであっても、
前記第１の電極を前記第２の絶縁膜に微細加工をもって
設けることができる溝に埋め込むことによりエッチング
することなく前記溝に対応した形状および寸法をもって
パターン化できることより、前記強誘電体キャパシタを
微細加工をもって小面積の領域に高集積度の状態で設け
ることができる。

【００２２】また、前記第２の導電膜の表面と同一平面
となっている表面であると共に、平坦な表面を有する前
記第１の電極と、前記第１の電極の上に設けられている
強誘電体膜と、前記強誘電体膜の上に設けられている第
２の電極とから構成されている強誘電体キャパシタであ
ることより、前記第２の絶縁膜と接触している前記第１
の電極には段差がないため、前記第１の電極の上に設け
られている前記強誘電体膜も段差がなく設けられて、前
記強誘電体膜の膜質の劣化が抑えられ、特性の優れた前
記強誘電体キャパシタを提供することができる。

【００２３】前記した本発明の半導体集積回路装置の製
造方法によれば、前記第１の溝および前記第２の溝に第
１の導電膜を埋め込んだ後、その第１の導電膜によっ
て、前記第２の絶縁膜の表面と同一平面となっている表
面を有する前記第１の電極を形成する工程と、前記第１
の溝に埋め込まれている前記第１の電極の上に強誘電体
膜を形成した後、前記強誘電体膜の上に第２の導電膜を
形成する工程とを有することより、前記第１の電極は加
工が難しい白金等からなる単層膜または前記第１の電極
の表面部分が白金からなる積層膜を用いているものであ
っても、前記第１の電極を前記第２の絶縁膜に微細加工
をもって形成することができる前記第１の溝に埋め込む
ことによりエッチングすることなく前記第１の溝に対応
した形状および寸法をもってパターン化できることよ
り、前記強誘電体キャパシタを微細加工をもって小面積
の領域に高集積度の状態で製造することができる。

【００２４】また、前記第２の絶縁膜の表面と同一平面
となっている表面であると共に、平坦な表面を有する前
記第１の電極と、前記第１の電極の上に形成される強誘
電体膜と、前記強誘電体膜の上に形成される第２の電極
とから構成されている強誘電体キャパシタであることよ
り、前記第２の絶縁膜と接触している前記第１の電極を
段差がない状態で形成できることより、前記第１の電極
の上に形成される前記強誘電体膜も段差がなく形成で
き、前記強誘電体膜の膜質の劣化が抑えられ、特性の優
れた前記強誘電体キャパシタを製造することができる。

【００２５】

【実施例】以下、本発明の実施例を図面に基づいて詳細
に説明する。なお、実施例を説明するための全図におい
て同一機能を有するものは同一の符号を付し、重複説明
は省略する。

【００２６】（実施例１）図１〜図５は、本発明の一実
施例である半導体集積回路装置およびその製造工程を示
す断面図であり、具体的には１つのスイッチＭＯＳＦＥ
Ｔに複数の強誘電体キャパシタが接続されている不揮発
性ＲＡＭを備えている半導体集積回路装置およびその製
造工程を示す断面図である。同図を用いて、本発明の半
導体集積回路装置およびその具体的な製造方法について
説明する。なお、図１〜図５において、左に図示してい
る断面図はデータ線に対して平行な方向の断面図であ
り、矢印より右に図示している断面図は前記データ線に
対して垂直な方向の断面図である。

【００２７】まず、図１に示すように、たとえばｐ型シ
リコン（Ｓｉ）単結晶からなる半導体基板１の表面にお
ける素子分離領域に、チャネルストッパ形成用のたとえ
ばｎ型の不純物をイオン注入した後、半導体基板１の表
面を選択的に熱酸化することにより厚膜の酸化シリコン
膜等からなるフィールド絶縁膜２を形成する。この熱酸
化処理の際、素子分離領域に導入されたｎ型の不純物が
拡散されることにより、フィールド絶縁膜の下層にチャ
ネルストッパ層（図示せず）が形成される。

【００２８】その後、半導体基板１の表面に酸化シリコ
ン膜からなるゲート絶縁膜３を形成した後、半導体基板
１の上にＣＶＤ法により、導電性不純物を含有している
多結晶シリコン膜を形成した後、その多結晶シリコン膜
をフォトリソグラフィ技術により選択的にエッチング除
去することにより、ゲート電極４を形成する。

【００２９】次に、半導体基板１の表面が露出している
領域にｎ型の不純物をイオン注入し、拡散してソースと
なるｎ型の半導体領域５およびドレインとなるｎ型の半
導体領域６を同時に形成し、スイッチＭＯＳＦＥＴを製
造する。なお、半導体領域５をドレインとし、半導体領
域６をソースとした場合にも適用できる。

【００３０】図１においては、ｎチャネルのスイッチＭ
ＯＳＦＥＴを図示しているが、半導体基板１における図
示していない領域にはｐチャネルのスイッチＭＯＳＦＥ
Ｔも形成されており、それらのＭＯＳＦＥＴを用いてＣ
ＭＯＳ（Complementary MOS)構造のものとしている。

【００３１】スイッチＭＯＳＦＥＴの上部を覆うよう
に、半導体基板１の上に絶縁膜（第１の絶縁膜）７を形
成する。

【００３２】絶縁膜７は、たとえばＣＶＤ法などにより
形成したシリコン酸化膜、リンを含んでいる酸化シリコ
ン膜であるＰＳＧ（Phosho Silicate Glass)膜またはホ
ウ素およびリンを含んでいる酸化シリコン膜であるＢＰ
ＳＧ（Boron Phosho Silicate Glass)膜からなる単層膜
またはこれらを堆積した積層膜からなり、絶縁膜７を形
成した後、平坦化処理を行い、絶縁膜７の表面を平坦に
する。

【００３３】この平坦化処理は、高濃度のリン（Ｐ）を
含有しているＰＳＧ膜またはＢＰＳＧ膜を高温状態で熱
処理することによりリフロさせて行う。ただし、平坦化
処理としては、絶縁膜７の表面をエッチバック法または
化学機械研磨（ＣＭＰ）法によって平坦にする態様を採
用することもできる。

【００３４】次に、絶縁膜７の上部に、絶縁膜（第２の
絶縁膜）８を形成する。

【００３５】絶縁膜８は、エッチングストッパ膜として
機能するために形成するものであり、たとえばＣＶＤ法
により形成する窒化シリコン膜または酸化アルミニウム
膜等を用いているが、絶縁膜７とは異なるエッチング速
度の材料からなる絶縁膜であれば他の種類の絶縁膜であ
ってもよい。

【００３６】なお、絶縁膜８の平坦化処理を行うことに
より、絶縁膜７の平坦化処理を省略することができる。
本実施例１では絶縁膜７の平坦化処理を行っていること
より、絶縁膜８の平坦化処理を省略している。すなわ
ち、絶縁膜７または絶縁膜８のいずれか一方の平坦化処
理を行なえばよく、平坦化処理により絶縁膜７を形成し
た後の絶縁膜８の表面が平坦となっていればよい。

【００３７】次に、フォトレジスト膜をマスクにしたフ
ォトリソグラフィ技術を用いて、絶縁膜８に開孔９およ
び開孔１０を形成する。

【００３８】開孔９は、スイッチＭＯＳＦＥＴにおける
半導体領域５と後述する強誘電体キャパシタとを接続す
るためのコンタクトホールを形成する際に使用するもの
である。

【００３９】開孔１０は、スイッチＭＯＳＦＥＴにおけ
る半導体領域６とデータ線との接続を行うためのコンタ
クトホールを形成する際に使用するものである。

【００４０】次に、絶縁膜８の上部にたとえば酸化シリ
コン膜からなる絶縁膜（第３の絶縁膜）１１を形成す
る。絶縁膜１１の膜厚は後述する強誘電体キャパシタの
第１の電極の膜厚と同じにする。絶縁膜１１は絶縁膜７
と同様な方法で形成する。

【００４１】次に、図２に示すように、フォトレジスト
膜をマスクにしたフォトリソグラフィ技術を用いて、絶
縁膜１１をエッチングすることにより選択的に取り除い
て溝１２と溝１３とを形成する。この場合、絶縁膜８
は、エッチングストッパ膜となっている。

【００４２】溝１２は後述する強誘電体キャパシタの第
１の電極形成領域となり、溝１３はスイッチＭＯＳＦＥ
Ｔのドレイン電極形成領域となる。

【００４３】その後、フォトレジスト膜と絶縁膜８をマ
スクにして、絶縁膜７をエッチング除去することによ
り、半導体領域５，６の一部が露出するようなコンタク
トホール１４，１５を同時に形成する。この場合にも、
絶縁膜８は、エッチングストッパ膜となっている。

【００４４】次に、不要となったフォトレジスト膜を取
り除く作業を行う。

【００４５】次に、図３に示すように、溝１２，１３内
に、それぞれ後述する強誘電体キャパシタの第１の電極
１６と、スイッチＭＯＳＦＥＴのドレイン電極１７とを
形成する。

【００４６】第１の電極１６は、後述する強誘電体キャ
パシタの下部電極を構成する部分であり、たとえば白金
等のような酸素等との反応性の低い材料によって構成さ
れている。その理由は、仮に第１の電極１６の材料とし
て反応性の高い材料を用いた場合、第１の電極１６上に
酸化膜が形成される結果、強誘電体キャパシタの容量が
低下してしまうからである。

【００４７】すなわち、仮に第１の電極１６上に非誘電
率の非常に高い材料を用いたとしても、第１の電極１６
上に酸化膜が形成されてしまった場合には、キャパシタ
用の絶縁膜がその酸化膜と非誘電率の高い絶縁膜との２
層構造となり、回路的に見れば、２つの容量が直列接続
された状態となってしまうので、キャパシタ全体の容量
が酸化膜のみからなるキャパシタと実質的に同一とな
り、強誘電体膜を使用する意味がなくなってしまうから
である。

【００４８】ところで、本実施例１においては、第１の
電極１６およびドレイン電極１７が、溝１２，１３に枠
決めされて形成されているとともに、その上面が第３の
絶縁膜１１の上面と一致するように形成されている。

【００４９】すなわち、第１の電極１６およびドレイン
電極１７の寸法設定を、比較的高い寸法精度で形成でき
る溝１２，１３の寸法設定によって行っているので、第
１の電極１６およびドレイン電極１７を、加工寸法精度
の低い白金等のような材料で構成したとしても、それら
を高い寸法精度で形成できるようになっている。

【００５０】また、第１の電極１６およびドレイン電極
１７をパターニングするのに、イオンミリング法等のよ
うな物理的衝突作用によってパターニングするような方
法を用いないので、異物の発生も生じない。

【００５１】しかも、本実施例１においては、後述する
強誘電体キャパシタの第１の電極１６と、スイッチＭＯ
ＳＦＥＴのドレイン電極１７とを同時に形成することが
できるようになっている。

【００５２】これは、本実施例１の場合、ドレイン電極
１７も溝１３の平面寸法の設定によってその寸法設定が
可能なので、第１の電極１６と同一材料の白金としても
寸法精度を確保できるからである。

【００５３】したがって、本実施例１においては、強誘
電体キャパシタの第１の電極１６とスイッチＭＯＳＦＥ
Ｔのドレイン電極１７とを異なる材料によって別々に形
成する場合に比べて、半導体集積回路装置の製造工程を
少なくすることが可能になっている。

【００５４】さらに、第１の電極１６およびドレイン電
極１７の上面と、絶縁膜１１の上面とが一致しているの
で、第１の電極１６およびドレイン電極１７の端部に段
差が形成されない。このため、その段差に起因して、後
述のキャパシタ用の絶縁膜の膜質劣化等のような不具合
を防止することができるようになっている。

【００５５】このような第１の電極１６およびドレイン
電極１７を形成するには、たとえば次のようにする。ま
ず、図２に示した半導体基板１上に、たとえばスパッタ
リング法等によって白金等からなる第１の導体膜を、絶
縁膜１１を被覆するように絶縁膜１１の膜厚よりも厚め
に堆積する。

【００５６】次に、第１の導電膜の上部にフォトレジス
ト膜またはＳＯＧ（Spin On Glass)膜をその上面がほぼ
平坦になる程度に堆積した後、エッチバック法によって
絶縁膜１１の表面よりも上部の前記第１の導電膜をエッ
チング除去することにより、第１の電極１６およびドレ
イン電極１７をその表面が絶縁膜１１の表面と一致する
ように形成する。なお、フォトレジスト膜はスピンナに
よる回転塗布法により形成するものであり、ＳＯＧ膜
は、スピンナによる回転塗布法により形成する酸化シリ
コン等からなるものであり、それらの形成後は、前記フ
ォトレジスト膜または前記ＳＯＧ膜下の形状に凹凸があ
っても、平坦な表面を有するものとなる。

【００５７】ただし、前記第１の導電膜の平坦化処理の
他の方法として、化学機械研磨（ＣＭＰ）法によって絶
縁膜１１の表面よりも上部の前記第１の導電膜を除去す
ることにより平坦化する手法を採用することができる。

【００５８】次に、図４に示すように、半導体基板１上
に強誘電体キャパシタＣを形成する。強誘電体キャパシ
タＣは、第１の電極１６と、その上に強誘電体膜１８を
介して形成された第２の電極１９とから構成されてい
る。

【００５９】強誘電体膜１８は、たとえばＰＺＴ（チタ
ン酸ジルコン酸鉛）等からなる。また、第２の電極１９
は、たとえばチタン等のような微細加工が容易な材料か
らなる。第２の電極１９の材料として、微細加工可能な
材料を使用できるのは、以下の理由からである。

【００６０】すなわち、第２の電極１９は、たとえばス
パッタリング法等のような非酸化性の雰囲気中で形成す
ることができるので、その形成中に第２の電極１９と下
層の強誘電体膜１８との間に酸化膜が形成されてしまう
こともないので、第２の電極１９の材料として白金等の
ような酸素等との反応性の低い材料を用いる必要性がな
いし、また、強誘電体膜１８自体はもともと酸素を含む
複合材料なので、その上面に新たに酸化膜が形成されて
しまうこともないからである。

【００６１】ところで、本実施例１においては、上述し
たように、第１の電極１６の上面が絶縁膜１１の上面と
一致しているため、第１の電極１６の端部に段差が形成
されない。このため、その上面に形成した強誘電体膜１
８もその端部において段差が生じないので、その膜質が
劣化することもない。

【００６２】このような強誘電体膜１８および第２の電
極１９を形成するには、たとえば以下のようにする。

【００６３】まず、図３に示した半導体基板１上に、た
とえばＰＺＴからなる強誘電体膜を、たとえばＣＶＤ
法、スパッタリング法またはゾル・ゲル法を用いて形成
した後、その上面に、たとえばチタンからなる第２の導
電膜をスパッタリング法等によって堆積する。

【００６４】続いて、その第２の導電膜上にフォトレジ
スト膜を形成した後、そのフォトレジス膜をマスクとし
たフォトリソグラフィ技術を用いて、その第２の導電膜
およびその下層の強誘電体膜１８を順次エッチング除去
することによって、強誘電体膜１８および第２の電極１
９をパターン形成する。

【００６５】この際、ドレイン電極１７上における強誘
電体膜および導電膜を除去しておく。その理由は、ドレ
イン電極１７の上部には、その上層の配線層に形成され
る後述のデータ線が接続されるからである。

【００６６】その後、不要となった前記フォトレジスト
膜を取り除く作業を行う。

【００６７】次に、図５に示すように、前記強誘電体キ
ャパシタの上部に絶縁膜２０を堆積する。

【００６８】絶縁膜２０は、たとえばスパッタリング法
またはプラズマＣＶＤ法で形成した酸化シリコン膜また
は窒化シリコン膜の単層膜またはそれらを堆積した積層
膜を採用している。

【００６９】フォトレジスト膜をマスクにしたフォトリ
ソグラフィ技術を用いて、絶縁膜２０にスルーホール２
１を形成する。

【００７０】次に、前記フォトレジスト膜を取り除いた
後、上述したデータ線となる第３の導電膜２２を堆積す
る。第３の導電膜２２は、たとえばスパッタリング法ま
たはＣＶＤ法で形成したアルミニウム、チタンまたはタ
ングステンなどの単層膜またはそれらを堆積した積層膜
を採用している。

【００７１】次に、フォトレジスト膜をマスクにしたフ
ォトリソグラフィ技術を用いて、第３の導電膜２２を選
択的にエッチングして所定の形状の配線パターンを形成
する。

【００７２】その後、不要となった前記フォトレジスト
膜を取り除く作業を行う。

【００７３】次に、図示していないが、パッシベーショ
ン膜または第３の導電膜２２よりも上層の配線層とパッ
シベーション膜を形成し、前記パッシベーション膜を選
択的に取り除いて、その領域にボンディングパッドを形
成することにより半導体集積回路装置を製造する。

【００７４】前述した本実施例１においては、第１の電
極１６と第２の電極１９と、それらに挟まれた強誘電体
膜１８とから構成されている強誘電体キャパシタＣを記
憶素子としている不揮発性ＲＡＭを備えている半導体集
積回路装置である。またスイッチＭＯＳＦＥＴとスイッ
チＭＯＳＦＥＴに接続されている前記強誘電体キャパシ
タから構成されており、１つの前記強誘電体キャパシタ
が１ビットに対応しているものである。

【００７５】そして、前記強誘電体キャパシタの第１の
電極１６と第２の電極１９とに加える電圧の向きによっ
て、強誘電体膜１８に生ずる自発分極の向きを変えるこ
とで“１”と“０”の情報を記憶する。また、強誘電体
膜１８に生ずる自発分極の向きは、第１の電極１６と第
２の電極１９とに加える電圧を取り去っても残っている
ので、不揮発的に情報を記憶できる。

【００７６】（実施例２）本発明の他の実施例である半
導体集積回路装置およびその製造方法は、図６〜図１０
に示すように、前述した実施例１におけるコンタクトホ
ール１４，１５に導電体膜２３，２４を用いて埋め込ん
だ後に第１の電極１６を形成することを特徴とするもの
である。

【００７７】まず、図６に示すように、たとえばｐ型の
Ｓｉ単結晶からなる半導体基板１の表面における素子分
離用のフィールド絶縁膜を形成する領域に、チャネルス
トッパ形成用の第２の導電型たとえばｎ型の不純物をイ
オン注入した後、半導体基板１の表面の選択的な領域を
熱酸化して厚膜の酸化シリコン膜からなるフィールド絶
縁膜２を形成する。この場合、前記熱処理により、前記
ｎ型の不純物が拡散されて、ｎ型の拡散層からなるチャ
ネルストッパ層（図示していない）が形成される。

【００７８】その後、半導体基板１の表面に酸化シリコ
ン膜からなるゲート絶縁膜３を形成した後、半導体基板
１の上にＣＶＤ法により、導電性不純物を含有している
多結晶シリコン膜を形成し、フォトリソグラフィ技術に
より前記多結晶シリコン膜を選択的に取り除いて、ゲー
ト電極４を形成する。

【００７９】次に、半導体基板１の表面が露出している
領域にｎ型の不純物をイオン注入し、拡散してソースと
なるｎ型の半導体領域５およびドレインとなるｎ型の半
導体領域６を同時に形成し、スイッチＭＯＳＦＥＴを製
造する。

【００８０】図６においては、ｎチャネルのスイッチＭ
ＯＳＦＥＴを図示しているが、前記半導体基板１におけ
る図示していない領域にはｐチャネルのスイッチＭＯＳ
ＦＥＴも形成されており、それらのＭＯＳＦＥＴを用い
てＣＭＩＳ構造のものとしている。

【００８１】スイッチＭＯＳＦＥＴの上部を覆うよう
に、半導体基板１の上に絶縁膜７を形成する。

【００８２】絶縁膜７は、ＣＶＤ法などにより形成した
シリコン酸化膜、リンを含んでいる酸化シリコン膜であ
るＰＳＧ膜またはホウ素およびリンを含んでいる酸化シ
リコン膜であるＢＰＳＧ膜からなる単層膜またはこれら
を堆積した積層膜からなり、絶縁膜７を形成した後、平
坦化処理を行い、絶縁膜７の表面を平坦にする。

【００８３】前記平坦化処理は、高濃度のリン（Ｐ）を
含有している前記ＰＳＧ膜または前記ＢＰＳＧ膜を高温
状態で熱処理することによりリフローさせて行う。な
お、前記平坦化処理としては、絶縁膜７の表面をエッチ
バック法または化学機械研磨法によって平坦にする態様
を採用することもできる。

【００８４】次に、絶縁膜７の上部に、絶縁膜８を形成
する。

【００８５】絶縁膜８は、エッチングストッパ膜として
機能するために形成するものであり、ＣＶＤ法により形
成する窒化シリコン膜または酸化アルミニウム膜を用い
ているが、絶縁膜７とは異なるエッチング速度の材料か
らなる絶縁膜であれば他の種類の絶縁膜であってもよ
い。

【００８６】なお、絶縁膜８の平坦化処理を行うことに
より、絶縁膜７の平坦化処理を省略することができる。
本実施例では絶縁膜７の平坦化処理を行っていることよ
り、絶縁膜８の平坦化処理を省略している。すなわち、
絶縁膜７または絶縁膜８のいずれか一方の平坦化処理を
行えばよく、前記平坦化処理により絶縁膜７を形成した
後の絶縁膜８の表面が平坦となっていればよい。

【００８７】次に、フォトレジスト膜をマスクにしたフ
ォトリソグラフィ技術を用いて、絶縁膜８に開孔９およ
び開孔１０を形成した後、絶縁膜８をマスクにして、絶
縁膜７をエッチングすることにより選択的に取り除いて
コンタクトホール１４とコンタクトホール１５とを形成
する。

【００８８】なお、前記ソースとなる半導体領域５と前
記ドレインとなる半導体領域６との関係は、半導体領域
５を前記ドレインとして採用し、半導体領域６を前記ソ
ースとして採用した態様のものとすることができる。

【００８９】次に、図７に示すように、コンタクトホー
ル１４，１５にたとえばタングステンの選択デポジショ
ン法によって導電膜２３と導電膜２４とを同時に埋め込
む。これにより、本実施例２によれば、コンタクトホー
ル１４，１５の微細化が可能となり、素子寸法が縮小可
能となっている。

【００９０】次に、絶縁膜８の上部に絶縁膜１１を形成
する。絶縁膜１１の膜厚は後述する強誘電体キャパシタ
の第１の電極の膜厚と同じにする。絶縁膜１１は前記絶
縁膜７と同様な方法で形成する。

【００９１】次に、フォトレジスト膜をマスクにしたフ
ォトリソグラフィ技術を用いて、絶縁膜１１をエッチン
グすることにより選択的に取り除いて溝１２，１３を形
成する。この場合、前記絶縁膜８は、エッチングストッ
パ膜となっている。

【００９２】溝１２は後述する強誘電体キャパシタの第
１の電極の形成領域となり、溝１３は導電膜２４の表面
のコンタクトホールの領域つまり第１の電極とスイッチ
ＭＯＳＦＥＴのドレインとなる半導体領域６とのデータ
線接続用コンタクトホールの領域となるものである。そ
の後、不要となった前記フォトレジスト膜を取り除く作
業を行う。

【００９３】次に、図３に示したように、溝１２、溝１
３を埋め込むような形状に第１の電極１６およびドレイ
ン電極１７を同時に形成し、第１の電極１６およびドレ
イン電極１７を用いて、強誘電体キャパシタの第１の電
極と導電膜２４に接続されたコンタクト電極を形成す
る。

【００９４】第１の電極１６およびドレイン電極１７は
スパッタリング法によって堆積する白金などを使用し、
絶縁膜１１との接触領域を良好にするために、第１の電
極１６およびドレイン電極１７の膜厚は絶縁膜１１の膜
厚よりも厚くして絶縁膜１１の表面に対し盛り上がった
形状のものとしている。

【００９５】次に、第１の電極１６およびドレイン電極
１７の上部にフォトレジスト膜またはＳＯＧ膜を形成し
た後、エッチバック法によって絶縁膜１１の表面よりも
上部の第１の電極１６およびドレイン電極１７をエッチ
ングして第１の電極１６およびドレイン電極１７の表面
と絶縁膜１１の表面とが一致するように平坦化する。な
お、前記フォトレジスト膜はスピンナによる回転塗布法
により形成するものであり、前記ＳＯＧ膜は、スピンナ
による回転塗布法により形成する酸化シリコンからなる
ものであり、それらの形成後は、前記フォトレジスト膜
または前記ＳＯＧ膜下の形状に凹凸があっても、平坦な
表面を有するものとなる。

【００９６】なお、前記第１の電極１６およびドレイン
電極１７の平坦化処理においては、化学機械研磨法によ
って前記絶縁膜１１の表面よりも上部の第１の電極１６
およびドレイン電極１７をエッチングして平坦化する手
法を採用することができる。

【００９７】次に、図９に示すように、第１の電極１６
およびドレイン電極１７を含む半導体基板１の上に強誘
電体膜１８を堆積する。強誘電体膜１８はＣＶＤ法、ス
パッタリング法またはゾル・ゲル法などにより形成した
ＰＺＴなどを用いている。第１の電極１６およびドレイ
ン電極１７の表面が平坦化されているために、第１の電
極１６およびドレイン電極１７の端部で強誘電体膜１８
の段差は形成されない。

【００９８】次に前記強誘電体キャパシタの第２の電極
となる第２の電極１９を形成する。第２の電極１９には
前述した白金などを使用する必要がなく、チタンなどの
微細加工のしやすい材料を用いることができる。

【００９９】次に、フォトレジスト膜をマスクにしたフ
ォトリソグラフィ技術を用いて、第２の電極１９と強誘
電体膜１８を順次エッチングすることにより、前記強誘
電体キャパシタを形成することができる。

【０１００】この場合、後述するデータ線と接続する第
１のドレイン電極１７の上部における第２の電極１９と
強誘電体膜１８は取り除いておく。その後、不要となっ
た前記フォトレジスト膜を取り除く作業を行う。

【０１０１】次に、図１０に示すように、前記強誘電体
キャパシタの上部に絶縁膜２０を堆積する。

【０１０２】絶縁膜２０はスパッタリング法またはプラ
ズマＣＶＤ法で形成した酸化シリコン膜または窒化シリ
コン膜の単層膜またはそれらを堆積した積層膜を採用し
ている。

【０１０３】フォトレジスト膜をマスクにしたフォトリ
ソグラフィ技術を用いて、絶縁膜２０にスルーホール２
１を形成する。

【０１０４】次に、前記フォトレジスト膜を取り除いた
後、データ線となる第３の導電膜２２を堆積する。第３
の導電膜２２はスパッタリング法またはＣＶＤ法で形成
したアルミニウム、チタンまたはタングステンなどの単
層膜またはそれらを堆積した積層膜を採用している。

【０１０５】次に、フォトレジスト膜をマスクにしたフ
ォトリソグラフィ技術を用いて、第３の導電膜２２を選
択的にエッチングして所定の形状の配線パターンを形成
する。その後、不要となった前記フォトレジスト膜を取
り除く作業を行う。

【０１０６】次に、図示していないが、パッシベーショ
ン膜または第３の導電膜２２よりも上層の配線層とパッ
シベーション膜を形成し、前記パッシベーション膜を選
択的に取り除いて、その領域にボンディングパッドを形
成することにより半導体集積回路装置を製造する。

【０１０７】（実施例３）本発明の他の実施例である半
導体集積回路装置およびその製造方法は、図１１に示す
ように、前述した実施例１における前記強誘電体膜１８
を形成した後、エッチング処理を行わずにそのまま残存
させ、強誘電体膜１８の表面の一部に選択的に前記第２
の電極１９を複数個形成することを特徴とするものであ
る。

【０１０８】強誘電体キャパシタにおける強誘電体膜１
８のパターン化のためのエッチング処理を行わないため
に、強誘電体膜のパターニング工程を省くことができる
上、強誘電体膜１８の段差部が形成されず、その膜質が
劣化するのを防止できる。

【０１０９】それ以外の工程は、前述した実施例１にお
ける半導体集積回路装置の製造工程と同様であるため、
説明を省略する。

【０１１０】（実施例４）本発明の他の実施例である半
導体集積回路装置およびその製造方法は、図１２に示す
ように、前述した実施例１における１つの前記スイッチ
ＭＯＳＦＥＴに複数の強誘電体キャパシタを接続した不
揮発性ＲＡＭと、ＤＲＡＭ（Dynamic Random Access Me
mory）と同一構成である１つのスイッチＭＯＳＦＥＴに
１つの強誘電体キャパシタを接続した不揮発性ＲＡＭと
を同一の前記半導体基板１に形成したことを特徴とする
ものである。

【０１１１】図１２において、右側に示すものがＤＲＡ
Ｍと同一構成である１つのスイッチＭＯＳＦＥＴに１つ
の強誘電体キャパシタを接続した不揮発性ＲＡＭであ
る。同図において、２５はＤＲＡＭと同一構成である１
つのスイッチＭＯＳＦＥＴにおけるソースとなる半導体
領域である。２６は強誘電体キャパシタにおける第１の
電極であり、半導体領域２５に接続されている。２７は
強誘電体キャパシタの強誘電体膜である。２８は前記強
誘電体キャパシタの第２の電極である。

【０１１２】それ以外は、前述した実施例１における半
導体集積回路装置と構造およびその製造工程において同
様であるため、説明を省略する。

【０１１３】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
に限定されるものではなく、その要旨を逸脱しない範囲
で種々変更可能であることはいうまでもない。

【０１１４】

【発明の効果】本願によって開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下の通りである。

【０１１５】（１）本発明の半導体集積回路装置によれ
ば、たとえば前記第１の電極は加工が難しい白金からな
る単層膜または前記第１の電極の表面部分が白金からな
る積層膜を用いているものであっても、前記第１の電極
を前記第２の絶縁膜に微細加工をもって設けることがで
きる溝に埋め込むことによりエッチングすることなく前
記溝に対応した形状をもってパターン化できることよ
り、前記第１の電極の形状および寸法を前記第２の絶縁
膜に設けられる微細パターンの形状および寸法によって
規定することができるため、前記強誘電体キャパシタを
微細加工をもって小面積の領域に高集積度の状態で設け
ることができる。

【０１１６】また、前記第２の絶縁膜の表面と同一平面
となっている表面であると共に、平坦な表面を有する前
記第１の電極と、前記第１の電極の上に設けられている
強誘電体膜と、前記強誘電体膜の上に設けられている第
２の電極とから構成されている強誘電体キャパシタであ
ることより、前記第２の絶縁膜と接触している前記第１
の電極には段差がないため、前記第１の電極の上に設け
られている前記強誘電体膜も段差がなく設けられて、前
記強誘電体膜の膜質の劣化が抑えられ、特性の優れた前
記強誘電体キャパシタを提供することができる。

【０１１７】（２）本発明の半導体集積回路装置の製造
方法によれば、第１の溝および第２の溝に第１の導電膜
を埋め込んだ後、その第１の導体膜によって、第２の絶
縁膜の表面と同一平面となっている表面を有する前記第
１の電極を形成する工程と、前記第１の溝に埋め込まれ
ている前記第１の電極の上に強誘電体膜を形成した後、
前記強誘電体膜の上に第２の導電膜を形成する工程とを
有することより、前記第１の電極は加工が難しい白金か
らなる単層膜または前記第１の電極の表面部分が白金か
らなる積層膜を用いているものであっても、前記第１の
電極を前記第２の絶縁膜に微細加工をもって形成するこ
とができる前記第１の溝に埋め込むことにより前記第１
の電極をエッチングすることなく前記第１の溝に対応し
た形状および寸法をもってパターン化できることより、
前記第１の電極の形状および寸法を前記第２の絶縁膜に
設けられる微細パターンの形状および寸法によって規定
することができるため、前記強誘電体キャパシタを微細
加工をもって小面積の領域に高集積度の状態で製造する
ことができる。

【０１１８】また、前記第２の絶縁膜の表面と同一平面
となっている表面であると共に、平坦な表面を有する前
記第１の電極と、前記第１の電極の上に形成される強誘
電体膜と、前記強誘電体膜の上に形成される第２の電極
とから構成されている強誘電体キャパシタであることよ
り、前記第２の絶縁膜と接触している前記第１の電極を
段差がない状態で形成できることより、前記第１の電極
の上に形成される前記強誘電体膜も段差がなく形成で
き、前記強誘電体膜の膜質の劣化が抑えられ、特性の優
れた前記強誘電体キャパシタを形成することができる。

【０１１９】さらにまた、前記第１の絶縁膜としては、
前記絶縁膜および前記第２の絶縁膜とは異なる材料から
なる酸化シリコン膜または窒化シリコン膜を用いている
ことより、前記第２の絶縁膜に前記第１の溝および前記
第２の溝を形成する際に前記第１の絶縁膜はエッチング
ストッパ膜として機能することができるため、微細加工
ができると共に容易な製造工程を採用することができ
る。

【０１２０】（３）前述した（１）および（２）によ
り、高集積化されしかも高特性でかつまた高信頼度の強
誘電体キャパシタを備えている不揮発性ＲＡＭなどの半
導体集積回路装置を提供できると共に、それを容易に製
造できる製造技術を提供できる。

【図面の簡単な説明】

【図１】本発明の一実施例である半導体集積回路装置の
製造工程を示す断面図である。

【図２】本発明の一実施例である半導体集積回路装置の
製造工程を示す断面図である。

【図３】本発明の一実施例である半導体集積回路装置の
製造工程を示す断面図である。

【図４】本発明の一実施例である半導体集積回路装置の
製造工程を示す断面図である。

【図５】本発明の一実施例である半導体集積回路装置の
製造工程を示す断面図である。

【図６】本発明の他の実施例である半導体集積回路装置
の製造工程を示す断面図である。

【図７】本発明の他の実施例である半導体集積回路装置
の製造工程を示す断面図である。

【図８】本発明の他の実施例である半導体集積回路装置
の製造工程を示す断面図である。

【図９】本発明の他の実施例である半導体集積回路装置
の製造工程を示す断面図である。

【図１０】本発明の他の実施例である半導体集積回路装
置の製造工程を示す断面図である。

【図１１】本発明の他の実施例である半導体集積回路装
置の製造工程を示す断面図である。

【図１２】本発明の他の実施例である半導体集積回路装
置の製造工程を示す断面図である。

【符号の説明】

１ 半導体基板 ２ フィールド絶縁膜 ３ ゲート絶縁膜 ４ ゲート電極 ５ 半導体領域 ６ 半導体領域 ７ 絶縁膜（第１の絶縁膜） ８ 絶縁膜（第２の絶縁膜） ９ 開孔 １０ 開孔 １１ 絶縁膜（第３の絶縁膜） １２ 溝 １３ 溝 １４ コンタクトホール １５ コンタクトホール １６ 第１の電極 １７ ドレイン電極 １８ 強誘電体膜 １９ 第２の電極 ２０ 絶縁膜 ２１ スルーホール ２２ 第３の導電膜 ２３ 導電膜 ２４ 導電膜 ２５ 半導体領域 ２６ 第１の電極 ２７ 強誘電体膜 ２８ 第２の電極 Ｃ 強誘電体キャパシタ

フロントページの続き (51)Int.Cl.⁶ 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8242 27/108 21/8247 29/788 29/792 Ｈ０１Ｌ 29/78 ３７１

Claims (9)

【特許請求の範囲】
1. 【請求項１】 半導体基板に設けられているソースとな
   る半導体領域とドレインとなる半導体領域を構成要素と
   しているスイッチＭＩＳＦＥＴと、 前記スイッチＭＩＳＦＥＴにおける前記ソースとなる前
   記半導体領域または前記ドレインとなる前記半導体領域
   のいずれか一方に接続されており、表面が平坦な第１の
   絶縁膜の表面上に設けられている表面が平坦な第１の電
   極と、前記第１の電極の上に設けられている強誘電体膜
   と、前記強誘電体膜の上に設けられている第２の電極と
   から構成されている強誘電体キャパシタと、 前記第１の絶縁膜の上の選択的な領域に配置されており
   前記第１の電極の側壁に接触して設けられており、前記
   第１の電極の表面と同一平面となっている表面を有する
   第２の絶縁膜とを備えていることを特徴とする半導体集
   積回路装置。
2. 【請求項２】 半導体基板に設けられているソースとな
   る半導体領域とドレインとなる半導体領域を構成要素と
   しているスイッチＭＩＳＦＥＴと、 前記スイッチＭＩＳＦＥＴにおける前記ソースとなる半
   導体領域または前記ドレインとなる前記半導体領域のい
   ずれか一方に接続されており、表面が平坦な第１の絶縁
   膜の表面上に設けられている表面が平坦な第１の電極
   と、前記第１の電極の上に設けられている強誘電体膜
   と、前記強誘電体膜の上の選択的な領域に設けられてい
   る複数個の第２の電極とから構成されている強誘電体キ
   ャパシタと、 前記第１の絶縁膜の上の選択的な領域に配置されており
   前記第１の電極の側壁に接触して設けられており、前記
   第１の電極の表面と同一平面となっている表面を有する
   第２の絶縁膜とを備えていることを特徴とする半導体集
   積回路装置。
3. 【請求項３】 半導体基板に設けられているソースとな
   る半導体領域とドレインとなる半導体領域を構成要素と
   しているスイッチＭＩＳＦＥＴと、 前記スイッチＭＩＳＦＥＴにおける前記ソースとなる前
   記半導体領域または前記ドレインとなる前記半導体領域
   のいずれか一方に接続されており、表面が平坦な第１の
   絶縁膜の表面上に設けられている表面が平坦な第１の電
   極と、前記第１の電極の上の選択的な領域に設けられて
   いる複数個の強誘電体膜と、複数個の前記強誘電体膜の
   上にそれぞれ設けられている複数個の第２の電極とから
   構成されている強誘電体キャパシタと、 前記第１の絶縁膜の上の選択的な領域に配置されており
   前記第１の電極の側壁に接触して設けられており、前記
   第１の電極の表面と同一平面となっている表面を有する
   第２の絶縁膜とを備えていることを特徴とする半導体集
   積回路装置。
4. 【請求項４】 前記スイッチＭＩＳＦＥＴにおける前記
   ソースとなる前記半導体領域または前記ドレインとなる
   前記半導体領域のいずれか一方に接続されている前記強
   誘電体キャパシタと、 前記強誘電体キャパシタが接続されていない前記ソース
   となる前記半導体領域または前記ドレインとなる前記半
   導体領域のいずれか一方に接続されている配線膜であっ
   て、前記第２の電極の上に第３の絶縁膜を介して設けら
   れている第３の導電膜を備えていることを特徴とする請
   求項１、２または３記載の半導体集積回路装置。
5. 【請求項５】 前記第１の電極は、白金からなる単層膜
   または前記第１の電極の表面部分が白金からなる積層膜
   を用いていることを特徴とする請求項１、２、３または
   ４記載の半導体集積回路装置。
6. 【請求項６】 半導体基板にソースとなる半導体領域と
   ドレインとなる半導体領域とを同時に形成し、前記ソー
   スとなる前記半導体領域および前記ドレインとなる前記
   半導体領域を構成要素とするスイッチＭＩＳＦＥＴを形
   成する工程と、 前記スイッチＭＩＳＦＥＴを含む前記半導体基板の上に
   第１の絶縁膜を形成する工程と、 前記第１の絶縁膜の表面を平坦にする工程と、 前記第１の絶縁膜の上に第２の絶縁膜を形成する工程
   と、 前記第２の絶縁膜の選択的な領域に第１の溝および第２
   の溝を形成すると共に、前記第１の溝の下部の前記第１
   の絶縁膜の一部に前記ソースとなる前記半導体領域また
   は前記ドレインとなる前記半導体領域のいずれか一方の
   コンタクト領域となる第１のコンタクトホールを形成す
   ると共に、前記第２の溝の下部の前記第１の絶縁膜の一
   部に前記ソースとなる前記半導体領域または前記ドレイ
   ンとなる前記半導体領域のいずれか一方のコンタクト領
   域となる第２のコンタクトホールを形成する工程と、 前記第１のコンタクトホール、前記第２のコンタクトホ
   ール、前記第１の溝および前記第２の溝に第１の導電膜
   を埋め込んだ後、その第１の導電膜によって、前記第２
   の絶縁膜の表面と同一平面となっている表面を有する前
   記第１の電極を形成する工程と、 前記第１の溝に埋め込まれている前記第１の電極の上に
   強誘電体膜を形成した後、前記強誘電体膜の上に第２の
   導電膜を形成する工程とを有することを特徴とする半導
   体集積回路装置の製造方法。
7. 【請求項７】 半導体基板にソースとなる半導体領域と
   ドレインとなる半導体領域とを同時に形成し、前記ソー
   スとなる前記半導体領域および前記ドレインとなる前記
   半導体領域を構成要素とするスイッチＭＩＳＦＥＴを形
   成する工程と、 前記スイッチＭＩＳＦＥＴを含む前記半導体基板の上に
   第１の絶縁膜を形成する工程と、 前記第１の絶縁膜の表面を平坦にする工程と、 前記第１の絶縁膜の上に第２の絶縁膜を形成する工程
   と、 前記第２の絶縁膜の選択的な領域に第１の溝および第２
   の溝を形成すると共に、前記第１の溝の下部の前記第１
   の絶縁膜の一部に前記ソースとなる前記半導体領域また
   は前記ドレインとなる前記半導体領域のいずれか一方の
   コンタクト領域となる第１のコンタクトホールを形成す
   ると共に、前記第２の溝の下部の前記第１の絶縁膜の一
   部に前記ソースとなる前記半導体領域または前記ドレイ
   ンとなる前記半導体領域のいずれか一方のコンタクト領
   域となる第２のコンタクトホールを形成する工程と、 前記第１のコンタクトホール、前記第２のコンタクトホ
   ール、前記第１の溝および前記第２の溝に第１の導電膜
   を埋め込んだ後、その第１の導電膜によって、前記第２
   の絶縁膜の表面と同一平面となっている表面を有する前
   記第１の電極を形成する工程と、 前記第１の溝に埋め込まれている前記第１の電極の上に
   強誘電体膜を形成した後、前記強誘電体膜の上に第２の
   導電膜を形成する工程と、 前記第２の導電膜を選択的に取り除いて複数個の第２の
   電極を形成する工程とを有することを特徴とする半導体
   集積回路装置の製造方法。
8. 【請求項８】 前記第２の絶縁膜の表面と同一平面とな
   っている表面を有する前記第１の電極を形成する際に、
   前記第１の導電膜の表面を化学機械研磨法により研磨す
   ることを特徴とする請求項６または７記載の半導体集積
   回路装置の製造方法。
9. 【請求項９】 前記第１の絶縁膜としては、前記絶縁膜
   および前記第２の絶縁膜とは異なる材料からなる酸化シ
   リコン膜または窒化シリコン膜を用いていることを特徴
   とする請求項６、７または８記載の半導体集積回路装置
   の製造方法。