JPH05235267A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH05235267A JPH05235267A JP4070387A JP7038792A JPH05235267A JP H05235267 A JPH05235267 A JP H05235267A JP 4070387 A JP4070387 A JP 4070387A JP 7038792 A JP7038792 A JP 7038792A JP H05235267 A JPH05235267 A JP H05235267A
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- forming
- film
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Abstract
(57)【要約】
【目的】 外抜きコンタクト不良の発生を防止し、且つ
トランスファトランジスタの閾値電圧が低下しないスタ
ックキャパシタを備えた半導体装置及びその製造方法を
提供する。 【構成】 半導体装置は、半導体基板上に形成されたト
ランスファゲートトランジスタを有するとともに、その
上に第１層間絶縁膜７を挟んでスタックキャパシタを有
する。スタックキャパシタは、高濃度の不純物を含む第
２蓄積ポリシリコン膜１４と、その上に順次積層された
容量絶縁膜１５及び容量ポリシリコン膜１６とからな
る。第２蓄積ポリシリコン膜１４は、トランスファゲー
トトランジスタを構成する一のＮ+ 拡散層６ａにコンタ
クト部を介して接続される。コンタクト部は、Ｎ+ 拡散
層６ａ中に設けたコンタクト用Ｎ+ 拡散層１１と、その
上に順次積層された低濃度の不純物を含む第１蓄積ポリ
シリコン膜１２及び酸素含有ポリシリコン膜１３とから
なる。
トランスファトランジスタの閾値電圧が低下しないスタ
ックキャパシタを備えた半導体装置及びその製造方法を
提供する。 【構成】 半導体装置は、半導体基板上に形成されたト
ランスファゲートトランジスタを有するとともに、その
上に第１層間絶縁膜７を挟んでスタックキャパシタを有
する。スタックキャパシタは、高濃度の不純物を含む第
２蓄積ポリシリコン膜１４と、その上に順次積層された
容量絶縁膜１５及び容量ポリシリコン膜１６とからな
る。第２蓄積ポリシリコン膜１４は、トランスファゲー
トトランジスタを構成する一のＮ+ 拡散層６ａにコンタ
クト部を介して接続される。コンタクト部は、Ｎ+ 拡散
層６ａ中に設けたコンタクト用Ｎ+ 拡散層１１と、その
上に順次積層された低濃度の不純物を含む第１蓄積ポリ
シリコン膜１２及び酸素含有ポリシリコン膜１３とから
なる。
Description
【０００１】
【産業上の利用分野】本発明は、スタックキャパシタを
備えた半導体装置及びその製造方法に関し、特にＤＲＡ
Ｍのセンスアンプに用いるスタックキャパシタを備えた
半導体装置及びその製造方法に関する。
備えた半導体装置及びその製造方法に関し、特にＤＲＡ
Ｍのセンスアンプに用いるスタックキャパシタを備えた
半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】図１１は、ＤＲＡＭのセンスアンプに用
いる従来のスタックキャパシタを備えた半導体装置を示
す。この半導体装置は、トランスファゲートトランジス
タ部とスタックキャパシタ部とを含んでいる。すなわ
ち、図１１（ｂ）に示すように、半導体基板１上にＰ+
拡散層２及びその上に素子分離用のフィールド酸化膜３
が形成され、半導体基板１のフィールド酸化膜３が形成
されていない表面部には、ゲート絶縁膜４及びその上に
形成されたポリシリコンゲート５からなるゲート部と、
このゲート部を挟んで対峙する位置にソース及びドレイ
ンをなすＮ+ 拡散層６ａ及び６ｂがそれぞれ形成されて
おり、トランスファゲートトランジスタは前記ゲート部
と前記Ｎ+ 拡散層６ａ及び６ｂとから構成されている。
いる従来のスタックキャパシタを備えた半導体装置を示
す。この半導体装置は、トランスファゲートトランジス
タ部とスタックキャパシタ部とを含んでいる。すなわ
ち、図１１（ｂ）に示すように、半導体基板１上にＰ+
拡散層２及びその上に素子分離用のフィールド酸化膜３
が形成され、半導体基板１のフィールド酸化膜３が形成
されていない表面部には、ゲート絶縁膜４及びその上に
形成されたポリシリコンゲート５からなるゲート部と、
このゲート部を挟んで対峙する位置にソース及びドレイ
ンをなすＮ+ 拡散層６ａ及び６ｂがそれぞれ形成されて
おり、トランスファゲートトランジスタは前記ゲート部
と前記Ｎ+ 拡散層６ａ及び６ｂとから構成されている。
【０００３】フィールド酸化膜３及びトランスファゲー
トトランジスタは第１層間絶縁膜７によって被覆されて
いるが、Ｎ+ 拡散層６ａ及び６ｂの所定部分にはそれぞ
れ容量コンタクト孔８及びデジット用コンタクト孔１８
が設けられ、容量コンタクト孔８上には蓄積ポリシリコ
ン膜２０が形成されている。この蓄積ポリシリコン膜２
０はスタックキャパシタの一の電極をなし、容量コンタ
クト孔８を介してＮ+拡散層６ａと電気的に接続されて
いる。そして、蓄積ポリシリコン膜２０上には容量絶縁
膜１５を挟んでスタックキャパシタの他の電極をなす容
量ポリシリコン膜１６が形成され、スタックキャパシタ
は前記蓄積ポリシリコン膜２０、容量絶縁膜１５及び容
量ポリシリコン膜１６とから構成されている。
トトランジスタは第１層間絶縁膜７によって被覆されて
いるが、Ｎ+ 拡散層６ａ及び６ｂの所定部分にはそれぞ
れ容量コンタクト孔８及びデジット用コンタクト孔１８
が設けられ、容量コンタクト孔８上には蓄積ポリシリコ
ン膜２０が形成されている。この蓄積ポリシリコン膜２
０はスタックキャパシタの一の電極をなし、容量コンタ
クト孔８を介してＮ+拡散層６ａと電気的に接続されて
いる。そして、蓄積ポリシリコン膜２０上には容量絶縁
膜１５を挟んでスタックキャパシタの他の電極をなす容
量ポリシリコン膜１６が形成され、スタックキャパシタ
は前記蓄積ポリシリコン膜２０、容量絶縁膜１５及び容
量ポリシリコン膜１６とから構成されている。
【０００４】前記トランスファゲートトランジスタ部及
びスタックキャパシタ部を含む半導体基板１の上部領域
には第２層間絶縁膜１７が形成され、さらにその上に外
部から電荷を伝達するためのデジット配線１９が施され
ている。このデジット配線１９は、前記デジット用コン
タクト孔１８を介して前記Ｎ+ 拡散層６ｂと電気的に接
続されている。
びスタックキャパシタ部を含む半導体基板１の上部領域
には第２層間絶縁膜１７が形成され、さらにその上に外
部から電荷を伝達するためのデジット配線１９が施され
ている。このデジット配線１９は、前記デジット用コン
タクト孔１８を介して前記Ｎ+ 拡散層６ｂと電気的に接
続されている。
【０００５】次に、上記構成の半導体装置の製造方法に
ついて、図８ないし図１１を順に参照しながら説明す
る。まず、図８に示すように、半導体基板１上の素子を
形成しない領域に素子分離用のフィールド酸化膜３及び
その下にＰ+ 拡散層２をＬＯＣＯＳ法により形成する。
ついて、図８ないし図１１を順に参照しながら説明す
る。まず、図８に示すように、半導体基板１上の素子を
形成しない領域に素子分離用のフィールド酸化膜３及び
その下にＰ+ 拡散層２をＬＯＣＯＳ法により形成する。
【０００６】次に、トランスファゲートトランジスタの
ゲート絶縁膜４となる絶縁膜を形成し、その上に、リン
を拡散して抵抗を下げたポリシリコン膜を形成する。そ
して、ポリシリコン膜をホトリソグラフィ技術及びドラ
イエッチング技術を用いてパターニングし、さらに前記
絶縁膜をエッチングしてゲート絶縁膜４及びポリシリコ
ンゲート５を形成する。次に、ゲート絶縁膜４及びポリ
シリコンゲート５をマスクとしてヒ素をイオン注入し、
その後に熱処理を行うことにより、Ｎ+ 拡散層６ａ及び
６ｂを形成する。これによりトランスファゲートトラン
ジスタが完成する。
ゲート絶縁膜４となる絶縁膜を形成し、その上に、リン
を拡散して抵抗を下げたポリシリコン膜を形成する。そ
して、ポリシリコン膜をホトリソグラフィ技術及びドラ
イエッチング技術を用いてパターニングし、さらに前記
絶縁膜をエッチングしてゲート絶縁膜４及びポリシリコ
ンゲート５を形成する。次に、ゲート絶縁膜４及びポリ
シリコンゲート５をマスクとしてヒ素をイオン注入し、
その後に熱処理を行うことにより、Ｎ+ 拡散層６ａ及び
６ｂを形成する。これによりトランスファゲートトラン
ジスタが完成する。
【０００７】次に、化学気相成長法（Ｃｈｅｍｉｃａｌ
Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ法、以下「ＣＶ
Ｄ法」と言う。）により第１層間絶縁膜７を形成し、ホ
トリソグラフィ技術及びドライエッチング技術を用いて
容量コンタクト孔８を形成すると、図８に示す構造とな
る。
Ｖａｐｏｕｒ Ｄｅｐｏｓｉｔｉｏｎ法、以下「ＣＶ
Ｄ法」と言う。）により第１層間絶縁膜７を形成し、ホ
トリソグラフィ技術及びドライエッチング技術を用いて
容量コンタクト孔８を形成すると、図８に示す構造とな
る。
【０００８】次に、リン拡散して抵抗を下げたポリシリ
コン膜を全面に形成した後、ホトリソグラフィ技術及び
ドライエッチ技術を用いてポリシリコン膜をパターニン
グし、図９に示すようにスタックキャパシタの一の電極
となる蓄積ポリシリコン膜２０を形成する。
コン膜を全面に形成した後、ホトリソグラフィ技術及び
ドライエッチ技術を用いてポリシリコン膜をパターニン
グし、図９に示すようにスタックキャパシタの一の電極
となる蓄積ポリシリコン膜２０を形成する。
【０００９】次に、絶縁膜及びポリシリコン膜を全面に
形成した後、ホトリソグラフィ技術及びドライエッチ技
術を用いて前記絶縁膜及びポリシリコン膜をパターニン
グし、図１０に示すように容量絶縁膜１５及びスタック
キャパシタの他の電極となる容量ポリシリコン膜１６を
形成する。
形成した後、ホトリソグラフィ技術及びドライエッチ技
術を用いて前記絶縁膜及びポリシリコン膜をパターニン
グし、図１０に示すように容量絶縁膜１５及びスタック
キャパシタの他の電極となる容量ポリシリコン膜１６を
形成する。
【００１０】次に、ＣＶＤ法を用いてＢＰＳＧからなる
第２層間絶縁膜１７を全面に形成した後、ホトリソグラ
フィ技術及びドライエッチ技術を用いてデジット用コン
タクト孔１８を形成する。最後に、スパッタ法を用いて
金属配線層を全面に形成した後、ホトリソグラフィ技術
によりパターニングしてデジット配線１９を形成し、図
１１に示す構造となる。
第２層間絶縁膜１７を全面に形成した後、ホトリソグラ
フィ技術及びドライエッチ技術を用いてデジット用コン
タクト孔１８を形成する。最後に、スパッタ法を用いて
金属配線層を全面に形成した後、ホトリソグラフィ技術
によりパターニングしてデジット配線１９を形成し、図
１１に示す構造となる。
【００１１】
【発明が解決しようとする課題】上記のような従来のス
タックキャパシタを備えた半導体装置においては、ポリ
シリコンゲート５と蓄積ポリシリコン膜２０との間のシ
ョートを防ぐために、蓄積ポリシリコン膜２０とＮ+ 拡
散層６ａとを接続する容量コンタクト孔８はフィールド
酸化膜３近傍に設けている。このため、容量コンタクト
孔８がフィールド酸化膜３に対してズレを生じた場合、
容量コンタクト孔８がバーズビークのエッヂ部分にかか
ってしまうことがある。
タックキャパシタを備えた半導体装置においては、ポリ
シリコンゲート５と蓄積ポリシリコン膜２０との間のシ
ョートを防ぐために、蓄積ポリシリコン膜２０とＮ+ 拡
散層６ａとを接続する容量コンタクト孔８はフィールド
酸化膜３近傍に設けている。このため、容量コンタクト
孔８がフィールド酸化膜３に対してズレを生じた場合、
容量コンタクト孔８がバーズビークのエッヂ部分にかか
ってしまうことがある。
【００１２】この結果、蓄積ポリシリコン膜２０からの
漏れ電流が増加し、スタックキャパシタの電荷保持特性
が悪化する恐れがあった。このような蓄積ポリシリコン
膜２０から半導体基板１への漏れ電流量が存在すると、
特に蓄積ポリシリコン膜２０の電位が正の場合、電位が
零の場合に比べて誤動作を起こし易い（以下、上記のよ
うにコンタクト孔がフィールド酸化膜のエッヂにかかっ
てしまうことに起因する不良を「外抜きコンタクト不
良」と言う。）。
漏れ電流が増加し、スタックキャパシタの電荷保持特性
が悪化する恐れがあった。このような蓄積ポリシリコン
膜２０から半導体基板１への漏れ電流量が存在すると、
特に蓄積ポリシリコン膜２０の電位が正の場合、電位が
零の場合に比べて誤動作を起こし易い（以下、上記のよ
うにコンタクト孔がフィールド酸化膜のエッヂにかかっ
てしまうことに起因する不良を「外抜きコンタクト不
良」と言う。）。
【００１３】また、蓄積ポリシリコン膜２０は抵抗を下
げるためにリンが拡散されているが、このリンの拡散量
が十分でないと、蓄積ポリシリコン膜２０の電位が容量
ポリシリコン膜１６の電位より高い場合には、スタック
キャパシタ全体の容量が低下するという問題が発生す
る。これは、蓄積ポリシリコン膜２０表面上に空乏層が
形成されることにより、空乏層の容量とスタックキャパ
シタの真の容量とが直列に接続された等価回路となり、
全体の容量が低下してしまうためである。この結果、蓄
積する電荷の総量が減り、電荷保持特性が悪化するとい
う欠点があった。
げるためにリンが拡散されているが、このリンの拡散量
が十分でないと、蓄積ポリシリコン膜２０の電位が容量
ポリシリコン膜１６の電位より高い場合には、スタック
キャパシタ全体の容量が低下するという問題が発生す
る。これは、蓄積ポリシリコン膜２０表面上に空乏層が
形成されることにより、空乏層の容量とスタックキャパ
シタの真の容量とが直列に接続された等価回路となり、
全体の容量が低下してしまうためである。この結果、蓄
積する電荷の総量が減り、電荷保持特性が悪化するとい
う欠点があった。
【００１４】そこで、上記のような問題を解決するため
の対策としては、蓄積ポリシリコン膜２０に対して十分
にリンの拡散を行えばよいことになる。しかし、蓄積ポ
リシリコン膜２０に対してリン拡散を十分に行うと、容
量コンタクト孔８下の半導体基板１へもリンが拡散拡散
し、容量コンタクト孔８近傍にあるトランスファゲート
トランジスタの閾値電圧が低下する。
の対策としては、蓄積ポリシリコン膜２０に対して十分
にリンの拡散を行えばよいことになる。しかし、蓄積ポ
リシリコン膜２０に対してリン拡散を十分に行うと、容
量コンタクト孔８下の半導体基板１へもリンが拡散拡散
し、容量コンタクト孔８近傍にあるトランスファゲート
トランジスタの閾値電圧が低下する。
【００１５】このようにトランスファゲートトランジス
タの閾値電圧が低下すると、セル内とセル外とでトラン
ジスタの閾値電圧の差が大きくなり、正常なセンスアン
プ動作が行えなくなる。この問題は、１６Ｍ（メガ）以
上のＤＲＡＭにおいて特に顕著となる。
タの閾値電圧が低下すると、セル内とセル外とでトラン
ジスタの閾値電圧の差が大きくなり、正常なセンスアン
プ動作が行えなくなる。この問題は、１６Ｍ（メガ）以
上のＤＲＡＭにおいて特に顕著となる。
【００１６】
【発明の目的】そこで本発明は、外抜きコンタクト不良
の発生が防止され、且つトランスファトランジスタの閾
値電圧の低下等の問題が生じないスタックキャパシタを
備えた半導体装置及びその製造方法を提供することを目
的とする。
の発生が防止され、且つトランスファトランジスタの閾
値電圧の低下等の問題が生じないスタックキャパシタを
備えた半導体装置及びその製造方法を提供することを目
的とする。
【００１７】
【００１８】本発明のスタックキャパシタを備えた半導
体装置は、上記課題を解決するため、半導体基板上に形
成されたフィールド絶縁膜と；前記フィールド絶縁膜が
形成されていない前記半導体基板上の所定領域に順次積
層して形成されたゲート絶縁膜及びポリシリコンゲート
からなるゲート部と、前記半導体基板表面部の前記ゲー
ト部を挟む両側領域に形成された第１の拡散層とからな
るトランジスタ部と；前記フィールド絶縁膜の縁部と隣
合う前記第１の拡散層中に設けた第２の拡散層と、この
第２の拡散層上に設けた低濃度の不純物を含む第１のポ
リシリコン膜と、この第１のポリシリコン膜上に設けた
酸素を含む第２のポリシリコン膜とからなるコンタクト
部と；前記コンタクト部を除く領域上に設けた層間絶縁
膜と；前記コンタクト部を含む前記層間絶縁膜上に形成
され、前記コンタクト部を介して前記第１の拡散層と電
気的に接続される高濃度の不純物を含む第３のポリシリ
コン膜と、この第３のポリシリコン膜上に形成された容
量絶縁膜と、この容量絶縁膜上に形成された第４のポリ
シリコン膜とからなるスタックキャパシタと；を備えた
ことを特徴とするスタックキャパシタを備えている。
体装置は、上記課題を解決するため、半導体基板上に形
成されたフィールド絶縁膜と；前記フィールド絶縁膜が
形成されていない前記半導体基板上の所定領域に順次積
層して形成されたゲート絶縁膜及びポリシリコンゲート
からなるゲート部と、前記半導体基板表面部の前記ゲー
ト部を挟む両側領域に形成された第１の拡散層とからな
るトランジスタ部と；前記フィールド絶縁膜の縁部と隣
合う前記第１の拡散層中に設けた第２の拡散層と、この
第２の拡散層上に設けた低濃度の不純物を含む第１のポ
リシリコン膜と、この第１のポリシリコン膜上に設けた
酸素を含む第２のポリシリコン膜とからなるコンタクト
部と；前記コンタクト部を除く領域上に設けた層間絶縁
膜と；前記コンタクト部を含む前記層間絶縁膜上に形成
され、前記コンタクト部を介して前記第１の拡散層と電
気的に接続される高濃度の不純物を含む第３のポリシリ
コン膜と、この第３のポリシリコン膜上に形成された容
量絶縁膜と、この容量絶縁膜上に形成された第４のポリ
シリコン膜とからなるスタックキャパシタと；を備えた
ことを特徴とするスタックキャパシタを備えている。
【００１９】前記半導体基板はＰ型及びＮ型のいずれの
基板も使用可能であるが、Ｐ型基板を使用する場合は、
前記第１及び第２の拡散層はＮ+ 拡散層であり、前記第
１及び第２の拡散層に拡散させる不純物はリン及びヒ素
から選択した一種又は二種であるのが好ましい。一方、
Ｎ型基板を使用する場合は、前記第１及び第２の拡散層
はＰ+ 拡散層であり、前記第１及び第２の拡散層に拡散
させる不純物はボロンであるのが好ましい。
基板も使用可能であるが、Ｐ型基板を使用する場合は、
前記第１及び第２の拡散層はＮ+ 拡散層であり、前記第
１及び第２の拡散層に拡散させる不純物はリン及びヒ素
から選択した一種又は二種であるのが好ましい。一方、
Ｎ型基板を使用する場合は、前記第１及び第２の拡散層
はＰ+ 拡散層であり、前記第１及び第２の拡散層に拡散
させる不純物はボロンであるのが好ましい。
【００２０】前記第１のポリシリコン膜は、レファレン
ス用シリコン基板の層抵抗が６０Ω／□以上となる不純
物濃度を有し、前記第３のポリシリコン膜は、レファン
レンス用シリコン基板の層抵抗が３０Ω／□以上、５０
Ω／□以下となる不純物濃度を有するのが好ましい。
ス用シリコン基板の層抵抗が６０Ω／□以上となる不純
物濃度を有し、前記第３のポリシリコン膜は、レファン
レンス用シリコン基板の層抵抗が３０Ω／□以上、５０
Ω／□以下となる不純物濃度を有するのが好ましい。
【００２１】次に、本発明のスタックキャパシタを備え
た半導体装置の製造方法は、半導体基板上にフィールド
絶縁膜を形成する工程と；前記半導体基板の前記フィー
ルド絶縁膜が形成されていない領域の表面部にゲート絶
縁膜及びポリシリコンゲートを順次積層形成してゲート
部を形成する工程と、前記半導体基板の表面部の前記ゲ
ート部を挟む両側に第１の拡散層を形成する工程とによ
りトランジスタを形成する工程と；前記工程により形成
したトランジスタ部を含む前記半導体基板の表面全体に
層間絶縁膜を形成する工程と；前記フィールド絶縁膜の
縁部と隣合う前記第１の拡散層上にコンタクト孔を形成
する工程と、前記コンタクト孔上を含む前記半導体基板
の表面にイオン注入用絶縁膜を形成する工程と、前記コ
ンタクト孔にイオン注入法により不純物を注入する工程
と、前記イオン注入用絶縁膜を除去後、前記コンタクト
孔上に第１のポリシリコン膜を形成する工程と、前記第
１のポリシリコン膜上に、酸素を含む第２のポリシリコ
ン膜を形成する工程とによりコンタクト部を形成する工
程と；前記第２のポリシリコン膜上に第３のポリシリコ
ン膜を形成する工程と、前記第３のポリシリコン膜上の
全面に容量絶縁膜を形成する工程と、前記容量絶縁膜上
の全面に第４のポリシリコン膜を形成する工程とにより
スタックキャパシタを形成する工程と；を含む。
た半導体装置の製造方法は、半導体基板上にフィールド
絶縁膜を形成する工程と；前記半導体基板の前記フィー
ルド絶縁膜が形成されていない領域の表面部にゲート絶
縁膜及びポリシリコンゲートを順次積層形成してゲート
部を形成する工程と、前記半導体基板の表面部の前記ゲ
ート部を挟む両側に第１の拡散層を形成する工程とによ
りトランジスタを形成する工程と；前記工程により形成
したトランジスタ部を含む前記半導体基板の表面全体に
層間絶縁膜を形成する工程と；前記フィールド絶縁膜の
縁部と隣合う前記第１の拡散層上にコンタクト孔を形成
する工程と、前記コンタクト孔上を含む前記半導体基板
の表面にイオン注入用絶縁膜を形成する工程と、前記コ
ンタクト孔にイオン注入法により不純物を注入する工程
と、前記イオン注入用絶縁膜を除去後、前記コンタクト
孔上に第１のポリシリコン膜を形成する工程と、前記第
１のポリシリコン膜上に、酸素を含む第２のポリシリコ
ン膜を形成する工程とによりコンタクト部を形成する工
程と；前記第２のポリシリコン膜上に第３のポリシリコ
ン膜を形成する工程と、前記第３のポリシリコン膜上の
全面に容量絶縁膜を形成する工程と、前記容量絶縁膜上
の全面に第４のポリシリコン膜を形成する工程とにより
スタックキャパシタを形成する工程と；を含む。
【００２２】
【作用】本発明においては、フィールド絶縁膜の縁部と
隣合う第１の拡散層中に第２の拡散層が設けてあるの
で、コンタクト孔がフィールド酸化膜のエッヂ部分にか
かっかた場合でも、スタックキャパシタの蓄積ポリシリ
コン膜からの漏れ電流が増加せず、外抜きコンタクト不
良は生じない。また、コンタクト孔の開口面積も大きく
することができる。
隣合う第１の拡散層中に第２の拡散層が設けてあるの
で、コンタクト孔がフィールド酸化膜のエッヂ部分にか
かっかた場合でも、スタックキャパシタの蓄積ポリシリ
コン膜からの漏れ電流が増加せず、外抜きコンタクト不
良は生じない。また、コンタクト孔の開口面積も大きく
することができる。
【００２３】さらに、スタックキャパシタの一の電極を
なす第２の蓄積ポリシリコン膜は、低濃度の不純物を含
む第１のポリシリコン膜上に直接形成されておらず、そ
の間に酸素を含む第２のポリシリコン膜が介しているの
で、第１の蓄積ポリシリコン膜と第２の蓄積ポリシリコ
ン膜のそれぞれのリンの拡散量を独立に設定することが
できる。従って、第１の蓄積ポリシリコン膜のリンの拡
散量を大きく、第２の蓄積ポリシリコン膜のリンの拡散
量を小さくすることができる。この結果、スタックキャ
パシタの一の電極をなす第２の蓄積ポリシリコン膜が他
の一の電極をなす容量ポリシリコン膜より高電位の場合
に、全体の容量が下がってしまうという現象を抑えるこ
とができる。
なす第２の蓄積ポリシリコン膜は、低濃度の不純物を含
む第１のポリシリコン膜上に直接形成されておらず、そ
の間に酸素を含む第２のポリシリコン膜が介しているの
で、第１の蓄積ポリシリコン膜と第２の蓄積ポリシリコ
ン膜のそれぞれのリンの拡散量を独立に設定することが
できる。従って、第１の蓄積ポリシリコン膜のリンの拡
散量を大きく、第２の蓄積ポリシリコン膜のリンの拡散
量を小さくすることができる。この結果、スタックキャ
パシタの一の電極をなす第２の蓄積ポリシリコン膜が他
の一の電極をなす容量ポリシリコン膜より高電位の場合
に、全体の容量が下がってしまうという現象を抑えるこ
とができる。
【００２４】
【実施例】次に、本発明の実施例について図面を参照し
ながら説明する。図１は本発明の一実施例の半導体装置
を示し、（ａ）はその部分平面図、（ｂ）は部分平面図
（ａ）の直線Ａ−Ａにおける縦断面図である。
ながら説明する。図１は本発明の一実施例の半導体装置
を示し、（ａ）はその部分平面図、（ｂ）は部分平面図
（ａ）の直線Ａ−Ａにおける縦断面図である。
【００２５】本実施例の半導体装置の基本構造は、図１
１（ｂ）に示す従来の半導体装置とほぼ同じである。し
かし、本実施例の装置では、Ｎ+ 拡散層６ａ内にさらに
高濃度のコンタクト用Ｎ+ 拡散層１１が形成され、その
上に第１蓄積ポリシリコン膜１２及び酸素含有ポリシリ
コン膜１３が順次形成されている。そして、従来の蓄積
ポリシリコン膜２０に相当する第２蓄積ポリシリコン膜
１４とＮ+ 拡散層６ａとは、コンタクト用Ｎ+ 拡散層１
１、第１蓄積ポリシリコン膜１２及び酸素含有ポリシリ
コン膜１３を介して接続されている。
１（ｂ）に示す従来の半導体装置とほぼ同じである。し
かし、本実施例の装置では、Ｎ+ 拡散層６ａ内にさらに
高濃度のコンタクト用Ｎ+ 拡散層１１が形成され、その
上に第１蓄積ポリシリコン膜１２及び酸素含有ポリシリ
コン膜１３が順次形成されている。そして、従来の蓄積
ポリシリコン膜２０に相当する第２蓄積ポリシリコン膜
１４とＮ+ 拡散層６ａとは、コンタクト用Ｎ+ 拡散層１
１、第１蓄積ポリシリコン膜１２及び酸素含有ポリシリ
コン膜１３を介して接続されている。
【００２６】以下、本実施例の半導体装置の製造方法に
ついて図２ないし図７及び図１を順に参照しながら説明
する。まず、図２に示すように、比抵抗１０〜１５Ω・
ｃｍのＰ型の半導体基板１上の素子を形成しない領域
に、Ｐ+ 拡散層２及び素子分離用のフィールド酸化膜３
をＬＯＣＯＳ法により形成する。具体的には、比抵抗１
０〜１５Ω・ｃｍのＰ型の半導体基板１を用い、窒化膜
をマスクとして、ホウ素を１００ｋｅＶ ８Ｅ１２個／
ｃｍ2 の条件で注入する。その後、９８０℃でウェット
酸化を行い、約０．６μｍの厚さのフィールド酸化膜３
を形成すると同時にその下にＰ+ 拡散層２を形成する。
ついて図２ないし図７及び図１を順に参照しながら説明
する。まず、図２に示すように、比抵抗１０〜１５Ω・
ｃｍのＰ型の半導体基板１上の素子を形成しない領域
に、Ｐ+ 拡散層２及び素子分離用のフィールド酸化膜３
をＬＯＣＯＳ法により形成する。具体的には、比抵抗１
０〜１５Ω・ｃｍのＰ型の半導体基板１を用い、窒化膜
をマスクとして、ホウ素を１００ｋｅＶ ８Ｅ１２個／
ｃｍ2 の条件で注入する。その後、９８０℃でウェット
酸化を行い、約０．６μｍの厚さのフィールド酸化膜３
を形成すると同時にその下にＰ+ 拡散層２を形成する。
【００２７】次に、９００℃でウェット酸化を行い、約
２００Åの厚さの酸化シリコン膜を全面に形成し、さら
にその上にポリシリコン膜を全面に約０．３μｍ堆積す
る。このポリシリコン膜の抵抗値を下げるため、窒素希
釈したＰＯＣ１３雰囲気中で熱処理を行い、ポリシリコ
ン膜にリンを拡散させる。その後、ホトリソグラフィ技
術とドライエッチ技術を用いてポリシリコン膜及び酸化
シリコン膜をパターニングし、ゲート絶縁膜４及びポリ
シリコンゲート５を形成する。
２００Åの厚さの酸化シリコン膜を全面に形成し、さら
にその上にポリシリコン膜を全面に約０．３μｍ堆積す
る。このポリシリコン膜の抵抗値を下げるため、窒素希
釈したＰＯＣ１３雰囲気中で熱処理を行い、ポリシリコ
ン膜にリンを拡散させる。その後、ホトリソグラフィ技
術とドライエッチ技術を用いてポリシリコン膜及び酸化
シリコン膜をパターニングし、ゲート絶縁膜４及びポリ
シリコンゲート５を形成する。
【００２８】次に、ゲート絶縁膜４及びポリシリコンゲ
ート５をマスクとして、ヒ素を３０ｋｅＶ ５Ｅ１５個
／ｃｍ2 の条件で注入した後、窒素雰囲気中で９００
℃、１０分間の熱処理を行い、Ｎ+ 拡散層６ａ及び６ｂ
を形成する。これによりトランスファゲートトランジス
タが完成し、図２に示す構造となる。
ート５をマスクとして、ヒ素を３０ｋｅＶ ５Ｅ１５個
／ｃｍ2 の条件で注入した後、窒素雰囲気中で９００
℃、１０分間の熱処理を行い、Ｎ+ 拡散層６ａ及び６ｂ
を形成する。これによりトランスファゲートトランジス
タが完成し、図２に示す構造となる。
【００２９】次に、図３に示すように、ＣＶＤ法により
約２５００Åの厚さの第１層間絶縁膜７を全面に形成し
た後、ホトリソグラフィ技術及びドライエッチング技術
を用いて一辺が約０．８μｍの正方形の容量コンタクト
孔８を形成する。
約２５００Åの厚さの第１層間絶縁膜７を全面に形成し
た後、ホトリソグラフィ技術及びドライエッチング技術
を用いて一辺が約０．８μｍの正方形の容量コンタクト
孔８を形成する。
【００３０】次に、図４に示すように、ＣＶＤ法により
第１層間絶縁膜７上及び容量コンタクト孔８上に約２５
０Åの厚さの酸化シリコン膜９を形成する。そして、こ
の酸化シリコン膜９を通して、リンを３０ｋｅＶ １〜
５Ｅ１４個／ｃｍ2 の条件で注入し、リン注入領域１０
を形成する。
第１層間絶縁膜７上及び容量コンタクト孔８上に約２５
０Åの厚さの酸化シリコン膜９を形成する。そして、こ
の酸化シリコン膜９を通して、リンを３０ｋｅＶ １〜
５Ｅ１４個／ｃｍ2 の条件で注入し、リン注入領域１０
を形成する。
【００３１】次に、図５に示すように、ポリシリコン膜
を全面に約０．４μｍ堆積し、このポリシリコン膜の抵
抗値を下げるため、窒素希釈したＰＯＣ１２雰囲気中で
８５０℃、約１０分間の熱処理を行い、レファレンス用
シリコン基板の層抵抗が６０Ω／□となるようにポリシ
リコン膜中にリンを拡散させる。この熱処理によってリ
ン注入領域１０はコンタクト用Ｎ+ 拡散層１１となる。
そして、容量コンタクト孔８の内部のみにポリシリコン
膜が残るように、ドライエッチング技術を用いて全面エ
ッチバックを行い、第１蓄積ポリシリコン膜１２を形成
する。
を全面に約０．４μｍ堆積し、このポリシリコン膜の抵
抗値を下げるため、窒素希釈したＰＯＣ１２雰囲気中で
８５０℃、約１０分間の熱処理を行い、レファレンス用
シリコン基板の層抵抗が６０Ω／□となるようにポリシ
リコン膜中にリンを拡散させる。この熱処理によってリ
ン注入領域１０はコンタクト用Ｎ+ 拡散層１１となる。
そして、容量コンタクト孔８の内部のみにポリシリコン
膜が残るように、ドライエッチング技術を用いて全面エ
ッチバックを行い、第１蓄積ポリシリコン膜１２を形成
する。
【００３２】なお、第１蓄積ポリシリコン膜１２を形成
する方法としては、上述した第１の方法の他、例えば次
に示すような第２ないし第４の方法がある。
する方法としては、上述した第１の方法の他、例えば次
に示すような第２ないし第４の方法がある。
【００３３】第２の方法では、リンを添加しながらポリ
シリコン膜を全面に約０．４μｍ堆積した後、容量コン
タクト孔８の内部のみにポリシリコン膜が残るようにド
ライエッチ技術を用いてポリシリコン膜の全面エッチバ
ックを行い、第１蓄積ポリシリコン膜１２を形成する。
シリコン膜を全面に約０．４μｍ堆積した後、容量コン
タクト孔８の内部のみにポリシリコン膜が残るようにド
ライエッチ技術を用いてポリシリコン膜の全面エッチバ
ックを行い、第１蓄積ポリシリコン膜１２を形成する。
【００３４】第３の方法では、容量コンタクト孔８の内
部にのみ選択的にポリシリコン膜を約０．２μｍ堆積
し、この抵抗値を下げるため、窒素希釈したＰＯＣ１２
雰囲気中で熱酸化を行ってリンをポリシリコン膜中に拡
散させ、第１蓄積ポリシリコン膜１２を形成する。
部にのみ選択的にポリシリコン膜を約０．２μｍ堆積
し、この抵抗値を下げるため、窒素希釈したＰＯＣ１２
雰囲気中で熱酸化を行ってリンをポリシリコン膜中に拡
散させ、第１蓄積ポリシリコン膜１２を形成する。
【００３５】第４の方法では、リンを添加しながらポリ
シリコン膜を容量コンタクト孔８の内部にのみ選択的に
約０．２μｍ堆積し、第１蓄積ポリシリコン膜１２を形
成する。
シリコン膜を容量コンタクト孔８の内部にのみ選択的に
約０．２μｍ堆積し、第１蓄積ポリシリコン膜１２を形
成する。
【００３６】上記第１及び第３の方法においては、窒素
希釈したＰＯＣ１２雰囲気中で熱処理を行うことにより
リンをポリシリコン膜中に拡散させていたが、ポリシリ
コン膜にリンを注入した後に熱処理を行うことによって
も第１及び第３の方法と同等の第１蓄積ポリシリコン膜
１２を形成することができる。
希釈したＰＯＣ１２雰囲気中で熱処理を行うことにより
リンをポリシリコン膜中に拡散させていたが、ポリシリ
コン膜にリンを注入した後に熱処理を行うことによって
も第１及び第３の方法と同等の第１蓄積ポリシリコン膜
１２を形成することができる。
【００３７】次に、図６に示すように、アルゴン希釈し
た１％酸素を用いて約６５０℃で１分間の酸化を行い、
ＳｉＯX （但し０＜Ｘ≦２）からなる酸素含有ポリシリ
コン膜１３を第１蓄積ポリシリコン膜１２の表面上に形
成する。さらにこの上にポリシリコン膜を全面に約０．
４μｍ堆積した後、堆積したポリシリコン膜の抵抗値を
下げるため、窒素希釈したＰＯＣ１３雰囲気中で８５０
℃、約３０分間の熱処理を行い、レファレンス用シリコ
ン基板の層抵抗が４０Ω／□となるようにリンをポリシ
リコン膜中に拡散させる。そして、ホトリソグラフィ技
術及びドライエッチ技術を用いてポリシリコン膜をパタ
ーニングし、第２蓄積ポリシリコン膜１４を形成する。
た１％酸素を用いて約６５０℃で１分間の酸化を行い、
ＳｉＯX （但し０＜Ｘ≦２）からなる酸素含有ポリシリ
コン膜１３を第１蓄積ポリシリコン膜１２の表面上に形
成する。さらにこの上にポリシリコン膜を全面に約０．
４μｍ堆積した後、堆積したポリシリコン膜の抵抗値を
下げるため、窒素希釈したＰＯＣ１３雰囲気中で８５０
℃、約３０分間の熱処理を行い、レファレンス用シリコ
ン基板の層抵抗が４０Ω／□となるようにリンをポリシ
リコン膜中に拡散させる。そして、ホトリソグラフィ技
術及びドライエッチ技術を用いてポリシリコン膜をパタ
ーニングし、第２蓄積ポリシリコン膜１４を形成する。
【００３８】次に、図７に示すように、窒化シリコン膜
を全面に約１００Å堆積した後、堆積した窒化シリコン
膜の耐圧を向上させるため、水素と酸素が１：１に混合
された雰囲気中で９００℃で１５分間の窒化膜酸化を行
い、容量用絶縁膜を形成する。その上にポリシリコン膜
を約０．１５μｍ堆積し、抵抗値を下げる目的でリン拡
散を行う。そして、ホトリソグラフィ技術及びドライエ
ッチ技術を用いて容量絶縁膜及びポリシリコン膜をパタ
ーニングし、デジット用コンタクト孔１８を除く領域に
容量絶縁膜１５及び容量ポリシリコン膜１６を形成す
る。
を全面に約１００Å堆積した後、堆積した窒化シリコン
膜の耐圧を向上させるため、水素と酸素が１：１に混合
された雰囲気中で９００℃で１５分間の窒化膜酸化を行
い、容量用絶縁膜を形成する。その上にポリシリコン膜
を約０．１５μｍ堆積し、抵抗値を下げる目的でリン拡
散を行う。そして、ホトリソグラフィ技術及びドライエ
ッチ技術を用いて容量絶縁膜及びポリシリコン膜をパタ
ーニングし、デジット用コンタクト孔１８を除く領域に
容量絶縁膜１５及び容量ポリシリコン膜１６を形成す
る。
【００３９】次に、ＣＶＤ法により、ホウ素とリンを含
有した酸化シリコンを全面に堆積させる。そして、窒素
雰囲気中で９００℃で３０分間の熱処理を行うことによ
り酸化シリコンの平坦化を行い、第２層間絶縁膜１７を
形成する。次に、ホトリソグラフィ技術及びドライエッ
チング技術を用いてデジット用コンタクト孔１８を形成
する。最後に、スパッタ法を用いて金属配線層を形成
し、これをパターニングしてデジット配線１９を形成す
る。このようにして図１に示す構造の半導体装置を得
る。
有した酸化シリコンを全面に堆積させる。そして、窒素
雰囲気中で９００℃で３０分間の熱処理を行うことによ
り酸化シリコンの平坦化を行い、第２層間絶縁膜１７を
形成する。次に、ホトリソグラフィ技術及びドライエッ
チング技術を用いてデジット用コンタクト孔１８を形成
する。最後に、スパッタ法を用いて金属配線層を形成
し、これをパターニングしてデジット配線１９を形成す
る。このようにして図１に示す構造の半導体装置を得
る。
【００４０】
【発明の効果】以上説明したように本発明により、外抜
きコンタクト不良の発生が防止され、且つトランスファ
トランジスタの閾値電圧の低下等の問題が生じないスタ
ックキャパシタを備えた半導体装置及びその製造方法を
提供することができた。
きコンタクト不良の発生が防止され、且つトランスファ
トランジスタの閾値電圧の低下等の問題が生じないスタ
ックキャパシタを備えた半導体装置及びその製造方法を
提供することができた。
【図１】本発明の一実施例の半導体装置を示し、（ａ）
は部分平面図、（ｂ）は（ａ）の直線Ａ−Ａにおける縦
断面図である。
は部分平面図、（ｂ）は（ａ）の直線Ａ−Ａにおける縦
断面図である。
【図２】本発明の一実施例の半導体装置の製造過程を示
し、（ａ）は部分平面図、（ｂ）は（ａ）の直線Ａ−Ａ
における縦断面図である。
し、（ａ）は部分平面図、（ｂ）は（ａ）の直線Ａ−Ａ
における縦断面図である。
【図３】本発明の一実施例の半導体装置の製造過程を示
し、（ａ）は部分平面図、（ｂ）は（ａ）の直線Ａ−Ａ
における縦断面図である。
し、（ａ）は部分平面図、（ｂ）は（ａ）の直線Ａ−Ａ
における縦断面図である。
【図４】本発明の一実施例の半導体装置の製造過程を示
し、（ａ）は部分平面図、（ｂ）は（ａ）の直線Ａ−Ａ
における縦断面図である。
し、（ａ）は部分平面図、（ｂ）は（ａ）の直線Ａ−Ａ
における縦断面図である。
【図５】本発明の一実施例の半導体装置の製造過程を示
し、（ａ）は部分平面図、（ｂ）は（ａ）の直線Ａ−Ａ
における縦断面図である。
し、（ａ）は部分平面図、（ｂ）は（ａ）の直線Ａ−Ａ
における縦断面図である。
【図６】本発明の一実施例の半導体装置の製造過程を示
し、（ａ）は部分平面図、（ｂ）は（ａ）の直線Ａ−Ａ
における縦断面図である。
し、（ａ）は部分平面図、（ｂ）は（ａ）の直線Ａ−Ａ
における縦断面図である。
【図７】本発明の一実施例の半導体装置の製造過程を示
し、（ａ）は部分平面図、（ｂ）は（ａ）の直線Ａ−Ａ
における縦断面図である。
し、（ａ）は部分平面図、（ｂ）は（ａ）の直線Ａ−Ａ
における縦断面図である。
【図８】従来の半導体装置の製造過程を示し、（ａ）は
部分平面図、（ｂ）は（ａ）の直線Ａ−Ａにおける縦断
面図である。
部分平面図、（ｂ）は（ａ）の直線Ａ−Ａにおける縦断
面図である。
【図９】従来の半導体装置の製造過程を示し、（ａ）は
部分平面図、（ｂ）は（ａ）の直線Ａ−Ａにおける縦断
面図である。
部分平面図、（ｂ）は（ａ）の直線Ａ−Ａにおける縦断
面図である。
【図１０】従来の半導体装置の製造過程を示し、（ａ）
は部分平面図、（ｂ）は（ａ）の直線Ａ−Ａにおける縦
断面図である。
は部分平面図、（ｂ）は（ａ）の直線Ａ−Ａにおける縦
断面図である。
【図１１】従来の半導体装置を示し、（ａ）は部分平面
図、（ｂ）は（ａ）の直線Ａ−Ａにおける縦断面図であ
る。
図、（ｂ）は（ａ）の直線Ａ−Ａにおける縦断面図であ
る。
１ 半導体基板 ２ Ｐ+ 拡散層 ３ フィールド酸化膜 ４ ゲート絶縁膜 ５ ポリシリコンゲート ６ａ，６ｂ Ｎ+ 拡散層 ７ 第１層間絶縁膜 ８ 容量コンタクト孔 ９ 酸化シリコン膜 １０ リン注入領域 １１ コンタクト用Ｎ+ 拡散層 １２ 第１蓄積ポリシリコン膜 １３ 酸素含有ポリシリコン膜 １４ 第２蓄積ポリシリコン膜 １５ 容量絶縁膜 １６ 容量ポリシリコン膜 １７ 第２層間絶縁膜 １８ デジット用コンタクト孔 １９ デジット配線 ２０ 蓄積ポリシリコン膜
Claims (5)
- 【請求項１】 半導体基板上に形成されたフィールド絶
縁膜と；前記フィールド絶縁膜が形成されていない前記
半導体基板上の所定領域に順次積層して形成されたゲー
ト絶縁膜及びポリシリコンゲートからなるゲート部と、
前記半導体基板表面部の前記ゲート部を挟む両側領域に
形成された第１の拡散層とからなるトランジスタ部と；
前記フィールド絶縁膜の縁部と隣合う前記第１の拡散層
中に設けた第２の拡散層と、この第２の拡散層上に設け
た低濃度の不純物を含む第１のポリシリコン膜と、この
第１のポリシリコン膜上に設けた酸素を含む第２のポリ
シリコン膜とからなるコンタクト部と；前記コンタクト
部を除く領域上に設けた層間絶縁膜と；前記コンタクト
部を含む前記層間絶縁膜上に形成され、前記コンタクト
部を介して前記第１の拡散層と電気的に接続される高濃
度の不純物を含む第３のポリシリコン膜と、この第３の
ポリシリコン膜上に形成された容量絶縁膜と、この容量
絶縁膜上に形成された第４のポリシリコン膜とからなる
スタックキャパシタと；を備えたことを特徴とするスタ
ックキャパシタを備えた半導体装置。 - 【請求項２】 前記半導体基板はＰ型半導体基板であ
り、前記第１及び第２の拡散層はＮ+ 拡散層であり、前
記第１及び第２の拡散層に拡散させる不純物はリン及び
ヒ素から選択した一種又は二種である、請求項１に記載
のスタックキャパシタを備えた半導体装置の製造方法。 - 【請求項３】 前記半導体基板はＮ型半導体基板であ
り、前記第１及び第２の拡散層はＰ+ 拡散層であり、前
記第１及び第２の拡散層に拡散させる不純物はボロンで
ある、請求項１に記載のスタックキャパシタを備えた半
導体装置の製造方法。 - 【請求項４】 前記第１のポリシリコン膜はレファレン
ス用シリコン基板の層抵抗が６０Ω／□以上となる不純
物濃度を有し、前記第３のポリシリコン膜はレファンレ
ンス用シリコン基板の層抵抗が３０Ω／□以上、５０Ω
／□以下となる不純物濃度を有する、請求項２又は請求
項３に記載のスタックキャパシタを備えた半導体装置の
製造方法。 - 【請求項５】 半導体基板上にフィールド絶縁膜を形成
する工程と；前記半導体基板の前記フィールド絶縁膜が
形成されていない領域の表面部にゲート絶縁膜及びポリ
シリコンゲートを順次積層形成してゲート部を形成する
工程と、前記半導体基板の表面部の前記ゲート部を挟む
両側に第１の拡散層を形成する工程とによりトランジス
タを形成する工程と；前記工程により形成したトランジ
スタ部を含む前記半導体基板の表面全体に層間絶縁膜を
形成する工程と；前記フィールド絶縁膜の縁部と隣合う
前記第１の拡散層上にコンタクト孔を形成する工程と、
前記コンタクト孔上を含む前記半導体基板の表面にイオ
ン注入用絶縁膜を形成する工程と、前記コンタクト孔に
イオン注入法により不純物を注入する工程と、前記イオ
ン注入用絶縁膜を除去後、前記コンタクト孔上に第１の
ポリシリコン膜を形成する工程と、前記第１のポリシリ
コン膜上に、酸素を含む第２のポリシリコン膜を形成す
る工程とによりコンタクト部を形成する工程と；前記第
２のポリシリコン膜上に第３のポリシリコン膜を形成す
る工程と、前記第３のポリシリコン膜上の全面に容量絶
縁膜を形成する工程と、前記容量絶縁膜上の全面に第４
のポリシリコン膜を形成する工程とによりスタックキャ
パシタを形成する工程と；を含むことを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4070387A JPH05235267A (ja) | 1992-02-20 | 1992-02-20 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4070387A JPH05235267A (ja) | 1992-02-20 | 1992-02-20 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05235267A true JPH05235267A (ja) | 1993-09-10 |
Family
ID=13429987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4070387A Pending JPH05235267A (ja) | 1992-02-20 | 1992-02-20 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05235267A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7649261B2 (en) | 1996-07-18 | 2010-01-19 | Fujitsu Microelectronics Limited | Highly integrated and reliable DRAM and its manufacture |
-
1992
- 1992-02-20 JP JP4070387A patent/JPH05235267A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7649261B2 (en) | 1996-07-18 | 2010-01-19 | Fujitsu Microelectronics Limited | Highly integrated and reliable DRAM and its manufacture |
| US8143723B2 (en) | 1996-07-18 | 2012-03-27 | Fujitsu Semiconductor Limited | Highly integrated and reliable DRAM and its manufacture |
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