JP3247729B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3247729B2 JP3247729B2 JP18376892A JP18376892A JP3247729B2 JP 3247729 B2 JP3247729 B2 JP 3247729B2 JP 18376892 A JP18376892 A JP 18376892A JP 18376892 A JP18376892 A JP 18376892A JP 3247729 B2 JP3247729 B2 JP 3247729B2
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- Japan
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Description
【０００１】本発明は、多層配線構造を有する半導体装
置におけるコンタクト孔を中心とした製造方法に関する
ものである。
置におけるコンタクト孔を中心とした製造方法に関する
ものである。
【０００２】
【従来の技術】図２は、従来の半導体装置における３層
配線の場合のコンタクトの形成方法を工程断面図で示し
たものである。
配線の場合のコンタクトの形成方法を工程断面図で示し
たものである。
【０００３】まず、Ｓｉ基板１上に絶縁膜Ａ１２を生成
し、それに既知のホトリソ（ホトリソグラフィ）・エッ
チング技術を用いて所定箇所にコンタクト孔を形成した
後、配線材Ａ１３を生成し、パターニングする（図２
（ａ））。
し、それに既知のホトリソ（ホトリソグラフィ）・エッ
チング技術を用いて所定箇所にコンタクト孔を形成した
後、配線材Ａ１３を生成し、パターニングする（図２
（ａ））。
【０００４】次に、この１層目の配線１３と２層目の配
線１５とを接続させる為（または、Ｓｉ基板１と２層目
の配線１５を接続させる為）に、更に１層目配線Ａ１３
の上に絶縁膜Ｂ１４を生成させ、それにホトリソ・エッ
チング技術を用いてコンタクト孔を形成し、配線材Ｂ１
５を生成及びパターニングする（図２（ｂ））。
線１５とを接続させる為（または、Ｓｉ基板１と２層目
の配線１５を接続させる為）に、更に１層目配線Ａ１３
の上に絶縁膜Ｂ１４を生成させ、それにホトリソ・エッ
チング技術を用いてコンタクト孔を形成し、配線材Ｂ１
５を生成及びパターニングする（図２（ｂ））。
【０００５】次に、この２層目の配線１５と３層目の配
線１７とを接続する為に、更に同様に絶縁膜Ｃ１６を生
成させコンタクト孔を形成し、配線材Ｃ１７を生成及び
パターニングしていた（図２（ｃ））。
線１７とを接続する為に、更に同様に絶縁膜Ｃ１６を生
成させコンタクト孔を形成し、配線材Ｃ１７を生成及び
パターニングしていた（図２（ｃ））。
【０００６】即ち、配線層１層毎に中間絶縁膜を形成し
ては、それにコンタクト孔を形成して、そのコンタクト
孔に形成された配線層で各配線層間の電気的接続がなさ
れるように形成していた。無論、その接続が不要な配線
層間の絶縁膜にはコンタクト孔の必要はない。
ては、それにコンタクト孔を形成して、そのコンタクト
孔に形成された配線層で各配線層間の電気的接続がなさ
れるように形成していた。無論、その接続が不要な配線
層間の絶縁膜にはコンタクト孔の必要はない。
【０００７】
【発明が解決しようとする課題】しかしながら、以上述
べた多層配線のコンタクト孔形成方法では、３層配線の
場合、ホトリソ・エッチング工程を第１コンタクト孔、
第１配線、第２コンタクト孔、第２配線、第３コンタク
ト孔、第３配線と全部で６回行なう必要が有り（２層な
ら４回）、製品作成時間が、長くなるという問題点があ
った。
べた多層配線のコンタクト孔形成方法では、３層配線の
場合、ホトリソ・エッチング工程を第１コンタクト孔、
第１配線、第２コンタクト孔、第２配線、第３コンタク
ト孔、第３配線と全部で６回行なう必要が有り（２層な
ら４回）、製品作成時間が、長くなるという問題点があ
った。
【０００８】この発明は、以上述べたように工程数が多
く、製品作成時間が長くなるという問題点を除去するた
めに、例えば３層配線の場合、３つのコンタクト孔を作
成するのに、ホトリソ・エッチング工程を１回のみで行
ない、製品作成時間を短縮し、しかも微細化に優れたコ
ンタクト孔を容易に形成することを目的とする。
く、製品作成時間が長くなるという問題点を除去するた
めに、例えば３層配線の場合、３つのコンタクト孔を作
成するのに、ホトリソ・エッチング工程を１回のみで行
ない、製品作成時間を短縮し、しかも微細化に優れたコ
ンタクト孔を容易に形成することを目的とする。
【０００９】
【課題を解決するための手段】本発明は、多層配線の半
導体装置の形成において、半導体基板と配線層との接続
が不要な半導体基板の領域上に、接続孔を形成する際に
エッチングストッパーとなる電気的接続を禁止する層を
形成し、複数層の配線を生成及びパターニングしてい
き、最も上層の配線をパターニングし、絶縁膜を生成し
た後、接続の必要な各配線層を貫き、半導体基板に達す
るコンタクト孔と、半導体基板に達しないコンタクト孔
を形成し、導電材を埋め込み、複数層の配線を接続する
ようにしたものであり、これにより全てのコンタクトを
１回のホトリソ・エッチング工程で作成することが出来
る。
導体装置の形成において、半導体基板と配線層との接続
が不要な半導体基板の領域上に、接続孔を形成する際に
エッチングストッパーとなる電気的接続を禁止する層を
形成し、複数層の配線を生成及びパターニングしてい
き、最も上層の配線をパターニングし、絶縁膜を生成し
た後、接続の必要な各配線層を貫き、半導体基板に達す
るコンタクト孔と、半導体基板に達しないコンタクト孔
を形成し、導電材を埋め込み、複数層の配線を接続する
ようにしたものであり、これにより全てのコンタクトを
１回のホトリソ・エッチング工程で作成することが出来
る。
【００１０】
【作用】前述したように本発明は、複数の配線層を形成
した後に、半導体基板に達するコンタクトホールと、半
導体基板に達しないコンタクトホールを一括形成し、こ
のコンタクトホールを導電材で埋め込むことにより、各
層の配線を接続するようにしたので、コンタクト形成の
ホトリソ・エッチング工程数が１回で済む。従って、製
品作成時間の短縮をはかることが出来る。
した後に、半導体基板に達するコンタクトホールと、半
導体基板に達しないコンタクトホールを一括形成し、こ
のコンタクトホールを導電材で埋め込むことにより、各
層の配線を接続するようにしたので、コンタクト形成の
ホトリソ・エッチング工程数が１回で済む。従って、製
品作成時間の短縮をはかることが出来る。
【００１１】
【実施例】図１は、この発明の実施例を示す製造工程図
である。
である。
【００１２】なお、本実施例も３層配線構造の場合を例
示する。
示する。
【００１３】まず、Ｓｉ基板１上に、エッチングストッ
パーのための窒化膜２をＣＶＤ（化学的気相成長）法に
より２０００Å程度生成させ、これを既知のホトリソ・
エッチング技術を用いて後述の所定位置に残るようパタ
ーニングする。
パーのための窒化膜２をＣＶＤ（化学的気相成長）法に
より２０００Å程度生成させ、これを既知のホトリソ・
エッチング技術を用いて後述の所定位置に残るようパタ
ーニングする。
【００１４】次に、その上に絶縁酸化膜Ａ（ＳｉＯ2 ）
３を５０００〜８０００Å程、ＣＶＤ法により生成さ
せ、この上に配線材Ａ（例えばＡｌを使用し、膜厚は５
０００〜９０００Åとする）４を生成し、配線としての
パターニングをする（図１（ａ））。
３を５０００〜８０００Å程、ＣＶＤ法により生成さ
せ、この上に配線材Ａ（例えばＡｌを使用し、膜厚は５
０００〜９０００Åとする）４を生成し、配線としての
パターニングをする（図１（ａ））。
【００１５】更に、同様に絶縁酸化膜Ｂ（ＣＶＤのＳｉ
Ｏ２で膜圧は５０００〜８０００Å）５の作成、及び配
線材Ｂ（Ａｌなど膜圧は５０００〜９０００Å）６の生
成を行い、パターニングする。更に、その上に絶縁酸化
膜Ｃ７を形成し、その上に３層目の配線Ｃ８を生成、パ
ターニングし、その上に絶縁酸化膜Ｄ９を生成した（図
１（ｂ））後、既知のホトリソ・エッチングによりレジ
ストパターン１１をマスクにして、Ｓｉ基板１まで各配
線層４，６，８を貫くか少なくとも配線層に接するよう
に（配線層の側壁が露出するように）コンタクトホール
１０を形成する。但しＳｉ基板１上にエッチングストッ
パー窒化膜２が有る部分は、そのエッチングはエッチン
グ条件の差異により、窒化膜２上で止まり、Ｓｉ基板１
までコンタクトホール１０は達しない（図１（ｃ））。
基板１に拡散層などが形成されており、それとの接続が
必要な箇所には、このエッチングストッパー層２は当然
設けない（図１（ｂ）の左側のコンタクトホールがその
例）。
Ｏ２で膜圧は５０００〜８０００Å）５の作成、及び配
線材Ｂ（Ａｌなど膜圧は５０００〜９０００Å）６の生
成を行い、パターニングする。更に、その上に絶縁酸化
膜Ｃ７を形成し、その上に３層目の配線Ｃ８を生成、パ
ターニングし、その上に絶縁酸化膜Ｄ９を生成した（図
１（ｂ））後、既知のホトリソ・エッチングによりレジ
ストパターン１１をマスクにして、Ｓｉ基板１まで各配
線層４，６，８を貫くか少なくとも配線層に接するよう
に（配線層の側壁が露出するように）コンタクトホール
１０を形成する。但しＳｉ基板１上にエッチングストッ
パー窒化膜２が有る部分は、そのエッチングはエッチン
グ条件の差異により、窒化膜２上で止まり、Ｓｉ基板１
までコンタクトホール１０は達しない（図１（ｃ））。
基板１に拡散層などが形成されており、それとの接続が
必要な箇所には、このエッチングストッパー層２は当然
設けない（図１（ｂ）の左側のコンタクトホールがその
例）。
【００１６】次に、このコンタクトホール１０に既存の
埋め込み技術を用いて、導電材（例えばタングステン
や、ポリシリコン）１９を埋め込むように生成させ（図
１（ｄ））、導電材（配線材Ｄ）１９がコンタクトホー
ル１０のみに残るように前記エッチバックを行う。この
埋め込みによって各層の配線層４，６，８を電気的に接
続することが出来る（図１（ｅ））。
埋め込み技術を用いて、導電材（例えばタングステン
や、ポリシリコン）１９を埋め込むように生成させ（図
１（ｄ））、導電材（配線材Ｄ）１９がコンタクトホー
ル１０のみに残るように前記エッチバックを行う。この
埋め込みによって各層の配線層４，６，８を電気的に接
続することが出来る（図１（ｅ））。
【００１７】なお、本実施例では全配線層の接続が必要
な場合であり、無論、接続が不要な配線層間にはコンタ
クトホールは設けないか、コンタクトホールをよけるよ
うにその配線層を形成しておけばよい。
な場合であり、無論、接続が不要な配線層間にはコンタ
クトホールは設けないか、コンタクトホールをよけるよ
うにその配線層を形成しておけばよい。
【００１８】また、本実施例では、配線材はＡｌとした
がＰｏｌｙＳｉ（多結晶シリコン）やＷ／Ｓｉｘでも可
能であり、その場合は膜厚は１５００〜４０００Åで層
間絶縁膜も１５００〜４０００Åとする。
がＰｏｌｙＳｉ（多結晶シリコン）やＷ／Ｓｉｘでも可
能であり、その場合は膜厚は１５００〜４０００Åで層
間絶縁膜も１５００〜４０００Åとする。
【００１９】
【発明の効果】以上、説明したように、本発明は多層配
線構造の半導体装置の形成において、各層の配線を形成
した後に、半導体基板に達するコンタクトホールと、半
導体基板に達しないコンタクトホールを同一工程で形成
し、このコンタクトホールを導電材で埋め込むことによ
り、各層の配線を接続するようにしたので、コンタクト
形式のホトリソ・エッチング工程が１回で済む。従っ
て、製品作成時間の短縮をはかることが出来る。
線構造の半導体装置の形成において、各層の配線を形成
した後に、半導体基板に達するコンタクトホールと、半
導体基板に達しないコンタクトホールを同一工程で形成
し、このコンタクトホールを導電材で埋め込むことによ
り、各層の配線を接続するようにしたので、コンタクト
形式のホトリソ・エッチング工程が１回で済む。従っ
て、製品作成時間の短縮をはかることが出来る。
【図１】本発明の実施例
【図２】従来例
１ Ｓｉ基板 ２ エッチングストッパー窒化膜 ３ 絶縁酸化膜Ａ ４ 配線材Ａ ５ 絶縁酸化膜Ｂ ６ 配線材Ｂ ７ 絶縁酸化膜Ｃ ８ 配線材Ｃ ９ 絶縁酸化膜Ｄ １０ コンタクトホール１９ 配線材Ｄ
Claims (2)
- 【請求項１】 多層配線構造の半導体装置の製造方法に
おいて、 半導体基板と配線層との接続が不要な前記半導体基板の
領域上に、接続孔を形成する際にエッチングストッパー
となる電気的接続を禁止する層を形成する工程と、 前記半導体基板上に、少なくとも第１の絶縁膜、第１の
配線層、第２の絶縁膜、第２の配線層、第３の絶縁膜、
第３の配線層を順次形成するに際して、接続孔が形成さ
れる領域において、互いに電気的に接続したい配線層は
前記接続孔が形成される領域に延在し、その他の配線層
は前記接続孔が形成される領域に延在しないように、各
配線層を形成する工程と、 前記電気的接続を禁止する層を形成しない前記接続孔が
形成される領域に、前記各配線層を貫き、前記半導体基
板に達する接続孔を形成すると共に、前記電気的接続を
禁止する層を形成した前記接続孔が形成される領域に、
前記各配線層を貫き、前記半導体基板に達しない接続孔
を形成する工程と、 前記接続孔に導電材を埋め込む工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項２】 多層配線構造の半導体装置の製造方法に
おいて、 半導体基板と配線層との接続が不要な前記半導体基板の
領域上に、接続孔を形成する際にエッチングストッパー
となる電気的接続を禁止する層を形成する工程と、 前記半導体基板上に、少なくとも第１の絶縁膜、第１の
配線層、第２の絶縁膜、第２の配線層を順次形成するに
際して、接続孔が形成される領域において、互いに電気
的に接続したい配線層は前記接続孔が形成される領域に
延在し、その他の配線層は前記接続孔が形成される領域
に延在しないように、各配線層を形成する工程と、 前記電気的接続を禁止する層を形成しない前記接続孔が
形成される領域に、前記各配線層を貫き、前記半導体基
板に達する接続孔を形成すると共に、前記電気的接続を
禁止する層を形成した前記接続孔が形成される領域に、
前記各配線層を貫き、前記半導体基板に達しない接続孔
を形成する工程と、 前記接続孔に導電材を埋め込む工程と、 を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18376892A JP3247729B2 (ja) | 1992-07-10 | 1992-07-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18376892A JP3247729B2 (ja) | 1992-07-10 | 1992-07-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0629401A JPH0629401A (ja) | 1994-02-04 |
| JP3247729B2 true JP3247729B2 (ja) | 2002-01-21 |
Family
ID=16141629
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18376892A Expired - Fee Related JP3247729B2 (ja) | 1992-07-10 | 1992-07-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3247729B2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5643343A (en) * | 1993-11-23 | 1997-07-01 | Selifanov; Oleg Vladimirovich | Abrasive material for precision surface treatment and a method for the manufacturing thereof |
| US5551959A (en) * | 1994-08-24 | 1996-09-03 | Minnesota Mining And Manufacturing Company | Abrasive article having a diamond-like coating layer and method for making same |
| JP3941133B2 (ja) | 1996-07-18 | 2007-07-04 | 富士通株式会社 | 半導体装置およびその製造方法 |
| JP4602818B2 (ja) * | 2005-03-30 | 2010-12-22 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| JP5003743B2 (ja) * | 2009-10-20 | 2012-08-15 | 富士通セミコンダクター株式会社 | 半導体装置とその製造方法 |
| JP5394291B2 (ja) * | 2010-03-11 | 2014-01-22 | 日本電信電話株式会社 | スタック型抵抗素子およびその製造方法 |
-
1992
- 1992-07-10 JP JP18376892A patent/JP3247729B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0629401A (ja) | 1994-02-04 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010807 |
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| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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