JPS61194779A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPS61194779A JPS61194779A JP3505485A JP3505485A JPS61194779A JP S61194779 A JPS61194779 A JP S61194779A JP 3505485 A JP3505485 A JP 3505485A JP 3505485 A JP3505485 A JP 3505485A JP S61194779 A JPS61194779 A JP S61194779A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
電極コンタクト開口部の形成に当たり、マスク位置合わ
せ誤差を考慮する必要を無くし、集積度の向上を図るた
めに、セルファライン的にソース、ドレイン電極コンタ
クト開口部を形成可能としたＭ Ｉ Ｓ （Ｍｅｔａｌ
ＩｎｓｕｌａｔｏｒＳｅｍｉｃｏｎｄｕｃｔｏｒ）
Ｆ ＥＴ （Ｆｉｅｌｄ Ｅｆｆｅｃｔ ”ｌ’ｒａ
ｎｓｉｓｔｏｒ ）の構造と形成方法。
せ誤差を考慮する必要を無くし、集積度の向上を図るた
めに、セルファライン的にソース、ドレイン電極コンタ
クト開口部を形成可能としたＭ Ｉ Ｓ （Ｍｅｔａｌ
ＩｎｓｕｌａｔｏｒＳｅｍｉｃｏｎｄｕｃｔｏｒ）
Ｆ ＥＴ （Ｆｉｅｌｄ Ｅｆｆｅｃｔ ”ｌ’ｒａ
ｎｓｉｓｔｏｒ ）の構造と形成方法。
本発明は、ＭＩＳ構造において、そのゲート絶縁膜の構
造と、′これに関連せるソースおよびドレイン電極コン
タクト部の形成方法に関する。
造と、′これに関連せるソースおよびドレイン電極コン
タクト部の形成方法に関する。
半導体集積回路の集積度の向上に伴って、ＭＩ５ＦＥＴ
における、ゲーＩ−電極とソース、ドレイン電極間の間
隙寸法は、益々微細化の傾向がある。
における、ゲーＩ−電極とソース、ドレイン電極間の間
隙寸法は、益々微細化の傾向がある。
然しなから、ソース、ドレイン電極コンタクト部の形成
はマスクの位置合わせ精度を考慮して、位置合わせての
許容誤差分を含めた、間隙寸法を設計寸法として選ぶ必
要があり、許容誤差分を出来るだけ少なくする改善が要
望されている。
はマスクの位置合わせ精度を考慮して、位置合わせての
許容誤差分を含めた、間隙寸法を設計寸法として選ぶ必
要があり、許容誤差分を出来るだけ少なくする改善が要
望されている。
従来の技術によるＭｉｓ ＦＥＴのゲート電極構造、
およびソース、ドレイン電極コンタクト部の形成方法を
第２図によって詳細説明する。
およびソース、ドレイン電極コンタクト部の形成方法を
第２図によって詳細説明する。
第２図（ａ）はソース、ドレイン電極コンタクト部を形
成する直前での工程断面図を示す。
成する直前での工程断面図を示す。
図面でｐ型シリコン基板１にｎ゛型ソース、ドレイン拡
散領域２，３、フィールド酸化膜４、ｐ゛型寄生チャネ
ル防止層５、ゲー）？Ｊ域には二酸化シリコン絶縁膜６
、ゲート電極７となる多結晶シリコンの形成を終わり、
全面に絶縁膜としてＰＳＧ膜８を積層した状態を示す。
散領域２，３、フィールド酸化膜４、ｐ゛型寄生チャネ
ル防止層５、ゲー）？Ｊ域には二酸化シリコン絶縁膜６
、ゲート電極７となる多結晶シリコンの形成を終わり、
全面に絶縁膜としてＰＳＧ膜８を積層した状態を示す。
次いで、フォトリソグラフィ法により、電極コンタクト
開口部９を形成する領域を除いて、他をレジスト膜でマ
スクして、ＰＳＧ膜８をエツチング除去する。この状態
を第２図（ｂ）に示す。
開口部９を形成する領域を除いて、他をレジスト膜でマ
スクして、ＰＳＧ膜８をエツチング除去する。この状態
を第２図（ｂ）に示す。
このとき、多結晶シリコンのゲート電極７と残存ＰＳＧ
膜寸法ａは０．３〜０．５μｍあれば絶縁層としての機
能は充分である。
膜寸法ａは０．３〜０．５μｍあれば絶縁層としての機
能は充分である。
然しなから、上記コンタクト開口部９の形成に当たって
、マスク合わせの精度の許容誤差０．３〜０．５μｍを
見込んで設計上３寸法は０．８〜１．０μｍに選定され
ている。
、マスク合わせの精度の許容誤差０．３〜０．５μｍを
見込んで設計上３寸法は０．８〜１．０μｍに選定され
ている。
上記従来の技術で説明せるごとく、ゲート電極とソース
、あるいはドレイン電極間の間隙寸法ａを約０．５ μ
ｍの余裕をとるため、１トランジスタ当たり両方で倍の
約１．０μｍの寸法余裕を必要とする。
、あるいはドレイン電極間の間隙寸法ａを約０．５ μ
ｍの余裕をとるため、１トランジスタ当たり両方で倍の
約１．０μｍの寸法余裕を必要とする。
これは、半導体集積回路で多数のトランジスタを＆、１
１み込むＬＳＩ設計においては、高集積化の大きい障害
となり、解決が求められている。
１み込むＬＳＩ設計においては、高集積化の大きい障害
となり、解決が求められている。
上記問題点を解決するため、ゲート電極周辺の構造を第
１図（ｄｌ、 （ｅｌＯごとくに構成する。
１図（ｄｌ、 （ｅｌＯごとくに構成する。
即ち、ゲート電極７、ソース領域２、ドレイン領域３を
有し、該ゲート電極の表面及び側面覆う第１の絶縁膜１
１．１３を形成する。
有し、該ゲート電極の表面及び側面覆う第１の絶縁膜１
１．１３を形成する。
次いで、ソース、ドレイン領域上及び前記第１の絶縁膜
上を覆う第２の絶縁膜８とが設ける。
上を覆う第２の絶縁膜８とが設ける。
このとき形成される第２の絶縁膜のエツチングレートは
、前記第１の絶縁膜のエツチングレートよりも高く選ば
れるので、ドレイン電極、ソース電極接続用の電極窓内
に前記ゲート電極の側面に形成された前記第１の絶縁膜
が露出し、位置合わせ精度の極めて高いＭＩＳ ＦＥ
Ｔの構造が得られる。
、前記第１の絶縁膜のエツチングレートよりも高く選ば
れるので、ドレイン電極、ソース電極接続用の電極窓内
に前記ゲート電極の側面に形成された前記第１の絶縁膜
が露出し、位置合わせ精度の極めて高いＭＩＳ ＦＥ
Ｔの構造が得られる。
また、その製造方法としては、ゲート電極の側面及び表
面を覆う第１の絶縁膜を形成する。ついで、ソース、ド
レイン及び前記第１の絶縁膜を覆い、且つ前記第１の絶
縁膜よりエツチングレートの高い第２の絶縁膜を形成す
る。
面を覆う第１の絶縁膜を形成する。ついで、ソース、ド
レイン及び前記第１の絶縁膜を覆い、且つ前記第１の絶
縁膜よりエツチングレートの高い第２の絶縁膜を形成す
る。
次いで、ソース、ドレイン電極接続用の開口を第２の絶
縁膜に形成することよって、ゲート電極の側面に第１の
絶縁膜が露出し、位置合わせ精度の極めて高いＭｉｓ
ＦＥＴ構造がセルファライン的に形成される。
縁膜に形成することよって、ゲート電極の側面に第１の
絶縁膜が露出し、位置合わせ精度の極めて高いＭｉｓ
ＦＥＴ構造がセルファライン的に形成される。
ゲート電極を薄い５ｉＯ１２、次いで厚いＳ ｉ ３Ｎ
ａを積層することによって、ゲート電極とソース、ド
レイン電極間の間隙寸法は、殆どゲート電極の段差部で
の５ｉ３Ｎｎ膜の膜厚で規制される。
ａを積層することによって、ゲート電極とソース、ド
レイン電極間の間隙寸法は、殆どゲート電極の段差部で
の５ｉ３Ｎｎ膜の膜厚で規制される。
また、このためＰＳＧ膜にソース、ドレイン電極芯の形
成方法はドライエツチング法により、ＰＳＧ膜、Ｓ ｉ
３ Ｎ ４膜に対するエツチングの選択比を用いてゲ
ート電極に対してセルファライン的に形成可能となる。
成方法はドライエツチング法により、ＰＳＧ膜、Ｓ ｉ
３ Ｎ ４膜に対するエツチングの選択比を用いてゲ
ート電極に対してセルファライン的に形成可能となる。
本発明による一実施例を図面により詳細説明する。
第１図は、従来例で説明せる第２図（ａｌにおいてＰＳ
Ｇ膜８を形成する前の状態よりの、各工程での構造断面
図を示している。
Ｇ膜８を形成する前の状態よりの、各工程での構造断面
図を示している。
図面において第２図で説明せる同一番号については説明
を省略する。
を省略する。
第１図（ａｌは、ゲート電極７の上面および側面にＳｉ
Ｏ□膜１０全１００〜５００人成長させ、更にＳｉ３Ｎ
４膜１１を約１０００〜２０００人、更に、Ｓ ｉ ３
Ｎ ４膜１１の上に５ｉＯｚ１２を１０００〜２００
０人の厚さに気相成長させて、ゲート領域以外の積層を
除去した状態を示す。
Ｏ□膜１０全１００〜５００人成長させ、更にＳｉ３Ｎ
４膜１１を約１０００〜２０００人、更に、Ｓ ｉ ３
Ｎ ４膜１１の上に５ｉＯｚ１２を１０００〜２００
０人の厚さに気相成長させて、ゲート領域以外の積層を
除去した状態を示す。
ここで５ｉＯｚ１２は必ずしも必要ということではない
。
。
次いで、全面に５ｉ３Ｎ４１３を約２０００〜２５００
人の厚さに気相成長させる。これを第１図（ｂｌに示す
。
人の厚さに気相成長させる。これを第１図（ｂｌに示す
。
更に、反応性イオンエツチング法（ＲＩ Ｅ）でＳｉ３
Ｎ４層を全面にエツチングを行う。ＲＩＥ法は異方性で
あるため、基板面に平行なる面上に積層されたＳ ｉ
３Ｎ ４層１３は除去され、ゲート部に垂直方向に積層
されたＳｉ３Ｎ４膜１３と５ｉ０２膜１２に保護された
５ｉｚＮ４１１は残されて、第１図（Ｃ１の形状となっ
て残される。
Ｎ４層を全面にエツチングを行う。ＲＩＥ法は異方性で
あるため、基板面に平行なる面上に積層されたＳ ｉ
３Ｎ ４層１３は除去され、ゲート部に垂直方向に積層
されたＳｉ３Ｎ４膜１３と５ｉ０２膜１２に保護された
５ｉｚＮ４１１は残されて、第１図（Ｃ１の形状となっ
て残される。
次いで、ゲート上のＳｉＯ□膜１２全１２チング除去し
、全面にＰＳＧ膜８を気相成長させる。これを第１図（
ｄ）に示す。
、全面にＰＳＧ膜８を気相成長させる。これを第１図（
ｄ）に示す。
次いで、フォトリソグラフィ法でソース、トレイン電極
コンタクト形成部を開口したレジスト膜１４を形成し、
反応性プラズマエツチング法でＰＳＧ膜８のエツチング
を行う。
コンタクト形成部を開口したレジスト膜１４を形成し、
反応性プラズマエツチング法でＰＳＧ膜８のエツチング
を行う。
このエツチングではＰＳＧ膜８と５ｉ３Ｎａ膜１３との
選択比によって、ＰＳＧ膜のコンタクト開口部９がエツ
チングされ、Ｓ ｉ ３ Ｎ ＜膜１３の段差部は殆ど
エツチングされない。
選択比によって、ＰＳＧ膜のコンタクト開口部９がエツ
チングされ、Ｓ ｉ ３ Ｎ ＜膜１３の段差部は殆ど
エツチングされない。
従って、電極コンタクト開口部９とゲート電極との間隙
寸法は、殆どＳｉ３Ｎ４層１３の膜厚によって決定され
る。 以上の方法により、ソース、ドレイン電極とゲー
ト電極との間隙は、Ｓ＋３Ｎａ膜厚によってセルファラ
イン的に形成される。
寸法は、殆どＳｉ３Ｎ４層１３の膜厚によって決定され
る。 以上の方法により、ソース、ドレイン電極とゲー
ト電極との間隙は、Ｓ＋３Ｎａ膜厚によってセルファラ
イン的に形成される。
以後のアルミニウム電極層の形成工程以降は従来の方法
と変わらない。
と変わらない。
本発明のゲート電極の絶縁層構造、および電極コンタク
ト部の形成方法を用いることにより、ソース、ドレイン
電極コンタクト開口部はゲート電極に対してセルファラ
イン的に形成され、マスク合わせの精度誤差を考慮する
ことなく電極間隙寸法を決定出来る。従って、高集積化
に寄与するところ大きい。
ト部の形成方法を用いることにより、ソース、ドレイン
電極コンタクト開口部はゲート電極に対してセルファラ
イン的に形成され、マスク合わせの精度誤差を考慮する
ことなく電極間隙寸法を決定出来る。従って、高集積化
に寄与するところ大きい。
第１図は本発明の一実施例を工程順に示す断面図、
第２図は従来技術による電極コンタクト部の工程途中の
断面図を示す。 図面において、 ■はｐ型シリコン基手反、 ２はソース拡散領域、 ３はドレイン拡散領域、 ４はフィールド酸化膜、 ５は寄生チャネル防止層、 ６．１０．１２は５ｉｎ２膜、 ７はゲート電極、 ８はＰＳＧ膜、 ９は電極コンタクト開口部、 １１．１３はＳｉ３Ｎ、膜、 １４はレジスト膜、 をそれぞれ示す。 本発明／ｌ（他ｆｌ’Ｊｒ＋工科１！ｔえ朔図１０．５
ｉＯｚ 本発明の失胞例めτ程神説明図 第１ｒ′４
断面図を示す。 図面において、 ■はｐ型シリコン基手反、 ２はソース拡散領域、 ３はドレイン拡散領域、 ４はフィールド酸化膜、 ５は寄生チャネル防止層、 ６．１０．１２は５ｉｎ２膜、 ７はゲート電極、 ８はＰＳＧ膜、 ９は電極コンタクト開口部、 １１．１３はＳｉ３Ｎ、膜、 １４はレジスト膜、 をそれぞれ示す。 本発明／ｌ（他ｆｌ’Ｊｒ＋工科１！ｔえ朔図１０．５
ｉＯｚ 本発明の失胞例めτ程神説明図 第１ｒ′４
Claims (2)
- （１）ゲート電極７、ソース領域２、ドレイン領域３を
有し、該ゲート電極の表面及び側面覆う第１の絶縁膜１
１、１３と、 該ソース、ドレイン領域上及び該第１の絶縁膜上を覆う
第２の絶縁膜８とが設けられ、 前記第２の絶縁膜のエッチングレートは、前記第１の絶
縁膜のエッチングレートよりも高く、且つ、ドレイン電
極、ソース電極接続用の電極窓内に前記ゲート電極の側
面に形成された前記第１の絶縁膜が露出していることを
特徴とする半導体装置。 - （２）ゲート電極の側面及び表面を覆う第１の絶縁膜を
形成する工程と、 ソース、ドレイン及び前記第１の絶縁膜を覆い、且つ前
記第１の絶縁膜よりエッチングレートの高い第２の絶縁
膜を形成する工程と、 次いで、ソース、ドレイン電極接続用の開口を前記第２
の絶縁膜に形成する工程を有することを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3505485A JPS61194779A (ja) | 1985-02-22 | 1985-02-22 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3505485A JPS61194779A (ja) | 1985-02-22 | 1985-02-22 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61194779A true JPS61194779A (ja) | 1986-08-29 |
Family
ID=12431320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3505485A Pending JPS61194779A (ja) | 1985-02-22 | 1985-02-22 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61194779A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5913121A (en) * | 1997-02-25 | 1999-06-15 | Nec Corporation | Method of making a self-aligning type contact hole for a semiconductor device |
| US7649261B2 (en) | 1996-07-18 | 2010-01-19 | Fujitsu Microelectronics Limited | Highly integrated and reliable DRAM and its manufacture |
-
1985
- 1985-02-22 JP JP3505485A patent/JPS61194779A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7649261B2 (en) | 1996-07-18 | 2010-01-19 | Fujitsu Microelectronics Limited | Highly integrated and reliable DRAM and its manufacture |
| US8143723B2 (en) | 1996-07-18 | 2012-03-27 | Fujitsu Semiconductor Limited | Highly integrated and reliable DRAM and its manufacture |
| US5913121A (en) * | 1997-02-25 | 1999-06-15 | Nec Corporation | Method of making a self-aligning type contact hole for a semiconductor device |
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