JP3197064B2 - 半導体記憶装置 - Google Patents
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
-
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
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-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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-
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- Semiconductor Integrated Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、スタック型の半導体記
憶装置に係わり、特にダイナミック型ＲＡＭ（ＤＲＡ
Ｍ）の配線層の改良をはかった半導体記憶装置に関す
る。
憶装置に係わり、特にダイナミック型ＲＡＭ（ＤＲＡ
Ｍ）の配線層の改良をはかった半導体記憶装置に関す
る。
【０００２】
【従来の技術】近年、ＤＲＡＭは高集積化の一途を辿
り、これに伴い情報（電荷）を蓄積するキャパシタの面
積は益々減少している。この結果、メモリ内容が誤って
読み出されたり、或いはα線等によりメモリ内容が破壊
されるソフトエラーなどが問題となっている。
り、これに伴い情報（電荷）を蓄積するキャパシタの面
積は益々減少している。この結果、メモリ内容が誤って
読み出されたり、或いはα線等によりメモリ内容が破壊
されるソフトエラーなどが問題となっている。
【０００３】このような問題を解決し、高集積化，大容
量化をはかるための方法の一つとして、ＭＯＳキャパシ
タをメモリセル領域上に積層し、該キャパシタの１電極
と、半導体基板上に形成されたスイッチングトランジス
タの１電極とを導通させることにより、実質的にキャパ
シタの占有面積を拡大し、ＭＯＳキャパシタの静電容量
を増大させるようにしたスタック型メモリセルと呼ばれ
るメモリセル構造が提案されている。
量化をはかるための方法の一つとして、ＭＯＳキャパシ
タをメモリセル領域上に積層し、該キャパシタの１電極
と、半導体基板上に形成されたスイッチングトランジス
タの１電極とを導通させることにより、実質的にキャパ
シタの占有面積を拡大し、ＭＯＳキャパシタの静電容量
を増大させるようにしたスタック型メモリセルと呼ばれ
るメモリセル構造が提案されている。
【０００４】このような構造では、ストレージノード電
極を素子分離領域の上まで拡大することができ、またス
トレージノード電極の膜厚を厚くしてその側壁をキャパ
シタとして利用できることから、キャパシタ容量をプレ
ーナ構造の数倍以上に高めることができる。さらに、ス
トレージノード部の拡散層は、ストレージノード電極下
の拡散層領域だけとなり、α線により発生した電荷を収
集する拡散層の面積が極めて小さく、ソフトエラーに強
いセル構造となっている。
極を素子分離領域の上まで拡大することができ、またス
トレージノード電極の膜厚を厚くしてその側壁をキャパ
シタとして利用できることから、キャパシタ容量をプレ
ーナ構造の数倍以上に高めることができる。さらに、ス
トレージノード部の拡散層は、ストレージノード電極下
の拡散層領域だけとなり、α線により発生した電荷を収
集する拡散層の面積が極めて小さく、ソフトエラーに強
いセル構造となっている。
【０００５】また、このような構造においても、６４Ｍ
ビット以上のＤＲＡＭでは容量が不十分となるため、こ
れに加えて、蓄積電極側面を利用してキャパシタ容量を
増大させる筒型や、蓄積電極を多層にするフィン型構造
の蓄積電極構造が提案されている。
ビット以上のＤＲＡＭでは容量が不十分となるため、こ
れに加えて、蓄積電極側面を利用してキャパシタ容量を
増大させる筒型や、蓄積電極を多層にするフィン型構造
の蓄積電極構造が提案されている。
【０００６】しかしながら、このような蓄積電極構造に
すると、蓄積電極の高さが高くなり（５００〜１０００
ｎｍ）、周辺回路部では、第１Ａｌ配線から下層配線又
は基板へのコンタクトが深く接続が困難となってしまう
という問題があった。
すると、蓄積電極の高さが高くなり（５００〜１０００
ｎｍ）、周辺回路部では、第１Ａｌ配線から下層配線又
は基板へのコンタクトが深く接続が困難となってしまう
という問題があった。
【０００７】
【発明が解決しようとする課題】このように従来、スタ
ック型のＤＲＡＭでは、十分な蓄積容量を得ようとする
とストレージノードの高さが高くなり、平坦化のための
絶縁膜が厚くなり、コンタクトホールが深くなって基板
との接続が困難となる問題があった。
ック型のＤＲＡＭでは、十分な蓄積容量を得ようとする
とストレージノードの高さが高くなり、平坦化のための
絶縁膜が厚くなり、コンタクトホールが深くなって基板
との接続が困難となる問題があった。
【０００８】本発明は、上記事情を考慮してなされたも
ので、その目的とするところは、十分な蓄積容量を確保
しつつ周辺回路部のコンタクトホールにおける基板との
接続が容易に行える構造の半導体記憶装置を提供するこ
とにある。
ので、その目的とするところは、十分な蓄積容量を確保
しつつ周辺回路部のコンタクトホールにおける基板との
接続が容易に行える構造の半導体記憶装置を提供するこ
とにある。
【０００９】
【課題を解決するための手段】本発明では、蓄積容量部
の上部電極と同一の配線層を用いて、一度下層配線との
コンタクトを形成し、第１Ａｌ配線と下層配線又は基板
とのコンタクトは全て又は穴径の大きな一部のコンタク
トを除いて、この配線層に接続されることを特徴とす
る。
の上部電極と同一の配線層を用いて、一度下層配線との
コンタクトを形成し、第１Ａｌ配線と下層配線又は基板
とのコンタクトは全て又は穴径の大きな一部のコンタク
トを除いて、この配線層に接続されることを特徴とす
る。
【００１０】このとき、通常の方法でプレート電極を配
線層として用いると、プレート電極堆積前にコンタクト
間の接続を行わなければならず、キャパシタ絶縁膜をレ
ジストで汚染してしまうという問題がある。そこで、１
層目のプレート電極を堆積した後、コンタクト開口を行
い、２層目を堆積，加工するとよい。
線層として用いると、プレート電極堆積前にコンタクト
間の接続を行わなければならず、キャパシタ絶縁膜をレ
ジストで汚染してしまうという問題がある。そこで、１
層目のプレート電極を堆積した後、コンタクト開口を行
い、２層目を堆積，加工するとよい。
【００１１】即ち本発明（請求項１）は、スタック型の
半導体記憶装置において、蓄積容量部の上部電極が周辺
回路部では配線層として使用されていることを特徴とし
ている。
半導体記憶装置において、蓄積容量部の上部電極が周辺
回路部では配線層として使用されていることを特徴とし
ている。
【００１２】また本発明（請求項２）は、ダイナミック
ＲＡＭの蓄積容量部がワード線形成後に形成されたスタ
ック型半導体記憶装置において、蓄積容量部の上部電極
が２層以上の積層構造になっており、周辺回路部ではこ
の層が配線となり下層配線又は基板に接続されており、
かつ該層の１層目は周辺回路部の平坦部のみに形成さ
れ、該層の２層目以降は周辺回路部の平坦部及びコンタ
クトホール内に形成されていることを特徴とする。
ＲＡＭの蓄積容量部がワード線形成後に形成されたスタ
ック型半導体記憶装置において、蓄積容量部の上部電極
が２層以上の積層構造になっており、周辺回路部ではこ
の層が配線となり下層配線又は基板に接続されており、
かつ該層の１層目は周辺回路部の平坦部のみに形成さ
れ、該層の２層目以降は周辺回路部の平坦部及びコンタ
クトホール内に形成されていることを特徴とする。
【００１３】また本発明（請求項３）は、ダイナミック
ＲＡＭの蓄積容量部がワード線形成後に形成されたスタ
ック型半導体記憶装置において、前記蓄積容量部の上部
電極が２層以上の積層構造になっており、周辺回路部で
は該層の２層目以降が配線となり下層配線又は基板に接
続されていることを特徴とする。
ＲＡＭの蓄積容量部がワード線形成後に形成されたスタ
ック型半導体記憶装置において、前記蓄積容量部の上部
電極が２層以上の積層構造になっており、周辺回路部で
は該層の２層目以降が配線となり下層配線又は基板に接
続されていることを特徴とする。
【００１４】また、本発明の望ましい実施態様としては
次のものがあげられる。 (1) 上部電極と同じ層からなる配線の第１層目として多
結晶シリコン，ＴｉＮ，Ｎｉ又はカーボンを用い、第２
層目としてＷＳｉ2 ，Ｗ，Ｎｉ，Ａｌ，Ｃｕ又はＴｉＮ
／Ｗ，ＴｉＮ／Ａｌ，ＴｉＮ／Ｃｕ，Ｔｉ／ＴｉＮ／
Ｗ，Ｔｉ／ＴｉＮ／Ａｌ，Ｔｉ／ＴｉＮ／Ｃｕ，ＴｉＳ
ｉ2 ／ＴｉＮ／Ｗ，ＴｉＳｉ2 ／ＴｉＮ／Ａｌ，ＴｉＳ
ｉ2 ／ＴｉＮ／Ｃｕ，ＴｉＢ／Ｗ，ＴｉＢ／Ａｌ，Ｔｉ
Ｂ／Ｃｕ，Ｔｉ／ＴｉＢ／Ａｌ，Ｔｉ／ＴｉＢ／Ｗ，Ｔ
ｉ／ＴｉＢ／Ｃｕ，ＴｉＳｉ2 ／ＴｉＢ／Ｗ，ＴｉＳｉ
２／ＴｉＢ／Ａｌ，ＴｉＳｉ2 ／ＴｉＢ／Ｃｕを用いた
こと。
次のものがあげられる。 (1) 上部電極と同じ層からなる配線の第１層目として多
結晶シリコン，ＴｉＮ，Ｎｉ又はカーボンを用い、第２
層目としてＷＳｉ2 ，Ｗ，Ｎｉ，Ａｌ，Ｃｕ又はＴｉＮ
／Ｗ，ＴｉＮ／Ａｌ，ＴｉＮ／Ｃｕ，Ｔｉ／ＴｉＮ／
Ｗ，Ｔｉ／ＴｉＮ／Ａｌ，Ｔｉ／ＴｉＮ／Ｃｕ，ＴｉＳ
ｉ2 ／ＴｉＮ／Ｗ，ＴｉＳｉ2 ／ＴｉＮ／Ａｌ，ＴｉＳ
ｉ2 ／ＴｉＮ／Ｃｕ，ＴｉＢ／Ｗ，ＴｉＢ／Ａｌ，Ｔｉ
Ｂ／Ｃｕ，Ｔｉ／ＴｉＢ／Ａｌ，Ｔｉ／ＴｉＢ／Ｗ，Ｔ
ｉ／ＴｉＢ／Ｃｕ，ＴｉＳｉ2 ／ＴｉＢ／Ｗ，ＴｉＳｉ
２／ＴｉＢ／Ａｌ，ＴｉＳｉ2 ／ＴｉＢ／Ｃｕを用いた
こと。
【００１５】(2) 蓄積容量部がセルビット線の上部に形
成され、セルビット線と同層の配線が周辺回路部ではソ
ース・ドレインを覆うようなパターンであること。
成され、セルビット線と同層の配線が周辺回路部ではソ
ース・ドレインを覆うようなパターンであること。
【００１６】(3) パターン同士のスペースが、最大１μ
ｍ程度となるようにパターンが埋め尽くされているビッ
ト線配線を持つこと。
ｍ程度となるようにパターンが埋め尽くされているビッ
ト線配線を持つこと。
【００１７】(4) 蓄積容量の上部電極と同層の配線につ
いて、パターン同士のスペースが最大１μｍ程度となる
ようにパターンが埋め尽くされていること。
いて、パターン同士のスペースが最大１μｍ程度となる
ようにパターンが埋め尽くされていること。
【００１８】(5) ダイナミックＲＡＭの蓄積容量部がワ
ード線形成後に形成されたスタック型半導体記憶装置に
おいて、互いに隣接するビット線コンタクトが、１本の
ワード線を挟んで存在するように素子領域を配置させた
こと。
ード線形成後に形成されたスタック型半導体記憶装置に
おいて、互いに隣接するビット線コンタクトが、１本の
ワード線を挟んで存在するように素子領域を配置させた
こと。
【００１９】
【作用】本発明構成によれば、第１Ａｌ配線のコンタク
トの深さは下層の接地電極配線間までとなる。このた
め、従来方式、例えば２５６ＭビットＤＲＡＭレベルで
はアスペクト比４〜５（径０．４μｍ，深さ１．６〜２
μｍ）程度必要だったものが、本発明によりアスペクト
比２〜３に低減できる（径０．４μｍ，深さ０．８〜
１．２μｍ）。
トの深さは下層の接地電極配線間までとなる。このた
め、従来方式、例えば２５６ＭビットＤＲＡＭレベルで
はアスペクト比４〜５（径０．４μｍ，深さ１．６〜２
μｍ）程度必要だったものが、本発明によりアスペクト
比２〜３に低減できる（径０．４μｍ，深さ０．８〜
１．２μｍ）。
【００２０】また、接地電極配線は本来必要な配線層で
あり、新たに配線層形成のための層を設ける必要がない
ので、工程数を殆ど増加させることなく上記構造を実現
することができ、これにより素子の製造歩留まり及び信
頼性の向上をはかることも可能となる。
あり、新たに配線層形成のための層を設ける必要がない
ので、工程数を殆ど増加させることなく上記構造を実現
することができ、これにより素子の製造歩留まり及び信
頼性の向上をはかることも可能となる。
【００２１】
【実施例】以下、本発明の実施例を図面を参照して説明
する。
する。
【００２２】図１は、本発明の第１の実施例に係わるＤ
ＲＡＭの概略構成を示す平面図である。（ａ）はメモリ
セル部であり、１は素子領域、２は蓄積電極部、２ａは
蓄積電極コンタクト、３はビット線、３ａはビット線コ
ンタクト、４はワード線を示している。（ｂ）は周辺部
の一例であり、５はゲート、６ａは第１メタル、６ｂは
第２メタル、７ａは第１コンタクト、７ｂは第２コンタ
クト、８はポリサイドを示している。
ＲＡＭの概略構成を示す平面図である。（ａ）はメモリ
セル部であり、１は素子領域、２は蓄積電極部、２ａは
蓄積電極コンタクト、３はビット線、３ａはビット線コ
ンタクト、４はワード線を示している。（ｂ）は周辺部
の一例であり、５はゲート、６ａは第１メタル、６ｂは
第２メタル、７ａは第１コンタクト、７ｂは第２コンタ
クト、８はポリサイドを示している。
【００２３】セル部ビット線と同一の層ポリサイド８
が、ソース・ドレイン部の一部に存在して第１メタル６
ａとソース・ドレインの接続に使われ、大部分のソース
・ドレインは上部電極（プレート電極）と同一層メタル
６ａと直接接続されている。第１Ａｌ配線（第２メタ
ル）６ｂのコンタクトは全て第１メタル６ａに接続され
ている。
が、ソース・ドレイン部の一部に存在して第１メタル６
ａとソース・ドレインの接続に使われ、大部分のソース
・ドレインは上部電極（プレート電極）と同一層メタル
６ａと直接接続されている。第１Ａｌ配線（第２メタ
ル）６ｂのコンタクトは全て第１メタル６ａに接続され
ている。
【００２４】この実施例における工程断面図を図２〜図
４に示し、以下にその製造方法について説明する。な
お、これらの図は図１の矢視Ａ−Ａ′断面及び矢視Ｂ−
Ｂ′断面に相当している。
４に示し、以下にその製造方法について説明する。な
お、これらの図は図１の矢視Ａ−Ａ′断面及び矢視Ｂ−
Ｂ′断面に相当している。
【００２５】まず、図２（ａ）に示すように、Ｓｉ基板
１０の表面層に必要に応じてウェル領域を形成し、さら
に素子分離のための絶縁膜１１を形成する。ここで周辺
回路部の絶縁膜１１はＬＯＣＯＳによる酸化膜であり、
メモリセル部の絶縁膜１１はＴ型トレンチ分離のための
酸化膜である。その後、メモリセル部及び周辺回路部に
ポリＳｉ／ＷＳｉの積層構造からなるゲート電極１２
（５）を形成し、さらに全面にＳｉＮ膜１３を形成する
と共に、メモリセル部には蓄積容量コンタクト部のポリ
Ｓｉプラグ１４を形成する。続いて、全面にＬＰ−ＢＰ
ＳＧ膜１５を堆積して表面を平坦化した後、ダイレクト
コンタクトのためのコンタクトホール１６（７ａ）を開
口する。
１０の表面層に必要に応じてウェル領域を形成し、さら
に素子分離のための絶縁膜１１を形成する。ここで周辺
回路部の絶縁膜１１はＬＯＣＯＳによる酸化膜であり、
メモリセル部の絶縁膜１１はＴ型トレンチ分離のための
酸化膜である。その後、メモリセル部及び周辺回路部に
ポリＳｉ／ＷＳｉの積層構造からなるゲート電極１２
（５）を形成し、さらに全面にＳｉＮ膜１３を形成する
と共に、メモリセル部には蓄積容量コンタクト部のポリ
Ｓｉプラグ１４を形成する。続いて、全面にＬＰ−ＢＰ
ＳＧ膜１５を堆積して表面を平坦化した後、ダイレクト
コンタクトのためのコンタクトホール１６（７ａ）を開
口する。
【００２６】次いで、図２（ｂ）に示すように、コンタ
クトホール１６に露出したＳｉＮ膜１３をＲＩＥで除去
し、全面にポリＳｉを堆積してコンタクトホール１６内
をポリＳｉ膜１８ａで埋め込む。さらに、ポリＳｉ膜１
８ａ上にＷＳｉ膜１８ｂを堆積し、メモリセル部のビッ
ト線となるポリサイド配線１８（８）を形成する。その
後、全面に常圧ＣＶＤ法によりＳｉＯ2 膜１９を堆積す
る。
クトホール１６に露出したＳｉＮ膜１３をＲＩＥで除去
し、全面にポリＳｉを堆積してコンタクトホール１６内
をポリＳｉ膜１８ａで埋め込む。さらに、ポリＳｉ膜１
８ａ上にＷＳｉ膜１８ｂを堆積し、メモリセル部のビッ
ト線となるポリサイド配線１８（８）を形成する。その
後、全面に常圧ＣＶＤ法によりＳｉＯ2 膜１９を堆積す
る。
【００２７】次いで、図３（ａ）に示すように、ポリサ
イド配線１８を所望パターンにエッチングした後、全面
に層間絶縁膜２１を堆積し平坦化する。続いて、メモリ
セル部で絶縁膜２１にコンタクトホールを開口し、全面
にＳｉＮ膜２２を形成し、さらにコンタクトホール内に
ＬＰ−ＢＰＳＧ膜２４を埋め込む。その後、レジスト２
３を形成し、蓄積容量部におけるＳｉＮ膜２２をＲＩＥ
で除去する。
イド配線１８を所望パターンにエッチングした後、全面
に層間絶縁膜２１を堆積し平坦化する。続いて、メモリ
セル部で絶縁膜２１にコンタクトホールを開口し、全面
にＳｉＮ膜２２を形成し、さらにコンタクトホール内に
ＬＰ−ＢＰＳＧ膜２４を埋め込む。その後、レジスト２
３を形成し、蓄積容量部におけるＳｉＮ膜２２をＲＩＥ
で除去する。
【００２８】次いで、図３（ｂ）に示すように、ポリＳ
ｉを堆積し、これをエッチング加工して蓄積容量部に蓄
積電極となるポリＳｉの柱２５を形成する。なお、この
ポリＳｉ柱は筒状に形成してもよい。続いて、ポリＳｉ
柱２５の表面にキャパシタ絶縁膜となるＴａ2 Ｏ5 膜２
６を形成した後、全面にプレート電極の１層目としての
ＴｉＮ膜２７をＣＶＤ法で堆積する。
ｉを堆積し、これをエッチング加工して蓄積容量部に蓄
積電極となるポリＳｉの柱２５を形成する。なお、この
ポリＳｉ柱は筒状に形成してもよい。続いて、ポリＳｉ
柱２５の表面にキャパシタ絶縁膜となるＴａ2 Ｏ5 膜２
６を形成した後、全面にプレート電極の１層目としての
ＴｉＮ膜２７をＣＶＤ法で堆積する。
【００２９】次いで、図４（ａ）に示すように、周辺回
路部にコンタクトホール２８（7b）を開口した後、プレ
ート電極の２層目としてのＷ膜２９を堆積する。その
後、ＴｉＮ膜２７及びＷ膜２９をＲＩＥでパターニング
してプレート電極配線（6a）を形成する。
路部にコンタクトホール２８（7b）を開口した後、プレ
ート電極の２層目としてのＷ膜２９を堆積する。その
後、ＴｉＮ膜２７及びＷ膜２９をＲＩＥでパターニング
してプレート電極配線（6a）を形成する。
【００３０】次いで、図４（ｂ）に示すように、全面に
層間絶縁膜３１を堆積し平坦化した後、コンタクトホー
ル３２を形成し、このコンタクトホール３２内にＷの選
択成長によりＷ膜３３を埋込み形成する。続いて、Ｔｉ
Ｎ膜３４及びＡｌ膜３５からなる配線層（第１Ａｌ配
線）（６ｂ）を形成する。
層間絶縁膜３１を堆積し平坦化した後、コンタクトホー
ル３２を形成し、このコンタクトホール３２内にＷの選
択成長によりＷ膜３３を埋込み形成する。続いて、Ｔｉ
Ｎ膜３４及びＡｌ膜３５からなる配線層（第１Ａｌ配
線）（６ｂ）を形成する。
【００３１】これ以降は図示しないが、層間絶縁膜の堆
積，ビアホールの形成，Ｗの選択成長，ＴｉＮ／Ａｌ
（第２Ａｌ配線）の形成，パッシベーション膜の形成に
より、ＤＲＡＭが完成することになる。
積，ビアホールの形成，Ｗの選択成長，ＴｉＮ／Ａｌ
（第２Ａｌ配線）の形成，パッシベーション膜の形成に
より、ＤＲＡＭが完成することになる。
【００３２】かくして形成されたＤＲＡＭにおいては、
第１Ａｌ配線３４，３５のコンタクトの深さは基板１０
までではなく、下層の電極配線２７，２９までとなり浅
いコンタクトとできるため、第１Ａｌ配線３４，３５と
基板１０との接続が容易となる。ここで、電極配線２
７，２９は本来必要な配線層であり、新たに配線層形成
のための層を設ける必要がないので、工程数を殆ど増加
させることなく上記構造を実現することができる。従っ
て、蓄積電極を筒型にして蓄積容量の増大をはかった構
造においても、周辺回路部における第１Ａｌ配線と下層
配線や基板とのコンタクトを確実に取ることができ、製
造歩留まり及び信頼性の向上をはかることができる。
第１Ａｌ配線３４，３５のコンタクトの深さは基板１０
までではなく、下層の電極配線２７，２９までとなり浅
いコンタクトとできるため、第１Ａｌ配線３４，３５と
基板１０との接続が容易となる。ここで、電極配線２
７，２９は本来必要な配線層であり、新たに配線層形成
のための層を設ける必要がないので、工程数を殆ど増加
させることなく上記構造を実現することができる。従っ
て、蓄積電極を筒型にして蓄積容量の増大をはかった構
造においても、周辺回路部における第１Ａｌ配線と下層
配線や基板とのコンタクトを確実に取ることができ、製
造歩留まり及び信頼性の向上をはかることができる。
【００３３】また、本実施例では、図１に示すように隣
接するビット線コンタクト間に、１本のワード線が通過
するように素子領域を配置させているので、蓄積電極の
コンタクト部を互いに最小加工寸法だけ離すことができ
る。このため、製造が容易になる利点もある。
接するビット線コンタクト間に、１本のワード線が通過
するように素子領域を配置させているので、蓄積電極の
コンタクト部を互いに最小加工寸法だけ離すことができ
る。このため、製造が容易になる利点もある。
【００３４】図５は、本発明の第２の実施例に係わるＤ
ＲＡＭの概略構成を示す平面図である。（ａ）はメモリ
セル部、（ｂ）は周辺部の一例である。なお、図１と同
一部分には同一符号を付して、その詳しい説明は省略す
る。
ＲＡＭの概略構成を示す平面図である。（ａ）はメモリ
セル部、（ｂ）は周辺部の一例である。なお、図１と同
一部分には同一符号を付して、その詳しい説明は省略す
る。
【００３５】この実施例における工程断面図を、図６〜
図８に示す。なお、これらの図は図５の矢視Ｃ−Ｃ′断
面及び矢視Ｄ−Ｄ′断面に相当している。また、図２〜
図４と同一部分には同一符号を付して、その詳しい説明
は省略する。
図８に示す。なお、これらの図は図５の矢視Ｃ−Ｃ′断
面及び矢視Ｄ−Ｄ′断面に相当している。また、図２〜
図４と同一部分には同一符号を付して、その詳しい説明
は省略する。
【００３６】まず、図６（ａ）に示すように、第１の実
施例と同様にして、Ｓｉ基板１０上に素子分離用の絶縁
膜１１を形成し、ゲート電極１２を形成し、ＳｉＮ膜１
３を形成し、ポリＳｉプラグ１４を形成する。そして、
ＬＰ−ＢＰＳＧ膜１５を堆積して表面を平坦化した後、
ダイレクトコンタクトのためのコンタクトホール１６を
開口する。このとき、第１の実施例とは異なり、全ての
活性化領域にコンタクトホール１６を開口する。
施例と同様にして、Ｓｉ基板１０上に素子分離用の絶縁
膜１１を形成し、ゲート電極１２を形成し、ＳｉＮ膜１
３を形成し、ポリＳｉプラグ１４を形成する。そして、
ＬＰ−ＢＰＳＧ膜１５を堆積して表面を平坦化した後、
ダイレクトコンタクトのためのコンタクトホール１６を
開口する。このとき、第１の実施例とは異なり、全ての
活性化領域にコンタクトホール１６を開口する。
【００３７】次いで、図６（ｂ）に示すように、第１の
実施例と同様に、ポリサイド配線１８を形成し、その上
にＳｉＯ2 膜１９を堆積する。次いで、図７（ａ）に示
すように、第１の実施例と同様に、ポリサイド配線１８
を所望パターンにエッチングした後、蓄積電極部コンタ
クトを開口する。
実施例と同様に、ポリサイド配線１８を形成し、その上
にＳｉＯ2 膜１９を堆積する。次いで、図７（ａ）に示
すように、第１の実施例と同様に、ポリサイド配線１８
を所望パターンにエッチングした後、蓄積電極部コンタ
クトを開口する。
【００３８】次いで、図７（ｂ）に示すように、第１の
実施例と同様に、ポリＳｉ柱２５を形成し、さらにキャ
パシタ絶縁膜となるＴａ2 Ｏ5 膜２６及びプレート電極
の１層目としてのＴｉＮ膜２７を堆積する。
実施例と同様に、ポリＳｉ柱２５を形成し、さらにキャ
パシタ絶縁膜となるＴａ2 Ｏ5 膜２６及びプレート電極
の１層目としてのＴｉＮ膜２７を堆積する。
【００３９】次いで、図８（ａ）に示すように、周辺回
路部にコンタクトホール２８を開口した後、プレート電
極の２層目としてのＷ膜２９を堆積する。
路部にコンタクトホール２８を開口した後、プレート電
極の２層目としてのＷ膜２９を堆積する。
【００４０】次いで、図８（ｂ）に示すように、Ｗ膜２
９及びＴｉＮ膜２７をパターニングした後、層間絶縁膜
３１を堆積し平坦化し、さらにコンタクトホール３２を
形成し、このコンタクトホール３２内にＷ膜３３を埋込
み形成し、続いてＴｉＮ膜３４及びＡｌ膜３５からなる
配線層（第１Ａｌ配線）を形成する。
９及びＴｉＮ膜２７をパターニングした後、層間絶縁膜
３１を堆積し平坦化し、さらにコンタクトホール３２を
形成し、このコンタクトホール３２内にＷ膜３３を埋込
み形成し、続いてＴｉＮ膜３４及びＡｌ膜３５からなる
配線層（第１Ａｌ配線）を形成する。
【００４１】このような構成であれば、先の第１の実施
例と同様の効果が得られるのは勿論のこと、周辺回路部
における電極配線２７，２９によるコンタクトの深さを
も浅くすることができる利点がある。
例と同様の効果が得られるのは勿論のこと、周辺回路部
における電極配線２７，２９によるコンタクトの深さを
も浅くすることができる利点がある。
【００４２】図９は、本発明の第３の実施例を示す工程
断面図である。なお、図２〜図４と同一部分には同一符
号を付して、その詳しい説明は省略する。この実施例
は、第１の実施例における配線２９の形成をＷの埋込み
により形成したものである。即ち、第１の実施例におけ
る工程断面図の図３までは同じであり、この後に図９
（ａ）に示すように、コンタクトホール２８内にＷ膜２
９の埋込み成長を行う。次いで、第１の実施例と同様に
図９（ｂ）に示すように、層間絶縁膜３１の堆積、コン
タクトホール３２内へのＷ膜３３の選択成長、ＴｉＮ膜
３４及びＡｌ膜３５からなる配線層（第１Ａｌ配線）を
形成する。
断面図である。なお、図２〜図４と同一部分には同一符
号を付して、その詳しい説明は省略する。この実施例
は、第１の実施例における配線２９の形成をＷの埋込み
により形成したものである。即ち、第１の実施例におけ
る工程断面図の図３までは同じであり、この後に図９
（ａ）に示すように、コンタクトホール２８内にＷ膜２
９の埋込み成長を行う。次いで、第１の実施例と同様に
図９（ｂ）に示すように、層間絶縁膜３１の堆積、コン
タクトホール３２内へのＷ膜３３の選択成長、ＴｉＮ膜
３４及びＡｌ膜３５からなる配線層（第１Ａｌ配線）を
形成する。
【００４３】図１０は、本発明の第４の実施例を示す工
程断面図である。なお、図６〜図８と同一部分には同一
符号を付して、その詳しい説明は省略する。この実施例
は、第２の実施例における配線２９の形成をＷの埋込み
により形成したものである。即ち、第２の実施例におけ
る工程断面図の図７までは同じであり、この後に図１０
（ａ）に示すように、コンタクトホール２８内にＷ膜２
９の埋込み成長を行う。次いで、第２の実施例と同様に
図１０（ｂ）に示すように、層間絶縁膜３１の堆積、コ
ンタクトホール３２へのＷ膜３３の選択成長、ＴｉＮ膜
３４及びＡｌ膜３５からなる配線層（第１Ａｌ配線）を
形成する。
程断面図である。なお、図６〜図８と同一部分には同一
符号を付して、その詳しい説明は省略する。この実施例
は、第２の実施例における配線２９の形成をＷの埋込み
により形成したものである。即ち、第２の実施例におけ
る工程断面図の図７までは同じであり、この後に図１０
（ａ）に示すように、コンタクトホール２８内にＷ膜２
９の埋込み成長を行う。次いで、第２の実施例と同様に
図１０（ｂ）に示すように、層間絶縁膜３１の堆積、コ
ンタクトホール３２へのＷ膜３３の選択成長、ＴｉＮ膜
３４及びＡｌ膜３５からなる配線層（第１Ａｌ配線）を
形成する。
【００４４】図１１は、本発明の第５の実施例を示す工
程断面図である。なお、図２〜図４と同一部分には同一
符号を付して、その詳しい説明は省略する。この実施例
は、プレート電極配線のＷ膜２９のみを周辺回路部の配
線として用いたものである。即ち、第１の実施例におけ
る工程断面図の図３までは同じであり、この後に図１１
（ａ）に示すように、ＴｉＮ膜２７をメモリセル部のみ
を覆うように加工し、さらにコンタクトホール２８を開
口する。その後、Ｗ膜２９を堆積し、これを配線パター
ンに加工する。次いで、第１の実施例と同様に図１１
（ｂ）に示すように、層間絶縁膜３１の堆積、コンタク
トホール３２内へのＷ膜３３の選択成長、ＴｉＮ膜３４
及びＡｌ膜３５からなる配線層（第１Ａｌ配線）を形成
する。
程断面図である。なお、図２〜図４と同一部分には同一
符号を付して、その詳しい説明は省略する。この実施例
は、プレート電極配線のＷ膜２９のみを周辺回路部の配
線として用いたものである。即ち、第１の実施例におけ
る工程断面図の図３までは同じであり、この後に図１１
（ａ）に示すように、ＴｉＮ膜２７をメモリセル部のみ
を覆うように加工し、さらにコンタクトホール２８を開
口する。その後、Ｗ膜２９を堆積し、これを配線パター
ンに加工する。次いで、第１の実施例と同様に図１１
（ｂ）に示すように、層間絶縁膜３１の堆積、コンタク
トホール３２内へのＷ膜３３の選択成長、ＴｉＮ膜３４
及びＡｌ膜３５からなる配線層（第１Ａｌ配線）を形成
する。
【００４５】図１２は、本発明の第６の実施例の概略構
成を示すもので、（ａ）は平面図、（ｂ）は断面図であ
る。この実施例は、ダミーパターンを設けて下地の平坦
化をはかったものである。
成を示すもので、（ａ）は平面図、（ｂ）は断面図であ
る。この実施例は、ダミーパターンを設けて下地の平坦
化をはかったものである。
【００４６】ソース・ドレイン部には第１コンタクト７
ａが開口され、ソース・ドレイン部を埋め尽くしてい
る。ポリサイド配線１８（８）は、ソース・ドレイン部
を覆うようにパターニングされている。広い素子分離領
域には、ポリサイド１８のダミーパターン５１が設置さ
れ、パターン間のスペースが１〜２μｍ以上とならない
ようにしている。第２コンタクト７ｂはポリサイド１８
上に開口され、電極配線２７，２９（第１メタル６ａ）
とポリサイド１８を接続している。第１メタル６ａをポ
リサイド１８と同様広い（１〜２μｍ）のスペースがで
きないようにダミーパターン５２を設けている。
ａが開口され、ソース・ドレイン部を埋め尽くしてい
る。ポリサイド配線１８（８）は、ソース・ドレイン部
を覆うようにパターニングされている。広い素子分離領
域には、ポリサイド１８のダミーパターン５１が設置さ
れ、パターン間のスペースが１〜２μｍ以上とならない
ようにしている。第２コンタクト７ｂはポリサイド１８
上に開口され、電極配線２７，２９（第１メタル６ａ）
とポリサイド１８を接続している。第１メタル６ａをポ
リサイド１８と同様広い（１〜２μｍ）のスペースがで
きないようにダミーパターン５２を設けている。
【００４７】このようにダミーパターン５１，５２を設
けることにより、下地の平坦化が容易となり、上層配線
の信頼性を向上させることができる。
けることにより、下地の平坦化が容易となり、上層配線
の信頼性を向上させることができる。
【００４８】図１３は、本発明の第７の実施例の概略構
成を示す断面図である。この実施例は、セルビット線が
蓄積容量部の上部に形成される場合である。ソース・ド
レイン部は、蓄積容量部のプレート電極層２７，２９を
用いた回路配線と接続され、セルビット線となる第１メ
タル５５の配線は全て電極層２７，２９の配線と接続さ
れている。
成を示す断面図である。この実施例は、セルビット線が
蓄積容量部の上部に形成される場合である。ソース・ド
レイン部は、蓄積容量部のプレート電極層２７，２９を
用いた回路配線と接続され、セルビット線となる第１メ
タル５５の配線は全て電極層２７，２９の配線と接続さ
れている。
【００４９】図１４は、本発明の第８の実施例の概略構
成を示す断面図である。この実施例では、第７の実施例
のメモリセル部のポリＳｉプラグ１４と電極層２７，２
９の絶縁を確実にするために、ポリＳｉプラグ側面を緻
密な絶縁膜５７、例えばＳｉ3 Ｎ4 で取り囲むようにし
ている。
成を示す断面図である。この実施例では、第７の実施例
のメモリセル部のポリＳｉプラグ１４と電極層２７，２
９の絶縁を確実にするために、ポリＳｉプラグ側面を緻
密な絶縁膜５７、例えばＳｉ3 Ｎ4 で取り囲むようにし
ている。
【００５０】なお、本発明は上述した各実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲で、種々
変形して実施することができる。
れるものではなく、その要旨を逸脱しない範囲で、種々
変形して実施することができる。
【００５１】
【発明の効果】以上詳述したように本発明によれば、蓄
積容量部の上部電極を２層以上の積層構造とし、周辺回
路部では該層を配線として下層配線又は基板に接続して
いるので、メタルコンタクトの深さを浅くすることがで
き、製造が容易で信頼性の高いＤＲＡＭを実現すること
が可能となる。
積容量部の上部電極を２層以上の積層構造とし、周辺回
路部では該層を配線として下層配線又は基板に接続して
いるので、メタルコンタクトの深さを浅くすることがで
き、製造が容易で信頼性の高いＤＲＡＭを実現すること
が可能となる。
【図１】第１の実施例に係わるＤＲＡＭの素子構造を示
す平面図、
す平面図、
【図２】第１の実施例に係わるＤＲＡＭの製造工程の前
半を示す断面図、
半を示す断面図、
【図３】第１の実施例に係わるＤＲＡＭの製造工程の中
半を示す断面図、
半を示す断面図、
【図４】第１の実施例に係わるＤＲＡＭの製造工程の後
半を示す断面図、
半を示す断面図、
【図５】第２の実施例に係わるＤＲＡＭの素子構造を示
す平面図、
す平面図、
【図６】第２の実施例に係わるＤＲＡＭの製造工程の前
半を示す断面図、
半を示す断面図、
【図７】第１の実施例に係わるＤＲＡＭの製造工程の中
半を示す断面図、
半を示す断面図、
【図８】第２の実施例に係わるＤＲＡＭの製造工程の後
半を示す断面図、
半を示す断面図、
【図９】第３の実施例に係わるＤＲＡＭの製造工程を示
す断面図、
す断面図、
【図１０】第４の実施例に係わるＤＲＡＭの製造工程を
示す断面図、
示す断面図、
【図１１】第５の実施例に係わるＤＲＡＭの製造工程を
示す断面図、
示す断面図、
【図１２】第６の実施例に係わるＤＲＡＭの素子構造を
示す平面図と断面図、
示す平面図と断面図、
【図１３】第７の実施例に係わるＤＲＡＭの素子構造を
示す断面図、
示す断面図、
【図１４】第８の実施例に係わるＤＲＡＭの素子構造を
示す断面図。
示す断面図。
１…素子領域、 ２…蓄積電極部、 ３…ビット線、 ４…ワード線、 ５…ゲート、 ６ａ…第１メタル、 ６ｂ…第２メタル、 ７ａ…第１コンタクト、 ７ｂ…第２コンタクト、 ８…ポリサイド、 １０…Ｓｉ基板、 １１…素子分離用絶縁膜、 １２…ゲート電極、 １３，２２…ＳｉＮ膜、 １４…ポリＳｉプラグ、 １５…ＬＰ−ＢＰＳＧ膜、 １６，２８，３２…コンタクトホール、 １８…ポリサイド配線、 １９…ＳｉＯ2 膜、 ２１，３１…層間絶縁膜、 ２３…レジスト、 ２４…ＬＰ−ＢＰＳＧ膜、 ２５…ポリＳｉ柱、 ２６…Ｔａ2 Ｏ5 膜、 ２７，３４…ＴｉＮ膜、 ２９，３３…Ｗ膜、 ３５…Ａｌ膜、 ５１，５２…ダミーパターン。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 27/04 (56)参考文献 特開 昭63−278363（ＪＰ，Ａ) 特開 平４−186876（ＪＰ，Ａ) 特開 平３−280467（ＪＰ，Ａ) 特開 平４−130664（ＪＰ，Ａ) 特開 平５−283647（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/28 301 H01L 21/768 H01L 21/822 H01L 21/8242 H01L 27/04
Claims (10)
- 【請求項１】ダイナミックＲＡＭの蓄積容量部がスタッ
ク型に形成されたスタック型の半導体記憶装置におい
て、ビット線上の層間絶縁膜の上面が平坦に形成され、この
平坦な層間絶縁膜上に蓄積容量部が形成され、且つこの
蓄積容量部の上部電極が周辺回路部では配線層として使
用されていることを特徴とする半導体記憶装置。 - 【請求項２】ダイナミックＲＡＭの蓄積容量部がスタッ
ク型に形成されたスタック型半導体記憶装置において、ビット線上の層間絶縁膜の上面が平坦に形成され、この
平坦な層間絶縁膜上に蓄積容量部が形成され、 前記蓄積
容量部の上部電極が２層以上の積層構造になっており、
周辺回路部では該層が配線となり下層配線又は基板に接
続されており、且つ該層の１層目は前記層間絶縁膜の平
坦部のみに形成され、該層の２層目以降は１層目上及び
コンタクトホール内に形成されていることを特徴とする
半導体記憶装置。 - 【請求項３】ダイナミックＲＡＭの蓄積容量部がスタッ
ク型に形成されたスタック型半導体記憶装置において、ビット線上の層間絶縁膜の上面が平坦に形成され、この
平坦な層間絶縁膜上に蓄積容量部が形成され、 前記蓄積
容量部の上部電極が２層以上の積層構造になっており、
周辺回路部では該層の２層目以降が配線となっているこ
とを特徴とする半導体記憶装置。 - 【請求項４】ゲートがワード線に接続され、ソース・ド
レインの一方がビット線に接続されたスイッチング用の
トランジスタと、このトランジスタのソース・ドレイン
の他方に接続されたスタック型の蓄積容量部と、からな
るダイナミック型のメモリセルを二次元配置してなる半
導体記憶装置であって、 前記蓄積容量部の上部電極が周辺回路部では配線層とし
て使用され、且つこの 配線層の上面が平坦に形成されて
いることを特徴とする半導体記憶装置。 - 【請求項５】ゲートがワード線に接続され、ソース・ド
レインの一方がビット線に接続されたスイッチング用の
トランジスタと、このトランジスタのソース・ドレイン
の他方に接続されたスタック型の蓄積容量部と、からな
るダイナミック型のメモリセルを二次元配置してなる半
導体記憶装置であって、 前記蓄積容量部の上部電極が２層以上の積層構造になっ
ており、周辺回路部では該層が配線となり下層配線又は
基板に接続されており、且つ該層の１層目は上面が平坦
な層間絶縁膜の平坦部のみに形成され、該層の２層目以
降は１層目上及びコンタクトホール内に形成されている
ことを特徴とする半導体記憶装置。 - 【請求項６】ゲートがワード線に接続され、ソース・ド
レインの一方がビット線に接続されたスイッチング用の
トランジスタと、このトランジスタのソース・ドレイン
の他方に接続されたスタック型の蓄積容量部と、からな
るダイナミック型のメモリセルを二次元配置してなる半
導体記憶装置であって、 前記蓄積容量部の上部電極が２層以上の積層構造になっ
ており、周辺回路部では該層の２層目以降が配線とな
り、且つこの配線の上面が平坦に形成されていることを
特徴とする半導体記憶装置。 - 【請求項７】ゲートがワード線に接続され、ソース・ド
レインの一方がビット線に接続されたスイッチング用の
トランジスタと、このトランジスタのソース・ドレイン
の他方に接続され、ビット線よりも上方に形成されたス
タック型の蓄積容量部と、からなるダイナミック型のメ
モリセルを二次元配置してなる半導体記憶装置であっ
て、 前記ビット線は周辺回路部では第１の配線として形成さ
れ、前記蓄積容量部の上部電極が周辺回路部では第２の
配線となり第１の配線に接続されていることを特徴とす
る半導体記憶装置。 - 【請求項８】前記蓄積容量部の上部電極が２層以上の積
層構造になっており、該層の２層目 以降が、第１の配線
に接続される第２の配線として用いられることを特徴と
する請求項７記載の半導体記憶装置。 - 【請求項９】ゲートがワード線に接続され、ソース・ド
レインの一方がビット線に接続されたスイッチング用の
トランジスタと、このトランジスタのソース・ドレイン
の他方に接続され、ビット線よりも下方に形成されたス
タック型の蓄積容量部と、からなるダイナミック型のメ
モリセルを二次元配置してなる半導体記憶装置であっ
て、 前記蓄積容量部の上部電極が周辺回路部では第１の配線
となっており、前記ビット線は周辺回路部では前記蓄積
容量部の上部電極からなる第１の配線に接続される第２
の配線として形成されていることを特徴とする半導体記
憶装置。 - 【請求項１０】前記蓄積容量部の上部電極が２層以上の
積層構造になっており、該層の２層目以降が、第２の配
線に接続される第１の配線として用いられることを特徴
とする請求項９記載の半導体記憶装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19112092A JP3197064B2 (ja) | 1992-07-17 | 1992-07-17 | 半導体記憶装置 |
| KR93013407A KR970005694B1 (en) | 1992-07-17 | 1993-07-16 | Semiconductor memory device |
| DE4323961A DE4323961A1 (de) | 1992-07-17 | 1993-07-16 | Halbleiterspeichervorrichtung |
| US08/094,421 US5414655A (en) | 1992-07-17 | 1993-07-16 | Semiconductor memory device having a stack-type capacitor |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19112092A JP3197064B2 (ja) | 1992-07-17 | 1992-07-17 | 半導体記憶装置 |
Publications (2)
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|---|---|
| JPH0637280A JPH0637280A (ja) | 1994-02-10 |
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Family
ID=16269203
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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|---|---|
| US (1) | US5414655A (ja) |
| JP (1) | JP3197064B2 (ja) |
| KR (1) | KR970005694B1 (ja) |
| DE (1) | DE4323961A1 (ja) |
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