JPH0888329A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0888329A JPH0888329A JP6222776A JP22277694A JPH0888329A JP H0888329 A JPH0888329 A JP H0888329A JP 6222776 A JP6222776 A JP 6222776A JP 22277694 A JP22277694 A JP 22277694A JP H0888329 A JPH0888329 A JP H0888329A
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Abstract
(57)【要約】
【目的】 本発明はコストが低く、信頼性の高いキャパ
シタの製造方法を提供することを目的とする。 【構成】 シリコン基板上に、上層の絶縁膜のエッチン
グレートが下層の絶縁膜より速くなるような組み合わせ
で層間絶縁膜を形成し、ソース・ドレイン領域にコンタ
クトホールを開孔する。次に、ウエットエッチングを行
うと上層の絶縁膜の方が下層よりも口径が大きくなる。
その後、多結晶Ｓｉを堆積し、ケミカルメカニカルポリ
ッシングによって層間絶縁膜上の多結晶Ｓｉを除去す
る。その後、上層の層間絶縁膜のみをエッチング除去す
ることによってストレジノードを形成する。
シタの製造方法を提供することを目的とする。 【構成】 シリコン基板上に、上層の絶縁膜のエッチン
グレートが下層の絶縁膜より速くなるような組み合わせ
で層間絶縁膜を形成し、ソース・ドレイン領域にコンタ
クトホールを開孔する。次に、ウエットエッチングを行
うと上層の絶縁膜の方が下層よりも口径が大きくなる。
その後、多結晶Ｓｉを堆積し、ケミカルメカニカルポリ
ッシングによって層間絶縁膜上の多結晶Ｓｉを除去す
る。その後、上層の層間絶縁膜のみをエッチング除去す
ることによってストレジノードを形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に係わ
り、特にキャパシタの製造方法に関する。
り、特にキャパシタの製造方法に関する。
【０００２】
【従来の技術】従来より、半導体メモリの一つとして、
トランジスタとキャパシタとを組み合わせたＤＲＡＭが
知られている。近年、半導体集積回路の高集積化に伴
い、回路の微細化が進むとともに製造工程数も大幅に増
大している。このため、製造コストが大幅に上昇してい
る。
トランジスタとキャパシタとを組み合わせたＤＲＡＭが
知られている。近年、半導体集積回路の高集積化に伴
い、回路の微細化が進むとともに製造工程数も大幅に増
大している。このため、製造コストが大幅に上昇してい
る。
【０００３】ここで従来用いられていスタックトキャパ
シタのストレジノードの形成方法について図５に示す工
程断面図を用いて説明する。まず、トランジスタ、ビッ
ト線及び層間絶縁膜を形成する（図１３（ａ））。次
に、フォトレジストをマスクとしてソース・ドレインに
コンタクトホールを反応性イオンエッチングにより形成
する（図１３（ｂ））。その後、全面にポリＳｉを成膜
する（図１３（ｃ））。さらにフォトレジストをマスク
として反応性イオンエッチングによってポリＳｉを加工
しストレジノードを形成する（図１３（ｄ））。
シタのストレジノードの形成方法について図５に示す工
程断面図を用いて説明する。まず、トランジスタ、ビッ
ト線及び層間絶縁膜を形成する（図１３（ａ））。次
に、フォトレジストをマスクとしてソース・ドレインに
コンタクトホールを反応性イオンエッチングにより形成
する（図１３（ｂ））。その後、全面にポリＳｉを成膜
する（図１３（ｃ））。さらにフォトレジストをマスク
として反応性イオンエッチングによってポリＳｉを加工
しストレジノードを形成する（図１３（ｄ））。
【０００４】フォトリソグラフィーは枚葉式で検査が入
り、所望の形状が形成されないとフォトレジストを剥離
して再度繰り返す必要があり、半導体製造工程では最も
コストのかかる工程の一つである。一方、膜の加工に用
いる反応性イオンエッチングはコストが高いだけでな
く、基板等に損傷が入りやすく、また、加工表面が金属
等によって汚染されやすい。このため、半導体装置の信
頼性を悪化させる原因となる。フォトリソグラフィーと
反応性イオンエッチングの工程回数が多いとコストの上
昇と性能悪化を招くことになる。
り、所望の形状が形成されないとフォトレジストを剥離
して再度繰り返す必要があり、半導体製造工程では最も
コストのかかる工程の一つである。一方、膜の加工に用
いる反応性イオンエッチングはコストが高いだけでな
く、基板等に損傷が入りやすく、また、加工表面が金属
等によって汚染されやすい。このため、半導体装置の信
頼性を悪化させる原因となる。フォトリソグラフィーと
反応性イオンエッチングの工程回数が多いとコストの上
昇と性能悪化を招くことになる。
【０００５】
【発明が解決しようとする課題】本発明は、前記実情に
鑑みてなされたもので、コストの削減と信頼性の高いキ
ャパシタの製造方法を提供することを目的とする。
鑑みてなされたもので、コストの削減と信頼性の高いキ
ャパシタの製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】そこで本発明では層間絶
縁膜をエッチング速度の異なる２層の膜で形成した後、
ウェットエッチング等とケミカルメカニカルポリッシン
グ等を用いることによってフォトリソグラフィーと反応
性イオンエッチングの工程回数を減らすことにより、前
記目的を達成するようにしている。
縁膜をエッチング速度の異なる２層の膜で形成した後、
ウェットエッチング等とケミカルメカニカルポリッシン
グ等を用いることによってフォトリソグラフィーと反応
性イオンエッチングの工程回数を減らすことにより、前
記目的を達成するようにしている。
【０００７】即ち、本発明は半導体基板上に第１の絶縁
膜を形成する工程と、この第１の絶縁膜上に第２の絶縁
膜を形成する工程と、この第２の絶縁膜上にマスクパタ
ーンを形成する工程と、このマスクパターンを耐エッチ
ングマスクとして前記第１及び第２の絶縁膜を異方性エ
ッチングしてコンタクトホールを形成する工程と、前記
第１及び第２の絶縁膜を第２の絶縁膜のエッチング速度
が第１の絶縁膜のそれよりも大きな条件で、等方的にエ
ッチングする工程と、前記コンタクトホールを埋め込む
ように第１の導電膜を形成する工程と、前記第２の絶縁
膜をエッチング除去する工程とを含むことを特徴とする
半導体装置の製造方法を提供する。
膜を形成する工程と、この第１の絶縁膜上に第２の絶縁
膜を形成する工程と、この第２の絶縁膜上にマスクパタ
ーンを形成する工程と、このマスクパターンを耐エッチ
ングマスクとして前記第１及び第２の絶縁膜を異方性エ
ッチングしてコンタクトホールを形成する工程と、前記
第１及び第２の絶縁膜を第２の絶縁膜のエッチング速度
が第１の絶縁膜のそれよりも大きな条件で、等方的にエ
ッチングする工程と、前記コンタクトホールを埋め込む
ように第１の導電膜を形成する工程と、前記第２の絶縁
膜をエッチング除去する工程とを含むことを特徴とする
半導体装置の製造方法を提供する。
【０００８】また、上記した本発明において、前記コン
タクトホールを形成する工程の後に、前記マスクパター
ンを除去することが好ましい。また、前記第１の導電膜
を前記基板全面に形成し、その後、前記第２の絶縁膜上
の前記第１の導電膜を選択的に除去することが好まし
い。
タクトホールを形成する工程の後に、前記マスクパター
ンを除去することが好ましい。また、前記第１の導電膜
を前記基板全面に形成し、その後、前記第２の絶縁膜上
の前記第１の導電膜を選択的に除去することが好まし
い。
【０００９】また、前記第１の導電膜を選択的に除去す
る工程は、ポリッシングにより行うことが好ましい。ま
た、前記第１の導電膜を選択的に除去する工程は、前記
マスクパターンまたは前記第２の絶縁膜またはその両方
の膜のエッチング除去によるリフトオフ法により行うこ
とが好ましい。また、前記第１の導電膜上に第３の絶縁
膜を形成し、この第３の絶縁膜上に第２の導電膜を形成
することにより、キャパシタを形成することが好まし
い。
る工程は、ポリッシングにより行うことが好ましい。ま
た、前記第１の導電膜を選択的に除去する工程は、前記
マスクパターンまたは前記第２の絶縁膜またはその両方
の膜のエッチング除去によるリフトオフ法により行うこ
とが好ましい。また、前記第１の導電膜上に第３の絶縁
膜を形成し、この第３の絶縁膜上に第２の導電膜を形成
することにより、キャパシタを形成することが好まし
い。
【００１０】
【作用】層間絶縁膜を２層で構成し、上層の層間絶縁膜
のエッチング速度が下層の層間絶縁膜より速くなるよう
にすることによってコンタクトホールを開孔した後にウ
エットエッチングで上層の層間絶縁膜の口径を下層の層
間絶縁膜の口径よりも大きくすることができ、キャパシ
タ面積を大きくすることができる。また、ケミカルメカ
ニカルポリッシングをこれに組み合わせることにより、
フォトリソグラフィーと反応性イオンエッチングを行わ
ずにストレジノードの加工をすることができ、性能向上
とコスト削減を図ることができる。
のエッチング速度が下層の層間絶縁膜より速くなるよう
にすることによってコンタクトホールを開孔した後にウ
エットエッチングで上層の層間絶縁膜の口径を下層の層
間絶縁膜の口径よりも大きくすることができ、キャパシ
タ面積を大きくすることができる。また、ケミカルメカ
ニカルポリッシングをこれに組み合わせることにより、
フォトリソグラフィーと反応性イオンエッチングを行わ
ずにストレジノードの加工をすることができ、性能向上
とコスト削減を図ることができる。
【００１１】
【実施例】以下、本発明の実施例について詳細に説明す
る。図１〜図３は本発明の第１の実施例を説明するため
の工程断面図である。まず、第１の実施例では、ｐタイ
プＳｉ基板１上に素子分離領域２を形成した後、トラン
ジスタのゲート絶縁膜３１、ゲート電極（ワード線）３
２、ソース・ドレイン領域となるｎ+ 拡散層領域４を形
成する。その後、第１の層間絶縁膜としてＣＶＤ法によ
ってＳｉＯ2 膜５を堆積し、ビット線を形成した後、さ
らに通常のＣＶＤによりＳｉＯ2 膜５を堆積し、酸化セ
リウム等の金属酸化物からなる研磨粒子などを含む研磨
剤を用いてケミカルメカニカルポリッシングによってＳ
ｉＯ2 膜表面を平坦化する（図１（ａ））。その後、Ｂ
ＰＳＧ膜７を通常のＣＶＤ法によって堆積する（図１
（ｂ））。次に、フォトレジストをマスクにして反応性
イオンエッチングによってコンタクトホールを形成する
（図１（ｃ））。さらに、フッ素を含むウェットエッチ
ング液、例えば希ＨＦ（濃度は、例えば１体積％、０．
５体積％等）を用いてコンタクトホールの径を拡大する
（図２（ａ））。即ち、この工程により上層の絶縁膜で
あるＢＰＳＧ膜７の開口径は広がるとともに、下層の絶
縁膜であるＳｉＯ2 膜の上部開口端は同時に丸くなる。
次に、全面にポリＳｉ膜８を堆積する（図２（ｂ））。
このポリＳｉにＡｓをイオン注入して活性化させた後、
ケミカルメカニカルポリッシングによってＢＰＳＧ上の
ポリＳｉを除去する（図２（ｃ））。次に、ＢＰＳＧ膜
を希ＨＦ等によって除去する（図３（ａ））。さらに、
選択ＣＶＤ法によってポリＳｉ表面にのみＷ膜９を形成
する（図３（ｂ））。その後、Ｂａx Ｓｒ1-x ＴｉＯ3
膜（ＢＳＴＯ膜）１０を堆積し、酸素雰囲気中で熱処理
をした後、Ｐｔ膜１１を堆積し、フォトレジストをマス
クとして反応性イオンエッチングによりＰｔ膜１１とＢ
ＳＴＯ膜１０をパターニングする（図３（ｃ））。
る。図１〜図３は本発明の第１の実施例を説明するため
の工程断面図である。まず、第１の実施例では、ｐタイ
プＳｉ基板１上に素子分離領域２を形成した後、トラン
ジスタのゲート絶縁膜３１、ゲート電極（ワード線）３
２、ソース・ドレイン領域となるｎ+ 拡散層領域４を形
成する。その後、第１の層間絶縁膜としてＣＶＤ法によ
ってＳｉＯ2 膜５を堆積し、ビット線を形成した後、さ
らに通常のＣＶＤによりＳｉＯ2 膜５を堆積し、酸化セ
リウム等の金属酸化物からなる研磨粒子などを含む研磨
剤を用いてケミカルメカニカルポリッシングによってＳ
ｉＯ2 膜表面を平坦化する（図１（ａ））。その後、Ｂ
ＰＳＧ膜７を通常のＣＶＤ法によって堆積する（図１
（ｂ））。次に、フォトレジストをマスクにして反応性
イオンエッチングによってコンタクトホールを形成する
（図１（ｃ））。さらに、フッ素を含むウェットエッチ
ング液、例えば希ＨＦ（濃度は、例えば１体積％、０．
５体積％等）を用いてコンタクトホールの径を拡大する
（図２（ａ））。即ち、この工程により上層の絶縁膜で
あるＢＰＳＧ膜７の開口径は広がるとともに、下層の絶
縁膜であるＳｉＯ2 膜の上部開口端は同時に丸くなる。
次に、全面にポリＳｉ膜８を堆積する（図２（ｂ））。
このポリＳｉにＡｓをイオン注入して活性化させた後、
ケミカルメカニカルポリッシングによってＢＰＳＧ上の
ポリＳｉを除去する（図２（ｃ））。次に、ＢＰＳＧ膜
を希ＨＦ等によって除去する（図３（ａ））。さらに、
選択ＣＶＤ法によってポリＳｉ表面にのみＷ膜９を形成
する（図３（ｂ））。その後、Ｂａx Ｓｒ1-x ＴｉＯ3
膜（ＢＳＴＯ膜）１０を堆積し、酸素雰囲気中で熱処理
をした後、Ｐｔ膜１１を堆積し、フォトレジストをマス
クとして反応性イオンエッチングによりＰｔ膜１１とＢ
ＳＴＯ膜１０をパターニングする（図３（ｃ））。
【００１２】図４〜図６は本発明の第２の実施例を説明
するための工程断面図である。第２の実施例では、ｐタ
イプＳｉ基板１上に素子分離領域２を形成した後、トラ
ンジスタのゲート絶縁膜３１、ゲート電極（ワード線）
３２、ソース・ドレイン領域となるｎ+ 拡散層領域４を
形成する。その後、第１の層間絶縁膜としてＣＶＤ法に
よってＳｉＯ2 膜５を堆積し、ビット線を形成した後、
さらにＣＶＤによりＳｉＯ2 膜５を堆積し、ケミカルメ
カニカルポリッシングによってＳｉＯ2膜表面を平坦化
する（図４（ａ））。その後、ＢＰＳＧ膜７をＣＶＤ法
によって堆積する（図４（ｂ））。次に、フォトレジス
トをマスクにして反応性イオンエッチングによってコン
タクトホールを形成する（図４（ｃ））。さらに、第１
の実施例と同様に、希ＨＦを用いてコンタクトホールの
径を拡大する（図５（ａ））。次に、全面にポリＳｉ膜
８を堆積する（図５（ｂ））。このポリＳｉにＡｓをイ
オン注入して活性化させた後、ケミカルメカニカルポリ
ッシングによってＢＰＳＧ上のポリＳｉを除去する（図
５（ｃ））。次にＢＰＳＧ膜を希ＨＦによってエッチン
グ除去し、円筒状のストレジノードを形成する（図６
（ａ））。さらに、選択ＣＶＤ法によってポリＳｉ表面
にのみＷ膜９を形成する（図６（ｂ））。その後、Ｔａ
2 Ｏ5 膜１０を堆積し、酸素雰囲気中で熱処理をした
後、Ｗ膜１１を堆積し、フォトレジストをマスクとして
反応性イオンエッチングによりＷ膜１１とＴａ2 Ｏ5 膜
１０をパターニングする（図６（ｃ））。
するための工程断面図である。第２の実施例では、ｐタ
イプＳｉ基板１上に素子分離領域２を形成した後、トラ
ンジスタのゲート絶縁膜３１、ゲート電極（ワード線）
３２、ソース・ドレイン領域となるｎ+ 拡散層領域４を
形成する。その後、第１の層間絶縁膜としてＣＶＤ法に
よってＳｉＯ2 膜５を堆積し、ビット線を形成した後、
さらにＣＶＤによりＳｉＯ2 膜５を堆積し、ケミカルメ
カニカルポリッシングによってＳｉＯ2膜表面を平坦化
する（図４（ａ））。その後、ＢＰＳＧ膜７をＣＶＤ法
によって堆積する（図４（ｂ））。次に、フォトレジス
トをマスクにして反応性イオンエッチングによってコン
タクトホールを形成する（図４（ｃ））。さらに、第１
の実施例と同様に、希ＨＦを用いてコンタクトホールの
径を拡大する（図５（ａ））。次に、全面にポリＳｉ膜
８を堆積する（図５（ｂ））。このポリＳｉにＡｓをイ
オン注入して活性化させた後、ケミカルメカニカルポリ
ッシングによってＢＰＳＧ上のポリＳｉを除去する（図
５（ｃ））。次にＢＰＳＧ膜を希ＨＦによってエッチン
グ除去し、円筒状のストレジノードを形成する（図６
（ａ））。さらに、選択ＣＶＤ法によってポリＳｉ表面
にのみＷ膜９を形成する（図６（ｂ））。その後、Ｔａ
2 Ｏ5 膜１０を堆積し、酸素雰囲気中で熱処理をした
後、Ｗ膜１１を堆積し、フォトレジストをマスクとして
反応性イオンエッチングによりＷ膜１１とＴａ2 Ｏ5 膜
１０をパターニングする（図６（ｃ））。
【００１３】図７〜図９は本発明の第３の実施例を説明
するための工程断面図である。第３の実施例では、ｐタ
イプＳｉ基板１上に素子分離領域２を形成した後、トラ
ンジスタのゲート絶縁膜３１、ゲート電極（ワード線）
３２、シリコン窒化膜からなるゲートキャップ材１２、
シリコン窒化膜からなるゲートサイドウォール１３、ソ
ース・ドレイン領域となるｎ+ 拡散層領域４を形成す
る。その後、第１の層間絶縁膜としてＣＶＤ法によって
ＳｉＯ2 膜５を堆積し、ピット線を形成した後、さらに
ＣＶＤによりＳｉＯ2 膜５を堆積し、ケミカルメカニカ
ルポリッシングによってＳｉＯ2 膜表面を平坦化する
（図７（ａ））。その後、ＢＰＳＧ膜７をＣＶＤ法によ
って堆積する（図７（ｂ））。次に、フォトレジストを
マスクにして反応性イオンエッチングによってコンタク
トホールを形成する（図７（ｃ））。さらに、ＮＨ4
Ｆ、或いはこれを水で希釈したものを用いて第１の実施
例と同様にコンタクトホールの径を拡大する（図８
（ａ））。次に、全面にポリＳｉ膜８を堆積する（図８
（ｂ））。このポリＳｉにＡｓをイオン注入して活性化
させた後、ケミカルメカニカルポリッシングによってＢ
ＰＳＧ上のポリＳｉを除去する（図８（ｃ））。次にＢ
ＰＳＧ膜を希ＨＦによってエッチング除去する（図９
（ａ））。さらに、選択メッキ法によってポリＳｉ表面
にのみＰｔ膜９を形成する（図９（ｂ））。その後、Ｂ
ａx Ｓｒ1-x ＴｉＯ3 膜（ＢＳＴＯ膜）１０を堆積し、
酸素雰囲気中で熱処理をした後、Ｉｎx Ｓｎy Ｏz （Ｉ
ＴＯ）膜１１を堆積し、フォトレジストをマスクとして
反応性イオンエッチングによりＩＴＯ膜１１とＢＳＴＯ
膜１０をパターニングする（図９（ｃ））。
するための工程断面図である。第３の実施例では、ｐタ
イプＳｉ基板１上に素子分離領域２を形成した後、トラ
ンジスタのゲート絶縁膜３１、ゲート電極（ワード線）
３２、シリコン窒化膜からなるゲートキャップ材１２、
シリコン窒化膜からなるゲートサイドウォール１３、ソ
ース・ドレイン領域となるｎ+ 拡散層領域４を形成す
る。その後、第１の層間絶縁膜としてＣＶＤ法によって
ＳｉＯ2 膜５を堆積し、ピット線を形成した後、さらに
ＣＶＤによりＳｉＯ2 膜５を堆積し、ケミカルメカニカ
ルポリッシングによってＳｉＯ2 膜表面を平坦化する
（図７（ａ））。その後、ＢＰＳＧ膜７をＣＶＤ法によ
って堆積する（図７（ｂ））。次に、フォトレジストを
マスクにして反応性イオンエッチングによってコンタク
トホールを形成する（図７（ｃ））。さらに、ＮＨ4
Ｆ、或いはこれを水で希釈したものを用いて第１の実施
例と同様にコンタクトホールの径を拡大する（図８
（ａ））。次に、全面にポリＳｉ膜８を堆積する（図８
（ｂ））。このポリＳｉにＡｓをイオン注入して活性化
させた後、ケミカルメカニカルポリッシングによってＢ
ＰＳＧ上のポリＳｉを除去する（図８（ｃ））。次にＢ
ＰＳＧ膜を希ＨＦによってエッチング除去する（図９
（ａ））。さらに、選択メッキ法によってポリＳｉ表面
にのみＰｔ膜９を形成する（図９（ｂ））。その後、Ｂ
ａx Ｓｒ1-x ＴｉＯ3 膜（ＢＳＴＯ膜）１０を堆積し、
酸素雰囲気中で熱処理をした後、Ｉｎx Ｓｎy Ｏz （Ｉ
ＴＯ）膜１１を堆積し、フォトレジストをマスクとして
反応性イオンエッチングによりＩＴＯ膜１１とＢＳＴＯ
膜１０をパターニングする（図９（ｃ））。
【００１４】本実施例では、コンタクトホールの口径を
大きくするためのエッチング時にゲートのキャップ材及
びゲートのサイドウォールを構成するシリコン窒化膜が
ストッパーとなって図９（ｃ）のようにより大きなスト
レジノードを形成することができる。
大きくするためのエッチング時にゲートのキャップ材及
びゲートのサイドウォールを構成するシリコン窒化膜が
ストッパーとなって図９（ｃ）のようにより大きなスト
レジノードを形成することができる。
【００１５】図１０〜図１２は本発明の第４の実施例を
説明するための工程断面図である。第４の実施例では、
ｐタイプＳｉ基板１上に素子分離領域２を形成した後、
トランジスタのゲート絶縁膜３１、ゲート電極（ワード
線）３２、シリコン窒化膜からなるゲートキャップ材１
２、シリコン窒化膜からなるゲートサイドウォール１
３、ソース・ドレイン領域となるｎ+ 拡散層領域４を形
成する。その後、第１の層間絶縁膜としてＣＶＤ法によ
ってＳｉＯ2 膜５を堆積し、ビット線を形成した後、さ
らにＣＶＤによりＳｉＯ2 膜５を堆積し、ケミカルメカ
ニカルポリッシングによってＳｉＯ2 膜表面を平坦化す
る（図１０（ａ））。その後、ＢＰＳＧ膜７をＣＶＤ法
によって堆積する（図１０（ｂ））。次に、フォトレジ
ストをマスクにして反応性イオンエッチングによってコ
ンタクトホールを形成する（図１０（ｃ））。さらに、
ＮＨ4 Ｆ或いはこれを水で希釈したものを用いて第１の
実施例と同様にコンタクトホールの径を拡大する（図１
１（ａ））。次に、全面にポリＳｉ膜８を堆積する（図
１１（ｂ））。このポリＳｉにＡｓをイオン注入して活
性化させた後、ケミカルメカニカルポリッシングによっ
てＢＰＳＧ上のポリＳｉを除去し、円筒状のストレジノ
ードを形成する（図１１（ｃ））。次に、ＢＰＳＧ膜を
希ＨＦによってエッチング除去する（図１２（ａ））。
さらに、選択ＣＶＤ法によってポリＳｉ表面にのみＷ膜
を形成した後、酸化してＷＯ3 膜９を形成する（図１２
（ｂ））。その後、Ｂａx Ｓｒ1-x ＴｉＯ3 膜（ＢＳＴ
Ｏ膜）１０を堆積し、酸素雰囲気中で熱処理をした後、
Ｐｔ膜１１を堆積し、フォトレジストをマスクとして反
応性イオンエッチングによりＰｔ膜１１とＢＳＴＯ膜１
０をパターニングする（図１２（ｃ））。
説明するための工程断面図である。第４の実施例では、
ｐタイプＳｉ基板１上に素子分離領域２を形成した後、
トランジスタのゲート絶縁膜３１、ゲート電極（ワード
線）３２、シリコン窒化膜からなるゲートキャップ材１
２、シリコン窒化膜からなるゲートサイドウォール１
３、ソース・ドレイン領域となるｎ+ 拡散層領域４を形
成する。その後、第１の層間絶縁膜としてＣＶＤ法によ
ってＳｉＯ2 膜５を堆積し、ビット線を形成した後、さ
らにＣＶＤによりＳｉＯ2 膜５を堆積し、ケミカルメカ
ニカルポリッシングによってＳｉＯ2 膜表面を平坦化す
る（図１０（ａ））。その後、ＢＰＳＧ膜７をＣＶＤ法
によって堆積する（図１０（ｂ））。次に、フォトレジ
ストをマスクにして反応性イオンエッチングによってコ
ンタクトホールを形成する（図１０（ｃ））。さらに、
ＮＨ4 Ｆ或いはこれを水で希釈したものを用いて第１の
実施例と同様にコンタクトホールの径を拡大する（図１
１（ａ））。次に、全面にポリＳｉ膜８を堆積する（図
１１（ｂ））。このポリＳｉにＡｓをイオン注入して活
性化させた後、ケミカルメカニカルポリッシングによっ
てＢＰＳＧ上のポリＳｉを除去し、円筒状のストレジノ
ードを形成する（図１１（ｃ））。次に、ＢＰＳＧ膜を
希ＨＦによってエッチング除去する（図１２（ａ））。
さらに、選択ＣＶＤ法によってポリＳｉ表面にのみＷ膜
を形成した後、酸化してＷＯ3 膜９を形成する（図１２
（ｂ））。その後、Ｂａx Ｓｒ1-x ＴｉＯ3 膜（ＢＳＴ
Ｏ膜）１０を堆積し、酸素雰囲気中で熱処理をした後、
Ｐｔ膜１１を堆積し、フォトレジストをマスクとして反
応性イオンエッチングによりＰｔ膜１１とＢＳＴＯ膜１
０をパターニングする（図１２（ｃ））。
【００１６】以上、ストレジノードの形成方法に関して
説明したが、本発明はこれに限らず、かさ状の柱状導電
体を形成する方法に対して適用できる。また、本発明は
上記した実施例に限定されず、例えばマスクパターンと
して、フォトレジストマスクの代わりに絶縁材料、例え
ば窒化シリコン等からなるマスクパターンを用いてもよ
い。この場合、上記マスクパターンを残したまま、第１
及び第２の絶縁膜を上記実施例と同様の方法により等方
エッチングしてもよい。さらに、全面に第１の導電膜と
してのポリＳｉ膜を形成し、上記窒化シリコン等のマス
クパターンの除去によるリフトオフ法により第２の絶縁
膜としてのＢＰＳＧ膜上のポリＳｉ膜を選択的に除去す
ることも可能である。この際、Ｃｌ2 等の塩素系ガスを
プラズマダウンフローで供給するドライエッチング法を
用いるとよい。
説明したが、本発明はこれに限らず、かさ状の柱状導電
体を形成する方法に対して適用できる。また、本発明は
上記した実施例に限定されず、例えばマスクパターンと
して、フォトレジストマスクの代わりに絶縁材料、例え
ば窒化シリコン等からなるマスクパターンを用いてもよ
い。この場合、上記マスクパターンを残したまま、第１
及び第２の絶縁膜を上記実施例と同様の方法により等方
エッチングしてもよい。さらに、全面に第１の導電膜と
してのポリＳｉ膜を形成し、上記窒化シリコン等のマス
クパターンの除去によるリフトオフ法により第２の絶縁
膜としてのＢＰＳＧ膜上のポリＳｉ膜を選択的に除去す
ることも可能である。この際、Ｃｌ2 等の塩素系ガスを
プラズマダウンフローで供給するドライエッチング法を
用いるとよい。
【００１７】また、マスクパターンを除去した後、第１
の導電膜としてのポリＳｉ膜を全面に堆積し、この後、
第２の絶縁膜のエッチング除去によるリフトオフ法によ
り該ポリＳｉ膜を除去することも可能である。これらの
工程により、工程数の削減を効果的に行うことが可能で
ある。
の導電膜としてのポリＳｉ膜を全面に堆積し、この後、
第２の絶縁膜のエッチング除去によるリフトオフ法によ
り該ポリＳｉ膜を除去することも可能である。これらの
工程により、工程数の削減を効果的に行うことが可能で
ある。
【００１８】さらに、第１の導電膜は全面にブランケッ
ト状に成膜する以外にコンタクトホールに選択的に成膜
することも可能である。この場合、例えばＷＦ6 とＳｉ
Ｈ4との混合ガスを用いてコンタクトホール内部に選択
的にＷ（タングステン）を堆積せしめることができる。
また、上記コンタクトホール外部にＷがオーバフローす
るまで、選択成長せしめ、コンタクトホール外のＷをポ
リッシング法、エッチバック法等の方法により選択的に
除去してもよい。
ト状に成膜する以外にコンタクトホールに選択的に成膜
することも可能である。この場合、例えばＷＦ6 とＳｉ
Ｈ4との混合ガスを用いてコンタクトホール内部に選択
的にＷ（タングステン）を堆積せしめることができる。
また、上記コンタクトホール外部にＷがオーバフローす
るまで、選択成長せしめ、コンタクトホール外のＷをポ
リッシング法、エッチバック法等の方法により選択的に
除去してもよい。
【００１９】さらに、第１，第２の絶縁膜としてのＳｉ
Ｏ2 膜やＢＰＳＧ膜を等方性エッチングする方法とし
て、ウエットエッチングの他にドライエッチングを用い
ることも可能である。例えば、ＣＨＦ3 ガスとＯ2 ガス
との混合ガス或いはＣＦ4 ガスとＯ2 ガスとの混合ガス
をプラズマ化してダウンフローで基板に供給する方法を
用いると好ましい。
Ｏ2 膜やＢＰＳＧ膜を等方性エッチングする方法とし
て、ウエットエッチングの他にドライエッチングを用い
ることも可能である。例えば、ＣＨＦ3 ガスとＯ2 ガス
との混合ガス或いはＣＦ4 ガスとＯ2 ガスとの混合ガス
をプラズマ化してダウンフローで基板に供給する方法を
用いると好ましい。
【００２０】また、層間絶縁膜はＣＶＤ法によって形成
されたＳｉＯ2 とＢＰＳＧに限らず、エッチングレート
の異なるものなら上層をエッチングレートの速い絶縁膜
となるように組み合わせれば、本発明を実施できる。
されたＳｉＯ2 とＢＰＳＧに限らず、エッチングレート
の異なるものなら上層をエッチングレートの速い絶縁膜
となるように組み合わせれば、本発明を実施できる。
【００２１】さらに、ストレジノードを形成した後に
Ｗ、Ｐｔ、ＷＯ3 等を形成したが、Ｓｉ系以外の導電性
膜なら何でもよく、また、高誘電率絶縁膜を形成する際
及びその後の熱処理の際にＳｉ表面が酸化されないよう
な条件にすれば、ポリＳｉ上に直接高誘電率絶縁膜を堆
積してもよい。
Ｗ、Ｐｔ、ＷＯ3 等を形成したが、Ｓｉ系以外の導電性
膜なら何でもよく、また、高誘電率絶縁膜を形成する際
及びその後の熱処理の際にＳｉ表面が酸化されないよう
な条件にすれば、ポリＳｉ上に直接高誘電率絶縁膜を堆
積してもよい。
【００２２】さらに、高誘電率絶縁膜としてＴａ2 Ｏ5
やＢＳＴＯを用いたが、ＳＴＯ、ＢＴＯ、ＰＺＴ、ＰＬ
ＺＴ等他の絶縁体を用いることができる。また、上部電
極としてＰｔ、Ｗ、ＩＴＯ等を用いたが、これらの代わ
りにＣ、ＴｉＮ、ＷＮ、ＭｏＮ、ＷＯ3 、Ｎｉ、Ａｇ、
Ｐｄ、Ｃｕ、Ａｌ等を用いてもよい。その他、本発明の
要旨を逸脱しない範囲で種々変形して実施可能である。
やＢＳＴＯを用いたが、ＳＴＯ、ＢＴＯ、ＰＺＴ、ＰＬ
ＺＴ等他の絶縁体を用いることができる。また、上部電
極としてＰｔ、Ｗ、ＩＴＯ等を用いたが、これらの代わ
りにＣ、ＴｉＮ、ＷＮ、ＭｏＮ、ＷＯ3 、Ｎｉ、Ａｇ、
Ｐｄ、Ｃｕ、Ａｌ等を用いてもよい。その他、本発明の
要旨を逸脱しない範囲で種々変形して実施可能である。
【００２３】
【発明の効果】以上説明してきたように、本発明の方法
によれば、フォトリソグラフィーと反応性イオンエッチ
ングの工程回数を減らすことにより、コストが削減され
るとともに、信頼性の高い半導体装置を製造することが
できる。
によれば、フォトリソグラフィーと反応性イオンエッチ
ングの工程回数を減らすことにより、コストが削減され
るとともに、信頼性の高い半導体装置を製造することが
できる。
【図１】 本発明による第１の実施例である半導体装置
の構造を製造工程順に示す断面図。
の構造を製造工程順に示す断面図。
【図２】 図１に続く工程断面図。
【図３】 図２に続く工程断面図。
【図４】 本発明による第２の実施例である半導体装置
の構造を製造工程順に示す断面図。
の構造を製造工程順に示す断面図。
【図５】 図４に続く工程断面図。
【図６】 図５に続く工程断面図。
【図７】 本発明による第３の実施例である半導体装置
の構造を工程順に示す断面図。
の構造を工程順に示す断面図。
【図８】 図７に続く工程断面図。
【図９】 図８に続く工程断面図。
【図１０】 本発明による第４の実施例である半導体装
置の構造を工程順に示す断面図。
置の構造を工程順に示す断面図。
【図１１】 図１６に続く工程断面図。
【図１２】 図１１に続く工程断面図。
【図１３】 従来技術による半導体装置の構造を製造工
程順に示す断面図。
程順に示す断面図。
【符号の説明】 １…シリコン基板 ２…素子分離酸化膜 ３１…ゲート絶縁膜 ３２…ゲート電極 ４…拡散層 ５…第１層間絶縁膜 ６…ビット線 ７…第２層間絶縁膜 ８…ｎ+ 多結晶シリコン ９…第１導電層 １０…高誘電率金属酸化膜 １１…第２導電層 １２…ゲートキャップ材 １３…ゲートサイドウォール
Claims (6)
- 【請求項１】 半導体基板上に第１の絶縁膜を形成する
工程と、この第１の絶縁膜上に第２の絶縁膜を形成する
工程と、この第２の絶縁膜上にマスクパターンを形成す
る工程と、このマスクパターンを耐エッチングマスクと
して前記第１及び第２の絶縁膜を異方性エッチングして
コンタクトホールを形成する工程と、前記第１及び第２
の絶縁膜を第２の絶縁膜のエッチング速度が第１の絶縁
膜のそれよりも大きな条件で、等方的にエッチングする
工程と、前記コンタクトホールを埋め込むように第１の
導電膜を形成する工程と、前記第２の絶縁膜をエッチン
グ除去する工程とを含むことを特徴とする半導体装置の
製造方法。 - 【請求項２】 前記コンタクトホールを形成する工程の
後に、前記マスクパターンを除去することを特徴とする
請求項１記載の半導体装置の製造方法。 - 【請求項３】 前記第１の導電膜を前記基板全面に形成
し、その後、前記第２の絶縁膜上の前記第１の導電膜を
選択的に除去することを特徴とする請求項１記載の半導
体装置の製造方法。 - 【請求項４】 前記第１の導電膜を選択的に除去する工
程は、ポリッシングにより行うことを特徴とする請求項
３記載の半導体装置の製造方法。 - 【請求項５】 前記第１の導電膜を選択的に除去する工
程は、前記マスクパターン又は前記第２の絶縁膜または
その両方の膜のエッチング除去によるリフトオフ法によ
り行うことを特徴とする請求項３記載の半導体装置の製
造方法。 - 【請求項６】 前記第１の導電膜上に第３の絶縁膜を形
成し、この第３の絶縁膜上に第２の導電膜を形成するこ
とにより、キャパシタを形成することを特徴とする請求
項１記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6222776A JPH0888329A (ja) | 1994-09-19 | 1994-09-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6222776A JPH0888329A (ja) | 1994-09-19 | 1994-09-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0888329A true JPH0888329A (ja) | 1996-04-02 |
Family
ID=16787718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6222776A Pending JPH0888329A (ja) | 1994-09-19 | 1994-09-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0888329A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10303397A (ja) * | 1997-04-17 | 1998-11-13 | Samsung Electron Co Ltd | 白金族金属層の形成方法及びこれを用いたキャパシタ製造方法 |
| KR20040039592A (ko) * | 2002-11-04 | 2004-05-12 | 주식회사 하이닉스반도체 | 반도체 소자의 커패시터 제조 방법 |
| JP2006253532A (ja) * | 2005-03-14 | 2006-09-21 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| JP2008022035A (ja) * | 1998-08-07 | 2008-01-31 | Toshiba Corp | 半導体装置及びその製造方法 |
| US8143723B2 (en) | 1996-07-18 | 2012-03-27 | Fujitsu Semiconductor Limited | Highly integrated and reliable DRAM and its manufacture |
-
1994
- 1994-09-19 JP JP6222776A patent/JPH0888329A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8143723B2 (en) | 1996-07-18 | 2012-03-27 | Fujitsu Semiconductor Limited | Highly integrated and reliable DRAM and its manufacture |
| JPH10303397A (ja) * | 1997-04-17 | 1998-11-13 | Samsung Electron Co Ltd | 白金族金属層の形成方法及びこれを用いたキャパシタ製造方法 |
| JP2008022035A (ja) * | 1998-08-07 | 2008-01-31 | Toshiba Corp | 半導体装置及びその製造方法 |
| KR20040039592A (ko) * | 2002-11-04 | 2004-05-12 | 주식회사 하이닉스반도체 | 반도체 소자의 커패시터 제조 방법 |
| JP2006253532A (ja) * | 2005-03-14 | 2006-09-21 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
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