KR20220033850A - 집적회로 장치 - Google Patents

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이영규
김경민
김일권
원복연
이석재
장성호
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Abstract

집적회로 장치는 비트라인의 전압 변화를 감지하는 센스 앰프를 포함하며, 상기 센스 앰프는, 상기 비트라인과 상보 비트라인에 연결되고, 제어 신호에 응답하여 상기 비트라인의 전압 변화를 감지하고, 감지된 전압 변화를 기반으로 센싱 비트라인과 상보 센싱 비트라인의 전압을 조절하고, 제1 PMOS 트랜지스터 및 제1 NMOS 트랜지스터를 포함하는, 센스 앰프부; 오프셋 제거 신호에 응답하여 상기 비트라인과 상기 상보 센싱 비트라인을 연결시키며, 상기 제1 NMOS 트랜지스터와 상기 제1 PMOS 트랜지스터 사이에 배치되는 제1 오프셋 제거 트랜지스터를 포함하는, 제1 오프셋 제거부를 포함하고, 상기 제1 오프셋 제거 트랜지스터는 상기 제1 NMOS 트랜지스터와 공통 불순물 영역을 공유한다.

Description

집적회로 장치{Integrated circuit devices}
본 발명은 집적회로 장치에 관한 것으로, 구체적으로는 센스 앰프를 포함하는 집적회로 장치에 관한 것이다.
전자 제품의 소형화, 다기능화 및 고성능화가 요구됨에 따라 고용량의 집적회로 장치가 요구되며, 고용량의 집적회로 장치를 제공하기 위하여, 증가된 집적도가 요구되고 있다. DRAM 장치와 같은 메모리 장치의 피쳐 사이즈(feature size)가 감소함에 따라 메모리 장치의 구동을 위한 트랜지스터들, 예를 들어 센스 앰프를 구성하는 트랜지스터들의 게이트 길이가 감소하거나 문턱 전압의 편차가 유발된다. 이로 인해 센스 앰프의 오프셋 노이즈가 유발되는 문제가 있다.
본 발명의 기술적 과제는, 메모리 장치의 피쳐 사이즈가 감소하더라도 센스 앰프가 상대적으로 낮은 문턱 전압을 가지고, 상대적으로 균일한 문턱 전압을 가지므로, 우수한 전기적 특성을 가질 수 있는 집적회로 장치를 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 예시적인 실시예들에 따른 집적회로 장치는, 비트라인의 전압 변화를 감지하는 센스 앰프를 포함하며, 상기 센스 앰프는, 상기 비트라인과 상보 비트라인에 연결되고, 제어 신호에 응답하여 상기 비트라인의 전압 변화를 감지하고, 감지된 전압 변화를 기반으로 센싱 비트라인과 상보 센싱 비트라인의 전압을 조절하고, 제1 PMOS 트랜지스터 및 제1 NMOS 트랜지스터를 포함하는, 센스 앰프부; 오프셋 제거 신호에 응답하여 상기 비트라인과 상기 상보 센싱 비트라인을 연결시키며, 상기 제1 NMOS 트랜지스터와 상기 제1 PMOS 트랜지스터 사이에 배치되는 제1 오프셋 제거 트랜지스터를 포함하는, 제1 오프셋 제거부를 포함하고, 상기 제1 오프셋 제거 트랜지스터는 상기 제1 NMOS 트랜지스터와 공통 불순물 영역을 공유한다.
상기 기술적 과제를 달성하기 위한 예시적인 실시예들에 따른 집적회로 장치는, 비트라인의 전압 변화를 감지하는 센스 앰프를 포함하며, 상기 센스 앰프는, 상기 비트라인과 상보 비트라인에 연결되고, 제어 신호에 응답하여 상기 비트라인의 전압 변화를 감지하고, 감지된 전압 변화를 기반으로 센싱 비트라인과 상보 센싱 비트라인의 전압을 조절하고, 제1 NMOS 트랜지스터를 포함하는, 센스 앰프부; 및 오프셋 제거 신호에 응답하여 상기 비트라인과 상기 상보 센싱 비트라인을 연결시키며, 상기 제1 NMOS 트랜지스터에 인접하게 배치되는 제1 오프셋 제거 트랜지스터를 포함하는, 제1 오프셋 제거부를 포함하고, 상기 제1 NMOS 트랜지스터는, 기판의 제1 액티브 영역 상에 배치되며, 상기 기판의 상면에 평행한 제1 방향을 따라 연장되는 한 쌍의 제1 측벽과 상기 기판의 상면에 평행한 제2 방향으로 연장되는 한 쌍의 제2 측벽을 포함하는, 제1 게이트 패턴; 상기 기판의 상측에 배치되고, 상기 제1 게이트 패턴의 상기 한 쌍의 제1 측벽 중 하나의 제1 측벽에 인접하게 배치되는 제1 불순물 영역; 및 상기 기판의 상측에 배치되고, 상기 제1 게이트 패턴의 상기 한 쌍의 제2 측벽 중 하나의 제2 측벽에 인접하게 배치되는 공통 불순물 영역;을 포함한다.
상기 기술적 과제를 달성하기 위한 예시적인 실시예들에 따른 집적회로 장치는, 비트라인의 전압 변화를 감지하는 센스 앰프를 포함하며, 상기 센스 앰프는, 상기 비트라인과 상보 비트라인에 연결되고, 제어 신호에 응답하여 상기 비트라인의 전압 변화를 감지하고, 감지된 전압 변화를 기반으로 센싱 비트라인과 상보 센싱 비트라인의 전압을 조절하고, 제1 PMOS 트랜지스터, 제2 PMOS 트랜지스터, 제1 NMOS 트랜지스터, 및 제2 NMOS 트랜지스터를 포함하는, 센스 앰프부; 및 오프셋 제거 신호에 응답하여 상기 비트라인과 상기 상보 센싱 비트라인을 연결시키며, 상기 제1 NMOS 트랜지스터에 인접하게 배치되는 제1 오프셋 제거 트랜지스터를 포함하는, 제1 오프셋 제거부를 포함하고, 상기 제1 PMOS 트랜지스터는 상기 제1 제어 신호와 상기 상보 센싱 비트라인 사이에 연결되고, 상기 센싱 비트라인에 상기 제1 PMOS 트랜지스터의 게이트 패턴이 연결되며, 상기 제2 PMOS 트랜지스터는 상기 제1 제어 신호와 상기 센싱 비트라인 사이에 연결되고, 상기 상보 센싱 비트라인에 상기 제2 PMOS 트랜지스터의 게이트 패턴이 연결되며, 상기 제1 NMOS 트랜지스터는 상기 제2 제어 신호와 상기 상보 센싱 비트라인 사이에 연결되고, 상기 비트라인에 상기 제1 NMOS 트랜지스터의 상기 제1 게이트 패턴이 연결되며, 상기 제2 NMOS 트랜지스터는 상기 제2 제어 신호와 상기 센싱 비트라인 사이에 연결되고 상기 상보 비트라인에 상기 제2 NMOS 트랜지스터의 게이트 패턴이 연결되며, 상기 제1 NMOS 트랜지스터는, 기판의 제1 액티브 영역 상에 배치되며, 상기 기판의 상면에 평행한 제1 방향을 따라 연장되는 한 쌍의 제1 측벽과 상기 기판의 상면에 평행한 제2 방향으로 연장되는 한 쌍의 제2 측벽을 포함하는, 제1 게이트 패턴; 상기 기판의 상측에 배치되고, 상기 제1 게이트 패턴의 상기 한 쌍의 제1 측벽 중 하나의 제1 측벽에 인접하게 배치되는 제1 불순물 영역; 및 상기 기판의 상측에 배치되고, 상기 제1 게이트 패턴의 상기 한 쌍의 제2 측벽 중 하나의 제2 측벽에 인접하게 배치되는 공통 불순물 영역;을 포함한다.
본 발명의 집적회로 장치에 따르면, 제1 게이트 패턴을 중심으로 제1 불순물 영역과 공통 불순물 영역이 비대칭 구조로 배치될 수 있고, 제1 게이트 패턴은 상대적으로 큰 폭(또는 상대적으로 긴 유효 게이트 길이(Lg))를 가질 수 있다. 또한 제1 게이트 패턴과 공통 불순물 영역 사이에 상대적으로 긴 거리가 확보됨에 따라 DIBL (drain induced barrier lowering) 현상에 의한 문턱 전압 감소가 방지될 수 있다. 따라서 센스 앰프를 구성하는 트랜지스터들은 상대적으로 낮은 문턱 전압 또는 상대적으로 균일한 문턱 전압을 가질 수 있고, 센스 앰프를 포함하는 집적회로 장치는 우수한 전기적 특성을 가질 수 있다.
도 1은 예시적인 실시예들에 따른 집적회로 장치의 예시적인 구성을 설명하기 위한 블록도이다.
도 2는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 장치의 예시적인 배치 구성을 설명하기 위한 평면도이다.
도 3은 예시적인 실시예들에 따른 센스 앰프를 나타내는 회로도이다.
도 4는 예시적인 실시예들에 따른 센스 앰프부를 나타내는 등가 회로도이다.
도 5는 예시적인 실시예들에 따른 센스 앰프의 배치를 나타내는 개략도이다.
도 6은 도 5의 CX1 부분의 확대도이다.
도 7은 도 6의 A1-A1' 선을 따른 단면도이다.
도 8은 도 6의 B1-B1' 선을 따른 단면도이다.
도 9는 예시적인 실시예들에 따른 센스 앰프를 나타내는 레이아웃도이다.
도 10은 도 9의 A1-A1' 선을 따른 단면도이다.
도 11은 예시적인 실시예들에 따른 센스 앰프를 나타내는 레이아웃도이다.
도 12는 도 11의 B1-B1' 선을 따른 단면도이다.
도 13은 도 11의 액티브 영역과 제1 게이트 패턴의 개략적인 레이아웃도이다.
도 14는 예시적인 실시예들에 따른 집적회로 장치의 셀 어레이 영역을 나타내는 레이아웃도이다.
도 15는 도 14의 A2-A2' 부분의 단면도이다.
도 16은 예시적인 실시예들에 따른 집적회로 장치의 셀 어레이 영역를 나타내는 레이아웃도이다.
도 17은 집적회로 장치를 나타내는 사시도이다.
도 18은 도 16의 X1-X1' 선 및 Y1-Y1' 선을 따른 단면도이다.
도 19는 예시적인 실시예들에 따른 집적회로 장치의 셀 어레이 영역을 나타내는 레이아웃도이다.
도 20은 집적회로 장치를 나타내는 사시도이다.
이하, 첨부된 도면을 참조하여 본 발명의 기술적 사상의 예시적인 실시예를 상세히 설명하기로 한다.
도 1은 예시적인 실시예들에 따른 집적회로 장치(100)의 예시적인 구성을 설명하기 위한 블록도이다.
도 1을 참조하면, 집적회로 장치(100)는 제1 영역(22) 및 제2 영역(24)을 포함한다. 집적회로 장치(100)는 반도체 소자를 기반으로 하는 저장 장치일 수 있다. 예시적으로, 집적회로 장치(100)는 DRAM, SDRAM (Synchronous DRAM), DDR SDRAM (Double Data Rate SDRAM), LPDDR SDRAM (Low Power Double Data Rate SDRAM), GDDR SDRAM (Graphics Double Data Rate SDRAM), DDR2 SDRAM, DDR3 SDRAM, DDR4 SDRAM, 사이리스터 RAM(Thyristor RAM, TRAM) 등과 같은 휘발성 메모리 또는 PRAM(Phase change Random Access Memory), MRAM(Magnetic Random Access Memory), RRAM(Resistive Random Access Memory) 등의 비휘발성 메모리일 수 있다.
일부 예시들에서, 제1 영역(22)은 DRAM 소자의 메모리 셀 영역이고, 제2 영역(24)은 DRAM 소자의 주변 회로 영역일 수 있다. 제1 영역(22)은 메모리 셀 어레이(22A)를 포함할 수 있다.
제2 영역(24)은 외부 장치, 예를 들어, 메모리 컨트롤러로부터 수신되는 커맨드(CMD), 어드레스(ADDR) 및 제어 신호들에 응답하여 데이터 라인들(DQ)을 통해 데이터를 출력할 수 있다. 집적회로 장치(100)는 커맨드 디코더(52), 제어 로직(54), 어드레스 버퍼(62), 로우 디코더(64), 칼럼 디코더(66), 센스 앰프(70), 및 데이터 입출력 회로(80)를 포함한다.
메모리 셀 어레이(22A)는 복수의 로우(Row)와 칼럼(Column)으로 배열되는 매트릭스 형태로 제공되는 복수의 메모리 셀들을 포함한다. 메모리 셀 어레이(22A)는 메모리 셀들과 연결되는 복수개의 워드라인들(WL)(도 3 참조)과 복수개의 비트라인들(BL)을 포함한다. 복수의 워드라인들(WL)은 메모리 셀들의 로우들과 연결되고, 복수의 비트라인들(BL)은 메모리 셀들의 칼럼들과 연결될 수 있다.
커맨드 디코더(52)는 외부 장치, 예를 들어, 메모리 컨트롤러로부터 수신되는 기입 인에이블 신호(/WE), 로우 어드레스 스트로브 신호(/RAS), 칼럼 어드레스 스트로브 신호(/CAS), 칩 선택 신호(/CS) 등을 디코딩하여 커맨드(CMD)에 상응하는 제어 신호들이 제어 로직(54)에서 생성되도록 할 수 있다. 커맨드(CMD)는 액티브 커맨드, 독출 커맨드, 기입 커맨드, 프리차아지 커맨드 등을 포함할 수 있다.
어드레스 버퍼(62)는 외부 장치인 메모리 컨트롤러로부터 어드레스(ADDR)를 수신한다. 어드레스(ADDR)는 메모리 셀 어레이(22A)의 로우를 어드레싱하는 로우 어드레스(RA)와 메모리 셀 어레이(22A)의 칼럼을 어드레싱하는 칼럼 어드레스(CA)를 포함한다. 어드레스 버퍼(62)는 로우 어드레스(RA)를 로우 디코더(64)로 전송하고, 칼럼 어드레스(CA)를 칼럼 디코더(66)로 전송할 수 있다.
로우 디코더(64)는 메모리 셀 어레이(22A)와 연결된 복수의 워드라인들(WL) 중 어느 하나를 선택할 수 있다. 로우 디코더(64)는 어드레스 버퍼(62)로부터 수신된 로우 어드레스(RA)를 디코딩하여, 로우 어드레스(RA)에 상응하는 어느 하나의 워드라인(WL)을 선택하고, 선택된 워드라인(WL)을 활성화시킬 수 있다.
칼럼 디코더(66)는 메모리 셀 어레이(22A)의 복수의 비트라인들(BL) 중 어느 하나의 비트라인(BL)을 선택할 수 있다. 칼럼 디코더(66)는 어드레스 버퍼(62)로부터 수신된 칼럼 어드레스(CA)를 디코딩하여, 칼럼 어드레스(CA)에 상응하는 소정의 비트라인(BL)을 선택할 수 있다.
센스 앰프(70)는 메모리 셀 어레이(22A)의 비트라인들(BL)과 연결된다. 센스 앰프(70)는 복수의 비트라인들(BL) 중 선택된 비트라인의 전압 변화를 감지하고, 이를 증폭하여 출력한다. 데이터 입출력 회로(80)는 센스 앰프(70)로부터 감지 증폭된 전압을 기반으로 출력되는 데이터를 데이터 라인들(DQ)을 통해 외부로 출력할 수 있다.
센스 앰프(70)는 제어 로직(54)으로부터 아이솔레이션 신호(ISO)와 오프셋 제거 신호(OC)를 수신할 수 있다. 센스 앰프(70)는 아이솔레이션 신호(ISO)와 오프셋 제거 신호(OC)에 따라 오프셋 제거 동작을 수행할 수 있다. 예시적으로, 오프셋은 센스 앰프(70)를 구성하는 반도체 소자들 간 특성, 예를 들면 문턱 전압의 차이를 가리킨다. 센스 앰프(70)는 공통 불순물 영역(도시 생략)을 공유하는 NMOS 트랜지스터(도시 생략)와 오프셋 제거 트랜지스터(도시 생략)를 포함할 수 있다. 센스 앰프(70)에 포함되는 NMOS 트랜지스터와 오프셋 제거 트랜지스터가 공통 불순물 영역을 공유하므로, NMOS 트랜지스터가 상대적으로 낮은 문턱 전압을 가지고, 상대적으로 균일한 문턱 전압을 가질 수 있다.
예시적인 실시예들에 따른 집적회로 장치(100)는 센스 앰프(70)에서 오프셋 제거 동작을 수행함에 따라 센스 앰프(70)의 유효 센싱 마진이 향상될 수 있다.
도 2는 본 발명의 기술적 사상에 의한 실시예들에 따른 집적회로 장치(100)의 예시적인 배치 구성을 설명하기 위한 평면도이다.
도 2를 참조하면, 집적회로 장치(100)는 복수의 제1 영역(22)을 포함한다. 복수의 제1 영역(22)은 각각 제2 영역(24)으로 둘러싸일 수 있다. 일부 예시적인 실시예들에서 복수의 제1 영역(22)은 각각 DRAM 소자의 셀 어레이 영역(MCA)이고, 제2 영역(24)은 DRAM 소자의 주변 회로들이 형성되는 영역 및 코어 영역(이하, "주변 회로 영역"이라 함)일 수 있다.
제2 영역(24)은 서브 워드라인 드라이버(sub-word line driver) 블록(SWD), 센스앰프 블록(S/A), 및 컨정션 블록(CJT)을 포함할 수 있다. 센스앰프 블록(S/A)에는 복수의 센스 앰프(70)(도 1 참조)가 배치될 수 있다. 컨정션 블록(CJT)은 서브 워드라인 드라이버 블록(SWD)과 센스앰프 블록(S/A)이 교차하는 지점에 배치될 수 있다. 컨정션 블록(CJT)에는 센스 앰프(70)를 구동하기 위한 전원 드라이버들 및 접지 드라이버들이 교대로 배치될 수 있다. 제2 영역(24)에는 인버터 체인(inverter chain), 입출력 회로 등과 같은 주변 회로가 더 형성될 수 있다.
도 3은 예시적인 실시예들에 따른 센스 앰프(70)를 나타내는 회로도이다. 도 4는 센스 앰프부(75)를 나타내는 등가 회로도이다.
도 3 및 도 4를 참조하면, 센스 앰프(70)는 제1 및 제2 아이솔레이션부들(71, 72), 제1 및 제2 오프셋 제거부들(73, 74), 및 센스 앰프부(75)를 포함한다.
제1 아이솔레이션부(71)는 비트라인(BL)과 센싱 비트라인(SABL) 사이에 연결되고, 제2 아이솔레이션부(72)는 상보 비트라인(BLB)과 상보 센싱 비트라인(SABLB) 사이에 연결된다. 제1 및 제2 아이솔레이션부들(71, 72)은 아이솔레이션 신호(ISO)를 수신하고, 아이솔레이션 신호(ISO)에 응답하여 동작한다.
제1 아이솔레이션부(71)는 아이솔레이션 신호(ISO)에 응답하여 비트라인(BL)과 센싱 비트라인(SABL) 사이를 연결하거나 차단하는 제1 아이솔레이션 트랜지스터(ISO_1)를 포함할 수 있다. 제1 아이솔레이션 트랜지스터(ISO_1)의 일단은 비트라인(BL)과 연결되고, 타단은 센싱 비트라인(SABL)과 연결되고, 게이트는 아이솔레이션 신호(ISO)에 연결된다.
제2 아이솔레이션부(72)는 아이솔레이션 신호(ISO)에 응답하여 상보 비트라인(BLB)과 상보 센싱 비트라인(SABLB) 사이를 연결하거나 차단하는 제2 아이솔레이션 트랜지스터(ISO_2)를 포함할 수 있다. 제2 아이솔레이션 트랜지스터(ISO_2)의 일단은 상보 비트라인(BLB)과 연결되고, 타단은 상보 센싱 비트라인(SABLB)과 연결되고, 게이트는 아이솔레이션 신호(ISO)에 연결된다.
제1 오프셋 제거부(73)는 비트라인(BL)과 상보 센싱 비트라인(SABLB) 사이에 연결되고, 제2 오프셋 제거부(74)는 상보 비트라인(BLB)과 센싱 비트라인(SABL) 사이에 연결된다. 제1 및 제2 오프셋 제거부들(73, 74)은 오프셋 제거 신호(OC)를 수신하고, 오프셋 제거 신호(OC)에 응답하여 동작한다.
제1 오프셋 제거부(73)는 오프셋 제거 신호(OC)에 응답하여 비트라인(BL)과 상보 센싱 비트라인(SABLB) 사이를 연결하거나 차단하는 제1 오프셋 제거 트랜지스터(OC_1)를 포함할 수 있다. 제1 오프셋 제거 트랜지스터(OC_1)의 일단은 비트라인(BL)과 연결되고, 타단은 상보 센싱 비트라인(SABLB)과 연결되고, 게이트는 오프셋 제거 신호(OC)에 연결된다.
제2 오프셋 제거부(74)는 오프셋 제거 신호(OC)에 응답하여 상보 비트라인(BLB)과 센싱 비트라인(SABL) 사이를 연결하거나 차단하는 제2 오프셋 제거 트랜지스터(OC_2)를 포함할 수 있다. 제2 오프셋 제거 트랜지스터(OC_2)의 일단은 상보 비트라인(BLB)과 연결되고, 타단은 센싱 비트라인(SABL)과 연결되고, 게이트는 오프셋 제거 신호(OC)에 연결된다.
센스 앰프부(75)는 센싱 비트라인(SABL)과 상보 센싱 비트라인(SABLB) 사이에 연결되고, 제1 및 제2 제어 신호들(LA, LAB)에 따라 비트라인(BL)과 상보 비트라인(BLB)의 전압 차를 감지하고 증폭할 수 있다. 센스 앰프부(75)는 제1 및 제2 PMOS 트랜지스터들(P_1, P_2)과 제1 및 제2 NMOS 트랜지스터들(N_1, N_2)을 포함한다.
제1 PMOS 트랜지스터(P_1)의 일단은 상보 센싱 비트라인(SABLB)에 연결되고, 타단은 제1 제어 신호(LA)의 라인과 연결되고, 게이트는 센싱 비트라인(SABL)과 연결된다. 제2 PMOS 트랜지스터(P_2)의 일단은 센싱 비트라인(SABL)에 연결되고, 타단은 제1 제어 신호(LA)의 라인과 연결되고, 게이트는 상보 센싱 비트라인(SABLB)과 연결된다.
제1 NMOS 트랜지스터(N_1)의 일단은 상보 센싱 비트라인(SABLB)에 연결되고, 타단은 제2 제어 신호(LAB)의 라인과 연결되고, 게이트는 비트라인(BL)과 연결된다. 제1 NMOS 트랜지스터(N_1)의 일단은 상보 센싱 비트라인(SABLB)과 연결되고, 제1 오프셋 제거 트랜지스터(OC_1)의 타단은 상보 센싱 비트라인(SABLB)과 연결되며, 제1 NMOS 트랜지스터(N_1)와 제1 오프셋 제거 트랜지스터(OC_1)는 공통 불순물 영역(SDC)(도 6 참조)을 공유할 수 있다. 예를 들어, 제1 NMOS 트랜지스터(N_1)의 일단과 제1 오프셋 제거 트랜지스터(OC_1)의 타단은 동일한 액티브 영역(예를 들어, 공통 불순물 영역(SDC1))의 일부분으로 구성될 수 있다.
제2 NMOS 트랜지스터(N_2)의 일단은 센싱 비트라인(SABL)에 연결되고, 타단은 제2 제어 신호(LAB)의 라인과 연결되고, 게이트는 상보 비트라인(BLB)과 연결된다. 제2 NMOS 트랜지스터(N_2)의 일단은 센싱 비트라인(SABL)에 연결되고 제2 오프셋 제거 트랜지스터(OC_2)의 타단은 센싱 비트라인(SABL)과 연결되며, 제2 NMOS 트랜지스터(N_2)와 제2 오프셋 제거 트랜지스터(OC_2)은 공통 불순물 영역(도시 생략)을 공유할 수 있다. 예를 들어, 제2 NMOS 트랜지스터(N_2)의 일단과 제2 오프셋 제거 트랜지스터(OC_2)의 타단은 동일한 액티브 영역(예를 들어, 제1 불순물 영역(SDC2))의 일부분으로 구성될 수 있다.
비트라인(BL)은 메모리 셀(MC)에 포함된 셀 트랜지스터(MCT)의 일단과 연결된다. 워드라인(WL)은 셀 트랜지스터(MCT)의 게이트에 연결된다.
도 5는 예시적인 실시예들에 따른 센스 앰프(70)의 배치를 나타내는 개략도이다. 도 6은 도 5의 CX1 부분의 확대도이고, 도 7은 도 6의 A1-A1' 선을 따른 단면도이고, 도 8은 도 6의 B1-B1' 선을 따른 단면도이다.
도 5 내지 도 8을 참조하면, 센스 앰프(70)는 비트라인(BL)과 상보 비트라인(BLB) 사이에 배치된다. 센스 앰프(70)의 중앙 부분에 제1 및 제2 PMOS 트랜지스터들(P_1, P_2)이 배치되고, 센스 앰프(70)의 양측 부분에서 비트라인(BL)에 인접하게 제1 NMOS 트랜지스터(N_1)가 배치되고 상보 비트라인(BLB)에 인접하게 제2 NMOS 트랜지스터(N_2)가 배치될 수 있다.
제1 PMOS 트랜지스터(P_1)는 액티브 영역(P10)과 게이트 패턴(P12)으로 구성되고, 제2 PMOS 트랜지스터(P_2)는 액티브 영역(P20)과 게이트 패턴(P22)으로 구성될 수 있다. 제1 PMOS 트랜지스터(P_1)의 액티브 영역(P10)은 제2 PMOS 트랜지스터(P_2)의 액티브 영역(P20)과 연결될 수 있으나, 이에 한정되는 것은 아니다.
제1 NMOS 트랜지스터(N_1)는 액티브 영역(N10)과 제1 게이트 패턴(N12)으로 구성되고, 제2 NMOS 트랜지스터(N_2)는 액티브 영역(N20)과 제2 게이트 패턴(N22)으로 구성될 수 있다.
제1 NMOS 트랜지스터(N_1)와 제1 PMOS 트랜지스터(P_1) 사이에는 제1 오프셋 제거 트랜지스터(OC_1)와 제1 아이솔레이션 트랜지스터(ISO_1)가 배치될 수 있다. 제1 오프셋 제거 트랜지스터(OC_1)는 제1 NMOS 트랜지스터(N_1)에 인접하게 배치되고, 제1 아이솔레이션 트랜지스터(ISO_1)는 제1 PMOS 트랜지스터(P_1)에 인접하게 배치될 수 있다. 제1 오프셋 제거 트랜지스터(OC_1)은 액티브 영역(OC10)과 제1 오프셋 제거 게이트 패턴(OC12)으로 구성되고, 제1 아이솔레이션 트랜지스터(ISO_1)는 액티브 영역(OC10)과 제1 아이솔레이션 게이트 패턴(ISO12)으로 구성될 수 있다.
제1 오프셋 제거 트랜지스터(OC_1)의 액티브 영역(OC10)은 제1 NMOS 트랜지스터(N_1)의 액티브 영역(N10)에 연결될 수 있다. 여기에서 액티브 영역(OC10)이 액티브 영역(N10)에 연결된다는 것은 액티브 영역(OC10)가 액티브 영역(N10)과 분리되지 않고 일체로 형성되는 것을 의미한다. 액티브 영역(OC10)과 액티브 영역(N10)은 그 내부에 불순물 이온이 도핑되어 소정의 불순물 농도를 갖는 기판(110)의 상측 부분들을 가리킬 수 있다.
제2 NMOS 트랜지스터(N_2)와 제2 PMOS 트랜지스터(P_2) 사이에는 제2 오프셋 제거 트랜지스터(OC_2)와 제2 아이솔레이션 트랜지스터(ISO_2)가 배치될 수 있다. 제2 오프셋 제거 트랜지스터(OC_2)는 제2 NMOS 트랜지스터(N_2)에 인접하게 배치되고, 제2 아이솔레이션 트랜지스터(ISO_2)는 제2 PMOS 트랜지스터(P_2)에 인접하게 배치될 수 있다. 제2 오프셋 제거 트랜지스터(OC_2)는 액티브 영역(OC20)과 제2 오프셋 제거 게이트 패턴(OC22)으로 구성되고, 제2 아이솔레이션 트랜지스터(ISO_2)는 액티브 영역(OC20)과 제2 아이솔레이션 게이트 패턴(ISO22)으로 구성될 수 있다.
제2 오프셋 제거 트랜지스터(OC_2)의 액티브 영역(OC20)은 제2 NMOS 트랜지스터(N_2)의 액티브 영역(N20)에 연결될 수 있다. 여기에서 액티브 영역(OC20)이 액티브 영역(N20)에 연결된다는 것은 액티브 영역(OC20)이 액티브 영역(N20)과 분리되지 않고 일체로 형성되는 것을 의미한다.
제1 및 제2 오프셋 제거 게이트 패턴들(OC12, OC22)에 오프셋 제거 신호(OC)가 전달될 수 있고, 제1 및 제2 아이솔레이션 게이트 패턴들(ISO12, ISO22)에 아이솔레이션 신호(ISO)가 전달될 수 있다.
도 5에는 제1 NMOS 트랜지스터(N_1), 제1 오프셋 제거 트랜지스터(OC1), 제1 아이솔레이션 트랜지스터(ISO1), 제1 PMOS 트랜지스터(P_1), 제2 PMOS 트랜지스터(P_2), 제2 아이솔레이션 트랜지스터(ISO2), 제2 오프셋 제거 트랜지스터(OC2), 및 제2 NMOS 트랜지스터(N_2)가 제1 방향(X)을 따라 순서대로 배치되고, 이러한 트랜지스터들의 4개의 세트가 제2 방향(Y)으로 배치된 것이 예시적으로 도시된다. 제2 방향(Y)으로 인접한 2개의 제1 NMOS 트랜지스터(N_1)는 액티브 영역(N10)을 공유하고, 제2 방향(Y)으로 인접한 2개의 제2 NMOS 트랜지스터(N_2)는 액티브 영역(N20)을 공유한다. 제2 방향(Y)으로 인접한 2개의 제1 PMOS 트랜지스터(P_1)는 액티브 영역(P10)을 공유하고, 제2 방향(Y)으로 인접한 2개의 제2 PMOS 트랜지스터(P_2)는 액티브 영역(P20)을 공유한다. 그러나 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
도 6에 예시적으로 도시된 것과 같이, 기판(110)에는 제1 액티브 영역(AC1)이 정의될 수 있다. 제1 액티브 영역(AC1)은 기판(110)의 상측에 불순물 이온들이 도핑되어 형성되는 영역일 수 있고, 도 5에 도시된 제1 NMOS 트랜지스터(N_1)의 액티브 영역(N10)과 제1 오프셋 제거 트랜지스터(OC1)의 액티브 영역(OC10)을 집합적으로 제1 액티브 영역(AC1)으로 지칭할 수 있다.
제1 액티브 영역(AC1)은 제1 메인 액티브 영역(AM1), 제2 메인 액티브 영역(AM2), 및 연장 액티브 영역(AE)을 포함할 수 있다. 연장 액티브 영역(AE)은 제1 메인 액티브 영역(AM1)과 제2 메인 액티브 영역(AM2) 사이에 배치될 수 있다.
제1 메인 액티브 영역(AM1) 상에서 제1 게이트 패턴(N12)이 제1 방향(X)을 따라 상대적으로 긴 길이로 연장될 수 있고, 제2 메인 액티브 영역(AM2) 상에서 제1 오프셋 제거 게이트 패턴(OC12)이 제2 방향(Y)을 따라 상대적으로 긴 길이로 연장될 수 있다. 연장 액티브 영역(AE)의 제2 방향(Y)에 따른 폭은 제1 메인 액티브 영역(AM1)의 제2 방향(Y)에 따른 폭 또는 제2 메인 액티브 영역(AM2)의 제2 방향(Y)에 따른 폭보다 더 작을 수 있다.
제1 게이트 패턴(N12)과 수직 오버랩되는 제1 메인 액티브 영역(AM1)의 일부분에 채널 영역(CHR)이 형성될 수 있다. 일부 예시들에서, 기판(110)이 실리콘의 결정학적 {001} 면에 따른 결정 배향을 갖는 웨이퍼의 일부분일 때, 채널 영역(CHR)의 채널 방향은 <100> 방향(예를 들어, [100], [010] 방향)일 수 있다. 다른 예시들에서, 기판(110)이 실리콘의 결정학적 {110} 면에 따른 결정 배향을 갖는 웨이퍼의 일부분일 때, 채널 영역(CHR)의 채널 방향은 <110> 방향(예를 들어, [110] 방향)일 수 있다. 그러나 채널 영역(CHR)의 채널 방향이 전술한 예시에 한정되는 것은 아니다.
제1 NMOS 트랜지스터(N_1)의 액티브 영역(N10)은 제1 메인 액티브 영역(AM1)에 대응되고, 제1 오프셋 제거 트랜지스터(OC1)의 액티브 영역(OC10)은 제2 메인 액티브 영역(AM2)에 대응될 수 있다. 전술한 바와 같이, 제2 방향(Y)으로 2개의 제1 NMOS 트랜지스터(N_1)가 액티브 영역(N10)을 공유할 수 있고, 이에 따라 제1 메인 액티브 영역(AM1) 상에는 제2 방향(Y)으로 2개의 제1 게이트 패턴(N12)이 서로 이격되어 배치될 수 있다. 또한, 제2 방향(Y)으로 인접한 2개의 제1 오프셋 제거 트랜지스터(OC1)는 액티브 영역(OC10)을 공유하지 않으며 제1 오프셋 제거 게이트 패턴(OC12)을 공유할 수 있다. 따라서 제2 방향(Y)을 따라 2개의 제2 메인 액티브 영역(AM2)이 서로 이격되어 배치될 수 있고, 하나의 제1 오프셋 제거 게이트 패턴(OC12)이 2개의 제2 메인 액티브 영역(AM2) 모두와 교차하거나 수직 오버랩되도록 제2 방향(Y)으로 연장될 수 있다.
제1 게이트 패턴(N12)은 제1 방향(X)을 따라 연장되고 제2 방향(Y)으로 서로 이격되는 한 쌍의 제1 측벽(NSW1)과, 제2 방향(Y)을 따라 연장되고 제1 방향(X)으로 서로 이격되는 한 쌍의 제2 측벽(NSW2)을 포함할 수 있다. 제1 게이트 패턴(N12)의 하나의 제1 측벽(NSW1)에 인접하게 배치되는 제1 메인 액티브 영역(AM1) 내에는 제1 불순물 영역(SD1)이 배치될 수 있다. 예를 들어, 제1 불순물 영역(SD1)은 N형 불순물들이 도핑된 고농도 도핑 영역일 수 있다. 제1 불순물 영역(SD1)은 제1 NMOS 트랜지스터(N_1)의 소스 영역 또는 드레인 영역에 대응될 수 있다. 제1 불순물 영역(SD1) 상에는 제1 콘택(CON1)이 배치될 수 있다.
제1 게이트 패턴(N12)의 하나의 제2 측벽(NSW2)에 인접하게 배치되는 제2 메인 액티브 영역(AM2) 내에는 공통 불순물 영역(SDC1)이 배치될 수 있다. 공통 불순물 영역(SDC1)은 제1 NMOS 트랜지스터(N_1)의 소스 영역 또는 드레인 영역에 대응될 수 있다. 공통 불순물 영역(SDC) 상에는 공통 콘택(COC)이 배치될 수 있다.
도 6에 예시적으로 도시된 것과 같이, 제1 게이트 패턴(N12)을 중심으로 제1 불순물 영역(SD1)과 공통 불순물 영역(SDC)이 비대칭 구조로 배치될 수 있다. 예를 들어, 제1 불순물 영역(SD1)은 제1 게이트 패턴(N12)의 한 쌍의 제1 측벽(NSW1) 중 하나의 제1 측벽(NSW1)에 인접하게 배치되고, 공통 불순물 영역(SDC)은 제1 게이트 패턴(N12)의 한 쌍의 제2 측벽(NSW2) 중 하나의 제2 측벽(NSW2)에 인접하게 배치될 수 있다. 다시 말하면, 제1 불순물 영역(SD1)은 제1 게이트 패턴(N12)으로부터 제2 방향(Y)으로 이격되어 배치되고, 공통 불순물 영역(SDC)은 제1 게이트 패턴(N12)으로부터 제1 방향(X)으로 이격되어 배치될 수 있다.
제1 게이트 패턴(N12)을 중심으로 제1 불순물 영역(SD1)과 공통 불순물 영역(SDC)이 비대칭 구조로 배치됨에 따라, 제1 NMOS 트랜지스터(N_1)가 턴온될 때, 제1 불순물 영역(SD1)으로부터 공통 불순물 영역(SDC)까지 L 형상 또는 역-L(inverted-L) 형상을 갖는 캐리어 이동 경로(MD10)가 형성될 수 있고, 캐리어 이동 경로(MD10)를 따라 제1 방향(X) 및 제2 방향(Y)으로 캐리어가 이동할 수 있다. 또한 공통 불순물 영역(SDC)이 제2 메인 액티브 영역(AM2) 내에 형성됨에 따라, 캐리어 이동 경로(MD10)는 공통 불순물 영역(SDC)으로부터 연장 액티브 영역(AE)을 경유하여 제1 메인 액티브 영역(AM1)까지 연장될 수 있다.
제1 오프셋 제거 게이트 패턴(OC12)은 제2 방향(Y)을 따라 연장되고 제1 방향(X)으로 서로 이격되는 한 쌍의 제1 측벽(OSW1)을 포함할 수 있다. 하나의 제1 측벽(OSW1)에 인접하게 위치하는 제2 메인 액티브 영역(AM2)의 일부분 내에 공통 불순물 영역(SDC)이 배치될 수 있고, 공통 불순물 영역(SDC) 상에는 공통 콘택(COC)이 배치될 수 있다. 공통 불순물 영역(SDC)은 제1 NMOS 트랜지스터(N_1)의 소스 영역 또는 드레인 영역에 대응될 뿐만 아니라 제1 오프셋 제거 트랜지스터(OC1)의 소스 영역 또는 드레인 영역에 대응될 수 있다.
한 쌍의 제1 측벽(OSW1) 중 다른 하나의 제1 측벽(OSW1)에 인접한 제2 메인 액티브 영역(AM2)의 일부분 내에 제2 불순물 영역(SD2)이 배치될 수 있고, 제2 불순물 영역(SD2) 상에는 제2 콘택(CON2)이 배치될 수 있다. 제2 불순물 영역(SD2)은 제1 오프셋 제거 트랜지스터(OC1)의 소스 영역 또는 드레인 영역에 대응될 수 있다. 또한 제1 아이솔레이션 게이트 패턴(ISO12)의 측벽에 인접한 제2 메인 액티브 영역(AM2)의 일부분 내에 제3 불순물 영역(SD3)이 배치될 수 있고, 제3 불순물 영역(SD3) 상에는 제3 콘택(CON3)이 배치될 수 있다. 또한 제1 게이트 패턴(N12) 상에는 게이트 콘택(COG1)이 배치될 수 있다.
도 7 및 도 8에 도시된 것과 같이, 제1 게이트 패턴(N12), 제1 오프셋 제거 게이트 패턴(OC12), 및 제1 아이솔레이션 게이트 패턴(ISO12) 각각은 게이트 절연층(120P), 게이트 전극(130P), 및 게이트 캡핑층(142P)을 포함할 수 있고, 게이트 전극(130P)은 제1 도전층(132P), 제2 도전층(134P), 및 제3 도전층(136P)의 적층 구조로 형성될 수 있다. 또한 상기 적층 구조의 측벽에 게이트 스페이서(138P)가 더 배치될 수 있다. 제1 게이트 패턴(N12), 제1 오프셋 제거 게이트 패턴(OC12), 및 제1 아이솔레이션 게이트 패턴(ISO12)은 층간 절연막(150P)에 의해 커버될 수 있다.
게이트 절연층(120P)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막, ONO(oxide/nitride/oxide), 또는 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막 중에서 선택되는 적어도 하나로 이루어질 수 있다. 게이트 전극(130P)은 제1 도전층(132P), 제2 도전층(134P), 및 제3 도전층(136P)을 포함할 수 있다. 게이트 스페이서(138P)는 실리콘 질화물을 포함할 수 있고, 게이트 캡핑층(142P)은 실리콘 질화물을 포함할 수 있다. 제1 내지 제3 콘택(CON1, CON2, CON3), 공통 콘택(COC) 및 게이트 콘택(COG1) 각각은 도전성 배리어막(162P) 및 콘택 도전층(164P)을 포함할 수 있다.
일부 예시적인 실시예들에서, 게이트 전극(130P)의 제1 도전층(132P), 제2 도전층(134P), 및 제3 도전층(136P) 각각의 구성 물질은 각각 셀 어레이 영역(MCA)에 있는 비트라인(BL)에 포함된 하부 도전 패턴(132B)(도 15 참조), 중간 도전 패턴(134B)(도 15 참조), 및 상부 도전 패턴(136B)(도 15 참조)의 구성 물질과 동일할 수 있다. 도전성 배리어막(162P) 및 콘택 도전층(164P)은 셀 어레이 영역(MCA)에 있는 랜딩 패드(LP)(도 15 참조)에 포함된 도전성 배리어막(162B)(도 15 참조) 및 랜딩 패드 도전층(164B)(도 15 참조)의 구성 물질과 동일할 수 있다. 그러나 본 발명의 기술적 사상이 이에 한정되는 것은 아니다.
전술한 바와 같이, 제1 NMOS 트랜지스터(N_1)과 제1 오프셋 제거 트랜지스터(OC1)는 공통 불순물 영역(SDC)과 공통 콘택(COC)을 공유할 수 있다. 이에 따라 제1 NMOS 트랜지스터(N_1)의 유효 게이트 길이(Lg)가 증가될 수 있다. 예를 들어, 유효 게이트 길이(Lg)는 10 내지 500 nm일 수 있으나, 이에 한정되는 것은 아니다.
일반적으로, 제1 NMOS 트랜지스터(N_1)는 한 쌍의 제1 측벽(NSW1)의 양 측에 배치되는 한 쌍의 불순물 영역을 포함하며, 집적회로 장치의 스케일링 다운에 따라 게이트 패턴의 폭(제2 방향(Y)에 따른 폭)이 감소되어, 유효 게이트 길이(Lg) 또한 감소되는 문제가 있다. 이때 한 쌍의 불순물 영역과 채널 영역 사이의 상대적으로 가까운 거리에 의해, DIBL(drain induced barrier lowering) 현상 등이 발생하여 센스 앰프를 구성하는 트랜지스터들의 문턱 전압이 증가되거나 문턱 전압의 편차가 커지는 문제가 발생한다.
그러나 예시적인 실시예들에 따르면, 제1 게이트 패턴(N12)을 중심으로 제1 불순물 영역(SD1)과 공통 불순물 영역(SDC)이 비대칭 구조로 배치됨에 따라, 제1 게이트 패턴(N12)은 상대적으로 큰 폭(또는 상대적으로 긴 유효 게이트 길이(Lg))를 가질 수 있다. 또한 제1 게이트 패턴(N12)과 공통 불순물 영역(SDC) 사이에 상대적으로 긴 거리가 확보됨에 따라 DIBL 현상에 의한 문턱 전압 감소가 방지될 수 있다. 따라서 예시적인 실시예들에 따른 센스 앰프(70)를 구성하는 트랜지스터들은 상대적으로 낮은 문턱 전압 또는 상대적으로 균일한 문턱 전압을 가질 수 있고, 센스 앰프(70)를 포함하는 집적회로 장치(100)는 우수한 전기적 특성을 가질 수 있다.
도 9는 예시적인 실시예들에 따른 센스 앰프(70A)를 나타내는 레이아웃도이고, 도 10은 도 9의 A1-A1' 선을 따른 단면도이다. 도 9 및 도 10에서, 도 1 내지 도 8에서와 동일한 참조부호는 동일한 구성요소를 가리킨다.
도 9 및 도 10을 참조하면, 제1 게이트 패턴(N12)의 한 쌍의 제1 측벽(NSW1) 중 하나의 제1 측벽(NSW1)에 인접하게 제1 불순물 영역(SD1)이 배치되고, 제1 게이트 패턴(N12)의 한 쌍의 제2 측벽(NSW2) 중 하나의 제2 측벽(NSW2)에 인접하게 공통 불순물 영역(SDC)이 배치된다. 제1 게이트 패턴(N12)의 한 쌍의 제1 측벽(NSW1)중 다른 하나의 제1 측벽(NSW1)과 제1 메인 액티브 영역(AM1A)의 측벽이 서로 정렬될 수 있다. 제1 메인 액티브 영역(AM1A)은 도 6 내지 도 8에 도시된 제1 메인 액티브 영역(AM1)보다 더 작은 제2 방향(Y)으로의 폭을 가질 수 있다.
일반적으로, 제1 NMOS 트랜지스터(N_1)는 한 쌍의 제1 측벽(NSW1)의 양 측에 배치되는 한 쌍의 불순물 영역을 포함하며, 집적회로 장치의 스케일링 다운에 따라 게이트 패턴의 폭(제2 방향(Y)에 따른 폭)이 감소되어, 유효 게이트 길이(Lg) 또한 감소되는 문제가 있다.
그러나 예시적인 실시예들에 따르면, 제1 NMOS 트랜지스터(N_1)는 한 쌍의 제2 측벽(NSW2)의 일 측에 공통 불순물 영역(SDC)이 형성됨에 따라, 제2 방향(Y)으로 제1 게이트 패턴(N12)과 제1 불순물 영역(SD1) 사이의 충분한 거리가 확보될 수 있거나, 제1 게이트 패턴(N12)의 제2 방향(Y)에 따른 폭이 증가될 수 있다. 따라서 따라 DIBL 현상에 의한 문턱 전압 감소가 방지될 수 있다. 따라서 예시적인 실시예들에 따른 센스 앰프(70)를 구성하는 트랜지스터들은 상대적으로 낮은 문턱 전압 또는 상대적으로 균일한 문턱 전압을 가질 수 있다.
도 11은 예시적인 실시예들에 따른 센스 앰프(70B)를 나타내는 레이아웃도이고, 도 12는 도 11의 B1-B1' 선을 따른 단면도이다. 도 13은 도 11의 액티브 영역(AC1)과 제1 게이트 패턴(N12)의 개략적인 레이아웃도이다. 도 11 내지 도 13에서, 도 1 내지 도 10에서와 동일한 참조부호는 동일한 구성요소를 가리킨다.
도 11 내지 도 13을 참조하면, 제1 게이트 패턴(N12)의 한 쌍의 제1 측벽(NSW1) 중 하나의 제1 측벽(NSW1)에 인접하게 제1 불순물 영역(SD1)이 배치되고, 제1 게이트 패턴(N12)의 한 쌍의 제2 측벽(NSW2) 중 하나의 제2 측벽(NSW2)에 인접하게 공통 불순물 영역(SDC)이 배치된다. 제1 게이트 패턴(N12)의 한 쌍의 제1 측벽(NSW1)중 다른 하나의 제1 측벽(NSW1)과 제1 메인 액티브 영역(AM1B)의 측벽이 서로 정렬될 수 있다.
제1 메인 액티브 영역(AM1B)은 도 6 내지 도 8에 도시된 제1 메인 액티브 영역(AM1)보다 더 작은 제1 방향(X)으로의 폭을 가질 수 있고, 연장 액티브 영역(AEB)은 도 6 내지 도 8에 도시된 연장 액티브 영역(AE)보다 긴 제1 방향(X)으로의 폭을 가질 수 있다.
제1 게이트 패턴(N12)과 수직 오버랩되는 제1 메인 액티브 영역(AM1B)의 일부분에 제1 채널 영역(CH1)이 형성되고, 제1 게이트 패턴(N12)과 수직 오버랩되는 연장 액티브 영역(AEB)의 일부분에 제2 채널 영역(CH2)이 형성될 수 있다. 제1 채널 영역(CH1)은 제2 방향(Y)을 따라 제1 폭(w11)을 가지고, 제2 채널 영역(CH2)은 제2 방향(Y)을 따라 제2 폭(w12)을 가지며, 제2 폭(w12)이 제1 폭(w11)보다 더 작을 수 있다. 예를 들어, 제1 폭(w11)은 10 내지 500 nm일 수 있고, 제2 폭(w12)은 5 내지 400 nm일 수 있으나, 이에 한정되는 것은 아니다.
도 13에 예시적으로 도시된 것과 같이, 평면도에서 제1 채널 영역(CH1)과 제2 채널 영역(CH2)의 경계부에 L 형상 또는 역-L 형상을 갖는 단차부(CHS)가 정의될 수 있다. 제1 게이트 패턴(N12)은 단차부(CHS)와 수직 오버랩될 수 있고, 이에 따라 제1 NMOS 트랜지스터(N_1)는 상대적으로 긴 유효 게이트 길이를 가질 수 있다. 예를 들어, 단차부(CHS)는 제2 방향(Y)에 따른 제1 길이(Lg1)와 제1 방향(X)에 따른 제2 길이(Lg2)를 가질 수 있고, 제1 NMOS 트랜지스터(N_1)의 유효 게이트 길이 는 제1 길이(Lg1)와 제2 길이(Lg2)의 합에 대응될 수 있다. 여기에서 제2 길이(Lg)는 제1 게이트 패턴(N12)과 수직 오버랩되는 제2 채널 영역(CH2)의 제1 방향(X)의 폭을 가리킬 수 있고, 제1 길이(Lg)는 제1 채널 영역(CH1)의 제1 폭(w11)과 제2 채널 영역(CH2)의 제2 폭(w12)의 차이를 가리킬 수 있다. 일부 실시예들에서, 제1 NMOS 트랜지스터(N_1)의 유효 게이트 길이는 제1 폭(w11)보다 더 클 수 있다.
도 11에 도시된 것과 같이, 제1 NMOS 트랜지스터(N_1)가 턴온될 때, 제1 불순물 영역(SD1)으로부터 공통 불순물 영역(SDC)까지 L 형상 또는 역-L(inverted-L) 형상을 갖는 캐리어 이동 경로(MD10)가 형성될 수 있고, 캐리어 이동 경로(MD10)를 따라 제1 방향(X) 및 제2 방향(Y)으로 캐리어가 이동할 수 있다. 연장 액티브 영역(AEB)이 상대적으로 큰 폭을 갖도록 형성되므로, 캐리어 이동 경로(MD10)의 길이 또한 증가될 수 있다.
도 14는 예시적인 실시예들에 따른 집적회로 장치(100)의 셀 어레이 영역(MCA)을 나타내는 레이아웃도이고, 도 15는 도 14의 A2-A2' 부분의 단면도이다.
도 14 및 도 15를 참조하면, 셀 어레이 영역(MCA)은 매립형 게이트 셀 어레이 트랜지스터(buried gate cell array transistor, BCAT) 타입의 DRAM 소자를 포함할 수 있다.
기판(110)에는 소자 분리용 트렌치(112T)가 형성되고, 소자 분리용 트렌치(112T) 내에는 소자 분리막(112)이 형성될 수 있다. 소자 분리막(112)에 의해 셀 어레이 영역(MCA)에서는 기판(110)에 복수의 제2 활성 영역(AC2)이 정의될 수 있다.
복수의 제2 활성 영역(AC2)은 각각 X 방향 및 Y 방향에 대하여 사선 방향으로 장축을 가지도록 배치될 수 있다. 복수의 워드라인(WL)이 복수의 제1 활성 영역(AC1)을 가로질러 X 방향을 따라 상호 평행하게 연장될 수 있다. 복수의 워드라인(WL) 위에는 복수의 비트라인(BL)이 Y 방향을 따라 상호 평행하게 연장될 수 있다. 복수의 비트라인(BL)은 다이렉트 콘택(DC)을 통해 복수의 제1 활성 영역(AC1)에 연결될 수 있다.
복수의 비트라인(BL) 중 상호 인접한 2 개의 비트라인(BL) 사이에 복수의 베리드 콘택(BC)이 형성될 수 있다. 복수의 베리드 콘택(BC)은 X 방향 및 Y 방향을 따라 일렬로 배열될 수 있다. 복수의 베리드 콘택(BC) 위에는 복수의 랜딩 패드(LP)가 형성될 수 있다. 복수의 베리드 콘택(BC) 및 복수의 랜딩 패드(LP)는 복수의 비트라인(BL)의 상부에 형성되는 커패시터의 하부 전극(도시 생략)을 제1 활성 영역(AC1)에 연결시키는 역할을 할 수 있다. 복수의 랜딩 패드(LP)는 각각 베리드 콘택(BC)과 일부 오버랩되도록 배치될 수 있다.
셀 어레이 영역(MCA)에서, 기판(110)에는 제1 방향(X)으로 연장되는 복수의 워드라인 트렌치(도시 생략)가 형성되어 있고, 복수의 워드라인 트렌치 내에는 복수의 게이트 유전막(도시 생략), 복수의 워드라인(도시 생략), 및 복수의 캡핑 절연막(도시 생략)이 형성되어 있다. 복수의 워드라인은 도 14에 예시한 복수의 워드라인(WL)에 대응할 수 있다.
셀 어레이 영역(MCA)에서 기판(110) 상에 버퍼막(122)이 형성될 수 있다. 버퍼막(122)은 제1 절연막(122A) 및 제2 절연막(122B)을 포함할 수 있다. 기판(110) 상의 복수의 다이렉트 콘택 홀(DCH) 내에 복수의 다이렉트 콘택(DC)이 형성될 수 있다. 복수의 다이렉트 콘택(DC)은 복수의 제2 활성 영역(AC2)에 연결될 수 있다.
기판(110) 및 복수의 다이렉트 콘택(DC) 위에 복수의 비트라인(BL)이 제2 방향(Y)을 따라 길게 연장될 수 있다. 복수의 비트라인(BL)은 각각 다이렉트 콘택(DC)을 통해 제2 활성 영역(AC2)에 연결될 수 있다. 복수의 비트라인(BL)은 각각 기판(110) 상에 차례로 적층된 하부 도전 패턴(132B), 중간 도전 패턴(134B), 및 상부 도전 패턴(136B)을 포함할 수 있다. 하부 도전 패턴(132B)은 도핑된 폴리실리콘을 포함할 수 있다. 중간 도전 패턴(134B) 및 상부 도전 패턴(136B)은 각각 TiN, TiSiN, W, 텅스텐 실리사이드, 또는 이들의 조합을 포함할 수 있다. 예시적인 실시예들에서, 중간 도전 패턴(134B)은 TiN, TiSiN, 또는 이들의 조합으로 이루어지고, 상부 도전 패턴(136B)은 W을 포함할 수 있다.
복수의 비트라인(BL)은 각각 절연 캡핑 구조물로 덮일 수 있다. 상기 절연 캡핑 구조물은 하부 캡핑 패턴(142B), 절연층 패턴(144), 상부 캡핑 패턴(146), 및 절연 라이너(148)를 포함할 수 있다. 하부 캡핑 패턴(142B), 절연층 패턴(144), 및 상부 캡핑 패턴(146)는 복수의 비트라인(BL) 상에 순차적으로 적층될 수 있고, 절연 라이너(148)는 하부 캡핑 패턴(142B), 절연층 패턴(144), 및 상부 캡핑 패턴(146)의 Y 방향으로 연장되는 2개의 측벽들 중 하나의 측벽 상에 배치될 수 있다.
다이렉트 콘택(DC)은 기판(110)에 형성된 다이렉트 콘택 홀(DCH) 내에 형성되며, 기판(110)의 상면보다 높은 레벨까지 연장될 수 있다. 다이렉트 콘택(DC)의 하측은 절연 라이너(148R)와 다이렉트 콘택 스페이서(154)에 의해 둘러싸일 수 있고, 다이렉트 콘택(DC)의 상측은 후술할 절연 구조물(170)에 의해 둘러싸일 수 있다.
복수의 비트라인(BL) 각각의 사이에는 복수의 도전성 플러그(156) 및 복수의 절연 펜스(도시 생략)가 Y 방향을 따라 일렬로 배치될 수 있다. 복수의 도전성 플러그(156)는 기판(110)에 형성된 리세스 공간(RS)으로부터 수직 방향(Z 방향)을 따라 길게 연장될 수 있다. 복수의 도전성 플러그(156)는 도 14에 예시한 복수의 베리드 콘택(BC)을 구성할 수 있다.
복수의 도전성 플러그(156) 위에는 복수의 금속 실리사이드막(158B) 및 복수의 랜딩 패드(LP)가 형성될 수 있다. 금속 실리사이드막(158B) 및 랜딩 패드(LP)는 도전성 플러그(156)와 수직으로 오버랩되도록 배치될 수 있다. 금속 실리사이드막(158B)은 코발트 실리사이드, 니켈 실리사이드, 또는 망간 실리사이드로 이루어질 수 있다. 복수의 랜딩 패드(LP)는 각각 금속 실리사이드막(158B)을 통해 도전성 플러그(156)에 연결될 수 있다.
복수의 랜딩 패드(LP)는 복수의 비트라인(BL)의 일부와 수직으로 오버랩되도록 상부 캡핑 패턴(146)의 상면의 적어도 일부를 덮을 수 있다. 복수의 랜딩 패드(LP)는 각각 도전성 배리어막(162B) 및 랜딩 패드 도전층(164B)을 포함할 수 있다. 복수의 랜딩 패드(LP)는 평면에서 볼 때 복수의 아일랜드형 패턴 형상을 가질 수 있다.
복수의 랜딩 패드(LP)는 복수의 랜딩 패드(LP) 주위의 절연 공간(170S)을 채우는 절연 구조물(170)에 의해 상호 전기적으로 절연될 수 있다. 절연 구조물(170)은 제1 물질층(172)과 제2 물질층(174)을 포함할 수 있다. 제1 물질층(172)은 비트라인(BL)의 양 측벽과 랜딩 패드(LP)의 측벽을 둘러쌀 수 있고, 제2 물질층(174)은 제1 물질층(172) 상에서 랜딩 패드(LP)를 둘러쌀 수 있다.
도 16은 예시적인 실시예들에 따른 집적회로 장치(200)의 셀 어레이 영역(MCA)를 나타내는 레이아웃도이고, 도 17은 집적회로 장치(200)를 나타내는 사시도이며, 도 18은 도 16의 X1-X1' 선 및 Y1-Y1' 선을 따른 단면도이다.
도 16 내지 도 18을 참조하면, 셀 어레이 영역(MCA)은 수직 채널 트랜지스터(vertical channel transistor, VCT) 타입의 DRAM 소자를 포함할 수 있다. 상기 수직 채널 트랜지스터는, 채널층(230)의 채널 길이가 기판(210)으로부터 수직 방향을 따라 연장되는 구조를 가리킬 수 있다. 셀 어레이 영역(MCA)은 기판(210), 복수의 제1 도전 라인(220), 채널층(230), 게이트 전극(240), 게이트 절연층(250), 및 커패시터 구조물(280)을 포함할 수 있다.
기판(210) 상에는 하부 절연층(212)이 배치될 수 있고, 하부 절연층(212) 상에 복수의 제1 도전 라인(220)이 제1 방향(X)으로 서로 이격되고 제2 방향(Y)으로 연장될 수 있다. 하부 절연층(212) 상에는 복수의 제1 절연 패턴(222)이 복수의 제1 도전 라인(220) 사이의 공간을 채우도록 배치될 수 있다. 복수의 제1 절연 패턴(222)은 제2 방향(Y)으로 연장될 수 있고, 복수의 제1 절연 패턴(222)의 상면은 복수의 제1 도전 라인(220)의 상면과 동일 레벨에 배치될 수 있다. 복수의 제1 도전 라인(220)은 집적회로 장치(200)의 비트라인으로 기능할 수 있다.
예시적인 실시예들에서, 복수의 제1 도전 라인(220)은 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 복수의 제1 도전 라인(220)은 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 복수의 제1 도전 라인(220)은 전술한 물질들의 단일층 또는 다중층을 포함할 수 있다. 예시적인 실시예들에서, 복수의 제1 도전 라인(220)은 2차원 반도체 물질을 포함할 수 있고, 예를 들어, 상기 2차원 반도체 물질은 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다.
채널층(230)은 복수의 제1 도전 라인(220) 상에서 제1 방향(X) 및 제2 방향(Y)으로 이격되어 배치되는 매트릭스 형태로 배열될 수 있다. 채널층(230)은 제1 방향(X)에 따른 제1 폭과 제3 방향(Z 방향)에 따른 제1 높이를 가질 수 있고, 제1 높이가 제1 폭보다 더 클 수 있다. 예를 들어, 상기 제1 높이는 상기 제1 폭의 약 2 내지 10배일 수 있으나, 이에 한정되는 것은 아니다. 채널층(230)의 바닥부는 제1 소스/드레인 영역(도시 생략)으로 기능하고, 채널층(230)의 상부(upper portion)는 제2 소스/드레인 영역(도시 생략)으로 기능하며, 상기 제1 및 제2 소스/드레인 영역 사이의 상기 채널층(230)의 일부분은 채널 영역(도시 생략)으로 기능할 수 있다.
예시적인 실시예들에서, 채널층(230)은 산화물 반도체를 포함할 수 있고, 예를 들어, 상기 산화물 반도체는 InxGayZnzO, InxGaySizO, InxSnyZnzO, InxZnyO, ZnxO, ZnxSnyO, ZnxOyN, ZrxZnySnzO, SnxO, HfxInyZnzO, GaxZnySnzO, AlxZnySnzO, YbxGayZnzO, InxGayO 또는 이들의 조합을 포함할 수 있다. 채널층(230)은 상기 산화물 반도체의 단일층 또는 다중층을 포함할 수 있다. 일부 예시들에서, 채널층(230)은 실리콘의 밴드갭 에너지보다 더 큰 밴드갭 에너지를 가질 수 있다. 예를 들어, 채널층(230)은 약 1.5 eV 내지 5.6 eV의 밴드갭 에너지를 가질 수 있다. 예를 들어, 채널층(230)은 약 2.0 eV 내지 4.0 eV의 밴드갭 에너지를 가질 때 최적의 채널 성능을 가질 수 있다. 예를 들어, 채널층(230)은 다결정 또는 비정질일 수 있으나, 이에 한정되는 것은 아니다. 예시적인 실시예들에서, 채널층(230)은 2차원 반도체 물질을 포함할 수 있고, 예를 들어, 상기 2차원 반도체 물질은 그래핀(graphene), 탄소 나노튜브(carbon nanotube) 또는 이들의 조합을 포함할 수 있다.
게이트 전극(240)은 채널층(230)의 양 측벽 상에서 제1 방향(X)으로 연장될 수 있다. 게이트 전극(240)은 채널층(230)의 제1 측벽과 마주보는 제1 서브 게이트 전극(240P1)과, 채널층(230)의 제1 측벽에 반대되는 제2 측벽과 마주보는 제2 서브 게이트 전극(240P2)을 포함할 수 있다. 제1 서브 게이트 전극(240P1)과 제2 서브 게이트 전극(240P2) 사이에 하나의 채널층(230)이 배치됨에 따라 집적회로 장치(200)는 듀얼 게이트 트랜지스터 구조를 가질 수 있다. 그러나, 본 발명의 기술적 사상이 이에 한정되는 것은 아니며, 제2 서브 게이트 전극(240P2)이 생략되고 채널층(230)의 제1 측벽과 마주보는 제1 서브 게이트 전극(240P1)만이 형성되어 싱글 게이트 트랜지스터 구조가 구현될 수도 있다.
게이트 전극(240)은 도핑된 폴리실리콘, 금속, 도전성 금속 질화물, 도전성 금속 실리사이드, 도전성 금속 산화물, 또는 이들의 조합을 포함할 수 있다. 예를 들면, 게이트 전극(240)은 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
게이트 절연층(250)은 채널층(230)의 측벽을 둘러싸며, 채널층(230)과 게이트 전극(240) 사이에 개재될 수 있다. 예시적인 실시예들에서, 게이트 절연층(250)은 실리콘 산화막, 실리콘 산질화막, 실리콘 산화막보다 높은 유전 상수를 가지는 고유전막, 또는 이들의 조합으로 이루어질 수 있다. 상기 고유전막은 금속 산화물 또는 금속 산화질화물로 이루어질 수 있다. 예를 들면, 게이트 절연층(250)으로서 사용 가능한 고유전막은 HfO2, HfSiO, HfSiON, HfTaO, HfTiO, HfZrO, ZrO2, Al2O3, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다.
복수의 제1 절연 패턴(222) 상에는 복수의 제2 절연 패턴(232)이 제2 방향(Y)을 따라 연장될 수 있고, 복수의 제2 절연 패턴(232) 중 인접한 2개의 제2 절연 패턴(232) 사이에 채널층(230)이 배치될 수 있다. 또한 인접한 2개의 제2 절연 패턴(232) 사이에서, 2개의 인접한 채널층(230) 사이의 공간에 제1 매립층(234) 및 제2 매립층(236)이 배치될 수 있다. 제1 매립층(234)은 2개의 인접한 채널층(230) 사이의 공간의 바닥부에 배치되고, 제2 매립층(236)은 제1 매립층(234) 상에서 2개의 인접한 채널층(230) 사이의 공간의 나머지를 채우도록 형성될 수 있다. 제2 매립층(236)의 상면은 채널층(230)의 상면과 동일한 레벨에 배치되며, 제2 매립층(236)은 게이트 전극(240)의 상면을 덮을 수 있다. 이와는 달리, 복수의 제2 절연 패턴(232)이 복수의 제1 절연 패턴(222)과 연속적인 물질층으로 형성되거나, 제2 매립층(236)이 제1 매립층(234)과 연속적인 물질층으로 형성될 수도 있다.
채널층(230) 상에는 커패시터 콘택(260)이 배치될 수 있다. 커패시터 콘택(260)은 채널층(230)과 수직 오버랩되도록 배치되고, 제1 방향(X) 및 제2 방향(Y)으로 이격되어 배치되는 매트릭스 형태로 배열될 수 있다. 커패시터 콘택(260)은 도핑된 폴리실리콘, Al, Cu, Ti, Ta, Ru, W, Mo, Pt, Ni, Co, TiN, TaN, WN, NbN, TiAl, TiAlN, TiSi, TiSiN, TaSi, TaSiN, RuTiN, NiSi, CoSi, IrOx, RuOx, 또는 이들의 조합으로 이루어질 수 있으나, 이에 한정되는 것은 아니다. 상부 절연층(262)은 복수의 제2 절연 패턴(232)과 제2 매립층(236) 상에서 커패시터 콘택(260)의 측벽을 둘러쌀 수 있다.
상부 절연층(262) 상에는 식각 정지막(270)이 배치되고, 식각 정지막(270)상에 커패시터 구조물(280)이 배치될 수 있다. 커패시터 구조물(280)은 하부 전극(282), 커패시터 유전층(284), 및 상부 전극(286)을 포함할 수 있다.
하부 전극(282)은 식각 정지막(270)을 관통하여 커패시터 콘택(260)의 상면에 전기적으로 연결될 수 있다. 하부 전극(282)은 제3 방향(Z 방향)으로 연장되는 필라 타입으로 형성될 수 있으나, 이에 한정되는 것은 아니다. 예시적인 실시예들에서, 하부 전극(282)은 커패시터 콘택(260)과 수직 오버랩되도록 배치되고, 제1 방향(X) 및 제2 방향(Y)으로 이격되어 배치되는 매트릭스 형태로 배열될 수 있다. 이와는 달리, 커패시터 콘택(260)과 하부 전극(282) 사이에 랜딩 패드(도시 생략)가 더 배치되어 하부 전극(282)은 육각형 형상으로 배열될 수도 있다.
도 19는 예시적인 실시예들에 따른 집적회로 장치(200A)의 셀 어레이 영역(MCA)을 나타내는 레이아웃도이고, 도 20은 집적회로 장치(200A)를 나타내는 사시도이다.
도 19 및 도 20을 참조하면, 셀 어레이 영역(MCA)은 수직 채널 트랜지스터(VCT) 타입의 DRAM 소자를 포함할 수 있다. 셀 어레이 영역(MCA)은 기판(210A), 복수의 제1 도전 라인(220A), 채널 구조물(230A), 콘택 게이트 전극(240A), 복수의 제2 도전 라인(242A), 및 커패시터 구조물(280)을 포함할 수 있다.
기판(210A)에는 제1 소자 분리막(212A) 및 제2 소자 분리막(214A)에 의해 복수의 활성 영역(AC)이 정의될 수 있다. 채널 구조물(230A)은 각각의 활성 영역(AC) 내에 배치될 수 있으며, 채널 구조물(230A)은 각각 수직 방향으로 연장되는 제1 활성 필라(230A1) 및 제2 활성 필라(230A2)와, 제1 활성 필라(230A1)의 바닥부와 제2 활성 필라(230A2)의 바닥부에 연결되는 연결부(230L)를 포함할 수 있다. 연결부(230L) 내에 제1 불순물 영역(230S1)이 배치될 수 있고, 제1 및 제2 활성 필라(230A1, 230A2)의 상측에 제2 불순물 영역(230S2)이 배치될 수 있다. 제1 활성 필라(230A1) 및 제2 활성 필라(230A2)는 각각 독립적인 단위 메모리 셀을 구성할 수 있다.
복수의 제1 도전 라인(220A)은 복수의 활성 영역(AC) 각각과 교차하는 방향으로 연장될 수 있고, 예를 들어 제2 방향(Y)으로 연장될 수 있다. 복수의 제1 도전 라인(220A) 중 하나의 제1 도전 라인(220A)은 제1 활성 필라(230A1) 및 제2 활성 필라(230A2) 사이에서 연결부(230L) 상에 배치될 수 있고, 상기 하나의 제1 도전 라인(220A)은 제1 불순물 영역(230S1) 상에 배치될 수 있다. 상기 하나의 제1 도전 라인(220A)에 인접한 다른 하나의 제1 도전 라인(220A)은 두 개의 채널 구조물(230A) 사이에 배치될 수 있다. 복수의 제1 도전 라인(220A) 중 하나의 제1 도전 라인(220A)은, 상기 하나의 제1 도전 라인(220A) 양 측에 배치되는 제1 활성 필라(230A1)와 제2 활성 필라(230A2)가 구성하는 2개의 단위 메모리 셀들에 포함되는 공통 비트라인으로 기능할 수 있다.
제2 방향(Y)으로 인접한 2개의 채널 구조물(230A) 사이에는 하나의 콘택 게이트 전극(240A)이 배치될 수 있다. 예를 들어, 하나의 채널 구조물(230A)에 포함되는 제1 활성 필라(230A1)와 이에 인접한 채널 구조물(230A)의 제2 활성 필라(230A2) 사이에는 콘택 게이트 전극(240A)이 배치될 수 있고, 하나의 콘택 게이트 전극(240)은 그 양 측벽 상에 배치되는 제1 활성 필라(230A1)와 제2 활성 필라(230A2)에 의해 공유될 수 있다. 콘택 게이트 전극(240A)과 제1 활성 필라(230A1) 사이 및 콘택 게이트 전극(240A)과 제2 활성 필라(230A2) 사이에는 게이트 절연층(250A)이 배치될 수 있다. 복수의 제2 도전 라인(242A)은 콘택 게이트 전극(240A)의 상면 상에서 제1 방향(X)으로 연장될 수 있다. 복수의 제2 도전 라인(242A)은 집적회로 장치(200A)의 워드라인으로 기능할 수 있다.
채널 구조물(230A) 상에는 커패시터 콘택(260A)이 배치될 수 있다. 커패시터 콘택(260A)은 제2 불순물 영역(230S2) 상에 배치될 수 있고, 커패시터 콘택(260A) 상에 커패시터 구조물(280)이 배치될 수 있다.
이상에서와 같이 도면과 명세서에서 예시적인 실시예들이 개시되었다. 본 명세서에서 특정한 용어를 사용하여 실시예들을 설명되었으나, 이는 단지 본 개시의 기술적 사상을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 개시의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 개시의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
100: 집적회로 장치 70: 센스 앰프
N_1: 제1 NMOS 트랜지스터 P_1: 제1 PMOS 트랜지스터
OC1: 제1 오프셋 제거 트랜지스터 N12: 제1 게이트 패턴
OC12: 제1 오프셋 제거 게이트 패턴
SDC: 공통 불순물 영역 COC: 공통 콘택

Claims (10)

  1. 비트라인의 전압 변화를 감지하는 센스 앰프를 포함하며,
    상기 센스 앰프는,
    상기 비트라인과 상보 비트라인에 연결되고, 제어 신호에 응답하여 상기 비트라인의 전압 변화를 감지하고, 감지된 전압 변화를 기반으로 센싱 비트라인과 상보 센싱 비트라인의 전압을 조절하고, 제1 PMOS 트랜지스터 및 제1 NMOS 트랜지스터를 포함하는, 센스 앰프부;
    오프셋 제거 신호에 응답하여 상기 비트라인과 상기 상보 센싱 비트라인을 연결시키며, 상기 제1 NMOS 트랜지스터와 상기 제1 PMOS 트랜지스터 사이에 배치되는 제1 오프셋 제거 트랜지스터를 포함하는, 제1 오프셋 제거부를 포함하고,
    상기 제1 오프셋 제거 트랜지스터는 상기 제1 NMOS 트랜지스터와 공통 불순물 영역을 공유하는 것을 특징으로 하는 집적회로 장치.
  2. 제1항에 있어서,
    제1 액티브 영역이 정의된 기판을 더 포함하고,
    상기 제1 액티브 영역은 제1 메인 액티브 영역과, 제2 메인 액티브 영역, 및 상기 제1 메인 액티브 영역과 상기 제2 메인 액티브 영역과의 사이에 배치되는 연장 액티브 영역을 포함하고,
    상기 제1 NMOS 트랜지스터는 상기 제1 메인 액티브 영역 상에 배치되고,
    상기 제1 오프셋 제거 트랜지스터는 상기 제2 메인 액티브 영역 상에 배치되는 것을 특징으로 하는 집적회로 장치.
  3. 제2항에 있어서,
    상기 제1 NMOS 트랜지스터는,
    상기 제1 메인 액티브 영역 상에 배치되며, 상기 기판의 상면에 평행한 제1 방향을 따라 연장되는 한 쌍의 제1 측벽과 상기 기판의 상면에 평행한 제2 방향으로 연장되는 한 쌍의 제2 측벽을 포함하는, 제1 게이트 패턴;
    상기 기판의 상측에 배치되고, 상기 제1 게이트 패턴의 상기 한 쌍의 제1 측벽 중 하나의 제1 측벽에 인접하게 배치되는 제1 불순물 영역; 및
    상기 기판의 상측에 배치되고, 상기 제1 게이트 패턴의 상기 한 쌍의 제2 측벽 중 하나의 제2 측벽에 인접하게 배치되는 상기 공통 불순물 영역;을 포함하는 것을 특징으로 하는 집적회로 장치.
  4. 제3항에 있어서,
    상기 제1 오프셋 제거 트랜지스터는,
    상기 제2 메인 액티브 영역 상에 배치되며, 상기 제2 방향으로 연장되는 한 쌍의 제1 측벽을 포함하는 제1 오프셋 제거 게이트 패턴;
    상기 제1 오프셋 제거 게이트 패턴의 상기 한 쌍의 제1 측벽 중 하나의 제1 측벽에 인접하게 배치되는 상기 공통 불순물 영역;
    상기 제1 오프셋 제거 게이트 패턴의 상기 한 쌍의 제1 측벽 중 다른 하나의 제1 측벽에 인접하게 배치되는 제2 불순물 영역을 포함하는 것을 특징으로 하는 집적회로 장치.
  5. 제4항에 있어서,
    상기 센스 앰프는,
    상기 제1 불순물 영역 상에 배치되는 제1 콘택;
    상기 공통 불순물 영역 상에 배치되는 공통 콘택;
    상기 제2 불순물 영역 상에 배치되는 제2 콘택을 더 포함하는 것을 특징으로 하는 집적회로 장치.
  6. 제5항에 있어서,
    상기 공통 불순물 영역은 상기 제2 메인 액티브 영역의 일부분 내에 배치되고,
    상기 제1 콘택은 상기 제1 게이트 패턴의 상기 한 쌍의 제1 측벽 중 상기 하나의 제1 측벽에 인접하게 배치되고,
    상기 공통 콘택은 상기 제1 게이트 패턴의 상기 한 쌍의 제2 측벽 중 상기 하나의 제2 측벽에 인접하게 배치되는 것을 특징으로 하는 집적회로 장치.
  7. 제4항에 있어서,
    상기 제1 액티브 영역은 상기 제1 게이트 패턴과 오버랩되는 채널 영역을 포함하고,
    상기 채널 영역은,
    상기 제2 방향을 따라 제1 폭을 갖는 제1 채널 영역과,
    상기 제2 방향을 따라 상기 제1 폭보다 더 작은 제2 폭을 갖는 제2 채널 영역을 포함하고,
    평면도에서, 상기 제1 채널 영역과 상기 제2 채널 영역의 경계부에 L 형상을 갖는 단차부가 정의되는 것을 특징으로 하는 집적회로 장치.
  8. 제7항에 있어서,
    상기 단차부의 상기 제1 방향을 따른 길이와 상기 제2 방향을 따른 길이의 총합은 상기 제1 폭보다 더 큰 것을 특징으로 하는 집적회로 장치.
  9. 제1항에 있어서,
    상기 센스 앰프부는 제2 PMOS 트랜지스터와 제2 NMOS 트랜지스터를 더 포함하고,
    상기 제1 PMOS 트랜지스터는 상기 제1 제어 신호와 상기 상보 센싱 비트라인 사이에 연결되고, 상기 센싱 비트라인에 상기 제1 PMOS 트랜지스터의 게이트 패턴이 연결되며,
    상기 제2 PMOS 트랜지스터는 상기 제1 제어 신호와 상기 센싱 비트라인 사이에 연결되고, 상기 상보 센싱 비트라인에 상기 제2 PMOS 트랜지스터의 게이트 패턴이 연결되며,
    상기 제1 NMOS 트랜지스터는 상기 제2 제어 신호와 상기 상보 센싱 비트라인 사이에 연결되고, 상기 비트라인에 상기 제1 NMOS 트랜지스터의 상기 제1 게이트 패턴이 연결되며,
    상기 제2 NMOS 트랜지스터는 상기 제2 제어 신호와 상기 센싱 비트라인 사이에 연결되고 상기 상보 비트라인에 상기 제2 NMOS 트랜지스터의 게이트 패턴이 연결되는 것을 특징으로 하는 집적회로 장치.
  10. 비트라인의 전압 변화를 감지하는 센스 앰프를 포함하며,
    상기 센스 앰프는,
    상기 비트라인과 상보 비트라인에 연결되고, 제어 신호에 응답하여 상기 비트라인의 전압 변화를 감지하고, 감지된 전압 변화를 기반으로 센싱 비트라인과 상보 센싱 비트라인의 전압을 조절하고, 제1 NMOS 트랜지스터를 포함하는, 센스 앰프부; 및
    오프셋 제거 신호에 응답하여 상기 비트라인과 상기 상보 센싱 비트라인을 연결시키며, 상기 제1 NMOS 트랜지스터에 인접하게 배치되는 제1 오프셋 제거 트랜지스터를 포함하는, 제1 오프셋 제거부를 포함하고,
    상기 제1 NMOS 트랜지스터는,
    기판의 제1 액티브 영역 상에 배치되며, 상기 기판의 상면에 평행한 제1 방향을 따라 연장되는 한 쌍의 제1 측벽과 상기 기판의 상면에 평행한 제2 방향으로 연장되는 한 쌍의 제2 측벽을 포함하는, 제1 게이트 패턴;
    상기 기판의 상측에 배치되고, 상기 제1 게이트 패턴의 상기 한 쌍의 제1 측벽 중 하나의 제1 측벽에 인접하게 배치되는 제1 불순물 영역; 및
    상기 기판의 상측에 배치되고, 상기 제1 게이트 패턴의 상기 한 쌍의 제2 측벽 중 하나의 제2 측벽에 인접하게 배치되는 공통 불순물 영역;을 포함하는 것을 특징으로 하는 집적회로 장치.
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