JP3384896B2 - 半導体装置およびその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関し、より特定的には、導電層と半導体基板
との接続部分における構成およびその製造方法に関する
ものである。

【０００２】

【従来の技術】まず従来の半導体装置の構成について説
明する。

【０００３】図３４は、従来の半導体装置の構成を概略
的に示す断面図である。図３４を参照して、ｐ型シリコ
ン基板４０１の表面には、素子分離酸化膜４０３が形成
されている。この素子分離酸化膜４０３の下面に接する
ようにｐ型シリコン基板４０１には素子分離不純物領域
４０５が形成されている。またｐ型シリコン基板４０１
の素子分離酸化膜４０３によって分離された領域にはｎ
ＭＯＳ（Metal Oxide Semiconductor)トランジスタ４１
０が形成されている。

【０００４】このｎＭＯＳトランジスタ４１０は、１対
のｎ型ソース／ドレイン領域４０７、４０７と、ゲート
酸化膜４０９と、ゲート電極層４１１とを有している。
１対のｎ型ソース／ドレイン領域４０７、４０７は、ｐ
型シリコン基板４０１の表面に互いに所定の距離を隔て
て形成されている。ゲート電極層４１１は、この１対の
ｎ型ソース／ドレイン領域４０７、４０７に挟まれる領
域上にゲート酸化膜４０９を介在して形成されている。

【０００５】なお、ゲート電極層４１１の上部表面およ
び側面を覆うように絶縁層４３１が形成されている。

【０００６】ｎＭＯＳトランジスタ４１０を覆うように
ｐ型シリコン基板４０１の表面全面に第１の層間絶縁層
４１５が形成されている。この第１の層間絶縁層４１５
の所定領域上には、並走するように複数本のビット線配
線４１７が形成されている。このビット線配線４１７を
覆うように第２の層間絶縁層４１９が形成されている。
この第１および第２の層間絶縁層４１５、４１９には、
並走する１対のビット線配線４１７、４１７間を通過
し、ｎ型ソース／ドレイン領域４０７の一部表面に達す
るコンタクトホール４２１が形成されている。このコン
タクトホール４２１を介在してｎ型ソース／ドレイン領
域４０７に電気的に接続されるようにキャパシタ４３０
が形成されている。

【０００７】キャパシタ４３０は、ストレージノード
（下部電極）４２５と、キャパシタ誘電膜４２７と、セ
ルプレート（上部電極）４２９とを有している。ストレ
ージノード４２５は、コンタクトホール４２１を通じて
ｎ型ソース／ドレイン領域４０７に接しており、かつ第
２の層間絶縁層４１９上に延在するように形成されてい
る。キャパシタ誘電膜４２７を介在してこのストレージ
ノード４２５を覆うようにセルプレート４２９が形成さ
れている。

【０００８】このｎＭＯＳトランジスタ４１０とキャパ
シタ４３０とによりＤＲＡＭ（Dynamic Random Access
Memory）のメモリセルが構成されている。

【０００９】なお、素子分離酸化膜４０３は、通常のＬ
ＯＣＯＳ(Local Oxidation of Silicon)法により形成さ
れている。

【００１０】従来の半導体装置においては、素子分離酸
化膜４０３がＬＯＣＯＳ法により形成されている。この
形成時においては、素子分離酸化膜４０３の端部が素子
領域内にまで延びる、いわゆるバーズビークの発生する
ことが一般的に知られている。

【００１１】また、素子が微細化されてくると、写真製
版工程時における重ね合わせ誤差やパターンの寸法誤差
が、パターンの寸法に比較して相対的に大きくなる。特
に、設計上の仕様寸法が１．０μｍ以下のような場合に
はそれが顕著である。このため、コンタクトホール４２
１形成時の重ね合わせ誤差などにより、素子領域内にま
で延びてきた素子分離酸化膜４０３の端部がコンタクト
ホール４２１によって削り落とされる場合が生ずる。

【００１２】またｎ型ソース／ドレイン領域４０７は通
常、コンタクトホール４２１形成前に素子分離酸化膜４
０３をマスクとして自己整合的に不純物注入することで
形成されている。それゆえ、コンタクトホール４２１が
素子分離酸化膜４０３の端部を削るように形成された場
合には、ｎ型ソース／ドレイン領域４０７と素子分離不
純物領域４０５との間のｐ型シリコン基板４０１の領域
Ｓがコンタクトホール４２１から露出することになる。

【００１３】このため、ストレージノード４２５は、ｎ
型ソース／ドレイン領域４０７のみならずｐ型シリコン
基板４０１とも接することになる。つまり、ストレージ
ノード４２５によって、ｎ型ソース／ドレイン領域４０
７とｐ型シリコン基板４０１とが短絡してしまい、ｎＭ
ＯＳトランジスタ４１０が破壊された状態となってしま
う。したがって、この状態では半導体装置を動作させて
も、キャパシタ４３０に電荷が蓄積されなくなってしま
い、正常に動作させることができなくなる。

【００１４】このｎ型ソース／ドレイン領域４０７とｐ
型シリコン基板４０１との短絡を防止する技術は、たと
えば米国特許公報５，２０８，４０７号に示されてい
る。この文献には、コンタクトホール４２１の形成後、
コンタクトホール４２１を通じて不純物を注入すること
により、コンタクトホール４２１の底壁を覆うように不
純物領域を形成する方法が示されている。

【００１５】図３５は、上記文献に示された方法を図３
４に示す従来の半導体装置に適用させた場合の構成を示
す概略断面図である。図３５を参照して、上記文献に示
された方法を用いることによって、コンタクトホール４
２１の底壁を覆うようにｎ型の不純物領域４１３を形成
することができる。このようなｎ型不純物領域４１３を
形成したことにより、ストレージノード４２５がｎ型ソ
ース／ドレイン領域４０７とｐ型シリコン基板４０１と
を短絡することは防止される。それゆえ、このｎ型不純
物領域４１３が形成された半導体装置は正常に動作する
ことになる。

【００１６】なお、この半導体装置の各部の不純物濃度
は図３６、図３７に示すようになっている。

【００１７】図３６と図３７とは、図３５のＡ₄ −Ａ₄
線とＢ₄ −Ｂ₄ 線とに沿う各部の不純物濃度分布を示す
グラフである。

【００１８】図３５〜図３７を参照して、ｎ型ソース／
ドレイン領域４０７には、砒素（Ａｓ）が１×１０¹⁸〜
１×１０¹⁹ｃｍ^-3の濃度でで導入されており、ｎ型不純
物領域４１３には、リン（Ｐ）が１×１０¹⁸〜１×１０
¹⁹ｃｍ^-3の濃度で導入されている。またｐ型シリコン基
板４０１には、ボロン（Ｂ）が１×１０¹⁴〜１×１０ ¹⁵
ｃｍ^-3の濃度で導入されており、素子分離不純物領域４
０５にはボロンが１×１０¹⁷〜１×１０¹⁸ｃｍ^-3の濃度
で導入されている。

【００１９】なお、これ以外の構成については、図３４
に示す構成とほぼ同様であるため、同一の構成部材につ
いては同一の符号を付し、その説明を省略する。

【００２０】

【発明が解決しようとする課題】上述のような従来の半
導体装置では、狭チャネル効果を防止しようとすると、
接合リーク電流が増大してしまうという問題点があっ
た。以下、そのことについて詳細に説明する。

【００２１】図３５に示す従来の半導体装置では、隣接
する素子間の電気的分離の効果を高めるべく、素子分離
不純物領域４０５が設けられている。この素子分離不純
物領域４０５は、素子領域側へ過度に延在しないように
設けられている。これは、素子分離不純物領域４０５の
不純物が素子領域側へ拡散することによるトランジスタ
の狭チャネル効果を防止するためである。このため、素
子分離不純物領域４０５とｎ型不純物領域４１３との間
の領域Ｓには、比較的不純物濃度の低いｐ型シリコン基
板４０１が分布することになる。

【００２２】また、狭チャネル効果を防止する有効な方
法として、Nishihara et al., IEDM'88 Tech. Digest.
pp.100-103 (1988) などに示されるレトログレードウェ
ルを形成する方法がある。しかし、レトログレードウェ
ルを形成した場合には、図３５に示す構成よりも、ｎ型
不純物領域４１３とレトログレードウェルとの間の領域
Ｓは広くなる。

【００２３】またＬＯＣＯＳ法によって素子分離酸化膜
４０３を形成する場合には、素子分離酸化膜４０３の端
部下側に最も応力がかかる。それゆえ、素子分離酸化膜
４０３の端部下側には結晶欠陥５０が集中的に発生する
ことが知られている。このため、従来の半導体装置で
は、この結晶欠陥５０が素子分離不純物領域４０５とｎ
型不純物領域４１３との間の領域Ｓに多数分布すること
になる。

【００２４】従来の半導体装置の動作時には、ｎ型不純
物領域４０７、４１３とｐ型シリコン基板４０１との間
に電圧が印加される。これにより、ｎ型不純物領域４０
７、４１３とｐ型シリコン基板４０１とにより構成され
るｐｎ接合部には空乏層４０８が生ずる。この空乏層４
０８は、ｐ型シリコン基板４０１の不純物濃度が上述し
たように比較的低く設定されているため、特にｐ型シリ
コン基板４０１側へ広く広がる。このため、素子分離不
純物領域４０５とｎ型不純物領域４１３との間の領域Ｓ
に分布している結晶欠陥５０は、この空乏層４０８内に
取込まれることになる。

【００２５】一般に、空乏層中に結晶欠陥が存在する
と、その結晶欠陥においてキャリアが発生し、接合リー
ク電流の発生の原因となることが知られている。このた
め、空乏層４０８中に取込まれた結晶欠陥５０によって
接合リーク電流が生じ、キャリアの電荷保持特性が低下
する。このようにキャパシタの電荷が保持し難くなるた
め、ＤＲＡＭの場合には、メモリセルの記憶内容の書換
サイクルも短くせざるを得ず、リフレッシュ特性の劣化
につながる。また、α粒子の照射により生ずる電子−正
孔対をキャパシタの蓄積電荷と相殺させるソフトエラー
耐性の劣化にもつながる。

【００２６】それゆえ、本発明の一の目的は、狭チャネ
ル効果を防止しつつ接合リーク電流の発生を防止し、リ
フレッシュ特性やソフトエラー耐性を良好にすることで
ある。

【００２７】また本発明の他の目的は、写真製版時にお
ける重ね合わせ誤差やパターン寸法誤差による導電層間
のショートを防止することである。

【００２８】また本発明のさらに他の目的は、接合リー
ク電流の発生を防止するとともに接合耐圧を向上するこ
とである。

【００２９】

【課題を解決するための手段】請求項１に記載の半導体
装置は、第１導電型の半導体基板と、素子分離絶縁層
と、第１導電型の素子分離用不純物領域と、第２導電型
の第１不純物領域と、絶縁層と、第２導電型の第２不純
物領域と、側壁絶縁層と、導電層とを備えている。半導
体基板は、主表面を有し、かつ第１の不純物濃度を有し
ている。素子分離絶縁層は、半導体基板の主表面に形成
されている。素子分離用不純物領域は、素子分離絶縁層
の下面に接している。第１不純物領域は、半導体基板の
主表面に素子分離用不純物領域と所定領域を挟んで形成
されている。絶縁層は、半導体基板の主表面上に形成さ
れ、かつ第１不純物領域と所定領域との一部表面に達す
る孔を有している。第２不純物領域は、孔の底面に位置
する第１不純物領域と所定領域とを覆うように、かつ素
子分離用不純物領域と接するように形成され、第１の不
純物濃度よりも大きい第２の不純物濃度を有している。
側壁絶縁層は、孔の側壁を覆っている。導電層は、孔を
通じて、第１および第２不純物領域と電気的に接続され
ている。

【００３０】請求項２に記載の半導体装置は、１対の第
２導電層をさらに備えている。絶縁層は第１および第２
の絶縁層を有している。１対の第２導電層は、第１の絶
縁層上に孔を挟んで並走するように形成されている。第
２の絶縁層は、１対の第２導電層を覆うように第１の絶
縁層上に形成されている。

【００３１】請求項３に記載の半導体装置は、孔の底面
において導電層と接する領域を覆うように、かつ第１不
純物領域と電気的に接続するように半導体基板の主表面
に形成された第２導電型の第３不純物領域をさらに備え
ている。第３不純物領域は、第２の不純物濃度よりも大
きい第３の不純物濃度を有している。

【００３２】請求項４に記載の半導体装置は、１対の第
２導電層上に形成されたエッチング停止絶縁層をさらに
備えている。エッチング停止絶縁層は、第１および第２
の絶縁層と被エッチング特性の異なる材料よりなってい
る。第２の絶縁層は、１対の第２導電層およびエッチン
グ停止絶縁層を覆うように形成されている。

【００３３】請求項５に記載の半導体装置の製造方法
は、以下の工程を備えている。まず第１の不純物濃度を
有する第１導電型の半導体基板の主表面に素子分離絶縁
層と、素子分離絶縁層の下面に接する第１導電型の素子
分離用不純物領域とが形成される。そして半導体基板の
主表面に素子分離用不純物領域と所定領域を挟んで第２
導電型の第１不純物領域が形成される。そして第１不純
物領域と所定領域との一部表面に達する孔を有する絶縁
層が半導体基板の主表面上に形成される。そして孔の底
面に位置する第１不純物領域と所定領域とを覆うよう
に、かつ素子分離用不純物領域と接するように、第１の
不純物濃度よりも大きい第２の不純物濃度を有する第２
導電型の第２不純物領域が形成される。そして孔の側壁
を覆うように側壁絶縁層が形成される。そして孔を通じ
て第１および第２不純物領域と電気的に接続される導電
層が形成される。

【００３４】請求項６に記載の半導体装置は、１対の第
２導電層を形成する工程をさらに備えている。絶縁層は
第１の絶縁層と第２の絶縁層とを有している。第１の絶
縁層上に１対の第２導電層が互いに並走するように形成
される。１対の第２導電層上に第２の絶縁層が形成され
る。孔は、１対の第２導電層の間を通って、第１不純物
領域と所定領域との一部表面に達するように形成され
る。

【００３５】請求項７に記載の半導体装置の製造方法
は、側壁に側壁絶縁層が形成された孔を通じてイオンを
導入することにより、第１不純物領域と接するように半
導体基板の主表面に第２の不純物濃度よりも大きい第３
の不純物濃度を有する第２導電型の第３不純物領域を形
成する工程をさらに備えている。第３不純物領域に接す
るように導電層が形成される。

【００３６】請求項８に記載の半導体装置の製造方法
は、１対の第２導電層上に、第１および第２の絶縁層と
被エッチング特性の異なる材料よりなるエッチング停止
絶縁層を形成する工程をさらに備えている。第２の絶縁
層は、第２導電層およびエッチング停止絶縁層上に形成
される。

【００３７】

【作用】請求項１に記載の半導体装置および請求項５に
記載のその製造方法では、ソース／ドレイン領域となる
第１不純物領域と接する第２不純物領域が、素子分離用
不純物領域に接するよう形成されている。このため、こ
の第２不純物領域と素子分離用不純物領域との間に比較
的不純物濃度の低い半導体基板の領域が分布することは
ない。よって、第２不純物領域と素子分離用不純物領域
とにより構成されるｐｎ接合部の空乏層が、その動作時
に素子分離用不純物領域側へ大きく広がることが抑制さ
れる。したがって、空乏層内に結晶欠陥が存在すること
により生ずるリーク電流が低減される。

【００３８】またＤＲＡＭにおいては、リーク電流を低
減できるため、キャパシタの電荷保持特性が良好とな
る。したがって、リフレッシュ特性やソフトエラー耐性
を良好とすることができる。

【００３９】また、素子分離用不純物領域が逆導電型の
第２不純物領域と接しているため、素子分離用不純物領
域の素子形成領域内への拡散も抑制され、狭チャネル効
果を防止することができる。

【００４０】請求項２に記載の半導体装置および請求項
６に記載のその製造方法では、孔は、互いに並走する１
対の第２導電層の間を通過するように形成されている。
このため、孔の形成のための写真製版時におけるマスク
の重ね合わせ誤差やパターンの寸法誤差により、孔がず
れて形成される場合がある。このような場合には、孔の
側壁から第２導電層の側壁が露出してしまい、その後に
孔を埋込むように形成されるストレージノードなどの導
電層と第２導電層とが短絡する恐れがある。しかし、こ
の半導体装置では、孔の側壁を覆うように側壁絶縁層が
形成される。このため、仮に孔の側壁から第２導電層の
側壁が露出しても、その側壁はこの側壁絶縁層により覆
われる。それゆえ、この側壁絶縁層形成後に形成される
導電層が第２導電層と短絡することは防止される。

【００４１】請求項３に記載の半導体装置および請求項
７に記載のその製造方法では、導電層と半導体基板とが
接する領域には、比較的不純物濃度の大きい第３不純物
領域が形成されている。このため、導電層とソース／ド
レイン領域となる第１不純物領域との接触抵抗は低減さ
れる。

【００４２】また、この第３不純物領域を設けたため、
第２不純物領域の濃度を比較的低く設定することができ
る。よって、第２不純物領域と素子分離用不純物領域と
の接合部における接合耐圧を向上させることができる。
したがって、導電層との接触抵抗を低減できるとともに
接合耐圧を向上させることができる。

【００４３】請求項４に記載の半導体装置および請求項
８に記載のその製造方法では、第２導電層上にエッチン
グ停止絶縁層が設けられている。このエッチング停止絶
縁層は絶縁層と被エッチング特性の異なる材料よりなっ
ている。このため、絶縁層をエッチングして孔を形成す
る場合、エッチング停止絶縁層はほとんどエッチングさ
れない。よって、マスクの重ね合わせ誤差などにより孔
が第２導電層の上方に形成された場合でも、エッチング
停止絶縁層に覆われた導電層の上部表面が孔から露出す
ることは防止される。したがって、この孔を通じて下層
と接するように形成される導電層が、第２導電層と短絡
することは防止される。

【００４４】

【実施例】以下、本発明の実施例を図に基づいて説明す
る。

【００４５】実施例１ 図１は、本発明の実施例１における半導体装置の構成を
概略的に示す断面図である。図１を参照して、ｐ型シリ
コン基板１の表面を分離するように素子分離酸化膜３が
形成されている。この素子分離酸化膜３の下面に接する
ようにｐ型シリコン基板１には素子分離不純物領域５が
形成されている。ｐ型シリコン基板１の素子分離酸化膜
３によって分離された領域にはｎＭＯＳトランジスタ１
０が形成されている。

【００４６】ｎＭＯＳトランジスタ１０は、１対のｎ型
ソース／ドレイン領域７、７と、ゲート酸化膜９と、ゲ
ート電極層１１とを有している。１対のｎ型ソース／ド
レイン領域７、７は、ｐ型シリコン基板１の表面に互い
に所定の距離を隔てて形成されている。ゲート電極層１
１は、この１対のｎ型ソース／ドレイン領域７、７に挟
まれる領域上にゲート酸化膜９を介在して形成されてい
る。なお、ゲート電極層１１の側面および上部表面を覆
うように絶縁層３１が形成されている。

【００４７】このｎＭＯＳトランジスタ１０を覆うよう
にｐ型シリコン基板１の表面全面に第１の層間絶縁層１
５が形成されている。この第１の層間絶縁層１５の所定
領域上には、並走するように複数個のビット線配線１７
が形成されている。このビット線配線１７を覆うように
第１の層間絶縁層１５上には第２の層間絶縁層１９が形
成されている。

【００４８】第１および第２の層間絶縁層１５、１９に
は、対をなすビット線配線１７、１７の間を通過して、
ｎ型ソース／ドレイン領域７の一部表面に達するコンタ
クトホール２１が形成されている。このコンタクトホー
ル２１の開口径は、図３５に示すコンタクトホール４２
１の開口径より大きく設定されている。

【００４９】コンタクトホール２１の底面を覆うように
ｎ型不純物領域１３が形成されている。このｎ型不純物
領域１３は、ｎ型ソース／ドレイン領域７と一部重複す
る領域を有し、かつ素子分離不純物領域５と接するよう
に形成されている。コンタクトホール２１の側壁を覆う
ように側壁絶縁層２３が形成されている。このコンタク
トホール２１を通じてｎ型ソース／ドレイン領域７に電
気的に接続されるようにキャパシタ３０が形成されてい
る。

【００５０】キャパシタ３０は、ストレージノード２５
と、キャパシタ誘電膜２７と、セルプレート２９とを有
している。ストレージノード２５は、コンタクトホール
２１を通じてｎ型ソース／ドレイン領域７およびｎ型不
純物領域１３に接し、かつ第２の層間絶縁層１９上に延
在して形成されている。セルプレート２９は、キャパシ
タ誘電膜２７を介在してストレージノード２５を覆うよ
うに第２の層間絶縁層１９上に形成されている。

【００５１】図２と図３とは、図１のＡ₁ −Ａ₁ 線とＢ
₁ −Ｂ₁ 線とに沿う各部の不純物濃度を示すグラフであ
る。図１〜図３を参照して、ｐ型シリコン基板１には、
１×１０¹⁴ｃｍ^-3以上１×１０¹⁵ｃｍ^-3以下でボロンが
導入されている。また素子分離不純物領域５には、１×
１０¹⁷ｃｍ^-3以上１×１０¹⁸ｃｍ^-3以下でボロンが導入
されている。ｎ型ソース／ドレイン領域７には、１×１
０¹⁸ｃｍ^-3以上１×１０¹⁹ｃｍ^-3以下で砒素が導入され
ている。またｎ型不純物領域１３には、１×１０¹⁸ｃｍ
^-3以上１×１０¹⁹ｃｍ^-3以下でリンが導入されている。

【００５２】次に、本実施例の半導体装置の製造方法に
ついて説明する。図４〜図１７は、本発明の実施例１に
おける半導体装置の製造方法を工程順に示す概略断面図
である。まず図４を参照して、ｐ型シリコン基板１の表
面に、通常のＬＯＣＯＳ法により素子分離酸化膜３と素
子分離不純物領域５とからなる素子分離領域が形成され
る。このＬＯＣＯＳ法により素子分離領域の形成時にお
いて、素子分離酸化膜３の端部下側には結晶欠陥５０が
形成される。この後、ｐ型シリコン基板１を酸化する
か、またはＣＶＤ（Chemical Vapor Deposition)法によ
りゲート酸化膜９が形成される。

【００５３】図５を参照して、不純物が導入された多結
晶シリコン（以下、ドープト多結晶シリコンと称する）
もしくは、Ａｌ（アルミニウム）、Ｗ（タングステ
ン）、Ｔｉ（チタン）などの金属またはそれらの合金よ
りなる導電層１１と、その上にシリコン酸化膜やシリコ
ン窒化膜などよりなる絶縁膜３１ａとが積層して形成さ
れる。この後、写真製版技術およびＲＩＥ（Reactive I
on Etching) などのドライエッチングによって導電層１
１および絶縁層３１ａがパターニングされ、ゲート電極
層１１が形成される。

【００５４】図６を参照して、ゲート電極層１１および
素子分離酸化膜３とをマスクとして、加速電圧：３０ｋ
ｅＶ、ドーズ量：５×１０¹³ｃｍ^-2で砒素が注入され
る。これにより、ゲート電極層１１の下側領域を挟むよ
うに１対のｎ型ソース／ドレイン領域７、７が形成され
る。この１対のｎ型ソース／ドレイン領域７、７と、ゲ
ート絶縁層９と、ゲート電極層１１とによりｎＭＯＳト
ランジスタ１０が構成される。

【００５５】なお、上記の砒素のイオン注入の条件は、
加速電圧：５〜５０ｋｅＶ、ドーズ量：１×１０¹³〜５
×１０¹⁴ｃｍ^-2の幅をもっており、必ずしも上記条件に
限定されるものではない。

【００５６】図７を参照して、ＣＶＤ法により、シリコ
ン酸化膜やシリコン窒化膜などよりなる絶縁層が表面全
面に堆積された後、ＲＩＥにより表面全面に異方性エッ
チングが行なわれる。これにより、ゲート電極層１１の
側壁を覆う側壁絶縁層３１ｂが形成される。絶縁層３１
ａと側壁絶縁層３１ｂとによりゲート電極層１１の周囲
を取囲む絶縁層３１が構成される。

【００５７】図８を参照して、ＣＶＤ法により表面全面
にシリコン酸化膜やシリコン窒化膜などよりなる第１の
層間絶縁層１５が形成される。この第１の層間絶縁層１
５の上部表面を、厚膜に積層した後に所望の厚みまで膜
を削り落とす方法や、膜の堆積後に熱を加える（リフロ
ー）方法などにより、比較的平坦にすることもできる。

【００５８】さらに、写真製版技術によって、ビット線
コンタクト孔形成用のレジストパターンが形成される
（図示せず）。このレジストパターンをマスクとしてＲ
ＩＥによるドライエッチングなどを施すことにより、第
１の層間絶縁層１５にビット線コンタクト孔（図示せ
ず）が形成される。その後、レジストパターンが除去さ
れる。

【００５９】図９を参照して、ビット線となるべき導電
層１７ａが第１の層間絶縁層１５上に形成される。この
導電層１７ａ上に、写真製版技術によって、所望形状を
有するレジストパターン４１ａが形成される。このレジ
ストパターン４１ａをマスクとしてＲＩＥなどの異方性
エッチングが導電層１７ａに施される。

【００６０】図１０を参照して、この異方性エッチング
により、ビット線配線１７が形成される。この後、酸素
（Ｏ₂ ）雰囲気のプラズマ中で灰化させるか、またはＨ
₂ ＳＯ₂ 液に浸すことにより、レジストパターン４１ａ
が除去される。

【００６１】図１１を参照して、ＣＶＤ法によりシリコ
ン酸化膜やシリコン窒化膜などよりなる第２の層間絶縁
層１９が形成される。この第２の層間絶縁層１９の上部
表面を、第１の層間絶縁層１５と同様、厚膜に積層した
後に所望の厚さまで膜を削り落とす方法や、膜の堆積後
に熱を加える方法などにより、比較的平坦にすることも
できる。

【００６２】図１２を参照して、写真製版技術によって
第２の層間絶縁層１９上に所望の形状を有するレジスト
パターン４１ｂが形成される。このレジストパターン４
１ｂをマスクとして、第１および第２の層間絶縁層１
５、１９にＲＩＥによる異方性のドライエッチングが施
される。この後、レジストパターン４１ｂが除去され
る。

【００６３】図１３を参照して、上記のエッチングによ
り、並走するビット線１７の間を通過し、かつｎ型ソー
ス／ドレイン領域７の一部表面およびｐ型シリコン基板
１の一部表面に達するコンタクトホール２１が形成され
る。

【００６４】なお、このコンタクトホール２１の形成時
において、素子分離酸化膜５の端部は削られる。

【００６５】図１４を参照して、加速電圧：７０ｋｅ
Ｖ、ドーズ量：８×１０¹³ｃｍ^-2で表面全面にリンがイ
オン注入される。これにより、自己整合的にリンイオン
が注入され、コンタクトホール２１の底面を覆うように
ｎ型不純物領域１３が形成される。このｎ型不純物領域
１３は、ｎ型ソース／ドレイン領域７と一部重複した領
域を有し、かつ素子分離不純物領域５と接するように形
成される。

【００６６】なお、上記リンの注入条件は、加速電圧：
２０〜２００ｋｅＶ、ドーズ量：１×１０¹³〜１×１０
¹⁵ｃｍ^-2の幅をもっており、必ずしも上記条件に限定さ
れるものではない。また、不純物種はリンの他に砒素が
適用されてもよい。

【００６７】図１５を参照して、ＣＶＤ法により、シリ
コン酸化膜やシリコン窒化膜などよりなる絶縁層がコン
タクトホール２１の内壁面および第２の層間絶縁層１９
上を覆うように形成される。この絶縁層の全面にＲＩＥ
などの異方性ドライエッチングが、少なくともコンタク
トホール２１の底壁が露出するまで行なわれる。これに
より、コンタクトホール２１の側壁に自己整合的に側壁
絶縁層２３が形成される。

【００６８】この側壁絶縁層２３を形成したことによ
り、仮にビット線配線１７の側面がコンタクトホール２
１の側壁より露出していても、この側壁絶縁層２３によ
りビット線配線１７の露出した側壁が覆われることにな
る。

【００６９】図１６を参照して、ドープト多結晶シリコ
ン層やＡｌ、Ｗ、Ｔｉ、Ｐｔ（白金）、Ｃｕ（銅）、Ａ
ｇ（銀）などの金属またはそれらの合金などからなる導
電層が表面全面に形成される。この導電層上に、写真製
版技術により所望の形状を有するレジストパターン（図
示せず）が形成され、このレジストパターンをマスクと
して導電層にＲＩＥなどによるエッチングが行なわれ
る。このエッチングにより、コンタクトホール２１を通
じてｎ型ソース／ドレイン領域７およびｎ型不純物領域
１３の一部表面に接し、かつ第２の層間絶縁層１９上に
延在するストレージノード２５が形成される。この後、
レジストパターンが除去される。

【００７０】図１７を参照して、ストレージノード２５
の表面上を覆うようにキャパシタ誘電膜２７が形成され
る。この後、キャパシタ誘電膜２７上に、ドープト多結
晶シリコンやＡｌ、Ｗ、Ｔｉ、Ｐｔ、Ｃｕ、Ａｇなどの
金属またはそれらの合金などからなる導電層が形成され
る。この導電層上に、写真製版技術により所望の形状を
有するレジストパターンが形成され、このレジストパタ
ーンをマスクとして導電層にＲＩＥなどによるエッチン
グが施される。これにより、図１に示すように、キャパ
シタ誘電膜２７を介在してストレージノード２５と対向
するセルプレート２９が形成される。ストレージノード
２５とキャパシタ誘電膜２７とストレージノード２９と
によりキャパシタ３０が構成される。

【００７１】以上説明したように、本実施例では図１に
示すようにｎ型不純物領域１３は、素子分離不純物領域
５と接するように形成されている。これにより、素子分
離酸化膜３の端部下側に形成された欠陥５０は、ｎ型不
純物領域１３内に存在することになる。このｎ型不純物
領域１３と素子分離不純物領域５とは、ｐ型シリコン基
板１に比べてその不純物濃度が高い。このため、その動
作時において、ｎ型不純物領域１３と素子分離不純物領
域５とよりなるｐｎ接合部における空乏層の広がりは大
幅に抑制される。これにより、この空乏層内に取込まれ
る結晶欠陥５０の数も図３５に示す従来例と比較して大
幅に減少する。従って、この空乏層内に取込まれた結晶
欠陥によって生ずるリーク電流は低減される。

【００７２】このリーク電流の発生を低減できるため、
キャパシタ３０の電荷保持特性が良好となり、ｎＭＯＳ
トランジスタ１０とキャパシタ３０とからなるメモリセ
ルのリフレッシュ特性やソフトエラー耐性が良好とな
る。

【００７３】また、本実施例では、狭チャネル効果を防
止しつつｎ型不純物領域１３と素子分離不純物領域５と
を接するように配置させる必要性から、コンタクトホー
ル２１の開口径を図３５に示す従来例より大きく設定し
なければならない。このコンタクトホール２１は、並走
するビット線１７の間を通過して形成される。それゆ
え、コンタクトホール２１の開口径を大きくした場合、
ビット線１７の側壁がコンタクトホール２１の側壁から
露出する恐れがある。

【００７４】しかし、本実施例では、コンタクトホール
２１の側壁を覆うように側壁絶縁層２３が設けられてい
る。それゆえ、仮にコンタクトホール２１の側壁からビ
ット線１７の側壁が露出した場合でも、側壁絶縁層２３
によって露出したビット線１７の側壁が覆われることに
なる。それゆえ、ストレージノード２５がビット線１７
と短絡することは防止される。

【００７５】実施例２ 図１８は、本発明の実施例２における半導体装置の構成
を概略的に示す断面図である。図１９と図２０とは、図
１８のＡ₂ −Ａ₂ 線とＢ₂ −Ｂ₂ 線とに沿う各部の不純
物濃度を示すグラフである。

【００７６】まず図１８を参照して、本実施例の半導体
装置は、実施例１と比較して、ｎ型不純物領域１１３の
濃度およびｎ型不純物領域１１４が追加されている点に
おいて異なる。

【００７７】つまり、ｎ型不純物領域１１３には、１×
１０¹⁷ｃｍ^-3以上１×１０¹⁸ｃｍ^-3以下の濃度でリンが
含まれている。またｎ型不純物領域１１４は、コンタク
トホール２１の底壁において、ストレージノード２５と
接する領域を覆うように形成されている。このｎ型不純
物領域１１４には、１×１０¹⁸ｃｍ^-3以上１×１０²⁰ｃ
ｍ^-3以下の濃度でリンが含まれている。つまり、このｎ
型不純物領域１１４は、実施例１のｎ型不純物領域１３
よりも不純物濃度が高くなるように形成されている。

【００７８】なお、これ以外の構成については実施例１
とほぼ同様であるため、同一の構成部材については同一
の符号を付し、その説明を省略する。

【００７９】次に、本実施例の半導体装置の製造方法に
ついて説明する。図２１と図２２とは、本発明の実施例
２における半導体装置の製造方法を工程順に示す概略断
面図である。

【００８０】本実施例の製造方法は、まず実施例１の図
４〜図１３と同一の工程を経る。その後、図２１を参照
して、加速電圧：６０ｋｅＶ、ドーズ量：５×１０¹²ｃ
ｍ^-2で表面全面にリンがイオン注入される。これによ
り、コンタクトホール２１の底面に自己整合的にｎ型不
純物領域１１３が形成される。

【００８１】なお、このリンの注入条件は、加速電圧：
２０〜２００ｋｅＶ、ドーズ量：１×１０¹²〜１×１０
¹³ｃｍ^-2の幅をもっており、必ずしも上記条件に限定さ
れるものではない。また不純物種もリンの他に、砒素が
適用されてもよい。

【００８２】この後、実施例１と同様の工程を経ること
により、コンタクトホール２１の側壁に側壁絶縁層２３
が形成される。

【００８３】図２２を参照して、加速電圧：８０ｋｅ
Ｖ、ドーズ量：５×１０¹⁴ｃｍ^-2で表面全面にリンがイ
オン注入される。これにより、コンタクトホール２１の
底面において側壁絶縁層２３より露出する表面を覆うよ
うにｎ型不純物領域１１４が形成される。このｎ型不純
物領域１１４は、ｎ型ソース／ドレイン領域７と一部重
複する領域を有している。

【００８４】なお、上記リンの注入条件は、加速電圧：
２０〜２００ｋｅＶ、ドーズ量：１×１０¹³〜１×１０
¹⁵ｃｍ^-2の幅をもっており、必ずしも上記条件に限定さ
れるものではない。また不純物種もリンの他に、砒素が
適用されてもよい。

【００８５】この後、実施例１の図１６と図１７とに示
す工程を経ることにより、図１８に示す半導体装置が製
造される。

【００８６】以上説明したように、本実施例では、スト
レージノード２５と接する領域に、ｎ型不純物領域１１
４が新たに追加されており、このｎ型不純物領域１１４
は、実施例１のｎ型不純物領域１３と比較して高い不純
物濃度を有している。このため、ストレージノード２５
とｎ型不純物領域１１４との接触抵抗は実施例１と比較
して低減される。

【００８７】またｎ型不純物領域１１４を設けたため、
ｎ型不純物領域１１３の不純物濃度をそれほど高く設定
する必要はなく、実施例１よりも低い不純物濃度に設定
することができる。このため、ｎ型不純物領域１１３と
素子分離不純物領域５との接合部における接合耐圧を向
上させることができる。したがって、ストレージノード
２５との接触抵抗を低減できるとともに接合耐圧を向上
させることもできる。

【００８８】なお、本実施例は、上記以外に実施例１と
同様の効果も有する。実施例３ 図２３は、本発明の実施例３における半導体装置の構成
を概略的に示す断面図である。図２３を参照して、本実
施例の半導体装置は、実施例１と比較して、エッチング
停止用の絶縁層２１８が追加されている点で異なる。こ
のエッチング停止用の絶縁層２１８は、ビット線配線１
７上に形成されており、たとえばシリコン窒化膜よりな
っている。また、本実施例は、コンタクトホール２２１
の側壁にビット線配線１７の側壁が面しており、かつコ
ンタクトホール２２１がエッチング停止用の絶縁層２１
８の上部表面の一部にも達している構成について示して
いる。このような構成の場合には、コンタクトホール２
２１の側壁に形成される側壁絶縁層２２３の構成が、実
施例１の側壁絶縁層２３とは若干異なる。

【００８９】なお、これ以外の構成については実施例１
とほぼ同様であるため、同一の構成部材については同一
の符号を付し、その説明を省略する。

【００９０】次に、本実施例の半導体装置の製造方法に
ついて説明する。図２４〜図３２は、本発明の実施例３
における半導体装置の製造方法を工程順に示す概略断面
図である。

【００９１】本実施例の製造方法は、まず図４〜図８に
示す実施例１と同様の工程を経る。その後、図２４を参
照して、第１の層間絶縁層１５上に導電層１７ａが形成
される。この導電層１７ａ上にたとえばシリコン窒化膜
２１８ａが形成される。シリコン窒化膜２１８ａ上に写
真製版技術により所望の形状を有するレジストパターン
４１ａが形成される。このレジストパターン４１ａをマ
スクとしてシリコン窒化膜２１８ａおよび導電層１７ａ
にＲＩＥなどによる異方性のドライエッチングが施され
る。

【００９２】図２５を参照して、このエッチングによ
り、導電層よりビット線配線１７が形成される。この
後、酸素（Ｏ₂ ）雰囲気のプラズマ中で灰化するか、も
しくはＨ ₂ ＳＯ₂ 液に浸すことにより、レジストパター
ン４１ａが除去される。

【００９３】図２６を参照して、ビット線配線１７およ
び絶縁層２１８を覆うように、ＣＶＤ法によりシリコン
酸化膜やシリコン窒化膜よりなる第２の層間絶縁層１９
が形成される。この第２の層間絶縁層１９の上部表面
を、厚膜に堆積した後に、所望の厚みまで膜を削り落と
す方法や、膜の堆積後に熱を加える方法などにより、比
較的平坦にすることもできる。

【００９４】図２７を参照して、写真製版技術によっ
て、第２の層間絶縁層１９上には、レジストパターン２
４１ｂが形成される。このとき、レジストパターン２４
１ｂのホールパターン２４２は、ビット線配線１７の上
方に位置してもよい。このレジストパターン２４１ｂを
マスクとして、まず第２の層間絶縁層１９にＲＩＥによ
る異方性ドライエッチングが施される。

【００９５】図２８を参照して、このエッチングは、た
とえばマグネトロンＲＩＥ装置により、ＣＨＦ₃ ／ＣＯ
混合ガスプラズマ雰囲気中で行なわれる。この方法は、
たとえば１９９４年 春季応用物理学会予稿集 ２９ｐ
−ＺＦ−２ ｐ．５３７に示されている。この方法によ
り、ＣＯのガス添加量を８０％にすると、シリコン酸化
膜（ＳｉＯ₂ ）／シリコン窒化膜（Ｓｉ₃ Ｎ₄ ）のエッ
チング選択比１７〜２０が得られる。

【００９６】たとえば、コンタクトホール２２１がエッ
チング停止用の絶縁層２１８の上部表面に到達してか
ら、ｐ型シリコン基板１に到達するまでのエッチング深
さが約１．０μｍであるとすると、選択比が１７の場
合、この絶縁層２１８の厚みは約０．０６〜０．０７μ
ｍ程度であればよい。つまり、エッチング停止用の絶縁
層２１８がこの厚みを有していれば、コンタクトホール
２２１形成時のエッチングでビット線１７の上部表面が
露出することはない。

【００９７】また、月刊 Semiconductor World 1993. 1
0, pp.68-75 に示されるような高密度プラズマＲＩＥ装
置とＣ₂ Ｆ₆ ガスとの組合せによっても、シリコン酸化
膜／シリコン窒化膜のエッチング選択比２０が得られ
る。

【００９８】上述のようなエッチングにより、第１およ
び第２の層間絶縁層１５、１９には、コンタクトホール
２２１が形成される。このコンタクトホール２２１は、
その側壁においてビット線１７の側壁を露出させ、かつ
絶縁層２１８の上部表面に達している。また、このコン
タクトホール２２１は、素子分離酸化膜３の端部を削り
落としている。

【００９９】図２９を参照して、加速電圧：７０ｋｅ
Ｖ、ドーズ量：８×１０¹³ｃｍ^-2で表面全面にリンがイ
オン注入される。これにより、コンタクトホール２２１
の底面に自己整合的にｎ型不純物領域１３が形成され
る。このｎ型不純物領域１３は、ｎ型ソース／ドレイン
領域７と一部重複する領域を有し、かつ素子分離不純物
領域５と接するように形成される。

【０１００】図３０を参照して、ＣＶＤ法により、シリ
コン酸化膜やシリコン窒化膜などよりなる絶縁膜が形成
され、この絶縁膜の全面にたとえばＲＩＥなどの異方性
ドライエッチングが施される。これにより、コンタクト
ホール２２１の側壁には、側壁絶縁層２２３が形成され
る。この側壁絶縁層２２３により、コンタクトホール２
２１の側壁において露出していたビット線配線１７の側
壁が覆われる。

【０１０１】図３１を参照して、ドープト多結晶シリコ
ンやＡｌ、Ｗ、Ｔｉ、Ｐｔ、Ｃｕ、Ａｇなどの金属また
はそれらの合金などからなる導電層が形成される。この
導電層上に、写真製版技術により、所望の形状を有する
レジストパターン（図示せず）が形成され、このレジス
トパターンをマスクとして導電層にＲＩＥなどによるエ
ッチングが施される。これにより、コンタクトホール２
２１を通じてｎ型ソース／ドレイン領域７に電気的に接
続され、かつ第２の層間絶縁層１９上に延在するように
ストレージノード２５が形成される。この後、レジスト
パターンが除去される。

【０１０２】図３２を参照して、ストレージノード２５
の表面を覆うようにキャパシタ誘電膜２７が形成され
る。この後、ドープト多結晶シリコンやＡｌ、Ｗ、Ｔ
ｉ、Ｐｔ、Ｃｕ、Ａｇなどの金属またはそれらの合金な
どからなる導電層が形成される。この導電層上に、写真
製版技術により所望の形状を有するレジストパターン
（図示せず）が形成され、このレジストパターンをマス
クとして導電層にＲＩＥなどによるエッチングが施され
ることにより、図２３に示すセルプレート２９が形成さ
れる。

【０１０３】ストレージノード２５と、キャパシタ誘電
膜２７と、セルプレート２９とによりキャパシタ３０が
構成される。

【０１０４】以上説明したように、本実施例では、ビッ
ト線配線１７上にエッチング停止用の絶縁層２１８が設
けられている。このエッチング停止用の絶縁層２１８
は、第１および第２の層間絶縁層１５、１９と被エッチ
ング特性の異なる材料よりなっている。このため、第１
および第２の絶縁層にコンタクトホール２２１を形成す
るエッチングがエッチング停止用の絶縁層２１８に施さ
れても、この絶縁層２１８はほとんどエッチングされな
い。よって、マスクの重ね合わせ誤差などによりコンタ
クトホール２２１がビット線配線１７の上方に形成され
た場合でも、エッチング停止用の絶縁層２１８に覆われ
たビット線配線１７の上部表面がコンタクトホール２２
１から露出することは防止される。したがって、ストレ
ージノード２５とビット線配線１７とが短絡することは
防止される。

【０１０５】なお、本実施例においては、コンタクトホ
ール２２１の側壁から、対をなすビット線配線１７、１
７のいずれか一方の側壁が露出した状態について説明し
たが、図３３に示すようにコンタクトホール２２１ａの
側壁において対をなすビット線配線１７、１７の双方の
側壁が露出していてもよい。この場合でも、側壁絶縁層
２２３により対をなすビット線配線１７、１７双方の側
壁は覆われる。よって、ビット線配線１７とストレージ
ノード２５とが短絡することは防止される。

【０１０６】また本実施例では、エッチング停止用の絶
縁層２１８としてシリコン窒化膜を用いた場合について
説明したが、エッチング停止用の絶縁層２１８は、第１
および第２の層間絶縁層１５、１９と十分なエッチング
選択比を確保できる材料であればいかなる材料であって
もよい。

【０１０７】また、エッチング停止用の導電層２１８
は、一層構造に限られず多層積層構造であってもよい。
この場合、上層が導電性材料（ドープト多結晶シリコ
ン、ＴｉＳｉ、ＷＳｉ、ＴｉＮなど）で第１および第２
の層間絶縁層１５、１９とエッチング選択比を確保でき
るものであり、下層がシリコン酸化膜のごとき絶縁性を
確保できる材料であってもよい。

【０１０８】また、実施例１〜３においては、ｎＭＯＳ
トランジスタ１０のソース／ドレイン領域７は、ＬＤＤ
（Lightly Doped Drain ）構造でない構成について説明
したが、図３３に示すようにＬＤＤ構造を有していても
よい。つまり、ｎ型ソース／ドレイン領域７は、ｎ^- 不
純物拡散領域７ａとｎ⁺ 不純物拡散領域７ｂとの２層構
造よりなっている。

【０１０９】このようなＬＤＤ構造が適用された場合に
は、ｎ型ソース／ドレイン領域７の形成におけるイオン
注入において、より高濃度の注入が行なわれる条件も想
定される。このようなＬＤＤ構造を構成する不純物領域
の形成のためのイオン注入条件は、加速電圧：３０〜８
０ｋｅＶ、ドーズ量：５×１０¹⁴〜１×１０¹⁶ｃｍ^-2の
幅を持つことになる。さらに、不純物種は、砒素の他に
も、リンが適用される可能性も高い。

【０１１０】なお、実施例１〜３では、ゲート絶縁層９
にシリコン酸化膜が採用されたｎＭＯＳトランジスタ１
０について説明したが、ゲート絶縁層９はシリコン酸化
膜に限られず、絶縁層であればよい。それゆえ、ＭＯＳ
トランジスタに限られずＭＩＳ（Metal Insulation Sem
iconductor) トランジスタであってもよい。

【０１１１】

【発明の効果】請求項１に記載の半導体装置および請求
項５に記載のその製造方法では、第２不純物領域が素子
分離用不純物領域に接するよう形成されている。このた
め、第２不純物領域と素子分離用不純物領域とにより構
成されるｐｎ接合部の空乏層が素子分離用不純物領域側
へその動作時に広がることが抑制される。したがって、
空乏層内に結晶欠陥が存在することにより生ずるリーク
電流が低減される。

【０１１２】ＤＲＡＭにおいては、リーク電流を低減で
きるため、リフレッシュ特性やソフトエラー耐性を良好
にすることができる。

【０１１３】請求項２に記載の半導体装置および請求項
６に記載のその製造方法では、孔の側壁を覆うように側
壁絶縁層が形成される。このため、仮に孔の側壁から第
２導電層の側壁が露出しても、その側壁はこの側壁絶縁
層により覆われる。したがって、第２導電層と導電層と
の短絡が防止される。

【０１１４】請求項３に記載の半導体装置および請求項
７に記載のその製造方法では、導電層と半導体基板とが
接する領域には、比較的不純物濃度の高い第３不純物領
域が形成されている。このため、導電層とソース／ドレ
イン領域となる第１不純物領域との接触抵抗は低減され
る。

【０１１５】また、この第３不純物領域を設けたため、
第２不純物領域の濃度を比較的低くすることができる。
したがって、第２不純物領域と素子分離用不純物領域と
の接合部における接合耐圧を向上させることができる。
したがって、導電層との接触抵抗を低減できるとともに
接合耐圧を向上することもできる。

【０１１６】請求項４に記載の半導体装置および請求項
８に記載のその製造方法では、第２導電層上にエッチン
グ停止絶縁層が設けられている。このエッチング停止絶
縁層は絶縁層と被エッチング特性の異なる材料よりなっ
ている。このため、絶縁層に孔を形成するためのエッチ
ングによって、エッチング停止用絶縁層はほとんどエッ
チングされない。よって、マスクの重ね合わせ誤差など
により孔が第２導電層の上方に形成された場合でも、エ
ッチング停止用の絶縁層に覆われた導電層の上部表面が
孔から露出することは防止される。したがって、第２導
電層と導電層とが短絡することが防止される。

【図面の簡単な説明】

【図１】 本発明の実施例１における半導体装置の構成
を概略的に示す断面図である。

【図２】 図１のＡ₁ −Ａ₁ 線に沿う各部の不純物濃度
分布を示すグラフである。

【図３】 図１のＢ₁ −Ｂ₁ 線に沿う各部の不純物濃度
分布を示すグラフである。

【図４】 本発明の実施例１における半導体装置の製造
方法の第１工程を示す概略断面図である。

【図５】 本発明の実施例１における半導体装置の製造
方法の第２工程を示す概略断面図である。

【図６】 本発明の実施例１における半導体装置の製造
方法の第３工程を示す概略断面図である。

【図７】 本発明の実施例１における半導体装置の製造
方法の第４工程を示す概略断面図である。

【図８】 本発明の実施例１における半導体装置の製造
方法の第５工程を示す概略断面図である。

【図９】 本発明の実施例１における半導体装置の製造
方法の第６工程を示す概略断面図である。

【図１０】 本発明の実施例１における半導体装置の製
造方法の第７工程を示す概略断面図である。

【図１１】 本発明の実施例１における半導体装置の製
造方法の第８工程を示す概略断面図である。

【図１２】 本発明の実施例１における半導体装置の製
造方法の第９工程を示す概略断面図である。

【図１３】 本発明の実施例１における半導体装置の製
造方法の第１０工程を示す概略断面図である。

【図１４】 本発明の実施例１における半導体装置の製
造方法の第１１工程を示す概略断面図である。

【図１５】 本発明の実施例１における半導体装置の製
造方法の第１２工程を示す概略断面図である。

【図１６】 本発明の実施例１における半導体装置の製
造方法の第１３工程を示す概略断面図である。

【図１７】 本発明の実施例１における半導体装置の製
造方法の第１４工程を示す概略断面図である。

【図１８】 本発明の実施例２における半導体装置の構
成を概略的に示す断面図である。

【図１９】 図１８のＡ₂ −Ａ₂ 線に沿う各部の不純物
濃度分布を示すグラフである。

【図２０】 図１８のＢ₂ −Ｂ₂ 線に沿う各部の不純物
濃度分布を示すグラフである。

【図２１】 本発明の実施例２における半導体装置の製
造方法の第１工程を示す概略断面図である。

【図２２】 本発明の実施例２における半導体装置の製
造方法の第２工程を示す概略断面図である。

【図２３】 本発明の実施例３における半導体装置の構
成を概略的に示す断面図である。

【図２４】 本発明の実施例３における半導体装置の製
造方法の第１工程を示す概略断面図である。

【図２５】 本発明の実施例３における半導体装置の製
造方法の第２工程を示す概略断面図である。

【図２６】 本発明の実施例３における半導体装置の製
造方法の第３工程を示す概略断面図である。

【図２７】 本発明の実施例３における半導体装置の製
造方法の第４工程を示す概略断面図である。

【図２８】 本発明の実施例３における半導体装置の製
造方法の第５工程を示す概略断面図である。

【図２９】 本発明の実施例３における半導体装置の製
造方法の第６工程を示す概略断面図である。

【図３０】 本発明の実施例３における半導体装置の製
造方法の第７工程を示す概略断面図である。

【図３１】 本発明の実施例３における半導体装置の製
造方法の第８工程を示す概略断面図である。

【図３２】 本発明の実施例３における半導体装置の製
造方法の第９工程を示す概略断面図である。

【図３３】 対をなすビット線配線の双方の側壁がコン
タクトホールから露出した様子を示す概略断面図であ
る。

【図３４】 従来の半導体装置の構成を概略的に示す断
面図である。

【図３５】 ソース／ドレイン領域と基板との短絡を防
止する従来の構成を示す概略断面図である。

【図３６】 図３５のＡ₄ −Ａ₄ 線に沿う各部の不純物
濃度分布を示すグラフである。

【図３７】 図３５のＢ₄ −Ｂ₄ 線に沿う各部の不純物
濃度分布を示すグラフである。

【符号の説明】

１ ｐ型シリコン基板、３ 素子分離酸化膜、５ 素子
分離不純物領域、７ｎ型ソース／ドレイン領域、１３
ｎ型不純物領域、１５、１９ 層間絶縁層、１７ ビッ
ト線配線、２１ コンタクトホール、２３ 側壁絶縁
層、２５ ストレージノード、１１３、１１４ ｎ型不
純物領域、２１８ 絶縁層、２２１ コンタクトホー
ル、２２３ 側壁絶縁層。

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−121355（ＪＰ，Ａ) 特開 平３−74848（ＪＰ，Ａ) 特開 平３−104215（ＪＰ，Ａ) 特開 平１−175756（ＪＰ，Ａ) 特開 平４−199818（ＪＰ，Ａ) 特開 昭63−237551（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 29/78

Claims (8)

(57)【特許請求の範囲】
1. 【請求項１】 主表面を有し、かつ第１の不純物濃度を
   有する第１導電型の半導体基板と、 前記半導体基板の主表面に形成された素子分離絶縁層
   と、 前記素子分離絶縁層の下面に接する第１導電型の素子分
   離用不純物領域と、 前記半導体基板の主表面に前記素子分離用不純物領域と
   所定領域を挟んで形成された第２導電型の第１不純物領
   域と、 前記半導体基板の主表面上に形成され、かつ前記第１不
   純物領域と前記所定領域との一部表面に達する孔を有す
   る絶縁層と、 前記孔の底面に位置する前記第１不純物領域と前記所定
   領域とを覆うように、かつ前記素子分離用不純物領域と
   接するように形成され、第１の不純物濃度よりも大きい
   第２の不純物濃度を有する第２導電型の第２不純物領域
   と、 前記孔の側壁を覆う側壁絶縁層と、 前記孔を通じて、前記第１および第２の不純物領域と電
   気的に接続される導電層とを備えた、半導体装置。
2. 【請求項２】 １対の第２導電層をさらに備え、 前記絶縁層は第１および第２の絶縁層を有し、 １対の前記第２導電層は前記第１の絶縁層上に前記孔を
   挟んで並走するように形成されており、 前記第２の絶縁層は１対の前記第２導電層を覆うように
   前記第１の絶縁層上に形成されている、請求項１に記載
   の半導体装置。
3. 【請求項３】 前記孔の底面において前記導電層と接す
   る領域を覆うように、かつ前記第１不純物領域と電気的
   に接続するように前記半導体基板の主表面に形成された
   第２導電型の第３不純物領域をさらに備え、 前記第３不純物領域は、前記第２の不純物濃度よりも大
   きい第３の不純物濃度を有している、請求項１または２
   に記載の半導体装置。
4. 【請求項４】 １対の前記第２導電層上に形成されたエ
   ッチング停止絶縁層をさらに備え、 前記エッチング停止絶縁層は前記第１および第２の絶縁
   層と被エッチング特性の異なる材料よりなっており、 前記第２の絶縁層は、１対の前記第２導電層およびエッ
   チング停止絶縁層を覆うように形成されている、請求項
   ２または３に記載の半導体装置。
5. 【請求項５】 第１の不純物濃度を有する第１導電型の
   半導体基板の主表面に素子分離絶縁層と、前記素子分離
   絶縁層の下面に接する第１導電型の素子分離用不純物領
   域とを形成する工程と、 前記半導体基板の主表面に前記素子分離用不純物領域と
   所定領域を挟んで第２導電型の第１不純物領域を形成す
   る工程と、 前記第１不純物領域と前記所定領域との一部表面に達す
   る孔を有する絶縁層を前記半導体基板の主表面上に形成
   する工程と、 前記孔の底面に位置する前記第１不純物領域と前記所定
   領域とを覆うように、かつ前記素子分離用不純物領域と
   接するように、第１の不純物濃度よりも大きい第２の不
   純物濃度を有する第２導電型の第２不純物領域を形成す
   る工程と、 前記孔の側壁を覆うように側壁絶縁層を形成する工程
   と、 前記孔を通じて前記第１および第２の不純物領域と電気
   的に接続される導電層を形成する工程とを備えた、半導
   体装置の製造方法。
6. 【請求項６】 １対の第２導電層を形成する工程をさら
   に備え、 前記絶縁層は第１の絶縁層と第２の絶縁層とを有し、 前記第１の絶縁層上に、１対の前記第２導電層が互いに
   並走するように形成され、 １対の前記第２導電層上に前記第２の絶縁層が形成さ
   れ、 前記孔は、１対の前記第２導電層の間を通って、前記第
   １不純物領域と前記所定領域との一部表面に達するよう
   に形成される、請求項５に記載の半導体装置の製造方
   法。
7. 【請求項７】 側壁に前記側壁絶縁層が形成された前記
   孔を通じてイオンを導入することにより、前記第１不純
   物領域と接するように前記半導体基板の主表面に前記第
   ２の不純物濃度よりも大きい第３の不純物濃度を有する
   第２導電型の第３不純物領域を形成する工程をさらに備
   え、 前記第３不純物領域に接するように前記導電層が形成さ
   れる、請求項５または６に記載の半導体装置の製造方
   法。
8. 【請求項８】 １対の前記第２導電層上に、前記第１お
   よび第２の絶縁層と被エッチング特性の異なる材料より
   なるエッチング停止絶縁層を形成する工程をさらに備
   え、 前記第２の絶縁層は前記第２導電層および前記エッチン
   グ停止絶縁層上に形成される、請求項６または７に記載
   の半導体装置の製造方法。