JPH04145660A - 半導体メモリ - Google Patents
半導体メモリInfo
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- JPH04145660A JPH04145660A JP2269853A JP26985390A JPH04145660A JP H04145660 A JPH04145660 A JP H04145660A JP 2269853 A JP2269853 A JP 2269853A JP 26985390 A JP26985390 A JP 26985390A JP H04145660 A JPH04145660 A JP H04145660A
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- electrode
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- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract description 9
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリに関し、特にスタックト型メモリ
セルからなるＤＲＡＭに関する。
セルからなるＤＲＡＭに関する。
ＤＲＡＭのメモリセルは、セルサイズの縮小に伴ない、
プレーナ型からトレンチ型を経てスタックト型に進展し
てきた。蓄積容量の値は例えばソフトエラー等のため縮
小しにくく、そのためスタック型における蓄積容量の確
保にはこれを縦方向に伸ばす方法が取られている。
プレーナ型からトレンチ型を経てスタックト型に進展し
てきた。蓄積容量の値は例えばソフトエラー等のため縮
小しにくく、そのためスタック型における蓄積容量の確
保にはこれを縦方向に伸ばす方法が取られている。
従来のスタックト型メモリセルからなるＤＲＡＭのセル
構造は、大きく分けて次の２種類構造がある。
構造は、大きく分けて次の２種類構造がある。
第３図は第１の従来例のメモリセルの縦断面図である。
第１の従来例の構造は、容量蓄積電極がビット線より下
層に形成された構造である。
層に形成された構造である。
表面に選択酸化により設けられたフィールド酸化膜３０
２を有するＰ型シリコン基板３０１上に、ゲート酸化膜
３０４ａ 、３０４ｂあるいはフィールド酸化膜３０２
を介してワード線３０５ａ 、 ３０５ｂ 、 ３０５
ｃ 、 ３０５ｄか形成され、ワード線３０５ａ 、
３０５ｂ 、 ３０５ｃ 、 ３０５ｄはシリコン酸化
膜３０６ａ 、 ３０６ｂ 、 ３０６ｃ 、 ３０６
ｄにより覆われれいる。ワード線３０５ｂとフィールド
酸化膜３０２との間の基板３０１表面に形成されたＮ型
拡散層３０３ｂには例えば多結晶シリコンからなる容量
蓄積電極３２７が接続され、容量蓄積電極３２７上には
容量絶縁膜３２８を介してプレート電極３０９が形成さ
れている。ビット線３１１は層間絶縁膜３１０を介して
プレート電極３０９上を通過し、ワード線３０５ａとワ
ード線３０５ｂとの間に形成されたＮ型拡散層３０３ａ
に接続されている。
２を有するＰ型シリコン基板３０１上に、ゲート酸化膜
３０４ａ 、３０４ｂあるいはフィールド酸化膜３０２
を介してワード線３０５ａ 、 ３０５ｂ 、 ３０５
ｃ 、 ３０５ｄか形成され、ワード線３０５ａ 、
３０５ｂ 、 ３０５ｃ 、 ３０５ｄはシリコン酸化
膜３０６ａ 、 ３０６ｂ 、 ３０６ｃ 、 ３０６
ｄにより覆われれいる。ワード線３０５ｂとフィールド
酸化膜３０２との間の基板３０１表面に形成されたＮ型
拡散層３０３ｂには例えば多結晶シリコンからなる容量
蓄積電極３２７が接続され、容量蓄積電極３２７上には
容量絶縁膜３２８を介してプレート電極３０９が形成さ
れている。ビット線３１１は層間絶縁膜３１０を介して
プレート電極３０９上を通過し、ワード線３０５ａとワ
ード線３０５ｂとの間に形成されたＮ型拡散層３０３ａ
に接続されている。
第４図は第２の従来例のメモリセルのｉ断面図である。
第２の従来例の構造は、容量蓄積電極がビット線より上
層に形成され、た構造である。
層に形成され、た構造である。
表面に選択酸化により設けられたフィールド酸化膜４０
２を有するＰ型シリコン基板４０１上に、ゲート酸化膜
４０４ａ、４０４ｂあるいはフィールド酸化膜４０２を
介してワード線４０５ａ 、 ４０５ｂ 、 ４０５ｃ
、 ４０５ｄが形成され、ワード線４０５ａ、４０５
ｂ、４０５ｃ、４０５ｄはシリコン酸化膜４０６ａ、４
０６ｂ、４０６ｃ、４０６ｄにより覆われれいる。ビッ
ト線４１１は層間絶縁膜４１０およびシリコン酸化膜４
０６ａ 、 ４０６ｂ 、 ４０６ｃ 、 ４０６ｄを
介してワード線４０５ａ 、 ４０５ｂ 、 ４０５ｃ
、 ４０５ｄ上を通過しており（第４図ではワード線
４０５ａ、４０５ｂの一部およびワード線４０５ｃ 、
４０５ｄ上にビット線４１１は図示されぬが、図示さ
れぬ部分で上を通過している。）、ワード線４０５ａと
ワード線４０５ｂとの間のＰ型シリコン基板４０１表面
に形成されたＮ型拡散層４０３ａに接続されている。ビ
ット線４１１上には眉間絶縁膜４２０を介して容量蓄積
電＆ ４２７ａ 、 ４２７ｂ 、 ４２７ｃが形成さ
れ、容量蓄積電極４２７ｂはワード線４０５ｂとワード
線４０５Ｃとの間に形成されたＮ型拡散層４０３ｂに接
続されて０る。
２を有するＰ型シリコン基板４０１上に、ゲート酸化膜
４０４ａ、４０４ｂあるいはフィールド酸化膜４０２を
介してワード線４０５ａ 、 ４０５ｂ 、 ４０５ｃ
、 ４０５ｄが形成され、ワード線４０５ａ、４０５
ｂ、４０５ｃ、４０５ｄはシリコン酸化膜４０６ａ、４
０６ｂ、４０６ｃ、４０６ｄにより覆われれいる。ビッ
ト線４１１は層間絶縁膜４１０およびシリコン酸化膜４
０６ａ 、 ４０６ｂ 、 ４０６ｃ 、 ４０６ｄを
介してワード線４０５ａ 、 ４０５ｂ 、 ４０５ｃ
、 ４０５ｄ上を通過しており（第４図ではワード線
４０５ａ、４０５ｂの一部およびワード線４０５ｃ 、
４０５ｄ上にビット線４１１は図示されぬが、図示さ
れぬ部分で上を通過している。）、ワード線４０５ａと
ワード線４０５ｂとの間のＰ型シリコン基板４０１表面
に形成されたＮ型拡散層４０３ａに接続されている。ビ
ット線４１１上には眉間絶縁膜４２０を介して容量蓄積
電＆ ４２７ａ 、 ４２７ｂ 、 ４２７ｃが形成さ
れ、容量蓄積電極４２７ｂはワード線４０５ｂとワード
線４０５Ｃとの間に形成されたＮ型拡散層４０３ｂに接
続されて０る。
上述した従来の半導体メモリでは、集積化が進み例えば
１６ＭビットのＤＲＡＭの場合、セルサイズは４μｍ２
以下にする必要がある。このとき、前述の第１．第２の
従来例のように個々のメモリセル毎に蓄積容量を設ける
場合、例えば０．５μｍルールで設計しても、蓄積容量
の平面積は約１．５μｍ２以下、約２μｍ２以下にする
必要がある。このため、蓄積容量の高さを高くして容量
蓄積電極とプレート電極との間の対向面積を確保するこ
とになる。
１６ＭビットのＤＲＡＭの場合、セルサイズは４μｍ２
以下にする必要がある。このとき、前述の第１．第２の
従来例のように個々のメモリセル毎に蓄積容量を設ける
場合、例えば０．５μｍルールで設計しても、蓄積容量
の平面積は約１．５μｍ２以下、約２μｍ２以下にする
必要がある。このため、蓄積容量の高さを高くして容量
蓄積電極とプレート電極との間の対向面積を確保するこ
とになる。
このような場合、まず第１に、セルアレイの上部に設け
られる金属配線と下層配線、拡散層等との間の接続が容
易ではなくなる。これは丈の高い蓄積容量により生ずる
段差、凹凸等に対して開口部の加工が困難になり、かつ
開口部に導電体を埋設するのが困難になるからである。
られる金属配線と下層配線、拡散層等との間の接続が容
易ではなくなる。これは丈の高い蓄積容量により生ずる
段差、凹凸等に対して開口部の加工が困難になり、かつ
開口部に導電体を埋設するのが困難になるからである。
第２に、蓄積容量の高さを高くすることにより容量蓄積
電極の丈も高くなり、これの加工性が難かしくなる。
電極の丈も高くなり、これの加工性が難かしくなる。
本発明の半導体メモリは、１個のトランジスタと１個の
積層型蓄積容量とからなるスタックト型メモリセルを有
する半導体メモリにおいて、少なくとも１層の導電膜、
および少なくとも２層の絶縁膜を隔てて、第１のスタッ
クト型メモリセルの容量蓄積電極の一部、および前記第
１のスタックト型メモリセルに隣接するスタックト型メ
モリセルの容量蓄積電極の一部が、重なり合う構造を有
している。
積層型蓄積容量とからなるスタックト型メモリセルを有
する半導体メモリにおいて、少なくとも１層の導電膜、
および少なくとも２層の絶縁膜を隔てて、第１のスタッ
クト型メモリセルの容量蓄積電極の一部、および前記第
１のスタックト型メモリセルに隣接するスタックト型メ
モリセルの容量蓄積電極の一部が、重なり合う構造を有
している。
次に本発明について図面を参照して説明する。
第１図は本発明の第１の実施例を説明するための縦断面
図である。本実施例では、プレート電極を挟んで、第１
のスタックト型メモリセルの蓄積容量と第１のスタック
ト型メモリセルに隣接する第２のスタックト型メモリセ
ルの蓄積容量とが、背中合せに重なった構造となってい
る。
図である。本実施例では、プレート電極を挟んで、第１
のスタックト型メモリセルの蓄積容量と第１のスタック
ト型メモリセルに隣接する第２のスタックト型メモリセ
ルの蓄積容量とが、背中合せに重なった構造となってい
る。
表面に選択酸化により設けられたフィールド酸化Ｍ１０
２を有するＰ型シリコン基板１０１上に、ゲート酸化膜
１０４ａ、１０４ｂあるいはフィールド酸化膜１０２を
介してワード線１０５ａ 、 １０５ｄ 、 １０５ｂ
、 １０５ｃが形成され、ワード線１０５ａ 、 １
０５ｂ 、 １０５ｃ 、 １０５ｄはシリコン酸化１
１！１０６ａ、１０６ｂ、１０６ｃ、１０６ｄにより覆
われれいる。Ｎ型拡散層１０３ｂ 、 １０３ｃは、そ
れぞれ第１゜第２の容量蓄積電極１０７，１１７の接続
端子となる。
２を有するＰ型シリコン基板１０１上に、ゲート酸化膜
１０４ａ、１０４ｂあるいはフィールド酸化膜１０２を
介してワード線１０５ａ 、 １０５ｄ 、 １０５ｂ
、 １０５ｃが形成され、ワード線１０５ａ 、 １
０５ｂ 、 １０５ｃ 、 １０５ｄはシリコン酸化１
１！１０６ａ、１０６ｂ、１０６ｃ、１０６ｄにより覆
われれいる。Ｎ型拡散層１０３ｂ 、 １０３ｃは、そ
れぞれ第１゜第２の容量蓄積電極１０７，１１７の接続
端子となる。
第１の容量蓄積電極１０７はシリコン酸化膜１０６ａ、
１０６ｂ、１０６ｃを介してワード！１０５ａ、１０５
ｂ、１０５ｃ上にかかるように設けられ、例えば多結晶
シリコンにより形成される。第１の容量蓄Ｍ電極１０７
上には、第１の容量絶縁膜ｌＯ８を介してプレート電［
１１０９が設けられる。プレート電極１０９上には、第
２の容量絶縁Ｍ１１８を介して第２の容量蓄積電［１１
７が設けられる。容量蓄積電極の接続端子となるＮ型拡
散層１０３ａ 、 １０３ｄは、共にビット線１１１に
接続される。また、ビット線１１１は、層間絶縁膜１１
０を介して蓄積容量上に形成されている。
１０６ｂ、１０６ｃを介してワード！１０５ａ、１０５
ｂ、１０５ｃ上にかかるように設けられ、例えば多結晶
シリコンにより形成される。第１の容量蓄Ｍ電極１０７
上には、第１の容量絶縁膜ｌＯ８を介してプレート電［
１１０９が設けられる。プレート電極１０９上には、第
２の容量絶縁Ｍ１１８を介して第２の容量蓄積電［１１
７が設けられる。容量蓄積電極の接続端子となるＮ型拡
散層１０３ａ 、 １０３ｄは、共にビット線１１１に
接続される。また、ビット線１１１は、層間絶縁膜１１
０を介して蓄積容量上に形成されている。
本実施例では２つのメモリセルの蓄積容量を重ね合せた
ことにより、これらの蓄積容量の平面積は従来の１．７
倍程度に拡大できる。 ′第２図は本発明の第２の
実施例を説明するための縦断面図である。本実施例では
、第１のスタックト型メモリセルの蓄積容量上に、プレ
ート電極を挟んで、第１のスタックト型メモリセルに隣
接する第２のスタックト型メモリセルの半分、および第
１のスタックト型メモリセルに隣接する第３のスタック
ト型メモリセルの半分が形成されている。
ことにより、これらの蓄積容量の平面積は従来の１．７
倍程度に拡大できる。 ′第２図は本発明の第２の
実施例を説明するための縦断面図である。本実施例では
、第１のスタックト型メモリセルの蓄積容量上に、プレ
ート電極を挟んで、第１のスタックト型メモリセルに隣
接する第２のスタックト型メモリセルの半分、および第
１のスタックト型メモリセルに隣接する第３のスタック
ト型メモリセルの半分が形成されている。
表面に選択酸化により設けられたフィールド酸化Ｍ２Ｏ
２を有するＰ型シリコン基板２０１上に、ゲート酸化膜
２０４ａ 、 ２０４ｂ 、 ２０４ｃ 、 ２０４ｄ
あるいはフィールド酸化膜２０２を介してワード線２０
５ａ 、 ２０５ｂ 、 ２０５ｅ、２０５ｆ、あるい
は２０５ｃ 、 ２０５ｄが形成され、ワード線２０５
ａ 、 ２０５ｂ 、 ２０５ｃ 、 ２０５ｄ 、
２０５ｅ 、 ２０５ｆはシリコン酸化膜２０６ａ 、
２０６ｂ 、 ２０６ｃ 、 ２０６ｄ 、 ２０６
ｅ 、 ２０６ｆにより覆われれいる。
２を有するＰ型シリコン基板２０１上に、ゲート酸化膜
２０４ａ 、 ２０４ｂ 、 ２０４ｃ 、 ２０４ｄ
あるいはフィールド酸化膜２０２を介してワード線２０
５ａ 、 ２０５ｂ 、 ２０５ｅ、２０５ｆ、あるい
は２０５ｃ 、 ２０５ｄが形成され、ワード線２０５
ａ 、 ２０５ｂ 、 ２０５ｃ 、 ２０５ｄ 、
２０５ｅ 、 ２０５ｆはシリコン酸化膜２０６ａ 、
２０６ｂ 、 ２０６ｃ 、 ２０６ｄ 、 ２０６
ｅ 、 ２０６ｆにより覆われれいる。
Ｎ型拡散層２０３ｂ 、 ２０３ｅはビット線２１１の
接続端子となり、フィールド酸化膜２０２．シリコン酸
化膜２０６ａ 、 ２０６ｂ 、 ２０６ｃ 、 ２０
６ｄ 、 ２０６ｅ 、 ２０６ｆ上に眉間絶縁膜２１
０を介してビット線２１１か設けられている。
接続端子となり、フィールド酸化膜２０２．シリコン酸
化膜２０６ａ 、 ２０６ｂ 、 ２０６ｃ 、 ２０
６ｄ 、 ２０６ｅ 、 ２０６ｆ上に眉間絶縁膜２１
０を介してビット線２１１か設けられている。
Ｎ型拡散層２０３ｃ 、２０３ｆ 、および２０３ａ、
２０３ｄは第１の容量蓄積電極２０７ａ 、２０７ｂ
、および第２の容量蓄積電極２１７ａ、２１７ｂの接続
端子となる。第１の容量電極２０７ａ上には第１の容量
絶縁膜２０８ａ 、プレート電極２０９．第２の容量絶
縁膜２１８ａを介して第２の容量蓄積電極２１７ａおよ
び第２の容量蓄積電極２１７ｂの各半分が形成され、第
１の容量電１２０７ｂ上には第１の容量絶縁膜２０８ｂ
、プレート電極２０９．第２の容量絶縁膜２１８ｂを
介して第２の容量蓄積電極２１７ｂの半分等が形成され
、これらにより蓄積容量が形成されている。またこれら
蓄積容量は、層間絶縁膜２２０を介してビット線２１１
上に形成されている。
２０３ｄは第１の容量蓄積電極２０７ａ 、２０７ｂ
、および第２の容量蓄積電極２１７ａ、２１７ｂの接続
端子となる。第１の容量電極２０７ａ上には第１の容量
絶縁膜２０８ａ 、プレート電極２０９．第２の容量絶
縁膜２１８ａを介して第２の容量蓄積電極２１７ａおよ
び第２の容量蓄積電極２１７ｂの各半分が形成され、第
１の容量電１２０７ｂ上には第１の容量絶縁膜２０８ｂ
、プレート電極２０９．第２の容量絶縁膜２１８ｂを
介して第２の容量蓄積電極２１７ｂの半分等が形成され
、これらにより蓄積容量が形成されている。またこれら
蓄積容量は、層間絶縁膜２２０を介してビット線２１１
上に形成されている。
本実施例では１つの容量蓄積電極が隣接する２の容量蓄
積！極と重なっているため、蓄積容量の平面積は従来に
比べて２倍程度に拡大できる。
積！極と重なっているため、蓄積容量の平面積は従来に
比べて２倍程度に拡大できる。
以上説明したように本発明では、スタックト型メモリセ
ルの互いに隣接する容量蓄積電極を重ね合せて蓄積容量
の平面積を拡大することにより、容量蓄積電極の丈を低
くすることが可能となる。
ルの互いに隣接する容量蓄積電極を重ね合せて蓄積容量
の平面積を拡大することにより、容量蓄積電極の丈を低
くすることが可能となる。
この結果、才ず第１に、セルアレイの上部に設けられる
金属配線と下層配線、拡散層等との間の接続が容易とな
る。これは従来の半導体メモリに比べて蓄積容量の丈が
低いことがら、これにより生ずる段差、凹凸等が緩和さ
れ、開口部の加工が容易になり、かつ開口部に導電体を
埋設するのが容易となるからである。第２に、容量蓄積
電極の高さが低くなるこから、これの加工性が容易とな
る。
金属配線と下層配線、拡散層等との間の接続が容易とな
る。これは従来の半導体メモリに比べて蓄積容量の丈が
低いことがら、これにより生ずる段差、凹凸等が緩和さ
れ、開口部の加工が容易になり、かつ開口部に導電体を
埋設するのが容易となるからである。第２に、容量蓄積
電極の高さが低くなるこから、これの加工性が容易とな
る。
第１図は本発明の第１の実施例を説明するための縦断面
図、第２図は本発明の第２の実施例を説明するための縦
断面図、第３図、第４図は従来の半導体メモリの縦断面
図である。 １０１．２０１．３０１．４０１・・・Ｐ型シリコン基
板、１０２．２０２，３０２，４０２・・・フィールド
酸化膜、１０３ａ、１０３ｂ、１０３ｃ、１０３ｄ、２
０３ａ、２０３ｂ、２０３ｃ、２０３ｄ。 ２０３ｅ、２０３ｆ、３０３ａ、３０３ｂ、４０３ａ、
４０３ｂ −−−Ｎ型拡散層、１０４ａ、１０４ｂ、２
０４ａ、２０４ｂ、２０４ｃ、２０４ｄ、３０４ａ、３
０４ｂ。 ４０４ａ、４０４ｂ −−−ゲート酸化膜、１０５ａ、
１０５ｂ、１０５ｃ、１０５ｄ、２０５ａ、２０５ｂ、
２０５ｃ、２０５ｄ。 ２０５ｅ、２０５ｆ、３０５ａ、３０５ｂ、３０５ｃ、
３０５ｄ、４０５ａ、４０５ｂ。 ４０５ｃ、４０５ｄ・・・ワード線、 １０６ａ、１０６ｂ、１０６ｃ、１０６ｄ、２０６ａ、
２０６ｂ、２０６ｃ、２０６ｄ２０６ｅ、２０６ｆ、３
０６ａ、３０６ｂ、３０６ｃ、３０６ｄ、４０６ａ、４
０６ｂ。 ４０６ｃ、４０６ｄ・・・シリコン酸化膜、１０７．２
０７ａ、２０７ｂ −・−第１の容量蓄積電極、１０８
．２０８ａ、２０８ｂ ・−第１の容量絶縁膜、１０９
、２０９ 、３０９ 、４０９・・・プレート電極、
１１０．２１０，２２０，３１０，４１０，４２０・・
・層間絶縁膜、１１１．２１１．３１１，４１１・・・
ビット線、１１７．２１７ａ、２１７ｂ −−−第２の
容量蓄積電極、１１ｇ、２１８ａ、２１８ｂ −−−第
２の容量絶縁膜、３２７ 、４２７ａ 、 ４２７ｂ
、 ４２７ｃ・−・容量蓄積電極、３２８．４２８ａ、
４２８ｂ、４２８ｃｍ−−容量絶縁膜。
図、第２図は本発明の第２の実施例を説明するための縦
断面図、第３図、第４図は従来の半導体メモリの縦断面
図である。 １０１．２０１．３０１．４０１・・・Ｐ型シリコン基
板、１０２．２０２，３０２，４０２・・・フィールド
酸化膜、１０３ａ、１０３ｂ、１０３ｃ、１０３ｄ、２
０３ａ、２０３ｂ、２０３ｃ、２０３ｄ。 ２０３ｅ、２０３ｆ、３０３ａ、３０３ｂ、４０３ａ、
４０３ｂ −−−Ｎ型拡散層、１０４ａ、１０４ｂ、２
０４ａ、２０４ｂ、２０４ｃ、２０４ｄ、３０４ａ、３
０４ｂ。 ４０４ａ、４０４ｂ −−−ゲート酸化膜、１０５ａ、
１０５ｂ、１０５ｃ、１０５ｄ、２０５ａ、２０５ｂ、
２０５ｃ、２０５ｄ。 ２０５ｅ、２０５ｆ、３０５ａ、３０５ｂ、３０５ｃ、
３０５ｄ、４０５ａ、４０５ｂ。 ４０５ｃ、４０５ｄ・・・ワード線、 １０６ａ、１０６ｂ、１０６ｃ、１０６ｄ、２０６ａ、
２０６ｂ、２０６ｃ、２０６ｄ２０６ｅ、２０６ｆ、３
０６ａ、３０６ｂ、３０６ｃ、３０６ｄ、４０６ａ、４
０６ｂ。 ４０６ｃ、４０６ｄ・・・シリコン酸化膜、１０７．２
０７ａ、２０７ｂ −・−第１の容量蓄積電極、１０８
．２０８ａ、２０８ｂ ・−第１の容量絶縁膜、１０９
、２０９ 、３０９ 、４０９・・・プレート電極、
１１０．２１０，２２０，３１０，４１０，４２０・・
・層間絶縁膜、１１１．２１１．３１１，４１１・・・
ビット線、１１７．２１７ａ、２１７ｂ −−−第２の
容量蓄積電極、１１ｇ、２１８ａ、２１８ｂ −−−第
２の容量絶縁膜、３２７ 、４２７ａ 、 ４２７ｂ
、 ４２７ｃ・−・容量蓄積電極、３２８．４２８ａ、
４２８ｂ、４２８ｃｍ−−容量絶縁膜。
Claims (1)
- 【特許請求の範囲】 １、１個のトランジスタと１個の積層型蓄積容量とから
なるスタックト型メモリセルを有する半導体メモリにお
いて、少なくとも１層の導電膜、および少なくとも２層
の絶縁膜を隔てて、第１のスタックト型メモリセルの容
量蓄積電極の一部、および前記第１のスタックト型メモ
リセルに隣接するスタックト型メモリセルの容量蓄積電
極の一部が重なり合う構造を有することを特徴とする半
導体メモリ。 ２、第１のスタックト型メモリセルの容量蓄積電極、お
よび前記第１のスタックト型メモリセルに隣接する第２
のスタックト型メモリセルの容量蓄積電極が重なり合う
構造を有することを特徴とする請求項１記載の半導体メ
モリ。 ３、第１のスタックト型メモリセルの容量蓄積電極、お
よび前記第１のスタックト型メモリセルに隣接する第２
のスタックト型メモリセルの容量蓄積電極の一部、およ
び前記第１のスタックト型メモリセルに隣接する第３の
スタックト型メモリセルの容量蓄積電極の一部が重なり
合う構造を有することを特徴とする請求項１記載の半導
体メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2269853A JPH04145660A (ja) | 1990-10-08 | 1990-10-08 | 半導体メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2269853A JPH04145660A (ja) | 1990-10-08 | 1990-10-08 | 半導体メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04145660A true JPH04145660A (ja) | 1992-05-19 |
Family
ID=17478112
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2269853A Pending JPH04145660A (ja) | 1990-10-08 | 1990-10-08 | 半導体メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04145660A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08288473A (ja) * | 1995-04-20 | 1996-11-01 | Nec Corp | 半導体記憶装置およびその製造方法 |
| US8143723B2 (en) | 1996-07-18 | 2012-03-27 | Fujitsu Semiconductor Limited | Highly integrated and reliable DRAM and its manufacture |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58182261A (ja) * | 1982-04-19 | 1983-10-25 | Hitachi Ltd | 半導体記憶装置 |
| JPS62179759A (ja) * | 1986-02-04 | 1987-08-06 | Fujitsu Ltd | 半導体記憶装置 |
| JPH0294558A (ja) * | 1988-09-30 | 1990-04-05 | Hitachi Ltd | 半導体記憶装置及びその製造方法 |
| JPH0318051A (ja) * | 1989-06-14 | 1991-01-25 | Fujitsu Ltd | 半導体装置 |
-
1990
- 1990-10-08 JP JP2269853A patent/JPH04145660A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58182261A (ja) * | 1982-04-19 | 1983-10-25 | Hitachi Ltd | 半導体記憶装置 |
| JPS62179759A (ja) * | 1986-02-04 | 1987-08-06 | Fujitsu Ltd | 半導体記憶装置 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08288473A (ja) * | 1995-04-20 | 1996-11-01 | Nec Corp | 半導体記憶装置およびその製造方法 |
| US8143723B2 (en) | 1996-07-18 | 2012-03-27 | Fujitsu Semiconductor Limited | Highly integrated and reliable DRAM and its manufacture |
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