JP2010177521A - 半導体記憶装置の製造方法 - Google Patents

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Abstract

【課題】コンタクトプラグとゲート電極との間の距離を短縮する。
【解決手段】ビット線間の電位差を増幅するセンスアンプを構成する各トランジスタがリ
ングゲート型であり、各トランジスタのドレイン領域１６又はソース領域１７と接続するための複数のコンタクトプラグ２６，２７が、複数のコンタクトプラグ２６，２７に跨って設けられたライン形状の開口を有するマスクを用いて各トランジスタを覆う絶縁層を選択エッチングするラインＳＡＣ技術を用いて形成される。
【選択図】図５

Description

本発明は半導体記憶装置の製造方法に関し、特に、リングゲート型のトランジスタを用いる半導体記憶装置の製造方法に関する。
ＤＲＡＭ(Dynamic Random Access Memory)では、各ビット線にセンスアンプが接続される。センスアンプはビット線間の電位差を増幅するために用いられる回路であるが、ビット線間の電位差は非常に微小であるため、センスアンプには高い感度が要求される。そのためには高い電流駆動能力が必要であり、センスアンプを構成する各トランジスタのチャネル幅をある程度大きくして電流駆動能力を確保する必要があるが、近年のＤＲＡＭセルの縮小化により、センスアンプに許される占有面積は限られている。そこで近年、比較的小さな占有面積でチャネル幅を大きく取ることのできるリングゲート型のトランジスタを用いてセンスアンプを構成する技術が用いられるようになってきている（例えば、特許文献１〜３。）。
特開２００３−０６８８８０号公報 特開２００５−３４７５７８号公報 特開２００８−０１６７４９号公報
ところで、リングゲート型のトランジスタを用いる場合、ソース、ドレイン領域とビット線とを接続するコンタクトプラグは、ホールＳＡＣ(Self Align Contact)と呼ばれる技術を用いて形成される。この技術では、初めにゲート電極の上面及び側面をシリコン窒化膜からなるゲートギャップ及びサイドウォールで覆っておき、さらにその上からセンスアンプ全体をシリコン酸化膜で覆う。次にマスクを用いてシリコン酸化膜を選択エッチングすることで、ソース、ドレイン領域上にコンタクトホールを設ける。最後に、コンタクトホール内に導電層を埋め込むことで、コンタクトプラグが自己整合的に形成される。
ホールＳＡＣは、上記選択エッチングに用いるマスクがコンタクトホールごとに穴（ホール）を有していることから、この名前が付けられている。
しかしながら上記技術には、コンタクトプラグとゲート電極との間の距離が長くなってしまうという問題がある。すなわち、コンタクトホールは非常に狭い穴であるため、十分なホールが形成されるまでにある程度の時間を要する。これは、狭い穴の中ではエッチャントの移動に時間を要するからである。このため、ゲート電極へのダメージを防止するためにゲートギャップやサイドウォールをある程度厚くせざるを得ず、その分だけコンタクトプラグとゲート電極との間の距離が長くなってしまうのである。
コンタクトプラグとゲート電極との間の距離が長くなると、トランジスタ全体の大きさが大きくなる。このことは、ＤＲＡＭ全体としての微細化、すなわちチップ面積の縮小化を阻害する要因となっている。
このような問題は、ＤＲＡＭのセンスアンプのみならず、リングゲート型のトランジスタを用いる他の回路においても同様に生ずる問題である。
本発明による半導体記憶装置の製造方法は、ビット線間の電位差を増幅するセンスアンプを構成する各トランジスタがリングゲート型であり、前記各トランジスタのドレイン領域又はソース領域のための複数のコンタクトプラグが、複数のコンタクトプラグに跨って設けられたライン形状の開口を有するマスクを用いて前記各トランジスタを覆う絶縁層を選択エッチングするラインＳＡＣ技術を用いて形成されることを特徴とする。
本発明によれば、マスクの開口が複数のコンタクトプラグに跨って設けられたライン形状となっているため、ホールＳＡＣ技術を用いる場合に比べ、エッチャントが効率よくコンタクトホール内を移動することができる。したがって、コンタクトプラグとゲート電極との間の距離を短縮できる。
本発明の実施の形態による半導体記憶装置の構造を示す図である。 本発明の好ましい実施の形態によるメモリセルの回路構成を示す図である。 （ａ）は、図１に示した領域Ａの模式図である。（ｂ）は、本発明の好ましい実施の形態によるセンスアンプの回路構成を示す図である。 本発明の好ましい実施の形態によるセンスアンプ領域の平面パターンレイアウトを示す図である。 図４のＢ−Ｂ'線断面図である。 図４のＣ−Ｃ'線断面図である。 図４に示したセンスアンプ領域の平面パターンレイアウト上に、センスアンプと接続するビット線の配線レイアウトを表示した図である。 本発明の好ましい実施の形態によるセンスアンプ及びその周辺配線の製造工程を示す図であり、図４のＢ−Ｂ'線断面図である。 本発明の好ましい実施の形態によるセンスアンプ及びその周辺配線の製造工程を示す図であり、図４のＢ−Ｂ'線断面図である。 本発明の好ましい実施の形態によるセンスアンプ及びその周辺配線の製造工程を示す図であり、図４のＢ−Ｂ'線付近の平面図である。 本発明の好ましい実施の形態によるセンスアンプ及びその周辺配線の製造工程を示す図であり、図４のＢ−Ｂ'線付近の平面図である。 本発明の好ましい実施の形態によるセンスアンプ及びその周辺配線の製造工程を示す図であり、図４のＢ−Ｂ'線付近の平面図である。 本発明の好ましい実施の形態によるセンスアンプ及びその周辺配線の製造工程を示す図であり、図４のＢ−Ｂ'線断面図である。 本発明の好ましい実施の形態によるセンスアンプ及びその周辺配線の製造工程を示す図であり、図４のＢ−Ｂ'線断面図である。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明の好ましい実施の形態による半導体記憶装置の構造を示す図である。この半導体記憶装置はＤＲＡＭであり、図１にはＤＲＡＭのメモリマット内の構成の一部分のみを示している。
図１に示すように、本実施の形態による半導体記憶装置は、マトリクス状に配置された複数のメモリセル領域ＭＣＡを有している。また、Ｘ方向に隣り合うメモリセル領域ＭＣＡの間にはサブワード領域ＳＷＤが設けられ、Ｙ方向に隣り合うメモリセル領域ＭＣＡの間にはセンスアンプ領域ＳＡＡが設けられる。ここで、Ｘ方向とはサブワード線ＳＷＬの延在方向であり、センスアンプ領域ＳＡＡの長手方向と一致する。また、Ｙ方向とはビット線ＢＬの延在方向であり、サブワード領域ＳＷＤの長手方向と一致する。
メモリセル領域ＭＣＡには、多数（例えば２５６Ｋ個）のメモリセルＭＣが配置されている。メモリセルＭＣは、図２に示すように、ビット線ＢＬとプレート配線ＰＬとの間に直列接続されたセルトランジスタＴｒ及びセルキャパシタＣによって構成され、セルトランジスタＴｒのゲート電極は対応するサブワード線ＳＷＬに接続されている。これにより、サブワード線ＳＷＬがハイレベルとなると、対応するセルトランジスタＴｒがオンし、セルキャパシタＣが対応するビット線ＢＬに接続されることになる。
メモリセルＭＣにデータを書き込む際には、記憶すべきデータに応じて、セルキャパシタＣに高位側書き込み電位ＶＡＲＹ（例えば１．４Ｖ。）又は低位側書き込み電位ＶＳＳＡ（例えば０Ｖ。）を供給する。
一方、メモリセルＭＣからデータを読み出す際には、ビット線ＢＬを中間電位、すなわち（ＶＡＲＹ−ＶＳＳＡ）／２（例えば０．７Ｖ、以下単に「ＶＡＲＹ／２」と表記する）にプリチャージした後、セルトランジスタＴｒをオンさせる。これにより、セルキャパシタＣに高位側書き込み電位ＶＡＲＹが書き込まれていた場合には、ビット線ＢＬの電位は中間電位から僅かに上昇し、セルキャパシタＣに低位側書き込み電位ＶＳＳＡが書き込まれていた場合には、ビット線ＢＬの電位は中間電位から僅かに低下する。
このようなデータの書き込み及びデータの読み出しに伴うビット線ＢＬの駆動は、センスアンプ領域ＳＡＡに配置されるセンスアンプＳＡによって行われる。本実施の形態による半導体記憶装置はこのセンスアンプＳＡの製造方法に特徴を有するので、以下では、まずセンスアンプＳＡ及びその周辺配線の構成について説明し、その後、センスアンプＳＡの製造方法について詳しく説明していくことにする。
図３（ａ）は、図１に示した領域Ａの模式図である。同図に示すように、センスアンプ領域ＳＡＡには多数のセンスアンプＳＡ（図３（ａ）には、４つのセンスアンプＳＡ１〜ＳＡ４を示している。）が設けられ、各センスアンプＳＡはＹ方向に隣接するメモリセル領域ＭＣＡ内をＹ方向に延在する一対のビット線ＢＬと接続されている。ここでは各センスアンプＳＡは、当該センスアンプＳＡから見て互いに異なる方向（図３（ａ）では、上方向と下方向。）に隣接する２つのメモリセル領域ＭＣＡ内にそれぞれ延在する一対のビット線ＢＬと接続される（オープンビット線方式）。図３（ａ）では、センスアンプＳＡｉ（ｉ＝１〜４）に接続する一対のビット線ＢＬを、それぞれビット線ＢｉＴ，ＢｉＢとして表示している。なお、「Ｔ」は真、「Ｂ」は補を示している。
図３（ａ）に示すように、各メモリセル領域ＭＣＡ内のビット線ＢＬは、１本おきにセンスアンプ領域ＳＡＡ内のセンスアンプＳＡと接続している。図３（ａ）ではセンスアンプＳＡに接続していないビット線ＢＬは、当該メモリセル領域ＭＣＡを挟んで反対側に位置するセンスアンプ領域ＳＡＡ内のセンスアンプＳＡと接続している。
図３（ｂ）は、センスアンプＳＡ１の回路構成を示している。なお、図３（ｂ）にはセンスアンプＳＡ１のみを示しているが、他のセンスアンプＳＡも同様の内部回路を有する。
図３（ｂ）に示すように、センスアンプＳＡは４つのノード、すなわち、一対の電源ノードａ，ｂと、一対の信号ノードｃ，ｄとを有している。電源ノードａは高位側駆動配線ＳＡＰに接続されており、電源ノードｂは低位側駆動配線ＳＡＮに接続されている。また、信号ノードｃ，ｄは、対応するビット線対Ｂ０Ｔ，Ｂ０Ｂにそれぞれ接続されている。センスアンプＳＡの活性化は、高位側駆動配線ＳＡＰ及び低位側駆動配線ＳＡＮに、それぞれ上述した高位側書き込み電位ＶＡＲＹ及び低位側書き込み電位ＶＳＳＡを供給することにより行う。
また、センスアンプＳＡはＰチャンネルＭＯＳトランジスタＴｒ１，Ｔｒ２と、ＮチャンネルＭＯＳトランジスタＴｒ３，Ｔｒ４とを有している。トランジスタＴｒ１とトランジスタＴｒ３とは、電源ノードａと電源ノードｂとの間に直列接続されており、これらの接点が一方の信号ノードｄに接続され、これらのゲート電極が他方の信号ノードｃに接続されている。同様に、トランジスタＴｒ２とトランジスタＴｒ４とは、電源ノードａと電源ノードｂとの間に直列接続されており、これらの接点が一方の信号ノードｃに接続され、これらのゲート電極が他方の信号ノードｄに接続されている。
メモリセルＭＣに対して書き込みや読み出しを行う際には、ビット線対Ｂ０Ｔ，Ｂ０Ｂに電位差が生ずる。ビット線Ｂ０Ｔの電位がバービット線Ｂ０Ｂの電位より高くなった場合には、トランジスタＴｒ２，Ｔｒ３がオン状態となり、トランジスタＴｒ１，Ｔｒ４がオフ状態となる。したがって、電源ノードａと信号ノードｃとが接続され、ビット線Ｂ０Ｔに高位側書き込み電位ＶＡＲＹが供給される。また、電源ノードｂと信号ノードｄとが接続され、バービット線Ｂ０Ｂに低位側書き込み電位ＶＳＳＡが供給される。
一方、ビット線Ｂ０Ｔの電位がバービット線Ｂ０Ｂの電位より低くなった場合には、トランジスタＴｒ１，Ｔｒ４がオン状態となり、トランジスタＴｒ２，Ｔｒ３がオフ状態となる。したがって、電源ノードａと信号ノードｄとが接続され、バービット線Ｂ０Ｂに高位側書き込み電位ＶＡＲＹが供給される。また、電源ノードｂと信号ノードｃとが接続され、ビット線Ｂ０Ｔに低位側書き込み電位ＶＳＳＡが供給される。
次に、図４はセンスアンプ領域ＳＡＡの平面パターンレイアウトを示す図である。同図に示すリング形状の構造物はセンスアンプＳＡ内の各トランジスタのゲート電極１４である。すなわち、センスアンプＳＡの各トランジスタはリングゲート型となっている。
図４に示すように、センスアンプ領域ＳＡＡでは、それぞれリング形状のゲート電極１４を有するトランジスタが、Ｙ方向に８列に並べて配置されている。以下、図面下側から順に、各列をＡ列〜Ｈ列と称する。両端の各２列（Ａ，Ｂ，Ｇ，Ｈ列）に属するトランジスタはＮチャンネルＭＯＳトランジスタ（ＮＭＯＳ）であり、中央の４列（Ｃ，Ｄ，Ｅ，Ｆ列）に属するトランジスタはＰチャンネルＭＯＳトランジスタ（ＰＭＯＳ）である。
１つのセンスアンプＳＡは、図４に示したセンスアンプＳＡ１〜ＳＡ４のように、片側４列のトランジスタによって構成される。センスアンプＳＡ１の例を挙げると、図４に示すように、センスアンプＳＡ１のトランジスタＴｒ１〜Ｔｒ４はそれぞれＡ列〜Ｄ列に属し、Ｙ方向に並んでセンスアンプＳＡ１を構成している。
ここで、センスアンプ領域ＳＡＡの断面図も参照しながら、センスアンプＳＡの構造について詳しく説明する。
図５は、図４のＢ−Ｂ'線断面図である。また、図６は、図４のＣ−Ｃ'線断面図である。これらの断面図に示すように、センスアンプＳＡは、Ｐ型半導体層１０の表面に形成される。図６に示すように、Ｐ型半導体層１０の表面付近にはＮ型の領域（ＮＷＥＬＬ）１１が形成されており、ＰチャンネルＭＯＳトランジスタはこのＮ型領域１１上に形成される。
また、図４に示すように、Ａ列の外側、Ｂ列とＣ列の間、Ｄ列とＥ列の間、Ｆ列とＧ列の間、及びＨ列の外側には絶縁分離領域Ｉが設けられており、この絶縁分離領域Ｉによって活性領域Ｋが区画されている。絶縁分離領域Ｉは、図６に示す絶縁層１２によって構成されるものである（ＳＴＩ(Shallow Trench Isolation)法）。なお、絶縁層１２は、シリコン酸化膜で構成することが好適である。
さて、図６に示すように、各トランジスタのゲート電極１４は、酸化シリコンなどからなるゲート絶縁膜１３を介して、Ｐ型半導体層１０或いはＮ型領域１１上に立設されている。ゲート電極１４の材料としては、ポリシリコン、メタル、又はシリサイド、或いはこれらの積層膜を用いることが好適である。ゲート電極１４の上面にはキャップ絶縁膜１５が、側面にはサイドウォール絶縁膜２０がそれぞれ形成されており、隣接する各層とゲート電極１４とを絶縁分離している。なお、キャップ絶縁膜１５及びサイドウォール絶縁膜２０の材料には、シリコン窒化膜を用いることが好適である。各ゲート電極１４の平面形状は上述したようにリング形状であるが、図４に示すように一部突出した部分を有している。この突出部分は、図６にも示すように、ゲートコンタクトプラグ３０を介して、対応するビット線ＢＬと接続している。
なお、ゲートコンタクトプラグ３０との接触部分を含むゲート電極１４の一部は、図４及び図６に示すように、絶縁分離領域Ｉ（絶縁層１２）上に設けられている。したがって、ゲート電極１４が設計位置から多少ずれたとしても、各トランジスタの能力を実質的に一定に保つことが可能になっている。また、本実施の形態では各ゲート電極１４の平面形状を完全なリング形状としているが、絶縁分離領域Ｉではチャネルが形成されないので、実効的には、絶縁分離領域Ｉ上でリング形状の一部が切れていても完全なリング形状となっている場合と効果は同じである。したがって、各ゲート電極１４の平面形状は、完全なリング形状の他、絶縁分離領域Ｉ上に開放端を有するＵ字形状を含む略リング形状であればよい。リングゲート型のトランジスタという場合、このような略リング形状のトランジスタを用いて構成したトランジスタを意味する。
Ｐ型半導体層１０の表面のうち、ゲート電極１４、Ｎ型領域１１、絶縁層１２のいずれも設けられていない部分には、不純物イオン注入によりｎ＋拡散層１６，１７が形成される。ここで、ｎ＋拡散層１６はゲート電極１４のリング中央に位置する部分であり、ｎ＋拡散層１７はゲート電極１４のリング外側に位置する部分である。また、Ｎ型領域１１の表面のうち、ゲート電極１４、絶縁層１２のいずれも設けられていない部分には、不純物イオン注入によりｐ＋拡散層１８，１９が形成される。ここで、ｐ＋拡散層１８はゲート電極１４のリング中央に位置する部分であり、ｐ＋拡散層１９はゲート電極１４のリング外側に位置する部分である。
リング中央のｎ＋拡散層１６及びｐ＋拡散層１８は、それぞれＮチャンネルＭＯＳトランジスタ及びＰチャンネルＭＯＳトランジスタのドレインを構成している。一方、リング外側のｎ＋拡散層１７及びｐ＋拡散層１９は、それぞれＮチャンネルＭＯＳトランジスタ及びＰチャンネルＭＯＳトランジスタのソースを構成している。なお、図４〜図６の各図から理解されるように、このソースは各トランジスタに共通となっている。
図４〜図６に示すように、ｎ＋拡散層１６及びｐ＋拡散層１８は、リング中央に埋め込まれたドレインコンタクトプラグ２６と、ドレインコンタクトプラグ２６の上面に接触して設けられるビットコンタクトプラグ２９とによって、対応するビット線ＢＬと接続している。
また、図４，図５に示すように、ｎ＋拡散層１７は、リング中央に埋め込まれたソースコンタクトプラグ２７と、ソースコンタクトプラグ２７の上面に接触して設けられるセンス電位コンタクトプラグ３２とによって、低位側駆動配線ＳＡＮとして機能するセンス電位プレイン３３と接続している。同様に、ｐ＋拡散層１９は、ソースコンタクトプラグ２７及びセンス電位コンタクトプラグ３２によって、高位側駆動配線ＳＡＰとして機能するセンス電位プレイン３４と接続している（接続部分の断面は図示していない。）。
以上、センスアンプＳＡの構造について詳しく説明した。
図７は、図４に示したセンスアンプ領域ＳＡＡの平面パターンレイアウト上に、センスアンプＳＡ１〜ＳＡ４と接続する上記ビット線Ｂ０Ｔ〜Ｂ４Ｔ及びＢｉＢ〜Ｂ４Ｂの配線レイアウトを表示した図である。なお、同図において、各ビット線ＢＬとビットコンタクトプラグ２９又はゲートコンタクトプラグ３０とが重なっているところで、これらは互いに電気的に接触している。
図７に示すように、各センスアンプＳＡ内では、２つのＮチャンネルＭＯＳトランジスタと、２つのＰチャンネルＭＯＳトランジスタとが、その間の絶縁分離領域Ｉを挟んで線対称な形状となっている。また、Ａ，Ｂ列のＮチャンネルＭＯＳトランジスタは、Ｇ，Ｈ列のＮチャンネルＭＯＳトランジスタに比べ、図面左方向に少しずれて配置されている。ずれの大きさは、ビット線ＢＬのピッチと同量（＝２Ｆ。Ｆは最小加工寸法。）である。同様に、Ｃ，Ｄ列のＰチャンネルＭＯＳトランジスタも、Ｅ，Ｆ列のＮチャンネルＭＯＳトランジスタに比べ、図面左方向に２Ｆずれて配置されている。
各トランジスタの配置を以上のようにしたことにより、図７に示すように、各ビット線ＢＬは、対応する個々のセンスアンプＳＡ上で直線となっている。また、各センスアンプＳＡによって占有される領域のＸ方向の長さは、ビット線４本分（＝８Ｆ。）に抑えられている。言い換えれば、Ｘ方向にビット線８本分（＝１６Ｆ。）という寸法の中に、４つのセンスアンプＳＡを配置することが可能になっている。
このように、本実施の形態による半導体記憶装置によれば、各センスアンプＳＡのＸ方向の長さを短くすることができる。したがって、本実施の形態による半導体記憶装置では、ＤＲＡＭ全体としての微細化、すなわちチップ面積の縮小化が実現されているが、上記のようなセンスアンプＳＡの配置が可能になっているのは、コンタクトプラグ２６，２７を形成する際にラインＳＡＣ技術を用いたためである。以下、センスアンプＳＡの製造工程を説明しながら、ラインＳＡＣ技術によるコンタクトプラグ２６，２７の形成について詳しく説明していくことにする。
図８，図９，図１４，図１５は図４のＢ−Ｂ'線断面図であり、図１０〜図１３は図４のＢ−Ｂ'線付近の平面図（センスアンプＳＡ１，ＳＡ３のトランジスタＴｒ４付近の平面図）である。これらの各図はセンスアンプＳＡ及びその周辺配線の製造工程を示すものであり、以下では、これらの各図と上述した図４〜図７とを参照しながら、センスアンプＳＡ１，ＳＡ３のトランジスタＴｒ４にかかる部分の製造工程に着目して、説明していくことにする。
まず初めに、Ｐ型半導体層１０を有する半導体基板を用意し、図６に示したように、ＰチャンネルＭＯＳトランジスタを形成するための領域に不純物を注入してＮ型領域１１を設ける。そして、図４及び図７に示すように、絶縁分離領域Ｉ（絶縁層１２）を設けて活性領域Ｋを区画する。以降の工程では、活性領域Ｋに沿って複数のトランジスタを形成していくことになる。
次に、図８に示すように、熱酸化法を用いてＰ型半導体層１０のシリコン表面を酸化することで膜厚５ｎｍ程度の酸化シリコンの絶縁膜を形成し、その上にポリシリコンなどの導電性材料を１００ｎｍ程度積層し、さらにその上面に膜厚２００ｎｍ程度のシリコン窒化膜を形成する。そして、マスクパターンを用いる異方性エッチングにより、これらを図４に示したリング形状にパターニングする。以上の工程により、図８に示すように、半導体層１０上に、ゲート絶縁膜１３、ゲート電極１４、キャップ絶縁膜１５の略円筒形状の積層体が複数立設される。なお、略円筒形状とは、略リング形状について上述したのと同様、完全な円筒形状の他、絶縁分離領域Ｉ上に開放端を有する形状などを含む意である。
パターニングが完了したら、次に不純物イオン注入により、図８に示すように、Ｐ型半導体層１０の露出面にｎ−拡散層１６ａ，１７ａを形成する。なお、上記積層体の内側領域がｎ−拡散層１６ａであり、外側領域がｎ−拡散層１７ａである。ｎ−拡散層１６ａは積層体ごとに分離して形成されているが、ｎ−拡散層１７ａは活性領域Ｋ内で共通となっている。この段階で形成されたｎ−拡散層１６ａ，１７ａの不純物濃度は、比較的低濃度である。
次に、ＣＶＤ法により全面にシリコン窒化膜を堆積してエッチバックを行うことにより、図９に示すように、ゲート絶縁膜１３、ゲート電極１４、及びキャップ絶縁膜１５の側面に膜厚２０ｎｍ程度のサイドウォール絶縁膜２０を形成する。ここまでの工程により、その表面及び側面が絶縁膜で覆われた略円筒形状のリングゲート構造体２１が複数形成される。
リングゲート構造体２１を形成したら、次に再度不純物イオン注入を行うことにより、図９に示すように、Ｐ型半導体層１０の露出面にｎ＋拡散層１６，１７を形成する。なお、リングゲート構造体２１の内側領域がｎ＋拡散層１６であり、外側領域がｎ＋拡散層１７である。ｎ＋拡散層１６はリングゲート構造体２１ごとに分離して形成され、各トランジスタのドレイン領域として機能する。一方、ｎ＋拡散層１７は活性領域Ｋ内で共通となっており、各トランジスタのソース領域として機能する。この段階で形成されたｎ＋拡散層１６，１７の不純物濃度は、比較的高濃度である。ここで、ｎ＋拡散層１６，１７形成のためのイオン注入を行う前に、ｎ−拡散層１６ａ、１７ａ上に選択的にシリコンをエピタキシャル成長させて選択エピ層を形成しても良い。ｎ＋拡散層１６，１７は、かくして、選択エピ層を介する不純物の拡散により形成される。
ｎ＋拡散層１６，１７の形成後、全面にシリコン酸化膜を膜厚５００ｎｍ程度まで堆積し、図９に示す絶縁層２２を形成する。絶縁層２２の表面は、ＣＭＰ法などを用いて平坦化しておく。
図１０は、図９までの工程を完了した状態における各トランジスタの平面図である。ただし、同図では絶縁層２２を省略している。同図に示すように、リング形状のリングゲート構造体２１が完成している。
次に、図１１に示すように、絶縁層２２上にマスク層２４を形成する。マスク層２４には、いわゆるハードマスクを使用する。このマスク層２４は、複数のコンタクトプラグ（トランジスタ）に跨って設けられたライン形状の開口２４ａを有している。すなわち、図５に示したように、ｎ＋拡散層１６上にはドレインコンタクトプラグ２６が形成され、ｎ＋拡散層１７上のリングゲート構造体２１とＸ方向に隣接する位置にはソースコンタクトプラグ２７が形成されることになるが、開口２４ａは、これらのコンタクトプラグに跨るように、Ｘ方向に沿って設けられている。換言すれば、開口２４ａは、複数のリングゲート構造体２１の内側部分（ドレインコンタクトプラグ２６に対応する領域）、複数のリングゲート構造体２１それぞれの一部、及び隣り合うリングゲート構造体２１で挟まれた部分（ソースコンタクトプラグ２７に対応する領域）に跨って設けられている。
開口２４ａのＹ方向の幅ｄは、ｎ＋拡散層１７の全面が露出する程度の幅としている。具体的には、０．１０μｍ程度である。なお、図示のとおり、ｎ＋拡散層１６上ではそれよりも少し小さめのライン幅としてもよい。勿論、同一の幅でも良い。すなわち、ライン状に開口２４ａを設けることがポイントであり、ラインの幅の全領域に渡り同一とする必要はなく、多少違っていても構わない。
そして、マスク層２４をマスクとして用いる選択エッチングにより、絶縁層２２を選択的に除去する。すなわち、上記したように、キャップ絶縁膜１５及びサイドウォール絶縁膜２０はシリコン窒化膜でできており、一方、絶縁層２２はシリコン酸化膜である。エッチャントとしてＣＦ系のガスを利用する場合、シリコン酸化膜のエッチングレートはシリコン酸化膜に比べて大きくなるため、絶縁層２２のみを選択的に除去することが可能になる。勿論、紙面と垂直な方向でのコンタクトホールは、絶縁膜２２によって区画される。
マスク層２４は、上述のように複数のコンタクトプラグに跨って設けられたライン形状の開口２４ａを有している。これは要するにラインＳＡＣ技術を用いるものであるが、コンタクトプラグごとに開口を設ける場合（ホールＳＡＣ技術）に比べ、エッチャントが効率よくコンタクトホール内を移動することができる。したがって、効率よくエッチングを行えるので、エッチングに要する時間が比較的短くて済み、キャップ絶縁膜１５及びサイドウォール絶縁膜２０を比較的薄く形成することが可能になる。なお、キャップ絶縁膜１５及びサイドウォール絶縁膜２０の具体的な厚さとしては、上述したように２０ｎｍ程度とすることができる。これに対し、ホールＳＡＣ技術を用いる場合には、３０ｎｍ程度の厚みが必要である。
さて、選択エッチングが終了すると、図１２に示すように、ｎ＋拡散層１６，１７上にコンタクトホール２５が形成され、ｎ＋拡散層１６，１７が露出する。選択エピ層を形成した場合は、当該エピ層が露出する。その状態で全面にポリシリコン、あるいはＴｉＮ（窒化チタン）とＷ（タングステン）の積層膜等の導電層を厚さ１００ｎｍ程度まで堆積し、リングゲート構造体２１の表面が露出するまでＣＭＰにより研磨する。その結果、図１３に示すように、各コンタクトホール２５内にコンタクトプラグ２６，２７が形成される。
次に、全面にシリコン酸化膜等からなる厚さ２００ｎｍ程度の層間絶縁膜２８を形成し、一部をエッチングすることによりコンタクトプラグ２６を露出させ、図１４に示すように、コンタクトプラグ２６と接触するビットコンタクトプラグ２９を形成する。なお、図１４には表れていないが、この段階で、ゲートコンタクトプラグ３０も形成する（図６参照。）。そして、層間絶縁膜２８上にビット線ＢＬを形成する。
さらに、図５及び図６に示したように、層間絶縁膜２８及びビット線ＢＬを覆う層間絶縁膜３１を形成し、層間絶縁膜２８，３１を貫通するホールを空け、その中にセンス電位コンタクトプラグ３２を形成する。最後に、層間絶縁膜３１上にセンス電位プレイン３３，３４を形成する。
以上説明したように、本実施の形態による半導体記憶装置の製造方法によれば、マスク層２４の開口２４ａが複数のコンタクトプラグ２６，２７に跨って設けられたライン形状となっているため、ホールＳＡＣ技術を用いる場合に比べ、エッチャントが効率よくコンタクトホール内を移動することができる。したがって、エッチングに要する時間が比較的短くて済み、キャップ絶縁膜１５及びサイドウォール絶縁膜２０を比較的薄く形成することが可能になるので、コンタクトプラグ２６，２７とゲート電極１４との間の距離を短縮できる。そしてこれにより、本実施の形態による半導体記憶装置では、ＤＲＡＭ全体としての微細化、すなわちチップ面積の縮小化が実現されている。具体的には、センスアンプＳＡのＸ方向の長さを、ビット線４本分に抑えることが可能になっている。
以上、本発明の好ましい実施の形態について説明したが、本発明は、上記の実施の形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、上記実施の形態ではＤＲＡＭのセンスアンプに本発明を適用した場合について取り上げたが、本発明は、ＤＲＡＭのセンスアンプ以外にもリングゲート型のトランジスタを用いる他の回路に広く適用可能である。
１０ Ｐ型半導体層
１１ Ｎ型領域
１２ 絶縁層
１３ ゲート絶縁膜
１４ ゲート電極
１５ キャップ絶縁膜
１６ ｎ＋拡散層（第１の領域、ドレイン領域）
１７ ｎ＋拡散層（第２の領域、ソース領域）
１８ ｐ＋拡散層（第１の領域、ドレイン領域）
１９ ｐ＋拡散層（第２の領域、ソース領域）
２０ サイドウォール絶縁膜
２１ リングゲート構造体
２２ 絶縁層
２４ マスク層
２４ａ 開口
２５ コンタクトホール
２６ ドレインコンタクトプラグ
２７ ソースコンタクトプラグ
２８，３１ 層間絶縁膜
２９ ビットコンタクトプラグ
３０ ゲートコンタクトプラグ
３２ センス電位コンタクトプラグ
３３，３４ センス電位プレイン
Ｂ０Ｔ〜Ｂ４Ｔ ビット線
Ｂ０Ｂ〜Ｂ４Ｂ バービット線
ＢＬ ビット線
Ｉ 絶縁分離領域
Ｋ 活性領域
ＭＣ メモリセル
ＭＣＡ メモリセル領域
ＳＡ センスアンプ
ＳＡＡ センスアンプ領域
ＳＷＤ サブワード領域
ＳＷＬ サブワード線

Claims (14)

  1. ビット線間の電位差を増幅するセンスアンプを構成する各トランジスタがリングゲート型であり、
    前記各トランジスタのドレイン領域又はソース領域のための複数のコンタクトプラグが、複数のコンタクトプラグに跨って設けられたライン形状の開口を有するマスクを用いて前記各トランジスタを覆う絶縁層を選択エッチングするラインＳＡＣ技術を用いて形成されることを特徴とする半導体記憶装置の製造方法。
  2. 前記開口は、前記ビット線と直交する方向に沿って設けられることを特徴とする請求項１に記載の半導体記憶装置の製造方法。
  3. 前記センスアンプは、前記ビット線に沿って配置された複数のトランジスタによって構成されることを特徴とする請求項１又は２に記載の半導体記憶装置の製造方法。
  4. 略円筒形状であって表面が絶縁膜で覆われたゲート電極を半導体層上にを複数形成するとともに、各ゲート電極に対してドレイン領域及びソース領域を前記半導体層に形成することにより複数のトランジスタを形成する工程と、
    複数の前記トランジスタを絶縁層で覆う工程と、
    前記絶縁層上に形成されたマスクを用いて前記絶縁層を選択的に除去することにより、前記絶縁層の一部と前記絶縁膜の一部で区画されるコンタクトホールを複数形成する工程と、
    これらコンタクトホールをそれぞれ埋める複数のコンタクトプラグを形成する工程とを備え、
    前記マスクは、複数の前記トランジスタに跨るライン形状の開口を有することを特徴とする半導体記憶装置の製造方法。
  5. 前記半導体層に絶縁分離領域を設けて活性領域を区画する工程をさらに備え、
    前記複数のトランジスタを形成する工程では、前記活性領域に沿って前記複数のトランジスタを形成することを特徴とする請求項４に記載の半導体記憶装置の製造方法。
  6. 前記開口は、前記活性領域に沿って設けられることを特徴とする請求項５に記載の半導体記憶装置の製造方法。
  7. 前記複数のトランジスタを形成する工程では、前記各トランジスタそれぞれについて、その一部分が前記絶縁分離領域上に位置するよう、前記複数のトランジスタを形成することを特徴とする請求項５又は６に記載の半導体記憶装置の製造方法。
  8. 前記活性領域を区画する工程は、複数の絶縁分離領域を設けることにより、互いに平行な複数の活性領域を区画し、
    前記複数のトランジスタを形成する工程では、前記各活性領域それぞれに沿って前記複数のトランジスタを形成することを特徴とする請求項５乃至７のいずれか一項に記載の半導体記憶装置の製造方法。
  9. 前記複数のトランジスタを形成する工程では、前記ドレイン領域及びソース領域の一方を前記リング形状のゲートの内側領域に前記トランジスタごとに設け、他方を前記ゲートの外側領域に前記各トランジスタ共通に設けることを特徴とする請求項４乃至８のいずれか一項に記載の半導体記憶装置の製造方法。
  10. 前記複数のトランジスタを形成する工程では、前記ドレイン領域を前記リング形状のゲートの内側領域に前記トランジスタごとに設け、前記ソース領域を前記ゲートの外側領域に前記各トランジスタ共通に設けることを特徴とする請求項９に記載の半導体記憶装置の製造方法。
  11. 絶縁分離領域で活性領域を区画し、
    複数のトランジスタのためのリングゲート構造体であって、その上面及び側面が絶縁膜で覆われた複数のリングゲート構造体を前記活性領域上に列をなして形成し、
    複数の前記リングゲート構造体それぞれの内側部分に対応する前記活性領域の部分に、対応するトランジスタのソース又はドレインの一方となる第１の領域を形成し、
    各リングゲート構造体の外側部分に対応する前記活性領域の部分に、前記各トランジスタ共通のソース又はドレインの他方となる第２の領域を形成し、
    前記活性領域及び複数の前記リングゲート構造体を絶縁層で覆い、
    複数の前記リングゲート構造体の内側部分、複数の前記リングゲート構造体それぞれの一部、及び隣り合うリングゲート構造体で挟まれた部分を含むライン状の開口を有するマスク層を前記絶縁層上に形成し、
    前記マスク層及び複数の前記リングゲート構造体の前記絶縁膜をマスクとして前記絶縁層を選択的に除去することによりコンタクトホールを形成し、その内部に、前記ソース又は前記ドレインと接続するためのコンタクトプラグを形成することを特徴とする半導体記憶装置の製造方法。
  12. 前記開口は、前記リングゲート構造体の列と平行に設けられることを特徴とする請求項１１に記載の半導体記憶装置の製造方法。
  13. 前記活性領域は、互いに平行な複数の活性領域を含み、
    前記リングゲート構造体の列は、前記各活性領域それぞれに形成されることを特徴とする請求項１１又は１２に記載の半導体記憶装置の製造方法。
  14. 前記第１の領域は前記各トランジスタのドレイン領域であり、前記第２の領域は前記各トランジスタのソース領域であることを特徴とする請求項１１乃至１３のいずれか一項に記載の半導体記憶装置の製造方法。
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