JP3212150B2 - 半導体装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明はＭＯＳＦＥＴを具備する
半導体装置に関し、特に微細化に対応できるように、Ｍ
ＯＳＦＥＴのソース領域またはドレイン領域のｐｎ接合
のリーク電流の増大によってもたらされる接合不良を効
果的に低減できる半導体集積回路装置に関する。
半導体装置に関し、特に微細化に対応できるように、Ｍ
ＯＳＦＥＴのソース領域またはドレイン領域のｐｎ接合
のリーク電流の増大によってもたらされる接合不良を効
果的に低減できる半導体集積回路装置に関する。
【０００２】
【従来の技術】従来の半導体装置は、微細化に対応する
ため特開平３−１７４７２１号公報に記載のように、一
方の導電型層が１０19／cm3以上の高不純物濃度層、も
う一方の導電型層が１０18／cm3以下の低不純物濃度層
であるｐｎ接合位置の深さを浅くしている。
ため特開平３−１７４７２１号公報に記載のように、一
方の導電型層が１０19／cm3以上の高不純物濃度層、も
う一方の導電型層が１０18／cm3以下の低不純物濃度層
であるｐｎ接合位置の深さを浅くしている。
【０００３】また、ＭＯＳＦＥＴのホットキャリヤ耐性
を向上させるため、特開昭６１−２４２０７８号公報に
記載のＬＤＤ(Lightly Doped Drain)構造や、特開昭６
０−７２２７２号公報に記載の二重ドレイン構造を従来
多く用いていた。これらは、シリコン表面のドレイン接
合端での電界を緩和して目的を達成している。さらに、
特開昭６３−１５４６５号公報、特開平２−２８０３２
２号公報および特開平３−６２５７３号公報に記載され
ているように、ＬＤＤ構造と二重ドレイン構造とを組み
合わせた構造も従来用いられていた。これら組合せによ
る目的は、ＬＤＤ構造を作製する際のドライエッチによ
り発生する損傷部分を高濃度層や二重ドレイン構造の低
濃度層とにより囲み込んで、ドライエッチや高濃度層形
成用のイオン打込みの損傷による接合リーク電流の増大
を防止することにある。
を向上させるため、特開昭６１−２４２０７８号公報に
記載のＬＤＤ(Lightly Doped Drain)構造や、特開昭６
０−７２２７２号公報に記載の二重ドレイン構造を従来
多く用いていた。これらは、シリコン表面のドレイン接
合端での電界を緩和して目的を達成している。さらに、
特開昭６３−１５４６５号公報、特開平２−２８０３２
２号公報および特開平３−６２５７３号公報に記載され
ているように、ＬＤＤ構造と二重ドレイン構造とを組み
合わせた構造も従来用いられていた。これら組合せによ
る目的は、ＬＤＤ構造を作製する際のドライエッチによ
り発生する損傷部分を高濃度層や二重ドレイン構造の低
濃度層とにより囲み込んで、ドライエッチや高濃度層形
成用のイオン打込みの損傷による接合リーク電流の増大
を防止することにある。
【０００４】一方、ｐｎ接合に加わる電界を緩和して接
合耐圧を向上するために、特開平２−１８８９２５号公
報や特開平２−２０１９７０号公報に記載のように、高
濃度側の濃度分布を傾斜接合にすることが従来用いられ
ていた。さらに、特開平２−２４４６４０号公報や特開
平２−１７７５７０号公報に記載のように、階段接合と
傾斜接合とを平面的に組み合わせて接合周辺部での電界
緩和を行なっていた。また、特開昭５８−１２４７１３
号公報や特開昭６３−７３６６９号公報に記載のよう
に、ＭＯＳＦＥＴのパンチスルーを防止するために、ソ
ース・ドレイン拡散層より深い部分にソース・ドレイン
拡散層とは逆導電型の埋込高濃度層を形成していた。
合耐圧を向上するために、特開平２−１８８９２５号公
報や特開平２−２０１９７０号公報に記載のように、高
濃度側の濃度分布を傾斜接合にすることが従来用いられ
ていた。さらに、特開平２−２４４６４０号公報や特開
平２−１７７５７０号公報に記載のように、階段接合と
傾斜接合とを平面的に組み合わせて接合周辺部での電界
緩和を行なっていた。また、特開昭５８−１２４７１３
号公報や特開昭６３−７３６６９号公報に記載のよう
に、ＭＯＳＦＥＴのパンチスルーを防止するために、ソ
ース・ドレイン拡散層より深い部分にソース・ドレイン
拡散層とは逆導電型の埋込高濃度層を形成していた。
【０００５】
【発明が解決しようとする課題】上記従来の半導体装置
の接合は、不純物導入時のイオン打込みや絶縁膜加工時
のドライエッチング等の半導体製造工程により導入され
た損傷や重金属汚染が集中しやすい半導体基板表面の近
傍に形成されている。すなわち、基板表面で損傷や汚染
の濃度が高く、表面から深くなるに従い損傷や汚染の濃
度が低くなるような濃度分布になることが多い。従っ
て、従来のようにｐｎ接合の半導体基板表面からの形成
深さを浅くしてゆくと、ｐｎ接合への逆バイアス電圧の
印加時の空乏層中に多くの損傷や汚染を含むことにな
り、ｐｎ接合のリーク不良を引き起こす頻度が高くなっ
てしまうことが考えられる。
の接合は、不純物導入時のイオン打込みや絶縁膜加工時
のドライエッチング等の半導体製造工程により導入され
た損傷や重金属汚染が集中しやすい半導体基板表面の近
傍に形成されている。すなわち、基板表面で損傷や汚染
の濃度が高く、表面から深くなるに従い損傷や汚染の濃
度が低くなるような濃度分布になることが多い。従っ
て、従来のようにｐｎ接合の半導体基板表面からの形成
深さを浅くしてゆくと、ｐｎ接合への逆バイアス電圧の
印加時の空乏層中に多くの損傷や汚染を含むことにな
り、ｐｎ接合のリーク不良を引き起こす頻度が高くなっ
てしまうことが考えられる。
【０００６】本発明者らは、ｐｎ接合のリーク不良とし
ては、従来より周知のように（１）空乏層中での発生・
再結合中心を介したリーク電流および（２）空乏層が半
導体基板表面と終端する部分での表面準位を介したリー
ク電流に加えて、新たに（３）空乏層中の半導体物質以
外の汚染析出物の周辺で発生する局所ツェナー効果によ
るリーク電流が存在することを明らかにした。上記
（１）および（２）のリーク電流は、半導体製造工程中
に導入された損傷や汚染の影響を受けて発生する発生・
再結合中心および表面準位によるものであるから、例え
ば、ｐｎ接合が浅くなるとその分だけ空乏層が浅くなっ
てしまい（１）のリーク電流が増え、また、ｐｎ接合の
空乏層が広がるとその分だけ空乏層の体積および半導体
基板表面と接する面積が増えてしまい（１）および
（２）のリーク電流が増える。さて、（３）のリーク電
流は、上記損傷や汚染の影響だけでなく、半導体基板自
体の持っている特性の影響をも受けて発生する析出物の
周辺で、析出物の種類によって異なる局所ツェナー効果
によるものであり、その現象は以下のように説明でき
る。半導体基板中に半導体の誘電率と異なる誘電率を持
つ析出物が存在すると、一様な電界場では、図１に示す
ような局所電界増倍が生じてしまう。この図１では、シ
リコン中での局所電界増倍について示しているが、Ｓｉ
Ｏ2球と仮定できる酸素析出物および金属球と仮定でき
る金属析出物の場合、それぞれ最大１．３倍および３倍
の局所電界増倍が生じてしまう。この他にも、様々な析
出物が考えられるが、それは、半導体製造工程中に導入
される損傷および汚染の種類や程度によって、また、用
いた半導体基板自体の酸素濃度や点欠陥濃度の程度によ
って決まるものである。このような局所電界増倍が起こ
ると、Zener等による"A Theory of ElectricalBreakdow
n of Solid Dielectrics"、Proc. Roy. Soc., vol. A14
5 (1934), pp.523に記載のようなバンド間トンネリング
現象が局所的に生ずる。シリコン基板の場合のトンネリ
ング確率Ｐ(/s)は、ｃｇｓ単位系では１．３５×１０7
×Ｅ(V/cm)×ｅｘｐ（−２．１４×１０7／Ｅ(V/cm)）
と表わせる。従って、局所電界増倍の場合のトンネリン
グ確率（ここでは、通常のトンネリング確率と区別する
ため、局所ツェナー確率と呼ぶ）は、上記トンネリング
確率Ｐ(/s)の式で電界Ｅを何倍かにして得ることができ
る。その倍率は、図１に示すように析出物によって変わ
る。発明者らは、この現象を以下のように証明した。ま
ず、ｐｎ接合を作製するシリコン基板に酸素析出物と金
属析出物とを混入したのち、ｐ型低濃度（１．６×１０
16／ｃｍ3）層とｎ型高濃度（１×１０20／ｃｍ3）とで
階段接合を作製した。そのｐｎ接合に逆バイアスを印加
してリーク電流を測定し、上記二種類の析出物を導入し
ない時のｐｎ接合のリーク電流よりどれだけ増えたかを
調べた。その結果、析出物導入により増加したリーク電
流は、図２に示すようになった。この図で、２本の補助
線は、ＳｉＯ2球および金属球を仮定したときの局所ツ
ェナー確率の電界依存性である。つまり、析出物導入を
行なった場合、高電界側では金属球によるリーク電流増
倍が、また、低電界側ではＳｉＯ2球によるリーク電流
増倍が生じていることが判る。ここでは、析出物の混入
量や混入分布は制御できていないが、意図的に混入した
析出物の誘電率に応じたリーク電流増倍の電界依存性を
示しており、通常の電界場でも局所的なバンド間トンネ
リング現象が起こりうることが証明されている。以上の
ような新たなリーク電流も含めたｐｎ接合不良原因を鑑
みて、従来の半導体装置について見てみると、以下のよ
うな解決すべき問題点がある。まず、ＬＤＤ構造におい
ては、ＭＯＳＦＥＴのソース・ドレイン接合の殆どの領
域が高濃度層と低濃度層との組合せであるため、微細化
に対応すべく浅接合化を推進すると、上記（１）および
（３）のリーク電流が増えてしまう。つまり、半導体製
造工程中に導入される損傷や汚染が表面で多く、深くな
るに従い減少するような分布を持つ場合、基板表面で空
乏層が浅くなった分だけ発生・再結合中心が多くなり、
また、析出物が多く存在する部分に電界の大きい部分が
近づいていくためである。つぎに、二重ドレイン構造に
おいては、低濃度領域における電界の緩和分だけ（３）
のリーク電流を減少できるが、これは単純に空乏層の広
がりを大きくしただけであり、その分（１）および
（２）のリーク電流が増大してしまう。さらに、この二
重ドレイン構造では、拡散層のゲート電極端からの食い
込みがあり微細化には不向きで、また、食い込みの制御
性の観点からも微細化には不向きである。なお、二重ド
レイン構造での電界緩和の効果は、高濃度層側だけの電
界緩和であるため、上記ＬＤＤ構造に比べて１０％程度
の緩和効果しか得られない。つぎに、上記ＬＤＤ構造と
二重ドレイン構造とを組み合わせた構造では、二重ドレ
イン構造のように（３）のリーク電流の増大を抑止でき
るが、同様に（１）および（２）のリーク電流が増大
し、また、微細化には不向きな構造となってしまう。こ
の構造で新たに問題となるのは、二重ドレイン構造の低
濃度層とＬＤＤ構造の低濃度層とが重なるため、ホット
キャリヤ対策としてのゲート電極端部での濃度制御が困
難になる。つまり、２つの異なった不純物導入でそれぞ
れバラツキがあるとすると、２倍のバラツキを生じさせ
てしまう。この場合も、高濃度層だけの電界緩和である
ため、二重ドレインと同等の効果しか得られない。さら
に、高濃度層側を傾斜接合にすることで接合耐圧とホッ
トキャリヤ耐性とを向上するような構造では、上記二重
ドレイン構造と同様、空乏層の広がりが大きくなるため
（１）および（２）のリーク電流が増大してしまう。ま
た、空乏化する部分が基板表面に近づくため（１）およ
び（２）のリーク電流だけでなく、低い電界の部分でも
（３）のリーク電流が無視できなくなってしまう。これ
を回避するためには、高濃度層を深くするしか方法がな
く微細化には不向きになってしまう。なお、この場合の
電界緩和の効果は、空乏層が広がった分だけ大きく得ら
れるが、上記種々の構造と同じ微細化レベルに対応させ
ようとすると、結局上記と同様のＬＤＤ構造に対して１
０％程度の緩和効果しか得られなくなる。なお、上記の
ような深さ方向の分布を変える構造だけでなく、平面的
に見て横方向の分布を変える構造も有るが、この構造は
所謂空乏層の表面積を大きくするものであり（２）のリ
ーク電流による接合不良が増え、また、依然として高濃
度層と低濃度層の単純な組合せの接合部があるため、
（３）のリーク電流によるｐｎ接合不良を回避すること
はできない。また、この平面的に見て分布の異なる接合
を組み合わせることは、微細化には全く不向きな構造で
ある。
ては、従来より周知のように（１）空乏層中での発生・
再結合中心を介したリーク電流および（２）空乏層が半
導体基板表面と終端する部分での表面準位を介したリー
ク電流に加えて、新たに（３）空乏層中の半導体物質以
外の汚染析出物の周辺で発生する局所ツェナー効果によ
るリーク電流が存在することを明らかにした。上記
（１）および（２）のリーク電流は、半導体製造工程中
に導入された損傷や汚染の影響を受けて発生する発生・
再結合中心および表面準位によるものであるから、例え
ば、ｐｎ接合が浅くなるとその分だけ空乏層が浅くなっ
てしまい（１）のリーク電流が増え、また、ｐｎ接合の
空乏層が広がるとその分だけ空乏層の体積および半導体
基板表面と接する面積が増えてしまい（１）および
（２）のリーク電流が増える。さて、（３）のリーク電
流は、上記損傷や汚染の影響だけでなく、半導体基板自
体の持っている特性の影響をも受けて発生する析出物の
周辺で、析出物の種類によって異なる局所ツェナー効果
によるものであり、その現象は以下のように説明でき
る。半導体基板中に半導体の誘電率と異なる誘電率を持
つ析出物が存在すると、一様な電界場では、図１に示す
ような局所電界増倍が生じてしまう。この図１では、シ
リコン中での局所電界増倍について示しているが、Ｓｉ
Ｏ2球と仮定できる酸素析出物および金属球と仮定でき
る金属析出物の場合、それぞれ最大１．３倍および３倍
の局所電界増倍が生じてしまう。この他にも、様々な析
出物が考えられるが、それは、半導体製造工程中に導入
される損傷および汚染の種類や程度によって、また、用
いた半導体基板自体の酸素濃度や点欠陥濃度の程度によ
って決まるものである。このような局所電界増倍が起こ
ると、Zener等による"A Theory of ElectricalBreakdow
n of Solid Dielectrics"、Proc. Roy. Soc., vol. A14
5 (1934), pp.523に記載のようなバンド間トンネリング
現象が局所的に生ずる。シリコン基板の場合のトンネリ
ング確率Ｐ(/s)は、ｃｇｓ単位系では１．３５×１０7
×Ｅ(V/cm)×ｅｘｐ（−２．１４×１０7／Ｅ(V/cm)）
と表わせる。従って、局所電界増倍の場合のトンネリン
グ確率（ここでは、通常のトンネリング確率と区別する
ため、局所ツェナー確率と呼ぶ）は、上記トンネリング
確率Ｐ(/s)の式で電界Ｅを何倍かにして得ることができ
る。その倍率は、図１に示すように析出物によって変わ
る。発明者らは、この現象を以下のように証明した。ま
ず、ｐｎ接合を作製するシリコン基板に酸素析出物と金
属析出物とを混入したのち、ｐ型低濃度（１．６×１０
16／ｃｍ3）層とｎ型高濃度（１×１０20／ｃｍ3）とで
階段接合を作製した。そのｐｎ接合に逆バイアスを印加
してリーク電流を測定し、上記二種類の析出物を導入し
ない時のｐｎ接合のリーク電流よりどれだけ増えたかを
調べた。その結果、析出物導入により増加したリーク電
流は、図２に示すようになった。この図で、２本の補助
線は、ＳｉＯ2球および金属球を仮定したときの局所ツ
ェナー確率の電界依存性である。つまり、析出物導入を
行なった場合、高電界側では金属球によるリーク電流増
倍が、また、低電界側ではＳｉＯ2球によるリーク電流
増倍が生じていることが判る。ここでは、析出物の混入
量や混入分布は制御できていないが、意図的に混入した
析出物の誘電率に応じたリーク電流増倍の電界依存性を
示しており、通常の電界場でも局所的なバンド間トンネ
リング現象が起こりうることが証明されている。以上の
ような新たなリーク電流も含めたｐｎ接合不良原因を鑑
みて、従来の半導体装置について見てみると、以下のよ
うな解決すべき問題点がある。まず、ＬＤＤ構造におい
ては、ＭＯＳＦＥＴのソース・ドレイン接合の殆どの領
域が高濃度層と低濃度層との組合せであるため、微細化
に対応すべく浅接合化を推進すると、上記（１）および
（３）のリーク電流が増えてしまう。つまり、半導体製
造工程中に導入される損傷や汚染が表面で多く、深くな
るに従い減少するような分布を持つ場合、基板表面で空
乏層が浅くなった分だけ発生・再結合中心が多くなり、
また、析出物が多く存在する部分に電界の大きい部分が
近づいていくためである。つぎに、二重ドレイン構造に
おいては、低濃度領域における電界の緩和分だけ（３）
のリーク電流を減少できるが、これは単純に空乏層の広
がりを大きくしただけであり、その分（１）および
（２）のリーク電流が増大してしまう。さらに、この二
重ドレイン構造では、拡散層のゲート電極端からの食い
込みがあり微細化には不向きで、また、食い込みの制御
性の観点からも微細化には不向きである。なお、二重ド
レイン構造での電界緩和の効果は、高濃度層側だけの電
界緩和であるため、上記ＬＤＤ構造に比べて１０％程度
の緩和効果しか得られない。つぎに、上記ＬＤＤ構造と
二重ドレイン構造とを組み合わせた構造では、二重ドレ
イン構造のように（３）のリーク電流の増大を抑止でき
るが、同様に（１）および（２）のリーク電流が増大
し、また、微細化には不向きな構造となってしまう。こ
の構造で新たに問題となるのは、二重ドレイン構造の低
濃度層とＬＤＤ構造の低濃度層とが重なるため、ホット
キャリヤ対策としてのゲート電極端部での濃度制御が困
難になる。つまり、２つの異なった不純物導入でそれぞ
れバラツキがあるとすると、２倍のバラツキを生じさせ
てしまう。この場合も、高濃度層だけの電界緩和である
ため、二重ドレインと同等の効果しか得られない。さら
に、高濃度層側を傾斜接合にすることで接合耐圧とホッ
トキャリヤ耐性とを向上するような構造では、上記二重
ドレイン構造と同様、空乏層の広がりが大きくなるため
（１）および（２）のリーク電流が増大してしまう。ま
た、空乏化する部分が基板表面に近づくため（１）およ
び（２）のリーク電流だけでなく、低い電界の部分でも
（３）のリーク電流が無視できなくなってしまう。これ
を回避するためには、高濃度層を深くするしか方法がな
く微細化には不向きになってしまう。なお、この場合の
電界緩和の効果は、空乏層が広がった分だけ大きく得ら
れるが、上記種々の構造と同じ微細化レベルに対応させ
ようとすると、結局上記と同様のＬＤＤ構造に対して１
０％程度の緩和効果しか得られなくなる。なお、上記の
ような深さ方向の分布を変える構造だけでなく、平面的
に見て横方向の分布を変える構造も有るが、この構造は
所謂空乏層の表面積を大きくするものであり（２）のリ
ーク電流による接合不良が増え、また、依然として高濃
度層と低濃度層の単純な組合せの接合部があるため、
（３）のリーク電流によるｐｎ接合不良を回避すること
はできない。また、この平面的に見て分布の異なる接合
を組み合わせることは、微細化には全く不向きな構造で
ある。
【０００７】以上、高濃度層側の分布について述べてき
たが、最後に低濃度層側の分布を変えた従来の半導体装
置の問題点について述べる。ＭＯＳＦＥＴのパンチスル
ー現象を抑制するために設けられた低濃度層側の深い部
分に埋込高濃度層を持つ構造では、上記のようなｐｎ接
合での空乏層は、埋込高濃度層の影響を受けて広がりに
くくなる。同じ逆バイアスで空乏層広がりが小さいとい
うことは、空乏層中の電界が大きくなることを意味して
おり、この構造では（３）のリーク電流が増加してしま
う。また、埋込高濃度層に抑えられた分だけ空乏層は表
面側の高濃度層側に広がるため、（１）のリーク電流も
増加してしまう。
たが、最後に低濃度層側の分布を変えた従来の半導体装
置の問題点について述べる。ＭＯＳＦＥＴのパンチスル
ー現象を抑制するために設けられた低濃度層側の深い部
分に埋込高濃度層を持つ構造では、上記のようなｐｎ接
合での空乏層は、埋込高濃度層の影響を受けて広がりに
くくなる。同じ逆バイアスで空乏層広がりが小さいとい
うことは、空乏層中の電界が大きくなることを意味して
おり、この構造では（３）のリーク電流が増加してしま
う。また、埋込高濃度層に抑えられた分だけ空乏層は表
面側の高濃度層側に広がるため、（１）のリーク電流も
増加してしまう。
【０００８】以上のように、従来の半導体装置では、ｐ
ｎ接合不良の原因となる（１）乃至（３）のリーク電流
の何れかが増大するという問題があり、（１）および
（２）のリーク電流を減らそうとすると（３）のリーク
電流が増え、逆に、（３）のリーク電流を減らそうとす
ると（１）および（２）のリーク電流の増大と共に微細
化に不向きとなってしまう。また、高濃度層側の電界緩
和だけではその効果がせいぜい１０％程度であり、
（３）のリーク電流低減に対しては僅かな効果しか得ら
れない。さらに、従来の低濃度層側への埋込高濃度層形
成は電界増大を招き、上記従来の半導体装置の全てにお
いて、微細化に対応しながら電界の影響を取り除くこと
が不可能であった。また、析出物の影響およびその分布
の影響についても考慮されていなかったため、十分なｐ
ｎ接合のリーク不良対策が実施されていなかった。
ｎ接合不良の原因となる（１）乃至（３）のリーク電流
の何れかが増大するという問題があり、（１）および
（２）のリーク電流を減らそうとすると（３）のリーク
電流が増え、逆に、（３）のリーク電流を減らそうとす
ると（１）および（２）のリーク電流の増大と共に微細
化に不向きとなってしまう。また、高濃度層側の電界緩
和だけではその効果がせいぜい１０％程度であり、
（３）のリーク電流低減に対しては僅かな効果しか得ら
れない。さらに、従来の低濃度層側への埋込高濃度層形
成は電界増大を招き、上記従来の半導体装置の全てにお
いて、微細化に対応しながら電界の影響を取り除くこと
が不可能であった。また、析出物の影響およびその分布
の影響についても考慮されていなかったため、十分なｐ
ｎ接合のリーク不良対策が実施されていなかった。
【０００９】従って本発明の目的とするところは、上記
従来の半導体装置が有する問題点を解決し、（１）乃至
（３）のリーク電流によるｐｎ接合リーク不良を効果的
に低減でき、かつ、微細化に対応できる半導体装置を提
供することにある。
従来の半導体装置が有する問題点を解決し、（１）乃至
（３）のリーク電流によるｐｎ接合リーク不良を効果的
に低減でき、かつ、微細化に対応できる半導体装置を提
供することにある。
【００１０】
【課題を解決するための手段】本発明の半導体装置にお
いては、上記目的を達成するため、以下のようなの条件
を満足したｐｎ接合層を有するものとする。条件：ｐ層
およびｎ層へ延びるｐｎ接合の空乏層の幅をそれぞれＸ
ｐ（ｃｍ）およびＸｎ（ｃｍ）とし、ｐ層およびｎ層の
不純物濃度を傾きをそれぞれＡｐ（／ｃｍ4）およびＡ
ｎ（／ｃｍ4）として、これらの定数の間に、 ４．３×１０12／cm2≧Ａｎ・Ｘｎ2＝Ａｐ・Ｘｐ2 の関係が成立するようにＸｐ，Ｘｎ，Ａｐ，Ａｎの値が
それぞれ設定されている。具体的には、ｐ層およびｎ層
の不純物濃度を傾きをそれぞれＡｐ（／ｃｍ4）および
Ａｎ（／ｃｍ4）とｐｎ接合層に印加される最大逆バイ
アス電圧とによってｐ層の空乏層幅Ｘｐ（ｃｍ）および
ｎ層の空乏層幅およびＸｎ（ｃｍ）が設定される。ｐｎ
接合層がＭＯＳＦＥＴのドレイン領域のｐｎ接合層であ
る場合は、上述の最大逆バイアス電圧はドレイン領域に
供給される電源電圧となる。
いては、上記目的を達成するため、以下のようなの条件
を満足したｐｎ接合層を有するものとする。条件：ｐ層
およびｎ層へ延びるｐｎ接合の空乏層の幅をそれぞれＸ
ｐ（ｃｍ）およびＸｎ（ｃｍ）とし、ｐ層およびｎ層の
不純物濃度を傾きをそれぞれＡｐ（／ｃｍ4）およびＡ
ｎ（／ｃｍ4）として、これらの定数の間に、 ４．３×１０12／cm2≧Ａｎ・Ｘｎ2＝Ａｐ・Ｘｐ2 の関係が成立するようにＸｐ，Ｘｎ，Ａｐ，Ａｎの値が
それぞれ設定されている。具体的には、ｐ層およびｎ層
の不純物濃度を傾きをそれぞれＡｐ（／ｃｍ4）および
Ａｎ（／ｃｍ4）とｐｎ接合層に印加される最大逆バイ
アス電圧とによってｐ層の空乏層幅Ｘｐ（ｃｍ）および
ｎ層の空乏層幅およびＸｎ（ｃｍ）が設定される。ｐｎ
接合層がＭＯＳＦＥＴのドレイン領域のｐｎ接合層であ
る場合は、上述の最大逆バイアス電圧はドレイン領域に
供給される電源電圧となる。
【００１１】また他の観点で定義される本発明の半導体
装置においては、上記目的を達成するため、ｐｎ接合に
最大逆バイアス電圧が印加された時の該ｐｎ接合の空乏
層内の半導体物質と異なる析出物による局所電界倍増に
よる電界が１ＭＶ／ｃｍ以下となる如く上記ｐｎ接合を
形成するｐ層およびｎ層のそれぞれの層の不純物濃度の
分布が設定されてなることを特徴とするものである。
装置においては、上記目的を達成するため、ｐｎ接合に
最大逆バイアス電圧が印加された時の該ｐｎ接合の空乏
層内の半導体物質と異なる析出物による局所電界倍増に
よる電界が１ＭＶ／ｃｍ以下となる如く上記ｐｎ接合を
形成するｐ層およびｎ層のそれぞれの層の不純物濃度の
分布が設定されてなることを特徴とするものである。
【００１２】
【作用】まず、上記条件を満足するｐｎ接合層の作用に
ついて述べる。空乏化する領域で上記に記載の定数を用
いて最大の電界を計算すると、それは、（ｑ・Ａｎ・Ｘ
ｎ2）／２εあるいは（ｑ・Ａｐ・Ｘｐ2）／２εとな
る。ここで、ｑは素電荷、εは半導体基板の誘電率であ
る。これは、最大の電界が空乏層中に含まれる空間電荷
分布の面積に比例するからである。その面積は、空間電
荷濃度が距離Ｘｎから距離Ｘｐまでの間で、空間電荷濃
度がゼロからｑ・Ａｎ・Ｘｎあるいはｑ・Ａｐ・Ｘｐま
で変化しているので、最大の電界は（ｑ・Ａｎ・Ｘ
ｎ2）／２あるいは（ｑ・Ａｐ・Ｘｐ2）／２となるから
である。一方、前述のツェナー効果は、電界が１ＭＶ／
ｃｍを越えると顕著になることから、それ以下にするす
る必要がある。従って、局所ツェナー効果によるリーク
電流の増大を防ぐには、局所電界増倍が生じても電界が
１ＭＶ／ｃｍを越えないようにしなければならず、局所
電界増倍が最大３倍とすると、析出物が無いときの電界
は最大でも０．３３３ＭＶ／ｃｍ以下にする必要があ
る。ここで、半導体基板がシリコンで有るとすると、局
所ツェナー効果によるリーク電流増大を防止するために
は、（ｑ・Ａｎ・Ｘｎ2）あるいは（ｑ・Ａｐ・Ｘｐ2）
を４．３×１０12（／cm2）以下にする必要がる。
ついて述べる。空乏化する領域で上記に記載の定数を用
いて最大の電界を計算すると、それは、（ｑ・Ａｎ・Ｘ
ｎ2）／２εあるいは（ｑ・Ａｐ・Ｘｐ2）／２εとな
る。ここで、ｑは素電荷、εは半導体基板の誘電率であ
る。これは、最大の電界が空乏層中に含まれる空間電荷
分布の面積に比例するからである。その面積は、空間電
荷濃度が距離Ｘｎから距離Ｘｐまでの間で、空間電荷濃
度がゼロからｑ・Ａｎ・Ｘｎあるいはｑ・Ａｐ・Ｘｐま
で変化しているので、最大の電界は（ｑ・Ａｎ・Ｘ
ｎ2）／２あるいは（ｑ・Ａｐ・Ｘｐ2）／２となるから
である。一方、前述のツェナー効果は、電界が１ＭＶ／
ｃｍを越えると顕著になることから、それ以下にするす
る必要がある。従って、局所ツェナー効果によるリーク
電流の増大を防ぐには、局所電界増倍が生じても電界が
１ＭＶ／ｃｍを越えないようにしなければならず、局所
電界増倍が最大３倍とすると、析出物が無いときの電界
は最大でも０．３３３ＭＶ／ｃｍ以下にする必要があ
る。ここで、半導体基板がシリコンで有るとすると、局
所ツェナー効果によるリーク電流増大を防止するために
は、（ｑ・Ａｎ・Ｘｎ2）あるいは（ｑ・Ａｐ・Ｘｐ2）
を４．３×１０12（／cm2）以下にする必要がる。
【００１３】つぎに、微細化に対応させるには、ｐｎ接
合層の空乏層の広がりＷと逆バイアスＶとの関係が、こ
れまでの微細化スケーリング則にある程度一致していな
いと現実性はない。これまでのこれらの関係は、図３に
示すように、Ｗ≒６×１０-6(cm/V)×（φ＋Ｖ）となっ
ている。ここで、これまでの経緯と今後の予測から、こ
れらの関係は、ほぼＷ＝（５〜１０）×１０-6(cm/V)×
（φ＋Ｖ）で表わせる。ここで、Ｗは空乏化されるｐ層
およびｎ層の幅であるＸｐおよびＸｎの和であるため、
上記関係は（Ｘｐ＋Ｘｎ）＝（５〜１０）×１０-6(cm/
V)×（φ＋Ｖ）と表わすことができる。従って、このよ
うな関係に従って上記条件が満足していれば、局所ツェ
ナー効果によるリーク電流増大を防止しながら微細化に
対応できるようになる。
合層の空乏層の広がりＷと逆バイアスＶとの関係が、こ
れまでの微細化スケーリング則にある程度一致していな
いと現実性はない。これまでのこれらの関係は、図３に
示すように、Ｗ≒６×１０-6(cm/V)×（φ＋Ｖ）となっ
ている。ここで、これまでの経緯と今後の予測から、こ
れらの関係は、ほぼＷ＝（５〜１０）×１０-6(cm/V)×
（φ＋Ｖ）で表わせる。ここで、Ｗは空乏化されるｐ層
およびｎ層の幅であるＸｐおよびＸｎの和であるため、
上記関係は（Ｘｐ＋Ｘｎ）＝（５〜１０）×１０-6(cm/
V)×（φ＋Ｖ）と表わすことができる。従って、このよ
うな関係に従って上記条件が満足していれば、局所ツェ
ナー効果によるリーク電流増大を防止しながら微細化に
対応できるようになる。
【００１４】さて、上記条件および空乏層幅と電位の関
係が同時に達成されたときの作用として、空乏層幅Ｗと
逆バイアスＶとが同じとき、階段接合の場合の電界に対
して２５％の電界緩和効果が得られる。つまり、階段接
合の場合の最大の電界は２（φ＋Ｖ）／Ｗであるのに対
して、このｐｎ接合層でのそれは１．５（φ＋Ｖ）／Ｗ
となるからである。この関係式は、次のように得られ
る。まず、階段接合の場合、最大の電界はｑ・Ｎ・Ｗ／
εとなり、また、ポテンシャル（φ＋Ｖ）は（Ｗ2・ｑ
・Ｎ）／２εとなるためである。ここで、Ｎは低濃度側
の濃度である。つぎに、上記傾斜接合のｐｎ接合層の場
合、ポテンシャルｑ・Ａｎ・Ｘｎ3・（１＋√（Ａｎ／
Ａｐ））／３εあるいはｑ・Ａｐ・Ｘｐ3・（１＋√
（Ａｐ／Ａｎ））／３εとなるからである。ここで、Ｘ
ｎ＋ＸｐがＷに等しい。ここで、簡単のために、Ａｎ＝
Ａｐ＝ＡおよびＸｎ＝Ｘｐ＝Ｗ／２とおくと、最大の電
界はｑ・Ａ・（Ｗ／２）2／２εとなり、また、（φ＋
Ｖ）はｑ・Ａ・（Ｗ／２）3・２／３εとなるため、上
記のような関係式を得る。
係が同時に達成されたときの作用として、空乏層幅Ｗと
逆バイアスＶとが同じとき、階段接合の場合の電界に対
して２５％の電界緩和効果が得られる。つまり、階段接
合の場合の最大の電界は２（φ＋Ｖ）／Ｗであるのに対
して、このｐｎ接合層でのそれは１．５（φ＋Ｖ）／Ｗ
となるからである。この関係式は、次のように得られ
る。まず、階段接合の場合、最大の電界はｑ・Ｎ・Ｗ／
εとなり、また、ポテンシャル（φ＋Ｖ）は（Ｗ2・ｑ
・Ｎ）／２εとなるためである。ここで、Ｎは低濃度側
の濃度である。つぎに、上記傾斜接合のｐｎ接合層の場
合、ポテンシャルｑ・Ａｎ・Ｘｎ3・（１＋√（Ａｎ／
Ａｐ））／３εあるいはｑ・Ａｐ・Ｘｐ3・（１＋√
（Ａｐ／Ａｎ））／３εとなるからである。ここで、Ｘ
ｎ＋ＸｐがＷに等しい。ここで、簡単のために、Ａｎ＝
Ａｐ＝ＡおよびＸｎ＝Ｘｐ＝Ｗ／２とおくと、最大の電
界はｑ・Ａ・（Ｗ／２）2／２εとなり、また、（φ＋
Ｖ）はｑ・Ａ・（Ｗ／２）3・２／３εとなるため、上
記のような関係式を得る。
【００１５】以上のような条件および関係を満足したｐ
ｎ接合層を有するときに、以下の作用により局所ツェナ
ー効果によるｐｎ接合不良を低減できる。ここでは、析
出物の存在確率を深さの関数として表わし、基板表面で
の確率を１とすると、その深さ方向分布Ｎ（ｘ）はｅｘ
ｐ（−ｘ2／２σ2）で表わされるものとする。例えば、
ドライエッチ工程で導入される損傷の平均的深さが数１
０ｎｍであることが多いので、上記分布の広がりを表わ
す標準偏差σで表わしてそれを３０ｎｍと仮定すると、
図４に示すような析出物存在確率分布となる。このよう
な半導体基板に、基板表面から２００ｎｍの深さまでに
高濃度層を形成し、逆バイアスが５．３Ｖで空乏層拡が
りが３００ｎｍとなるには、図５に示したような複数の
組合せの空間電荷分布が得られる。これは、所謂不純物
濃度分布に等しい。ここでは、階段接合の場合と３つの
傾斜接合の場合について得ている。つまり、本発明での
上記傾斜接合のｐｎ接合層の意味するとことは、高濃度
層側を傾斜接合にするとき、上記条件を満足するように
低濃度側をも傾斜接合にすることである。図５で得られ
た空間電荷分布から、図６に示すような電界分布を得
る。この図６から判るように、階段接合に比べて、本発
明のｐｎ接合層では最大の電界を２５％も小さくでき、
従来の２倍以上の電界緩和効果を有している。また、上
記条件を満足した状態では、最大の電界を変えること無
く電界分布を任意に変えることができる。この電界分布
を変えた効果は、図７に示す局所ツェナー確率分布に表
われてくる。図７は、図４に示した析出物存在確率分布
と、図６のような電界分布が析出物によって最大３倍ま
で増倍する電界増倍の影響を受けたときの局所ツェナー
確率との積として求めたものである。この図から判るよ
うに、階段接合から傾斜接合にすることで、局所ツェナ
ー確率は７桁程度以下まで小さくできる。また、傾斜接
合でも高濃度層側および低濃度層側の不純物濃度分布の
傾きを変えることで、大幅に局所ツェナー確率を低減で
きる。ここで重要なことは、これらの局所ツェナー確率
分布は、空乏層幅を変えること無く実施できることであ
り、これは、微細化を妨げないで局所ツェナー効果によ
るｐｎ接合不良を低減できることを意味している。この
ことは、従来の半導体装置では得られない大きな効果で
ある。さて、ｐｎ接合不良の原因となる３つのリーク電
流の観点から、本発明の作用を図８乃至図１１を用いて
説明する。まず、図８に示すように従来の半導体装置で
は、通常基板表面で高く表面より深くなると低くなるよ
うな損傷または汚染の濃度分布１が突発的に存在する。
これらの損傷および汚染は、空乏層中および空乏層表面
での発生・再結合中心および表面準位を形成し、また、
半導体基板自体の特性を反映して析出物を形成する。従
って、図８に示した損傷または汚染の分布は、上記発生
・再結合中心、表面準位および析出物の分布を近似的に
表わしているため、それぞれ、発生・再結合電流（ｇ−
ｒ電流）、表面発生電流および上記の局所ツェナー電流
の発生分布を表わしているものと考えて良い。従来の半
導体装置のように、第１の導電型である高濃度層２と第
２の導電型である低濃度層３とで構成されるｐｎ接合に
逆バイアスを印加した場合、損傷または汚染の濃度の高
い高濃度層側で最大となるような電界強度分布４の下で
は、接合リーク電流として損傷または汚染の濃度分布１
に対応するｇ−ｒ電流と表面発生電流とによる電流分布
５に加えて、局所ツェナー効果による電流分布６の和の
電流が流れる。ここで、損傷または汚染の濃度分布１を
Ｎｔ（ｘ）とすると、これに対応する電流分布５である
Ｉｔ（ｘ）はＢ∫Ｎｔ（ｘ）ｄｘに等しくなる。また、
今回見出した局所ツェナー効果においては、電界強度分
布４をＥ（ｘ）とすると電流分布６であるＩｚ（ｘ）が
Ｃ∫Ｎｔ（ｘ）Ｅ（ｘ）ｅｘｐ（−Ｄ／Ｅ（ｘ））ｄｘ
に等しくなる。ここで、Ｂは損傷または汚染１個当り発
生する電流量であり、Ｃは損傷または汚染１個当り発生
する局所ツェナー電流量、また、Ｄは局所ツェナー確率
をそれぞれ決定する定数である。なお、これらＢ、Ｃ、
および、Ｄは半導体の種類および析出物の種類によって
決まるものである。なお、シリコンの場合の例について
は、前述の通りである。従って、従来の半導体装置で
は、最大の電界の位置が析出物の濃度の高い部分である
ので、局所ツェナー効果によって不良が発生しやすくな
る。
ｎ接合層を有するときに、以下の作用により局所ツェナ
ー効果によるｐｎ接合不良を低減できる。ここでは、析
出物の存在確率を深さの関数として表わし、基板表面で
の確率を１とすると、その深さ方向分布Ｎ（ｘ）はｅｘ
ｐ（−ｘ2／２σ2）で表わされるものとする。例えば、
ドライエッチ工程で導入される損傷の平均的深さが数１
０ｎｍであることが多いので、上記分布の広がりを表わ
す標準偏差σで表わしてそれを３０ｎｍと仮定すると、
図４に示すような析出物存在確率分布となる。このよう
な半導体基板に、基板表面から２００ｎｍの深さまでに
高濃度層を形成し、逆バイアスが５．３Ｖで空乏層拡が
りが３００ｎｍとなるには、図５に示したような複数の
組合せの空間電荷分布が得られる。これは、所謂不純物
濃度分布に等しい。ここでは、階段接合の場合と３つの
傾斜接合の場合について得ている。つまり、本発明での
上記傾斜接合のｐｎ接合層の意味するとことは、高濃度
層側を傾斜接合にするとき、上記条件を満足するように
低濃度側をも傾斜接合にすることである。図５で得られ
た空間電荷分布から、図６に示すような電界分布を得
る。この図６から判るように、階段接合に比べて、本発
明のｐｎ接合層では最大の電界を２５％も小さくでき、
従来の２倍以上の電界緩和効果を有している。また、上
記条件を満足した状態では、最大の電界を変えること無
く電界分布を任意に変えることができる。この電界分布
を変えた効果は、図７に示す局所ツェナー確率分布に表
われてくる。図７は、図４に示した析出物存在確率分布
と、図６のような電界分布が析出物によって最大３倍ま
で増倍する電界増倍の影響を受けたときの局所ツェナー
確率との積として求めたものである。この図から判るよ
うに、階段接合から傾斜接合にすることで、局所ツェナ
ー確率は７桁程度以下まで小さくできる。また、傾斜接
合でも高濃度層側および低濃度層側の不純物濃度分布の
傾きを変えることで、大幅に局所ツェナー確率を低減で
きる。ここで重要なことは、これらの局所ツェナー確率
分布は、空乏層幅を変えること無く実施できることであ
り、これは、微細化を妨げないで局所ツェナー効果によ
るｐｎ接合不良を低減できることを意味している。この
ことは、従来の半導体装置では得られない大きな効果で
ある。さて、ｐｎ接合不良の原因となる３つのリーク電
流の観点から、本発明の作用を図８乃至図１１を用いて
説明する。まず、図８に示すように従来の半導体装置で
は、通常基板表面で高く表面より深くなると低くなるよ
うな損傷または汚染の濃度分布１が突発的に存在する。
これらの損傷および汚染は、空乏層中および空乏層表面
での発生・再結合中心および表面準位を形成し、また、
半導体基板自体の特性を反映して析出物を形成する。従
って、図８に示した損傷または汚染の分布は、上記発生
・再結合中心、表面準位および析出物の分布を近似的に
表わしているため、それぞれ、発生・再結合電流（ｇ−
ｒ電流）、表面発生電流および上記の局所ツェナー電流
の発生分布を表わしているものと考えて良い。従来の半
導体装置のように、第１の導電型である高濃度層２と第
２の導電型である低濃度層３とで構成されるｐｎ接合に
逆バイアスを印加した場合、損傷または汚染の濃度の高
い高濃度層側で最大となるような電界強度分布４の下で
は、接合リーク電流として損傷または汚染の濃度分布１
に対応するｇ−ｒ電流と表面発生電流とによる電流分布
５に加えて、局所ツェナー効果による電流分布６の和の
電流が流れる。ここで、損傷または汚染の濃度分布１を
Ｎｔ（ｘ）とすると、これに対応する電流分布５である
Ｉｔ（ｘ）はＢ∫Ｎｔ（ｘ）ｄｘに等しくなる。また、
今回見出した局所ツェナー効果においては、電界強度分
布４をＥ（ｘ）とすると電流分布６であるＩｚ（ｘ）が
Ｃ∫Ｎｔ（ｘ）Ｅ（ｘ）ｅｘｐ（−Ｄ／Ｅ（ｘ））ｄｘ
に等しくなる。ここで、Ｂは損傷または汚染１個当り発
生する電流量であり、Ｃは損傷または汚染１個当り発生
する局所ツェナー電流量、また、Ｄは局所ツェナー確率
をそれぞれ決定する定数である。なお、これらＢ、Ｃ、
および、Ｄは半導体の種類および析出物の種類によって
決まるものである。なお、シリコンの場合の例について
は、前述の通りである。従って、従来の半導体装置で
は、最大の電界の位置が析出物の濃度の高い部分である
ので、局所ツェナー効果によって不良が発生しやすくな
る。
【００１６】これに対して、図９に示す本発明の傾斜接
合のｐｎ接合において、接合リーク電流は以下のように
なる。つまり、高濃度層２および低濃度層３とで挟まれ
たｐｎ接合の空乏層７で前述の条件を満足して（Ｘｎ＋
Ｘｐ）／（φ＋Ｖ）＝６．７×１０-6cm／Ｖ、Ｘｐ＝Ｘ
ｎとすると最大の電界の部分が深くなるような電界分布
８になる。この時、接合リーク電流は、上記と同様の損
傷または汚染の濃度分布１に対応するｇ−ｒ電流および
表面発生電流との和である電流分布５と、上記より極端
に小さい局所ツェナー電流分布９との和の電流量とな
る。局所ツェナー電流は、上記条件を満足した時に、最
大の電界の部分が深くなった分ツェナー降伏時の電流Ｉ
ｚはｅｘｐ（−Ｄ／Ｅ（ｘ））に比例して極端に小さく
なる。そのため、この場合の接合リーク電流は、ほぼ損
傷または汚染の濃度分布１に対応するｇ−ｒ電流および
表面発生電流の電流分布５から得られる分のみの電流と
なる。なお、４．３×１０12／cm2≧Ａｎ・ｘｎ2＝Ａｐ
・ｘｐ2とする理由は、この条件を満足しなくなると局
所ツェナー確率が急増してしまい、不良が極端に増加す
るからである。また、同時に（Ｘｎ＋Ｘｐ）／（φ＋
Ｖ）が１×１０-5cm／Ｖを越えると空乏層の幅が大きく
なってしまい微細化が困難となり、また、その条件が５
×１０-6cm／Ｖ未満になると局所ツェナー確率が急増し
てしまう。
合のｐｎ接合において、接合リーク電流は以下のように
なる。つまり、高濃度層２および低濃度層３とで挟まれ
たｐｎ接合の空乏層７で前述の条件を満足して（Ｘｎ＋
Ｘｐ）／（φ＋Ｖ）＝６．７×１０-6cm／Ｖ、Ｘｐ＝Ｘ
ｎとすると最大の電界の部分が深くなるような電界分布
８になる。この時、接合リーク電流は、上記と同様の損
傷または汚染の濃度分布１に対応するｇ−ｒ電流および
表面発生電流との和である電流分布５と、上記より極端
に小さい局所ツェナー電流分布９との和の電流量とな
る。局所ツェナー電流は、上記条件を満足した時に、最
大の電界の部分が深くなった分ツェナー降伏時の電流Ｉ
ｚはｅｘｐ（−Ｄ／Ｅ（ｘ））に比例して極端に小さく
なる。そのため、この場合の接合リーク電流は、ほぼ損
傷または汚染の濃度分布１に対応するｇ−ｒ電流および
表面発生電流の電流分布５から得られる分のみの電流と
なる。なお、４．３×１０12／cm2≧Ａｎ・ｘｎ2＝Ａｐ
・ｘｐ2とする理由は、この条件を満足しなくなると局
所ツェナー確率が急増してしまい、不良が極端に増加す
るからである。また、同時に（Ｘｎ＋Ｘｐ）／（φ＋
Ｖ）が１×１０-5cm／Ｖを越えると空乏層の幅が大きく
なってしまい微細化が困難となり、また、その条件が５
×１０-6cm／Ｖ未満になると局所ツェナー確率が急増し
てしまう。
【００１７】また、高濃度層２をｐ型、低濃度層３をｎ
型として、Ｘｐ／Ｘｎ＝０．５にすると、図１０に示す
ように、高濃度層２をその分深くできるため空乏化され
る部分を狭くすることができる。このとき、電界分布１
０の最大の電界は大きくなるが、上記と同様の損傷また
は汚染の濃度分布１に対応するｇ−ｒ電流および表面発
生電流による電流分布１１は、空乏化領域を狭くし多分
だけ分だけ図８及び図９の場合より小さくできる。しか
し、局所ツェナー電流は、電界分布１０となっているた
め図９より最大の電界が大きくなるが、析出物の少ない
部分で電界が大きくなっているため、電界が大きくても
比較的少ない局所ツェナー電流分布１２となる。なお、
局所ツェナー電流分布１２は、図８の場合と図９の場合
の中間的な分布となる。従って、この時の接合リーク電
流は、上記Ｉｚの式から局所ツェナー電流の増加を殆ど
無視できるので、損傷または汚染の濃度分布１に対応す
るｇ−ｒ電流および表面発生電流による電流分布１１か
ら得られる分の電流となり、両電流和として小さくでき
る。これは、ｐｎ接合不良が上記ｇ−ｒ電流または表面
発生電流に支配されているときに大きな効果を持つ。
型として、Ｘｐ／Ｘｎ＝０．５にすると、図１０に示す
ように、高濃度層２をその分深くできるため空乏化され
る部分を狭くすることができる。このとき、電界分布１
０の最大の電界は大きくなるが、上記と同様の損傷また
は汚染の濃度分布１に対応するｇ−ｒ電流および表面発
生電流による電流分布１１は、空乏化領域を狭くし多分
だけ分だけ図８及び図９の場合より小さくできる。しか
し、局所ツェナー電流は、電界分布１０となっているた
め図９より最大の電界が大きくなるが、析出物の少ない
部分で電界が大きくなっているため、電界が大きくても
比較的少ない局所ツェナー電流分布１２となる。なお、
局所ツェナー電流分布１２は、図８の場合と図９の場合
の中間的な分布となる。従って、この時の接合リーク電
流は、上記Ｉｚの式から局所ツェナー電流の増加を殆ど
無視できるので、損傷または汚染の濃度分布１に対応す
るｇ−ｒ電流および表面発生電流による電流分布１１か
ら得られる分の電流となり、両電流和として小さくでき
る。これは、ｐｎ接合不良が上記ｇ−ｒ電流または表面
発生電流に支配されているときに大きな効果を持つ。
【００１８】さらに、図１１に示すように、（Ａｐ／Ａ
ｎ）＝２とすることにより、上記とは逆に電界強度分布
１３での最大電界強度の部分を図９の場合より深くでき
る。この場合、損傷または汚染濃度分布１に対応するｇ
−ｒ電流および表面発生電流による電流分布１４は図８
および図９の場合と同じであるが、局所ツェナー電流１
５はほぼ完全に無視できるまで低減できる。以上のよう
に本発明の半導体装置では、動作上問題となるリーク電
流成分に着目したｐｎ接合設計が可能となる。
ｎ）＝２とすることにより、上記とは逆に電界強度分布
１３での最大電界強度の部分を図９の場合より深くでき
る。この場合、損傷または汚染濃度分布１に対応するｇ
−ｒ電流および表面発生電流による電流分布１４は図８
および図９の場合と同じであるが、局所ツェナー電流１
５はほぼ完全に無視できるまで低減できる。以上のよう
に本発明の半導体装置では、動作上問題となるリーク電
流成分に着目したｐｎ接合設計が可能となる。
【００１９】なお、上記ｐｎ接合層における不純物濃度
の傾きは、完全に直線的でなくともよく、直線から多少
ずれたとしても、ｐ層およびｎ層それぞれにおいておお
よその直線とみなすことで本発明の効果が得られる。ま
た、上記ｐｎ接合層と高濃度層との間には新たにｐｎ接
合層は作られてはおらず、低濃度層との間でも同じであ
る。
の傾きは、完全に直線的でなくともよく、直線から多少
ずれたとしても、ｐ層およびｎ層それぞれにおいておお
よその直線とみなすことで本発明の効果が得られる。ま
た、上記ｐｎ接合層と高濃度層との間には新たにｐｎ接
合層は作られてはおらず、低濃度層との間でも同じであ
る。
【００２０】
【実施例】以下、本発明の実施例を図を参照してより詳
細に説明する。簡単な構造のＭＯＳＦＥＴに本発明を実
施した例について、図１２を用いて述べる。
細に説明する。簡単な構造のＭＯＳＦＥＴに本発明を実
施した例について、図１２を用いて述べる。
【００２１】さて、上記の課題を解決するための手段の
欄で説明した手法によって局所ツェナー電流が低減され
たｐｎ接合層を、平面的に見てＭＯＳＦＥＴのゲート電
極に重ならないよう、かつ、ソース・ドレイン領域下に
埋め込むことにより、ＭＯＳＦＥＴの実効チャネル長や
ドレイン耐圧などの特性に影響を与えなくすることがで
きる。例えば、図１２に示すように、上記の手法によっ
て局所ツェナー電流が低減されたｐｎ接合層は、ｐ型シ
リコン基板２５に形成されたｎチャネルＭＯＳＦＥＴの
ゲート電極１７に重ならないようにする。すなわち、こ
のｐｎ接合層の上部ｎ層はｎ型ソース・ドレイン領域１
６と接触し、ｐｎ接合層の下部ｐ層はｐ型シリコン基板
２５と接触している。このＭＯＳＦＥＴは、表面から１
０μｍ程度の深さまでの濃度が１×１０17／cm3のｐ型
シリコン基板２５に、厚さ６００ｎｍの選択酸化膜２８
を形成して活性領域２８’を形成し、ついで膜厚２０ｎ
ｍのゲート酸化膜１７’および膜厚３００ｎｍのゲート
電極１７を作成したのち、高濃度（１０20／ｃｍ3）の
ｎ型領域１６を形成し、膜厚２５０ｎｍのパッシベーシ
ョン膜３３を堆積した。その後、パッシベーション膜を
ドライエッチング加工したのち、電極・配線を形成し
た。なお、ゲート電極１７は高濃度に燐が導入された多
結晶シリコン膜で、その加工はホトレジスト膜をマスク
としてドライエッチングして行なった。この際、ゲート
電極加工時の損傷の殆どは、多結晶シリコン膜下の酸化
膜（ゲート酸化膜と同時に形成される）に吸収されるた
め、基板側には殆ど到達しない。また、この加工では、
基板表面のオーバエッチングを殆ど要しないため、基板
表面がドライエッチング状況下に曝される度合いが少な
い。さらに、ドライエッチングで損傷が導入されたとし
ても高濃度ｎ型領域１６の形成により、その損傷領域は
殆ど空乏化されることがないので、この時のドライエッ
チング損傷の影響は殆ど無視できる。
欄で説明した手法によって局所ツェナー電流が低減され
たｐｎ接合層を、平面的に見てＭＯＳＦＥＴのゲート電
極に重ならないよう、かつ、ソース・ドレイン領域下に
埋め込むことにより、ＭＯＳＦＥＴの実効チャネル長や
ドレイン耐圧などの特性に影響を与えなくすることがで
きる。例えば、図１２に示すように、上記の手法によっ
て局所ツェナー電流が低減されたｐｎ接合層は、ｐ型シ
リコン基板２５に形成されたｎチャネルＭＯＳＦＥＴの
ゲート電極１７に重ならないようにする。すなわち、こ
のｐｎ接合層の上部ｎ層はｎ型ソース・ドレイン領域１
６と接触し、ｐｎ接合層の下部ｐ層はｐ型シリコン基板
２５と接触している。このＭＯＳＦＥＴは、表面から１
０μｍ程度の深さまでの濃度が１×１０17／cm3のｐ型
シリコン基板２５に、厚さ６００ｎｍの選択酸化膜２８
を形成して活性領域２８’を形成し、ついで膜厚２０ｎ
ｍのゲート酸化膜１７’および膜厚３００ｎｍのゲート
電極１７を作成したのち、高濃度（１０20／ｃｍ3）の
ｎ型領域１６を形成し、膜厚２５０ｎｍのパッシベーシ
ョン膜３３を堆積した。その後、パッシベーション膜を
ドライエッチング加工したのち、電極・配線を形成し
た。なお、ゲート電極１７は高濃度に燐が導入された多
結晶シリコン膜で、その加工はホトレジスト膜をマスク
としてドライエッチングして行なった。この際、ゲート
電極加工時の損傷の殆どは、多結晶シリコン膜下の酸化
膜（ゲート酸化膜と同時に形成される）に吸収されるた
め、基板側には殆ど到達しない。また、この加工では、
基板表面のオーバエッチングを殆ど要しないため、基板
表面がドライエッチング状況下に曝される度合いが少な
い。さらに、ドライエッチングで損傷が導入されたとし
ても高濃度ｎ型領域１６の形成により、その損傷領域は
殆ど空乏化されることがないので、この時のドライエッ
チング損傷の影響は殆ど無視できる。
【００２２】一方、ソース・ドレイン層１６への電極・
配線を接続するためのパッシベーション膜３３へのコン
タクト穴開けでは、ドライエッチング状況下にシリコン
基板が直接曝されることや、十分な電気的接続を確保す
るためにパッシベーション膜加工のオーバエッチングを
十分に行なう必要があり、基板へのドライエッチングの
損傷導入は無視できない程多くなる。この時の損傷が上
記局所ツェナー効果によるリーク電流発生源になる。実
際に、コンタクト穴開けにドライエッチングに代えて、
湿式のエッチングを用いると、ＭＯＳＦＥＴのリーク電
流増加が防止できる。特に、上記局所ツェナー効果によ
るリーク電流の発生は、ドライエッチングを行なうと必
ず起こるものではなく、ドライエッチングの損傷の程度
によってその発生頻度が異なる。例えば、基板表面のオ
ーバエッチングを増やすと上記リーク電流発生頻度が高
くなる。このようなことから、本実施例では、コンタク
ト加工後直後に、上記高濃度ｎ型領域１６下に上記条件
を満足したｐｎ接合層を形成した。このｐｎ接合層は、
イオン打込みと活性化アニールを用いて形成し、高濃度
ｎ型領域１６直下から０．１μｍ深い部分までＡｎが４
×１０22／ｃｍ4のｎ層と、さらにその直下に０．２μ
ｍ深い部分までＡｐが１×１０22／ｃｍ4のｐ層とから
構成されるようにした。その結果、ＭＯＳＦＥＴのリー
ク電流は、上記湿式のエッチングを用いたパッシベーシ
ョン膜加工と同程度にすることができた。
配線を接続するためのパッシベーション膜３３へのコン
タクト穴開けでは、ドライエッチング状況下にシリコン
基板が直接曝されることや、十分な電気的接続を確保す
るためにパッシベーション膜加工のオーバエッチングを
十分に行なう必要があり、基板へのドライエッチングの
損傷導入は無視できない程多くなる。この時の損傷が上
記局所ツェナー効果によるリーク電流発生源になる。実
際に、コンタクト穴開けにドライエッチングに代えて、
湿式のエッチングを用いると、ＭＯＳＦＥＴのリーク電
流増加が防止できる。特に、上記局所ツェナー効果によ
るリーク電流の発生は、ドライエッチングを行なうと必
ず起こるものではなく、ドライエッチングの損傷の程度
によってその発生頻度が異なる。例えば、基板表面のオ
ーバエッチングを増やすと上記リーク電流発生頻度が高
くなる。このようなことから、本実施例では、コンタク
ト加工後直後に、上記高濃度ｎ型領域１６下に上記条件
を満足したｐｎ接合層を形成した。このｐｎ接合層は、
イオン打込みと活性化アニールを用いて形成し、高濃度
ｎ型領域１６直下から０．１μｍ深い部分までＡｎが４
×１０22／ｃｍ4のｎ層と、さらにその直下に０．２μ
ｍ深い部分までＡｐが１×１０22／ｃｍ4のｐ層とから
構成されるようにした。その結果、ＭＯＳＦＥＴのリー
ク電流は、上記湿式のエッチングを用いたパッシベーシ
ョン膜加工と同程度にすることができた。
【００２３】さらに、図１３に示すように、上記のよう
なｐｎ接合層１８と高濃度側の導電型層２４とが接する
部分が、高濃度層２４側の導電型と同じ導電型のキャリ
ヤを上記のように高濃度の状態で含有するシリコン膜あ
るいは高融点シリサイド膜から選ばれる拡散源２１と高
濃度層１８とが接する部分を平面的に見て覆うように、
上記ｐｎ接合層１８が高濃度層２４下に埋め込まれる
と、高濃度層２４と拡散源２１との界面のキャリヤ濃度
を高くできるためその部分での接触抵抗を非常に小さく
できる。この場合、絶縁膜１９のコンタクト穴２０は、
微細化のために非常に小さくなることが多いため、この
接触抵抗を小さくすることは非常に効果的である。ま
た、上記接触抵抗の設計とは独立にｐｎ接合層の設計が
可能であり、プロセスの制御性は良好である。また、上
記拡散源２１の代わりに金属を主構成材とした電極２２
及び配線２３を用いた場合でも同様の効果があり、高濃
度側の導電型層２４との接触は非常に良好なオーミック
特性を示すようになる。このように、本発明では、基本
的に高濃度層下に上記条件を満足したｐｎ接合層を設け
ることで、従来の半導体装置設計法を変えること無く、
ｐｎ接合不良の少ない半導体装置を提供できる。また、
ｐｎ接合層の存在が従来の高濃度層下に限られているた
め、微細化を妨げる要因は一切無い。
なｐｎ接合層１８と高濃度側の導電型層２４とが接する
部分が、高濃度層２４側の導電型と同じ導電型のキャリ
ヤを上記のように高濃度の状態で含有するシリコン膜あ
るいは高融点シリサイド膜から選ばれる拡散源２１と高
濃度層１８とが接する部分を平面的に見て覆うように、
上記ｐｎ接合層１８が高濃度層２４下に埋め込まれる
と、高濃度層２４と拡散源２１との界面のキャリヤ濃度
を高くできるためその部分での接触抵抗を非常に小さく
できる。この場合、絶縁膜１９のコンタクト穴２０は、
微細化のために非常に小さくなることが多いため、この
接触抵抗を小さくすることは非常に効果的である。ま
た、上記接触抵抗の設計とは独立にｐｎ接合層の設計が
可能であり、プロセスの制御性は良好である。また、上
記拡散源２１の代わりに金属を主構成材とした電極２２
及び配線２３を用いた場合でも同様の効果があり、高濃
度側の導電型層２４との接触は非常に良好なオーミック
特性を示すようになる。このように、本発明では、基本
的に高濃度層下に上記条件を満足したｐｎ接合層を設け
ることで、従来の半導体装置設計法を変えること無く、
ｐｎ接合不良の少ない半導体装置を提供できる。また、
ｐｎ接合層の存在が従来の高濃度層下に限られているた
め、微細化を妨げる要因は一切無い。
【００２４】高集積密度半導体集積回路装置の実施例と
して、まず図１４を参照して、ダイナミックランダムア
クセスメモリセルのスイッチングトランジスタにｐｎ接
合が埋め込まれた本発明のＭＯＳＦＥＴを適応した実施
例について述べる。このＤＲＡＭ素子は、以下のように
形成される。まず基板表面から５μｍの深さまでの濃度
が３×１０16／cm3のｐ型シリコン（Ｓｉ）基板２５
に、深さ０．６μｍで最高不純物濃度が３×１０17／cm
3、分布広がりが標準偏差で０．１μｍとなるようにｐ
型埋込層２６を形成し、ついで、表面濃度が２×１０17
／cm3のｐ型チャネルストッパー層２７および膜厚が５
００ｎｍの選択酸化膜２８により素子分離を行った。そ
の後、膜厚が１０ｎｍのゲート用Ｓｉ酸化膜２９および
膜厚が２００ｎｍのゲート用ｎ型多結晶Ｓｉ膜３０とに
よりＭＯＳＦＥＴのゲート領域を形成し、表面濃度が１
×１０19／cm3で深さが１００ｎｍのｎ型層３１をソー
ス／ドレイン用として形成したのち、厚さ２００ｎｍの
Ｓｉ酸化膜でサイドウォール３２を形成し、パッシベー
ション用Ｓｉ酸化膜３３を２００ｎｍ堆積した。つぎ
に、ストレージノード側にパッシベーション用Ｓｉ酸化
膜３３を加工してコンタクト穴を開け、表面から深さ２
３０ｎｍで最高濃度が２×１０17／cm3で分布広がりが
標準偏差で８０ｎｍとなるようなｎ型埋込層３３’を形
成した後に、５×１０20／cm3のＰ(燐)が導入された多
結晶Ｓｉ膜３４を５００ｎｍ堆積／加工して、ストレー
ジノード電極とした。そして、キャパシタ絶縁膜とし
て、Ｓｉ酸化膜厚換算で５ｎｍのＳｉ酸化物とＳｉ窒化
物の積層膜３５を形成し、さらに、プレート電極として
のタングステンシリサイド膜３６を１００ｎｍ形成し
た。その後、パッシベーション用Ｓｉ酸化膜３７を２０
０ｎｍ堆積しビット線側にコンタクト穴を開け、ビット
線電極として、５×１０20／cm3のＰ(燐)が導入された
タングステンシリサイド膜３８を３００ｎｍ形成／加工
した。ストレージノード電極である多結晶Ｓｉ形成から
本素子作製までの全体の熱負荷は、９００℃換算で２０
分であり、ストレージノードの多結晶Ｓｉ膜３４から基
板側にＰが拡散して深さ０．１５μｍの高濃度ｎ型層４
０が形成される。
して、まず図１４を参照して、ダイナミックランダムア
クセスメモリセルのスイッチングトランジスタにｐｎ接
合が埋め込まれた本発明のＭＯＳＦＥＴを適応した実施
例について述べる。このＤＲＡＭ素子は、以下のように
形成される。まず基板表面から５μｍの深さまでの濃度
が３×１０16／cm3のｐ型シリコン（Ｓｉ）基板２５
に、深さ０．６μｍで最高不純物濃度が３×１０17／cm
3、分布広がりが標準偏差で０．１μｍとなるようにｐ
型埋込層２６を形成し、ついで、表面濃度が２×１０17
／cm3のｐ型チャネルストッパー層２７および膜厚が５
００ｎｍの選択酸化膜２８により素子分離を行った。そ
の後、膜厚が１０ｎｍのゲート用Ｓｉ酸化膜２９および
膜厚が２００ｎｍのゲート用ｎ型多結晶Ｓｉ膜３０とに
よりＭＯＳＦＥＴのゲート領域を形成し、表面濃度が１
×１０19／cm3で深さが１００ｎｍのｎ型層３１をソー
ス／ドレイン用として形成したのち、厚さ２００ｎｍの
Ｓｉ酸化膜でサイドウォール３２を形成し、パッシベー
ション用Ｓｉ酸化膜３３を２００ｎｍ堆積した。つぎ
に、ストレージノード側にパッシベーション用Ｓｉ酸化
膜３３を加工してコンタクト穴を開け、表面から深さ２
３０ｎｍで最高濃度が２×１０17／cm3で分布広がりが
標準偏差で８０ｎｍとなるようなｎ型埋込層３３’を形
成した後に、５×１０20／cm3のＰ(燐)が導入された多
結晶Ｓｉ膜３４を５００ｎｍ堆積／加工して、ストレー
ジノード電極とした。そして、キャパシタ絶縁膜とし
て、Ｓｉ酸化膜厚換算で５ｎｍのＳｉ酸化物とＳｉ窒化
物の積層膜３５を形成し、さらに、プレート電極として
のタングステンシリサイド膜３６を１００ｎｍ形成し
た。その後、パッシベーション用Ｓｉ酸化膜３７を２０
０ｎｍ堆積しビット線側にコンタクト穴を開け、ビット
線電極として、５×１０20／cm3のＰ(燐)が導入された
タングステンシリサイド膜３８を３００ｎｍ形成／加工
した。ストレージノード電極である多結晶Ｓｉ形成から
本素子作製までの全体の熱負荷は、９００℃換算で２０
分であり、ストレージノードの多結晶Ｓｉ膜３４から基
板側にＰが拡散して深さ０．１５μｍの高濃度ｎ型層４
０が形成される。
【００２５】この時、拡散電位φが０．９ＶでＤＲＡＭ
使用時の最大の逆バイアスＶが５Ｖであるとすると、高
濃度ｎ型層と低濃度ｐ型層との間の空乏化領域のｐｎ接
合層では、ｎ、ｐ両層がいずれもＸｎ＝Ｘｐ＝０．１５
μｍだけ空乏化され、かつ、その領域でキャリヤ濃度の
傾きが１．８×１０22／ｃｍ4（Ａｎ，Ａｐ）となる。
このようなｐｎ接合層では（Ｘｎ＋Ｘｐ）／（φ＋Ｖ）
は５．６×１０-6cm／Ｖであり、Ａｎ・Ｘｎ2は４．０
５×１０12／cm2である。なお、ビット線電極としての
タングステンシリサイド膜３８下においても上記のよう
な条件を満足するｐｎ接合としても良い。さらに、上記
のような状態のうち少なくとも１つの状態で高濃度層下
に埋め込まれている上記ｐｎ接合層を有する構造とした
ダイナミック・ランダム・アクセス・メモリ・セルを含
む半導体装置では、上記のように局所ツェナー確率が減
少するので、それを７０℃以上の環境で動作させた時、
最短情報保持時間のセルから数えて全ビット数の２分の
１番目のビットのセルの情報保持時間が、最短情報保持
時間のセルにおける情報保持時間の大きくても５倍以内
となるように作用する。これは、局所ツェナー効果によ
るｐｎ接合不良発生頻度を小さくできるためであり、他
のｐｎ接合不良要因である発生・再結合中心および表面
準位に起因したリーク電流の大小によるバラツキで支配
されるためである。さらに、最短情報保持時間のセルか
ら数えて全ビット数の２分の１番目のビットのセルにお
ける情報保持時間の電源電圧依存性あるいは動作温度依
存性が、最短情報保持時間のセルにおける情報保持時間
の電源電圧依存性あるいは動作温度依存性と同じになる
ように作用する。これは、以下の理由による。まず、局
所ツェナー効果によるリーク電流は、ツェナー確率の式
からも判るように電源電圧の依存性が大きく、また、温
度依存性が小さい。この、局所ツェナー電流を低減でき
ればｇ−ｒ電流および表面再結合電流でのみそれらの依
存性が決まる。つまり、上記２つのセルのリーク電流成
分はバラツキを有するもののｇ−ｒ電流および表面再結
合電流に支配されており、これらが同じ電源電圧依存性
および温度依存性を持つからである。
使用時の最大の逆バイアスＶが５Ｖであるとすると、高
濃度ｎ型層と低濃度ｐ型層との間の空乏化領域のｐｎ接
合層では、ｎ、ｐ両層がいずれもＸｎ＝Ｘｐ＝０．１５
μｍだけ空乏化され、かつ、その領域でキャリヤ濃度の
傾きが１．８×１０22／ｃｍ4（Ａｎ，Ａｐ）となる。
このようなｐｎ接合層では（Ｘｎ＋Ｘｐ）／（φ＋Ｖ）
は５．６×１０-6cm／Ｖであり、Ａｎ・Ｘｎ2は４．０
５×１０12／cm2である。なお、ビット線電極としての
タングステンシリサイド膜３８下においても上記のよう
な条件を満足するｐｎ接合としても良い。さらに、上記
のような状態のうち少なくとも１つの状態で高濃度層下
に埋め込まれている上記ｐｎ接合層を有する構造とした
ダイナミック・ランダム・アクセス・メモリ・セルを含
む半導体装置では、上記のように局所ツェナー確率が減
少するので、それを７０℃以上の環境で動作させた時、
最短情報保持時間のセルから数えて全ビット数の２分の
１番目のビットのセルの情報保持時間が、最短情報保持
時間のセルにおける情報保持時間の大きくても５倍以内
となるように作用する。これは、局所ツェナー効果によ
るｐｎ接合不良発生頻度を小さくできるためであり、他
のｐｎ接合不良要因である発生・再結合中心および表面
準位に起因したリーク電流の大小によるバラツキで支配
されるためである。さらに、最短情報保持時間のセルか
ら数えて全ビット数の２分の１番目のビットのセルにお
ける情報保持時間の電源電圧依存性あるいは動作温度依
存性が、最短情報保持時間のセルにおける情報保持時間
の電源電圧依存性あるいは動作温度依存性と同じになる
ように作用する。これは、以下の理由による。まず、局
所ツェナー効果によるリーク電流は、ツェナー確率の式
からも判るように電源電圧の依存性が大きく、また、温
度依存性が小さい。この、局所ツェナー電流を低減でき
ればｇ−ｒ電流および表面再結合電流でのみそれらの依
存性が決まる。つまり、上記２つのセルのリーク電流成
分はバラツキを有するもののｇ−ｒ電流および表面再結
合電流に支配されており、これらが同じ電源電圧依存性
および温度依存性を持つからである。
【００２６】このような本発明を実施した素子では、ｐ
ｎ接合リーク電流が低減されるため、図１５に示すよう
な良品率と情報保持時間の関係が得られ、良品率は従来
に比べ極端に改善できた。例えば、良品しきい値の情報
保持時間を０．１秒とした場合、従来では５０％程度の
良品率であったのに対して、上記本発明の実施例４１で
は良品率を９９％程度まで向上できた。また、本発明の
実施により、良品率５０％を維持しながら良品しきい値
の情報保持時間を１秒程度まで長くできる。なお、本素
子ではゲート電極からストレージノード側のコンタクト
穴までの距離は０．２〜０．２５μｍであるため、ＭＯ
ＳＦＥＴ特性に何ら変動は無かった。このように本実施
例によれば、良品率および情報保持特性を格段に改善で
きる。また、ｐｎ接合層の形成条件を変えてｎ型層側の
キャリヤ濃度の傾きＡｎを上記値の１／２にして、ｐ型
層側のキャリヤ濃度の傾きＡｐを上記値の２倍にするこ
とにより、最大電界強度部分を深くできるため図１５に
示すようにこの場合４２には、上記実施例４１より良品
率および情報保持特性が若干ながら改善できた。
ｎ接合リーク電流が低減されるため、図１５に示すよう
な良品率と情報保持時間の関係が得られ、良品率は従来
に比べ極端に改善できた。例えば、良品しきい値の情報
保持時間を０．１秒とした場合、従来では５０％程度の
良品率であったのに対して、上記本発明の実施例４１で
は良品率を９９％程度まで向上できた。また、本発明の
実施により、良品率５０％を維持しながら良品しきい値
の情報保持時間を１秒程度まで長くできる。なお、本素
子ではゲート電極からストレージノード側のコンタクト
穴までの距離は０．２〜０．２５μｍであるため、ＭＯ
ＳＦＥＴ特性に何ら変動は無かった。このように本実施
例によれば、良品率および情報保持特性を格段に改善で
きる。また、ｐｎ接合層の形成条件を変えてｎ型層側の
キャリヤ濃度の傾きＡｎを上記値の１／２にして、ｐ型
層側のキャリヤ濃度の傾きＡｐを上記値の２倍にするこ
とにより、最大電界強度部分を深くできるため図１５に
示すようにこの場合４２には、上記実施例４１より良品
率および情報保持特性が若干ながら改善できた。
【００２７】上記のような条件を満足するｐｎ接合層
は、ｐｎ接合に印加される逆バイアスの変化に応じて、
図１６のように条件を選ぶことができるので種々の動作
電圧の素子にも適用できるという利点がある。さらに、
上記Ａｎ・Ｘｎ2を４．３×１０12／cm2よりさらに小さ
くすると、図１７、図１８および図１９に示すように、
この素子を７０℃以上で動作させたとき、最短情報保持
時間のセルから数えて全ビット数の（１／２）番目のビ
ットのセルの情報保持時間は、最短情報保持時間のセル
のそれの５倍程度以内になり、また、上記両ビットでの
情報保持時間の電源電圧依存性および動作温度依存性の
傾きは同じようになる。このように本実施例によれば、
種々の特性の揃った素子を提供できる。
は、ｐｎ接合に印加される逆バイアスの変化に応じて、
図１６のように条件を選ぶことができるので種々の動作
電圧の素子にも適用できるという利点がある。さらに、
上記Ａｎ・Ｘｎ2を４．３×１０12／cm2よりさらに小さ
くすると、図１７、図１８および図１９に示すように、
この素子を７０℃以上で動作させたとき、最短情報保持
時間のセルから数えて全ビット数の（１／２）番目のビ
ットのセルの情報保持時間は、最短情報保持時間のセル
のそれの５倍程度以内になり、また、上記両ビットでの
情報保持時間の電源電圧依存性および動作温度依存性の
傾きは同じようになる。このように本実施例によれば、
種々の特性の揃った素子を提供できる。
【００２８】つぎに、図２０の相補型ＭＯＳ構造の素子
に本発明を実施した例について、述べる。この素子は、
以下のように形成される。基板濃度が１×１０15／cm3
のｐ型シリコン（Ｓｉ）基板４３を用いて、表面濃度が
５×１０16／cm3で深さが５μｍのｐ型ウェル層４４、
および、表面濃度が３×１０17／cm3で深さが８μｍの
ｎ型ウェル層４５を形成した後、それぞれのウェル層に
深さ０．４μｍで最高不純物濃度１×１０18／cm3、分
布広がりが標準偏差で０．０６μｍとなるように埋込層
を形成した。ついで、膜厚が４００ｎｍの選択酸化膜４
６により素子分離を行ない、膜厚が５ｎｍのゲート用Ｓ
ｉ酸化膜４７および膜厚が１００ｎｍのゲート用ｎ型多
結晶Ｓｉ膜４８とによりＭＯＳＦＥＴのゲート領域を形
成し、それぞれのウェル領域に、表面濃度が１×１０20
／cm3で深さが８０ｎｍのｎ型層４９およびｐ型層５０
をソース／ドレイン用として形成したのち、膜厚が３０
０ｎｍのＳｉ酸化膜でサイドウォール５１を形成し、パ
ッシベーション用Ｓｉ酸化膜５２を２００ｎｍ堆積し
た。つぎに、パッシベーション用Ｓｉ酸化膜５２を加工
してコンタクト穴を開け、上記ｎ型層４９およびｐ型層
５０下に、それぞれ基板表面から１２０ｎｍの深さで最
高濃度が３×１０17／ｃｍ3で、分布広がりが標準偏差
で５０ｎｍとなるようなｎ型埋込層５３およびｐ型埋込
層５４を形成した。そして、膜厚が１０ｎｍの窒化チタ
ン膜、および、膜厚が２００ｎｍのタングステン膜の積
層膜５５を堆積／加工して、電極および配線とした。
に本発明を実施した例について、述べる。この素子は、
以下のように形成される。基板濃度が１×１０15／cm3
のｐ型シリコン（Ｓｉ）基板４３を用いて、表面濃度が
５×１０16／cm3で深さが５μｍのｐ型ウェル層４４、
および、表面濃度が３×１０17／cm3で深さが８μｍの
ｎ型ウェル層４５を形成した後、それぞれのウェル層に
深さ０．４μｍで最高不純物濃度１×１０18／cm3、分
布広がりが標準偏差で０．０６μｍとなるように埋込層
を形成した。ついで、膜厚が４００ｎｍの選択酸化膜４
６により素子分離を行ない、膜厚が５ｎｍのゲート用Ｓ
ｉ酸化膜４７および膜厚が１００ｎｍのゲート用ｎ型多
結晶Ｓｉ膜４８とによりＭＯＳＦＥＴのゲート領域を形
成し、それぞれのウェル領域に、表面濃度が１×１０20
／cm3で深さが８０ｎｍのｎ型層４９およびｐ型層５０
をソース／ドレイン用として形成したのち、膜厚が３０
０ｎｍのＳｉ酸化膜でサイドウォール５１を形成し、パ
ッシベーション用Ｓｉ酸化膜５２を２００ｎｍ堆積し
た。つぎに、パッシベーション用Ｓｉ酸化膜５２を加工
してコンタクト穴を開け、上記ｎ型層４９およびｐ型層
５０下に、それぞれ基板表面から１２０ｎｍの深さで最
高濃度が３×１０17／ｃｍ3で、分布広がりが標準偏差
で５０ｎｍとなるようなｎ型埋込層５３およびｐ型埋込
層５４を形成した。そして、膜厚が１０ｎｍの窒化チタ
ン膜、および、膜厚が２００ｎｍのタングステン膜の積
層膜５５を堆積／加工して、電極および配線とした。
【００２９】この時、拡散電位φが０．８Ｖで逆バイア
スＶが３Ｖであり、高濃度ｎ型層と低濃度ｐ型層との間
のｐｎ接合層では、ｎ、ｐ両層のＸｎ＝Ｘｐ＝０．１μ
ｍが空乏化し、その領域でキャリヤ濃度の傾きがが３．
５×１０22／ｃｍ4（Ａｎ，Ａｐ）となる。この場合も
（Ｘｎ＋Ｘｐ）／（φ＋Ｖ）が約６×１０-6cm／Ｖで、
Ａｎ・Ｘｎ2が３．５×１０12／cm2のｐｎ接合層とな
る。
スＶが３Ｖであり、高濃度ｎ型層と低濃度ｐ型層との間
のｐｎ接合層では、ｎ、ｐ両層のＸｎ＝Ｘｐ＝０．１μ
ｍが空乏化し、その領域でキャリヤ濃度の傾きがが３．
５×１０22／ｃｍ4（Ａｎ，Ａｐ）となる。この場合も
（Ｘｎ＋Ｘｐ）／（φ＋Ｖ）が約６×１０-6cm／Ｖで、
Ａｎ・Ｘｎ2が３．５×１０12／cm2のｐｎ接合層とな
る。
【００３０】本実施例によれば、それぞれのｐｎ接合で
接合リーク電流増大を防げるため、待機時の素子の全電
流を小さくでき素子の温度上昇が少なくなり、この温度
上昇抑制効果によっても接合リーク電流の増大を防止で
きるため、より高信頼の素子として動作できる。また、
ｐｎ接合層の形成条件を変えて高濃度層側と同じ導電型
の層の濃度勾配を上記値を３倍にして、低濃度層側と同
じ導電型の層の濃度勾配を上記値の１／３にすることに
より、高濃度層側と同じ導電型の層の空乏化領域を減少
できる。
接合リーク電流増大を防げるため、待機時の素子の全電
流を小さくでき素子の温度上昇が少なくなり、この温度
上昇抑制効果によっても接合リーク電流の増大を防止で
きるため、より高信頼の素子として動作できる。また、
ｐｎ接合層の形成条件を変えて高濃度層側と同じ導電型
の層の濃度勾配を上記値を３倍にして、低濃度層側と同
じ導電型の層の濃度勾配を上記値の１／３にすることに
より、高濃度層側と同じ導電型の層の空乏化領域を減少
できる。
【００３１】
【発明の効果】本発明によれば、微細化に対応したＭＯ
ＳＦＥＴ型半導体装置の特性を維持した状態で、ソース
またドレインの接合リーク電流の増大によってもたらさ
れる不良を著しく低減できるので、信頼性が格段に向上
する。また、その影響を受けて半導体装置製造の歩留も
向上し、素子特性のバラツキが著しく減少する。そし
て、本発明の効果は、種々の電源電圧の半導体装置に対
しても得られる。
ＳＦＥＴ型半導体装置の特性を維持した状態で、ソース
またドレインの接合リーク電流の増大によってもたらさ
れる不良を著しく低減できるので、信頼性が格段に向上
する。また、その影響を受けて半導体装置製造の歩留も
向上し、素子特性のバラツキが著しく減少する。そし
て、本発明の効果は、種々の電源電圧の半導体装置に対
しても得られる。
【図１】シリコンのｐｎ接合の空乏層中での局所電界増
倍を示す図である。
倍を示す図である。
【図２】局所電界増倍による局所ツェナー効果によるリ
ーク電流増加を示す図である。
ーク電流増加を示す図である。
【図３】ｐｎ接合の空乏層広がりと逆バイアスとの関係
を示す図である。
を示す図である。
【図４】基板内の析出物存在確率分布を示す図である。
【図５】ｐｎ接合の空乏層内の空間電荷分布を示す図あ
る。
る。
【図６】ｐｎ接合の空乏層内の電界分布を示す図ある。
【図７】ｐｎ接合の空乏層内の局所ツェナー確率分布を
示す図ある。
示す図ある。
【図８】従来の半導体装置のｐｎ接合部の空乏層内の損
傷、汚染濃度分布、電界分布、接合リーク電流の様子を
示す図ある。
傷、汚染濃度分布、電界分布、接合リーク電流の様子を
示す図ある。
【図９】本発明の原理による半導体装置のｐｎ接合部の
空乏層内の損傷、汚染濃度分布、電界分布、接合リーク
電流の様子を示す図ある。
空乏層内の損傷、汚染濃度分布、電界分布、接合リーク
電流の様子を示す図ある。
【図１０】本発明の原理による半導体装置の他のｐｎ接
合部の空乏層内の損傷、汚染濃度分布、電界分布、接合
リーク電流の様子を示す図ある。
合部の空乏層内の損傷、汚染濃度分布、電界分布、接合
リーク電流の様子を示す図ある。
【図１１】本発明の原理による半導体装置のさらに他の
ｐｎ接合部の空乏層内の損傷、汚染濃度分布、電界分
布、接合リーク電流の様子を示す図ある。
ｐｎ接合部の空乏層内の損傷、汚染濃度分布、電界分
布、接合リーク電流の様子を示す図ある。
【図１２】本発明の実施例によるＭＯＳＦＥＴの平面図
および断面図である。
および断面図である。
【図１３】本発明の実施例による半導体装置の断面図で
ある。
ある。
【図１４】本発明の実施例であるダイナミックランダム
アクセスメモリの断面図である。
アクセスメモリの断面図である。
【図１５】本発明の実施例によるダイナミックランダム
アクセスメモリの良品率と情報保持時間の関係を示す図
ある。
アクセスメモリの良品率と情報保持時間の関係を示す図
ある。
【図１６】本発明の効果を得るための逆バイアスとｐｎ
接合の不純物濃度の条件との関係を示す図ある。
接合の不純物濃度の条件との関係を示す図ある。
【図１７】本発明の実施例によるダイナミックランダム
アクセスメモリの累積不良率を示すの図である。
アクセスメモリの累積不良率を示すの図である。
【図１８】本発明の実施例によるダイナミックランダム
アクセスメモリの各セルの情報保持時間の電源電圧依存
性を示すの図である。
アクセスメモリの各セルの情報保持時間の電源電圧依存
性を示すの図である。
【図１９】本発明の実施例によるダイナミックランダム
アクセスメモリの各セルの情報保持時間の動作温度依存
性を示す図である。
アクセスメモリの各セルの情報保持時間の動作温度依存
性を示す図である。
【図２０】本発明の実施例である相補型ＭＯＳ構造の素
子の断面図である。
子の断面図である。
１…損傷および汚染濃度分布、２…高濃度層、３…低濃
度層、４、８、１０、１３…電界強度分布、５、１１、
１４…損傷および汚染濃度分布に対応するリーク電流分
布、６、９、１２、１５…ツェナー降伏時の電流分布素
子分離、７…本発明の条件を満足する層、１６、１８…
高濃度側の導電型層、１７…ゲート電極、１９、３３、
３７、５２…絶縁膜、２０…コンタクト穴、２１…拡散
源、２２…電極、２３…配線、２４…先に形成された拡
散層、２５、４３…ｐ型Ｓｉ基板、２６…ｐ型埋込層、
２７…ｐ型層、２８…選択酸化膜、２９、４７…ゲート
酸化膜、３０、４８…ゲート用ｎ型多結晶Ｓｉ膜、３
１、３９、４０…ｎ型層、３２…サイドウォール、３４
…ストレージノード電極、３５…キャパシタ絶縁膜、３
６…プレート電極、３８…ビット線電極、４１、４２…
本発明の効果、４４…ｐ型ウェル層、４５…ｎ型ウェル
層、５５…電極／配線用積層膜。
度層、４、８、１０、１３…電界強度分布、５、１１、
１４…損傷および汚染濃度分布に対応するリーク電流分
布、６、９、１２、１５…ツェナー降伏時の電流分布素
子分離、７…本発明の条件を満足する層、１６、１８…
高濃度側の導電型層、１７…ゲート電極、１９、３３、
３７、５２…絶縁膜、２０…コンタクト穴、２１…拡散
源、２２…電極、２３…配線、２４…先に形成された拡
散層、２５、４３…ｐ型Ｓｉ基板、２６…ｐ型埋込層、
２７…ｐ型層、２８…選択酸化膜、２９、４７…ゲート
酸化膜、３０、４８…ゲート用ｎ型多結晶Ｓｉ膜、３
１、３９、４０…ｎ型層、３２…サイドウォール、３４
…ストレージノード電極、３５…キャパシタ絶縁膜、３
６…プレート電極、３８…ビット線電極、４１、４２…
本発明の効果、４４…ｐ型ウェル層、４５…ｎ型ウェル
層、５５…電極／配線用積層膜。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 大嶋 一義 東京都青梅市今井2326番地 株式会社日 立製作所デバイス開発センタ内 (72)発明者 川本 佳史 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 平岩 篤 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 西田 高 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/78
Claims (26)
- 【請求項１】ゲート電極と、半導体基板上に形成された
ソース領域及びドレイン領域とを有するＭＯＳＦＥＴを
含む半導体装置において、 平面的に見てｐｎ接合が上記ゲート電極と重ならないよ
うに、上記ソース領域と上記ドレイン領域の少なくとも
一方の領域下に、ｐ型層とｎ型層を有するｐｎ接合が形
成され、 ｐ型層のキャリヤ濃度分布とｎ型層のキャリヤ濃度分布
とは、Ｘｐ（ｃｍ）及びＸｎ（ｃｍ）の各々が逆バイア
スによりｐ型層とｎ型層に形成された各々の空乏領域の
深さであり、Ａｐ（／ｃｍ4）とＡｎ（／ｃｍ4）の各々
がｐ型層とｎ型層の各々のキャリヤ濃度の傾きである
時、 ４．３×１０12／ｃｍ2≧Ａｎ・Ｘｎ2＝Ａｐ・Ｘｐ2 の関係に成立され、 上記ｐ型層と上記ｎ型層の１つは上記半導体基板上に形
成され、上記ｐ型層と上記ｎ型層の他の１つは、上記ｐ
型層と上記ｎ型層の上記１つと上記ソース領域とドレイ
ン領域の上記少なくとも１つとの間に形成され、 上記半導体基板上に形成された上記ｐ型層と上記ｎ型層
の上記１つは、上記半導体基板の上記キャリヤ濃度より
も低いキャリヤ濃度を有することを特徴とする半導体装
置。 - 【請求項２】請求項１に記載の半導体装置において、 上記半導体基板上に形成された上記ｐ型層と上記ｎ型層
の上記１つのキャリヤ濃度は、上記半導体基板から離れ
るにつれて減少することを特徴とする半導体装置。 - 【請求項３】請求項２に記載の半導体装置において、 上記ｐ型層と上記ｎ型層の上記他の１つのキャリヤ濃度
は、上記ソース領域と上記ドレイン領域の上記少なくと
も１つのキャリヤ濃度よりも低いことを特徴とする半導
体装置。 - 【請求項４】請求項３に記載の半導体装置において、 上記ｐ型層と上記ｎ型層の上記他の１つのキャリヤ濃度
は、上記ｐ型層と上記ｎ型層の上記１つから離れるにつ
れて増加することを特徴とする半導体装置。 - 【請求項５】請求項１に記載の半導体装置において、 上記ｐｎ接合は、上記ソース領域と上記ドレイン領域の
少なくとも１つのコンタクトホールの下に形成されるこ
とを特徴とする半導体装置。 - 【請求項６】請求項１に記載の半導体装置において、 上記ｐｎ接合がその下に形成された上記ＭＯＳＦＥＴ
は、ダイナミックランダムアクセスメモリセルのスイッ
チングトランジスタであり、 複数の上記ダイナミックランダムアクセスメモリセルが
設けられることを特徴とする半導体装置。 - 【請求項７】請求項６に記載の半導体装置において、 少なくとも７０℃の環境条件のもとで動作される時、中
間情報保持時間の上記メモリセルの１つの情報保持時間
は、上記最短情報保持時間のメモリセルの情報保持時間
の５倍以下であることを特徴とする半導体装置。 - 【請求項８】請求項７に記載の半導体装置において、 中間情報保持時間の上記メモリセルの上記１つの情報保
持時間は、上記最短情報保持時間のメモリセルの情報保
持時間の電源電圧依存性または動作温度依存性と等しい
電源電圧依存性または動作温度依存性を有することを特
徴とする半導体装置。 - 【請求項９】請求項１に記載の半導体装置において、 上記ｎ型層と上記ｐ型層の逆バイアスとキャリヤ濃度分
布は、上記空乏領域のＸｎとＸｐの深さが各々上記ｐｎ
接合のｎ型層とｐ型層の厚さと同一するように設定され
ることを特徴とする半導体装置。 - 【請求項１０】請求項８に記載の半導体装置において、 上記ｐｎ接合は、上記ソース領域または上記ドレイン領
域のコンタクトホールの下に形成されることを特徴とす
る半導体装置。 - 【請求項１１】請求項８に記載の半導体装置において、 上記ｐｎ接合がその下に形成された上記ＭＯＳＦＥＴ
は、ダイナミックランダムアクセスメモリセルのスイッ
チングトランジスタであり、 複数の上記ダイナミックランダムアクセスメモリセルが
設けられることを特徴とする半導体装置。 - 【請求項１２】請求項１１に記載の半導体装置におい
て、 少なくとも７０℃の環境条件のもとで動作される時、中
間情報保持時間の上記メモリセルの１つの情報保持時間
は、上記最短情報保持時間のメモリセルの情報保持時間
の５倍以下であることを特徴とする半導体装置。 - 【請求項１３】請求項１２に記載の半導体装置におい
て、 中間情報保持時間の上記メモリセルの上記１つの情報保
持時間は、上記最短情報保持時間のメモリセルの情報保
持時間の電源電圧依存性または動作温度依存性と等しい
電源電圧依存性または動作温度依存性を有することを特
徴とする半導体装置。 - 【請求項１４】半導体基板と、ゲート電極と、上記半導
体基板上に形成されたソース領域及ぴドレイン領域とを
有するＭＯＳＦＥＴを含む半導体装置において、 平面的に見てｐｎ接合が上記ゲート電極と重ならないよ
うに、上記ソース領域と上記ドレイン領域の少なくとも
１つの領域の下に、ｐ型層とｎ型層を有するｐｎ接合が
形成され、 ｐ型層のキャリヤ濃度分布とｎ型層のキャリヤ濃度分布
は、上記ｐｎ接合に逆バイアス電圧が印加される時、ｐ
ｎ接合の空乏層内の半導体物質と異なる析出物により生
成された局所電界増倍により増加された電界が１ＭＶ／
ｃｍ以下になるように設けられ、 上記ｐ型層と上記ｎ型層の１つは、上記半導体基板上に
形成され、上記ｐ型層と上記ｎ型層の他の１つは、上記
ｐ型層と上記ｎ型層の上記１つと上記ソース領域とドレ
イン領域の上記少なくとも１つの領域との間に形成さ
れ、 上記半導体基板上に形或された上記ｐ型層と上記ｎ型層
の上記１つは、上記半導体基板のキャリヤ濃度よりも低
いキャリヤ濃度を有することを特徴とする半導体装置。 - 【請求項１５】請求項１４に記載の半導体装置におい
て、 上記半導体基板上に形成された上記ｐ型層と上記ｎ型層
の上記１つのキャリヤ濃度は、上記半導体基板から離れ
るにつれて減少することを特徴とする半導体装置。 - 【請求項１６】請求項１５に記載の半導体装置におい
て、 上記ｐ型層と上記ｎ型層の他の１つのキャリヤ濃度は、
上記ソース領域と上記ドレイン領域の上記少なくとも１
つの領域のキャリヤ濃度よりも低いことを特徴とする半
導体装置。 - 【請求項１７】請求項１６に記載の半導体装置におい
て、 上記ｐ型層と上記ｎ型層の他の１つのキャリヤ濃度は、
上記ｐ型層と上記ｎ型層の上記１つから離れるにつれて
増加することを特徴とする半導体装置。 - 【請求項１８】第１の導電型を有する半導体基板と、 上記半導体基板上に形成され、上記第１の導電型と反対
の第２の導電型を有する第１の半導体領域と、 上記第１の半導体領域の下に形成され、ｐ型層とｎ型層
を有するｐｎ接合層を含み、 上記ｐ型層のキャリヤ濃度分布と上記ｎ型層のキャリヤ
濃度分布は、Ｘｐ（ｃｍ）及びＸｎ（ｃｍ）の各々が逆
バイアスにより空乏化されるべきｐ型層とｎ型層に形成
された各々の空乏領域の深さであり、Ａｐ（／ｃｍ4）
とＡｎ（／ｃｍ4）の各々がｐ型層とｎ型層の各々のキ
ャリヤ濃度の傾きである時、 ４．３×１０12／ｃｍ2≧Ａｎ・Ｘｎ2＝Ａｐ・Ｘｐ2 の関係に成立され、 上記ｐ型層と上記ｎ型層の上記１つは、上記半導体基板
上に形成され、上記ｐ型層と上記ｎ型層の他の１つは、
上記ｐ型層と上記ｎ型層の上記１つと上記第１の半導体
領域との間に形成され、 半導体基板上に形成された上記ｐ型層と上記ｎ型層の上
記１つは、上記半導体基板の上記キャリヤ濃度よりも低
いキャリヤ濃度を有することを特徴とする半導体装置。 - 【請求項１９】請求項１３に記載の半導体装置におい
て、 上記ｎ型層と上記ｐ型層の逆バイアスとキャリヤ濃度分
布は、上記空乏領域のＸｎとＸｐの深さが各々上記ｐｎ
接合のｎ型層とｐ型層の厚さと同一であるように設定さ
れることを特徴とする半導体装置。 - 【請求項２０】請求項１８に記載の半導体装置におい
て、 上記半導体基板上に形成された上記ｐ型層と上記ｎ型層
の上記１つのキャリヤ濃度は、上記半導体基板から離れ
るにつれて減少することを特徴とする半導体装置。 - 【請求項２１】請求項２０に記載の半導体装置におい
て、 上記ｐ型層と上記ｎ型層の他の１つのキャリヤ濃度は、
上記第１の半導体領域のキャリヤ濃度よりも低いことを
特徴とする半導体装置。 - 【請求項２２】請求項２１に記載の半導体装置におい
て、 上記ｐ型層と上記ｎ型層の他の１つのキャリヤ濃度は、
上記ｐ型層と上記ｎ型層の上記１つから離れるにつれて
増加することを特徴とする半導体装置。 - 【請求項２３】第１の導電型を有する半導体基板と、 上記半導体基板上に形成され、上記第１の導電型と反対
の第２の導電型を有する第１の半導体領域と、 上記第１の半導体領域の下に形成され、ｐ型層とｎ型層
を有するｐｎ接合層を含み、 ｐ型層のキャリヤ濃度分布とｎ型層のキャリヤ濃度分布
は、上記ｐｎ接合に逆バイアス電圧が印加される時、ｐ
ｎ接合の空乏層内の半導体物質と異なる析出物により生
成された局所電界増倍により増加された電界が１ＭＶ／
ｃｍ以下になるように設けられ、 上記ｐ型層と上記ｎ型層の上記１つは、上記半導体基板
に形成され、上記ｐ型層と上記ｎ型層の他の１つは、上
記ｐ型層と上記ｎ型層の上記１つと上記第１の半導体領
域との間に形成され、 半導体基板上に形成された上記Ｐ型層と上記ｎ型層の上
記１つは、上記半導体基板のキャリヤ漉度よりも低いキ
ャリヤ濃度を有することを特徴とする半導体装置。 - 【請求項２４】請求項２３に記載の半導体装置におい
て、 上記半導体基板上に形成された上記ｐ型層と上記ｎ型層
の上記１つのキャリヤ濃度は、上記半導体基板から離れ
るにつれて滅少することを特徴とする半導体装置。 - 【請求項２５】請求項２４に記載の半導体装置におい
て、 上記ｐ型層と上記ｎ型層の他の１つのキャリヤ濃度は、
上記第１の半導体領域のキャリヤ濃度よりも低いことを
特徴とする半導体装置。 - 【請求項２６】請求項２５に記載の半導体装置におい
て、 上記ｐ型層と上記ｎ型層の他の１つのキャリヤ濃度は、
上記ｐ型層と上記ｎ型層の上記１つから離れるにつれて
増加することを特徴とする半導体装置。
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