JP3782119B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【産業上の利用分野】
本発明は、１個のＭＯＳトランジスタと１個のキャパシタによりメモリセルを構成するダイナミック型の半導体記憶装置（ＤＲＡＭ）に関する。
【０００２】
【従来の技術】
近年、ＤＲＡＭの高集積化は目覚ましいものがある。ＤＲＡＭの更なる高集積化のためにメモリセル構造としてキャパシタをトランジスタの上に積み上げたいわゆるスタック型キャパシタセルが各種提案されている。この種のメモリセルは、キャパシタ面積を広く取ることができ、トレンチ型のように基板に溝を掘ることなく形成できるため、製造時における工程検査が容易であるなどの理由で注目されている。
図１０に従来のスタック構造のＤＲＡＭのメモリセルの断面図を示す。
【０００３】
図中、１０４1 ，１０４2 はワード線（ゲート電極）であり、この上にキャパシタが張り出している構造になっている。上記キャパシタは、フィールド絶縁膜１０２で区分されたＳｉ基板１０１上に形成され、プレート電極１１０とキャパシタ絶縁膜１０９とキャパシタ下地電極層（蓄積電極）１０７とで構成され、層間絶縁膜１０６に開口されたコンタクトホールを介してｎ+ 型拡散層１０８に接続している。
【０００４】
一方、ＭＯＳトランジスタは、ゲート絶縁膜１０３，ゲート電極１０４1 ，１０４2 ，ｎ- 型拡散層１０５，ｎ+ 型拡散層１０８と構成され、ＬＤＤ構造を採用している。そして、層間絶縁膜１０６，１１１に開口されたコンタクトホールを介してビット線１１２がｎ+ 型拡散層１１３に接続している。
しかしながら、このように構成された従来のスタック型メモリセルには次のような問題があった。
【０００５】
まず第１に、高集積化が進み、例えば、２５６Ｍビット程度の集積度になると、蓄積容量（Ｃｓ）を増加させるために、蓄積電極の高さを高くしたり、円筒型にしたりするなどの工夫が必要となる。このような手法を用いると、最終的なコンタクトホールの深さが２μｍ程度にもなり、例えば、０．３μｍ径のコンタクトホールではアスペクト比が６以上となる。この結果、深さが深いものから浅いものまで各種アスペクト比のコンタクトホールが混在することになり、製造歩留りが著しく低下するという問題があった。
【０００６】
第２に、Ｓｉ基板側にｎ+ 型拡散層１１３，１０８などが存在するため、これらｎ+ 型拡散層１１３，１０８とＳｉ基板１０１との間で接合リークが存在し、ＤＲＡＭのポーズ特性を改善するのが困難になるという問題があった。
【０００７】
第３に、微細化によって各種コンタクトが各電極に対して合わせ余裕が取れなくなってきており、何らかの自己整合法を用いていたが、非常に複雑で製造歩留りが低下するという問題があった。
【０００８】
第４に、キャパシタ電極の面積を大きくするには、ビット線１１２上にキャパシタ電極を形成することが望ましいが、ワード線１０４1 ，１０４2 とビット線１１２との両方に自己整合的に拡散層にコンタクトを取ることが難しく、実現が困難であった。
【０００９】
【発明が解決しようとする課題】
上述の如く、従来構造のスタック型ＤＲＡＭを更に高集積化しようと、第１に非常に深いコンタクトホールと浅いコンタクトホールとが混在するため製造歩留りが著しく低下し、第２にＳｉ基板に高不純物濃度の拡散層が深く入り込むため接合リークが低減できず、第３にゲート電極やビット線電極への自己整合技術が複雑で製造歩留が低下し、第４にワード線、ビット線両電極に自己整合することが困難であるという問題があった。
本発明は、上記事情を考慮してなされたもので、その目的とするところは、高集積化が容易な半導体記憶装置を提供することにある。
【００１０】
【課題を解決するための手段】
上記の目的を達成するために、本発明の半導体記憶装置は、半導体基板上に形成され、第１の不純物拡散層及び第２の不純物拡散層を有する第１のＭＯＳトランジスタと、前記半導体基板上に設けられ、前記第１のＭＯＳトランジスタの第１の不純物拡散層及び第２の不純物拡散層上の各々に形成され、側面のうち下部には前記第１のＭＯＳトランジスタのゲート電極のスペーサ層が露出するとともに前記スペーサ層に対して自己整合的に形成されたコンタクトホールを有する層間絶縁膜と、前記第１の不純物拡散層上の前記層間絶縁膜に設けられた前記コンタクトホールのうち、前記スペーサ層が露出した部分の下部側を充填し、前記第１の不純物拡散層に接する第１の導電膜としての半導体層と、前記第１の不純物拡散層上の前記層間絶縁膜に設けられた前記コンタクトホールを充填するように前記第１の導電膜上に形成され、前記第１のＭＯＳトランジスタのゲート電極よりも高く形成された第２の導電膜であって、前記コンタクトホールの上部開口面の外に延在せず、かつ、該上部開口面のエッジでの高さが前記層間絶縁膜と同じである前記第２の導電膜と、前記第２の導電膜上に形成され、前記第１の不純物拡散層と電気的に接続するキャパシタとを具備してなることを特徴とする。
【００１１】
【作用】
本発明の半導体記憶装置では、第１の不純物拡散層及び第２の不純物拡散層の不純物濃度より高い不純物濃度を有するエピタキシャル層が、第１の不純物拡散層及び第２の不純物拡散層上に設けられている。これにより、接合リークを低下させたり、トランジスタのショートチャネル効果を抑制したり、信頼性を向上させたりできる。また、エピタキシャル層の表面にシリサイド層をはりつけることによりメタルコンタクトのショットキーコンタクトを防止し、オーミックコンタクトを実現できる。また、エピタキシャル層がフィールド上にも延在することにより、コンタクトマージンを広げたりすることができる。
【００１２】
また、本発明の半導体記憶装置では、充填層を配線層と同一工程で形成している。即ち、配線層を充填層として利用することにより、スタック型メモリセルによってもたらされる周辺回路領域の深いコンタクトホールが、充填層の分だけコンタクトホールの深さが浅くなる。このため、後のコンタクトを取る場合にコンタクトホールの深さが揃うと同時に下地の材質も揃う結果、高歩留りのコンタクトを実現できる。
【００１３】
【実施例】
以下、本発明の実施例について図面を参照しながら詳細に説明する。
【００１４】
図１は本発明の一実施例に係るスタック型ＤＲＡＭのメモリセルの概略構成を示す図で、同図（ａ）は平面図で、同図（ｂ）は同図（ａ）のメモリセルののＡ−Ａ´断面図である。図２（ａ），（ｂ）はぞれぞれ図１（ａ）のメモリセルのＢ−Ｂ´断面図，Ｃ−Ｃ´断面図である。また、図３は同スタック型ＤＲＡＭの周辺回路の概略構成を示す図で、同図（ａ）は平面図で、同図（ｂ）は同図（ａ）の周辺回路のＡ−Ａ´断面図である。
本実施例のスタック型ＤＲＡＭでは、Ａｌ配線層２９がワード線４のシャント層として用いられており、図９の従来のそれと異なる点は次の４点である。
【００１５】
まず、第１の異なる点は、ビット線層１４に接続するＳｉ基板側には、ｎ- 型又はｐ- 型の低不純物濃度の不純物拡散層７，７ａ（第１の不純物拡散層）が形成され、これら不純物拡散層７，７ａは、ｎ+ 型又はｐ+ 型の高不純物濃度のエピタキシャルＳｉ層９でＳｉ基板１より上に持ち上げられており、そして、エピタキシャルＳｉ層９の表面にシリサイド層１０が形成されていることにある。これにより接合リークを低下させたり、トランジスタのショートチャネル効果を抑制したり、信頼性を向上させたりできる。シリサイド層１０によりメタルコンタクトのショットキーコンタクトを防止し、高不純物濃度のｎ型及びｐ型の拡散層へのオーミックコンタクトを実現している。また、シリサイド層１０は、エピタキシャルＳｉ層９の表面に形成されているため、後の熱工程などでシリサイド層１０が不均一にＳｉ基板１に入り込んで接合が破壊することを防止しでき、製品の歩留りが向上できる。
【００１６】
第２の異なる点は、周辺回路のＡｌ配線層２９が低濃度の拡散層７ａに直接にはコンタクトせずに、メモリセル領域の下部ビット線１４1 ，上部ビット線層１４2 と同じ工程で形成され、これら下部ビット線１４1 ，上部ビット線層１４2 と同じ材料からなる充填層１４1a，１４2aを介してコンタクトしていることにある。このため、スタック型メモリセルによってもたらされる周辺回路領域の深いコンタクトホールが、充填層１４1a，１４2aの分だけコンタクトホールの深さが浅くなる。このため、後のコンタクトを取る場合にコンタクトホールの深さがそろうと同時に下地の材質も揃う結果、高歩留りのコンタクトを実現できる。
【００１７】
第３の異なる点は、ゲート電極４又はビット線１４への自己整合コンタクトは、各電極の表面又は側面に設けられたＳｉ3 Ｎ4 膜かなるゲートキャップ層５又はビット線キャップ層１５，スペーサ層８だけをストッパー層として使用することにより行なわれていることにある。
【００１８】
第４の異なる点は、キャパシタ電極部（多結晶Ｓｉ膜２０，２２，プレート電極２４）は、エピタキシャルＳｉ層９，シリサイド層１０上に形成されたプラグ層１２（導電層）を介して低濃度の不純物拡散層７´（第２の不純物拡散層）とコンタクトすることにある。
【００１９】
即ち、実効的に低濃度の不純物拡散層７´がゲート電極４より上の位置にまで持ち上げられたことになる。このため、ビット線を蓄積電極より先に形成するプラグ層１２によるスタック型メモリセルにおいては、後工程でのキャパシタ電極コンタクトの形成の際に、ビット線だけへの自己整合を行なえば良く、工程を大幅に簡略化できると共に、製造歩留りを著しく向上できる。
次にこのような特徴を有するＤＲＡＭの製造方法を図４〜図９を用いて説明する。
【００２０】
まず、図４（ａ），（ｂ）（それぞれ図１（ａ）の平面図，図１（ｂ）の断面図に対応、図４以降の図も同様）に示すように、不純物濃度５×１０15ｃｍ-3程度のｐ型又はｎ型Ｓｉ基板１の（１００）面にｎチャネルトランジスタ領域にはＰウェル、また、Ｐチャネルトランジスタ領域にはｎウェルを形成する。次いで例えば、反応性イオンエッチング（ＲＩＥ）を用いてＳｉ基板１に溝を堀り、絶縁膜２を埋込むいわゆるトレンチ分離又はＳｉ3 Ｎ4 膜を用いたいわゆるＬＯＣＯＳ法によりフィールド絶縁膜２を形成する。ここでは、チャネルストッパー層の図示は省略してあるが必要であれば形成する。
【００２１】
次いで素子形成領域のＳｉ基板１の表面を露出させた後、厚さ１０ｎｍ程度のゲート酸化膜３を形成し、このゲート酸化膜３上にゲート電極４を形成する。このゲート電極４は、抵抗を小さくするためにいわゆるポリサイド構造を採用しているが、単純な多結晶Ｓｉ層のみでも良い。このゲート電極４の下層は、厚さ１００ｎｍ程度のリン等の不純物がドープされた多結晶Ｓｉ層４1 であり、上層は、厚さ１５０ｎｍ程度のタングステンシリサイド（ＷＳｉ2 ）層４2 である。
【００２２】
次いでこのＷＳｉ2 層４2 上に後工程の自己整合工程時によるゲート電極４へのエッチングストッパー層となるＳｉ窒化膜（Ｓｉ3 Ｎ4 ）からなるゲートギャップ層５を形成した後、このゲートギャップ層５上にレジストパターン（図示せず）を形成し、続いて、このレジストパターンをマスクに用いて、ゲートギャップ層５，シリサイド層４2 、多結晶Ｓｉ層４1 を連続加工する。次いでゲート電極４と低濃度の不純物拡散層７との耐圧を向上させるために、例えば、８００℃、Ｏ2 雰囲気、３０分程度の熱酸化を行ない、いわゆる後酸化膜６を形成する。
【００２３】
この後、ＬＤＤ構造を形成するために、レジストパターン（不図示）を形成し、後酸化膜６を通してｎ型の不純物イオンをＳｉ基板１の所望の表面に注入し、選択的に低濃度のｎ型不純物拡散層７を形成する。ｐチャネルトランジスタ領域へも同様に、低濃度のｐ型不純物拡散層をイオン注入によって形成する。なお、イオン注入の濃度はｎチャネル，ｐチャネルともに５×１０13ｃｍ-2程度とする。
次に図５（ａ），（ｂ）に示すように、本発明の特徴の１つである高不純物濃度の不純物拡散層を形成する。
【００２４】
即ち、まず、全面に厚さ５０ｎｍ程度のＳｉ3 Ｎ4 膜をＣＶＤ法により堆積した後、ＲＩＥ法により全面エッチングを行ないゲート電極４の側壁に幅５０ｎｍ程度の上記Ｓｉ3 Ｎ4 膜からなるスペーサー層８を形成する。このとき、低濃度の不純物拡散層７の領域のＳｉ基板１の表面を露出させる。次いでこの露出したＳｉ基板１の表面に選択的に厚さ２００ｎｍ程度のエピタキシャルＳｉ層９を成長させる。
【００２５】
この後、ｎチャネル領域のエピタキシャルＳｉ層９に、例えば、ドーズ量５×１０15ｃｍ-2程度のひ素イオンを注入し、ｎチャネル領域のエピタキシャルＳｉ層９が高濃度のｎ型不純物拡散層として機能するようにする。同様に、ｐチャネル領域の不純物拡散層７のエピタキシャルＳｉ層９に、例えば、ドーズ量５×１０15ｃｍ-2程度のＢＦ2 + を注入し、ｐチャネル領域のエピタキシャルＳｉ層９が高濃度のｐ型不純物拡散層として機能するようにする。
【００２６】
次いでエピタキシャルＳｉ層９の表面のみにシリサイド層１０を形成する。このシリサイド層１０の形成は、例えば、全面にＴｉをスパッタ法により、５０ｎｍ程度形成し、引き続き、シリサイド化のための熱処理（例えば６００℃、Ｎ2 、３０分の熱処理）を行ない、最後に、ゲートギャップ層５上やスペーサー層８上の未反応のＴｉ層を除去する。これにより、露出していたエピタキシャルＳｉ層９の表面にのみシリサイド層（ＴｉＳｉ2 ）１０を選択的に形成できる。他のシリサイド材料として、例えば、ニッケルシリサイドやコバルドシリサイド等を用いても良い。
次に図６（ａ），（ｂ）に示すように、本発明の特徴の１つであるキャパシタ電極部の自己整合エッチング技術を用いたプラグ層の形成を行なう。
【００２７】
即ち、まず、全面に層間絶縁膜１１として、例えば、ＢＰＳＧ膜をＣＶＤ法で約６００ｎｍ堆積した後、化学的・機械的に基板全面を研磨するいわゆるケミカルメカニカルポリッシング法を用いてゲート電極４上の層間絶縁膜１１の膜厚が約２００ｎｍ程度になるように平坦化エッチングする。ここで、他の平坦化法、例えば、レジストを塗布して下地を平坦化した後、レジストと絶縁膜とのエッチング速度がほぼ等しくなるような条件でエッチングするいわゆるレジストエッチバック法を用いても良い。
【００２８】
次いで層間絶縁膜１１上にキャパシタ電極部と低濃度の不純物拡散層７’とのコンタクトを取るためのコンタクトホール用のレジストパターン（不図示）を形成し、これをマスクとして用い、層間絶縁膜１１を選択的にエッチングしてシリサイド層１０を露出してコンタクトホールを開口する。この層間絶縁膜１１の選択エッチングは、例えば、ＲＩＥを用いて行い、そのエッチング条件は、スペーサ層８（Ｓｉ3Ｎ4膜）に対してＢＰＳＧ膜のエッチング速度が速い条件にする。例えば、エッチングガスとしてＣＨＦ3とＣＯとの混合ガスを用い、６ｍＴｏｒｒ程度の真空度などで実現することができる。これ以外の設定条件でも上記エッチング条件を実現できる。
【００２９】
このようにすると、層間絶縁膜１１（ＢＰＳＧ膜）はエッチングされるが、ゲート電極４上のゲートギャップ層（Ｓｉ3 Ｎ4 ）５や、ゲート電極４の側壁のスペーサ層（Ｓｉ3 Ｎ4 ）８はエッチングされず、後工程で形成するキャパシタ電極部とゲート電極４とのショートを防ぐことができる。即ち、新らたなエッチングストッパー層が不要になり、複雑な工程を用いなくても、自己整合的にコンタクトホールを開孔できる。
【００３０】
次いで全面にプラグ層１２となる例えば砒素をドープした多結晶Ｓｉ層をコンタクトホールが完全に埋まるまで堆積する。例えば、０．４μｍ径のコンタクトホールならば、４００ｎｍ程度の膜厚だけ堆積し、ケミカルドライエッチング（ＣＤＥ）法を用いてエッチバックを行ない、コンタクトホールを多結晶Ｓｉ層で充填する。これにはケミカルメカニカルポリッシング法を用いても良い。このような工程により低濃度の不純物拡散層７´と電気的に接続された多結晶Ｓｉ層からなるプラグ層１２をゲート電極４より上の位置に形成できる。これは後の工程でキャパシタ電極部を形成するときに非常に有効に働く構造である。
【００３１】
なお、ここでは、層間絶縁膜１１にＢＰＳＧ膜を用いる例を示したが、他の膜、例えば、プラズマ酸化膜や、オゾン（Ｏ3 ）−ＴＥＯＳ膜やその他のなるべく低温で形成できる絶縁膜であって、ＲＩＥ時においてＳｉ3 Ｎ4 膜よりエッチングが速い膜であればどの様な絶縁膜でも良い。
次に図７（ａ），（ｂ）に示すように、本発明の特徴の１つである周辺回路部のコンタクトホールの深さを浅くする工程に進む。
【００３２】
即ち、プラグ層１２の絶縁のために全面に層間絶縁膜１３として、例えば、ＣＶＤ法により膜厚１００ｎｍ程度のＳｉＯ2 膜を堆積する。次いで低濃度の不純物拡散層７とビット線層１４とのコンタクトを取るためのコンタクトホールを通常のリソグラフィー工程を用いて形成する。
【００３３】
このコンタクトホールの開孔も、図６の工程と同様にＳｉＯ2 膜とＳｉ3 Ｎ4 膜とのエッチングレートの差を用いて自己整合的に行なう。即ち、層間絶縁膜１１，１３（ＳｉＯ2 膜）はエッチングされるが、Ｓｉ3 Ｎ4 からなるゲートキャップ層５，スペーサ層８はほとんどエッチングされないようなエッチング条件でＲＩＥを行なう。なお、ＳｉＯ2 とＳｉ3 Ｎ4 のエッチング選択比が１０以上になるような条件が望ましい。
このとき、周辺回路の低濃度の不純物拡散層７ａへのコンタクトホールも同時に開孔する。
【００３４】
即ち、図５の工程の際に形成した低濃度の不純物拡散層７，７´と、この上に形成したエピタキシャルＳｉ層９と、この上に形成したシリサイド層１０が積層形成された領域にもコンタクトホールを同時に形成する。換言すれば、メモリセルの低濃度の不純物拡散層７，７´のコンタクトホールと、周辺回路の低濃度の不純物拡散層７ａのコンタクトホールを同時に形成する。
【００３５】
このとき、図８（図２も参照）からわかるように、エピタキシャルＳｉ層９はフィールド絶縁膜２の上にも伸びて広がり、フィールドエッヂとのコンタクトマージンを広げることに役立っている。つまり、フィールド絶縁膜２上でもコンタクトを取ることを可能にしている。
【００３６】
この後、ビット線層１４を形成する。このビット線層１４の材料としては、配線抵抗を下げるため、並びに持ち上げコンタクトの抵抗を減らすために、メタル材を用いるほうが望ましい。例えば、ＣＶＤ法で形成するタングステン（Ｗ）膜を用いる。
【００３７】
この場合、下地の層間絶縁膜１３（ＳｉＯ2 ）とＷ膜との剥がれを防止するために、ＴｉＮ膜又はスパッタ法で形成したＷ膜を下部ビット線層１４1 として用いる。
【００３８】
即ち、まず、コンタクトホールを開けた後、ＣＶＤ法を用いてＴｉＮからなる厚さ５０ｎｍの下部ビット線層１４1 を形成し、引き続き、ＣＶＤ法を用いて厚さ１００ｎｍのＷからなる上部ビット線層１４2 を形成する。次いでゲートキャップ層１５として、例えば、厚さ１５０ｎｍのプラズマ窒化膜（Ｓｉ3 Ｎ4 ）を形成した後、この上に順次通常のリソグラフィー技術を用いてレジストパターンを形成する。そして、このレジストパターンをマスクに用いて、ゲートキャップ層１５，上部ビット線層１４2 ，下部ビット線層１４1 を順次ＲＩＥにより加工する。
【００３９】
なお、メモリセル部の構造はスタック型メモリセルにおけるビット線先作り型であるが、周辺回路部では、不純物拡散層７ａのコンタクトホールがゲート電極４に自己整合的に形成され、一度、メモリセル領域のビット線層１４1 ，１４2 と同一の充填層１４1a，１４2aによって持ち上げられる構造になる。
【００４０】
また、図８には示されていないが、ゲート電極４へのコンタクトも同時にビット線層１４1 ，１４2 と同じ充填層１４1a，１４2aにより持ち上げられ、周辺回路部の不純物拡散層７ａ及びゲート電極４は全てビット線層１４1 ，１４2 と同じ充填層１４1a，１４2a層によって一度上の位置へ持ち上げられることになる。これによりメモリセル部と周辺回路部との後のメタル配線形成時のコンタクトホールの深さが揃い、スタック型メモリセルのような深いコンタクトホールを有するメモリセルの欠点を回避できる。
【００４１】
なお、図８に示すように、Ｗ膜やＴｉＮ膜などのビット線１４1 ，１４2 のメタル材の表面を耐酸化性／耐熱性を向上させるために、例えば、プラズマ窒化処理などを行ない表面保護膜１６を形成しておくことは非常に有効である。
次に図９（ａ），（ｂ）に示すように、本発明の特徴の１つであるプラグ層１２を用いたキャパシタ電極の形成工程について説明する。
【００４２】
即ち、ビット線層１４の層間絶縁膜１７として、全面にＣＶＤ法により３５０℃程度の低温で形成できる、例えば、オゾン−ＴＥＯＳ酸化膜を約５００ｎｍ程度堆積する。
【００４３】
次いでケミカルメカニカルポリッシング法等により全面を平坦化し、ビット線層１４上に層間絶縁膜１７を約１００ｎｍ程度残置させた後、全面に厚さ５０ｎｍ程度のＳｉ3 Ｎ4 膜１８をＣＶＤ法で堆積する。
【００４４】
次いでＳｉ3 Ｎ4 膜１８上に通常のリソグラフィー法によりプラグ層１２との接続のためのコンタクトホール用のレジストパターン（不図示）を形成した後、これをマスクとしてＲＩＥにより、Ｓｉ3 Ｎ4 膜１８，層間絶縁膜１７，１３を順次エッチングし、コンタクトホールを形成する。
【００４５】
このときも、図６，図７の工程のときと同じように、ＳｉＯ2 膜の方がＳｉ3 Ｎ4 膜よりもエッチング速度が約１０倍以上速いようなエッチング条件でエッチングすることにより、例えば、リソグラフィー時の合わせずれにより、ビット線１４にコンタクトホールがかかっても、ビット線１４の上のゲートキャップ層（Ｓｉ3 Ｎ4 ）１５でエッチングはストップする。しかも、プラグ層１２までエッチングが達しても、プラグ層１２がゲート電極４より例えば４００ｎｍ程度上の位置にあるのでゲート電極４とショートすることを防止できる。
【００４６】
次いで全面にＳｉ3 Ｎ4 膜１９を、例えば、５０ｎｍ程度堆積した後、全面をＲＩＥによりエッチングすることによりコンタクトホールの側壁にのみにＳｉ3 Ｎ4 膜１９を残置し、プラグ材１２の表面を露出させると共に、露出したビット線１４の側面を後工程で形成するキャパシタ電極と絶縁分離されるようにする。次いで全面にキャパシタ下地電極（蓄積電極）としての砒素をドープした多結晶Ｓｉ膜２０を、例えば、膜厚７０ｎｍ程度堆積した後、全面にＣＶＤ法によるＳｉＯ2 膜２１を、例えば、膜厚５００ｎｍ程度堆積し、キャパシタ電極状にＳｉＯ2 膜２１をＲＩＥ法によりエッチング加工する。このとき、エッチングは多結晶Ｓｉ膜２０で止める。
【００４７】
次いでエッチングガス条件を変えて、下地の多結晶Ｓｉ膜２０をＳｉＯ2 膜２１と同じ形状にエッチング加工する。このとき、エッチングは下地のＳｉ3 Ｎ4 膜１８で止める。そして、全面に、再度、キャパシタ下地電極層としての多結晶Ｓｉ膜２２を膜厚５００ｎｍ程度堆積する。このとき、多結晶Ｓｉ膜２２とキャパシタ下地電極層としての多結晶Ｓｉ膜２０との電気的な接続を確実に低抵抗にするために、ひ素を４方向から角度をつけて（例えば３０度程度のイオン注入角度で）イオン注入を行なう。または、リンドープド多結晶Ｓｉにして確実に電気的接続を保っても良い。
【００４８】
次いで全面を多結晶Ｓｉのエッチング条件でＲＩＥを行ないＳｉＯ2 膜２１及び多結晶Ｓｉ膜２０の側面に多結晶Ｓｉ膜２２を残置させる。このようにするとキャパシタ電極の大きさをリソグラフィーで決まる大きさよりも大きくできる。即ち、キャパシタ電極の面積を大きくでき、蓄積容量（Ｃｓ）を大きくすることができる。同じ容量（Ｃｓ）であればこの多結晶Ｓｉ膜２２の高さを低くできることになる。これは全体の段差を減らすのに非常に有効である。
【００４９】
次いでＳｉＯ2 膜２１を、例えば、ＮＨ4 Ｆ液等のエッチング溶液を用いて除去する。このとき、下地のＳｉ3 Ｎ4 膜１８によって、ＮＨ4 Ｆ液による下地の層間絶縁膜１７のエッチングを防止できる。
次にキャパシタの形成工程に入るが、２通りのキャパシタ絶縁膜の形成法がある。
第１の方法は、通常のいわゆるＮＯ膜を用いるやりかたである。
【００５０】
即ち、まず、キャパシタ下地電極としての多結晶Ｓｉ層２０，２２の表面の自然酸化膜をシランガス（ＳｉＨ4 ）により除去した後、同じ真空中で多結晶層２０，２２の表面にＳｉ3 Ｎ4 膜を高温（例えば８００℃）でアンモニアガス（ＮＨ3 ）を流すことにより例えば１ｎｍ程度形成する。
【００５１】
この後、全面にキャパシタ絶縁膜２３としてＳｉ3 Ｎ4 膜を膜厚６０ｎｍ程度堆積し、その表面を例えば８００℃，ＨＣｌ、１０％の雰囲気で６０分程度酸化することにより、いわゆるトップ酸化膜を約２ｎｍ程度形成する。次いで全面にプレート電極２４となる多結晶膜を堆積し、これをパターニングしてプレート電極２４を形成する。
【００５２】
次いでその上に層間絶縁膜２５として、例えば、プラズマ−ＴＥＯＳ膜（ＳｉＯ2 膜）を全面に約１００ｎｍ程度堆積した後、全面にオゾン−ＴＥＯＳ膜２６を、例えば、１０００ｎｍ程度堆積する。そして、ケミカルメカニカルポリッシング技術などを用いて表面を平坦化し、その上の全面に再度、Ａｌ配線２９の下地となる層間絶縁膜２７としてプラズマ−ＴＥＯＳ膜を約１００ｎｍ程度堆積する。
【００５３】
第２の方法は、キャパシタ絶縁膜として高誘電体膜、例えば、タンタルオキサイド膜（Ｔａ2 Ｏ5 膜）を用いるやりかたである。他の高誘電体膜、例えば、チタン酸ストロンチウム（ＳｒＴｉＯ3 ）膜等でも同様であるが、それぞれの膜のキャパシタ電極との反応を考えて、電極材料や表面処理を工夫して使用、選択する必要がある。
【００５４】
一例として、Ｔａ2 Ｏ5 膜の場合について説明する。まず、ＮＯ膜の場合と同じように、キャパシタ下地電極としての多結晶Ｓｉ膜２０，２２の表面の自然酸化膜を例えばシラン還元法などにより除去した後、表面にＳｉ3 Ｎ4 膜を１ｎｍ程度形成する。
【００５５】
次いで全面にキャパシタ絶縁膜２３としてＴａ2 Ｏ5 膜をＣＶＤ法により形成した後、Ｔａ2 Ｏ5 膜の誘電率を向上させるために、７５０℃程度のＮ2 アニールを行なう。
【００５６】
次いでプレート電極２４としてチタンナイドライド膜（ＴｉＮ）膜，カーボン膜（Ｃ）又はニッケル（Ｎｉ）膜を形成する。若しくはプレート電極２４の抵抗を下げたり、剥がれを防止するために、表面にＷ膜又はＡｌ膜を同時に形成しても良い。
【００５７】
次いで前のＮＯ膜の場合と同様に層間絶縁膜２５，２６としてそれぞれ低温で形成できるプラズマ−ＴＥＯＳ膜（ＳｉＯ2 膜），オゾン（Ｏ3 ）−ＴＥＯＳ膜をそれぞれ１００ｎｍ、１０００ｎｍ程度全面に堆積した後、ケミカルメカニカルポリッシング法などにより基板全面にわたり均一に平坦化する。
【００５８】
以上がＮＯ膜，高誘電体膜を用いた場合のキャパシタ形成法の一例であるが、Ｓｒ（ＴｉＯ3 ）の場合には、電極との反応を防止するために、電極としてＴａ／Ｐｔ積層系のものを用いて良い。
【００５９】
以降の工程は、先に示した図１，図２，図３のように、ビット線１４又はプレート電極２４などに対するコンタクトホールを開口し、このコンタクトホール内に、例えば、Ｗ膜２８の選択成長を行なうか若しくは全面にＷ膜を堆積した後、エッチバック法によってコンタクトホールにＷ膜２８を埋込み、コンタクトホールに低抵抗のメタル材を埋め込む。これによりコンタクト部プラグの低抵抗化が図れる。
【００６０】
最後に、バリアメタル材としてのＴｉＮ膜２９1 と、主配線としてのＡｌ膜２９2 とからなるＡｌ配線２９を形成してメモリセル及び周辺回路部が完成する。このとき、配線２９をメモリセル部のワード線層４のシャント材として用いても良い。また、必要とあればさらにもう１層Ａｌ配線を形成しても良い。
【００６１】
なお、本実施例では、ワード線４方向に隣接する複数のメモリセルの相互関係は示していないが、メモリセルの配置をフォールデッドビット線方式とする場合のワード線の通過だけはフィールド上に示してある。勿論、本発明はオープンビット線構成のＤＲＡＭに適用することできる。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【００６２】
【発明の効果】
以上述べたように、本発明によれば、第１の不純物拡散層及び第２の不純物拡散層の不純物濃度より高い不純物濃度を有するエピタキシャル層が、第１の不純物拡散層及び第２の不純物拡散層上に設けられているため、接合リークを低下させたり、トランジスタのショートチャネル効果を抑制できる。
【００６３】
また、配線層を充填層として利用することにより、スタック型メモリセルによってもたらされる周辺回路領域の深いコンタクトホールが、充填層の分だけコンタクトホールの深さが浅くなり、コンタクト不良による歩留りの低下を防止できる。
【図面の簡単な説明】
【図１】本発明の一実施例に係るスタック型ＤＲＡＭのメモリセルの概略構成を示す図。
【図２】図１のスタック型ＤＲＡＭのメモリセルのＢ−Ｂ´断面図。
【図３】図１のスタック型ＤＲＡＭの周辺回路の概略構成を示す図。
【図４】本発明の一実施例に係るスタック型ＤＲＡＭのメモリセルの製造工程断面図。
【図５】本発明の一実施例に係るスタック型ＤＲＡＭのメモリセルの製造工程断面図。
【図６】本発明の一実施例に係るスタック型ＤＲＡＭのメモリセルの製造工程断面図。
【図７】本発明の一実施例に係るスタック型ＤＲＡＭの周辺回路部の製造工程断面図。
【図８】本発明の一実施例に係るスタック型ＤＲＡＭのメモリセルの製造工程断面図。
【図９】本発明の一実施例に係るスタック型ＤＲＡＭのメモリセルの製造工程断面図。
【図１０】従来のスタック型ＤＲＡＭのメモリセルの素子断面図。
【符号の説明】
１，１０１…Ｓｉ基板、２，１０２…フィールド絶縁膜、３，１０３…ゲート絶縁膜、４，１０４…ゲート電極、５…ゲートキャンプ層、８…スペーサー層、７，１０５…不純物拡散層、９…エピタキシャルＳｉ層、１０…シリサイド層、１２…プラグ層、１４，１１２…ビット線層、１４1 ，１４2 …充填層、１１，１３，１７，２５，２６，２７，１０６，１１１，１１４…層間絶縁膜、２０，２２，１０７…多結晶Ｓｉ膜、２３，１０９…キャパシタ絶縁膜、２４，１１０…プレート電極、Ａｌ配線…２９。
【産業上の利用分野】
本発明は、１個のＭＯＳトランジスタと１個のキャパシタによりメモリセルを構成するダイナミック型の半導体記憶装置（ＤＲＡＭ）に関する。
【０００２】
【従来の技術】
近年、ＤＲＡＭの高集積化は目覚ましいものがある。ＤＲＡＭの更なる高集積化のためにメモリセル構造としてキャパシタをトランジスタの上に積み上げたいわゆるスタック型キャパシタセルが各種提案されている。この種のメモリセルは、キャパシタ面積を広く取ることができ、トレンチ型のように基板に溝を掘ることなく形成できるため、製造時における工程検査が容易であるなどの理由で注目されている。
図１０に従来のスタック構造のＤＲＡＭのメモリセルの断面図を示す。
【０００３】
図中、１０４1 ，１０４2 はワード線（ゲート電極）であり、この上にキャパシタが張り出している構造になっている。上記キャパシタは、フィールド絶縁膜１０２で区分されたＳｉ基板１０１上に形成され、プレート電極１１０とキャパシタ絶縁膜１０９とキャパシタ下地電極層（蓄積電極）１０７とで構成され、層間絶縁膜１０６に開口されたコンタクトホールを介してｎ+ 型拡散層１０８に接続している。
【０００４】
一方、ＭＯＳトランジスタは、ゲート絶縁膜１０３，ゲート電極１０４1 ，１０４2 ，ｎ- 型拡散層１０５，ｎ+ 型拡散層１０８と構成され、ＬＤＤ構造を採用している。そして、層間絶縁膜１０６，１１１に開口されたコンタクトホールを介してビット線１１２がｎ+ 型拡散層１１３に接続している。
しかしながら、このように構成された従来のスタック型メモリセルには次のような問題があった。
【０００５】
まず第１に、高集積化が進み、例えば、２５６Ｍビット程度の集積度になると、蓄積容量（Ｃｓ）を増加させるために、蓄積電極の高さを高くしたり、円筒型にしたりするなどの工夫が必要となる。このような手法を用いると、最終的なコンタクトホールの深さが２μｍ程度にもなり、例えば、０．３μｍ径のコンタクトホールではアスペクト比が６以上となる。この結果、深さが深いものから浅いものまで各種アスペクト比のコンタクトホールが混在することになり、製造歩留りが著しく低下するという問題があった。
【０００６】
第２に、Ｓｉ基板側にｎ+ 型拡散層１１３，１０８などが存在するため、これらｎ+ 型拡散層１１３，１０８とＳｉ基板１０１との間で接合リークが存在し、ＤＲＡＭのポーズ特性を改善するのが困難になるという問題があった。
【０００７】
第３に、微細化によって各種コンタクトが各電極に対して合わせ余裕が取れなくなってきており、何らかの自己整合法を用いていたが、非常に複雑で製造歩留りが低下するという問題があった。
【０００８】
第４に、キャパシタ電極の面積を大きくするには、ビット線１１２上にキャパシタ電極を形成することが望ましいが、ワード線１０４1 ，１０４2 とビット線１１２との両方に自己整合的に拡散層にコンタクトを取ることが難しく、実現が困難であった。
【０００９】
【発明が解決しようとする課題】
上述の如く、従来構造のスタック型ＤＲＡＭを更に高集積化しようと、第１に非常に深いコンタクトホールと浅いコンタクトホールとが混在するため製造歩留りが著しく低下し、第２にＳｉ基板に高不純物濃度の拡散層が深く入り込むため接合リークが低減できず、第３にゲート電極やビット線電極への自己整合技術が複雑で製造歩留が低下し、第４にワード線、ビット線両電極に自己整合することが困難であるという問題があった。
本発明は、上記事情を考慮してなされたもので、その目的とするところは、高集積化が容易な半導体記憶装置を提供することにある。
【００１０】
【課題を解決するための手段】
上記の目的を達成するために、本発明の半導体記憶装置は、半導体基板上に形成され、第１の不純物拡散層及び第２の不純物拡散層を有する第１のＭＯＳトランジスタと、前記半導体基板上に設けられ、前記第１のＭＯＳトランジスタの第１の不純物拡散層及び第２の不純物拡散層上の各々に形成され、側面のうち下部には前記第１のＭＯＳトランジスタのゲート電極のスペーサ層が露出するとともに前記スペーサ層に対して自己整合的に形成されたコンタクトホールを有する層間絶縁膜と、前記第１の不純物拡散層上の前記層間絶縁膜に設けられた前記コンタクトホールのうち、前記スペーサ層が露出した部分の下部側を充填し、前記第１の不純物拡散層に接する第１の導電膜としての半導体層と、前記第１の不純物拡散層上の前記層間絶縁膜に設けられた前記コンタクトホールを充填するように前記第１の導電膜上に形成され、前記第１のＭＯＳトランジスタのゲート電極よりも高く形成された第２の導電膜であって、前記コンタクトホールの上部開口面の外に延在せず、かつ、該上部開口面のエッジでの高さが前記層間絶縁膜と同じである前記第２の導電膜と、前記第２の導電膜上に形成され、前記第１の不純物拡散層と電気的に接続するキャパシタとを具備してなることを特徴とする。
【００１１】
【作用】
本発明の半導体記憶装置では、第１の不純物拡散層及び第２の不純物拡散層の不純物濃度より高い不純物濃度を有するエピタキシャル層が、第１の不純物拡散層及び第２の不純物拡散層上に設けられている。これにより、接合リークを低下させたり、トランジスタのショートチャネル効果を抑制したり、信頼性を向上させたりできる。また、エピタキシャル層の表面にシリサイド層をはりつけることによりメタルコンタクトのショットキーコンタクトを防止し、オーミックコンタクトを実現できる。また、エピタキシャル層がフィールド上にも延在することにより、コンタクトマージンを広げたりすることができる。
【００１２】
また、本発明の半導体記憶装置では、充填層を配線層と同一工程で形成している。即ち、配線層を充填層として利用することにより、スタック型メモリセルによってもたらされる周辺回路領域の深いコンタクトホールが、充填層の分だけコンタクトホールの深さが浅くなる。このため、後のコンタクトを取る場合にコンタクトホールの深さが揃うと同時に下地の材質も揃う結果、高歩留りのコンタクトを実現できる。
【００１３】
【実施例】
以下、本発明の実施例について図面を参照しながら詳細に説明する。
【００１４】
図１は本発明の一実施例に係るスタック型ＤＲＡＭのメモリセルの概略構成を示す図で、同図（ａ）は平面図で、同図（ｂ）は同図（ａ）のメモリセルののＡ−Ａ´断面図である。図２（ａ），（ｂ）はぞれぞれ図１（ａ）のメモリセルのＢ−Ｂ´断面図，Ｃ−Ｃ´断面図である。また、図３は同スタック型ＤＲＡＭの周辺回路の概略構成を示す図で、同図（ａ）は平面図で、同図（ｂ）は同図（ａ）の周辺回路のＡ−Ａ´断面図である。
本実施例のスタック型ＤＲＡＭでは、Ａｌ配線層２９がワード線４のシャント層として用いられており、図９の従来のそれと異なる点は次の４点である。
【００１５】
まず、第１の異なる点は、ビット線層１４に接続するＳｉ基板側には、ｎ- 型又はｐ- 型の低不純物濃度の不純物拡散層７，７ａ（第１の不純物拡散層）が形成され、これら不純物拡散層７，７ａは、ｎ+ 型又はｐ+ 型の高不純物濃度のエピタキシャルＳｉ層９でＳｉ基板１より上に持ち上げられており、そして、エピタキシャルＳｉ層９の表面にシリサイド層１０が形成されていることにある。これにより接合リークを低下させたり、トランジスタのショートチャネル効果を抑制したり、信頼性を向上させたりできる。シリサイド層１０によりメタルコンタクトのショットキーコンタクトを防止し、高不純物濃度のｎ型及びｐ型の拡散層へのオーミックコンタクトを実現している。また、シリサイド層１０は、エピタキシャルＳｉ層９の表面に形成されているため、後の熱工程などでシリサイド層１０が不均一にＳｉ基板１に入り込んで接合が破壊することを防止しでき、製品の歩留りが向上できる。
【００１６】
第２の異なる点は、周辺回路のＡｌ配線層２９が低濃度の拡散層７ａに直接にはコンタクトせずに、メモリセル領域の下部ビット線１４1 ，上部ビット線層１４2 と同じ工程で形成され、これら下部ビット線１４1 ，上部ビット線層１４2 と同じ材料からなる充填層１４1a，１４2aを介してコンタクトしていることにある。このため、スタック型メモリセルによってもたらされる周辺回路領域の深いコンタクトホールが、充填層１４1a，１４2aの分だけコンタクトホールの深さが浅くなる。このため、後のコンタクトを取る場合にコンタクトホールの深さがそろうと同時に下地の材質も揃う結果、高歩留りのコンタクトを実現できる。
【００１７】
第３の異なる点は、ゲート電極４又はビット線１４への自己整合コンタクトは、各電極の表面又は側面に設けられたＳｉ3 Ｎ4 膜かなるゲートキャップ層５又はビット線キャップ層１５，スペーサ層８だけをストッパー層として使用することにより行なわれていることにある。
【００１８】
第４の異なる点は、キャパシタ電極部（多結晶Ｓｉ膜２０，２２，プレート電極２４）は、エピタキシャルＳｉ層９，シリサイド層１０上に形成されたプラグ層１２（導電層）を介して低濃度の不純物拡散層７´（第２の不純物拡散層）とコンタクトすることにある。
【００１９】
即ち、実効的に低濃度の不純物拡散層７´がゲート電極４より上の位置にまで持ち上げられたことになる。このため、ビット線を蓄積電極より先に形成するプラグ層１２によるスタック型メモリセルにおいては、後工程でのキャパシタ電極コンタクトの形成の際に、ビット線だけへの自己整合を行なえば良く、工程を大幅に簡略化できると共に、製造歩留りを著しく向上できる。
次にこのような特徴を有するＤＲＡＭの製造方法を図４〜図９を用いて説明する。
【００２０】
まず、図４（ａ），（ｂ）（それぞれ図１（ａ）の平面図，図１（ｂ）の断面図に対応、図４以降の図も同様）に示すように、不純物濃度５×１０15ｃｍ-3程度のｐ型又はｎ型Ｓｉ基板１の（１００）面にｎチャネルトランジスタ領域にはＰウェル、また、Ｐチャネルトランジスタ領域にはｎウェルを形成する。次いで例えば、反応性イオンエッチング（ＲＩＥ）を用いてＳｉ基板１に溝を堀り、絶縁膜２を埋込むいわゆるトレンチ分離又はＳｉ3 Ｎ4 膜を用いたいわゆるＬＯＣＯＳ法によりフィールド絶縁膜２を形成する。ここでは、チャネルストッパー層の図示は省略してあるが必要であれば形成する。
【００２１】
次いで素子形成領域のＳｉ基板１の表面を露出させた後、厚さ１０ｎｍ程度のゲート酸化膜３を形成し、このゲート酸化膜３上にゲート電極４を形成する。このゲート電極４は、抵抗を小さくするためにいわゆるポリサイド構造を採用しているが、単純な多結晶Ｓｉ層のみでも良い。このゲート電極４の下層は、厚さ１００ｎｍ程度のリン等の不純物がドープされた多結晶Ｓｉ層４1 であり、上層は、厚さ１５０ｎｍ程度のタングステンシリサイド（ＷＳｉ2 ）層４2 である。
【００２２】
次いでこのＷＳｉ2 層４2 上に後工程の自己整合工程時によるゲート電極４へのエッチングストッパー層となるＳｉ窒化膜（Ｓｉ3 Ｎ4 ）からなるゲートギャップ層５を形成した後、このゲートギャップ層５上にレジストパターン（図示せず）を形成し、続いて、このレジストパターンをマスクに用いて、ゲートギャップ層５，シリサイド層４2 、多結晶Ｓｉ層４1 を連続加工する。次いでゲート電極４と低濃度の不純物拡散層７との耐圧を向上させるために、例えば、８００℃、Ｏ2 雰囲気、３０分程度の熱酸化を行ない、いわゆる後酸化膜６を形成する。
【００２３】
この後、ＬＤＤ構造を形成するために、レジストパターン（不図示）を形成し、後酸化膜６を通してｎ型の不純物イオンをＳｉ基板１の所望の表面に注入し、選択的に低濃度のｎ型不純物拡散層７を形成する。ｐチャネルトランジスタ領域へも同様に、低濃度のｐ型不純物拡散層をイオン注入によって形成する。なお、イオン注入の濃度はｎチャネル，ｐチャネルともに５×１０13ｃｍ-2程度とする。
次に図５（ａ），（ｂ）に示すように、本発明の特徴の１つである高不純物濃度の不純物拡散層を形成する。
【００２４】
即ち、まず、全面に厚さ５０ｎｍ程度のＳｉ3 Ｎ4 膜をＣＶＤ法により堆積した後、ＲＩＥ法により全面エッチングを行ないゲート電極４の側壁に幅５０ｎｍ程度の上記Ｓｉ3 Ｎ4 膜からなるスペーサー層８を形成する。このとき、低濃度の不純物拡散層７の領域のＳｉ基板１の表面を露出させる。次いでこの露出したＳｉ基板１の表面に選択的に厚さ２００ｎｍ程度のエピタキシャルＳｉ層９を成長させる。
【００２５】
この後、ｎチャネル領域のエピタキシャルＳｉ層９に、例えば、ドーズ量５×１０15ｃｍ-2程度のひ素イオンを注入し、ｎチャネル領域のエピタキシャルＳｉ層９が高濃度のｎ型不純物拡散層として機能するようにする。同様に、ｐチャネル領域の不純物拡散層７のエピタキシャルＳｉ層９に、例えば、ドーズ量５×１０15ｃｍ-2程度のＢＦ2 + を注入し、ｐチャネル領域のエピタキシャルＳｉ層９が高濃度のｐ型不純物拡散層として機能するようにする。
【００２６】
次いでエピタキシャルＳｉ層９の表面のみにシリサイド層１０を形成する。このシリサイド層１０の形成は、例えば、全面にＴｉをスパッタ法により、５０ｎｍ程度形成し、引き続き、シリサイド化のための熱処理（例えば６００℃、Ｎ2 、３０分の熱処理）を行ない、最後に、ゲートギャップ層５上やスペーサー層８上の未反応のＴｉ層を除去する。これにより、露出していたエピタキシャルＳｉ層９の表面にのみシリサイド層（ＴｉＳｉ2 ）１０を選択的に形成できる。他のシリサイド材料として、例えば、ニッケルシリサイドやコバルドシリサイド等を用いても良い。
次に図６（ａ），（ｂ）に示すように、本発明の特徴の１つであるキャパシタ電極部の自己整合エッチング技術を用いたプラグ層の形成を行なう。
【００２７】
即ち、まず、全面に層間絶縁膜１１として、例えば、ＢＰＳＧ膜をＣＶＤ法で約６００ｎｍ堆積した後、化学的・機械的に基板全面を研磨するいわゆるケミカルメカニカルポリッシング法を用いてゲート電極４上の層間絶縁膜１１の膜厚が約２００ｎｍ程度になるように平坦化エッチングする。ここで、他の平坦化法、例えば、レジストを塗布して下地を平坦化した後、レジストと絶縁膜とのエッチング速度がほぼ等しくなるような条件でエッチングするいわゆるレジストエッチバック法を用いても良い。
【００２８】
次いで層間絶縁膜１１上にキャパシタ電極部と低濃度の不純物拡散層７’とのコンタクトを取るためのコンタクトホール用のレジストパターン（不図示）を形成し、これをマスクとして用い、層間絶縁膜１１を選択的にエッチングしてシリサイド層１０を露出してコンタクトホールを開口する。この層間絶縁膜１１の選択エッチングは、例えば、ＲＩＥを用いて行い、そのエッチング条件は、スペーサ層８（Ｓｉ3Ｎ4膜）に対してＢＰＳＧ膜のエッチング速度が速い条件にする。例えば、エッチングガスとしてＣＨＦ3とＣＯとの混合ガスを用い、６ｍＴｏｒｒ程度の真空度などで実現することができる。これ以外の設定条件でも上記エッチング条件を実現できる。
【００２９】
このようにすると、層間絶縁膜１１（ＢＰＳＧ膜）はエッチングされるが、ゲート電極４上のゲートギャップ層（Ｓｉ3 Ｎ4 ）５や、ゲート電極４の側壁のスペーサ層（Ｓｉ3 Ｎ4 ）８はエッチングされず、後工程で形成するキャパシタ電極部とゲート電極４とのショートを防ぐことができる。即ち、新らたなエッチングストッパー層が不要になり、複雑な工程を用いなくても、自己整合的にコンタクトホールを開孔できる。
【００３０】
次いで全面にプラグ層１２となる例えば砒素をドープした多結晶Ｓｉ層をコンタクトホールが完全に埋まるまで堆積する。例えば、０．４μｍ径のコンタクトホールならば、４００ｎｍ程度の膜厚だけ堆積し、ケミカルドライエッチング（ＣＤＥ）法を用いてエッチバックを行ない、コンタクトホールを多結晶Ｓｉ層で充填する。これにはケミカルメカニカルポリッシング法を用いても良い。このような工程により低濃度の不純物拡散層７´と電気的に接続された多結晶Ｓｉ層からなるプラグ層１２をゲート電極４より上の位置に形成できる。これは後の工程でキャパシタ電極部を形成するときに非常に有効に働く構造である。
【００３１】
なお、ここでは、層間絶縁膜１１にＢＰＳＧ膜を用いる例を示したが、他の膜、例えば、プラズマ酸化膜や、オゾン（Ｏ3 ）−ＴＥＯＳ膜やその他のなるべく低温で形成できる絶縁膜であって、ＲＩＥ時においてＳｉ3 Ｎ4 膜よりエッチングが速い膜であればどの様な絶縁膜でも良い。
次に図７（ａ），（ｂ）に示すように、本発明の特徴の１つである周辺回路部のコンタクトホールの深さを浅くする工程に進む。
【００３２】
即ち、プラグ層１２の絶縁のために全面に層間絶縁膜１３として、例えば、ＣＶＤ法により膜厚１００ｎｍ程度のＳｉＯ2 膜を堆積する。次いで低濃度の不純物拡散層７とビット線層１４とのコンタクトを取るためのコンタクトホールを通常のリソグラフィー工程を用いて形成する。
【００３３】
このコンタクトホールの開孔も、図６の工程と同様にＳｉＯ2 膜とＳｉ3 Ｎ4 膜とのエッチングレートの差を用いて自己整合的に行なう。即ち、層間絶縁膜１１，１３（ＳｉＯ2 膜）はエッチングされるが、Ｓｉ3 Ｎ4 からなるゲートキャップ層５，スペーサ層８はほとんどエッチングされないようなエッチング条件でＲＩＥを行なう。なお、ＳｉＯ2 とＳｉ3 Ｎ4 のエッチング選択比が１０以上になるような条件が望ましい。
このとき、周辺回路の低濃度の不純物拡散層７ａへのコンタクトホールも同時に開孔する。
【００３４】
即ち、図５の工程の際に形成した低濃度の不純物拡散層７，７´と、この上に形成したエピタキシャルＳｉ層９と、この上に形成したシリサイド層１０が積層形成された領域にもコンタクトホールを同時に形成する。換言すれば、メモリセルの低濃度の不純物拡散層７，７´のコンタクトホールと、周辺回路の低濃度の不純物拡散層７ａのコンタクトホールを同時に形成する。
【００３５】
このとき、図８（図２も参照）からわかるように、エピタキシャルＳｉ層９はフィールド絶縁膜２の上にも伸びて広がり、フィールドエッヂとのコンタクトマージンを広げることに役立っている。つまり、フィールド絶縁膜２上でもコンタクトを取ることを可能にしている。
【００３６】
この後、ビット線層１４を形成する。このビット線層１４の材料としては、配線抵抗を下げるため、並びに持ち上げコンタクトの抵抗を減らすために、メタル材を用いるほうが望ましい。例えば、ＣＶＤ法で形成するタングステン（Ｗ）膜を用いる。
【００３７】
この場合、下地の層間絶縁膜１３（ＳｉＯ2 ）とＷ膜との剥がれを防止するために、ＴｉＮ膜又はスパッタ法で形成したＷ膜を下部ビット線層１４1 として用いる。
【００３８】
即ち、まず、コンタクトホールを開けた後、ＣＶＤ法を用いてＴｉＮからなる厚さ５０ｎｍの下部ビット線層１４1 を形成し、引き続き、ＣＶＤ法を用いて厚さ１００ｎｍのＷからなる上部ビット線層１４2 を形成する。次いでゲートキャップ層１５として、例えば、厚さ１５０ｎｍのプラズマ窒化膜（Ｓｉ3 Ｎ4 ）を形成した後、この上に順次通常のリソグラフィー技術を用いてレジストパターンを形成する。そして、このレジストパターンをマスクに用いて、ゲートキャップ層１５，上部ビット線層１４2 ，下部ビット線層１４1 を順次ＲＩＥにより加工する。
【００３９】
なお、メモリセル部の構造はスタック型メモリセルにおけるビット線先作り型であるが、周辺回路部では、不純物拡散層７ａのコンタクトホールがゲート電極４に自己整合的に形成され、一度、メモリセル領域のビット線層１４1 ，１４2 と同一の充填層１４1a，１４2aによって持ち上げられる構造になる。
【００４０】
また、図８には示されていないが、ゲート電極４へのコンタクトも同時にビット線層１４1 ，１４2 と同じ充填層１４1a，１４2aにより持ち上げられ、周辺回路部の不純物拡散層７ａ及びゲート電極４は全てビット線層１４1 ，１４2 と同じ充填層１４1a，１４2a層によって一度上の位置へ持ち上げられることになる。これによりメモリセル部と周辺回路部との後のメタル配線形成時のコンタクトホールの深さが揃い、スタック型メモリセルのような深いコンタクトホールを有するメモリセルの欠点を回避できる。
【００４１】
なお、図８に示すように、Ｗ膜やＴｉＮ膜などのビット線１４1 ，１４2 のメタル材の表面を耐酸化性／耐熱性を向上させるために、例えば、プラズマ窒化処理などを行ない表面保護膜１６を形成しておくことは非常に有効である。
次に図９（ａ），（ｂ）に示すように、本発明の特徴の１つであるプラグ層１２を用いたキャパシタ電極の形成工程について説明する。
【００４２】
即ち、ビット線層１４の層間絶縁膜１７として、全面にＣＶＤ法により３５０℃程度の低温で形成できる、例えば、オゾン−ＴＥＯＳ酸化膜を約５００ｎｍ程度堆積する。
【００４３】
次いでケミカルメカニカルポリッシング法等により全面を平坦化し、ビット線層１４上に層間絶縁膜１７を約１００ｎｍ程度残置させた後、全面に厚さ５０ｎｍ程度のＳｉ3 Ｎ4 膜１８をＣＶＤ法で堆積する。
【００４４】
次いでＳｉ3 Ｎ4 膜１８上に通常のリソグラフィー法によりプラグ層１２との接続のためのコンタクトホール用のレジストパターン（不図示）を形成した後、これをマスクとしてＲＩＥにより、Ｓｉ3 Ｎ4 膜１８，層間絶縁膜１７，１３を順次エッチングし、コンタクトホールを形成する。
【００４５】
このときも、図６，図７の工程のときと同じように、ＳｉＯ2 膜の方がＳｉ3 Ｎ4 膜よりもエッチング速度が約１０倍以上速いようなエッチング条件でエッチングすることにより、例えば、リソグラフィー時の合わせずれにより、ビット線１４にコンタクトホールがかかっても、ビット線１４の上のゲートキャップ層（Ｓｉ3 Ｎ4 ）１５でエッチングはストップする。しかも、プラグ層１２までエッチングが達しても、プラグ層１２がゲート電極４より例えば４００ｎｍ程度上の位置にあるのでゲート電極４とショートすることを防止できる。
【００４６】
次いで全面にＳｉ3 Ｎ4 膜１９を、例えば、５０ｎｍ程度堆積した後、全面をＲＩＥによりエッチングすることによりコンタクトホールの側壁にのみにＳｉ3 Ｎ4 膜１９を残置し、プラグ材１２の表面を露出させると共に、露出したビット線１４の側面を後工程で形成するキャパシタ電極と絶縁分離されるようにする。次いで全面にキャパシタ下地電極（蓄積電極）としての砒素をドープした多結晶Ｓｉ膜２０を、例えば、膜厚７０ｎｍ程度堆積した後、全面にＣＶＤ法によるＳｉＯ2 膜２１を、例えば、膜厚５００ｎｍ程度堆積し、キャパシタ電極状にＳｉＯ2 膜２１をＲＩＥ法によりエッチング加工する。このとき、エッチングは多結晶Ｓｉ膜２０で止める。
【００４７】
次いでエッチングガス条件を変えて、下地の多結晶Ｓｉ膜２０をＳｉＯ2 膜２１と同じ形状にエッチング加工する。このとき、エッチングは下地のＳｉ3 Ｎ4 膜１８で止める。そして、全面に、再度、キャパシタ下地電極層としての多結晶Ｓｉ膜２２を膜厚５００ｎｍ程度堆積する。このとき、多結晶Ｓｉ膜２２とキャパシタ下地電極層としての多結晶Ｓｉ膜２０との電気的な接続を確実に低抵抗にするために、ひ素を４方向から角度をつけて（例えば３０度程度のイオン注入角度で）イオン注入を行なう。または、リンドープド多結晶Ｓｉにして確実に電気的接続を保っても良い。
【００４８】
次いで全面を多結晶Ｓｉのエッチング条件でＲＩＥを行ないＳｉＯ2 膜２１及び多結晶Ｓｉ膜２０の側面に多結晶Ｓｉ膜２２を残置させる。このようにするとキャパシタ電極の大きさをリソグラフィーで決まる大きさよりも大きくできる。即ち、キャパシタ電極の面積を大きくでき、蓄積容量（Ｃｓ）を大きくすることができる。同じ容量（Ｃｓ）であればこの多結晶Ｓｉ膜２２の高さを低くできることになる。これは全体の段差を減らすのに非常に有効である。
【００４９】
次いでＳｉＯ2 膜２１を、例えば、ＮＨ4 Ｆ液等のエッチング溶液を用いて除去する。このとき、下地のＳｉ3 Ｎ4 膜１８によって、ＮＨ4 Ｆ液による下地の層間絶縁膜１７のエッチングを防止できる。
次にキャパシタの形成工程に入るが、２通りのキャパシタ絶縁膜の形成法がある。
第１の方法は、通常のいわゆるＮＯ膜を用いるやりかたである。
【００５０】
即ち、まず、キャパシタ下地電極としての多結晶Ｓｉ層２０，２２の表面の自然酸化膜をシランガス（ＳｉＨ4 ）により除去した後、同じ真空中で多結晶層２０，２２の表面にＳｉ3 Ｎ4 膜を高温（例えば８００℃）でアンモニアガス（ＮＨ3 ）を流すことにより例えば１ｎｍ程度形成する。
【００５１】
この後、全面にキャパシタ絶縁膜２３としてＳｉ3 Ｎ4 膜を膜厚６０ｎｍ程度堆積し、その表面を例えば８００℃，ＨＣｌ、１０％の雰囲気で６０分程度酸化することにより、いわゆるトップ酸化膜を約２ｎｍ程度形成する。次いで全面にプレート電極２４となる多結晶膜を堆積し、これをパターニングしてプレート電極２４を形成する。
【００５２】
次いでその上に層間絶縁膜２５として、例えば、プラズマ−ＴＥＯＳ膜（ＳｉＯ2 膜）を全面に約１００ｎｍ程度堆積した後、全面にオゾン−ＴＥＯＳ膜２６を、例えば、１０００ｎｍ程度堆積する。そして、ケミカルメカニカルポリッシング技術などを用いて表面を平坦化し、その上の全面に再度、Ａｌ配線２９の下地となる層間絶縁膜２７としてプラズマ−ＴＥＯＳ膜を約１００ｎｍ程度堆積する。
【００５３】
第２の方法は、キャパシタ絶縁膜として高誘電体膜、例えば、タンタルオキサイド膜（Ｔａ2 Ｏ5 膜）を用いるやりかたである。他の高誘電体膜、例えば、チタン酸ストロンチウム（ＳｒＴｉＯ3 ）膜等でも同様であるが、それぞれの膜のキャパシタ電極との反応を考えて、電極材料や表面処理を工夫して使用、選択する必要がある。
【００５４】
一例として、Ｔａ2 Ｏ5 膜の場合について説明する。まず、ＮＯ膜の場合と同じように、キャパシタ下地電極としての多結晶Ｓｉ膜２０，２２の表面の自然酸化膜を例えばシラン還元法などにより除去した後、表面にＳｉ3 Ｎ4 膜を１ｎｍ程度形成する。
【００５５】
次いで全面にキャパシタ絶縁膜２３としてＴａ2 Ｏ5 膜をＣＶＤ法により形成した後、Ｔａ2 Ｏ5 膜の誘電率を向上させるために、７５０℃程度のＮ2 アニールを行なう。
【００５６】
次いでプレート電極２４としてチタンナイドライド膜（ＴｉＮ）膜，カーボン膜（Ｃ）又はニッケル（Ｎｉ）膜を形成する。若しくはプレート電極２４の抵抗を下げたり、剥がれを防止するために、表面にＷ膜又はＡｌ膜を同時に形成しても良い。
【００５７】
次いで前のＮＯ膜の場合と同様に層間絶縁膜２５，２６としてそれぞれ低温で形成できるプラズマ−ＴＥＯＳ膜（ＳｉＯ2 膜），オゾン（Ｏ3 ）−ＴＥＯＳ膜をそれぞれ１００ｎｍ、１０００ｎｍ程度全面に堆積した後、ケミカルメカニカルポリッシング法などにより基板全面にわたり均一に平坦化する。
【００５８】
以上がＮＯ膜，高誘電体膜を用いた場合のキャパシタ形成法の一例であるが、Ｓｒ（ＴｉＯ3 ）の場合には、電極との反応を防止するために、電極としてＴａ／Ｐｔ積層系のものを用いて良い。
【００５９】
以降の工程は、先に示した図１，図２，図３のように、ビット線１４又はプレート電極２４などに対するコンタクトホールを開口し、このコンタクトホール内に、例えば、Ｗ膜２８の選択成長を行なうか若しくは全面にＷ膜を堆積した後、エッチバック法によってコンタクトホールにＷ膜２８を埋込み、コンタクトホールに低抵抗のメタル材を埋め込む。これによりコンタクト部プラグの低抵抗化が図れる。
【００６０】
最後に、バリアメタル材としてのＴｉＮ膜２９1 と、主配線としてのＡｌ膜２９2 とからなるＡｌ配線２９を形成してメモリセル及び周辺回路部が完成する。このとき、配線２９をメモリセル部のワード線層４のシャント材として用いても良い。また、必要とあればさらにもう１層Ａｌ配線を形成しても良い。
【００６１】
なお、本実施例では、ワード線４方向に隣接する複数のメモリセルの相互関係は示していないが、メモリセルの配置をフォールデッドビット線方式とする場合のワード線の通過だけはフィールド上に示してある。勿論、本発明はオープンビット線構成のＤＲＡＭに適用することできる。その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【００６２】
【発明の効果】
以上述べたように、本発明によれば、第１の不純物拡散層及び第２の不純物拡散層の不純物濃度より高い不純物濃度を有するエピタキシャル層が、第１の不純物拡散層及び第２の不純物拡散層上に設けられているため、接合リークを低下させたり、トランジスタのショートチャネル効果を抑制できる。
【００６３】
また、配線層を充填層として利用することにより、スタック型メモリセルによってもたらされる周辺回路領域の深いコンタクトホールが、充填層の分だけコンタクトホールの深さが浅くなり、コンタクト不良による歩留りの低下を防止できる。
【図面の簡単な説明】
【図１】本発明の一実施例に係るスタック型ＤＲＡＭのメモリセルの概略構成を示す図。
【図２】図１のスタック型ＤＲＡＭのメモリセルのＢ−Ｂ´断面図。
【図３】図１のスタック型ＤＲＡＭの周辺回路の概略構成を示す図。
【図４】本発明の一実施例に係るスタック型ＤＲＡＭのメモリセルの製造工程断面図。
【図５】本発明の一実施例に係るスタック型ＤＲＡＭのメモリセルの製造工程断面図。
【図６】本発明の一実施例に係るスタック型ＤＲＡＭのメモリセルの製造工程断面図。
【図７】本発明の一実施例に係るスタック型ＤＲＡＭの周辺回路部の製造工程断面図。
【図８】本発明の一実施例に係るスタック型ＤＲＡＭのメモリセルの製造工程断面図。
【図９】本発明の一実施例に係るスタック型ＤＲＡＭのメモリセルの製造工程断面図。
【図１０】従来のスタック型ＤＲＡＭのメモリセルの素子断面図。
【符号の説明】
１，１０１…Ｓｉ基板、２，１０２…フィールド絶縁膜、３，１０３…ゲート絶縁膜、４，１０４…ゲート電極、５…ゲートキャンプ層、８…スペーサー層、７，１０５…不純物拡散層、９…エピタキシャルＳｉ層、１０…シリサイド層、１２…プラグ層、１４，１１２…ビット線層、１４1 ，１４2 …充填層、１１，１３，１７，２５，２６，２７，１０６，１１１，１１４…層間絶縁膜、２０，２２，１０７…多結晶Ｓｉ膜、２３，１０９…キャパシタ絶縁膜、２４，１１０…プレート電極、Ａｌ配線…２９。
Claims (11)
- 半導体基板上に形成され、第１の不純物拡散層及び第２の不純物拡散層を有する第１のＭＯＳトランジスタと、
前記半導体基板上に設けられ、前記第１のＭＯＳトランジスタの第１の不純物拡散層及び第２の不純物拡散層上の各々に形成され、側面のうち下部には前記第１のＭＯＳトランジスタのゲート電極のスペーサ層が露出するとともに前記スペーサ層に対して自己整合的に形成されたコンタクトホールを有する層間絶縁膜と、
前記第１の不純物拡散層上の前記層間絶縁膜に設けられた前記コンタクトホールのうち、前記スペーサ層が露出した部分の下部側を充填し、前記第１の不純物拡散層に接する第１の導電膜としての半導体層と、
前記第１の不純物拡散層上の前記層間絶縁膜に設けられた前記コンタクトホールを充填するように前記第１の導電膜上に形成され、前記第１のＭＯＳトランジスタのゲート電極よりも高く形成された第２の導電膜であって、前記コンタクトホールの上部開口面の外に延在せず、かつ、該上部開口面のエッジでの高さが前記層間絶縁膜と同じである前記第２の導電膜と、
前記第２の導電膜上に形成され、前記第１の不純物拡散層と電気的に接続するキャパシタと
を具備してなることを特徴とする半導体記憶装置。 - 前記第１のＭＯＳトランジスタは前記半導体基板のメモリセル領域に形成されていることを特徴とする請求項１に記載の半導体記憶装置。
- 前記第１の導電膜としての半導体膜は、前記第１の不純物拡散層及び前記第２の不純物拡散層の不純物濃度よりも高い不純物濃度を有する第１のエピタキシャル層であることを特徴とする請求項１に記載の半導体記憶装置。
- 前記第１のエピタキシャル層は、前記第１のＭＯＳトランジスタのゲート電極よりも低く形成されていることを特徴とする請求項３に記載の半導体記憶装置。
- 前記半導体基板の回路領域に形成された第２のＭＯＳトランジスタと、
前記第２のＭＯＳトランジスタの不純物拡散層上に設けられ、この不純物拡散層の不純物濃度よりも高い不純物濃度を有する第２のエピタキシャル層とを具備してなることを特徴とする請求項２に記載の半導体記憶装置。 - 前記第１のＭＯＳトランジスタの前記第２の不純物拡散層上のコンタクトホールを充填しながら前記層間絶縁膜上に形成された配線層と、
この配線層と同じ工程で形成され、前記第２のＭＯＳトランジスタの前記不純物拡散層上のコンタクトホールを充填しながら形成された導電層と
をさらに備えることを特徴とする請求項５に記載の半導体記憶装置。 - 前記第１の導電膜としての半導体膜は、前記第１の不純物拡散層及び前記第２の不純物拡散層の不純物濃度よりも高い不純物濃度を有する第１のエピタキシャル層であり、前記第１のエピタキシャル層と前記第２のエピタキシャル層は同時に形成されてなることを特徴とする請求項５に記載の半導体記憶装置。
- 前記第１のＭＯＳトランジスタの前記第２の不純物拡散層上のコンタクトホールに形成された配線層を備え、
前記キャパシタは、前記配線層と絶縁されていることを特徴とする請求項１又は５に記載の半導体記憶装置。 - 前記第１のＭＯＳトランジスタの前記ゲート電極上に設けられたゲートキャップ層をさらに備え、前記配線層は前記ゲート電極との間に前記ゲートキャップ層及び前記スペーサ層を介して前記第２の不純物拡散層上の前記コンタクトホールに形成されていることを特徴とする請求項８に記載の半導体記憶装置。
- 前記第１の導電膜としての半導体膜は、前記第１の不純物拡散層及び前記第２の不純物拡散層の不純物濃度よりも高い不純物濃度を有する第１のエピタキシャル層であり、前記第１のエピタキシャル層と前記第２の導電膜との間にシリサイド層が 形成され、前記第２のエピタキシャル層と前記導電層との間に前記シリサイド層と同時に形成されたシリサイド層が形成されていることを特徴とする請求項６に記載の半導体記憶装置。
- 前記キャパシタは、蓄積電極、キャパシタ絶縁膜、プレート電極により構成されていることを特徴とする請求項１乃至１０に記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19110992A JP3782119B2 (ja) | 1992-07-17 | 1992-07-17 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19110992A JP3782119B2 (ja) | 1992-07-17 | 1992-07-17 | 半導体記憶装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004309796A Division JP3954606B2 (ja) | 2004-10-25 | 2004-10-25 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0637272A JPH0637272A (ja) | 1994-02-10 |
| JP3782119B2 true JP3782119B2 (ja) | 2006-06-07 |
Family
ID=16269009
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19110992A Expired - Fee Related JP3782119B2 (ja) | 1992-07-17 | 1992-07-17 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3782119B2 (ja) |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6057604A (en) * | 1993-12-17 | 2000-05-02 | Stmicroelectronics, Inc. | Integrated circuit contact structure having gate electrode protection for self-aligned contacts with zero enclosure |
| JP4190760B2 (ja) * | 1995-01-31 | 2008-12-03 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置 |
| US6744091B1 (en) | 1995-01-31 | 2004-06-01 | Fujitsu Limited | Semiconductor storage device with self-aligned opening and method for fabricating the same |
| JP2005244251A (ja) * | 1996-07-10 | 2005-09-08 | Fujitsu Ltd | 半導体装置とその製造方法 |
| KR980012544A (ko) | 1996-07-10 | 1998-04-30 | 세끼자와 다다시 | 반도체 장치 및 그 제조방법 |
| JP3941133B2 (ja) | 1996-07-18 | 2007-07-04 | 富士通株式会社 | 半導体装置およびその製造方法 |
| JP3219051B2 (ja) * | 1998-05-08 | 2001-10-15 | 日本電気株式会社 | 半導体装置の製造方法 |
| KR20010063781A (ko) * | 1999-12-24 | 2001-07-09 | 박종섭 | 반도체소자의 제조방법 |
| JP2003100769A (ja) * | 2001-09-20 | 2003-04-04 | Nec Corp | 半導体装置およびその製造方法 |
| JP2004119644A (ja) | 2002-09-26 | 2004-04-15 | Renesas Technology Corp | 半導体装置の製造方法及び半導体装置 |
| KR100505656B1 (ko) * | 2002-12-10 | 2005-08-04 | 삼성전자주식회사 | 스토리지 전극과의 접촉 면적을 보다 확보하기 위해서비트 라인 방향으로 확장된 콘택체를 포함하는 반도체소자 제조 방법 |
| JP4602818B2 (ja) * | 2005-03-30 | 2010-12-22 | 富士通セミコンダクター株式会社 | 半導体装置の製造方法 |
| KR100637690B1 (ko) * | 2005-04-25 | 2006-10-24 | 주식회사 하이닉스반도체 | 고상에피택시 방식을 이용한 반도체소자 및 그의 제조 방법 |
| JP2010219139A (ja) | 2009-03-13 | 2010-09-30 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| JP2010219326A (ja) * | 2009-03-17 | 2010-09-30 | Elpida Memory Inc | 半導体記憶装置及びその製造方法 |
| JP5003743B2 (ja) * | 2009-10-20 | 2012-08-15 | 富士通セミコンダクター株式会社 | 半導体装置とその製造方法 |
| JP2012204560A (ja) * | 2011-03-25 | 2012-10-22 | Elpida Memory Inc | 半導体装置及びその製造方法 |
-
1992
- 1992-07-17 JP JP19110992A patent/JP3782119B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0637272A (ja) | 1994-02-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040824 |
|
| A521 | Request for written amendment filed |
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|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
Free format text: JAPANESE INTERMEDIATE CODE: A911 Effective date: 20050107 |
|
| A912 | Re-examination (zenchi) completed and case transferred to appeal board |
Free format text: JAPANESE INTERMEDIATE CODE: A912 Effective date: 20050218 |
|
| A521 | Request for written amendment filed |
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|
| A61 | First payment of annual fees (during grant procedure) |
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|
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