JP3853406B2 - 半導体集積回路装置及び当該装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ＤＲＡＭ（Dynamic Random Access Memory）を備えた半導体集積回路装置及び当該装置の製造方法、特に大規模集積回路をもって構成する場合に適用して好適な半導体集積回路装置及び当該装置の製造方法に関する。
【０００２】
【従来の技術】
半導体集積回路装置のなかでも、ＤＲＡＭの集積化の進展は著しい。また、ＤＲＡＭに論理回路を混在させた高機能の集積回路装置の実用化が進んでいる。ＤＲＡＭは、半導体基板上に行及び列のマトリックス状に配列した複数のメモリセルによって構成される。同メモリセルは、情報を記憶するための電荷蓄積用キャパシタと、キャパシタへの電荷の入出力を制御するＭＯＳ型電界効果トランジスタ（以下「ＭＯＳトランジスタ」という）とからなる。
【０００３】
キャパシタは、誘電体膜を二つの電極膜で挟んだ構造をなし、ＭＯＳトランジスタは、ゲート電極と二つの拡散層（ドレイン領域及びソース領域）からなる。キャパシタの一方の電極膜は、ＭＯＳトランジスタの一方の拡散層に接続され、キャパシタの他方の電極膜は、定電圧電源に接続される。ゲート電極に与えられる電圧によってＭＯＳトランジスタの導通、非導通が制御され、導通時に他方の拡散層から電荷がキャパシタに供給されて書込が行なわれ、別の導通時にキャパシタに蓄積された電荷が同他方の拡散層から取り出される。
【０００４】
このようなメモリセルの複数個からなるＤＲＡＭは、ゲート電極の相互間を行ごとに個別のワード線によって接続し、他方の拡散層の相互間を列ごとに個別のビット線によって接続することにより構成される。また、ＤＲＡＭにおいてメモリセルを制御するための周辺回路が設けられる。ワード線、ビット線やメモリセルの内部配線のほか、メモリセルと周辺回路の間の配線が金属配線層によって形成される。ＤＲＡＭの容量が大きくなるに伴い、配線層の層数が増大する。キャパシタは、そのような複数の配線層の中間の層の内部に形成されている。
【０００５】
ＤＲＡＭの記憶容量を大きくして高集積化するに伴い、各部が微小になり、キャパシタについては、その投影面積(集積回路の上面から見た面積)が減少する。一方、キャパシタは、ある程度の容量値を確保する必要があるため、誘電率の高い材料を採用したり、誘電体層を薄くするほか、キャパシタの実質面積を増やすことが行なわれる。前二者には限界があるため、投影面積を増やさずに実質面積を増やす様々な工夫がなされている。面積増大のため、キャパシタを配置する配線層の厚さを増やして、キャパシタを高さ方向を利用して形成することが多く行なわれている。その例として、クラウン構造（筒状構造）やフィン構造のほか、多層型等がある。
【０００６】
しかし、キャパシタが形成されるキャパシタ層の厚さが増大するために、メモリセル部とキャパシタがない周辺回路との間で段差が生じることが避けられない〔例えば日経ＢＰ社発行誌「日経マイクロデバイス」第１１７号第４２頁〜第４４頁（１９９５年３月）参照〕。段差を有する構造の一般的な例を図２２に示した。同例は、メモリセルのＭＯＳトランジスタ６と周辺回路のトランジスタ７からなる。両者のゲート電極３が形成されるパッシベーション層８の上に４層の配線層１２，１８，２４，３２が形成されている。
【０００７】
キャパシタが２層目１８にクラウン構造で形成されている。同キャパシタは、同図下の拡大図に示したように、誘電体膜２８を下側の金属膜（以下「ストレージノード（ＳＮ）」という）２７と上側の金属膜（以下「プレート電極（ＰＬ）」という）３４で挟んで形成される。なお、ストレージノード２７は、プラグ９，１４及びパッド１０を介してＭＯＳトランジスタ６の拡散層４に接続され、プレート電極３４は、２層目１８、３層目２４のプラグと３層目のパッドを介して４層目３２の定電圧供給の配線６２に接続されている。
【０００８】
以上の従来例では、キャパシタがクラウン構造で高さが必要になるため、メモリセル領域と周辺回路領域に段差がある。段差がある程度以上に大きくなると、その後のリソグラフィ処理の際に、所定形状の配線パターンを形成することが困難になるという問題点があった。その原因は、露光装置の焦点深度にある。段差が焦点深度の許容範囲を越える場合、段差がある部分では焦点がずれて光量が落ち、露光不足を招いて所定の形状が形成されない。特に、段差が１μｍを越えるとその問題が顕著になる。
【０００９】
これを防ぐために、全面に犠牲膜を形成し、同膜をエッチング又は研磨して段差量を低減する方法が採用される場合がある。しかし、その場合に工程数が増加する問題のほか、接続穴を形成した場合に、金属膜に至る深さが段差がある部分と無い部分とで異なるため、エッチングの過剰領域と不足領域の両方が発生する問題がある。特に穴が深い部分では、エッチング不足や、導電材の充填不良による配線の導通不良が発生するという問題が避けられない。段差の問題は、ＤＲＡＭと論理回路を混在させた半導体集積回路装置についても当然同様に発生する。
【００１０】
次に、キャパシタは、前記したように、微細化に伴って構造が複雑化しているが、そのために、工程数の増大を招き、製造コストを増大させる主原因になるという問題点があった。加えて、キャパシタが配置される層でキャパシタと周辺回路の配線や論理回路の配線とがそれぞれ別の工程を使って形成されるので、それぞれが単独で形成されるよりも工程数が著しく増大するという問題点があった。工程数の増加は、歩留まりの低下を招く。
【００１１】
なお、放射線（α線）等によるソフトエラーへの対策として、チップを有機系放射線保護膜で塗布する（１９８９年１月日経ＢＰ社発行徳山巍他著「ＶＬＳＩ製造技術」第２５頁参照）ほか、ホットキャリアストレス電圧をチップに印加する等の方法がある。前者では、コーテイングのための工程が別に必要になり、後者では、電圧を印加する電極の形成のために製造工程が増えるとともに、印加した後の電荷移動や放電等の経時変化によりその効果が減少する問題点があった。また、両者とも誘導雑音等の他の環境障害には効果がない。
【００１２】
【発明が解決しようとする課題】
本発明の第１の目的は、工程数の増加を招くことなく段差の問題を回避することができる新規のメモリセル構造を提供することにある。
【００１３】
また、本発明の第２の目的は、同一基板内の製造工程の共通部分を増大させる装置構造を提供することにある。
【００１４】
更に、本発明の第３の目的は、工程数を増加せずに環境障害への対策を施すことが可能な装置構造を提供することにある。
【００１５】
【課題を解決するための手段】
本発明の前記課題は、キャパシタを複数の金属配線層の最上層に形成したメモリセル構造によって効果的に解決することができる。最上層以外の各々の配線層の厚さがほぼ同一になって、メモリセル部と周辺回路の配線を同時に共通に加工することが可能になるほか、最上層においては接続穴の加工がないので段差があってもキャパシタのプレート電極と周辺回路の配線を同時に共通に加工することが可能になるからである。製造工程の共通化は、ＤＲＡＭと論理回路を混在させた装置においても同様に実現することができる。
【００１６】
また、メモリセル部では、キャパシタを最終配線工程以降に形成するため、配線層間の接続穴のレイアウトを考慮する必要がなく、メモリセルのほぼ全平面を利用してキャパシタを形成することが可能になる。そのような利用によってキャパシタ面積が増加するため、キャパシタとして、誘電体層を平面状のストレージノードとプレート電極の２層で挟んだ単純な構造（プレーナ型）を採用することができる。
【００１７】
更に、プレート電極は、全キャパシタに共通の定電圧供給用になるので、メモリセル部のほか周辺回路を含めてチップのほぼ全面を同電極で被うことが可能となる。一方、プレート電極は金属で形成されるので、同電極によって放射線やノイズとなる外来電磁波等が遮断され、チップ全体が保護される。以上によって、工程数を増加せずに環境障害への対策を施すことが可能となる。また、ＤＲＡＭと論理回路を混在させた装置でも、論理回路の最上層に電源供給用のプレート電極を設け、同電極を論理回路の全面を被うことによって論理回路の環境障害の耐性向上が達成される。
【００１８】
なお、前記キャパシタの単体で容量が不足する場合には、最上層の下の配線層に補助のキャパシタを形成することが望ましい。補助キャパシタの高さを周辺回路及び論理回路の配線とほぼ同じ高さとすることによって、段差の問題が回避される。そのような補助キャパシタは、後で詳述するが、平面状の構造やストレージノード及びプレート電極の側面利用の構造によって実現することができる。
【００１９】
【実施例】
以下、本発明に係る半導体集積回路装置及び当該装置の製造方法を図面に示した幾つかの実施例を参照して更に詳細に説明する。なお、図１〜図２３における同一の記号は、同一物又は類似物を表示するものとする。
【００２０】
＜実施例１＞
図１に二つのメモリセルと周辺回路の一部の断面構造を示す。同図において、１はＰ型シリコン基板、２はフィールド酸化膜、３はゲート電極、４，５は、拡散層、６は、メモリセル部を構成するトランジスタ、７は、周辺回路を構成するＭＯＳトランジスタ、８は、各ＭＯＳトランジスタを保護するためのパッシベーション絶縁層、１２，１８，２４，３２は、それぞれ、第１、第２、第３、第４の金属配線層、９，１４，２０，２５は、メモリセル部の層間接続用のプラグ、１０，１７，２３は、メモリセル部の接続用パッド、１０’はビット線（ＢＬ）、１５，２２は、メモリセル部の配線、９’，１３，１９は、周辺回路の相互接続用のプラグ、１１’は周辺回路の接続用パッド、１１，１６，２１、２６は周辺回路の配線、２７は、キャパシタのストレージノード（ＳＮ）、３４は、キャパシタのプレート電極（ＰＬ）を示す。
【００２１】
図２にメモリセル部の上面図（分解図）を示す。一つのメモリセルが面ＳＡで囲った部分に形成され、キャパシタが投影面ＣＡの範囲に形成される。同図に、ワード線ＷＬを列方向に３線、ビット線ＢＬを行方向に１線を示し、ストレージノード（ＳＮ）接続部を２か所、ビット線（ＢＬ）接続部を１か所示した。本実施例では、ＤＲＡＭのメモリ容量を２５６Ｍｂitとし、キャパシタがなす投影面の大きさｘ，ｙをそれぞれ０．８５μｍ，０．６５μｍとした。
【００２２】
次に、図１を用いてメモリセルの形成方法について述べる。まず、Ｐ型シリコン基板１に選択酸化法によりフィールド酸化膜２を形成し、所定の場所にゲート電極３及び拡散層４、５からなるトランジスタ６と隣接するトランジスタ７を形成した。トランジスタ６及びトランジスタ７の間にフィールド酸化膜２が配置される。次に、基板１の全面に絶縁膜（燐と硼素を含有させた酸化珪素膜）を形成し、熱処理を施してリフロー（粘性流動）を呈する形状を作った。これにより、トランジスタ郡６，７と、フィールド酸化膜２に基づく段差が軽減される。更に、段差をの軽減を進めるために、化学的機械的研磨を施した。以上により、平坦化したパッシベーション絶縁層８を形成した。
【００２３】
続いて同絶縁層に接続穴を開け、ビット線（ＢＬ）１０’への接続プラグ９及びストレージノード（ＳＮ）２７へ連結のための接続プラグ９、及び周辺回路配線１６，２１へ連結のための接続プラグ９’(両プラグの主材質はタングステンを使用したが、ポリシリコンの使用が可能である)を形成した。次に、ビット線１０’、ストレージノード２７への連結のためのパッド１０及び配線１６，２１へのパッド１１’と配線１１を形成した。このとき、ビット線１０’、パッド１０，１１’及び配線１１は、ＴiＮ／Ａl／ＴiＮ積層の同一構造で同時に形成した。この第１の金属配線層１２のパッド及び配線を形成後、続いて、プラズマＣＶＤ法（Chemical Vapor Deposition）により絶縁膜〔主材質は二酸化珪素（ＳiＯ2)〕を全面に形成し、さらに、化学的機械的研磨を施して同絶縁膜を平坦化した。
【００２４】
続いて、同絶縁膜に接続穴を開けて、パッド１７への接続プラグ１４及び配線１６への接続プラグ１３(両プラグの主材質はタングステン)を形成した。次に、第２層目の金属配線層１８の配線１５，１６と、パッド１７を形成してから、前述したのと同じ方法により、第２層目の平坦化絶縁膜を形成した。
【００２５】
続いて、同絶縁膜に接続穴を開けて配線２１への接続プラグ１９、パッド２３ヘの接続プラグ２０を形成した。次に、第３層目の金属配線層２４の配線２１，２２及びパッド２３を形成してから、前記と同じ手順で、第３層目２４の平坦化絶縁膜を形成した。その後、ストレージノード２７への接続プラグ２５を形成した。
【００２６】
次に、キャパシタを以下の手順で形成して配線層の最上層３２を形成した。
１．タングステン（Ｗ）をスパッタ法（他にＣＶＤ法が可能である）で厚さ０．５０μｍに成膜し、
２．フォトリソグラフィにより露光、現像を行ない、
３．ドライエッチングにより、接続プラグ２５上に０．７μｍ×０．５μｍの寸法のストレージノード２７を形成した。この寸法により、ストレージノード２７は、隣接するストレージノードと０．３μｍ離れる。
４．五酸化タンタル(Ｔa2Ｏ5)をＣＶＤ法で成膜し、
５．フォトリソグラフィにより露光、現像を行なった。この際のフォトリソグラフィでは、焦点を配線層２４の平坦化絶縁膜上の五酸化タンタル膜に合わせるだけで良い。
６．ドライエッチングにより、必要部以外を除去し、図１下部の拡大図に示したキャパシタの誘電体膜となる五酸化タンタル膜２８を形成した。
７．下層の配線層８，１２，１８，２４の形成法と同じ手順で、窒化チタン(ＴiＮ)膜２９を形成し、
８．その上にアルミニウム(Ａl)膜３０を形成し、
９．その上に再び窒化チタン膜３１を形成した。
１０．フォトリソグラフィにより露光、現像を行なった。この際のフォトリソグラフィでも、段差上の配線材に、後に接続穴を開けることがないので、焦点を窒化チタン膜３１の上に合わせるだけで良い。
１１．ドライエッチングにより、ＴiＮ/Ａl/ＴiＮ積層構造の配線を形成した。
【００２７】
ただし、ストレージノード２７上の配線はプレート電極（ＰＬ）３４となり、周辺回路上では配線２６になる。即ち、キャパシタのプレート電極３４と周辺回路の配線２６は、同一マスクを用いて同時に形成される。なお、同プレート電極３４に対して電源電圧Ｖccの１／２の定電圧が供給される。上述のキャパシタ面積は、１．５５μｍ2で、酸化珪素膜厚換算で１．６ｎｍの五酸化タンタルを用いているため、キャパシタ容量は２２ｆＦ（フェムトファラド）である。この容量は、２５６Ｍｂitに必要なキャパシタ容量と一致している。
【００２８】
工程数は以上の１１である。これに対して、図２２に示した従来例は、２０工程を必要としている。これは、キャパシタに複雑な工程が必要になることと、配線２６の形成のためにキャパシタ形成後に別の工程が必要になるためである（従来例の工程の詳細を纏めて後述する）。
【００２９】
本発明の特徴を従来技術と比較してまとめて以下に記す。
１）キャパシタを最上層で形成したため、メモリセルと周辺回路の配線層を同一平面上で形成できる。そのため、リソグラフィ時に段差障害が生じない。
２）キャパシタを最上方で形成したため、メモリセル面一杯をキャパシタ領域として利用できる。そのため、簡易なキャパシタ構造で容量を確保することが可能になるとともに、その工程数を低減化することができる。また、プレート電極３４への接続穴形成がないので、リソグラフィ時に段差障害が起きない。
【００３０】
３）キャパシタのプレート電極３４を周辺回路の配線２６と同時に形成するので工程数の低減が可能となる。
【００３１】
上述の特徴は、２５６ＭｂitのＤＲＡＭについてであるが、当然６４ＭｂitのＤＲＡＭに対しても、また、１Ｇｂit以降のＤＲＡＭに対しても同じ特徴を得ることができる。
【００３２】
以下に、図２２に示した従来例のキャパシタ製造工程及び同キャパシタを配置した配線層１８の製造工程を記す。なお、ＤＲＡＭの記憶容量は本実施例と同じく２５６Ｍｂitである。
【００３３】
１．タングステンをＣＶＤ法で厚さ０．２μｍに堆積し、
２．フォトリソグラフィにより露光及び現像を行ない、
３．.ドライエッチングにより、ストレ−ジノ−ド２７の下部電極を形成した。
次に、ストレ−ジノ−ド２７の側面電極を形成するために、
４．厚さ０．３μｍの二酸化珪素膜を堆積させ、
５．フォトリソグラフィにより露光及び現像を行ない、
６．ドライエッチングにより０．４μｍ×０．４μｍ寸法の柱状の二酸化珪素膜のブロックを形成する。この上に、
７．タングステン膜をＣＶＤ法で形成し、
８．エッチバックにより、二酸化珪素ブロック側壁にサイド電極を形成し、
９．二酸化珪素膜を除去する。
１０．五酸化タンタルをＣＶＤ法を用いて堆積し、
１１．フォトリソグラフィにより露光及び現像を行ない、
１２．ドライエッチングにより必要部分の五酸化タンタル膜以外を除去しての誘電体膜２８を形成し、
１３．厚さ０．１μｍの窒化チタン膜を全面に堆積し、
１４．プレート電極３４の引出部をフォトリソグラフィによりレジストで被い、１５．エッチバックを施すことでプレート電極３４を形成し、接続プラグ１４上に０．５μｍ×０．５μｍ寸法のキャパシタを形成する。
１６．その後、周辺回路の配線１６を形成するために窒化チタン膜を堆積し、
１７．アルミニウム膜を堆積し、
１８．窒化チタン膜を堆積し、
１９．フォトリソグラフィにより露光及び現像を行ない、
２０．ドライエッチングにより、ＴiＮ／Ａl／ＴiＮ積層構造の配線１６を形成する。以上のように、周辺回路の配線形成終了までに２０工程必要である。
【００３４】
＜実施例２＞
ＤＲＡＭの第２の例を実施した。図３にその構造を示す。実施例１と相違する点は、キャパシタの誘電体膜を五酸化タンタルから、より誘電率の高い、ジルコニウムを含有させたチタン酸鉛(ＰＺＴ)に変えて、キャパシタ構造を側面を利用ない単純なプレーナ型にした点、及びキャパシタのプレート電極を周辺回路部までほぼ全面を被覆した点にある。本構造は、キャパシタ形成以前の第３層目の配線層２４形成までは、実施例１と同じ製造方法によって形成するので説明を省略する。
【００３５】
キャパシタの製造工程は、以下の通りである。
１．白金(Ｐt)をスパッタ法で厚さ０．１μｍに堆積し、
２．フォトリソグラフィより露光、現像を行ない、
３．ドライエッチングにより、接続プラグ２５上に０．７μｍ×０．５μｍの寸法のストレージノード(ＳＮ)２７を形成した。この寸法により、ストレージノード２７は、隣接するストレージノードと０．３μｍ離れる。
４．前記チタン酸鉛を有機金属を用いたＣＶＤ法で堆積し、
５．フォトリソグラフィより露光、現像を行ない、
６．ドライエッチングにより、必要部以外を除去し、図３下部の拡大図に示したキャパシタの誘電体膜となるチタン酸鉛膜３３を形成した。
７．その上に白金膜３４を形成し、
８．フォトリソグラフィより露光、現像を行ない、
９．ドライエッチングにより、プレート電極（ＰＬ）３４を形成した。
【００３６】
上述のキャパシタ面積は、０．３５μｍ2で、酸化珪素膜厚換算で０．３６ｎｍのチタン酸鉛を用いているため、キャパシタ容量は２２ｆＦである。この容量は２５６Ｍｂitに必要なキャパシタ容量である。このように、誘電率が高い誘電膜を用い、キャパシタを最上層でメモリセル面一杯をキャパシタ領域として利用することにより、構造が簡単なプレーナ型のキャパシタを用いることが可能となり、従って工程数を更に低減することができた。また、キャパシタを薄い構造としたので、段差が殆どない平坦な最終保護膜（パッシベーション膜）を形成することができた。
【００３７】
なお、プレート電極を用いてチップ上を色々な面積比の割合で被覆したＤＲＡＭを作製して、放射線(α線)障害発生率を調べた。結果を第４図に示す。図２２に示した従来型ＤＲＡＭの被覆率は３０％である。従来型がほとんど損傷を受ける過酷な放射線雰囲気でも、プレート電極でメモリセル全域が被われるようになると(被覆率４５％以上)、著しい耐性を得ることができることが判明した。
【００３８】
従来では、上記放射線障害を避けるため、チップ保護膜として、有機保護膜の形成が必要であった。プレート電極でメモリセル全域を被う構造とすると、上記有機保護膜の形成が不必要となる。
【００３９】
＜実施例３＞
ＤＲＡＭの第３の例を実施した。図５にその構造を示す。実施例２と相違する点は、キャパシタの誘電体膜を有機金属ＣＶＤ法によるチタン酸鉛（実効膜厚０．３６μｍ）から、より簡便なスパッタ法で形成したチタン酸鉛(実効膜厚０．５０μｍ)に換えることにより、キャパシタ構造を二段のプレーナ型にした点にある。そのため、プレート電極（ＰＬ）を上下の二段（３５，３４）にし、その間にストレージノード（ＳＮ）２７を挟んで配置した。本構造は、キャパシタ形成以前の第３層目の配線層２４形成までは、実施例１と同じ製造方法によって形成するので説明を省略する。
【００４０】
キャパシタの製造工程を図６を用いて以下に説明する。
１．プレート電極３５用に白金をスパッタ法で厚さ０．１μｍに堆積し、
２．フォトリソグラフィにより露光、現像を行ない、
３．ドライエッチングにより、ストレージノード２７の接続プラグ２５の隣に、０．７μｍ×０．５μｍの寸法の下部プレート電極３５を形成し（図５下部の拡大図を合わせて参照）、
４．スパッタ法で、チタン酸鉛膜３３’を堆積させ、
５．フォトリソグラフィにより露光、現像を行ない、
６．ドライエッチングにより、必要部以外を除去した。
７．ストレージノード２７用の白金膜をスパッタ法で形成し、
８．フォトリソグラフィにより露光、現像を行ない、
９．ドライエッチングにより、接続プラグ２５に接続させながら、０．７μｍ×０．５μｍの寸法のストレージノード２７を形成した。
１０．スパッタ法で、チタン酸鉛膜３３’を堆積させ、
１１．フォトリソグラフィにより露光、現像を行ない、
１２．ドライエッチングにより、必要部以外を除去した。
１３．プレート電極３４用にスパッタ法で白金膜を堆積し、
１４．フォトリソグラフィにより露光、現像を行ない、
１５．ドライエッチングにより、プレート電極３４を先に形成したプレート電極３５に接続しながら形成した。
【００４１】
なお、キャパシタの断面の拡大図を図５の下部に示した。上述のキャパシタ面積は、上下層合わせて０．５μｍ2であり、酸化珪素膜厚換算で０．５ｎｍのチタン酸鉛膜を用いているため、キャパシタ容量は２２ｆＦである。この容量は、２５６Ｍｂitに必要なキャパシタ容量である。このように誘電率が高い誘電膜を用い、キャパシタを最上層３２に形成してメモリセル面のほぼ全面を活用できるようにした。そのため、工程数を増やすことなく、簡易なプレーナ型の二段キャパシタで所定の容量を満たすことが可能となった。
【００４２】
また、本実施例で示したように、ストレージノード２７をプレート電極３４，３５で挟む構造を取ることによって、高さ方向に単純な構造で広い面積を得ることが可能となった。もちろん、二段に分けるのをストレージノードの方にし、プレート電極を二段のストレージノードで挟む構造としても同様の効果を得ることができる。
【００４３】
＜実施例４＞
ＤＲＡＭの第４の例を実施した。図７にその構造を示す。実施例３と相違する点は、補助のキャパシタを最上層３２の直下の配線層２４に形成し、主及び補助キャパシタともプレーナ型とし、両キャパシタを接続プラグで連結した点、及び両キャパシタのプレート電極３４，３７を、同層に位置している周辺回路の各配線２１，２６とそれぞれ同一のマスクを用い、同時に形成した点にある。本構造は、キャパシタ形成以前の第２層目の配線層１８形成までは、実施例１と同じ製造方法によって形成するので説明を省略する。
【００４４】
補助キャパシタの製造工程を図７を用いて以下に説明する。
１．配線層２４に形成する下部のストレージノード（ＳＮ）３６用に白金をスパッタ法で厚さ０．１μｍに堆積し、
２．フォトリソグラフィにより露光及び現像を行ない、
３．ドライエッチングにより、接続プラグ２０の上に、０．７μｍ×０．５μｍの寸法の下部ストレージノード３６を形成し、
４．スパッタ法で、チタン酸鉛膜３３’を堆積し、
５．フォトリソグラフィにより露光及び現像を行ない、
６．ドライエッチングにより、必要部以外を除去した。
７．下層２４のプレート電極（ＰＬ）３７及び配線２１の材料となる窒化チタンをスパッタ法で堆積し（図７下部の拡大図参照）て窒化チタン膜９を形成し、８．アルミニウムをスパッタ法で堆積して、アルミニウム膜３０を形成し、
９．再び窒化チタンをスパッタ法で堆積して窒化チタン膜３１を形成し、
１０．プレート電極３７用と配線２１用を兼ねたフォトリソグラフィにより露光及び現像を行ない、
１１．ドライエッチングにより、最上層３２のキャパシタのストレージノード２７用の接続プラグ２５部分に穴を開けながら、０．３μｍ×０．５μｍの寸法の下部プレート電極３７と、周辺回路の配線２１を形成した。その後の工程は実施例１の製造とほぼ同じである。工程の内容で異なる点は、キャパシタに用いる誘電体の膜材料とキャパシタ形状（フォトリソグラフィ、ドライエッチングの適用箇所が異なる）である。工程数は、同じである。
【００４５】
上述のキャパシタ面積は、上下合わせて０．５０μｍ2で、酸化珪素膜厚換算で０．５ｎｍのチタン酸鉛を用いているため、キャパシタ容量は、２２ｆＦである。この容量は、２５６Ｍｂitに必要なキャパシタ容量である。実施例１に示した例と比較すると、５工程増えるが、従来法よりは少ない。これは、キャパシタ金属層の１部を配線層構造と一致させて同時に形成しているためである。また、誘電率が高い膜を用いたため、キャパシタの構造を簡易なプレーナ型にすることができた。以上により、工程数を増やすことなく、簡便で量産には最適なスパッタ法を用いて、簡易なプレーナ型の二層のキャパシタで容量を満たすことが可能となった。また、最上層３２のキャパシタと周辺回路の配線２６の高さがほぼ等しく、段差が殆どないため、最終保護膜を平坦に形成することがでた。
【００４６】
＜実施例５＞
ＤＲＡＭの第５の例を実施した。図８にその構造を示す。実施例４と相違する点は、補助のキャパシタを省略した点と、プレート電極３４をメモリセル部の全面に形成した点にある。これにより、実施例２の場合と同様に、環境障害に対する耐性が向上する。その他に、最上層３２に形成する絶縁膜を容易に形成することが可能となる効果がある。実施例４のように、プレート電極を各メモリセルにごとに分けて加工することができるが、プレート電極は、定電圧供給を受けるものであるので個々に分けず、共通化することが可能である。分けて加工した場合に実施する、空いたスペースへの絶縁膜充填を省略することができる。
【００４７】
＜実施例６＞
ＤＲＡＭの第６の例を実施した。図９にその構造を示す。実施例１と相違する点は、補助キャパシタを採用して、同キャパシタを最上層３２の直下に形成し、上下のキャパシタを接続プラグで連結した点、及び補助キャパシタのプレート電極３７を、同層に位置している周辺回路の配線２１と同一マスクを用い、同時に形成した点である。本構造は、キャパシタ形成以前の第２層目の配線層１８までは、実施例１と同じ製造方法によって形成するので説明を省略する。
【００４８】
補助キャパシタの製造工程を図１０を用いて以下に説明する。
１．補助キャパシタのストレージノード（ＳＮ）用にタングステンをスパッタ法で厚さ０．５μｍに堆積し、
２．フォトリソグラフィにより露光及び現像処理を行ない、
３．ドライエッチングにより、接続プラグ２０の上に０．３μｍ×０．３μｍの寸法の下部ストレージノード４０を形成した。
４．ＣＶＤ法で、五酸化タンタル膜４１を堆積させ、
５．フォトリソグラフィにより露光及び現像処理を行ない、
６．ドライエッチングにより、必要部以外を除去した。
７．下部プレート電極３７及び配線２１の材料となる窒化チタンをスパッタ法で堆積し（図７下部の拡大図を合わせて参照）て窒化チタン膜４２を形成し、
８．アルミニウムをスパッタ法で堆積して、アルミニウム膜４３を形成し、
９．再び窒化チタンをスパッタ法で堆積して窒化チタン膜４４を形成し、
１０．その上に化学的機械的研磨を施す。研磨は、ストレージノード４０が露出するまで行なう。これにより、ストレージノード４０の側壁にある五酸化タンタル膜４１を同ストレージノードとプレート電極３７で挟んだ筒状のキャパシタが形成される。
１１．プレート電極３７用と配線２１用を兼ねたフォトリソグラフィにより露光及び現像処理を行ない、
１２．ドライエッチングにより、キャパシタの電極３７と周辺回路の配線２１が分離される。この後の工程は実施例１の製造工程とほぼ同じである。異なる点は、キャパシタ寸法を変えた点であり、工程数は同じである。
【００４９】
上部のキャパシタ寸法は０．３μｍ×０．３μｍ、ストレージノードの高さは０．５μｍとした。従って、上下二層の並列結合のキャパシタ面積は、合わせて１．４４μｍ2で、酸化珪素膜厚換算で１．６ｎｍの五酸化タンタル膜を用いているため、キャパシタ容量は、２０ｆＦである。この容量は、1Ｇｂitに必要なキャパシタ容量である。
【００５０】
実施例１に示した例と比較すると６工程増えるが、従来法よりは少ない。これは、キャパシタ層の１部を配線層構造と一致させ同時に形成しているためである。このように、誘電率が中程度の誘電膜を用いても、キャパシタ層の１部を配線層構造と一致させて同時に形成する方法を取ることにより、従来で問題となっていた段差障害を回避することができる。更に、工程数を増やすことなく、簡易な二層のキャパシタによる1ＧｂitＤＲＡＭを製造することが可能となる。
【００５１】
＜実施例７＞
ＤＲＡＭの第７の例を実施した。図１１にその構造を示す。実施例６と相違する点は、最上層３２のプレート電極３４の凸部を化学的機械的研磨法で削った点にある。こうすることで、最上層３２の段差がなくなり、その上に新たなキャパシタを形成して同キャパシタと最上層３２のキャパシタとの連結が可能となる。その場合、新たなキャパシタの形成される層が最上層になる。
【００５２】
最上層３２の上に更にキャパシタを形成して新たな最上層配線層５８を形成した例を図１２に示す。配線層３２のプレート電極３４の凸部をストレージノード２７が露出するまで削り、ストレージノード２７の側面に高さ方向に形成された誘電体膜をプレート電極３４で挟んだ構造のキャパシタをした。最上層配線層５８のキャパシタは、実施例１の最上層３２のキャパシタと同じ形成した。
【００５３】
なお、配線層３２の上にキャパシタ追加の必要がない場合は、プレート電極３４の凸部の研磨の後に最終パッシベーション膜を形成する。この場合、平坦にしてから最終パッシベーション膜を被覆するために、凸部を有したまま被覆する場合に比較して、パッシベーション性（保護特性）が向上する。
【００５４】
＜実施例８＞
ＤＲＡＭと論理回路を混在させた半導体集積回路装置の例を実施した。図１３は、同装置の一部分を示したもので、二つのメモリセルと論理回路を構成するＭＯＳトランジスタ１個の部分を示す。その断面構造は、図１に示したのとほぼ同じで、中央及び左側がメモリセル、右側が論理回路である。図１との相違点は論理回路のＭＯＳトランジスタ７の拡散層４，５から最上層の配線２６に繋がる接続が設けられていることである。なお、メモリセルの上面から見た構造は前掲の図２と同一である。本実施例においても、２５６Ｍｂitのメモリ容量を実施し、キャパシタ投影面のｘ，ｙ（図２参照）をそれぞれ０．８５μｍ，０．６５μｍとした。
【００５５】
製造工程は、実施例１とほぼ同一であり、各配線層において、接続プラグや配線がメモリセルと論理回路で同一の材料、構造で同時に形成される。なお、本実施例では、特に、各拡散層から接合を取る所に接触抵抗低減のために、タングステン膜４５を積み上げた。そのほか、工程の内容の相違点は、接続プラグや配線の形状と数が異なる程度であるので、重複を避けるために本実施例の製造工程についての記述を省略する。
【００５６】
なお、本発明を図２３に示した従来法（図２２の引用例から類推した例）と比較すると、製造工程数は、実施例１の場合と同様に、従来法では２０に対して、本発明は１１と低減した（従来法の工程は、実施例１の項で説明したのとほぼ同じであるので説明を省略する）。そのほか得られた全般的な特徴も、実施例１で述べた１）、２）、３）と同様である。
【００５７】
上述の例では、ＤＲＡＭに論理回路が混在した例を示したが、もちろん、論理回路のほか、ＳＲＡＭ（Static Random Access Memory）やフラシュメモリ（不揮発性メモリ）を混在させた半導体集積回路装置でも同様の効果を得ることができる。
【００５８】
＜実施例９＞
ＤＲＡＭと論理回路を混在させた半導体集積回路装置の第２の例を実施した。図１４にその構造を示す。実施例８と相違する点は、キャパシタの誘電体膜を五酸化タンタルから、より誘電率の高い、ジルコニウムを含有させたチタン酸鉛(ＰＺＴ)に変えて、キャパシタ構造をプレーナ型(平坦型）にした点、及びキャパシタのプレート電極を周辺回路部までほぼ全面を被覆した点にある。本構造は、キャパシタ形成以前の第３層目の配線層２４形成までは、実施例８と同じ製造方法によって形成され、第４層目のキャパシタは、実施例２とほぼ同様の製造方法によって形成される。
【００５９】
相違点は、プレート電極の形成の際に、マスクのパターンを変えて、論理回路に独立のプレート電極（電源電圧Ｖccが供給される）を形成した点にあるが、キャパシタのプレート電極と論理回路のプレート電極は、同時に形成される。そのほかについては、実施例２と同じであるので説明を省略する。
【００６０】
また、放射線に関しても、実施例２の場合と同様、高い耐性を得ることができた。
【００６１】
＜実施例１０＞
ＤＲＡＭと論理回路を混在させた半導体集積回路装置の第３の例を実施した。図１５にその構造を示す。実施例９と相違する点は、キャパシタの誘電体膜を有機金属ＣＶＤ法によるチタン酸鉛(実効膜厚０．３６μｍ）から、より簡便なスパッタ法で形成したチタン酸鉛(実効膜厚０．５０μｍ)に換えて、キャパシタ構造を二段のプレーナ型にした点にある。そのため、プレート電極（ＰＬ）を上、下の二段（３５，３４）にし、その間にストレージノード（ＳＮ）２７を配置した。本構造は、キャパシタ形成以前の第３層目の配線層２４形成までは、実施例８と同じ製造方法によって形成され、第４層目３２のキャパシタは、実施例３と同じ製造方法によって形成されるので説明を省略する。
【００６２】
本実施例も実施例３の場合と同様、工程数を増やすことなく、簡易なプレーナ型の二段キャパシタを実現することができた。なお、本実施例においてもプレート電極を二段のストレージノードで挟む構造を採用することが可能である。
【００６３】
＜実施例１１＞
ＤＲＡＭと論理回路を混在させた半導体集積回路装置の第４の例を実施した。図１６にその構造を示した。実施例１０と相違する点は、補助のキャパシタを最上層３２の直下の配線層２４に形成し、主及び補助キャパシタともプレーナ型とし、両キャパシタを接続プラグで連結した点、及び両キャパシタのプレート電極３４，３７を、同層に位置している論理回路の各配線２６，２１とそれぞれ同一マスクを用い、同時に形成した点、更に、論理回路にローカル配線４６を施した点にある。ローカル配線４６は、トランジスタ７上のタングステン膜４５の所定の部分にチタンシリサイド（ＴiＳi2）によって形成した。
【００６４】
本構造は、キャパシタ形成以前の第２層目の配線層１８形成までは、ローカル配線４６の形成のほかは実施例８と同じ製造方法によって形成されるとともに、第３層目２４，第４層目３２のキャパシタは、実施例４とほぼ同じ製造方法によって形成されるので説明を省略する。
【００６５】
実施例４の場合と同様、工程数の増加を招くことなく、簡易なプレーナ型の二層のキャパシタを実現することができた、
＜実施例１２＞
ＤＲＡＭと論理回路を混在させた半導体集積回路装置の第５の例を実施した。図１７にその構造を示す。実施例８と相違する点は、補助キャパシタを採用して同キャパシタを最上層の直下に形成し、上下のキャパシタを接続プラグで連結した点、及び補助キャパシタのプレート電極３７を、同層に位置している論理回路の配線２１と同一マスクを用い、同時に形成した点にある。本構造は、キャパシタ形成以前の第２層目の配線層１８までは、実施例８と同じ製造方法によって形成され、第３層目２４，第４層目３２のキャパシタは、実施例６ほぼ同じ製造方法によって形成されるので説明を省略する。
【００６６】
実施例６の場合と同様、工程数を増やすことなく、簡易な二層のキャパシタによる1ＧｂitＤＲＡＭを有した論理回路混在の装置を製造することが可能となった。
【００６７】
＜実施例１３＞
ＤＲＡＭと論理回路を混在させた半導体集積回路装置の第６の例を実施した。図１８にその構造を示す。実施例１２と相違する点は、最上層３２のプレート電極３４の凸部を化学的機械的研磨法で削った点にある。こうすることで、最上層３２の段差がなくなり、その上に新たなキャパシタを形成して同キャパシタと最上層３２のキャパシタとの連結が可能となる。その場合、新たなキャパシタの形成される層が最上層になる。
【００６８】
最上層３２の上に更にキャパシタを形成して新たな最上層配線層５８を形成した例を図１９に示す。配線層３２のプレート電極３４の凸部をストレージノード２７が露出するまで削り、ストレージノード２７の側面に高さ方向に形成された誘電体膜をプレート電極３４で挟んだ構造のキャパシタを形成した。最上層配線層５８のキャパシタは、実施例８の最上層３２のキャパシタと同じ手順で形成した。
【００６９】
なお、配線層３２の上にキャパシタ追加の必要がない場合は、プレート電極３４の凸部の研磨の後に最終パッシベーション膜を形成する。この場合、平坦にしてから最終パッシベーション膜を被覆するために、凸部を有したまま被覆する場合に比較して、パッシベーション性（保護特性）が向上する。
【００７０】
＜実施例１４＞
ＤＲＡＭと論理回路を混在させた半導体集積回路装置の第７の例を実施した。図２０にその構造を示した。実施例８と相違する点は、最上層３２においてストレージノード２７と配線２６を同時に共通に形成し、その後にプレート電極３４を形成したした点にある（実施例８では、ストレージノード２７を先に個別に形成し、その後にプレート電極３４と配線２６を同時に共通に形成していた）。
【００７１】
キャパシタを以下の手順で形成した。
１．下層の配線層１２，１８，２４の形成法と同じ手順で、まず、窒化チタン膜を形成し、
２．その上に、アルミニウム膜を形成し、
３．更にその上に、タングステン膜５１を形成し、
４．フォトリソグラフィにより露光と現像を行なった。その際、段差が生じる下記のプレート電極３４上の絶縁膜に後で接続穴を開けることがないので、焦点を配線層２４の平坦化絶縁膜上に合わせるだけで良い。
５．ドライエッチングにより、配線(Ｗ/Ａl/ＴiＮ積層構造)を形成した。そのとき、接続プラグ２５上の配線は、ストレージノード(ＳＮ)２７となる。即ち、キャパシタのストレージノード２７と論理回路の配線２６は、同一マスクを用いて同時に形成される。
６．タングステンを堆積させ、
７．エッチバックした（エッチング速度がほぼ同じフォトレジストを塗布してから、全面をエッチングしてタングステン膜５１の凸部を削った）。これによりキャシパタのストレージノード２７にタングステンのサイドウォール（側壁）５２を形成し、ストレージノード２７表面をタングステンで被覆した。タングステンを用いたのは、キャパシタの誘電体膜と良好な接触を保ち、信頼性を向上させることを目的にした。従って、サイドウォール５２とストレージノード２７上部んお材料はタングステンに限定することなく、信頼性が確保可能な他の材料を採用することができる。なお、用いる誘電体膜によってそれに適した材料を選択して使用した。
８．五酸化タンタルを形成し、
９．フォトリソグラフィにより露光及び現像を行なった。その際、焦点は、平坦化した配線層２４の絶縁膜上に合わせるだけで良い。
１０．ドライエッチングにより、必要部以外を除去した。
１１．窒化チタン膜を形成し、
１２．ドライエッチングにより、必要部以外を除去し、プレート電極（ＰＬ）３４を形成した。
【００７２】
実施例８に比較して、１工程増えているが、ストレージノード２７上部端部の曲率は、先の例より小さく、電界集中が緩和されるのでキャパシタの信頼性を向上させることができる。また、最終パッシベーション膜を堆積させる際、凹部が少し傾斜している（準テーパ化している）ため、パッシベーション膜の埋込性を向上させることが可能である。
【００７３】
＜実施例１５＞
ＤＲＡＭと論理回路を混在させた半導体集積回路装置の第８の例を実施した。図２１にその構造を示した。実施例８と相違する点は、最上層３４においてストレージノード２７と配線２６を同時に共通に形成し、その後にプレート電極３４を形成したした点にある。
【００７４】
キャパシタを以下の手順で形成した。
１．下層の配線層１２，１８，２４の形成法と同じ手順で、まず、窒化チタン膜を形成し、
２．その上に、アルミニウム膜を形成し、
３．フォトリソグラフィにより露光と現像を行ない、
４．ドライエッチングにより、配線（Ａl/ＴiＮ積層構造）を形成した。そのとき、接続プラグ２５上の配線は、ストレージノード（ＳＮ）２７となる。
５．タングステンを選択ＣＶＤ法により形成して、タングステン膜５１で被覆されたストレージノード２７及び配線２６とし、以降の工程を実施例１４の工程８〜１２と同一とした。
【００７５】
実施例１４との相違点は、ストレージノード２７及び配線２６の被覆膜の形成方法にあり、本実施例では、実施例１４の工程数の低減が可能である。
【００７６】
【発明の効果】
本発明によれば、ＤＲＡＭの装置においてメモリセルのキャパシタを最上層に形成することによてメモリセルと周辺回路の段差を解消することができる。そのため、段差によって発生していた露光不良や導通不良の問題を回避することが可能となる。また、キャパシタの投影面用にメモリセルの投影面のほぼ全面を利用することが可能となってキャパシタの投影面が広がるので、工程数を低減した簡単な構造で所望の容量値を得ることができる。更に、キャパシタのプレート電極又はストレージノードのいずれかと周辺回路の配線とを同時に共通に形成することによって、工程数の低減が可能となる。これらの工程数の低減によって、製造歩留まりの向上と低コストを実現することができる。
【００７７】
以上の効果は、ＤＲＡＭと論理回路を混在させた装置においても同様に得ることが可能であり、同装置を低コストで供給することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体集積回路装置及び当該装置の製造方法の第１に実施例を説明するための断面構造図。
【図２】図１に示した装置の平面分解構造を説明するための平面図。
【図３】本発明の第２の実施例を説明するための断面構造図。
【図４】キャパシタのプレート電極の被覆率とα線による不良発生率との関係を示す曲線図。
【図５】本発明の第３の実施例を説明するための断面構造図。
【図６】第３の実施例の補助キャパシタの製造工程を説明するための工程図。
【図７】本発明の第４の実施例を説明するための断面構造図。
【図８】本発明の第５の実施例を説明するための断面構造図。
【図９】本発明の第６の実施例を説明するための断面構造図。
【図１０】第６の実施例の補助キャパシタの製造工程を説明するための工程図。
【図１１】本発明の第７の実施例を説明するための断面構造図。
【図１２】本発明の第７の実施例を説明するための断面構造図。
【図１３】本発明の第８の実施例を説明するための断面構造図。
【図１４】本発明の第９の実施例を説明するための断面構造図。
【図１５】本発明の第１０の実施例を説明するための断面構造図。
【図１６】本発明の第１１の実施例を説明するための断面構造図。
【図１７】本発明の第１２の実施例を説明するための断面構造図。
【図１８】本発明の第１３の実施例を説明するための断面構造図。
【図１９】本発明の第１３の実施例を説明するための断面構造図。
【図２０】本発明の第１４の実施例を説明するための断面構造図。
【図２１】本発明の第１５の実施例を説明するための断面構造図。
【図２２】従来の半導体集積回路装置及び当該装置の製造方法の例を説明するための断面構造図。
【図２３】従来の別の例を説明するための断面構造図。
【符号の説明】
１…Ｐ型シリコン基板
２…フィールド酸化膜
３…ゲート電極
４，５…拡散層
６，７…ＭＯＳトランジスタ
８…パッシベーション層
１２，１８，３２…金属配線層
９，９’，１３，１４，１９，２０，２５…接続プラグ
１０，１１’，１７，２３…パッド
１０’…ビット線（ＢＬ）
１１，１５，１６，２１，２２，２６…配線
２７…ストレージノード（ＳＮ）
２８…誘電体膜
２９，３１…窒化チタン膜
３０…アルミニウム膜
３４…プレート電極（ＰＬ）
ＳＡ…メモリセルサイズ
ＣＡ…キャパシタサイズ
【発明の属する技術分野】
本発明は、ＤＲＡＭ（Dynamic Random Access Memory）を備えた半導体集積回路装置及び当該装置の製造方法、特に大規模集積回路をもって構成する場合に適用して好適な半導体集積回路装置及び当該装置の製造方法に関する。
【０００２】
【従来の技術】
半導体集積回路装置のなかでも、ＤＲＡＭの集積化の進展は著しい。また、ＤＲＡＭに論理回路を混在させた高機能の集積回路装置の実用化が進んでいる。ＤＲＡＭは、半導体基板上に行及び列のマトリックス状に配列した複数のメモリセルによって構成される。同メモリセルは、情報を記憶するための電荷蓄積用キャパシタと、キャパシタへの電荷の入出力を制御するＭＯＳ型電界効果トランジスタ（以下「ＭＯＳトランジスタ」という）とからなる。
【０００３】
キャパシタは、誘電体膜を二つの電極膜で挟んだ構造をなし、ＭＯＳトランジスタは、ゲート電極と二つの拡散層（ドレイン領域及びソース領域）からなる。キャパシタの一方の電極膜は、ＭＯＳトランジスタの一方の拡散層に接続され、キャパシタの他方の電極膜は、定電圧電源に接続される。ゲート電極に与えられる電圧によってＭＯＳトランジスタの導通、非導通が制御され、導通時に他方の拡散層から電荷がキャパシタに供給されて書込が行なわれ、別の導通時にキャパシタに蓄積された電荷が同他方の拡散層から取り出される。
【０００４】
このようなメモリセルの複数個からなるＤＲＡＭは、ゲート電極の相互間を行ごとに個別のワード線によって接続し、他方の拡散層の相互間を列ごとに個別のビット線によって接続することにより構成される。また、ＤＲＡＭにおいてメモリセルを制御するための周辺回路が設けられる。ワード線、ビット線やメモリセルの内部配線のほか、メモリセルと周辺回路の間の配線が金属配線層によって形成される。ＤＲＡＭの容量が大きくなるに伴い、配線層の層数が増大する。キャパシタは、そのような複数の配線層の中間の層の内部に形成されている。
【０００５】
ＤＲＡＭの記憶容量を大きくして高集積化するに伴い、各部が微小になり、キャパシタについては、その投影面積(集積回路の上面から見た面積)が減少する。一方、キャパシタは、ある程度の容量値を確保する必要があるため、誘電率の高い材料を採用したり、誘電体層を薄くするほか、キャパシタの実質面積を増やすことが行なわれる。前二者には限界があるため、投影面積を増やさずに実質面積を増やす様々な工夫がなされている。面積増大のため、キャパシタを配置する配線層の厚さを増やして、キャパシタを高さ方向を利用して形成することが多く行なわれている。その例として、クラウン構造（筒状構造）やフィン構造のほか、多層型等がある。
【０００６】
しかし、キャパシタが形成されるキャパシタ層の厚さが増大するために、メモリセル部とキャパシタがない周辺回路との間で段差が生じることが避けられない〔例えば日経ＢＰ社発行誌「日経マイクロデバイス」第１１７号第４２頁〜第４４頁（１９９５年３月）参照〕。段差を有する構造の一般的な例を図２２に示した。同例は、メモリセルのＭＯＳトランジスタ６と周辺回路のトランジスタ７からなる。両者のゲート電極３が形成されるパッシベーション層８の上に４層の配線層１２，１８，２４，３２が形成されている。
【０００７】
キャパシタが２層目１８にクラウン構造で形成されている。同キャパシタは、同図下の拡大図に示したように、誘電体膜２８を下側の金属膜（以下「ストレージノード（ＳＮ）」という）２７と上側の金属膜（以下「プレート電極（ＰＬ）」という）３４で挟んで形成される。なお、ストレージノード２７は、プラグ９，１４及びパッド１０を介してＭＯＳトランジスタ６の拡散層４に接続され、プレート電極３４は、２層目１８、３層目２４のプラグと３層目のパッドを介して４層目３２の定電圧供給の配線６２に接続されている。
【０００８】
以上の従来例では、キャパシタがクラウン構造で高さが必要になるため、メモリセル領域と周辺回路領域に段差がある。段差がある程度以上に大きくなると、その後のリソグラフィ処理の際に、所定形状の配線パターンを形成することが困難になるという問題点があった。その原因は、露光装置の焦点深度にある。段差が焦点深度の許容範囲を越える場合、段差がある部分では焦点がずれて光量が落ち、露光不足を招いて所定の形状が形成されない。特に、段差が１μｍを越えるとその問題が顕著になる。
【０００９】
これを防ぐために、全面に犠牲膜を形成し、同膜をエッチング又は研磨して段差量を低減する方法が採用される場合がある。しかし、その場合に工程数が増加する問題のほか、接続穴を形成した場合に、金属膜に至る深さが段差がある部分と無い部分とで異なるため、エッチングの過剰領域と不足領域の両方が発生する問題がある。特に穴が深い部分では、エッチング不足や、導電材の充填不良による配線の導通不良が発生するという問題が避けられない。段差の問題は、ＤＲＡＭと論理回路を混在させた半導体集積回路装置についても当然同様に発生する。
【００１０】
次に、キャパシタは、前記したように、微細化に伴って構造が複雑化しているが、そのために、工程数の増大を招き、製造コストを増大させる主原因になるという問題点があった。加えて、キャパシタが配置される層でキャパシタと周辺回路の配線や論理回路の配線とがそれぞれ別の工程を使って形成されるので、それぞれが単独で形成されるよりも工程数が著しく増大するという問題点があった。工程数の増加は、歩留まりの低下を招く。
【００１１】
なお、放射線（α線）等によるソフトエラーへの対策として、チップを有機系放射線保護膜で塗布する（１９８９年１月日経ＢＰ社発行徳山巍他著「ＶＬＳＩ製造技術」第２５頁参照）ほか、ホットキャリアストレス電圧をチップに印加する等の方法がある。前者では、コーテイングのための工程が別に必要になり、後者では、電圧を印加する電極の形成のために製造工程が増えるとともに、印加した後の電荷移動や放電等の経時変化によりその効果が減少する問題点があった。また、両者とも誘導雑音等の他の環境障害には効果がない。
【００１２】
【発明が解決しようとする課題】
本発明の第１の目的は、工程数の増加を招くことなく段差の問題を回避することができる新規のメモリセル構造を提供することにある。
【００１３】
また、本発明の第２の目的は、同一基板内の製造工程の共通部分を増大させる装置構造を提供することにある。
【００１４】
更に、本発明の第３の目的は、工程数を増加せずに環境障害への対策を施すことが可能な装置構造を提供することにある。
【００１５】
【課題を解決するための手段】
本発明の前記課題は、キャパシタを複数の金属配線層の最上層に形成したメモリセル構造によって効果的に解決することができる。最上層以外の各々の配線層の厚さがほぼ同一になって、メモリセル部と周辺回路の配線を同時に共通に加工することが可能になるほか、最上層においては接続穴の加工がないので段差があってもキャパシタのプレート電極と周辺回路の配線を同時に共通に加工することが可能になるからである。製造工程の共通化は、ＤＲＡＭと論理回路を混在させた装置においても同様に実現することができる。
【００１６】
また、メモリセル部では、キャパシタを最終配線工程以降に形成するため、配線層間の接続穴のレイアウトを考慮する必要がなく、メモリセルのほぼ全平面を利用してキャパシタを形成することが可能になる。そのような利用によってキャパシタ面積が増加するため、キャパシタとして、誘電体層を平面状のストレージノードとプレート電極の２層で挟んだ単純な構造（プレーナ型）を採用することができる。
【００１７】
更に、プレート電極は、全キャパシタに共通の定電圧供給用になるので、メモリセル部のほか周辺回路を含めてチップのほぼ全面を同電極で被うことが可能となる。一方、プレート電極は金属で形成されるので、同電極によって放射線やノイズとなる外来電磁波等が遮断され、チップ全体が保護される。以上によって、工程数を増加せずに環境障害への対策を施すことが可能となる。また、ＤＲＡＭと論理回路を混在させた装置でも、論理回路の最上層に電源供給用のプレート電極を設け、同電極を論理回路の全面を被うことによって論理回路の環境障害の耐性向上が達成される。
【００１８】
なお、前記キャパシタの単体で容量が不足する場合には、最上層の下の配線層に補助のキャパシタを形成することが望ましい。補助キャパシタの高さを周辺回路及び論理回路の配線とほぼ同じ高さとすることによって、段差の問題が回避される。そのような補助キャパシタは、後で詳述するが、平面状の構造やストレージノード及びプレート電極の側面利用の構造によって実現することができる。
【００１９】
【実施例】
以下、本発明に係る半導体集積回路装置及び当該装置の製造方法を図面に示した幾つかの実施例を参照して更に詳細に説明する。なお、図１〜図２３における同一の記号は、同一物又は類似物を表示するものとする。
【００２０】
＜実施例１＞
図１に二つのメモリセルと周辺回路の一部の断面構造を示す。同図において、１はＰ型シリコン基板、２はフィールド酸化膜、３はゲート電極、４，５は、拡散層、６は、メモリセル部を構成するトランジスタ、７は、周辺回路を構成するＭＯＳトランジスタ、８は、各ＭＯＳトランジスタを保護するためのパッシベーション絶縁層、１２，１８，２４，３２は、それぞれ、第１、第２、第３、第４の金属配線層、９，１４，２０，２５は、メモリセル部の層間接続用のプラグ、１０，１７，２３は、メモリセル部の接続用パッド、１０’はビット線（ＢＬ）、１５，２２は、メモリセル部の配線、９’，１３，１９は、周辺回路の相互接続用のプラグ、１１’は周辺回路の接続用パッド、１１，１６，２１、２６は周辺回路の配線、２７は、キャパシタのストレージノード（ＳＮ）、３４は、キャパシタのプレート電極（ＰＬ）を示す。
【００２１】
図２にメモリセル部の上面図（分解図）を示す。一つのメモリセルが面ＳＡで囲った部分に形成され、キャパシタが投影面ＣＡの範囲に形成される。同図に、ワード線ＷＬを列方向に３線、ビット線ＢＬを行方向に１線を示し、ストレージノード（ＳＮ）接続部を２か所、ビット線（ＢＬ）接続部を１か所示した。本実施例では、ＤＲＡＭのメモリ容量を２５６Ｍｂitとし、キャパシタがなす投影面の大きさｘ，ｙをそれぞれ０．８５μｍ，０．６５μｍとした。
【００２２】
次に、図１を用いてメモリセルの形成方法について述べる。まず、Ｐ型シリコン基板１に選択酸化法によりフィールド酸化膜２を形成し、所定の場所にゲート電極３及び拡散層４、５からなるトランジスタ６と隣接するトランジスタ７を形成した。トランジスタ６及びトランジスタ７の間にフィールド酸化膜２が配置される。次に、基板１の全面に絶縁膜（燐と硼素を含有させた酸化珪素膜）を形成し、熱処理を施してリフロー（粘性流動）を呈する形状を作った。これにより、トランジスタ郡６，７と、フィールド酸化膜２に基づく段差が軽減される。更に、段差をの軽減を進めるために、化学的機械的研磨を施した。以上により、平坦化したパッシベーション絶縁層８を形成した。
【００２３】
続いて同絶縁層に接続穴を開け、ビット線（ＢＬ）１０’への接続プラグ９及びストレージノード（ＳＮ）２７へ連結のための接続プラグ９、及び周辺回路配線１６，２１へ連結のための接続プラグ９’(両プラグの主材質はタングステンを使用したが、ポリシリコンの使用が可能である)を形成した。次に、ビット線１０’、ストレージノード２７への連結のためのパッド１０及び配線１６，２１へのパッド１１’と配線１１を形成した。このとき、ビット線１０’、パッド１０，１１’及び配線１１は、ＴiＮ／Ａl／ＴiＮ積層の同一構造で同時に形成した。この第１の金属配線層１２のパッド及び配線を形成後、続いて、プラズマＣＶＤ法（Chemical Vapor Deposition）により絶縁膜〔主材質は二酸化珪素（ＳiＯ2)〕を全面に形成し、さらに、化学的機械的研磨を施して同絶縁膜を平坦化した。
【００２４】
続いて、同絶縁膜に接続穴を開けて、パッド１７への接続プラグ１４及び配線１６への接続プラグ１３(両プラグの主材質はタングステン)を形成した。次に、第２層目の金属配線層１８の配線１５，１６と、パッド１７を形成してから、前述したのと同じ方法により、第２層目の平坦化絶縁膜を形成した。
【００２５】
続いて、同絶縁膜に接続穴を開けて配線２１への接続プラグ１９、パッド２３ヘの接続プラグ２０を形成した。次に、第３層目の金属配線層２４の配線２１，２２及びパッド２３を形成してから、前記と同じ手順で、第３層目２４の平坦化絶縁膜を形成した。その後、ストレージノード２７への接続プラグ２５を形成した。
【００２６】
次に、キャパシタを以下の手順で形成して配線層の最上層３２を形成した。
１．タングステン（Ｗ）をスパッタ法（他にＣＶＤ法が可能である）で厚さ０．５０μｍに成膜し、
２．フォトリソグラフィにより露光、現像を行ない、
３．ドライエッチングにより、接続プラグ２５上に０．７μｍ×０．５μｍの寸法のストレージノード２７を形成した。この寸法により、ストレージノード２７は、隣接するストレージノードと０．３μｍ離れる。
４．五酸化タンタル(Ｔa2Ｏ5)をＣＶＤ法で成膜し、
５．フォトリソグラフィにより露光、現像を行なった。この際のフォトリソグラフィでは、焦点を配線層２４の平坦化絶縁膜上の五酸化タンタル膜に合わせるだけで良い。
６．ドライエッチングにより、必要部以外を除去し、図１下部の拡大図に示したキャパシタの誘電体膜となる五酸化タンタル膜２８を形成した。
７．下層の配線層８，１２，１８，２４の形成法と同じ手順で、窒化チタン(ＴiＮ)膜２９を形成し、
８．その上にアルミニウム(Ａl)膜３０を形成し、
９．その上に再び窒化チタン膜３１を形成した。
１０．フォトリソグラフィにより露光、現像を行なった。この際のフォトリソグラフィでも、段差上の配線材に、後に接続穴を開けることがないので、焦点を窒化チタン膜３１の上に合わせるだけで良い。
１１．ドライエッチングにより、ＴiＮ/Ａl/ＴiＮ積層構造の配線を形成した。
【００２７】
ただし、ストレージノード２７上の配線はプレート電極（ＰＬ）３４となり、周辺回路上では配線２６になる。即ち、キャパシタのプレート電極３４と周辺回路の配線２６は、同一マスクを用いて同時に形成される。なお、同プレート電極３４に対して電源電圧Ｖccの１／２の定電圧が供給される。上述のキャパシタ面積は、１．５５μｍ2で、酸化珪素膜厚換算で１．６ｎｍの五酸化タンタルを用いているため、キャパシタ容量は２２ｆＦ（フェムトファラド）である。この容量は、２５６Ｍｂitに必要なキャパシタ容量と一致している。
【００２８】
工程数は以上の１１である。これに対して、図２２に示した従来例は、２０工程を必要としている。これは、キャパシタに複雑な工程が必要になることと、配線２６の形成のためにキャパシタ形成後に別の工程が必要になるためである（従来例の工程の詳細を纏めて後述する）。
【００２９】
本発明の特徴を従来技術と比較してまとめて以下に記す。
１）キャパシタを最上層で形成したため、メモリセルと周辺回路の配線層を同一平面上で形成できる。そのため、リソグラフィ時に段差障害が生じない。
２）キャパシタを最上方で形成したため、メモリセル面一杯をキャパシタ領域として利用できる。そのため、簡易なキャパシタ構造で容量を確保することが可能になるとともに、その工程数を低減化することができる。また、プレート電極３４への接続穴形成がないので、リソグラフィ時に段差障害が起きない。
【００３０】
３）キャパシタのプレート電極３４を周辺回路の配線２６と同時に形成するので工程数の低減が可能となる。
【００３１】
上述の特徴は、２５６ＭｂitのＤＲＡＭについてであるが、当然６４ＭｂitのＤＲＡＭに対しても、また、１Ｇｂit以降のＤＲＡＭに対しても同じ特徴を得ることができる。
【００３２】
以下に、図２２に示した従来例のキャパシタ製造工程及び同キャパシタを配置した配線層１８の製造工程を記す。なお、ＤＲＡＭの記憶容量は本実施例と同じく２５６Ｍｂitである。
【００３３】
１．タングステンをＣＶＤ法で厚さ０．２μｍに堆積し、
２．フォトリソグラフィにより露光及び現像を行ない、
３．.ドライエッチングにより、ストレ−ジノ−ド２７の下部電極を形成した。
次に、ストレ−ジノ−ド２７の側面電極を形成するために、
４．厚さ０．３μｍの二酸化珪素膜を堆積させ、
５．フォトリソグラフィにより露光及び現像を行ない、
６．ドライエッチングにより０．４μｍ×０．４μｍ寸法の柱状の二酸化珪素膜のブロックを形成する。この上に、
７．タングステン膜をＣＶＤ法で形成し、
８．エッチバックにより、二酸化珪素ブロック側壁にサイド電極を形成し、
９．二酸化珪素膜を除去する。
１０．五酸化タンタルをＣＶＤ法を用いて堆積し、
１１．フォトリソグラフィにより露光及び現像を行ない、
１２．ドライエッチングにより必要部分の五酸化タンタル膜以外を除去しての誘電体膜２８を形成し、
１３．厚さ０．１μｍの窒化チタン膜を全面に堆積し、
１４．プレート電極３４の引出部をフォトリソグラフィによりレジストで被い、１５．エッチバックを施すことでプレート電極３４を形成し、接続プラグ１４上に０．５μｍ×０．５μｍ寸法のキャパシタを形成する。
１６．その後、周辺回路の配線１６を形成するために窒化チタン膜を堆積し、
１７．アルミニウム膜を堆積し、
１８．窒化チタン膜を堆積し、
１９．フォトリソグラフィにより露光及び現像を行ない、
２０．ドライエッチングにより、ＴiＮ／Ａl／ＴiＮ積層構造の配線１６を形成する。以上のように、周辺回路の配線形成終了までに２０工程必要である。
【００３４】
＜実施例２＞
ＤＲＡＭの第２の例を実施した。図３にその構造を示す。実施例１と相違する点は、キャパシタの誘電体膜を五酸化タンタルから、より誘電率の高い、ジルコニウムを含有させたチタン酸鉛(ＰＺＴ)に変えて、キャパシタ構造を側面を利用ない単純なプレーナ型にした点、及びキャパシタのプレート電極を周辺回路部までほぼ全面を被覆した点にある。本構造は、キャパシタ形成以前の第３層目の配線層２４形成までは、実施例１と同じ製造方法によって形成するので説明を省略する。
【００３５】
キャパシタの製造工程は、以下の通りである。
１．白金(Ｐt)をスパッタ法で厚さ０．１μｍに堆積し、
２．フォトリソグラフィより露光、現像を行ない、
３．ドライエッチングにより、接続プラグ２５上に０．７μｍ×０．５μｍの寸法のストレージノード(ＳＮ)２７を形成した。この寸法により、ストレージノード２７は、隣接するストレージノードと０．３μｍ離れる。
４．前記チタン酸鉛を有機金属を用いたＣＶＤ法で堆積し、
５．フォトリソグラフィより露光、現像を行ない、
６．ドライエッチングにより、必要部以外を除去し、図３下部の拡大図に示したキャパシタの誘電体膜となるチタン酸鉛膜３３を形成した。
７．その上に白金膜３４を形成し、
８．フォトリソグラフィより露光、現像を行ない、
９．ドライエッチングにより、プレート電極（ＰＬ）３４を形成した。
【００３６】
上述のキャパシタ面積は、０．３５μｍ2で、酸化珪素膜厚換算で０．３６ｎｍのチタン酸鉛を用いているため、キャパシタ容量は２２ｆＦである。この容量は２５６Ｍｂitに必要なキャパシタ容量である。このように、誘電率が高い誘電膜を用い、キャパシタを最上層でメモリセル面一杯をキャパシタ領域として利用することにより、構造が簡単なプレーナ型のキャパシタを用いることが可能となり、従って工程数を更に低減することができた。また、キャパシタを薄い構造としたので、段差が殆どない平坦な最終保護膜（パッシベーション膜）を形成することができた。
【００３７】
なお、プレート電極を用いてチップ上を色々な面積比の割合で被覆したＤＲＡＭを作製して、放射線(α線)障害発生率を調べた。結果を第４図に示す。図２２に示した従来型ＤＲＡＭの被覆率は３０％である。従来型がほとんど損傷を受ける過酷な放射線雰囲気でも、プレート電極でメモリセル全域が被われるようになると(被覆率４５％以上)、著しい耐性を得ることができることが判明した。
【００３８】
従来では、上記放射線障害を避けるため、チップ保護膜として、有機保護膜の形成が必要であった。プレート電極でメモリセル全域を被う構造とすると、上記有機保護膜の形成が不必要となる。
【００３９】
＜実施例３＞
ＤＲＡＭの第３の例を実施した。図５にその構造を示す。実施例２と相違する点は、キャパシタの誘電体膜を有機金属ＣＶＤ法によるチタン酸鉛（実効膜厚０．３６μｍ）から、より簡便なスパッタ法で形成したチタン酸鉛(実効膜厚０．５０μｍ)に換えることにより、キャパシタ構造を二段のプレーナ型にした点にある。そのため、プレート電極（ＰＬ）を上下の二段（３５，３４）にし、その間にストレージノード（ＳＮ）２７を挟んで配置した。本構造は、キャパシタ形成以前の第３層目の配線層２４形成までは、実施例１と同じ製造方法によって形成するので説明を省略する。
【００４０】
キャパシタの製造工程を図６を用いて以下に説明する。
１．プレート電極３５用に白金をスパッタ法で厚さ０．１μｍに堆積し、
２．フォトリソグラフィにより露光、現像を行ない、
３．ドライエッチングにより、ストレージノード２７の接続プラグ２５の隣に、０．７μｍ×０．５μｍの寸法の下部プレート電極３５を形成し（図５下部の拡大図を合わせて参照）、
４．スパッタ法で、チタン酸鉛膜３３’を堆積させ、
５．フォトリソグラフィにより露光、現像を行ない、
６．ドライエッチングにより、必要部以外を除去した。
７．ストレージノード２７用の白金膜をスパッタ法で形成し、
８．フォトリソグラフィにより露光、現像を行ない、
９．ドライエッチングにより、接続プラグ２５に接続させながら、０．７μｍ×０．５μｍの寸法のストレージノード２７を形成した。
１０．スパッタ法で、チタン酸鉛膜３３’を堆積させ、
１１．フォトリソグラフィにより露光、現像を行ない、
１２．ドライエッチングにより、必要部以外を除去した。
１３．プレート電極３４用にスパッタ法で白金膜を堆積し、
１４．フォトリソグラフィにより露光、現像を行ない、
１５．ドライエッチングにより、プレート電極３４を先に形成したプレート電極３５に接続しながら形成した。
【００４１】
なお、キャパシタの断面の拡大図を図５の下部に示した。上述のキャパシタ面積は、上下層合わせて０．５μｍ2であり、酸化珪素膜厚換算で０．５ｎｍのチタン酸鉛膜を用いているため、キャパシタ容量は２２ｆＦである。この容量は、２５６Ｍｂitに必要なキャパシタ容量である。このように誘電率が高い誘電膜を用い、キャパシタを最上層３２に形成してメモリセル面のほぼ全面を活用できるようにした。そのため、工程数を増やすことなく、簡易なプレーナ型の二段キャパシタで所定の容量を満たすことが可能となった。
【００４２】
また、本実施例で示したように、ストレージノード２７をプレート電極３４，３５で挟む構造を取ることによって、高さ方向に単純な構造で広い面積を得ることが可能となった。もちろん、二段に分けるのをストレージノードの方にし、プレート電極を二段のストレージノードで挟む構造としても同様の効果を得ることができる。
【００４３】
＜実施例４＞
ＤＲＡＭの第４の例を実施した。図７にその構造を示す。実施例３と相違する点は、補助のキャパシタを最上層３２の直下の配線層２４に形成し、主及び補助キャパシタともプレーナ型とし、両キャパシタを接続プラグで連結した点、及び両キャパシタのプレート電極３４，３７を、同層に位置している周辺回路の各配線２１，２６とそれぞれ同一のマスクを用い、同時に形成した点にある。本構造は、キャパシタ形成以前の第２層目の配線層１８形成までは、実施例１と同じ製造方法によって形成するので説明を省略する。
【００４４】
補助キャパシタの製造工程を図７を用いて以下に説明する。
１．配線層２４に形成する下部のストレージノード（ＳＮ）３６用に白金をスパッタ法で厚さ０．１μｍに堆積し、
２．フォトリソグラフィにより露光及び現像を行ない、
３．ドライエッチングにより、接続プラグ２０の上に、０．７μｍ×０．５μｍの寸法の下部ストレージノード３６を形成し、
４．スパッタ法で、チタン酸鉛膜３３’を堆積し、
５．フォトリソグラフィにより露光及び現像を行ない、
６．ドライエッチングにより、必要部以外を除去した。
７．下層２４のプレート電極（ＰＬ）３７及び配線２１の材料となる窒化チタンをスパッタ法で堆積し（図７下部の拡大図参照）て窒化チタン膜９を形成し、８．アルミニウムをスパッタ法で堆積して、アルミニウム膜３０を形成し、
９．再び窒化チタンをスパッタ法で堆積して窒化チタン膜３１を形成し、
１０．プレート電極３７用と配線２１用を兼ねたフォトリソグラフィにより露光及び現像を行ない、
１１．ドライエッチングにより、最上層３２のキャパシタのストレージノード２７用の接続プラグ２５部分に穴を開けながら、０．３μｍ×０．５μｍの寸法の下部プレート電極３７と、周辺回路の配線２１を形成した。その後の工程は実施例１の製造とほぼ同じである。工程の内容で異なる点は、キャパシタに用いる誘電体の膜材料とキャパシタ形状（フォトリソグラフィ、ドライエッチングの適用箇所が異なる）である。工程数は、同じである。
【００４５】
上述のキャパシタ面積は、上下合わせて０．５０μｍ2で、酸化珪素膜厚換算で０．５ｎｍのチタン酸鉛を用いているため、キャパシタ容量は、２２ｆＦである。この容量は、２５６Ｍｂitに必要なキャパシタ容量である。実施例１に示した例と比較すると、５工程増えるが、従来法よりは少ない。これは、キャパシタ金属層の１部を配線層構造と一致させて同時に形成しているためである。また、誘電率が高い膜を用いたため、キャパシタの構造を簡易なプレーナ型にすることができた。以上により、工程数を増やすことなく、簡便で量産には最適なスパッタ法を用いて、簡易なプレーナ型の二層のキャパシタで容量を満たすことが可能となった。また、最上層３２のキャパシタと周辺回路の配線２６の高さがほぼ等しく、段差が殆どないため、最終保護膜を平坦に形成することがでた。
【００４６】
＜実施例５＞
ＤＲＡＭの第５の例を実施した。図８にその構造を示す。実施例４と相違する点は、補助のキャパシタを省略した点と、プレート電極３４をメモリセル部の全面に形成した点にある。これにより、実施例２の場合と同様に、環境障害に対する耐性が向上する。その他に、最上層３２に形成する絶縁膜を容易に形成することが可能となる効果がある。実施例４のように、プレート電極を各メモリセルにごとに分けて加工することができるが、プレート電極は、定電圧供給を受けるものであるので個々に分けず、共通化することが可能である。分けて加工した場合に実施する、空いたスペースへの絶縁膜充填を省略することができる。
【００４７】
＜実施例６＞
ＤＲＡＭの第６の例を実施した。図９にその構造を示す。実施例１と相違する点は、補助キャパシタを採用して、同キャパシタを最上層３２の直下に形成し、上下のキャパシタを接続プラグで連結した点、及び補助キャパシタのプレート電極３７を、同層に位置している周辺回路の配線２１と同一マスクを用い、同時に形成した点である。本構造は、キャパシタ形成以前の第２層目の配線層１８までは、実施例１と同じ製造方法によって形成するので説明を省略する。
【００４８】
補助キャパシタの製造工程を図１０を用いて以下に説明する。
１．補助キャパシタのストレージノード（ＳＮ）用にタングステンをスパッタ法で厚さ０．５μｍに堆積し、
２．フォトリソグラフィにより露光及び現像処理を行ない、
３．ドライエッチングにより、接続プラグ２０の上に０．３μｍ×０．３μｍの寸法の下部ストレージノード４０を形成した。
４．ＣＶＤ法で、五酸化タンタル膜４１を堆積させ、
５．フォトリソグラフィにより露光及び現像処理を行ない、
６．ドライエッチングにより、必要部以外を除去した。
７．下部プレート電極３７及び配線２１の材料となる窒化チタンをスパッタ法で堆積し（図７下部の拡大図を合わせて参照）て窒化チタン膜４２を形成し、
８．アルミニウムをスパッタ法で堆積して、アルミニウム膜４３を形成し、
９．再び窒化チタンをスパッタ法で堆積して窒化チタン膜４４を形成し、
１０．その上に化学的機械的研磨を施す。研磨は、ストレージノード４０が露出するまで行なう。これにより、ストレージノード４０の側壁にある五酸化タンタル膜４１を同ストレージノードとプレート電極３７で挟んだ筒状のキャパシタが形成される。
１１．プレート電極３７用と配線２１用を兼ねたフォトリソグラフィにより露光及び現像処理を行ない、
１２．ドライエッチングにより、キャパシタの電極３７と周辺回路の配線２１が分離される。この後の工程は実施例１の製造工程とほぼ同じである。異なる点は、キャパシタ寸法を変えた点であり、工程数は同じである。
【００４９】
上部のキャパシタ寸法は０．３μｍ×０．３μｍ、ストレージノードの高さは０．５μｍとした。従って、上下二層の並列結合のキャパシタ面積は、合わせて１．４４μｍ2で、酸化珪素膜厚換算で１．６ｎｍの五酸化タンタル膜を用いているため、キャパシタ容量は、２０ｆＦである。この容量は、1Ｇｂitに必要なキャパシタ容量である。
【００５０】
実施例１に示した例と比較すると６工程増えるが、従来法よりは少ない。これは、キャパシタ層の１部を配線層構造と一致させ同時に形成しているためである。このように、誘電率が中程度の誘電膜を用いても、キャパシタ層の１部を配線層構造と一致させて同時に形成する方法を取ることにより、従来で問題となっていた段差障害を回避することができる。更に、工程数を増やすことなく、簡易な二層のキャパシタによる1ＧｂitＤＲＡＭを製造することが可能となる。
【００５１】
＜実施例７＞
ＤＲＡＭの第７の例を実施した。図１１にその構造を示す。実施例６と相違する点は、最上層３２のプレート電極３４の凸部を化学的機械的研磨法で削った点にある。こうすることで、最上層３２の段差がなくなり、その上に新たなキャパシタを形成して同キャパシタと最上層３２のキャパシタとの連結が可能となる。その場合、新たなキャパシタの形成される層が最上層になる。
【００５２】
最上層３２の上に更にキャパシタを形成して新たな最上層配線層５８を形成した例を図１２に示す。配線層３２のプレート電極３４の凸部をストレージノード２７が露出するまで削り、ストレージノード２７の側面に高さ方向に形成された誘電体膜をプレート電極３４で挟んだ構造のキャパシタをした。最上層配線層５８のキャパシタは、実施例１の最上層３２のキャパシタと同じ形成した。
【００５３】
なお、配線層３２の上にキャパシタ追加の必要がない場合は、プレート電極３４の凸部の研磨の後に最終パッシベーション膜を形成する。この場合、平坦にしてから最終パッシベーション膜を被覆するために、凸部を有したまま被覆する場合に比較して、パッシベーション性（保護特性）が向上する。
【００５４】
＜実施例８＞
ＤＲＡＭと論理回路を混在させた半導体集積回路装置の例を実施した。図１３は、同装置の一部分を示したもので、二つのメモリセルと論理回路を構成するＭＯＳトランジスタ１個の部分を示す。その断面構造は、図１に示したのとほぼ同じで、中央及び左側がメモリセル、右側が論理回路である。図１との相違点は論理回路のＭＯＳトランジスタ７の拡散層４，５から最上層の配線２６に繋がる接続が設けられていることである。なお、メモリセルの上面から見た構造は前掲の図２と同一である。本実施例においても、２５６Ｍｂitのメモリ容量を実施し、キャパシタ投影面のｘ，ｙ（図２参照）をそれぞれ０．８５μｍ，０．６５μｍとした。
【００５５】
製造工程は、実施例１とほぼ同一であり、各配線層において、接続プラグや配線がメモリセルと論理回路で同一の材料、構造で同時に形成される。なお、本実施例では、特に、各拡散層から接合を取る所に接触抵抗低減のために、タングステン膜４５を積み上げた。そのほか、工程の内容の相違点は、接続プラグや配線の形状と数が異なる程度であるので、重複を避けるために本実施例の製造工程についての記述を省略する。
【００５６】
なお、本発明を図２３に示した従来法（図２２の引用例から類推した例）と比較すると、製造工程数は、実施例１の場合と同様に、従来法では２０に対して、本発明は１１と低減した（従来法の工程は、実施例１の項で説明したのとほぼ同じであるので説明を省略する）。そのほか得られた全般的な特徴も、実施例１で述べた１）、２）、３）と同様である。
【００５７】
上述の例では、ＤＲＡＭに論理回路が混在した例を示したが、もちろん、論理回路のほか、ＳＲＡＭ（Static Random Access Memory）やフラシュメモリ（不揮発性メモリ）を混在させた半導体集積回路装置でも同様の効果を得ることができる。
【００５８】
＜実施例９＞
ＤＲＡＭと論理回路を混在させた半導体集積回路装置の第２の例を実施した。図１４にその構造を示す。実施例８と相違する点は、キャパシタの誘電体膜を五酸化タンタルから、より誘電率の高い、ジルコニウムを含有させたチタン酸鉛(ＰＺＴ)に変えて、キャパシタ構造をプレーナ型(平坦型）にした点、及びキャパシタのプレート電極を周辺回路部までほぼ全面を被覆した点にある。本構造は、キャパシタ形成以前の第３層目の配線層２４形成までは、実施例８と同じ製造方法によって形成され、第４層目のキャパシタは、実施例２とほぼ同様の製造方法によって形成される。
【００５９】
相違点は、プレート電極の形成の際に、マスクのパターンを変えて、論理回路に独立のプレート電極（電源電圧Ｖccが供給される）を形成した点にあるが、キャパシタのプレート電極と論理回路のプレート電極は、同時に形成される。そのほかについては、実施例２と同じであるので説明を省略する。
【００６０】
また、放射線に関しても、実施例２の場合と同様、高い耐性を得ることができた。
【００６１】
＜実施例１０＞
ＤＲＡＭと論理回路を混在させた半導体集積回路装置の第３の例を実施した。図１５にその構造を示す。実施例９と相違する点は、キャパシタの誘電体膜を有機金属ＣＶＤ法によるチタン酸鉛(実効膜厚０．３６μｍ）から、より簡便なスパッタ法で形成したチタン酸鉛(実効膜厚０．５０μｍ)に換えて、キャパシタ構造を二段のプレーナ型にした点にある。そのため、プレート電極（ＰＬ）を上、下の二段（３５，３４）にし、その間にストレージノード（ＳＮ）２７を配置した。本構造は、キャパシタ形成以前の第３層目の配線層２４形成までは、実施例８と同じ製造方法によって形成され、第４層目３２のキャパシタは、実施例３と同じ製造方法によって形成されるので説明を省略する。
【００６２】
本実施例も実施例３の場合と同様、工程数を増やすことなく、簡易なプレーナ型の二段キャパシタを実現することができた。なお、本実施例においてもプレート電極を二段のストレージノードで挟む構造を採用することが可能である。
【００６３】
＜実施例１１＞
ＤＲＡＭと論理回路を混在させた半導体集積回路装置の第４の例を実施した。図１６にその構造を示した。実施例１０と相違する点は、補助のキャパシタを最上層３２の直下の配線層２４に形成し、主及び補助キャパシタともプレーナ型とし、両キャパシタを接続プラグで連結した点、及び両キャパシタのプレート電極３４，３７を、同層に位置している論理回路の各配線２６，２１とそれぞれ同一マスクを用い、同時に形成した点、更に、論理回路にローカル配線４６を施した点にある。ローカル配線４６は、トランジスタ７上のタングステン膜４５の所定の部分にチタンシリサイド（ＴiＳi2）によって形成した。
【００６４】
本構造は、キャパシタ形成以前の第２層目の配線層１８形成までは、ローカル配線４６の形成のほかは実施例８と同じ製造方法によって形成されるとともに、第３層目２４，第４層目３２のキャパシタは、実施例４とほぼ同じ製造方法によって形成されるので説明を省略する。
【００６５】
実施例４の場合と同様、工程数の増加を招くことなく、簡易なプレーナ型の二層のキャパシタを実現することができた、
＜実施例１２＞
ＤＲＡＭと論理回路を混在させた半導体集積回路装置の第５の例を実施した。図１７にその構造を示す。実施例８と相違する点は、補助キャパシタを採用して同キャパシタを最上層の直下に形成し、上下のキャパシタを接続プラグで連結した点、及び補助キャパシタのプレート電極３７を、同層に位置している論理回路の配線２１と同一マスクを用い、同時に形成した点にある。本構造は、キャパシタ形成以前の第２層目の配線層１８までは、実施例８と同じ製造方法によって形成され、第３層目２４，第４層目３２のキャパシタは、実施例６ほぼ同じ製造方法によって形成されるので説明を省略する。
【００６６】
実施例６の場合と同様、工程数を増やすことなく、簡易な二層のキャパシタによる1ＧｂitＤＲＡＭを有した論理回路混在の装置を製造することが可能となった。
【００６７】
＜実施例１３＞
ＤＲＡＭと論理回路を混在させた半導体集積回路装置の第６の例を実施した。図１８にその構造を示す。実施例１２と相違する点は、最上層３２のプレート電極３４の凸部を化学的機械的研磨法で削った点にある。こうすることで、最上層３２の段差がなくなり、その上に新たなキャパシタを形成して同キャパシタと最上層３２のキャパシタとの連結が可能となる。その場合、新たなキャパシタの形成される層が最上層になる。
【００６８】
最上層３２の上に更にキャパシタを形成して新たな最上層配線層５８を形成した例を図１９に示す。配線層３２のプレート電極３４の凸部をストレージノード２７が露出するまで削り、ストレージノード２７の側面に高さ方向に形成された誘電体膜をプレート電極３４で挟んだ構造のキャパシタを形成した。最上層配線層５８のキャパシタは、実施例８の最上層３２のキャパシタと同じ手順で形成した。
【００６９】
なお、配線層３２の上にキャパシタ追加の必要がない場合は、プレート電極３４の凸部の研磨の後に最終パッシベーション膜を形成する。この場合、平坦にしてから最終パッシベーション膜を被覆するために、凸部を有したまま被覆する場合に比較して、パッシベーション性（保護特性）が向上する。
【００７０】
＜実施例１４＞
ＤＲＡＭと論理回路を混在させた半導体集積回路装置の第７の例を実施した。図２０にその構造を示した。実施例８と相違する点は、最上層３２においてストレージノード２７と配線２６を同時に共通に形成し、その後にプレート電極３４を形成したした点にある（実施例８では、ストレージノード２７を先に個別に形成し、その後にプレート電極３４と配線２６を同時に共通に形成していた）。
【００７１】
キャパシタを以下の手順で形成した。
１．下層の配線層１２，１８，２４の形成法と同じ手順で、まず、窒化チタン膜を形成し、
２．その上に、アルミニウム膜を形成し、
３．更にその上に、タングステン膜５１を形成し、
４．フォトリソグラフィにより露光と現像を行なった。その際、段差が生じる下記のプレート電極３４上の絶縁膜に後で接続穴を開けることがないので、焦点を配線層２４の平坦化絶縁膜上に合わせるだけで良い。
５．ドライエッチングにより、配線(Ｗ/Ａl/ＴiＮ積層構造)を形成した。そのとき、接続プラグ２５上の配線は、ストレージノード(ＳＮ)２７となる。即ち、キャパシタのストレージノード２７と論理回路の配線２６は、同一マスクを用いて同時に形成される。
６．タングステンを堆積させ、
７．エッチバックした（エッチング速度がほぼ同じフォトレジストを塗布してから、全面をエッチングしてタングステン膜５１の凸部を削った）。これによりキャシパタのストレージノード２７にタングステンのサイドウォール（側壁）５２を形成し、ストレージノード２７表面をタングステンで被覆した。タングステンを用いたのは、キャパシタの誘電体膜と良好な接触を保ち、信頼性を向上させることを目的にした。従って、サイドウォール５２とストレージノード２７上部んお材料はタングステンに限定することなく、信頼性が確保可能な他の材料を採用することができる。なお、用いる誘電体膜によってそれに適した材料を選択して使用した。
８．五酸化タンタルを形成し、
９．フォトリソグラフィにより露光及び現像を行なった。その際、焦点は、平坦化した配線層２４の絶縁膜上に合わせるだけで良い。
１０．ドライエッチングにより、必要部以外を除去した。
１１．窒化チタン膜を形成し、
１２．ドライエッチングにより、必要部以外を除去し、プレート電極（ＰＬ）３４を形成した。
【００７２】
実施例８に比較して、１工程増えているが、ストレージノード２７上部端部の曲率は、先の例より小さく、電界集中が緩和されるのでキャパシタの信頼性を向上させることができる。また、最終パッシベーション膜を堆積させる際、凹部が少し傾斜している（準テーパ化している）ため、パッシベーション膜の埋込性を向上させることが可能である。
【００７３】
＜実施例１５＞
ＤＲＡＭと論理回路を混在させた半導体集積回路装置の第８の例を実施した。図２１にその構造を示した。実施例８と相違する点は、最上層３４においてストレージノード２７と配線２６を同時に共通に形成し、その後にプレート電極３４を形成したした点にある。
【００７４】
キャパシタを以下の手順で形成した。
１．下層の配線層１２，１８，２４の形成法と同じ手順で、まず、窒化チタン膜を形成し、
２．その上に、アルミニウム膜を形成し、
３．フォトリソグラフィにより露光と現像を行ない、
４．ドライエッチングにより、配線（Ａl/ＴiＮ積層構造）を形成した。そのとき、接続プラグ２５上の配線は、ストレージノード（ＳＮ）２７となる。
５．タングステンを選択ＣＶＤ法により形成して、タングステン膜５１で被覆されたストレージノード２７及び配線２６とし、以降の工程を実施例１４の工程８〜１２と同一とした。
【００７５】
実施例１４との相違点は、ストレージノード２７及び配線２６の被覆膜の形成方法にあり、本実施例では、実施例１４の工程数の低減が可能である。
【００７６】
【発明の効果】
本発明によれば、ＤＲＡＭの装置においてメモリセルのキャパシタを最上層に形成することによてメモリセルと周辺回路の段差を解消することができる。そのため、段差によって発生していた露光不良や導通不良の問題を回避することが可能となる。また、キャパシタの投影面用にメモリセルの投影面のほぼ全面を利用することが可能となってキャパシタの投影面が広がるので、工程数を低減した簡単な構造で所望の容量値を得ることができる。更に、キャパシタのプレート電極又はストレージノードのいずれかと周辺回路の配線とを同時に共通に形成することによって、工程数の低減が可能となる。これらの工程数の低減によって、製造歩留まりの向上と低コストを実現することができる。
【００７７】
以上の効果は、ＤＲＡＭと論理回路を混在させた装置においても同様に得ることが可能であり、同装置を低コストで供給することができる。
【図面の簡単な説明】
【図１】本発明に係る半導体集積回路装置及び当該装置の製造方法の第１に実施例を説明するための断面構造図。
【図２】図１に示した装置の平面分解構造を説明するための平面図。
【図３】本発明の第２の実施例を説明するための断面構造図。
【図４】キャパシタのプレート電極の被覆率とα線による不良発生率との関係を示す曲線図。
【図５】本発明の第３の実施例を説明するための断面構造図。
【図６】第３の実施例の補助キャパシタの製造工程を説明するための工程図。
【図７】本発明の第４の実施例を説明するための断面構造図。
【図８】本発明の第５の実施例を説明するための断面構造図。
【図９】本発明の第６の実施例を説明するための断面構造図。
【図１０】第６の実施例の補助キャパシタの製造工程を説明するための工程図。
【図１１】本発明の第７の実施例を説明するための断面構造図。
【図１２】本発明の第７の実施例を説明するための断面構造図。
【図１３】本発明の第８の実施例を説明するための断面構造図。
【図１４】本発明の第９の実施例を説明するための断面構造図。
【図１５】本発明の第１０の実施例を説明するための断面構造図。
【図１６】本発明の第１１の実施例を説明するための断面構造図。
【図１７】本発明の第１２の実施例を説明するための断面構造図。
【図１８】本発明の第１３の実施例を説明するための断面構造図。
【図１９】本発明の第１３の実施例を説明するための断面構造図。
【図２０】本発明の第１４の実施例を説明するための断面構造図。
【図２１】本発明の第１５の実施例を説明するための断面構造図。
【図２２】従来の半導体集積回路装置及び当該装置の製造方法の例を説明するための断面構造図。
【図２３】従来の別の例を説明するための断面構造図。
【符号の説明】
１…Ｐ型シリコン基板
２…フィールド酸化膜
３…ゲート電極
４，５…拡散層
６，７…ＭＯＳトランジスタ
８…パッシベーション層
１２，１８，３２…金属配線層
９，９’，１３，１４，１９，２０，２５…接続プラグ
１０，１１’，１７，２３…パッド
１０’…ビット線（ＢＬ）
１１，１５，１６，２１，２２，２６…配線
２７…ストレージノード（ＳＮ）
２８…誘電体膜
２９，３１…窒化チタン膜
３０…アルミニウム膜
３４…プレート電極（ＰＬ）
ＳＡ…メモリセルサイズ
ＣＡ…キャパシタサイズ
Claims (8)
- １個のゲート電極及びドレイン領域及びソース領域となる２個の拡散層からなるＭＯＳ型電界効果トランジスタと、ストレージノードとプレート電極との間に誘電体膜を介在させてなる電荷蓄積用キャパシタとを組み合わせることによって構成した複数個のメモリセルを半導体基板上にマトリックス状に配列し、所定の外部回路から個々のメモリセルに対する少なくともワード線、ビット線、プレート電極配線を含む配線及び個々のメモリセルの少なくとも前記トランジスタと前記キャパシタとの間の配線を含む内部配線を複数の金属配線層内に区分して配設してなる半導体集積回路装置において、
前記キャパシタは、前記複数の金属配線層の最上層に形成され、前記キャパシタは、前記最上層の下の少なくとも一の金属配線層に形成した誘電体膜、ストレージノード及びプレート電極からなる補助キャパシタが接続され、
前記補助キャパシタは、誘電体摸がストレージノード及びプレート電極の装置平面にほぼ垂直方向の側面によって挟まれた構造をなし、ストレージノードの上面部分には誘電体膜及びプレート電極が形成されていないことを特徴とする半導体集積回路装置。 - 前記複数個のメモリセルによって構成されるＤＲＡＭ（ Dynamic Random Access Memory ）に論理回路が混在し、同ＤＲＡＭと論理回路が金属配線層を共有していることを特徴とする請求項１に記載の半導体集積回路装置。
- 前記キャパシタ及び前記補助キャパシタの少なくともいずれか一のプレート電極の厚さ方向の構造は、同プレート電極が形成されている金属配線層における論理回路の配線の厚さ方向の構造と一致していることを特徴とする請求項２に記載の半導体集積回路装置。
- メモリセルを構成する前記ＭＯＳトランジスタの拡散層と論理回路を構成するＭＯＳトランジスタの拡散層の上に少なくともタングテンを含む材料からなる金属膜が形成されていることを特徴とする請求項２又は請求項３に記載の半導体集積回路装置。
- 最上層の金属配線層に形成した最終保護膜の高さが、ＤＲＡＭ部位と論理回路部位とでほぼ同一であることを特徴とする請求項２又は請求項３に記載の半導体集積回路装置。
- 最上層に形成される前記キャパシタの前記プレート電極と論理回路のプレート電極を同一のマスクを用いて同時に形成する工程を有することを特徴とした請求項２に記載の半導体集積回路装置の製造方法。
- 前記補助キャパシタの前記プレート電極は、その上面の少なくとも一部を前記補助キャパシタの前記ストレージノードが露出するまで削除する工程を用いて形成することを特徴とした請求項１に記載の半導体集積回路装置の製造方法。
- 前記補助キャパシタの前記プレート電極の上面の少なくとも一部を削除する工程に研磨法を用いたことを特徴とする請求項７に記載の製造方法。
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