JPH0855968A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPH0855968A JPH0855968A JP6188040A JP18804094A JPH0855968A JP H0855968 A JPH0855968 A JP H0855968A JP 6188040 A JP6188040 A JP 6188040A JP 18804094 A JP18804094 A JP 18804094A JP H0855968 A JPH0855968 A JP H0855968A
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-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Abstract
(57)【要約】
【目的】 積層形キャパシタが形成されたＤＲＡＭを有
する半導体集積回路装置の製造プロセスにおいて、絶縁
膜の平坦性を向上させる。 【構成】 半導体基板１ａに形成された窪み領域に、積
層形キャパシタ構造のメモリセル７を配置することによ
り、配線下地の絶縁膜１２ｅ，１２ｄの高低差を予め緩
和させておいた状態で、半導体基板１ａに対してＣＭＰ
処理を施すことにより、配線下地の絶縁膜１２ｅ，１２
ｆの上面を平坦にする。
する半導体集積回路装置の製造プロセスにおいて、絶縁
膜の平坦性を向上させる。 【構成】 半導体基板１ａに形成された窪み領域に、積
層形キャパシタ構造のメモリセル７を配置することによ
り、配線下地の絶縁膜１２ｅ，１２ｄの高低差を予め緩
和させておいた状態で、半導体基板１ａに対してＣＭＰ
処理を施すことにより、配線下地の絶縁膜１２ｅ，１２
ｆの上面を平坦にする。
Description
【０００１】
【産業上の利用分野】本発明は、半導体集積回路装置の
製造技術に関し、特に、積層形キャパシタ構造のＤＲＡ
Ｍ（Dynamic Random Access Memory）セルを半導体基板
上に備える半導体集積回路装置における層間絶縁膜の平
坦処理に適用して有効な技術に関するものである。
製造技術に関し、特に、積層形キャパシタ構造のＤＲＡ
Ｍ（Dynamic Random Access Memory）セルを半導体基板
上に備える半導体集積回路装置における層間絶縁膜の平
坦処理に適用して有効な技術に関するものである。
【０００２】
【従来の技術】ＤＲＡＭのメモリ容量の増大に伴いＤＲ
ＡＭセルの占有面積の縮小が進められている。しかし、
ＤＲＡＭセルにおけるキャパシタの蓄積容量値は、α線
等に起因するソフトエラーを防止する観点から一般に比
例縮小できないことが知られている。
ＡＭセルの占有面積の縮小が進められている。しかし、
ＤＲＡＭセルにおけるキャパシタの蓄積容量値は、α線
等に起因するソフトエラーを防止する観点から一般に比
例縮小できないことが知られている。
【０００３】このため、近年、ＤＲＡＭの製造プロセス
においては、ＤＲＡＭセルの占有面積が縮小される中で
キャパシタの蓄積容量値を確保すべく、積層形キャパシ
タに代表されるような立体的なキャパシタ構造をＤＲＡ
Ｍセルとして採用する傾向にある。
においては、ＤＲＡＭセルの占有面積が縮小される中で
キャパシタの蓄積容量値を確保すべく、積層形キャパシ
タに代表されるような立体的なキャパシタ構造をＤＲＡ
Ｍセルとして採用する傾向にある。
【０００４】この構造は、そのキャパシタ電極を高くし
てその電極の側面積を増大させることにより、ＤＲＡＭ
セルの占有面積を増大させることなく、蓄積容量を増大
させるようにした構造である。
てその電極の側面積を増大させることにより、ＤＲＡＭ
セルの占有面積を増大させることなく、蓄積容量を増大
させるようにした構造である。
【０００５】しかし、この構造の場合、立体的なＤＲＡ
Ｍセルが複数並設されるメモリセルアレイと、周辺回路
が配置される周辺回路領域とで、それらを被覆する層間
絶縁膜の上面に、そのキャパシタ電極の高さ分程度の高
低差が生じる。
Ｍセルが複数並設されるメモリセルアレイと、周辺回路
が配置される周辺回路領域とで、それらを被覆する層間
絶縁膜の上面に、そのキャパシタ電極の高さ分程度の高
低差が生じる。
【０００６】この高低差は、配線形成のための露光処理
に際して、充分な焦点深度を見込む必要性を生じさせた
り、位相シフト法等のような高度で複雑で高価な技術を
導入せざるを得ない状況を生じさせたりする等、種々の
問題を生じさせている。このため、ＤＲＡＭを有する半
導体集積回路装置の製造プロセスにおいては、層間絶縁
膜の平坦処理技術が極めて重要視されつつある。
に際して、充分な焦点深度を見込む必要性を生じさせた
り、位相シフト法等のような高度で複雑で高価な技術を
導入せざるを得ない状況を生じさせたりする等、種々の
問題を生じさせている。このため、ＤＲＡＭを有する半
導体集積回路装置の製造プロセスにおいては、層間絶縁
膜の平坦処理技術が極めて重要視されつつある。
【０００７】一方、一般的な半導体製造プロセスで行わ
れる層間絶縁膜の平坦処理技術については、例えば株式
会社プレスジャーナル、平成５年１２月２０日発行、
「月刊セミコンダクタワールド（Semiconductor World)
１９９４年１月号」Ｐ５８〜Ｐ６２（文献１）に記載が
あり、層間絶縁膜の上面を化学的機械研磨（Chemical M
echanical Polishing ：以下、ＣＭＰと略す）法を用い
て平坦にする技術について説明されている。
れる層間絶縁膜の平坦処理技術については、例えば株式
会社プレスジャーナル、平成５年１２月２０日発行、
「月刊セミコンダクタワールド（Semiconductor World)
１９９４年１月号」Ｐ５８〜Ｐ６２（文献１）に記載が
あり、層間絶縁膜の上面を化学的機械研磨（Chemical M
echanical Polishing ：以下、ＣＭＰと略す）法を用い
て平坦にする技術について説明されている。
【０００８】このＣＭＰ法では、研磨液中に研磨粒子を
分散させた研磨剤を用い、所定の研磨布を半導体ウエハ
の主面に接触させた状態で、研磨布側または半導体ウエ
ハ側をそれらの接触面に平行な面内において回転させ、
研磨液による化学研磨と、研磨粒子による機械研磨とを
組合せて研磨処理を行っている。
分散させた研磨剤を用い、所定の研磨布を半導体ウエハ
の主面に接触させた状態で、研磨布側または半導体ウエ
ハ側をそれらの接触面に平行な面内において回転させ、
研磨液による化学研磨と、研磨粒子による機械研磨とを
組合せて研磨処理を行っている。
【０００９】ＣＭＰ技術については、上記文献１の他
に、例えばアイ・イー・イー・イー（ＩＥＥＥ） ブイ
エムアイシー コンファレンス（ＶＭＩＣ Ｃｏｎｆｅ
ｒｅｎｃｅ） １９９１年６月１１日−１２日 「セミ
エンピリカル モデリング オブ ＳｉＯ2 ケミカル−
メカニカル ポリッシング プラナリゼイション（Ｓｅ
ｍｉ- Ｅｍｐｉｒｉｃａｌ Ｍｏｄｅｌｌｉｎｇ ｏｆ
ＳｉＯ2 Ｃｈｅｍｉｃａｌ- Ｍｅｃｈａｎｉｃａｌ
Ｐｏｌｉｓｈｉｎｇ Ｐｌａｎａｒｉｚａｔｉｏｎ）Ｐ
３７９〜Ｐ３８４（文献２）、ザ・エレクトロケミカル
・ソサイアティ・インコーポレイティド（Ｔｈｅ Ｅｌ
ｅｃｔｒｏｃｈｅｍｉｃａｌ Ｓｏｃｉｅｔｙ，Ｉｎ
ｃ．） １９９１年１１月 Ｎｏ．１１ ＶＯｌ．１３
８「ケミカル−メカニカル ポリッシング フォー フ
ァブリケイティング パターンド タングステン メタ
ル フューチャーズ アズ チップ インターコネクツ
（Ｃｈｅｍｉｃａｌ- Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉ
ｓｈｉｎｇ Ｆｏｒ Ｆａｂｒｉｃａｔｉｎｇ Ｐａｔ
ｔｅｒｎｅｄ Ｗ Ｍｅｔａｌ Ｆｅａｔｕｒｅｓ ａ
ｓ Ｃｈｉｐ Ｉｎｔｅｒｃｏｎｎｅｃｔｓ）」Ｐ３４
６０〜Ｐ３４６４（文献３）、ザ・エレクトロケミカル
・ソサイアティ・インコーポレイティド（ＴｈｅＥｌｅ
ｃｔｒｏｃｈｅｍｉｃａｌ Ｓｏｃｉｅｔｙ，Ｉｎ
ｃ．） １９９１年８月 Ｎｏ．８ ＶＯｌ．１３８
「ア トゥ- ディメンショナル プロセス モデル フ
ォー ケミメカニカル ポリッシュ プラナリゼイショ
ン（Ａ Ｔｗｏ- Ｄｉｍｅｎｓｉｏｎａｌ Ｐｒｏｃｅ
ｓｓ Ｍｏｄｅｌ ｆｏｒ ｃｈｅｍｉｍｅｃｈａｎｉ
ｃａｌ Ｐｏｌｉｓｈ Ｐｌａｎａｒｉｘｚａｔｉｏ
ｎ）」Ｐ２３９８〜Ｐ２４０２（文献４）およびザ・エ
レクトロケミカル・ソサイアティ・インコーポレイティ
ド（Ｔｈｅ Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ Ｓｏｃ
ｉｅｔｙ，Ｉｎｃ．） １９９１年６月 Ｎｏ．６ Ｖ
Ｏｌ．１３８「アプリケイション オブ ケミカル メ
カニカル ポリッシング トゥ ザ ファブリケイショ
ン オブ ブイエルエスアイ サーキット インターコ
ネクションズ（Ａｐｐｌｉｃａｔｉｏｎ ｏｆ Ｃｈｅ
ｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎ
ｇ ｔｏ ｔｈｅ Ｆａｂｒｉｃａｔｉｏｎ ｏｆ Ｖ
ＬＳＩ Ｃｉｒｃｕｉｔ Ｉｎｔｅｒｃｏｎｎｅｃｔｉ
ｏｎｓ）」Ｐ１７７８〜Ｐ１７８４（文献５）に記載が
ある。
に、例えばアイ・イー・イー・イー（ＩＥＥＥ） ブイ
エムアイシー コンファレンス（ＶＭＩＣ Ｃｏｎｆｅ
ｒｅｎｃｅ） １９９１年６月１１日−１２日 「セミ
エンピリカル モデリング オブ ＳｉＯ2 ケミカル−
メカニカル ポリッシング プラナリゼイション（Ｓｅ
ｍｉ- Ｅｍｐｉｒｉｃａｌ Ｍｏｄｅｌｌｉｎｇ ｏｆ
ＳｉＯ2 Ｃｈｅｍｉｃａｌ- Ｍｅｃｈａｎｉｃａｌ
Ｐｏｌｉｓｈｉｎｇ Ｐｌａｎａｒｉｚａｔｉｏｎ）Ｐ
３７９〜Ｐ３８４（文献２）、ザ・エレクトロケミカル
・ソサイアティ・インコーポレイティド（Ｔｈｅ Ｅｌ
ｅｃｔｒｏｃｈｅｍｉｃａｌ Ｓｏｃｉｅｔｙ，Ｉｎ
ｃ．） １９９１年１１月 Ｎｏ．１１ ＶＯｌ．１３
８「ケミカル−メカニカル ポリッシング フォー フ
ァブリケイティング パターンド タングステン メタ
ル フューチャーズ アズ チップ インターコネクツ
（Ｃｈｅｍｉｃａｌ- Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉ
ｓｈｉｎｇ Ｆｏｒ Ｆａｂｒｉｃａｔｉｎｇ Ｐａｔ
ｔｅｒｎｅｄ Ｗ Ｍｅｔａｌ Ｆｅａｔｕｒｅｓ ａ
ｓ Ｃｈｉｐ Ｉｎｔｅｒｃｏｎｎｅｃｔｓ）」Ｐ３４
６０〜Ｐ３４６４（文献３）、ザ・エレクトロケミカル
・ソサイアティ・インコーポレイティド（ＴｈｅＥｌｅ
ｃｔｒｏｃｈｅｍｉｃａｌ Ｓｏｃｉｅｔｙ，Ｉｎ
ｃ．） １９９１年８月 Ｎｏ．８ ＶＯｌ．１３８
「ア トゥ- ディメンショナル プロセス モデル フ
ォー ケミメカニカル ポリッシュ プラナリゼイショ
ン（Ａ Ｔｗｏ- Ｄｉｍｅｎｓｉｏｎａｌ Ｐｒｏｃｅ
ｓｓ Ｍｏｄｅｌ ｆｏｒ ｃｈｅｍｉｍｅｃｈａｎｉ
ｃａｌ Ｐｏｌｉｓｈ Ｐｌａｎａｒｉｘｚａｔｉｏ
ｎ）」Ｐ２３９８〜Ｐ２４０２（文献４）およびザ・エ
レクトロケミカル・ソサイアティ・インコーポレイティ
ド（Ｔｈｅ Ｅｌｅｃｔｒｏｃｈｅｍｉｃａｌ Ｓｏｃ
ｉｅｔｙ，Ｉｎｃ．） １９９１年６月 Ｎｏ．６ Ｖ
Ｏｌ．１３８「アプリケイション オブ ケミカル メ
カニカル ポリッシング トゥ ザ ファブリケイショ
ン オブ ブイエルエスアイ サーキット インターコ
ネクションズ（Ａｐｐｌｉｃａｔｉｏｎ ｏｆ Ｃｈｅ
ｍｉｃａｌ Ｍｅｃｈａｎｉｃａｌ Ｐｏｌｉｓｈｉｎ
ｇ ｔｏ ｔｈｅ Ｆａｂｒｉｃａｔｉｏｎ ｏｆ Ｖ
ＬＳＩ Ｃｉｒｃｕｉｔ Ｉｎｔｅｒｃｏｎｎｅｃｔｉ
ｏｎｓ）」Ｐ１７７８〜Ｐ１７８４（文献５）に記載が
ある。
【００１０】
【発明が解決しようとする課題】ところが、上記従来の
一般的な半導体製造プロセスで用いられるＣＭＰ技術
を、積層形キャパシタが形成されたＤＲＡＭを有する半
導体集積回路装置の製造プロセスに適用する場合におい
ては、以下の問題があることを本発明者は見い出した。
一般的な半導体製造プロセスで用いられるＣＭＰ技術
を、積層形キャパシタが形成されたＤＲＡＭを有する半
導体集積回路装置の製造プロセスに適用する場合におい
ては、以下の問題があることを本発明者は見い出した。
【００１１】すなわち、ＣＭＰ技術においては、研磨し
ようとする層間絶縁膜の段差が大きいと、層間絶縁膜の
高い領域のみならず、低い領域をも削ってしまうので
（上記文献２）、積層形キャパシタが形成されたＤＲＡ
Ｍを有する半導体集積回路装置等のようにメモリセルア
レイと周辺回路領域とで層間絶縁膜の上面に大きな高低
差が存在する場合にはＣＭＰ技術の適用が難しいという
問題である。
ようとする層間絶縁膜の段差が大きいと、層間絶縁膜の
高い領域のみならず、低い領域をも削ってしまうので
（上記文献２）、積層形キャパシタが形成されたＤＲＡ
Ｍを有する半導体集積回路装置等のようにメモリセルア
レイと周辺回路領域とで層間絶縁膜の上面に大きな高低
差が存在する場合にはＣＭＰ技術の適用が難しいという
問題である。
【００１２】ここで、ＣＭＰ技術を用いて層間絶縁膜を
研磨した場合の研磨時間と研磨量との相関図を図４２に
示す。四角はチップ内段差のデータ、白丸は高領域であ
るメモリセルアレイにおける層間絶縁膜の研磨量のデー
タ、黒丸は低領域である周辺回路領域における層間絶縁
膜の研磨量のデータを示している。なお、ここで研磨さ
れる層間絶縁膜は、例えばバイアスＥＣＲ（Electron C
ycrotron Resonance）ＣＶＤ（Chemical Vapor Deposit
ion)法によって形成された二酸化ケイ素（ＳｉＯ2)とす
る。
研磨した場合の研磨時間と研磨量との相関図を図４２に
示す。四角はチップ内段差のデータ、白丸は高領域であ
るメモリセルアレイにおける層間絶縁膜の研磨量のデー
タ、黒丸は低領域である周辺回路領域における層間絶縁
膜の研磨量のデータを示している。なお、ここで研磨さ
れる層間絶縁膜は、例えばバイアスＥＣＲ（Electron C
ycrotron Resonance）ＣＶＤ（Chemical Vapor Deposit
ion)法によって形成された二酸化ケイ素（ＳｉＯ2)とす
る。
【００１３】図４２から判るように、例えば研磨時間が
８０秒前までは、メモリセルアレイ（高領域）における
層間絶縁膜が順調に削られ、チップ内段差が小さくなる
のが判るが、研磨時間８０秒の直前あたりから周辺回路
領域（低領域）における層間絶縁膜までも削られてしま
うのが判る。
８０秒前までは、メモリセルアレイ（高領域）における
層間絶縁膜が順調に削られ、チップ内段差が小さくなる
のが判るが、研磨時間８０秒の直前あたりから周辺回路
領域（低領域）における層間絶縁膜までも削られてしま
うのが判る。
【００１４】すなわち、ある程度研磨時間が過ぎてしま
うと、高領域の研磨量曲線と、低領域の研磨量曲線とが
ほぼ平行に伸びるようになり、それ以上時間をかけても
高領域と低領域との高低差自体はあまり変わらなくなる
ことが判る。
うと、高領域の研磨量曲線と、低領域の研磨量曲線とが
ほぼ平行に伸びるようになり、それ以上時間をかけても
高領域と低領域との高低差自体はあまり変わらなくなる
ことが判る。
【００１５】本発明は上記課題に着目してなされたもの
であり、その目的は、積層形キャパシタが形成されたＤ
ＲＡＭを有する半導体集積回路装置の製造プロセスにお
いて、絶縁膜の平坦性を向上させることのできる技術を
提供することにある。
であり、その目的は、積層形キャパシタが形成されたＤ
ＲＡＭを有する半導体集積回路装置の製造プロセスにお
いて、絶縁膜の平坦性を向上させることのできる技術を
提供することにある。
【００１６】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【００１７】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１８】すなわち、本発明の半導体集積回路装置の
製造方法は、半導体基板に窪み領域を形成する工程と、
前記窪み領域に積層形キャパシタ構造のメモリセルを配
置する工程と、前記メモリセルの上層の絶縁膜の少なく
とも一層を化学機械研磨処理によって平坦にする工程と
を有するものである。
製造方法は、半導体基板に窪み領域を形成する工程と、
前記窪み領域に積層形キャパシタ構造のメモリセルを配
置する工程と、前記メモリセルの上層の絶縁膜の少なく
とも一層を化学機械研磨処理によって平坦にする工程と
を有するものである。
【００１９】また、本発明の半導体集積回路装置の製造
方法は、前記化学機械研磨処理に先立って、前記絶縁膜
上に研磨処理の終点を検出するための終点検出層を形成
する工程を有するものである。
方法は、前記化学機械研磨処理に先立って、前記絶縁膜
上に研磨処理の終点を検出するための終点検出層を形成
する工程を有するものである。
【００２０】
【作用】上記した本発明の半導体集積回路装置の製造方
法によれば、積層形キャパシタを有するメモリセルを半
導体基板の窪み領域に配置し、メモリセルアレイ領域と
周辺回路領域とを被覆する絶縁膜の上面の高低差を予め
緩和させた状態で、その絶縁膜をＣＭＰ技術を用いて平
坦にすることにより、そのＣＭＰ処理に際して、低領域
の絶縁膜の削れ量を非常に少なくした状態で、高領域の
絶縁膜を削ることが可能となる。
法によれば、積層形キャパシタを有するメモリセルを半
導体基板の窪み領域に配置し、メモリセルアレイ領域と
周辺回路領域とを被覆する絶縁膜の上面の高低差を予め
緩和させた状態で、その絶縁膜をＣＭＰ技術を用いて平
坦にすることにより、そのＣＭＰ処理に際して、低領域
の絶縁膜の削れ量を非常に少なくした状態で、高領域の
絶縁膜を削ることが可能となる。
【００２１】また、上記した本発明の半導体集積回路装
置の製造方法によれば、ＣＭＰ処理に先立って絶縁膜上
に終点検出層を設けることにより、ＣＭＰ処理における
終点検出精度を向上させることが可能となる。
置の製造方法によれば、ＣＭＰ処理に先立って絶縁膜上
に終点検出層を設けることにより、ＣＭＰ処理における
終点検出精度を向上させることが可能となる。
【００２２】
【実施例】以下、本発明の実施例を図面を参照しながら
詳細に説明する。
詳細に説明する。
【００２３】（実施例１）図１は本発明の一実施例であ
る半導体集積回路装置を構成する半導体チップの平面
図、図２は図１の半導体集積回路装置の要部平面図、図
３および図４はそれぞれ図２のＩＩＩ−ＩＩＩ線および
ＩＶ−ＩＶ線の断面図、図５は図１の半導体集積回路装
置のメモリセルの回路図、図６〜図２０および図２２〜
図２５は図１の半導体集積回路装置の製造工程中におけ
る要部断面図、図２１はＣＭＰ処理前の下地絶縁膜の最
初の段差が高い場合と低い場合とで研磨時間と研磨量と
の関係を比較したグラフ図、図２６および図２７はリセ
ス技術もＣＭＰ技術も用いない場合の半導体基板の要部
断面図、図２８および図２９はリセス技術を用いずＣＭ
Ｐ技術のみを用いた場合の半導体基板の要部断面図、図
３０および図３１はリセス技術のみを用いＣＭＰ技術を
用いない場合の半導体基板の要部断面図である。
る半導体集積回路装置を構成する半導体チップの平面
図、図２は図１の半導体集積回路装置の要部平面図、図
３および図４はそれぞれ図２のＩＩＩ−ＩＩＩ線および
ＩＶ−ＩＶ線の断面図、図５は図１の半導体集積回路装
置のメモリセルの回路図、図６〜図２０および図２２〜
図２５は図１の半導体集積回路装置の製造工程中におけ
る要部断面図、図２１はＣＭＰ処理前の下地絶縁膜の最
初の段差が高い場合と低い場合とで研磨時間と研磨量と
の関係を比較したグラフ図、図２６および図２７はリセ
ス技術もＣＭＰ技術も用いない場合の半導体基板の要部
断面図、図２８および図２９はリセス技術を用いずＣＭ
Ｐ技術のみを用いた場合の半導体基板の要部断面図、図
３０および図３１はリセス技術のみを用いＣＭＰ技術を
用いない場合の半導体基板の要部断面図である。
【００２４】本実施例１の半導体集積回路装置は、例え
ば６４ＭビットＤＲＡＭである。この半導体集積回路装
置を構成する半導体チップの平面図を図１に示す。
ば６４ＭビットＤＲＡＭである。この半導体集積回路装
置を構成する半導体チップの平面図を図１に示す。
【００２５】半導体チップ１は、例えば長方形状に形成
されたシリコン（Ｓｉ）単結晶の小片からなり、その大
きさは、例えば１０mm×２０mm程度である。半導体チッ
プ１の主面には、周辺回路領域２ａ，２ｂおよび複数の
メモリマット３が配置されている。
されたシリコン（Ｓｉ）単結晶の小片からなり、その大
きさは、例えば１０mm×２０mm程度である。半導体チッ
プ１の主面には、周辺回路領域２ａ，２ｂおよび複数の
メモリマット３が配置されている。
【００２６】周辺回路領域２ａは、半導体チップ１の主
面中央に、半導体チップ１の長手方向に沿って延在され
た状態で配置されている。周辺回路領域２ａには、例え
ば入力回路、出力回路、コントロール回路および電源回
路等のような周辺回路（図示せず）が形成されている。
面中央に、半導体チップ１の長手方向に沿って延在され
た状態で配置されている。周辺回路領域２ａには、例え
ば入力回路、出力回路、コントロール回路および電源回
路等のような周辺回路（図示せず）が形成されている。
【００２７】この入力回路は、半導体チップ１の外部の
電子装置等から半導体チップ１に入力された信号等を半
導体チップ１内の半導体集積回路に合った電位状態に変
換するための回路である。
電子装置等から半導体チップ１に入力された信号等を半
導体チップ１内の半導体集積回路に合った電位状態に変
換するための回路である。
【００２８】また、出力回路は、半導体チップ１内の信
号等を外部の電子装置等に伝送する際に、例えばその信
号等が長い伝送線路において減衰しないように増幅する
等、その信号等をその電子装置に合った電位状態に変換
するための回路である。
号等を外部の電子装置等に伝送する際に、例えばその信
号等が長い伝送線路において減衰しないように増幅する
等、その信号等をその電子装置に合った電位状態に変換
するための回路である。
【００２９】コントロール回路は、半導体チップ１内の
半導体集積回路の動作を制御するための回路である。電
源回路は、半導体チップ１内の半導体集積回路に対して
所定電位の電源電圧を供給するための回路である。
半導体集積回路の動作を制御するための回路である。電
源回路は、半導体チップ１内の半導体集積回路に対して
所定電位の電源電圧を供給するための回路である。
【００３０】また、周辺回路領域２ａの中央には複数の
ボンディングパッド４が半導体チップ１の長手方向に沿
って配置されている。ボンディングパッド４は、半導体
チップ１内の半導体集積回路と、半導体チップ１の外部
の電子装置とを電気的に接続するための電極である。
ボンディングパッド４が半導体チップ１の長手方向に沿
って配置されている。ボンディングパッド４は、半導体
チップ１内の半導体集積回路と、半導体チップ１の外部
の電子装置とを電気的に接続するための電極である。
【００３１】なお、図示はしないが、ボンディングパッ
ド４は、ボンディングワイヤを通じて、半導体チップ１
を封止するパッケージ内のインナーリードと電気的に接
続されるようになっている。
ド４は、ボンディングワイヤを通じて、半導体チップ１
を封止するパッケージ内のインナーリードと電気的に接
続されるようになっている。
【００３２】周辺回路領域２ｂは、半導体チップ１の中
央の周辺回路領域２ａと交差するように半導体チップ１
の幅方向に沿って延在された状態で配置されている。周
辺回路領域２ｂには、例えば行デコーダ回路やアドレス
バッファ回路等のような周辺回路（図示せず）が形成さ
れている。
央の周辺回路領域２ａと交差するように半導体チップ１
の幅方向に沿って延在された状態で配置されている。周
辺回路領域２ｂには、例えば行デコーダ回路やアドレス
バッファ回路等のような周辺回路（図示せず）が形成さ
れている。
【００３３】メモリマット３は、その中央に配置された
周辺回路領域３ａおよびその外側に所定の間隔毎に配置
された周辺回路領域３ｂによって複数のメモリセルアレ
イ３ｃに分割されている。
周辺回路領域３ａおよびその外側に所定の間隔毎に配置
された周辺回路領域３ｂによって複数のメモリセルアレ
イ３ｃに分割されている。
【００３４】その中央の周辺回路領域３ａには、例えば
列デコーダ回路やアドレスバッファ回路等が配置されて
いる。また、周辺回路領域３ｂには、例えば複数のセン
スアンプ回路が周辺回路領域３ｂの延在方向に沿って配
置されている。
列デコーダ回路やアドレスバッファ回路等が配置されて
いる。また、周辺回路領域３ｂには、例えば複数のセン
スアンプ回路が周辺回路領域３ｂの延在方向に沿って配
置されている。
【００３５】メモリセルアレイ３ｃには、後述する複数
のメモリセルが縦横方向に規則的に配置されている。本
実施例１においては、メモリセルアレイ３ｃが他の領域
の基板面位よりも低い窪んだ領域（以下、リセス領域と
いう）に配置されている。
のメモリセルが縦横方向に規則的に配置されている。本
実施例１においては、メモリセルアレイ３ｃが他の領域
の基板面位よりも低い窪んだ領域（以下、リセス領域と
いう）に配置されている。
【００３６】次に、本実施例１の半導体集積回路装置の
メモリセルアレイ３ｃの角部およびその近傍の平面図を
図２に示す。ここで、ＲＡは、リセス領域の境界線を示
している。そして、この境界線ＲＡを境として、メモリ
セルアレイ３ｃ側の基板面位の方がその周囲の基板面位
よりも低くなっている。
メモリセルアレイ３ｃの角部およびその近傍の平面図を
図２に示す。ここで、ＲＡは、リセス領域の境界線を示
している。そして、この境界線ＲＡを境として、メモリ
セルアレイ３ｃ側の基板面位の方がその周囲の基板面位
よりも低くなっている。
【００３７】メモリセルアレイ３ｃには、ワード線５と
データ線６とが互いに直交するように配置されていると
ともに、そのワード線５とデータ線６との交点近傍にメ
モリセル７が配置されている。
データ線６とが互いに直交するように配置されていると
ともに、そのワード線５とデータ線６との交点近傍にメ
モリセル７が配置されている。
【００３８】ワード線５は、例えば低抵抗ポリシリコン
上にタングステンシリサイド（ＷＳｉ2)が堆積されてな
り、その一部がメモリセル７の後述するトランスファＭ
ＯＳ・ＦＥＴのゲート電極７ａ3 として機能している。
なお、７ｂ1 は、メモリセル７を構成するキャパシタ７
ｂの下部電極である。
上にタングステンシリサイド（ＷＳｉ2)が堆積されてな
り、その一部がメモリセル７の後述するトランスファＭ
ＯＳ・ＦＥＴのゲート電極７ａ3 として機能している。
なお、７ｂ1 は、メモリセル７を構成するキャパシタ７
ｂの下部電極である。
【００３９】ワード線５は、接続孔８ａを通じて第１層
配線９ａと電気的に接続され、さらに、例えばタングス
テン等からなる第１層配線９ａを通じて上記した行デコ
ーダ回路（図示せず）と電気的に接続されている。
配線９ａと電気的に接続され、さらに、例えばタングス
テン等からなる第１層配線９ａを通じて上記した行デコ
ーダ回路（図示せず）と電気的に接続されている。
【００４０】データ線６は、例えば低抵抗ポリシリコン
上にＷＳｉ2 が堆積されてなり、接続孔８ｂを通じてメ
モリセル７の後述するトランスファＭＯＳ・ＦＥＴの半
導体領域と電気的に接続されているとともに、接続孔８
ｃを通じてシェアドＭＯＳ・ＦＥＴ１０の一方の半導体
領域１０ａと電気的に接続されている。
上にＷＳｉ2 が堆積されてなり、接続孔８ｂを通じてメ
モリセル７の後述するトランスファＭＯＳ・ＦＥＴの半
導体領域と電気的に接続されているとともに、接続孔８
ｃを通じてシェアドＭＯＳ・ＦＥＴ１０の一方の半導体
領域１０ａと電気的に接続されている。
【００４１】シェアドＭＯＳ・ＦＥＴ１０の半導体領域
１０ａのうちの他方は、接続孔８ｄを通じて、例えばタ
ングステンからなる第１層配線９ｂと電気的に接続さ
れ、さらに、第１層配線９ｂを通じて上記センスアンプ
回路（図示せず）と電気的に接続されている。
１０ａのうちの他方は、接続孔８ｄを通じて、例えばタ
ングステンからなる第１層配線９ｂと電気的に接続さ
れ、さらに、第１層配線９ｂを通じて上記センスアンプ
回路（図示せず）と電気的に接続されている。
【００４２】次に、図２のＩＩＩ−ＩＩＩ線の断面図お
よびＩＶ−ＩＶ線の断面図をそれぞれ図３および図４に
示す。さらに、メモリセルの回路図を図５に示す。
よびＩＶ−ＩＶ線の断面図をそれぞれ図３および図４に
示す。さらに、メモリセルの回路図を図５に示す。
【００４３】なお、図３および図４には、半導体集積回
路装置の各層における構造を示すため、上記した図２に
は記載されていなかった第２層配線および第３層配線も
便宜的に記載することとした。
路装置の各層における構造を示すため、上記した図２に
は記載されていなかった第２層配線および第３層配線も
便宜的に記載することとした。
【００４４】半導体チップ１を構成する半導体基板１ａ
は、例えばｐ形のＳｉ単結晶からなる。メモリセルアレ
イ３ｃは、上記したように半導体基板１ａの窪んだ領
域、すなわちリセス領域に形成されている。リセス段差
Ａは、例えば0.３μｍ程度である。また、半導体基板１
ａの上面には、例えばＳｉＯ2 からなる素子分離用のフ
ィールド絶縁膜１１が形成されている。
は、例えばｐ形のＳｉ単結晶からなる。メモリセルアレ
イ３ｃは、上記したように半導体基板１ａの窪んだ領
域、すなわちリセス領域に形成されている。リセス段差
Ａは、例えば0.３μｍ程度である。また、半導体基板１
ａの上面には、例えばＳｉＯ2 からなる素子分離用のフ
ィールド絶縁膜１１が形成されている。
【００４５】上記メモリセル７は、１つのトランスファ
ＭＯＳ・ＦＥＴ７ａと、１つのキャパシタ７ｂとから構
成されている。
ＭＯＳ・ＦＥＴ７ａと、１つのキャパシタ７ｂとから構
成されている。
【００４６】トランスファＭＯＳ・ＦＥＴ７ａは、フィ
ールド絶縁膜１１に囲まれた素子形成領域に形成されて
おり、半導体基板１ａの上部に形成された一対の半導体
領域７ａ1 と、半導体基板１ａ上に形成されたゲート絶
縁膜７ａ2 と、ゲート絶縁膜７ａ2 上に堆積されたゲー
ト電極７ａ3 とから構成されている。
ールド絶縁膜１１に囲まれた素子形成領域に形成されて
おり、半導体基板１ａの上部に形成された一対の半導体
領域７ａ1 と、半導体基板１ａ上に形成されたゲート絶
縁膜７ａ2 と、ゲート絶縁膜７ａ2 上に堆積されたゲー
ト電極７ａ3 とから構成されている。
【００４７】一対の半導体領域７ａ1 には、例えばｎ形
不純物のリンまたはヒ素が導入されている。一対の半導
体領域７ａ1 のうちの一方には、接続孔８ｂを通じて上
記データ線６が電気的に接続され、また、他方には接続
孔８ｅ1 ，８ｅ2 を通じてキャパシタ７ｂの下部電極７
ｂ1 と電気的に接続されている。なお、ゲート絶縁膜７
ａ2 は、例えばＳｉＯ2 からなる。
不純物のリンまたはヒ素が導入されている。一対の半導
体領域７ａ1 のうちの一方には、接続孔８ｂを通じて上
記データ線６が電気的に接続され、また、他方には接続
孔８ｅ1 ，８ｅ2 を通じてキャパシタ７ｂの下部電極７
ｂ1 と電気的に接続されている。なお、ゲート絶縁膜７
ａ2 は、例えばＳｉＯ2 からなる。
【００４８】キャパシタ７ｂは、所定量以上の電荷の有
無によって”１”、”０”の情報を記憶するための記憶
部であり、データ線６よりも上層に形成されている。キ
ャパシタ７ｂは、下部電極７ｂ1 と、その上に被着され
た誘電体膜７ｂ2 と、その上に被着された上部電極７ｂ
3 とから構成されており、本実施例１においては、例え
ば円筒形状に形成されたクラウン形のキャパシタが採用
されている。
無によって”１”、”０”の情報を記憶するための記憶
部であり、データ線６よりも上層に形成されている。キ
ャパシタ７ｂは、下部電極７ｂ1 と、その上に被着され
た誘電体膜７ｂ2 と、その上に被着された上部電極７ｂ
3 とから構成されており、本実施例１においては、例え
ば円筒形状に形成されたクラウン形のキャパシタが採用
されている。
【００４９】この下部電極７ｂ1 は、例えば低抵抗ポリ
シリコンからなる。誘電体膜７ｂ2は、例えば酸化タン
タル（Ｔａ2 Ｏ5)からなり、その厚さは、例えば３nm程
度である。上部電極７ｂ3 は、例えばタングステンから
なる。また、キャパシタ７ｂの蓄積容量は、例えば２０
ｆＦ程度あるいはそれ以上である。
シリコンからなる。誘電体膜７ｂ2は、例えば酸化タン
タル（Ｔａ2 Ｏ5)からなり、その厚さは、例えば３nm程
度である。上部電極７ｂ3 は、例えばタングステンから
なる。また、キャパシタ７ｂの蓄積容量は、例えば２０
ｆＦ程度あるいはそれ以上である。
【００５０】上記シェアドＭＯＳ・ＦＥＴ１０は、フィ
ールド絶縁膜１１に囲まれた素子形成領域に形成されて
おり、半導体基板１ａの上部に形成された一対の半導体
領域１０ａ，１０ａと、半導体基板１ａ上に形成された
ゲート絶縁膜１０ｂと、ゲート絶縁膜１０ｂ上に形成さ
れたゲート電極１０ｃとから構成されている。
ールド絶縁膜１１に囲まれた素子形成領域に形成されて
おり、半導体基板１ａの上部に形成された一対の半導体
領域１０ａ，１０ａと、半導体基板１ａ上に形成された
ゲート絶縁膜１０ｂと、ゲート絶縁膜１０ｂ上に形成さ
れたゲート電極１０ｃとから構成されている。
【００５１】一対の半導体領域１０ａには、例えばｎ形
不純物のリンまたはＡｓが導入されている。ゲート絶縁
膜１０ｂは、例えばＳｉＯ2 からなる。ゲート電極１０
ｃは、例えば低抵抗ポリシリコン上にＷＳｉ2 が堆積さ
れてなる。
不純物のリンまたはＡｓが導入されている。ゲート絶縁
膜１０ｂは、例えばＳｉＯ2 からなる。ゲート電極１０
ｃは、例えば低抵抗ポリシリコン上にＷＳｉ2 が堆積さ
れてなる。
【００５２】一方、トランスファＭＯＳ・ＦＥＴ７およ
びシェアドＭＯＳ・ＦＥＴ１０を被覆する絶縁膜１２ａ
1 は、例えばＳｉＯ2 からなる。また、絶縁膜１２ａ2
は、例えばＢＰＳＧ（Boro Phospho Silicate Glass)か
らなる。さらに、その上層の絶縁膜１２ａ3 は、例えば
ＳｉＯ2 からなる。絶縁膜１２ａ3 の上層に順に堆積さ
れた絶縁膜１２ｂ，１２ｃも、例えばＢＰＳＧからな
る。なお、図３においては、図４の絶縁膜１２ａ1 〜１
２ａ3 を絶縁膜１２ａとして記す。
びシェアドＭＯＳ・ＦＥＴ１０を被覆する絶縁膜１２ａ
1 は、例えばＳｉＯ2 からなる。また、絶縁膜１２ａ2
は、例えばＢＰＳＧ（Boro Phospho Silicate Glass)か
らなる。さらに、その上層の絶縁膜１２ａ3 は、例えば
ＳｉＯ2 からなる。絶縁膜１２ａ3 の上層に順に堆積さ
れた絶縁膜１２ｂ，１２ｃも、例えばＢＰＳＧからな
る。なお、図３においては、図４の絶縁膜１２ａ1 〜１
２ａ3 を絶縁膜１２ａとして記す。
【００５３】絶縁膜１２ｃ上に堆積された絶縁膜１２ｄ
は、例えばＴＥＯＳ（Tetraethoxysilane)膜およびＳＯ
Ｇ（Spin On Glass)膜からなり、これによって第１層配
線９ａ，９ｂが被覆されている。また、絶縁膜１２ｄ上
に堆積された絶縁膜１２ｅも、例えばＴＥＯＳ膜および
ＳＯＧ膜からなる。
は、例えばＴＥＯＳ（Tetraethoxysilane)膜およびＳＯ
Ｇ（Spin On Glass)膜からなり、これによって第１層配
線９ａ，９ｂが被覆されている。また、絶縁膜１２ｄ上
に堆積された絶縁膜１２ｅも、例えばＴＥＯＳ膜および
ＳＯＧ膜からなる。
【００５４】絶縁膜１２ｄ上には、例えばアルミニウム
（Ａｌ）またはＡｌ−Ｓｉ−銅（Ｃｕ）合金からなる第
２層配線１３が形成されている。なお、第２層配線１３
は、絶縁膜１２ｄに穿孔された接続孔８ｆを通じて第１
層配線９ｂと電気的に接続されている。
（Ａｌ）またはＡｌ−Ｓｉ−銅（Ｃｕ）合金からなる第
２層配線１３が形成されている。なお、第２層配線１３
は、絶縁膜１２ｄに穿孔された接続孔８ｆを通じて第１
層配線９ｂと電気的に接続されている。
【００５５】本実施例１においては、絶縁膜１２ｄの上
面が後述するＣＭＰ技術によって平坦にされている。す
なわち、第２層配線１３は平坦な下地絶縁膜上に形成さ
れている。
面が後述するＣＭＰ技術によって平坦にされている。す
なわち、第２層配線１３は平坦な下地絶縁膜上に形成さ
れている。
【００５６】絶縁膜１２ｅ上には、例えばＡｌまたはＡ
ｌ−Ｓｉ−Ｃｕ合金からなる第３層配線１４が形成され
ている。絶縁膜１２ｅの上面もＣＭＰ技術によって平坦
にされており、第３層配線１４も平坦な絶縁膜上に形成
されている。
ｌ−Ｓｉ−Ｃｕ合金からなる第３層配線１４が形成され
ている。絶縁膜１２ｅの上面もＣＭＰ技術によって平坦
にされており、第３層配線１４も平坦な絶縁膜上に形成
されている。
【００５７】絶縁膜１２ｅ上には、例えばＳｉＯ2 から
なる絶縁膜１２ｆが堆積されており、これによって第３
層配線１４が被覆されている。絶縁膜１２ｆの上面も平
坦にされている。
なる絶縁膜１２ｆが堆積されており、これによって第３
層配線１４が被覆されている。絶縁膜１２ｆの上面も平
坦にされている。
【００５８】ところで、本実施例１においては、上記し
たように第２層配線１３および第３層配線１４の下地絶
縁膜が平坦になっている。これにより、以下のような構
造となっている。
たように第２層配線１３および第３層配線１４の下地絶
縁膜が平坦になっている。これにより、以下のような構
造となっている。
【００５９】第１に、第２層配線１３および第３層配線
１４がメモリセルの最小加工寸法ルールと同等のルール
で形成されている。この場合の最小加工寸法ルールに
は、配線幅や配線間隔等が含まれる。
１４がメモリセルの最小加工寸法ルールと同等のルール
で形成されている。この場合の最小加工寸法ルールに
は、配線幅や配線間隔等が含まれる。
【００６０】これは、本実施例１においては第２層配線
１３および第３層配線の下地絶縁膜を平坦にしたことに
より、配線形成のための露光処理におけるフォーカスマ
ージンを向上させることができるとともに、配線材料の
カバレッジを良好にすることができカバレッジ不良によ
る配線短絡不良等を防止できるからである。
１３および第３層配線の下地絶縁膜を平坦にしたことに
より、配線形成のための露光処理におけるフォーカスマ
ージンを向上させることができるとともに、配線材料の
カバレッジを良好にすることができカバレッジ不良によ
る配線短絡不良等を防止できるからである。
【００６１】第２に、リセス領域の境界線ＲＡ上にも第
２層配線１３および第３層配線１４が配置されていると
ともに、その領域上における隣接配線間隔が最小配線間
隔の２倍以下というように従来よりも縮小されている。
２層配線１３および第３層配線１４が配置されていると
ともに、その領域上における隣接配線間隔が最小配線間
隔の２倍以下というように従来よりも縮小されている。
【００６２】これは、通常、リセス領域の境界線ＲＡ上
には、配線材料のカバレッジ不良等に起因する配線短絡
不良等を考慮する観点から配線を配置しないか、あるい
は最小配線間隔の２倍以上の間隔を置くようにしている
が、本実施例１の場合、第２層配線１３および第３層配
線１４の下地絶縁膜が平坦なので配線不良が生じないか
らである。
には、配線材料のカバレッジ不良等に起因する配線短絡
不良等を考慮する観点から配線を配置しないか、あるい
は最小配線間隔の２倍以上の間隔を置くようにしている
が、本実施例１の場合、第２層配線１３および第３層配
線１４の下地絶縁膜が平坦なので配線不良が生じないか
らである。
【００６３】第３に、第２層配線１３および第３層配線
１４の構成材料にＡｌが使用されている。これにより、
配線抵抗を低下させることができるので、半導体集積回
路装置の動作速度を向上させることが可能となる。
１４の構成材料にＡｌが使用されている。これにより、
配線抵抗を低下させることができるので、半導体集積回
路装置の動作速度を向上させることが可能となる。
【００６４】これは、従来、配線の下地段差が厳しい場
合、劣化等の観点から配線材料としてＡｌを使用でき
ず、Ａｌよりも抵抗の高いタングステンやタングステン
シリサイド等が使用されていたが、本実施例１において
は、第２層配線１３および第３層配線１４の下地絶縁膜
を平坦にしたことにより、第２層配線１３および第３層
配線１４の構成材料にＡｌを用いたとしてもその配線形
成プロセスの安定性を向上させることができ、配線の信
頼性を確保できるからである。
合、劣化等の観点から配線材料としてＡｌを使用でき
ず、Ａｌよりも抵抗の高いタングステンやタングステン
シリサイド等が使用されていたが、本実施例１において
は、第２層配線１３および第３層配線１４の下地絶縁膜
を平坦にしたことにより、第２層配線１３および第３層
配線１４の構成材料にＡｌを用いたとしてもその配線形
成プロセスの安定性を向上させることができ、配線の信
頼性を確保できるからである。
【００６５】次に、本実施例１の半導体集積回路装置の
製造方法を図６〜図２５によって説明する。なお、図６
〜図２０および図２２〜図２５において、左側は周辺回
路領域、右側はメモリセルアレイ３ｃを示している。
製造方法を図６〜図２５によって説明する。なお、図６
〜図２０および図２２〜図２５において、左側は周辺回
路領域、右側はメモリセルアレイ３ｃを示している。
【００６６】まず、図６に示すように、例えばｐ形のＳ
ｉ単結晶からなる半導体基板１ａを用意する。この段階
の半導体基板１ａは、平面略円形状の半導体ウエハの状
態である。
ｉ単結晶からなる半導体基板１ａを用意する。この段階
の半導体基板１ａは、平面略円形状の半導体ウエハの状
態である。
【００６７】続いて、図７に示すように、半導体基板１
ａの主面上に、例えばＳｉＯ2 からなるパッド膜１５ａ
および例えばＳｉ3 Ｎ4 からなる耐酸化性膜を順次堆積
した後、その耐酸化性膜のうち、リセス領域における膜
部分をエッチング除去することにより、メモリセルアレ
イ３ｃが露出されるような耐酸化性膜パターン１６ａを
形成する。
ａの主面上に、例えばＳｉＯ2 からなるパッド膜１５ａ
および例えばＳｉ3 Ｎ4 からなる耐酸化性膜を順次堆積
した後、その耐酸化性膜のうち、リセス領域における膜
部分をエッチング除去することにより、メモリセルアレ
イ３ｃが露出されるような耐酸化性膜パターン１６ａを
形成する。
【００６８】その後、半導体基板１ａに対して熱酸化処
理を施すことにより、図８に示すように、半導体基板１
ａにおいて、その耐酸化性膜パターン１６ａで被覆され
ていない領域に選択的に絶縁膜１７を形成した後、耐酸
化性膜パターン１６ａを除去する。
理を施すことにより、図８に示すように、半導体基板１
ａにおいて、その耐酸化性膜パターン１６ａで被覆され
ていない領域に選択的に絶縁膜１７を形成した後、耐酸
化性膜パターン１６ａを除去する。
【００６９】その後、パッド膜１５ａおよび絶縁膜１７
をフッ酸（ＨＦ）等によって除去することにより、図９
に示すように、メモリセルアレイ３ｃにおける半導体基
板１ａの主面上にリセス領域を形成する。リセス領域の
端部には、滑らかな傾斜面が形成されている。リセス領
域におけるリセス段差Ａは、例えば0.３μｍ程度であ
る。
をフッ酸（ＨＦ）等によって除去することにより、図９
に示すように、メモリセルアレイ３ｃにおける半導体基
板１ａの主面上にリセス領域を形成する。リセス領域の
端部には、滑らかな傾斜面が形成されている。リセス領
域におけるリセス段差Ａは、例えば0.３μｍ程度であ
る。
【００７０】次いで、半導体基板１ａ主面上に、例えば
ＳｉＯ2 からなるパッド膜１５ｂおよび例えばＳｉ3 Ｎ
4 からなる耐酸化性膜を順次堆積した後、その耐酸化性
膜のうち、素子分離領域における膜部分をエッチング除
去することにより、耐酸化性膜パターン１６ｂを形成す
る。
ＳｉＯ2 からなるパッド膜１５ｂおよび例えばＳｉ3 Ｎ
4 からなる耐酸化性膜を順次堆積した後、その耐酸化性
膜のうち、素子分離領域における膜部分をエッチング除
去することにより、耐酸化性膜パターン１６ｂを形成す
る。
【００７１】続いて、半導体基板１ａに対して熱酸化処
理を施すことにより、図１０に示すように、半導体基板
１ａにおいて、その耐酸化性膜パターン１６ｂで被覆さ
れていない素子分離領域に選択的にフィールド絶縁膜１
１を形成した後、耐酸化性膜パターン１６ｂを除去す
る。
理を施すことにより、図１０に示すように、半導体基板
１ａにおいて、その耐酸化性膜パターン１６ｂで被覆さ
れていない素子分離領域に選択的にフィールド絶縁膜１
１を形成した後、耐酸化性膜パターン１６ｂを除去す
る。
【００７２】その後、図１１に示すように、フィールド
絶縁膜１１に囲まれた素子形成領域にシェアドＭＯＳ・
ＦＥＴ１０やトランスファＭＯＳ・ＦＥＴ７ａ等のよう
な半導体集積回路素子を形成するとともに、メモリセル
アレイ３ｃにワード線５を形成する。
絶縁膜１１に囲まれた素子形成領域にシェアドＭＯＳ・
ＦＥＴ１０やトランスファＭＯＳ・ＦＥＴ７ａ等のよう
な半導体集積回路素子を形成するとともに、メモリセル
アレイ３ｃにワード線５を形成する。
【００７３】ワード線５、すなわち、トランスファＭＯ
Ｓ・ＦＥＴ７ａのゲート電極７ａ3は、例えば低抵抗ポ
リシリコンからなる導体膜、ＷＳｉ2 等からなる導体膜
およびＳｉＯ2 等からなる絶縁膜をＣＶＤ法等によって
順に堆積した後、その積層膜をフォトリソグラフィ技術
によりパターニングすることによって形成する。なお、
１８は積層膜の最上層のＳｉＯ2 等からなる絶縁膜であ
る。
Ｓ・ＦＥＴ７ａのゲート電極７ａ3は、例えば低抵抗ポ
リシリコンからなる導体膜、ＷＳｉ2 等からなる導体膜
およびＳｉＯ2 等からなる絶縁膜をＣＶＤ法等によって
順に堆積した後、その積層膜をフォトリソグラフィ技術
によりパターニングすることによって形成する。なお、
１８は積層膜の最上層のＳｉＯ2 等からなる絶縁膜であ
る。
【００７４】次いで、トランスファＭＯＳ・ＦＥＴ７ａ
のゲート電極７ａ3 およびシェアドＭＯＳ・ＦＥＴ１０
のゲート電極１０ｃをマスクとして、半導体基板１ａ
に、例えばｎ形不純物のリンまたはヒ素を軽くイオン打
ち込みすることにより、半導体基板１ａの上部に低濃度
の半導体領域７ａ1L，１０ａを形成する。
のゲート電極７ａ3 およびシェアドＭＯＳ・ＦＥＴ１０
のゲート電極１０ｃをマスクとして、半導体基板１ａ
に、例えばｎ形不純物のリンまたはヒ素を軽くイオン打
ち込みすることにより、半導体基板１ａの上部に低濃度
の半導体領域７ａ1L，１０ａを形成する。
【００７５】続いて、半導体基板１ａ上に、例えばＳｉ
Ｏ2 等からなる絶縁膜をＣＶＤ法等によって順に堆積し
た後、その絶縁膜をエッチバックすることにより、図１
２に示すように、トランスファＭＯＳ・ＦＥＴ７ａのゲ
ート電極７ａ1 およびシェアドＭＯＳ・ＦＥＴ１０のゲ
ート電極１０ｃの側壁にサイドウォール１９を形成す
る。
Ｏ2 等からなる絶縁膜をＣＶＤ法等によって順に堆積し
た後、その絶縁膜をエッチバックすることにより、図１
２に示すように、トランスファＭＯＳ・ＦＥＴ７ａのゲ
ート電極７ａ1 およびシェアドＭＯＳ・ＦＥＴ１０のゲ
ート電極１０ｃの側壁にサイドウォール１９を形成す
る。
【００７６】その後、トランスファＭＯＳ・ＦＥＴ７ａ
のゲート電極７ａ1 およびサイドウォール１９をマスク
として、半導体基板１ａに、例えばｎ形不純物のリンま
たはヒ素を高濃度にイオン打ち込みすることにより、半
導体基板１ａの上部に半導体領域７ａ1H，１０ａ2 を形
成する。
のゲート電極７ａ1 およびサイドウォール１９をマスク
として、半導体基板１ａに、例えばｎ形不純物のリンま
たはヒ素を高濃度にイオン打ち込みすることにより、半
導体基板１ａの上部に半導体領域７ａ1H，１０ａ2 を形
成する。
【００７７】次いで、図１３に示すように、半導体基板
１ａ上に、上記した半導体集積回路素子およびワード線
５を被覆するように、例えばＢＰＳＧ等からなる絶縁膜
１２ａ1 をＣＶＤ法等によって堆積した後、その絶縁膜
１２ａ1 にトランスファＭＯＳ・ＦＥＴ７ａの一対の半
導体領域７ａ1 が露出するような接続孔８ｅ1 を穿孔す
る。
１ａ上に、上記した半導体集積回路素子およびワード線
５を被覆するように、例えばＢＰＳＧ等からなる絶縁膜
１２ａ1 をＣＶＤ法等によって堆積した後、その絶縁膜
１２ａ1 にトランスファＭＯＳ・ＦＥＴ７ａの一対の半
導体領域７ａ1 が露出するような接続孔８ｅ1 を穿孔す
る。
【００７８】続いて、半導体基板１ａ上に、例えば低抵
抗ポリシリコンからなる導体膜を堆積した後、その導体
膜をフォトリソグラフィ技術によりパターニングするこ
とによってパッド膜パターン２０を形成する。
抗ポリシリコンからなる導体膜を堆積した後、その導体
膜をフォトリソグラフィ技術によりパターニングするこ
とによってパッド膜パターン２０を形成する。
【００７９】その後、図１４に示すように、半導体基板
１ａ上に、例えばＢＰＳＧからなる絶縁膜１２ａ2 をＣ
ＶＤ法等によって堆積した後、さらに、例えばＳｉＯ2
からなる絶縁膜１２ａ3 をＣＶＤ法等によって堆積す
る。
１ａ上に、例えばＢＰＳＧからなる絶縁膜１２ａ2 をＣ
ＶＤ法等によって堆積した後、さらに、例えばＳｉＯ2
からなる絶縁膜１２ａ3 をＣＶＤ法等によって堆積す
る。
【００８０】次いで、図１５に絶縁膜１２ａ1 〜１２ａ
3 に、トランスファＭＯＳ・ＦＥＴ７ａのパッド膜パタ
ーン２０の上面一部が露出するような接続孔８ｅを穿孔
する。
3 に、トランスファＭＯＳ・ＦＥＴ７ａのパッド膜パタ
ーン２０の上面一部が露出するような接続孔８ｅを穿孔
する。
【００８１】続いて、半導体基板１ａ上に、例えば低抵
抗ポリシリコン等からなる導体膜およびＷＳｉ2 等から
なる導体膜をＣＶＤ法等によって順に堆積した後、それ
ら導体膜が積層されてなる積層膜をフォトリソグラフィ
技術によりパターニングすることによってデータ線６を
形成する。
抗ポリシリコン等からなる導体膜およびＷＳｉ2 等から
なる導体膜をＣＶＤ法等によって順に堆積した後、それ
ら導体膜が積層されてなる積層膜をフォトリソグラフィ
技術によりパターニングすることによってデータ線６を
形成する。
【００８２】続いて、絶縁膜１２ａ3 上に、例えばＢＰ
ＳＧ等からなる絶縁膜をＣＶＤ法により堆積した後、そ
の絶縁膜の上面をエッチバックすることにより、図１６
に示すように、上面の平坦な絶縁膜１２ｂを形成する。
ＳＧ等からなる絶縁膜をＣＶＤ法により堆積した後、そ
の絶縁膜の上面をエッチバックすることにより、図１６
に示すように、上面の平坦な絶縁膜１２ｂを形成する。
【００８３】その後、絶縁膜１２ａ2 ，１２ａ3 に接続
孔８ｅ2 を穿孔した後、半導体基板１ａ上に、例えば低
抵抗ポリシリコンからなる導体膜を堆積し、さらに、そ
の導体膜上にＳｉＯ2 からなる絶縁膜を堆積する。
孔８ｅ2 を穿孔した後、半導体基板１ａ上に、例えば低
抵抗ポリシリコンからなる導体膜を堆積し、さらに、そ
の導体膜上にＳｉＯ2 からなる絶縁膜を堆積する。
【００８４】次いで、その導体膜および絶縁膜をフォト
リソグラフィ技術によってパターニングすることにより
下部電極７ｂ1 の一部を形成するとともに、その上層に
絶縁膜パターン２１を形成する。
リソグラフィ技術によってパターニングすることにより
下部電極７ｂ1 の一部を形成するとともに、その上層に
絶縁膜パターン２１を形成する。
【００８５】続いて、半導体基板１ａ上に、例えば低抵
抗ポリシリコンからなる導体膜をＣＶＤ法等によって堆
積した後、その導体膜をエッチバックすることにより絶
縁膜パターン２１の側壁に、図１７に示すように、下部
電極７ｂ1 の一部であるサイドウォール７ｂ1sを形成す
る。
抗ポリシリコンからなる導体膜をＣＶＤ法等によって堆
積した後、その導体膜をエッチバックすることにより絶
縁膜パターン２１の側壁に、図１７に示すように、下部
電極７ｂ1 の一部であるサイドウォール７ｂ1sを形成す
る。
【００８６】その後、絶縁膜パターン２１を除去した
後、図１８に示すように、半導体基板１ａ上に、例えば
Ｓｉ3 Ｎ4 からなる誘電体膜７ｂ2 をＣＶＤ法等によっ
て堆積する。
後、図１８に示すように、半導体基板１ａ上に、例えば
Ｓｉ3 Ｎ4 からなる誘電体膜７ｂ2 をＣＶＤ法等によっ
て堆積する。
【００８７】次いで、その誘電体膜７ｂ2 上に、例えば
低抵抗ポリシリコンからなる導体膜をＣＶＤ法等によっ
て堆積した後、その誘電体膜７ｂ2 および導体膜をパタ
ーニングすることにより、下部電極７ｂ1 上に誘電体膜
７ｂ2 を介して上部電極７ｂ3 が設けられてなるキャパ
シタ７ｂを形成する。
低抵抗ポリシリコンからなる導体膜をＣＶＤ法等によっ
て堆積した後、その誘電体膜７ｂ2 および導体膜をパタ
ーニングすることにより、下部電極７ｂ1 上に誘電体膜
７ｂ2 を介して上部電極７ｂ3 が設けられてなるキャパ
シタ７ｂを形成する。
【００８８】続いて、図１９に示すように、例えばＢＰ
ＳＧ等からなる絶縁膜１２ｃをＣＶＤ法等によって堆積
することによりキャパシタ７ｂを被覆する。
ＳＧ等からなる絶縁膜１２ｃをＣＶＤ法等によって堆積
することによりキャパシタ７ｂを被覆する。
【００８９】その後、本実施例１においては、半導体基
板１ａに対してＣＭＰ処理を施すことにより、図２０に
示すように、絶縁膜１２ｃの上面を平坦にする。すなわ
ち、研磨パッド（図示せず）を絶縁膜１２ｃに接触させ
た状態で回転させ、研磨剤におけるアルカリ溶液による
化学的研磨と、研磨粒子による機械的研磨とにより、絶
縁膜１２ｃをエッチバックする。
板１ａに対してＣＭＰ処理を施すことにより、図２０に
示すように、絶縁膜１２ｃの上面を平坦にする。すなわ
ち、研磨パッド（図示せず）を絶縁膜１２ｃに接触させ
た状態で回転させ、研磨剤におけるアルカリ溶液による
化学的研磨と、研磨粒子による機械的研磨とにより、絶
縁膜１２ｃをエッチバックする。
【００９０】この際のＣＭＰ処理で用いる研磨剤として
は、例えばＰＨ７〜１１程度のアルカリ溶液中にコロイ
ダルシリカを分散させたものが使用されている。研磨パ
ッドは、例えばポリウレタン製のパッドが使用されてい
る。絶縁膜１２ｃ，１２ｅの平坦状態は、例えば研磨時
間によって設定する。
は、例えばＰＨ７〜１１程度のアルカリ溶液中にコロイ
ダルシリカを分散させたものが使用されている。研磨パ
ッドは、例えばポリウレタン製のパッドが使用されてい
る。絶縁膜１２ｃ，１２ｅの平坦状態は、例えば研磨時
間によって設定する。
【００９１】このように、本実施例１においては、段差
が高くなるメモリセルアレイ３ｃを予めリセス領域に形
成しておくことにより、半導体チップの全体的な段差を
下げておいた状態でＣＭＰ処理を施すようにしている。
が高くなるメモリセルアレイ３ｃを予めリセス領域に形
成しておくことにより、半導体チップの全体的な段差を
下げておいた状態でＣＭＰ処理を施すようにしている。
【００９２】これにより、第２層配線以降の下地絶縁膜
の平坦性を向上させることが可能となっている。ここ
で、ＣＭＰ処理後の段差緩和状態を最初から段差が高い
場合と低い場合とで比較するための実測値を図２１に示
す。
の平坦性を向上させることが可能となっている。ここ
で、ＣＭＰ処理後の段差緩和状態を最初から段差が高い
場合と低い場合とで比較するための実測値を図２１に示
す。
【００９３】図２１の左側が段差が５０００Å程度と低
い場合であり、右側が最初の段差が９５００Å程度と高
い場合である。段差が高い方では、５０００Å程度の段
差が残って飽和しているのに対して、段差が低い方で
は、１７００Å程度まで段差が減ることが判る。
い場合であり、右側が最初の段差が９５００Å程度と高
い場合である。段差が高い方では、５０００Å程度の段
差が残って飽和しているのに対して、段差が低い方で
は、１７００Å程度まで段差が減ることが判る。
【００９４】その後、絶縁膜１２ａ〜１２ｃにシェアド
ＭＯＳ・ＦＥＴ１０の半導体領域に達する接続孔８ｄを
穿孔した後、絶縁膜１２ｃ上に、例えばタングステン等
からなる導体膜をスパッタリング法等によって堆積す
る。
ＭＯＳ・ＦＥＴ１０の半導体領域に達する接続孔８ｄを
穿孔した後、絶縁膜１２ｃ上に、例えばタングステン等
からなる導体膜をスパッタリング法等によって堆積す
る。
【００９５】次いで、その導体膜をフォトリソグラフィ
技術によってパターニングすることにより、図２０に示
すように、第１層配線９ａ，９ｂ（以下、第１層配線９
ａについては図３参照）を同時に形成する。
技術によってパターニングすることにより、図２０に示
すように、第１層配線９ａ，９ｂ（以下、第１層配線９
ａについては図３参照）を同時に形成する。
【００９６】続いて、図２２に示すように、絶縁膜１２
ｃ上に、例えばＴＥＯＳ膜およびＳＯＧ膜からなる絶縁
膜１２ｄを堆積することにより、第１層配線９ａ，９ｂ
を被覆した後、その絶縁膜１２ｄの上面を、上記と同様
にしてＣＭＰ法等によって平坦にする。
ｃ上に、例えばＴＥＯＳ膜およびＳＯＧ膜からなる絶縁
膜１２ｄを堆積することにより、第１層配線９ａ，９ｂ
を被覆した後、その絶縁膜１２ｄの上面を、上記と同様
にしてＣＭＰ法等によって平坦にする。
【００９７】その後、絶縁膜１２ｄに接続孔８ｆを穿孔
した後、絶縁膜１２ｄ上に、例えばＡｌまたはＡｌ−Ｓ
ｉ−Ｃｕ合金からなる導体膜をスパッタリング法等によ
って堆積した後、その導体膜をフォトリソグラフィ技術
を用いてパターニングすることにより、図２３に示すよ
うに、第２層配線１３を形成する。
した後、絶縁膜１２ｄ上に、例えばＡｌまたはＡｌ−Ｓ
ｉ−Ｃｕ合金からなる導体膜をスパッタリング法等によ
って堆積した後、その導体膜をフォトリソグラフィ技術
を用いてパターニングすることにより、図２３に示すよ
うに、第２層配線１３を形成する。
【００９８】この際、本実施例１においては、第２層配
線１３の下地絶縁膜が平坦であるために、以下の効果が
得られる。
線１３の下地絶縁膜が平坦であるために、以下の効果が
得られる。
【００９９】第１に、第２層配線１３を、メモリセルの
最小加工寸法ルールと同等のルールで形成することがで
きる。むろん、最小加工寸法ルールより大きいルールで
の形成も可能である。
最小加工寸法ルールと同等のルールで形成することがで
きる。むろん、最小加工寸法ルールより大きいルールで
の形成も可能である。
【０１００】第２に、リセス領域の境界線ＲＡ上にも第
２層配線１３を配置することができるとともに、その領
域上における隣接配線間隔を最小配線間隔の２倍以下と
いうように従来よりも縮小することができる。
２層配線１３を配置することができるとともに、その領
域上における隣接配線間隔を最小配線間隔の２倍以下と
いうように従来よりも縮小することができる。
【０１０１】第３に、第２層配線１３の構成材料にＡｌ
を使用することができる。これにより、配線抵抗を低下
させることができるので、半導体集積回路装置の動作速
度を向上させることが可能となる。
を使用することができる。これにより、配線抵抗を低下
させることができるので、半導体集積回路装置の動作速
度を向上させることが可能となる。
【０１０２】第４に、第２層配線１３の露光処理におけ
るフォーカスマージンを向上させることができるので、
その露光処理に際して位相シフトマスク等のような高価
なマスクや最小ルールで感光可能な高価なアライナを使
用する必要がなくなる。したがって、製品の製造コスト
を低減することが可能となる。
るフォーカスマージンを向上させることができるので、
その露光処理に際して位相シフトマスク等のような高価
なマスクや最小ルールで感光可能な高価なアライナを使
用する必要がなくなる。したがって、製品の製造コスト
を低減することが可能となる。
【０１０３】第２層配線１３を形成した後、図２４に示
すように、半導体基板１ａ上に、例えばＴＥＯＳ膜およ
びＳＯＧ膜からなる絶縁膜１２ｅをＣＶＤ法等によって
堆積する。
すように、半導体基板１ａ上に、例えばＴＥＯＳ膜およ
びＳＯＧ膜からなる絶縁膜１２ｅをＣＶＤ法等によって
堆積する。
【０１０４】次いで、半導体基板１ａに対してＣＭＰ処
理を施すことにより、図２５に示すように、絶縁膜１２
ｅの上面を平坦にする。ＣＭＰ処理条件については、上
記したのと同じである。
理を施すことにより、図２５に示すように、絶縁膜１２
ｅの上面を平坦にする。ＣＭＰ処理条件については、上
記したのと同じである。
【０１０５】続いて、平坦にされた絶縁膜１２ｅ上に、
例えばＡｌまたはＡｌ−Ｓｉ−Ｃｕ合金からなる第３層
配線１４を形成する。この際も上記第２層配線１３の形
成時における効果と同じ効果を得ることが可能である。
その後、絶縁膜１２ｅ上に、例えばＳｉＯ2 からなる絶
縁膜１２ｆをＣＶＤ法等によって堆積する。以降、通常
のウエハプロセスを通じて半導体集積回路装置の製造プ
ロセスを終了する。
例えばＡｌまたはＡｌ−Ｓｉ−Ｃｕ合金からなる第３層
配線１４を形成する。この際も上記第２層配線１３の形
成時における効果と同じ効果を得ることが可能である。
その後、絶縁膜１２ｅ上に、例えばＳｉＯ2 からなる絶
縁膜１２ｆをＣＶＤ法等によって堆積する。以降、通常
のウエハプロセスを通じて半導体集積回路装置の製造プ
ロセスを終了する。
【０１０６】ここで、本実施例１と従来技術とを図２６
〜図３１を用いて説明する。なお、図２６〜図３１は従
来技術であるが、本実施例１と同一のものには同一の符
号を付けるものとする。
〜図３１を用いて説明する。なお、図２６〜図３１は従
来技術であるが、本実施例１と同一のものには同一の符
号を付けるものとする。
【０１０７】図２６および図２７はリセス技術もＣＭＰ
技術も用いていない場合である。この場合、第２層配線
１３および第３層配線１４の高低段差は、例えば1.０μ
ｍ程度であり、配線形成時におけるフォーカスマージン
の低下に起因する隣接配線間の短絡不良、断線不良およ
びＡｌ等のカバレッジ不足に起因する隣接配線間の短絡
不良等が生じる。
技術も用いていない場合である。この場合、第２層配線
１３および第３層配線１４の高低段差は、例えば1.０μ
ｍ程度であり、配線形成時におけるフォーカスマージン
の低下に起因する隣接配線間の短絡不良、断線不良およ
びＡｌ等のカバレッジ不足に起因する隣接配線間の短絡
不良等が生じる。
【０１０８】図２８および図２９はリセス技術を用い
ず、ＣＭＰ技術のみを用いた場合を示している。この場
合、第２層配線１３および第３層配線１４の高低段差
を、例えば0.４μｍ〜0.６μｍ程度まで緩和することが
できるが、最初の高低差が大きいためメモリセルアレイ
３ｃにおける配線下地絶縁膜を削る際に、周辺部におけ
る配線下地絶縁膜をも削ってしまい、高低差を無くすま
でに至らない。
ず、ＣＭＰ技術のみを用いた場合を示している。この場
合、第２層配線１３および第３層配線１４の高低段差
を、例えば0.４μｍ〜0.６μｍ程度まで緩和することが
できるが、最初の高低差が大きいためメモリセルアレイ
３ｃにおける配線下地絶縁膜を削る際に、周辺部におけ
る配線下地絶縁膜をも削ってしまい、高低差を無くすま
でに至らない。
【０１０９】図３０および図３１はリセス技術のみを用
い、ＣＭＰ技術は用いていない場合である。この場合
も、第２層配線１３および第３層配線１４の高低段差
を、例えば0.３μｍ程度の埋め込みを行った場合でも高
低差は、0.７μｍ程度残り高低差があるまま後に続く配
線工程へ進む。
い、ＣＭＰ技術は用いていない場合である。この場合
も、第２層配線１３および第３層配線１４の高低段差
を、例えば0.３μｍ程度の埋め込みを行った場合でも高
低差は、0.７μｍ程度残り高低差があるまま後に続く配
線工程へ進む。
【０１１０】このように、本実施例１においては、以下
の効果を得ることが可能となる。
の効果を得ることが可能となる。
【０１１１】(1).第２層配線１３および第３層配線１４
の下地絶縁膜の平坦性を大幅に向上させることが可能と
なる。例えば第２層配線１３および第３層配線１４の段
差を、例えば約0.２μｍに緩和することが可能となる。
したがって、第２層配線１３および第３層配線１４を形
成するための露光処理におけるフォーカスマージンを向
上させることが可能となる。
の下地絶縁膜の平坦性を大幅に向上させることが可能と
なる。例えば第２層配線１３および第３層配線１４の段
差を、例えば約0.２μｍに緩和することが可能となる。
したがって、第２層配線１３および第３層配線１４を形
成するための露光処理におけるフォーカスマージンを向
上させることが可能となる。
【０１１２】(2).上記(1) により、第２層配線１３およ
び第３層配線１４を、メモリセルの最小加工寸法ルール
と同等あるいはそれ以上のルールで形成することが可能
となる。したがって、配線密度を向上させることが可能
となる。
び第３層配線１４を、メモリセルの最小加工寸法ルール
と同等あるいはそれ以上のルールで形成することが可能
となる。したがって、配線密度を向上させることが可能
となる。
【０１１３】(3).上記(1) により、リセス領域の境界線
ＲＡ上にも第２層配線１３および第３層配線１４を配置
することができるとともに、その領域上における隣接配
線間隔を最小配線間隔の２倍以下というように従来より
も縮小することが可能となる。したがって、配線密度を
向上させることが可能となる。
ＲＡ上にも第２層配線１３および第３層配線１４を配置
することができるとともに、その領域上における隣接配
線間隔を最小配線間隔の２倍以下というように従来より
も縮小することが可能となる。したがって、配線密度を
向上させることが可能となる。
【０１１４】(4).上記(1) により、第２層配線１３およ
び第３層配線１４の構成材料にＡｌを使用することがで
きる。これにより、配線抵抗を低下させることができる
ので、半導体集積回路装置の動作速度を向上させること
が可能となる。
び第３層配線１４の構成材料にＡｌを使用することがで
きる。これにより、配線抵抗を低下させることができる
ので、半導体集積回路装置の動作速度を向上させること
が可能となる。
【０１１５】(5).上記(1) により、半導体集積回路装置
の歩留りおよび信頼性を向上させることが可能となる。
の歩留りおよび信頼性を向上させることが可能となる。
【０１１６】(6).第２層配線１３および第３層配線１４
を形成するための露光処理におけるフォーカスマージン
を向上させることができるので、その露光処理に際して
位相シフトマスク等のような複雑で高価なフォトマスク
や最小ルールで感光可能な高価なアライナを使用する必
要がなくなる。したがって、半導体集積回路装置の製造
コストを低減することが可能となる。
を形成するための露光処理におけるフォーカスマージン
を向上させることができるので、その露光処理に際して
位相シフトマスク等のような複雑で高価なフォトマスク
や最小ルールで感光可能な高価なアライナを使用する必
要がなくなる。したがって、半導体集積回路装置の製造
コストを低減することが可能となる。
【０１１７】（実施例２）図３２〜図３５は本発明の他
の実施例である半導体集積回路装置の製造工程中におけ
る要部断面図である。
の実施例である半導体集積回路装置の製造工程中におけ
る要部断面図である。
【０１１８】本実施例２においては、図３２に示すよう
に、ＣＭＰ処理による絶縁膜１２ｄ上面の平坦化処理に
先立って、絶縁膜１２ｄ上において、周辺回路領域に予
め所定の絶縁膜等からなる平坦終点検出層２２を形成す
る。
に、ＣＭＰ処理による絶縁膜１２ｄ上面の平坦化処理に
先立って、絶縁膜１２ｄ上において、周辺回路領域に予
め所定の絶縁膜等からなる平坦終点検出層２２を形成す
る。
【０１１９】続いて、研磨板２３の研磨パッド面を絶縁
膜１２ｄ側に向けた状態で、研磨板２３を下降し、図３
３に示すように、絶縁膜１２ｄに研磨板２３の研磨パッ
ドを接触させた状態でＣＭＰ処理を施す。
膜１２ｄ側に向けた状態で、研磨板２３を下降し、図３
３に示すように、絶縁膜１２ｄに研磨板２３の研磨パッ
ドを接触させた状態でＣＭＰ処理を施す。
【０１２０】その後、図３４に示すように、研磨板２３
の研磨パッドが平坦終点検出層２２に接触され、平坦終
点検出層２２の構成成分が検出されるようになった時点
を基準として所定時間経過後にＣＭＰ処理を終了する。
すなわち、平坦終点検出層２２を化学的および機械的に
研磨するようになった時点を基準として所定時間経過後
にＣＭＰ処理を終了する。これにより、図３５に示すよ
うに、絶縁膜１２ｄの上面を平坦にする。
の研磨パッドが平坦終点検出層２２に接触され、平坦終
点検出層２２の構成成分が検出されるようになった時点
を基準として所定時間経過後にＣＭＰ処理を終了する。
すなわち、平坦終点検出層２２を化学的および機械的に
研磨するようになった時点を基準として所定時間経過後
にＣＭＰ処理を終了する。これにより、図３５に示すよ
うに、絶縁膜１２ｄの上面を平坦にする。
【０１２１】このように、本実施例２においては、前記
実施例１で得られた効果の他に、以下の効果を得ること
が可能となる。
実施例１で得られた効果の他に、以下の効果を得ること
が可能となる。
【０１２２】すなわち、配線下地となる絶縁膜１２ｄの
上面を平坦にするためのＣＭＰ処理に先立って、絶縁膜
１２ｄ上において、周辺回路領域に予め絶縁膜等からな
る平坦終点検出層２２を形成しておき、ＣＭＰ処理中に
その平坦終点検出層２２の構成成分を検出することで得
られた情報に基づいてＣＭＰ処理を終了することによ
り、絶縁膜１２ｄの必要な厚さを確保したまま、すなわ
ち、絶縁膜１２ｄ等の信頼性を確保したまま絶縁膜１２
ｄの上面を平坦にすることが可能となる。
上面を平坦にするためのＣＭＰ処理に先立って、絶縁膜
１２ｄ上において、周辺回路領域に予め絶縁膜等からな
る平坦終点検出層２２を形成しておき、ＣＭＰ処理中に
その平坦終点検出層２２の構成成分を検出することで得
られた情報に基づいてＣＭＰ処理を終了することによ
り、絶縁膜１２ｄの必要な厚さを確保したまま、すなわ
ち、絶縁膜１２ｄ等の信頼性を確保したまま絶縁膜１２
ｄの上面を平坦にすることが可能となる。
【０１２３】（実施例３）図３６〜図３９は本発明の他
の実施例である半導体集積回路装置の製造工程中におけ
る要部断面図である。
の実施例である半導体集積回路装置の製造工程中におけ
る要部断面図である。
【０１２４】本実施例３においては、図３６に示すよう
に、ＣＭＰ処理による絶縁膜１２ｄの上面を平坦化処理
に先立って、絶縁膜１２ｄ上の全面に予め所定の絶縁膜
等からなる平坦終点検出層２２を形成する。
に、ＣＭＰ処理による絶縁膜１２ｄの上面を平坦化処理
に先立って、絶縁膜１２ｄ上の全面に予め所定の絶縁膜
等からなる平坦終点検出層２２を形成する。
【０１２５】続いて、研磨板２３の研磨パッドが絶縁膜
１２ｄ側に向かうようにした状態で研磨板２３を下降
し、図３７に示すように、平坦終点検出層２２に研磨板
２３の研磨パッドを接触させた状態でＣＭＰ処理を施
す。
１２ｄ側に向かうようにした状態で研磨板２３を下降
し、図３７に示すように、平坦終点検出層２２に研磨板
２３の研磨パッドを接触させた状態でＣＭＰ処理を施
す。
【０１２６】その後、図３８に示すように、平坦終点検
出層２２が全部除去された時点でＣＭＰ処理を終了す
る。すなわち、平坦終点検出層２２の構成成分が検出さ
れなくなった時点でＣＭＰ処理を終了するようにしてい
る。これにより、図３９に示すように、絶縁膜１２ｄの
上面を平坦にする。
出層２２が全部除去された時点でＣＭＰ処理を終了す
る。すなわち、平坦終点検出層２２の構成成分が検出さ
れなくなった時点でＣＭＰ処理を終了するようにしてい
る。これにより、図３９に示すように、絶縁膜１２ｄの
上面を平坦にする。
【０１２７】このように、本実施例３においては、前記
実施例１，２で得られた効果の他に、以下の効果を得る
ことが可能となる。
実施例１，２で得られた効果の他に、以下の効果を得る
ことが可能となる。
【０１２８】すなわち、平坦終点検出層２２は、半導体
基板１ａの主面上全面に堆積すれば良くパターニングす
る必要がないので、平坦終点検出層２２の形成によって
半導体集積回路装置の製造工程が複雑にならない。
基板１ａの主面上全面に堆積すれば良くパターニングす
る必要がないので、平坦終点検出層２２の形成によって
半導体集積回路装置の製造工程が複雑にならない。
【０１２９】以上、本発明者によってなされた発明を実
施例に基づき具体的に説明したが、本発明は前記実施例
１〜３に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。
施例に基づき具体的に説明したが、本発明は前記実施例
１〜３に限定されるものではなく、その要旨を逸脱しな
い範囲で種々変更可能であることはいうまでもない。
【０１３０】例えば前記実施例１〜３においては、メモ
リセルのキャパシタを１重のクラウン構造とした場合に
ついて説明したが、これに限定されるものではなく、例
えば図４０に示すように、２重のクラウン構造としても
良い。
リセルのキャパシタを１重のクラウン構造とした場合に
ついて説明したが、これに限定されるものではなく、例
えば図４０に示すように、２重のクラウン構造としても
良い。
【０１３１】また、前記実施例１〜３においては、メモ
リセルのキャパシタをクラウン構造とした場合について
説明したが、これに限定されるものではなく、例えば図
４１に示すように、下部電極７ｂ1 が図４１の横方向に
延びる複数の羽部を有するようなフィン構造として良
い。
リセルのキャパシタをクラウン構造とした場合について
説明したが、これに限定されるものではなく、例えば図
４１に示すように、下部電極７ｂ1 が図４１の横方向に
延びる複数の羽部を有するようなフィン構造として良
い。
【０１３２】また、前記実施例においては、研磨剤にお
ける研磨粒子をシリカとした場合について説明したが、
これに限定されるものではなく種々変更可能であり、例
えば酸化セシウム（ＣｅＯ2)でも良い。
ける研磨粒子をシリカとした場合について説明したが、
これに限定されるものではなく種々変更可能であり、例
えば酸化セシウム（ＣｅＯ2)でも良い。
【０１３３】また、前記実施例においては、リセス構造
の形成方法として、選択酸化法を用いた場合について説
明したが、これに限定されるものではなく種々変更可能
であり、例えばアルカリ液によるＳｉの結晶面方位に依
存したウエットエッチング処理によってリセス構造を形
成しても良い。この場合、（１００）Ｓｉ面に対して
（１１１）面の斜面を形成できる。また、リセス構造の
他の形成方法として、ドライエッチング処理と等方性の
ウエットエッチング処理とを組み合わせた方法でも良
い。
の形成方法として、選択酸化法を用いた場合について説
明したが、これに限定されるものではなく種々変更可能
であり、例えばアルカリ液によるＳｉの結晶面方位に依
存したウエットエッチング処理によってリセス構造を形
成しても良い。この場合、（１００）Ｓｉ面に対して
（１１１）面の斜面を形成できる。また、リセス構造の
他の形成方法として、ドライエッチング処理と等方性の
ウエットエッチング処理とを組み合わせた方法でも良
い。
【０１３４】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野である６４Ｍ
ビットＤＲＡＭに適用した場合について説明したが、こ
れに限定されず種々適用可能であり、例えば２５６Ｍビ
ットＤＲＡＭや同一半導体基板上に論理回路と積層キャ
パシタ形のＤＲＡＭとを有する論理付き半導体メモリ回
路等のような他の半導体集積回路装置に適用することも
可能である。
なされた発明をその背景となった利用分野である６４Ｍ
ビットＤＲＡＭに適用した場合について説明したが、こ
れに限定されず種々適用可能であり、例えば２５６Ｍビ
ットＤＲＡＭや同一半導体基板上に論理回路と積層キャ
パシタ形のＤＲＡＭとを有する論理付き半導体メモリ回
路等のような他の半導体集積回路装置に適用することも
可能である。
【０１３５】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【０１３６】(1).本発明の半導体集積回路装置の製造方
法によれば、積層形キャパシタを有するメモリセルを半
導体基板の窪み領域に配置し、メモリセルアレイ領域と
周辺回路領域とを被覆する絶縁膜の上面の高低差を予め
緩和させた状態で、その絶縁膜をＣＭＰ技術を用いて平
坦にすることにより、そのＣＭＰ処理に際して、低領域
の絶縁膜の削れ量を非常に少なくした状態で、高領域の
絶縁膜を削ることが可能となるので、その絶縁膜の平坦
性を向上させることが可能となる。したがって、その絶
縁膜上に配線を形成するための露光処理におけるフォー
カスマージンを大幅に向上させることが可能となる。
法によれば、積層形キャパシタを有するメモリセルを半
導体基板の窪み領域に配置し、メモリセルアレイ領域と
周辺回路領域とを被覆する絶縁膜の上面の高低差を予め
緩和させた状態で、その絶縁膜をＣＭＰ技術を用いて平
坦にすることにより、そのＣＭＰ処理に際して、低領域
の絶縁膜の削れ量を非常に少なくした状態で、高領域の
絶縁膜を削ることが可能となるので、その絶縁膜の平坦
性を向上させることが可能となる。したがって、その絶
縁膜上に配線を形成するための露光処理におけるフォー
カスマージンを大幅に向上させることが可能となる。
【０１３７】(2).上記(1) により、平坦にされた絶縁膜
上に、メモリセルアレイにおけるパターンのデザインル
ールと同等の最小のデザインルールで配線パターンを形
成することが可能となる。むろん最小加工寸法ルールよ
り大きいルールでの形成も可能である。
上に、メモリセルアレイにおけるパターンのデザインル
ールと同等の最小のデザインルールで配線パターンを形
成することが可能となる。むろん最小加工寸法ルールよ
り大きいルールでの形成も可能である。
【０１３８】(3).上記(1) により、平坦にされた絶縁膜
上に配線パターンを転写する際に、フォーカスマージン
を向上させることができるので、位相シフトマスク等の
ような高度で複雑で高価な技術や最小ルールで感光可能
な高価なアライナ等が必要なくなる。したがって、半導
体集積回路装置の製造コストを低下させることが可能と
なる。
上に配線パターンを転写する際に、フォーカスマージン
を向上させることができるので、位相シフトマスク等の
ような高度で複雑で高価な技術や最小ルールで感光可能
な高価なアライナ等が必要なくなる。したがって、半導
体集積回路装置の製造コストを低下させることが可能と
なる。
【０１３９】(4).上記(1) により、凹領域の端部近傍上
にも配線を配置することができるので、配線密度を向上
させることが可能となる。
にも配線を配置することができるので、配線密度を向上
させることが可能となる。
【０１４０】(5).上記した本発明の半導体集積回路装置
の製造方法によれば、ＣＭＰ処理に先立って絶縁膜上に
終点検出層を設けることにより、ＣＭＰ処理における終
点検出精度を向上させることができるので、その絶縁膜
の信頼性を確保することが可能となる。
の製造方法によれば、ＣＭＰ処理に先立って絶縁膜上に
終点検出層を設けることにより、ＣＭＰ処理における終
点検出精度を向上させることができるので、その絶縁膜
の信頼性を確保することが可能となる。
【図１】本発明の一実施例である半導体集積回路装置を
構成する半導体チップの平面図である。
構成する半導体チップの平面図である。
【図２】図１の半導体集積回路装置の要部平面図であ
る。
る。
【図３】図２のＩＩＩ−ＩＩＩ線の断面図である。
【図４】図２のＩＶ−ＩＶ線の断面図である。
【図５】図１の半導体集積回路装置のメモリセルの回路
図である。
図である。
【図６】図１の半導体集積回路装置の製造工程中におけ
る要部断面図である。
る要部断面図である。
【図７】図１の半導体集積回路装置の製造工程中におけ
る要部断面図である。
る要部断面図である。
【図８】図１の半導体集積回路装置の製造工程中におけ
る要部断面図である。
る要部断面図である。
【図９】図１の半導体集積回路装置の製造工程中におけ
る要部断面図である。
る要部断面図である。
【図１０】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図１１】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図１２】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図１３】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図１４】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図１５】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図１６】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図１７】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図１８】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図１９】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図２０】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図２１】ＣＭＰ処理前の下地絶縁膜の最初の段差が高
い場合と低い場合とで研磨時間と研磨量との関係を比較
したグラフ図である。
い場合と低い場合とで研磨時間と研磨量との関係を比較
したグラフ図である。
【図２２】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図２３】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図２４】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図２５】図１の半導体集積回路装置の製造工程中にお
ける要部断面図である。
ける要部断面図である。
【図２６】リセス技術もＣＭＰ技術も用いない場合の半
導体基板の要部断面図である。
導体基板の要部断面図である。
【図２７】リセス技術もＣＭＰ技術も用いない場合の半
導体基板の要部断面図である。
導体基板の要部断面図である。
【図２８】リセス技術を用いずＣＭＰ技術のみを用いた
場合の半導体基板の要部断面図である。
場合の半導体基板の要部断面図である。
【図２９】リセス技術を用いずＣＭＰ技術のみを用いた
場合の半導体基板の要部断面図である。
場合の半導体基板の要部断面図である。
【図３０】リセス技術のみを用いＣＭＰ技術を用いない
場合の半導体基板の要部断面図である。
場合の半導体基板の要部断面図である。
【図３１】リセス技術のみを用いＣＭＰ技術を用いない
場合の半導体基板の要部断面図である。
場合の半導体基板の要部断面図である。
【図３２】本発明の他の実施例である半導体集積回路装
置の製造工程中における要部断面図である。
置の製造工程中における要部断面図である。
【図３３】本発明の他の実施例である半導体集積回路装
置の図３２に続く製造工程中における要部断面図であ
る。
置の図３２に続く製造工程中における要部断面図であ
る。
【図３４】本発明の他の実施例である半導体集積回路装
置の図３３に続く製造工程中における要部断面図であ
る。
置の図３３に続く製造工程中における要部断面図であ
る。
【図３５】本発明の他の実施例である半導体集積回路装
置の図３４に続く製造工程中における要部断面図であ
る。
置の図３４に続く製造工程中における要部断面図であ
る。
【図３６】本発明の他の実施例である半導体集積回路装
置の製造工程中における要部断面図である。
置の製造工程中における要部断面図である。
【図３７】本発明の他の実施例である半導体集積回路装
置の図３６に続く製造工程中における要部断面図であ
る。
置の図３６に続く製造工程中における要部断面図であ
る。
【図３８】本発明の他の実施例である半導体集積回路装
置の図３７に続く製造工程中における要部断面図であ
る。
置の図３７に続く製造工程中における要部断面図であ
る。
【図３９】本発明の他の実施例である半導体集積回路装
置の図３８に続く製造工程中における要部断面図であ
る。
置の図３８に続く製造工程中における要部断面図であ
る。
【図４０】本発明の他の実施例である半導体集積回路装
置の要部断面図である。
置の要部断面図である。
【図４１】本発明の他の実施例である半導体集積回路装
置の要部断面図である。
置の要部断面図である。
【図４２】本発明者が検討した高い段差を有する層間絶
縁膜上面の研磨時間と研磨量との関係を示すグラフ図で
ある。
縁膜上面の研磨時間と研磨量との関係を示すグラフ図で
ある。
１ 半導体チップ １ａ 半導体基板 ２ａ，２ｂ 周辺回路領域 ３ メモリマット ３ａ，３ｂ 周辺回路領域 ３ｃ メモリセルアレイ ４ ボンディングパッド ５ ワード線 ６ データ線 ７ メモリセル ７ａ トランスファＭＯＳ・ＦＥＴ ７ａ1 半導体領域 ７ａ1L，７ａ1H 半導体領域 ７ａ2 ゲート絶縁膜 ７ａ3 ゲート電極 ７ｂ キャパシタ ７ｂ1 下部電極 ７ｂ1s サイドウォール ７ｂ2 誘電体膜 ７ｂ3 上部電極 ８ａ〜８ｄ，８ｅ1,８ｅ2,８ｆ 接続孔 ９ａ，９ｂ 第１層配線 １０ シェアドＭＯＳ・ＦＥＴ １０ａ 半導体領域 １０ａ1 ，１０ａ2 半導体領域 １０ｂ ゲート絶縁膜 １０ｃ ゲート電極 １１ フィールド絶縁膜 １２ａ〜１２ｆ 絶縁膜 １３ 第２層配線 １４ 第３層配線 １５ａ，１５ｂ パッド膜 １６ａ，１６ｂ 耐酸化性膜パターン １７ 絶縁膜 １８ 絶縁膜 １９ サイドウォール ２０ パッド膜パターン ２１ 絶縁膜パターン ２２ 平坦終点検出層 ２３ 研磨板 ＲＡ 境界線 Ａ リセス段差
───────────────────────────────────────────────────── フロントページの続き (72)発明者 久保 征治 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 小池 淳義 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 金井 史幸 東京都小平市上水本町５丁目20番１号 株 式会社日立製作所半導体事業部内
Claims (7)
- 【請求項１】 半導体基板に窪み領域を形成する工程
と、前記窪み領域に積層形キャパシタ構造のメモリセル
を配置する工程と、前記メモリセルの上層の絶縁膜の少
なくとも一層を化学機械研磨処理によって平坦にする工
程とを有することを特徴とする半導体集積回路装置の製
造方法。 - 【請求項２】 前記化学機械研磨処理によって平坦とし
た絶縁膜上において、前記窪み領域の端部近傍における
段差領域を配線領域として使用することを特徴とする請
求項１記載の半導体集積回路装置の製造方法。 - 【請求項３】 前記化学機械研磨処理によって平坦とし
た絶縁膜上のパターンのデザインルールを、メモリセル
アレイにおけるパターンのデザインルールと同等または
それよりも緩和した状態で、前記絶縁膜上に所定のパタ
ーンを形成する工程を有することを特徴とする請求項１
または２記載の半導体集積回路装置の製造方法。 - 【請求項４】 前記化学機械研磨処理に先立って、前記
絶縁膜上に研磨処理の終点を検出するための終点検出層
を形成する工程を有することを特徴とする請求項１、２
または３記載の半導体集積回路装置の製造方法。 - 【請求項５】 前記化学機械研磨処理の工程前に形成す
る配線をポリシリコン、ポリサイドまたは高融点金属に
よって形成する工程と、前記化学機械研磨処理の工程後
に形成する配線をアルミニウムによって形成する工程と
を有することを特徴とする請求項１〜４のいずれか１項
に記載の半導体集積回路装置の製造方法。 - 【請求項６】 前記メモリセルが１つの積層形キャパシ
タと１つのＭＯＳ・ＦＥＴとから構成されたＤＲＡＭセ
ルであることを特徴とする請求項１〜５のいずれか１項
に記載の半導体集積回路装置の製造方法。 - 【請求項７】 前記メモリセルの積層形キャパシタが円
筒形キャパシタまたはフィン形キャパシタであることを
特徴とする請求項１〜６のいずれか１項に記載の半導体
集積回路装置の製造方法。
Priority Applications (5)
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|---|---|---|---|
| JP6188040A JPH0855968A (ja) | 1994-08-10 | 1994-08-10 | 半導体集積回路装置の製造方法 |
| TW084107944A TW277160B (ja) | 1994-08-10 | 1995-07-31 | |
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| JP6188040A JPH0855968A (ja) | 1994-08-10 | 1994-08-10 | 半導体集積回路装置の製造方法 |
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