KR100843234B1 - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
트랜지스터와 유사한 구조를 가지면서도 그 이용 효율이 높은 커패시터를 갖는 반도체 소자 및 그 제조 방법이 제공된다. 반도체 소자에 있어서, 반도체 기판에는 트랜지스터 형성을 위한 제 1 영역 및 커패시터 형성을 위한 제 2 영역이 정의된다. 게이트 전극은 상기 제 1 영역 상에 제공된다. 제 1 소오스 영역 및 제 1 드레인 영역은 상기 게이트 전극의 양편의 상기 제 1 영역에 각각 한정된다. 상부 전극은 상기 제 2 영역 상에 제공된다. 제 2 소오스 영역 및 제 2 드레인 영역은 상기 상부 전극 양편의 상기 제 2 영역에 각각 한정된다. 상기 제 2 소오스 영역 및 제 2 드레인 영역의 불순물 도핑 농도는 상기 제 1 소오스 영역 및 제 1 드레인 영역의 불순물 도핑 농도보다 작다.
Description
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 보여주는 단면도이고;
도 2는 본 발명의 다른 실시예에 따른 반도체 소자를 보여주는 단면도이고;
도 3 내지 도 6은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 보여주는 단면도들이고;
도 7은 도 1의 반도체 소자의 기생 커패시터에 대한 평형 상태에서의 에너지 밴드 다이아그램이고;
도 8은 본 발명에 따른 실험예 및 비교예에 대한 전압-전류 특성을 보여주는 그래프이고; 그리고
도 9는 본 발명에 따른 실험예 및 비교예에 대한 전압-커패시턴스 특성을 보여주는 그래프이다.
<도면의 주요 부분에 대한 설명>
105...반도체 기판 110...게이트 절연층
115...유전층 120...게이트 전극
130...상부 전극 135a, 140a...저농도 영역
155a, 160a...고농도 영역 157...제 1 소오스 영역
162...제 1 드레인 영역 135b...제 2 소오스 영역
140b...제 2 드레인 영역 175...플러그 영역
145a, 145b...제 1 및 제 2 스페이서 절연층
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로서, 특히 트랜지스터 및 커패시터를 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
반도체 소자는 다수의 트랜지스터들 및 커패시터들을 포함할 수 있다. 예를 들어, 하나의 반도체 소자에서, 모스(MOS) 트랜지스터 및 모스 커패시터가 동시에 사용될 수 있다. 하지만, 모스 커패시터는 모스 트랜지스터와 유사한 구조 때문에 그 효율이 감소될 수 있다.
모스 커패시터에서, 동작 전압이 높은 경우 유전층의 신뢰성이 크게 나빠질 수 있다. 예를 들어, 유전층을 통한 누설 전류가 증가할 수 있고, 반복적으로 사용하면 물리적으로 손상될 수도 있다. 특히, 높은 불순물 도핑 농도를 갖는 소오스 영역 및 드레인 영역과 상부 전극이 중첩되는 유전층의 가장자리에서 누설 전류가 크게 증가할 수 있다.
따라서, 종래에는 이러한 신뢰성 문제를 해결하기 위해서, 모스 커패시터의 동작 전압을 낮추어 사용해왔다. 하지만, 충전 전하량이 감소하기 때문에, 모스 커패시터의 커패시턴스를 더 높여야 한다. 따라서, 모스 커패시터의 면적이 커지는 단점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 트랜지스터와 유사한 구조를 가지면서도 그 이용 효율이 높은 커패시터를 갖는 반도체 소자를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는, 트랜지스터와 유사한 구조를 가지면서도 그 이용 효율이 높은 커패시터를 갖는 반도체 소자의 제조 방법을 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 반도체 소자가 제공된다. 반도체 기판에는 트랜지스터 형성을 위한 제 1 영역 및 커패시터 형성을 위한 제 2 영역이 정의된다. 게이트 전극은 상기 제 1 영역 상에 제공된다. 제 1 소오스 영역 및 제 1 드레인 영역은 상기 게이트 전극의 양편의 상기 제 1 영역에 각각 한정된다. 상부 전극은 상기 제 2 영역 상에 제공된다. 그리고, 제 2 소오스 영역 및 제 2 드레인 영역은 상기 상부 전극 양편의 상기 제 2 영역에 각각 한정된다. 여기에서, 상기 제 2 소오스 영역 및 제 2 드레인 영역의 불순물 도핑 농도는 상기 제 1 소오스 영역 및 제 1 드레인 영역의 불순물 도핑 농도보다 작다.
상기 반도체 소자에 있어서, 상기 제 1 소오스 영역 및 제 1 드레인 영역의 불순물 도핑 농도는 상기 제 2 소오스 영역 및 제 2 드레인 영역의 불순물 도핑 농도보다 5 내지 1000배 높을 수 있다.
상기 반도체 소자에 있어서, 상기 제 1 소오스 영역 및 제 1 드레인 영역의 깊이는 상기 제 2 소오스 영역 및 제 2 드레인 영역의 깊이보다 클 수 있다. 나아가, 상기 제 2 소오스 영역 및 제 2 드레인 영역의 깊이는 상기 제 1 소오스 영역 및 제 2 드레인 영역의 깊이의 1/3 내지 1/2 범위일 수 있다.
상기 반도체 소자는, 상기 제 2 소오스 영역 또는 드레인 영역의 표면으로부터 상기 제 2 영역의 내부로 신장되고 상기 상부 전극으로부터 이격된 플러그 영역을 더 포함할 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 형태에 따른 반도체 소자의 제조 방법이 제공된다. 트랜지스터 형성을 위한 제 1 영역 및 커패시터 형성을 위한 제 2 영역이 정의된 반도체 기판을 제공한다. 상기 제 1 영역 상에 게이트 전극을 형성한다. 상기 게이트 전극의 양편의 상기 제 1 영역에 제 1 소오스 영역 및 제 1 드레인 영역을 각각 한정한다. 상기 제 2 영역 상에 상부 전극을 형성한다. 그리고, 상기 상부 전극 양편의 상기 제 2 영역에 제 2 소오스 영역 및 제 2 드레인 영역을 각각 한정한다. 여기에서, 상기 제 2 소오스 영역 및 제 2 드레인 영역의 불순물 도핑 농도는 상기 제 1 소오스 영역 및 제 1 드레인 영역의 불순물 도핑 농도보다 작다.
이하, 첨부한 도면을 참조하여 본 발명에 따른 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완 전하게 알려주기 위해 제공되는 것이다. 도면에서 구성 요소들은 설명의 편의를 위하여 그 크기가 과장될 수 있다.
본 발명의 실시예들에서, 소오스 영역 및 불순물 영역은 서로 뒤바뀌어 불릴 수도 있다. 또한, 본 발명의 실시예들에서 불순물의 농도 및 깊이는 소오스 영역 또는 드레인 영역에서 평균값을 의미하는 것으로 해석될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자를 보여주는 단면도이다.
도 1을 참조하면, 반도체 기판(105)은 트랜지스터 형성을 위한 제 1 영역(A) 및 커패시터 형성을 위한 제 2 영역(B)을 포함할 수 있다. 제 1 영역(A) 및 제 2 영역(B)은 하나의 반도체 소자 내에서 인접할 수도 있고 멀리 떨어져 배치될 수도 있다. 예를 들어, 제 1 영역(A) 및 제 2 영역(B)이 인접한 경우에는 그 사이에 소자분리막(미도시)이 형성될 수도 있다. 예를 들어, 반도체 기판(105)은 실리콘, 게르마늄 또는 실리콘-게르마늄을 포함할 수 있다.
예를 들어, 반도체 소자는 메모리 소자를 포함할 수 있고, 이 경우 제 1 영역(A)은 셀 영역을 포함하고, 제 2 영역(B)은 주변회로 영역을 포함할 수 있다. 다른 예로, 반도체 소자는 로직 소자를 포함할 수 있고, 이 경우에 제 1 영역(A) 및 제 2 영역(B)은 인접하게 배치될 수도 있다.
트랜지스터는 모스(MOS) 구조를 가질 수 있다. 게이트 전극(120)은 제 1 영역(A) 상에 게이트 절연층(110)을 개재하여 형성될 수 있다. 예를 들어, 게이트 전극(120)은 도핑된 폴리실리콘, 금속 실리사이드 및 금속 가운데 선택된 적어도 하나 이상을 포함할 수 있다. 제 1 소오스 영역(157) 및 제 1 드레인 영역(162)은 게 이트 전극(120)의 양편의 제 1 영역(A)에 불순물들을 도핑하여 형성할 수 있다. 다만, 불순물 도핑 시 스캐터링 또는 불순물의 확산에 의해서, 제 1 소오스 영역(157) 및 제 1 드레인 영역(162)의 단부는 게이트 전극(120) 가장자리 아래로 더 신장될 수도 있다.
예를 들어, 제 1 소오스 영역(157)은 하나의 저농도 영역(135a) 및 하나의 고농도 영역(155a)을 포함하고, 제 1 드레인 영역(162)은 다른 저농도 영역(140a) 및 다른 고농도 영역(160a)을 포함할 수 있다. 저농도 영역들(135a, 140a)은 제 1 불순물 도핑 농도를 갖고, 고농도 영역들(155a, 160a)은 제 1 불순물 도핑 농도보다 큰 제 2 불순물 도핑 농도를 가질 수 있다.
하지만, 저농도 영역들(135a, 140a) 및 고농도 영역들(155a, 160a)은 서로 중첩될 수 있고, 이 경우 명확히 구분되지 않을 수 있다. 예를 들어, 도 1에서 저농도 영역들(135a, 140a)의 대부분은 고농도 영역들(155a, 160a)에 포함되기 때문에, 더 이상 고농도 영역들(155a, 160a)로부터 구분되지 않을 수 있다. 결과적으로, 저농도 영역들(135a, 140a)은 고농도 영역들(155a, 160a)로부터 중첩되지 않은 영역으로만 한정될 수도 있다.
게이트 전극(120)의 양 측벽에는 제 1 스페이서 절연층들(145a)이 더 배치될 수 있다. 제 1 스페이서 절연층들(145a)은 산화막 또는 질화막을 포함할 수 있다. 고농도 영역들(155a, 160a)은 제 1 스페이서 절연층들(145a)에 의해서 게이트 전극(120)의 측벽들로부터 소정 거리만큼 이격될 수 있다. 이 경우, 제 1 스페이서 절연층들(145a) 아래에는 저농도 영역들(135a, 140a)이 고농도 영역들(155a, 160a) 과 중첩되지 않고 잔류할 수 있다. 이러한 저농도 영역들(135a, 140a)은 트랜지스터의 동작 시 전계를 낮추어 핫-캐리어(hot-carrier)의 발생을 억제하는 기능을 할 수 있다.
커패시터는 모스(MOS) 구조를 가질 수 있다. 상부 전극(130)은 제 2 영역(B) 상에 유전층(115)을 개재하여 형성될 수 있다. 상부 전극(130)의 폭은 게이트 전극(120)의 폭보다 수 내지 수백 배 클 수 있다. 제 2 소오스 영역(135b) 및 제 2 드레인 영역(140b)은 상부 전극(130) 양편의 제 2 영역(B)에 불순물을 도핑하여 형성될 수 있다. 다만, 불순물 도핑 시 스캐터링 또는 불순물의 확산에 의해서, 제 2 소오스 영역(135b) 및 제 2 드레인 영역(140b)의 단부는 상부 전극(130) 가장자리 아래로 더 신장될 수도 있다.
상부 전극(130)의 양 측벽에는 제 2 스페이서 절연층들(145b)이 더 배치될 수 있다. 예를 들어, 제 2 스페이서 절연층들(145b)은 산화막 또는 질화막을 포함할 수 있다. 이 실시예의 변형된 예에서, 제 2 스페이서 절연층들(145b)은 생략될 수도 있다.
제 2 소오스 영역(135b) 및 제 2 드레인 영역(140b)의 불순물 도핑 농도는 제 1 소오스 영역(157) 및 제 1 드레인 영역(162)의 불순물 도핑 농도보다 작은 것이 바람직하다. 후술하는 바와 같이, 이는 커패시터의 유전층(115)을 통한 누설 전류를 감소시키기 위한 것이다. 예를 들어, 제 1 소오스 영역(157) 및 제 1 드레인 영역(162)의 불순물 도핑 농도는 제 2 소오스 영역(135b) 및 제 2 드레인 영역(140b)의 불순물 도핑 농도보다 5 내지 1000 배 클 수 있다. 불순물 농도 차이가 5배 이하인 경우에는 누설 전류 감소 효과가 너무 작고, 1000 이상은 실질적으로 구현하기 쉽지 않을 수 있다.
예를 들어, 제 2 소오스 영역(135b) 및 제 2 드레인 영역(140b)의 깊이는 제 1 소오스 영역(157) 및 제 1 드레인 영역(162)의 깊이보다 작은 것이 바람직하다. 예를 들어, 제 2 소오스 영역(135b) 및 제 2 드레인 영역(140b)의 깊이는 제 1 소오스 영역(157) 및 제 1 드레인 영역(162)의 깊이의 1/3 내지 1/2일 수 있다. 하지만, 본 발명의 범위가 반드시 이러한 깊이에 제한되지는 않는다.
이하에서 제 2 소오스 영역(135b) 및 제 2 드레인 영역(140b)의 불순물 도핑 농도가 유전층(115)의 가장자리 부분에 걸리는 전계에 미치는 영향에 대해서 설명한다. 제 2 소오스 영역(135b) 및 제 2 드레인 영역(140b)은 상부 전극(130)의 가장자리 부분과 기생 커패시터를 구성할 수 있다. 도 7은 도 1의 반도체 소자의 기생 커패시터에 대한 평형 상태에서의 에너지 밴드 다이아그램이다.
도 7을 참조하면, 상부 전극(130)에서 페르미 레벨(EF)은 발렌스 밴드(EV1)레벨로부터 밴드갭만큼 떨어져 있는 컨덕션 밴드(EC1)와 거의 일치할 수 있다. 왜냐하면, 상부 전극(130)은 금속 또는 높은 제 2 도전형 불순물 농도로 도핑된 폴리실리콘으로 형성되기 때문이다. 하지만, 제 2 소오스 영역(135b) 또는 제 2 드레인 영역(140b)의 페르미 레벨(EF)은 불순물 도핑 농도에 따라서 발렌스 밴드(EV2)와 컨덕션 밴드(EC2)의 사이에 위치하게 되고, 불순물 도핑 농도가 낮을수록 컨덕션 밴 드(EC2)에서 멀어진다.
따라서, 평형 상태에서, 상부 전극(130)과, 제 2 소오스 영역(135b) 또는 제 2 드레인 영역(140b)의 페르미 레벨(EF)이 일치하게 됨에 따라서, 제 2 소오스 영역(135b) 또는 제 2 드레인 영역(140b)의 컨덕션 및 발레스 밴드들(EC2, EV2)이 아래로 휘면서 축적층(accumulation layer)이 형성된다. 이에 따라, 유전층(115) 내에는 빌트-인(built-in) 전위가 형성되게 된다.
이 경우, 제 2 소오스 영역(135b) 및 제 2 드레인 영역(140b)에 동작 전압을 인가하면, 빌트-인 전위를 없애는 데 소요되는 만큼 유전층(115) 내의 전계가 감소하게 된다. 따라서, 제 2 소오스 영역(135b) 및 제 2 드레인 영역(140b)의 페르미 레벨(EF)이 컨덕션 밴드(EC2)로부터 멀어질수록, 즉 불순물 도핑 농도가 낮아질수록 커패시터 동작 시 유전층(115)의 가장자리 부분에서의 전계가 감소할 수 있다. 이러한 전계 감소는 후술하는 바와 유전층(115)의 신뢰성 향상으로 이어질 수 있다. 따라서, 커패시터의 동작 전압을 종래처럼 낮출 필요가 없고, 그 결과 커패시터의 크기를 종래처럼 크게 할 필요도 없다.
도 2는 본 발명의 다른 실시예에 따른 반도체 소자를 보여주는 단면도이다. 이 실시예는 도 1의 실시예에 플러그 영역을 부가한 것일 수 있다. 따라서, 두 실시예들에서, 중복된 설명은 생략된다.
도 2를 참조하면, 플러그 영역(175)은 제 2 소오스 영역(135b) 및 제 2 드레 인 영역(140b)의 표면으로부터 제 2 영역(B)의 내부로 신장될 수 있다. 플러그 영역(175)은 제 2 소오스 영역(135b) 및 제 2 드레인 영역(140b)에 콘택 플러그(미도시)를 연결하기 위한 부분을 한정할 수 있다. 따라서, 플러그 영역(175)은 상부 전극(130)의 단부로부터 소정 거리만큼 이격될 수 있다.
플러그 영역(175)의 불순물 도핑 농도는 제 2 소오스 영역(135b) 및 제 2 드레인 영역(140b)의 불순물 도핑 농도보다 클 수 있다. 이에 따라, 콘택 플러그와 제 2 소오스 영역(135b) 및 제 2 드레인 영역(140b)의 콘택 저항이 낮아질 수 있다. 왜냐하면, 2 소오스 영역(135b) 및 제 2 드레인 영역(140b)은 그 불순물 도핑 농도가 낮기 때문에, 콘택 플러그와 직접 접촉하는 경우 오믹 콘택을 형성하기 어렵기 때문이다.
예를 들어, 플러그 영역(175)의 불순물 도핑 농도 및 깊이는 고농도 영역들(155a, 160a)들과 유사할 수 있다. 플러그 영역(175)의 불순물 도핑 농도는 제 2 소오스 영역(135b) 및 제 2 드레인 영역(140b)의 불순물 도핑 농도보다 5 내지 1000배 클 수 있다. 나아가, 제 2 소오스 영역(135b) 및 제 2 드레인 영역(140b)의 깊이는 제 2 소오스 영역(135b) 및 제 2 드레인 영역(140b)의 깊이의 1/3 내지 1/2일 수 있다.
도 3 내지 도 6은 본 발명의 실시예들에 따른 반도체 소자의 제조 방법을 보여주는 단면도들이다.
도 3을 참조하면, 트랜지스터를 형성하기 위한 제 1 영역(A) 및 커패시터를 형성하기 위한 제 2 영역(B)을 포함하는 반도체 기판(105)을 제공한다.
이어서, 제 1 영역(A) 상에 게이트 절연층(110)을 개재하여 게이트 전극(120)을 형성한다. 제 2 영역(B) 상에 유전층(115)을 개재하여 상부 전극(130)을 형성한다. 예를 들어, 반도체 기판(105) 상에 절연층(미도시) 및 도전층(미도시)을 순차로 형성한 후, 이를 패터닝함으로써 게이트 전극(120) 및 상부 전극(130)을 동시에 형성할 수 있다. 이 경우, 게이트 절연층(110) 및 유전층(115)이 동일한 절연층으로 구성되고, 게이트 전극(120) 및 상부 전극(130)이 동일한 도전층으로 구성될 수 있다. 이 경우, 제조 단계들이 간소화될 수 있어 경제적이다.
하지만, 본 발명의 범위는 이러한 순서 및 물질에 제한되지 않는다. 따라서, 게이트 절연층(110) 및 게이트 전극(120)이 먼저 형성되고, 유전층(115) 및 상부 전극(130)이 나중에 형성될 수도 있다. 또는, 이 반대의 순서도 가능하다. 이 경우, 게이트 절연층(110) 및 유전층(115)이 동일한 절연층으로 구성될 필요가 없고, 게이트 전극(120) 및 상부 전극(130)이 동일한 도전층으로 구성될 필요가 없다.
이어서, 게이트 전극(120) 양편의 제 1 영역(A)에 저농도 영역들(135a, 140a)을 형성하고, 상부 전극(130) 양편의 제 2 영역(B)에 제 2 소오스 영역(135b) 및 제 2 드레인 영역(140b)을 형성한다. 예를 들어, 저농도 영역들(135a, 140a), 제 2 소오스 영역(135b) 및 제 2 드레인 영역(140b)은 동시에 형성할 수 있고, 이 경우 제조 단계를 줄일 수 있어서 경제적이다.
반도체 기판(105)이 제 1 도전형 불순물로 도핑된 경우, 저농도 영역들(135a, 140a), 제 2 소오스 영역(135b) 및 제 2 드레인 영역(140b)은 제 2 도전 형 불순물로 도핑할 수 있다. 제 1 도전형 및 제 2 도전형은 n형 및 p형에서 각각 선택된 어느 하나일 수 있다. 예를 들어, 저농도 영역들(135a, 140a), 제 2 소오스 영역(135b) 및 제 2 드레인 영역(140b)은 제 2 도전형 불순물들을 1E12 내지 5E14 atoms/cm2 도즈로 주입하여 형성할 수 있다. 이 경우, 저농도 영역들(135a, 140a), 제 2 소오스 영역(135b) 및 제 2 드레인 영역(140b)의 깊이는 거의 동일할 수 있다.
한편, 이 실시예의 변형된 예에서, 저농도 영역들(135a, 140a)과 제 2 소오스 영역(135b) 및 제 2 드레인 영역(140b)은 동시에 형성되지 않고, 또한 서로 다른 불순물 농도를 가질 수도 있다. 이 경우, 저농도 영역들(135a, 140a)의 도핑 농도는 트랜지스터의 성능, 예컨대 문턱 전압 또는 핫-캐리어 특성에 맞추어 선택될 수 있다. 제 2 소오스 영역(135b) 및 제 2 드레인 영역(140b)의 농도는 커패시턴스 및 누설 전류의 특성에 맞추어 선택될 수 있다.
도 4를 참조하면, 게이트 전극(120)의 양 측벽들에 제 1 스페이서 절연층들(145a)을 형성하고, 상부 전극(130)의 양 측벽들에 제 2 스페이서 절연층들(145b)을 형성할 수 있다. 예를 들어, 게이트 전극(120) 및 상부 전극(130)을 덮는 절연층을 형성하고, 이를 이방성 식각함으로써 제 1 및 제 2 스페이서 절연층들(145a, 145b)을 동시에 형성할 수 있다.
이어서, 제 2 영역(B)을 마스크층(150)으로 덮는다. 마스크층(150)은 이온주입 보호막으로 사용될 수 있고, 예컨대 포토레지스트층을 포함할 수 있다.
도 5를 참조하면, 마스크층(150)을 보호막으로 하여, 제 1 스페이서 절연층들(145a)이 형성된 게이트 전극(120) 양편의 제 1 영역(A)에 고농도 영역들(155a, 160a)을 형성한다. 예를 들어, 고농도 영역들(155a, 160a)은 제 2 도전형 불순물들을 약 1E15 atoms/cm2 이상의 도즈로 주입하여 형성할 수 있다. 따라서, 고농도 영역들(155a, 160a)의 도핑 농도는 저농도 영역들(135a, 140a)의 도핑 농도보다 약 5 내지 1000배 클 수 있다.
하나의 저농도 영역(135a) 및 하나의 고농도 영역(155a)은 제 1 소오스 영역(157)을 형성할 수 있고, 다른 저농도 영역(140a) 및 다른 고농도 영역(160a)은 제 1 드레인 영역(162)을 형성할 수 있다. 따라서, 제 1 소오스 영역(157) 및 제 1 드레인 영역(162)의 도핑 농도는 제 2 소오스 영역(135b) 및 제 2 드레인 영역(140b)의 도핑 농도보다 약 5 내지 1000배 클 수 있다.
제 1 소오스 영역(157), 제 1 드레인 영역(162), 제 2 소오스 영역(135b) 및 제 2 드레인 영역(140b)은 이온 주입 후 열처리에 의해서 활성화되고 더 넓어지도록 확산될 수 있다. 예를 들어, 제 2 소오스 영역(135b) 및 제 2 드레인 영역(140b)의 깊이는 제 1 소오스 영역(157) 및 제 1 드레인 영역(162)의 깊이의 1/3 내지 1/2배 만큼 작을 수 있다.
도 6을 참조하면, 제 1 영역(A) 및 제 2 영역(B) 상에 층간 절연층(165)을 형성한다. 이어서, 제 2 영역(B) 상의 층간 절연층(165)에 제 2 소오스 영역(135b) 또는 제 2 드레인 영역(140b)을 노출하고 상부 전극(130)으로부터 이격된 콘택 홀 들(170)을 형성한다. 이어서, 콘택 홀들(170)에 제 2 도전형 불순물들을 주입하여 플러그 영역들(175)을 형성할 수 있다. 따라서, 플러그 영역들(175)은 제 2 소오스 영역(135b) 및 제 2 드레인 영역(140b)의 표면으로부터 제 2 영역(B) 내부로 신장될 수 있다.
이 경우, 플러그 영역(175)을 형성하기 위한 불순물들의 도즈는 고농도 영역들(155a, 160a)을 형성할 때의 도즈와 유사할 수 있다. 따라서, 플러그 영역(175)은 제 2 소오스 영역(135b) 및 제 2 드레인 영역(140b) 보다 높은 불순물 도핑 농도를 가질 수 있고, 나아가 더 깊게 형성될 수 있다. 예를 들어, 플러그 영역(175)의 불순물 도핑 농도는 제 2 소오스 영역(135b) 및 제 2 드레인 영역(140b)의 불순물 도핑 농도보다 약 5 내지 1000배 클 수 있다.
이어서, 해당 기술 분야에서 통상의 지식을 가진 자에게 알려진 방법에 따라 반도체 소자가 완성될 수 있다.
이 실시예에 따르면, 모스 구조의 트랜지스터 및 모스 구조의 커패시터가 용이하게 형성될 수 있다. 특히, 마스크층(150)을 이용하여, 제 1 소오스 영역(157) 및 제 1 드레인 영역(162)의 불순물 도핑 농도와 제 2 소오스 영역(135b) 및 제 2 드레인 영역(140b)의 불순물 도핑 농도를 달리 할 수 있다.
도 8은 본 발명에 따른 실험예 및 비교예에 대한 전압-전류 특성을 보여주는 그래프이다. 비교예에서, 제 2 소오스 영역(135b) 및 제 2 드레인 영역(140b)의 불순물 도핑 농도는 실험예의 약 500 배만큼 크게 선택되었다. 전압(VS)은 제 2 소오 스 영역(135b) 및 제 2 드레인 영역(140b)에 인가되고, 상부 전극(130)은 접지되었다.
도 8을 참조하면, 2 소오스 영역(135b) 및 제 2 드레인 영역(140b)에서 유전층(115)의 가장자리를 통한 누설 전류(IS)는 비교예(G1)에 비해서 실험예(G2)의 경우 훨씬 낮은 것을 알 수 있다. 보다 구체적으로 보면, 실험예(G2)의 누설 전류(IS)는 인가된 전압(VS)에 따라서, 비교예(G1) 보다 약 1/10 내지 1/10,000 이하로 작았다.
이 실험 결과로부터, 2 소오스 영역(135b) 및 제 2 드레인 영역(140b)의 불순물 도핑 농도를 낮춤으로써, 유전층(115)을 통한 누설 전류(IS)를 크게 감소시킬 수 있음을 알 수 있다. 이에 따라서, 유전층(115)의 신뢰성이 크게 향상될 수 있다. 이와 같은 누설 전류(IS)의 감소는 도 7에서 설명한 바와 같이, 유전층(115)에 걸리는 전계의 감소에 기인한다.
도 9는 본 발명에 따른 실험예 및 비교예에 대한 전압-커패시턴스 특성을 보여주는 그래프이다.
도 9를 참조하면, 비교예(G1) 및 실험예(G2)에서 커패시턴스(C)는 거의 유사한 것을 알 수 있다. 이와 같이, 커패시턴스(C)가 유사한 이유는, 넓은 면적을 차지하는 채널 영역(미도시)의 크기가 비교예(G1) 및 실험예(G2)에서 비슷하기 때문이다.
따라서, 실험예(G2)는 비교예(G1)에 비해서 유전층(115)을 통한 누설 전류(IS)는 감소시키면서, 커패시턴스(C)는 유사하게 가질 수 있음을 알 수 있다.
발명의 특정 실시예들에 대한 이상의 설명은 예시 및 설명을 목적으로 제공되었다. 따라서, 본 발명은 상기 실시예들에 한정되지 않으며, 본 발명의 기술적 사상 내에서 해당 분야에서 통상의 지식을 가진 자에 의하여 상기 실시예들을 조합하여 실시하는 등 여러 가지 많은 수정 및 변경이 가능함은 명백하다.
본 발명에 따른 반도체 소자에 따르면, 커패시터의 커패시턴스를 유지하면서도 유전층을 통한 누설 전류를 크게 감소시킬 수 있다. 이에 따라서, 커패시터의 동작 전압을 종래처럼 낮출 필요가 없고, 그 결과 커패시터의 크기를 종래처럼 크게 할 필요도 없다.
본 발명에 따른 반도체 소자의 제조 방법에 따르면, 경제적인 방법으로 트랜지스터 및 커패시터의 소오스 영역 및 드레인 영역의 불순물 농도를 조절할 수 있다.
Claims (19)
- 트랜지스터 형성을 위한 제 1 영역 및 커패시터 형성을 위한 제 2 영역이 정의된 반도체 기판;상기 제 1 영역 상의 게이트 전극;상기 게이트 전극의 양편의 상기 제 1 영역에 각각 한정된 제 1 소오스 영역 및 제 1 드레인 영역;상기 제 2 영역 상의 상부 전극; 및상기 상부 전극 양편의 상기 제 2 영역에 각각 한정된 제 2 소오스 영역 및 제 2 드레인 영역을 포함하고,상기 제 2 소오스 영역 및 제 2 드레인 영역의 불순물 도핑 농도는 상기 제 1 소오스 영역 및 제 1 드레인 영역의 불순물 도핑 농도보다 작고,상기 제 1 소오스 영역 및 제 1 드레인 영역의 깊이는 상기 제 2 소오스 영역 및 제 2 드레인 영역의 깊이보다 큰 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서, 상기 제 1 소오스 영역 및 제 1 드레인 영역의 불순물 도핑 농도는 상기 제 2 소오스 영역 및 제 2 드레인 영역의 불순물 도핑 농도보다 5 내지 1000배 큰 것을 특징으로 하는 반도체 소자.
- 삭제
- 제 1 항에 있어서, 상기 제 2 소오스 영역 및 제 2 드레인 영역의 깊이는 상기 제 1 소오스 영역 및 제 2 드레인 영역의 깊이의 1/3 내지 1/2 범위인 것을 특징으로 하는 반도체 소자.
- 제 1 항에 있어서, 상기 제 2 소오스 영역 또는 드레인 영역의 표면으로부터 상기 제 2 영역의 내부로 신장되고 상기 상부 전극으로부터 이격된 플러그 영역을 더 포함하는 것을 특징으로 하는 반도체 소자.
- 제 5 항에 있어서, 상기 플러그 영역의 불순물 도핑 농도는 상기 제 2 소오스 영역 및 드레인 영역의 불순물 도핑 농도보다 큰 것을 특징으로 하는 반도체 소자.
- 제 6 항에 있어서, 상기 플러그 영역의 불순물 도핑 농도는 상기 제 2 소오스 영역 및 드레인 영역의 불순물 도핑 농도보다 5 내지 1000배 큰 것을 특징으로 하는 반도체 소자.
- 제 5 항에 있어서, 상기 플러그 영역의 깊이는 상기 제 2 소오스 영역 및 드레인 영역의 깊이보다 큰 것을 특징으로 하는 반도체 소자.
- 제 1 항, 제 2 항 및 제 4 항 내지 제 8 항의 어느 한 항에 있어서, 상기 제 1 영역은 셀 영역이고, 상기 제 2 영역은 주변회로 영역인 것을 특징으로 하는 반도체 소자.
- 트랜지스터 형성을 위한 제 1 영역 및 커패시터 형성을 위한 제 2 영역이 정의된 반도체 기판을 제공하는 단계;상기 제 1 영역 상에 게이트 전극을 형성하는 단계;상기 게이트 전극의 양편의 상기 제 1 영역에 제 1 소오스 영역 및 제 1 드레인 영역을 각각 한정하는 단계;상기 제 2 영역 상에 상부 전극을 형성하는 단계; 및상기 상부 전극 양편의 상기 제 2 영역에 제 2 소오스 영역 및 제 2 드레인 영역을 각각 한정하는 단계를 포함하고,상기 제 2 소오스 영역 및 제 2 드레인 영역의 불순물 도핑 농도는 상기 제 1 소오스 영역 및 제 1 드레인 영역의 불순물 도핑 농도보다 작고,상기 제 1 소오스 영역 및 제 1 드레인 영역의 깊이는 상기 제 2 소오스 영역 및 제 2 드레인 영역의 깊이보다 큰 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 10 항에 있어서, 상기 제 1 소오스 영역 및 제 2 드레인 영역을 형성하는 단계는,상기 게이트 전극의 양편의 상기 제 1 영역에 제 1 불순물 도핑 농도를 갖는 저농도 영역을 형성하는 단계; 및상기 게이트 전극의 양측벽에 제 1 스페이서 절연층들을 형성하는 단계;상기 게이트 전극의 양편의 제 1 영역에 상기 제 1 불순물 도핑 농도보다 큰 제 2 불순물 도핑 농도를 갖는 고농도 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 11 항에 있어서, 상기 제 2 소오스 영역 및 드레인 영역은 상기 제 1 불순물 도핑 농도를 갖고, 상기 저농도 영역을 형성할 때 동시에 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 12 항에 있어서, 상기 고농도 영역을 형성하기 전에, 상기 제 2 영역을 마스크층으로 덮는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 10 항에 있어서, 상기 제 2 소오스 영역 또는 드레인 영역을 형성한 후, 상기 제 2 소오스 영역 또는 드레인 영역의 표면으로부터 상기 제 2 영역의 내부로 신장되고 상기 상부 전극으로부터 이격된 플러그 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 14 항에 있어서, 상기 플러그 영역의 불순물 도핑 농도는 상기 제 2 소오스 영역 및 드레인 영역의 불순물 도핑 농도보다 5 내지 1000배 큰 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 14 항에 있어서, 상기 플러그 영역의 깊이는 상기 제 2 소오스 영역 및 드레인 영역의 깊이보다 큰 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 10 항에 있어서, 상기 제 1 소오스 영역 및 제 1 드레인 영역의 불순물 도핑 농도는 상기 제 2 소오스 영역 및 제 2 드레인 영역의 불순물 도핑 농도보다 5 내지 1000배 높은 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 10 항에 있어서, 상기 제 2 소오스 영역 및 제 2 드레인 영역의 깊이는 상기 제 1 소오스 영역 및 제 2 드레인 영역의 깊이의 1/3 내지 1/2 범위인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 10 항 내지 제 18 항의 어느 한 항에 있어서, 상기 제 1 영역은 셀 영역이고, 상기 제 2 영역은 주변회로 영역인 것을 특징으로 하는 반도체 소자의 제조 방법.
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