JPH0198243A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0198243A JPH0198243A JP25679887A JP25679887A JPH0198243A JP H0198243 A JPH0198243 A JP H0198243A JP 25679887 A JP25679887 A JP 25679887A JP 25679887 A JP25679887 A JP 25679887A JP H0198243 A JPH0198243 A JP H0198243A
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Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
半導体装置の製造方法、特にマスタースライス方式に有
利な多層配線構造の半導体装置の製造方法に関し、 半導体回路の設計完了の時点から製品になるまでの工程
を大幅に削減して製造手番の短縮を図ることを目的とし
、 素子が形成された半導体基板上に層間絶縁膜を介し、互
いに重なる個所を有するフローティングな配線パターン
を多層に形成し、且つ最上層の配線パターン上に被覆絶
縁膜を形成する工程と、該被覆絶縁膜の上面から上層の
フローティングな配線パターン及び眉間絶縁膜を貫通し
て下層のフローティングな配線パターン若しくは半導体
素子面に達する開孔を形成する工程と、該開孔内に導電
性物質を被着し、該導電性物質によって該開孔の側面に
表出する上層のフローティングな配線パターンと該開孔
の底面に表出する下層のフローティングな配線パターン
若しくは半導体素子面との層間接続を行う工程とを含ん
で構成する。
利な多層配線構造の半導体装置の製造方法に関し、 半導体回路の設計完了の時点から製品になるまでの工程
を大幅に削減して製造手番の短縮を図ることを目的とし
、 素子が形成された半導体基板上に層間絶縁膜を介し、互
いに重なる個所を有するフローティングな配線パターン
を多層に形成し、且つ最上層の配線パターン上に被覆絶
縁膜を形成する工程と、該被覆絶縁膜の上面から上層の
フローティングな配線パターン及び眉間絶縁膜を貫通し
て下層のフローティングな配線パターン若しくは半導体
素子面に達する開孔を形成する工程と、該開孔内に導電
性物質を被着し、該導電性物質によって該開孔の側面に
表出する上層のフローティングな配線パターンと該開孔
の底面に表出する下層のフローティングな配線パターン
若しくは半導体素子面との層間接続を行う工程とを含ん
で構成する。
本発明は半導体装置の製造方法、特にマスタースライス
方式に有利な多層配線構造の半導体装置の製造方法に関
する。
方式に有利な多層配線構造の半導体装置の製造方法に関
する。
ＬＳＩ等、大規模な回路を具備する半導体装置において
は、回路構成のために多層配線構造が多く用いられる。
は、回路構成のために多層配線構造が多く用いられる。
一方、近時上記半導体装置に要求される機能も多様化し
１、且つその所要も早期化してきており、要求される機
能に見合った回路構成の異なる半導体装置を短い製造手
番で製造する手法としてマスタースライス方式が提供さ
れている。
１、且つその所要も早期化してきており、要求される機
能に見合った回路構成の異なる半導体装置を短い製造手
番で製造する手法としてマスタースライス方式が提供さ
れている。
しかし従来のマスタースライス方式においては、ユーザ
の希望する納期を充分に満足することができず、更に製
造手番の短縮が可能な製造方法が要望されている。
の希望する納期を充分に満足することができず、更に製
造手番の短縮が可能な製造方法が要望されている。
従来のマスタースライス方式によるＩＣ１即ちユーザ側
の回路設計により製造するＡＳｒＣ（Ａｐ−ｐｌｉｃａ
ｔｉｏｎ ５ｐｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃ
１ｒｃｕｉｔ）においては、回路構成に必要な半導体素
子を形成しその表面を第１の眉間絶縁膜で覆った半導体
基板を予め準備しておき、ユーザから供給された設計回
路に基づいて例えば３層に形成する配線パターンの設計
及び眉間絶縁膜に形成するコンタクト窓位置の設計を行
った後、第３図に示す工程図のように、上記設計データ
によって第１の層間絶縁膜に第１のコンタクト窓を形成
する工程（１）、該第１のコンタクト窓内を含む第１の
眉間絶縁膜上に第１の配線材料層を形成し該第１の配線
材料層をパターニングして前記第１のコンタクト窓にお
いて半導体素子に接続する１層目の配線を形成する工程
（２）、該１層目の配線の形成面上に第２の眉間絶縁膜
を形成する工程（３）、該第２の眉間絶縁膜に１層目の
所望の配線を表出する第２のコンタクト窓を形成する工
程（４）、該第２のコンタクト窓内を含む第２の層間絶
縁膜上に第２の配線材料層を形成し該第２の配線材料層
をパターニングして１層目の配線に接続する２層目の配
線を形成する工程（５）、該２層目の配線形成面上に第
３の眉間絶縁膜を形成する工程（６）、該第３の層間絶
縁膜に所３の２層目の配線を表出する第３のコンタクト
窓を形成する工程（７）、該第３のコンタクト窓内を含
む第３の眉間絶縁膜上に第３の配線材料層を形成し該第
３の配線材料層をパターニングして所望の２層目の配線
に接続する３層目の配線を形成し回路構成を完了せしめ
る工程（８）、及び該３層目の配線形成面上に表面保護
用の被覆絶縁膜を形成する工程（９）を経て製品の供給
がなされていた。
の回路設計により製造するＡＳｒＣ（Ａｐ−ｐｌｉｃａ
ｔｉｏｎ ５ｐｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃ
１ｒｃｕｉｔ）においては、回路構成に必要な半導体素
子を形成しその表面を第１の眉間絶縁膜で覆った半導体
基板を予め準備しておき、ユーザから供給された設計回
路に基づいて例えば３層に形成する配線パターンの設計
及び眉間絶縁膜に形成するコンタクト窓位置の設計を行
った後、第３図に示す工程図のように、上記設計データ
によって第１の層間絶縁膜に第１のコンタクト窓を形成
する工程（１）、該第１のコンタクト窓内を含む第１の
眉間絶縁膜上に第１の配線材料層を形成し該第１の配線
材料層をパターニングして前記第１のコンタクト窓にお
いて半導体素子に接続する１層目の配線を形成する工程
（２）、該１層目の配線の形成面上に第２の眉間絶縁膜
を形成する工程（３）、該第２の眉間絶縁膜に１層目の
所望の配線を表出する第２のコンタクト窓を形成する工
程（４）、該第２のコンタクト窓内を含む第２の層間絶
縁膜上に第２の配線材料層を形成し該第２の配線材料層
をパターニングして１層目の配線に接続する２層目の配
線を形成する工程（５）、該２層目の配線形成面上に第
３の眉間絶縁膜を形成する工程（６）、該第３の層間絶
縁膜に所３の２層目の配線を表出する第３のコンタクト
窓を形成する工程（７）、該第３のコンタクト窓内を含
む第３の眉間絶縁膜上に第３の配線材料層を形成し該第
３の配線材料層をパターニングして所望の２層目の配線
に接続する３層目の配線を形成し回路構成を完了せしめ
る工程（８）、及び該３層目の配線形成面上に表面保護
用の被覆絶縁膜を形成する工程（９）を経て製品の供給
がなされていた。
しかしながら、従来のＡＳＩＣの製造方法においては、
上記第３図の説明からも明らかなように、回路規模が大
きくなって配線の層数が増すに伴って製造工程が大幅に
増大して、製造手番が著しく長引くという問題があった
。
上記第３図の説明からも明らかなように、回路規模が大
きくなって配線の層数が増すに伴って製造工程が大幅に
増大して、製造手番が著しく長引くという問題があった
。
そこで本発明は、特にマスタースライス方式の半導体装
置の製造方法において、回路設計完了の時点から製品に
なるまでの工程を大幅に削減して製造手番の短縮を図る
ことを目的とする。
置の製造方法において、回路設計完了の時点から製品に
なるまでの工程を大幅に削減して製造手番の短縮を図る
ことを目的とする。
上記問題点は、多層配線構造の半導体装置の製造方法に
おいて、素子が形成された半導体基板上に眉間絶縁膜を
介し、互いに重なる個所を有するフローティングな配線
パターンを多層に形成し、且つ最上層の配線パターン上
に被覆絶縁膜を形成する工程と、該被覆絶縁膜の上面か
ら上層のフｂ−ティングな配線パターン及び眉間絶縁膜
を貫通して下層のフローティングな配線パターン若しく
は半導体素子面に達する開孔を形成する工程と、該開孔
内に導電性物質を被着し、該導電性物質によって該開孔
の側面に表出する上層のフローティングな配線パターン
と該開孔の底面に表出する下層のフローティングな配線
パターン若しくは半導体素子面との層間接続を行う工程
とを有する本発明による半導体装置の製造方法によって
解決される。
おいて、素子が形成された半導体基板上に眉間絶縁膜を
介し、互いに重なる個所を有するフローティングな配線
パターンを多層に形成し、且つ最上層の配線パターン上
に被覆絶縁膜を形成する工程と、該被覆絶縁膜の上面か
ら上層のフｂ−ティングな配線パターン及び眉間絶縁膜
を貫通して下層のフローティングな配線パターン若しく
は半導体素子面に達する開孔を形成する工程と、該開孔
内に導電性物質を被着し、該導電性物質によって該開孔
の側面に表出する上層のフローティングな配線パターン
と該開孔の底面に表出する下層のフローティングな配線
パターン若しくは半導体素子面との層間接続を行う工程
とを有する本発明による半導体装置の製造方法によって
解決される。
即ち本発明は、素子が形成された半導体基板上に、層間
で互いに重なる個所を有し、且つ層間接続が行われずフ
ローティングになっている複数の配線パターンを各層に
有する多層配線を形成し、且つ最上面を被覆絶縁膜で覆
ってなる半導・体液加工基板を用意しておき、要求され
る回路を形成するのに必要な所望の層の所望の配線パタ
ーンとより下層の所望の層の所望の配線パターンとの接
続個所、或いは所望の層の所望の配線パターンと半導体
素子との接続個所に、被覆絶縁膜の表面から上部の層間
絶縁膜及び配線パターン貫通して下層の配線パターン或
いは半導体素子に達する開孔即ちコンタクトホールを形
成し、これらコンタクトホールの内面に導電性物質を被
着することによって異なる層の所望の配線パターン間、
或いは半導体素子と所望の配線パターンとの間をそれぞ
れ接続することにより、要求された半導体回路を形成す
る。
で互いに重なる個所を有し、且つ層間接続が行われずフ
ローティングになっている複数の配線パターンを各層に
有する多層配線を形成し、且つ最上面を被覆絶縁膜で覆
ってなる半導・体液加工基板を用意しておき、要求され
る回路を形成するのに必要な所望の層の所望の配線パタ
ーンとより下層の所望の層の所望の配線パターンとの接
続個所、或いは所望の層の所望の配線パターンと半導体
素子との接続個所に、被覆絶縁膜の表面から上部の層間
絶縁膜及び配線パターン貫通して下層の配線パターン或
いは半導体素子に達する開孔即ちコンタクトホールを形
成し、これらコンタクトホールの内面に導電性物質を被
着することによって異なる層の所望の配線パターン間、
或いは半導体素子と所望の配線パターンとの間をそれぞ
れ接続することにより、要求された半導体回路を形成す
る。
この方法によれば、回路の種類に関係なくフローティン
グな多層の配線の形成及び被覆絶縁膜の形成を予め完了
させた被加工基板を用意しておき、設計回路が提示され
て以後、コンタクトホールの形成及び該コンタクトホー
ル内面への導電性物質の被着のみを行えばよいので、設
計回路提示されてから半導体装置が完成するまでの製造
手番が大幅に短縮される。
グな多層の配線の形成及び被覆絶縁膜の形成を予め完了
させた被加工基板を用意しておき、設計回路が提示され
て以後、コンタクトホールの形成及び該コンタクトホー
ル内面への導電性物質の被着のみを行えばよいので、設
計回路提示されてから半導体装置が完成するまでの製造
手番が大幅に短縮される。
また設計回路の多様化に関係なく同一仕様の被加工半導
体基板が仕様できるので、被加工半導体基板の量産が可
能になり、歩留りが向上する。
体基板が仕様できるので、被加工半導体基板の量産が可
能になり、歩留りが向上する。
以下本発明を、一実施例について、第１図（ａｌ〜（ｇ
）に示す工程断面図、及び第２図に示す工程図を参照し
具体的に説明する。
）に示す工程断面図、及び第２図に示す工程図を参照し
具体的に説明する。
第１図（ａ）参照
本発明の方法で多層配線構造のＭＯＳ型半導体装置を形
成する際しては、予め同図に示すように、ＭＯＳ）ラン
ジスタ２が形成されてなる半導体基板１上に該ＭＯ３）
ランジスタ２のソース領域３、ドレイン領域４及びゲー
ト電極５上を覆う例えば２酸化シリコン（ＳｉＯｚ）よ
りなる第１の層間絶縁膜６を形成し、該第１の眉間絶縁
膜６上にアルミニウム等よりなり所定の形状を有し、且
つＭＯＳトランジスタ２の例えばドレイン領域と重なっ
た領域を有する争かフローティングな１層目の配線パタ
ーン７＾、及び半導体基板１面の他の領域と重なった領
域を有するフローティングな１層目の配線パターン７Ｂ
を形成し、該１層目の配線パターン７Ａ、７Ｂの形成面
上に上記同様の第２の眉間絶縁膜８を形成し、該層間絶
縁膜８上に１層目の配線パターン７と重なった所望の領
域を有し且つ所定の形状を有するフローティングな２層
目の配線パターン９を形成し、該２層目の配線パターン
９の形成面上に第３の層間絶縁膜１０を形成し、該第３
の層間絶縁膜１０上に他層の配線パターンと重なった所
望の領域を有し、且つ所望の形状を有するフローティン
グな３層目の配線パターンＩＩＡ及び１１Ｂを形成し、
該３層目の配線パターンＩＩＡ 、 ＩＩＢの形成面上
を例えば燐珪酸ガラス（ＰＳＧ）等の被覆絶縁膜１２で
覆ってなる半導体被加工基板を予め用意しておく。
成する際しては、予め同図に示すように、ＭＯＳ）ラン
ジスタ２が形成されてなる半導体基板１上に該ＭＯ３）
ランジスタ２のソース領域３、ドレイン領域４及びゲー
ト電極５上を覆う例えば２酸化シリコン（ＳｉＯｚ）よ
りなる第１の層間絶縁膜６を形成し、該第１の眉間絶縁
膜６上にアルミニウム等よりなり所定の形状を有し、且
つＭＯＳトランジスタ２の例えばドレイン領域と重なっ
た領域を有する争かフローティングな１層目の配線パタ
ーン７＾、及び半導体基板１面の他の領域と重なった領
域を有するフローティングな１層目の配線パターン７Ｂ
を形成し、該１層目の配線パターン７Ａ、７Ｂの形成面
上に上記同様の第２の眉間絶縁膜８を形成し、該層間絶
縁膜８上に１層目の配線パターン７と重なった所望の領
域を有し且つ所定の形状を有するフローティングな２層
目の配線パターン９を形成し、該２層目の配線パターン
９の形成面上に第３の層間絶縁膜１０を形成し、該第３
の層間絶縁膜１０上に他層の配線パターンと重なった所
望の領域を有し、且つ所望の形状を有するフローティン
グな３層目の配線パターンＩＩＡ及び１１Ｂを形成し、
該３層目の配線パターンＩＩＡ 、 ＩＩＢの形成面上
を例えば燐珪酸ガラス（ＰＳＧ）等の被覆絶縁膜１２で
覆ってなる半導体被加工基板を予め用意しておく。
第１図（ｂ）参照
そして設計回路のデータが提示されたならば、先ず、該
データに基づいて異なる層の所要の配線パターン間及び
配線パターンと半導体素子面例えばドレイン領域面との
眉間接続を行うコンタクト窓形成用の開孔１４Ａ 、
１４Ｂ 、 １４Ｃ、１４０等を有するレジストマスク
パターン１３を通常のフォトプロセスを用いて形成し、
次いで例えばＣＨＦ３ガスによるリアクティブイオンエ
ツチング（ＲＩＢ）処理により上記レジストマスクの開
孔内に表出する被覆絶縁膜１２及び層間絶縁膜１０．８
等をエツチング除去して、１層目の配線パターン７Ａ１
２層目の配線パターン９．３層目の配線パターンＩＩＡ
、ＩＩＢをそれぞれ表出する未完成の第１、第２、第
３、第４のコンタクト窓１１５．１１６．１１７．１１
Ｂを形成する。
データに基づいて異なる層の所要の配線パターン間及び
配線パターンと半導体素子面例えばドレイン領域面との
眉間接続を行うコンタクト窓形成用の開孔１４Ａ 、
１４Ｂ 、 １４Ｃ、１４０等を有するレジストマスク
パターン１３を通常のフォトプロセスを用いて形成し、
次いで例えばＣＨＦ３ガスによるリアクティブイオンエ
ツチング（ＲＩＢ）処理により上記レジストマスクの開
孔内に表出する被覆絶縁膜１２及び層間絶縁膜１０．８
等をエツチング除去して、１層目の配線パターン７Ａ１
２層目の配線パターン９．３層目の配線パターンＩＩＡ
、ＩＩＢをそれぞれ表出する未完成の第１、第２、第
３、第４のコンタクト窓１１５．１１６．１１７．１１
Ｂを形成する。
なお上記ＣＨＦ、ガスによるＲＩＥ処理は極めて大きな
エツチングの選択性を有し、表出するアルミニウム配線
パターン７Ａ１９、ＩＩＡ 、ＩＩＢ等は殆どエツチン
グされない。
エツチングの選択性を有し、表出するアルミニウム配線
パターン７Ａ１９、ＩＩＡ 、ＩＩＢ等は殆どエツチン
グされない。
第１図（Ｃ）参照
次いで上記レジストマスクパターン１３をそのままにし
た状態で、例えば塩素系のガスによるＲＩＥ処理を行い
該レジストパターンの開孔１４Ａ 、１４Ｂ、１４Ｃ１
１４Ｄ等内に表出している配線パターン１１Ａ 、７Ａ
、 ９、ＩＩＢにそれぞれ開孔１９Ａ 、 １９Ｂ 、
１９Ｃ、１９０等を形成する。
た状態で、例えば塩素系のガスによるＲＩＥ処理を行い
該レジストパターンの開孔１４Ａ 、１４Ｂ、１４Ｃ１
１４Ｄ等内に表出している配線パターン１１Ａ 、７Ａ
、 ９、ＩＩＢにそれぞれ開孔１９Ａ 、 １９Ｂ 、
１９Ｃ、１９０等を形成する。
なお上記塩素系のガスによるＲＩＥ処理はエツチングの
選択性により絶縁膜を殆どエツチングしない。
選択性により絶縁膜を殆どエツチングしない。
該１図（ｄ）参照
次いで、上記レジストマスクパターン１３をそのままに
した状態で、再びＣＨＦ３ガスによるＲＩＥ処理を行い
、該レジストマスクの開孔１４Ａ 、 １４Ｂ 、 １
４Ｃ、１４Ｄ等内に表出している第３、第２、第１の層
間絶縁膜１０．８．６に開孔を形成し第１、第２、第３
のコンタクト窓工５．１６．１７を完成させる。ここで
第４のコンタクト窓１１８は、まだ未完成である。
した状態で、再びＣＨＦ３ガスによるＲＩＥ処理を行い
、該レジストマスクの開孔１４Ａ 、 １４Ｂ 、 １
４Ｃ、１４Ｄ等内に表出している第３、第２、第１の層
間絶縁膜１０．８．６に開孔を形成し第１、第２、第３
のコンタクト窓工５．１６．１７を完成させる。ここで
第４のコンタクト窓１１８は、まだ未完成である。
なおこのＲＩＥ処理においてはエツチングの選択性によ
り、表出する半導体基板面即ちドレイン領域４面及び配
線パターン面は殆どエツチングされない。
り、表出する半導体基板面即ちドレイン領域４面及び配
線パターン面は殆どエツチングされない。
第１図（ｅｌ参照
次いで上記レジストマスクパターン１３をそのままにし
た状態で、更にコンタクト窓１５．１６．１７の完成し
た領域上を別のレジストマスクパターン２０で覆い、表
出しているレジストマスクパターン１３の開孔１４０を
介しＲＩＥ処理により、該開孔内に表出している配線パ
ターン９に開孔を形成し、次いで表出する第２の層間絶
縁膜８に開孔を形成して第４のコンタクト窓１８を完成
させる。
た状態で、更にコンタクト窓１５．１６．１７の完成し
た領域上を別のレジストマスクパターン２０で覆い、表
出しているレジストマスクパターン１３の開孔１４０を
介しＲＩＥ処理により、該開孔内に表出している配線パ
ターン９に開孔を形成し、次いで表出する第２の層間絶
縁膜８に開孔を形成して第４のコンタクト窓１８を完成
させる。
第１図（ｆ）参照
次いでレジストマスクパターン２０及び１３を除去した
後、該基板上に、例えばコンタクト窓１５．１６．１７
．１８を完全埋める厚さに導電物質層例えばアルミニウ
ム層２１を、例えばトリメチルアルミニウム等の有機ア
ルミニウム化合物による化学気相成長（ＣＶＤ）法によ
り形成する。このＣＶＤ法を用いるとアルミニウム層２
１の表面は平坦に形成される。
後、該基板上に、例えばコンタクト窓１５．１６．１７
．１８を完全埋める厚さに導電物質層例えばアルミニウ
ム層２１を、例えばトリメチルアルミニウム等の有機ア
ルミニウム化合物による化学気相成長（ＣＶＤ）法によ
り形成する。このＣＶＤ法を用いるとアルミニウム層２
１の表面は平坦に形成される。
なおこのアルミニウム層２１の形成はバイアススパッタ
法で行ってもよい。
法で行ってもよい。
第１図＋ｇｌ参照
次いで上記アルミニウム層２１を塩素系のガスを用いる
平面エツチング手段で被覆絶縁膜１２の全面が表出する
まで平面エツチングし、コンタクト窓１５．１６．１７
．１８内に上面が被覆絶縁膜１２と平坦に埋込まれたア
ルミニウム埋込みＪｔｉｆ２１Ａ 、 ２１Ｂ 、 ２
１Ｃ１２１Ｄを形成する。このアルミニウム埋込み層に
よりコンタクト窓１５内に表出するフローティングな１
層目の配線パターン７Ａの上面とフローティングな３層
目の配線パターンＩＩＡの側面、コンタクト窓１６内に
表出するドレイン領域４の上面と１層目の配線パターン
７Ａ側面、コンタクト窓１７内に表出する１層目の配線
パターン７Ａの上面と２層目の配線パターン９の側面、
及びコンタクト窓１８内に表出する１層目の配線パター
ン７Ｂの上面と２層目の配線パターン９の側面と３層目
の配線パターンＩＩＢの側面とがそれぞれ電気的に接続
された多層配線構造の半導体装置が完成する。
平面エツチング手段で被覆絶縁膜１２の全面が表出する
まで平面エツチングし、コンタクト窓１５．１６．１７
．１８内に上面が被覆絶縁膜１２と平坦に埋込まれたア
ルミニウム埋込みＪｔｉｆ２１Ａ 、 ２１Ｂ 、 ２
１Ｃ１２１Ｄを形成する。このアルミニウム埋込み層に
よりコンタクト窓１５内に表出するフローティングな１
層目の配線パターン７Ａの上面とフローティングな３層
目の配線パターンＩＩＡの側面、コンタクト窓１６内に
表出するドレイン領域４の上面と１層目の配線パターン
７Ａ側面、コンタクト窓１７内に表出する１層目の配線
パターン７Ａの上面と２層目の配線パターン９の側面、
及びコンタクト窓１８内に表出する１層目の配線パター
ン７Ｂの上面と２層目の配線パターン９の側面と３層目
の配線パターンＩＩＢの側面とがそれぞれ電気的に接続
された多層配線構造の半導体装置が完成する。
上記実施例から明らかであるが、本発明の方法によれば
回路の設計が完了してから、予め用意されている被加工
基板を用いて製品が完成するまでに行われる工程は第２
図に示す工程図のように、コンタクト窓形成工程（ａ）
と、該コンタクト窓内への升 の導電物質の埋め込み工程（ｂｌとの２工程本念になる
ので、製造手番が大幅に短縮される。
回路の設計が完了してから、予め用意されている被加工
基板を用いて製品が完成するまでに行われる工程は第２
図に示す工程図のように、コンタクト窓形成工程（ａ）
と、該コンタクト窓内への升 の導電物質の埋め込み工程（ｂｌとの２工程本念になる
ので、製造手番が大幅に短縮される。
また本発明によれば配線のコンタクト部のみを除いてフ
ローティングな多層配線及び被覆絶縁膜の形成までを一
貫した量産工程により製造することが可能になるので、
製造歩留りも向上する。
ローティングな多層配線及び被覆絶縁膜の形成までを一
貫した量産工程により製造することが可能になるので、
製造歩留りも向上する。
なお本発明において層間絶縁膜はＰＳＧ等のＳｉＯ□以
外の絶縁膜であってもよく、また配線材料にはアルミニ
ウム以外にアルミニウムーシリコン合金、アルミニウム
ーシリコン−銅合金、高融点金属、高融点金属シリサイ
ド等も用いられる。
外の絶縁膜であってもよく、また配線材料にはアルミニ
ウム以外にアルミニウムーシリコン合金、アルミニウム
ーシリコン−銅合金、高融点金属、高融点金属シリサイ
ド等も用いられる。
以上説明のように本発明によれば、マスタースライス方
式によって形成される多層配線構造の半導体装置の、設
計回路提示以後の製造工程が大幅に簡略化されるので、
製造手番の大幅な短縮が図れる。
式によって形成される多層配線構造の半導体装置の、設
計回路提示以後の製造工程が大幅に簡略化されるので、
製造手番の大幅な短縮が図れる。
第１図（ａ）〜（ｇｌは本発明の一実施例の工程断面図
、第２図は本発明の方法の工程図、 第３図は従来方法の工程図 である。 図において１ ．１は半導体基板、 ２はＭＯ５Ｉ−ランジスタ、 ３はソース領域、 ４はドレイン領域、 ５はゲート電極、 ６は第１の層間絶縁膜、 ７Ａ、 ７Ｂは１層目の配線パターン、８は第２の眉間
絶縁膜、 ９は２層目の配線パターン、 １０は第３の層間絶縁膜、 １１Ａ 、ＩＩＢは３層目の配線パターン、１２は被覆
絶縁膜、 １３．２０はレジストマスクパターン、１４Ａ 、 １
４Ｂ 、１４Ｃ，１４０はレジストの開孔、１５．１６
．１７．１８はコンタクト窓、１９Ａ 、 １９Ｂ 、
１９Ｃ、１９０は配線パターンの開孔、 ２′１はアルミニウム層、 ２１八 、 ２１Ｂ 、 ２１Ｃ、２１０はアルミ
ニウム埋込み層 を示す。 ゝ−シニシ′ 本発明り一寅施９Ｉ陸工程顎而図 第 １ 図
、第２図は本発明の方法の工程図、 第３図は従来方法の工程図 である。 図において１ ．１は半導体基板、 ２はＭＯ５Ｉ−ランジスタ、 ３はソース領域、 ４はドレイン領域、 ５はゲート電極、 ６は第１の層間絶縁膜、 ７Ａ、 ７Ｂは１層目の配線パターン、８は第２の眉間
絶縁膜、 ９は２層目の配線パターン、 １０は第３の層間絶縁膜、 １１Ａ 、ＩＩＢは３層目の配線パターン、１２は被覆
絶縁膜、 １３．２０はレジストマスクパターン、１４Ａ 、 １
４Ｂ 、１４Ｃ，１４０はレジストの開孔、１５．１６
．１７．１８はコンタクト窓、１９Ａ 、 １９Ｂ 、
１９Ｃ、１９０は配線パターンの開孔、 ２′１はアルミニウム層、 ２１八 、 ２１Ｂ 、 ２１Ｃ、２１０はアルミ
ニウム埋込み層 を示す。 ゝ−シニシ′ 本発明り一寅施９Ｉ陸工程顎而図 第 １ 図
Claims (1)
- 【特許請求の範囲】 多層配線構造の半導体装置の製造方法において、素子
が形成された半導体基板上に層間絶縁膜を介し、互いに
重なる個所を有するフローティングな配線パターンを多
層に形成し、且つ最上層の配線パターン上に被覆絶縁膜
を形成する工程と、該被覆絶縁膜の上面から上層のフロ
ーティングな配線パターン及び層間絶縁膜を貫通して下
層のフローティングな配線パターン若しくは半導体素子
面に達する開孔を形成する工程と、 該開孔内に導電性物質を被着し、該導電性物質によって
該開孔の側面に表出する上層のフローティングな配線パ
ターンと該開孔の底面に表出する下層のフローティング
な配線パターン若しくは半導体素子面との層間接続を行
う工程とを有することを特徴とする半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25679887A JPH0198243A (ja) | 1987-10-12 | 1987-10-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25679887A JPH0198243A (ja) | 1987-10-12 | 1987-10-12 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0198243A true JPH0198243A (ja) | 1989-04-17 |
Family
ID=17297589
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25679887A Pending JPH0198243A (ja) | 1987-10-12 | 1987-10-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0198243A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005252279A (ja) * | 2005-03-30 | 2005-09-15 | Fujitsu Ltd | 半導体装置とその製造方法 |
| JP2009130140A (ja) * | 2007-11-22 | 2009-06-11 | Toshiba Corp | 不揮発性半導体記憶装置及びその製造方法 |
| US7649261B2 (en) | 1996-07-18 | 2010-01-19 | Fujitsu Microelectronics Limited | Highly integrated and reliable DRAM and its manufacture |
| JP2010050474A (ja) * | 2009-10-20 | 2010-03-04 | Fujitsu Microelectronics Ltd | 半導体装置とその製造方法 |
| JP2012109571A (ja) * | 2010-11-17 | 2012-06-07 | Samsung Electronics Co Ltd | ３次元半導体素子及びその製造方法 |
| WO2015182000A1 (en) * | 2014-05-30 | 2015-12-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, manufacturing method thereof, and electronic device |
-
1987
- 1987-10-12 JP JP25679887A patent/JPH0198243A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7649261B2 (en) | 1996-07-18 | 2010-01-19 | Fujitsu Microelectronics Limited | Highly integrated and reliable DRAM and its manufacture |
| US8143723B2 (en) | 1996-07-18 | 2012-03-27 | Fujitsu Semiconductor Limited | Highly integrated and reliable DRAM and its manufacture |
| JP2005252279A (ja) * | 2005-03-30 | 2005-09-15 | Fujitsu Ltd | 半導体装置とその製造方法 |
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| JP2010050474A (ja) * | 2009-10-20 | 2010-03-04 | Fujitsu Microelectronics Ltd | 半導体装置とその製造方法 |
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| US9355913B2 (en) | 2010-11-17 | 2016-05-31 | Samsung Electronics Co., Ltd. | 3D semiconductor devices and methods of fabricating same |
| WO2015182000A1 (en) * | 2014-05-30 | 2015-12-03 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, manufacturing method thereof, and electronic device |
| US9553202B2 (en) | 2014-05-30 | 2017-01-24 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, manufacturing method thereof, and electronic device |
| US10658389B2 (en) | 2014-05-30 | 2020-05-19 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, manufacturing method thereof, and electronic device |
| US11282860B2 (en) | 2014-05-30 | 2022-03-22 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device, manufacturing method thereof, and electronic device |
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