JPH0828517B2 - 薄膜トランジスタアレイ - Google Patents
薄膜トランジスタアレイInfo
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、大画面のアクティブマトリクス表示装置等
に用いられる薄膜トランジスタアレイに関する。
に用いられる薄膜トランジスタアレイに関する。
（従来の技術） 絶縁性基板上に薄膜トランジスタ（以下では「TFT」
と称する）アレイを形成し、TFTを介して絵素電極を駆
動するアクティブマトリクス方式は、液晶などを用いた
表示装置に用いられている。アクティブマトリクス方式
は、特に大型で高密度の表示を行う表示装置にしばしば
用いられ、反射型及び透過型の何れの表示装置にも用い
ることができるという利点を有している。
と称する）アレイを形成し、TFTを介して絵素電極を駆
動するアクティブマトリクス方式は、液晶などを用いた
表示装置に用いられている。アクティブマトリクス方式
は、特に大型で高密度の表示を行う表示装置にしばしば
用いられ、反射型及び透過型の何れの表示装置にも用い
ることができるという利点を有している。
TFTアレイにはアモルファスシリコン（以下では「a-S
i」と称する）、或いは多結晶シリコンが、半導体材料
として用いられる。第４図に従来のTFTアレイの部分平
面図を示す。尚、第４図では重畳形成された膜、電極等
のハッチングを周囲のみに施し、内部にはハッチングを
施していない。第５図に第４図のＶ−Ｖ線に沿った断面
図を示す。
i」と称する）、或いは多結晶シリコンが、半導体材料
として用いられる。第４図に従来のTFTアレイの部分平
面図を示す。尚、第４図では重畳形成された膜、電極等
のハッチングを周囲のみに施し、内部にはハッチングを
施していない。第５図に第４図のＶ−Ｖ線に沿った断面
図を示す。
このTFTアレイは以下のようにして製造される。ガラ
ス基板21上にスッパタリング法により、層厚3000〜4000
ÅのTa金属が堆積され、フォトリソグラフィ法及びエッ
チングにより、ゲート配線23がパターン形成される。ゲ
ート配線23は他の例えばリフトオフ等の方法によっても
形成され得る。ゲート電極22はゲート配線23の一部とし
て形成され、ゲート配線23より幅が大きくされている。
ゲート電極22及びゲート配線23の表面が陽極酸化され、
ゲート絶縁膜として機能する陽極酸化膜24が形成され
る。
ス基板21上にスッパタリング法により、層厚3000〜4000
ÅのTa金属が堆積され、フォトリソグラフィ法及びエッ
チングにより、ゲート配線23がパターン形成される。ゲ
ート配線23は他の例えばリフトオフ等の方法によっても
形成され得る。ゲート電極22はゲート配線23の一部とし
て形成され、ゲート配線23より幅が大きくされている。
ゲート電極22及びゲート配線23の表面が陽極酸化され、
ゲート絶縁膜として機能する陽極酸化膜24が形成され
る。
更に基板21の全面にプラズマCVD法により、層厚2000
〜4000Åの窒化シリコン（以下では「SiNx」と称する）
から成るゲート絶縁膜25が形成される。更に基板全面
に、後に半導体層26となるa-Si（ｉ）層（層厚150〜100
0Å）、及び後に絶縁層27となるSiNx層（層厚100〜2000
Å）が順次堆積される。次に、上記SiNx層が所定の形状
にパターニングされ、ゲート電極22の上方のみを残して
絶縁層27が形成される。
〜4000Åの窒化シリコン（以下では「SiNx」と称する）
から成るゲート絶縁膜25が形成される。更に基板全面
に、後に半導体層26となるa-Si（ｉ）層（層厚150〜100
0Å）、及び後に絶縁層27となるSiNx層（層厚100〜2000
Å）が順次堆積される。次に、上記SiNx層が所定の形状
にパターニングされ、ゲート電極22の上方のみを残して
絶縁層27が形成される。
絶縁層27を覆って全面に、後にコンタクト層28となる
Ｐ（リン）をドープしたa-Si（n+）層（層厚300〜2000
Å）が、プラズマCVD法により堆積される。次に、上述
のa-Si（ｉ）層及びa-Si（n+）層が所定の形状にパター
ニングされ、半導体層26及びコンタクト層28が形成され
る。この時点ではコンタクト層28は、絶縁層27上ではつ
ながっている。
Ｐ（リン）をドープしたa-Si（n+）層（層厚300〜2000
Å）が、プラズマCVD法により堆積される。次に、上述
のa-Si（ｉ）層及びa-Si（n+）層が所定の形状にパター
ニングされ、半導体層26及びコンタクト層28が形成され
る。この時点ではコンタクト層28は、絶縁層27上ではつ
ながっている。
この基板の全面にMo、Ti、Al等の金属が2000〜10000
Åの厚さに堆積され、この金属層がエッチングによりパ
ターニングされて、ソース電極29、及びドレイン電極31
が形成される。このとき、絶縁層27上ではコンタクト層
28も同時にエッチング除去され、ソース電極29の下方の
部分と、ドレイン電極31の下方の部分とに分割される。
次に、スッパッタリングにより基板全面に、ITO膜が堆
積される。このITO膜が所定の形状にパターニングさ
れ、絵素電極32が形成される。
Åの厚さに堆積され、この金属層がエッチングによりパ
ターニングされて、ソース電極29、及びドレイン電極31
が形成される。このとき、絶縁層27上ではコンタクト層
28も同時にエッチング除去され、ソース電極29の下方の
部分と、ドレイン電極31の下方の部分とに分割される。
次に、スッパッタリングにより基板全面に、ITO膜が堆
積される。このITO膜が所定の形状にパターニングさ
れ、絵素電極32が形成される。
多数のこのようなTFTが、ゲート配線23上に形成さ
れ、TFTアレイが構成されている。ソース配線30はゲー
ト配線23に直交して設けられ、ゲート配線23の方向に対
して直角方向に並ぶそれぞれのTFTのソース電極29に接
続されている。
れ、TFTアレイが構成されている。ソース配線30はゲー
ト配線23に直交して設けられ、ゲート配線23の方向に対
して直角方向に並ぶそれぞれのTFTのソース電極29に接
続されている。
このTFTアレイを用いたアクティブマトリクス表示装
置では、走査信号がゲート配線23に順次入力され、これ
に対応するソース配線30に画像信号が入力され、絵素電
極32が駆動される。ゲート配線23及びソース配線30の交
点は、例えば480×640の絵素を有する表示装置では、30
7200にも達する。この多数の交点のうち、一箇所にでも
ゲート配線23及びソース配線30の間のリークが生じる
と、該リーク箇所を交点とする十字型のライン欠陥が生
じる。このようなライン欠陥は画像品位を著しく低下さ
せ、表示装置の歩留りを低下させる。
置では、走査信号がゲート配線23に順次入力され、これ
に対応するソース配線30に画像信号が入力され、絵素電
極32が駆動される。ゲート配線23及びソース配線30の交
点は、例えば480×640の絵素を有する表示装置では、30
7200にも達する。この多数の交点のうち、一箇所にでも
ゲート配線23及びソース配線30の間のリークが生じる
と、該リーク箇所を交点とする十字型のライン欠陥が生
じる。このようなライン欠陥は画像品位を著しく低下さ
せ、表示装置の歩留りを低下させる。
上述の表示装置では、ゲート配線23及びソース配線30
の間を確実に絶縁するため、陽極酸化膜24の形成が可能
なTa金属がゲート配線23に用いられている。しかも、Ta
金属でゲート配線23を形成すると、ゲート配線23の側面
はなだらかな傾斜を持ったテーパ状に形成される。その
ため、ゲート配線23上に交差するソース配線30が段切れ
を起こし難いという利点がある。
の間を確実に絶縁するため、陽極酸化膜24の形成が可能
なTa金属がゲート配線23に用いられている。しかも、Ta
金属でゲート配線23を形成すると、ゲート配線23の側面
はなだらかな傾斜を持ったテーパ状に形成される。その
ため、ゲート配線23上に交差するソース配線30が段切れ
を起こし難いという利点がある。
（発明が解決しようとする課題） ところが、Ta金属は比抵抗が大きいため、長いゲート
配線23を有する大型の精細な表示を行う表示装置では、
走査信号が減衰してしまう。そのため、ゲート配線23の
走査信号の入力部の近くに接続される絵素では充分な輝
度が得られるが、該入力部から遠くに接続される絵素で
は充分な輝度が得られなくなる。従って、同一のゲート
配線23に接続された絵素の列に、走査信号の入力部に近
い方から遠い方にかけて、絵素の輝度傾斜が生じること
となる。
配線23を有する大型の精細な表示を行う表示装置では、
走査信号が減衰してしまう。そのため、ゲート配線23の
走査信号の入力部の近くに接続される絵素では充分な輝
度が得られるが、該入力部から遠くに接続される絵素で
は充分な輝度が得られなくなる。従って、同一のゲート
配線23に接続された絵素の列に、走査信号の入力部に近
い方から遠い方にかけて、絵素の輝度傾斜が生じること
となる。
このような欠点を解消するために、第６図に示すよう
に、ゲート配線及びゲート電極を２層構造とすることが
考えられる。第６図のゲート配線23は、Al、Al-Si、Al-
Si-Cu等から成る比抵抗の小さい下部ゲート配線33と、T
a金属から成る上部ゲート配線34とを有している。この
ような構成によれば比抵抗の小さい下部ゲート配線33に
よって、上述の輝度傾斜の発生が防止される。
に、ゲート配線及びゲート電極を２層構造とすることが
考えられる。第６図のゲート配線23は、Al、Al-Si、Al-
Si-Cu等から成る比抵抗の小さい下部ゲート配線33と、T
a金属から成る上部ゲート配線34とを有している。この
ような構成によれば比抵抗の小さい下部ゲート配線33に
よって、上述の輝度傾斜の発生が防止される。
このような２層構造を有するゲート配線23を用いて、
前述の交点に於けるリークを完全に防止するには、上部
ゲート配線34は下部ゲート配線33を完全に被覆して形成
されることが必要である。なぜなら、Ta金属の上部ゲー
ト配線34をパターン形成する工程では、Taのエッチング
速度よりも上記Al等のエッチング速度の方が大きいから
である。ところが、上述のAl、Al-Si、Al-Si-Cu等から
成る下部ゲート配線33の側面はなだらかな傾斜を持つよ
うに形成され得ない。そのため、その上に形成される上
部ゲート配線34は段切れを起こし易く、下部ゲート配線
33を完全に被覆することが困難である。更に、下部ゲー
ト配線33を形成した後のレジスト剥離工程に於いて、下
部ゲート配線33をヒロック或いはボイドが発生し易い。
このような下部ゲート配線33上に形成されるTa金属の上
部ゲート配線34は下部ゲート配線33を完全に被覆するこ
とができなくなる。そのため、ゲート絶縁膜25が介在し
てもゲート配線23とソース配線30との間のリークが発生
するという新たな問題点が生じることとなる。
前述の交点に於けるリークを完全に防止するには、上部
ゲート配線34は下部ゲート配線33を完全に被覆して形成
されることが必要である。なぜなら、Ta金属の上部ゲー
ト配線34をパターン形成する工程では、Taのエッチング
速度よりも上記Al等のエッチング速度の方が大きいから
である。ところが、上述のAl、Al-Si、Al-Si-Cu等から
成る下部ゲート配線33の側面はなだらかな傾斜を持つよ
うに形成され得ない。そのため、その上に形成される上
部ゲート配線34は段切れを起こし易く、下部ゲート配線
33を完全に被覆することが困難である。更に、下部ゲー
ト配線33を形成した後のレジスト剥離工程に於いて、下
部ゲート配線33をヒロック或いはボイドが発生し易い。
このような下部ゲート配線33上に形成されるTa金属の上
部ゲート配線34は下部ゲート配線33を完全に被覆するこ
とができなくなる。そのため、ゲート絶縁膜25が介在し
てもゲート配線23とソース配線30との間のリークが発生
するという新たな問題点が生じることとなる。
本発明は上述の問題点を解決するものであり、本発明
の目的は、陽極酸化膜を形成し得る、比抵抗の小さいゲ
ート配線を有する薄膜トランジスタアレイを提供するこ
とである。
の目的は、陽極酸化膜を形成し得る、比抵抗の小さいゲ
ート配線を有する薄膜トランジスタアレイを提供するこ
とである。
（課題を解決するための手段） 本発明の薄膜トランジスタアレイは、絶縁性基板上に
ゲート配線を有する薄膜トランジスタアレイであって、
該ゲート配線が、該絶縁性基板上の第１の金属層と、該
第１の金属層よりエッチング速度の大きい第２の金属層
とが順に積層された下部ゲート配線、及び該下部ゲート
配線を被覆する金属層の上部ゲート配線を有し、該下部
ゲート配線の断面が該絶縁性基板側から該第２の金属層
側に向かって徐々に幅の小さくなったテーパ状となって
おり、そのことによって上記目的が達成される。
ゲート配線を有する薄膜トランジスタアレイであって、
該ゲート配線が、該絶縁性基板上の第１の金属層と、該
第１の金属層よりエッチング速度の大きい第２の金属層
とが順に積層された下部ゲート配線、及び該下部ゲート
配線を被覆する金属層の上部ゲート配線を有し、該下部
ゲート配線の断面が該絶縁性基板側から該第２の金属層
側に向かって徐々に幅の小さくなったテーパ状となって
おり、そのことによって上記目的が達成される。
（作用） 本発明の薄膜トランジスタアレイでは、ゲート配線
は、絶縁性基板上の第１の金属層と、第１の金属層より
エッチング速度が大きい第２の金属層とが順に積層され
た下部ゲート配線、及び該下部ゲート配線を被覆する金
属の上部ゲート配線を有している。第１の金属層及び第
２の金属層を比抵抗の小さい金属で形成すれば、同一の
ゲート配線に接続された絵素電極によって表示される絵
素の、輝度傾斜の発生が防止される。
は、絶縁性基板上の第１の金属層と、第１の金属層より
エッチング速度が大きい第２の金属層とが順に積層され
た下部ゲート配線、及び該下部ゲート配線を被覆する金
属の上部ゲート配線を有している。第１の金属層及び第
２の金属層を比抵抗の小さい金属で形成すれば、同一の
ゲート配線に接続された絵素電極によって表示される絵
素の、輝度傾斜の発生が防止される。
下部ゲート配線は、絶縁性基板上に第１の金属層と第
２の金属層とが順に積層された後、１つのマスクを用い
１回のエッチングによってパターン形成され得る。第２
の金属層のエッチング速度は第１の金属層のそれよりも
大きいので、下部ゲート配線の断面は、基板側から上に
向かって次第に幅が小さくなったテーパ状となる。
２の金属層とが順に積層された後、１つのマスクを用い
１回のエッチングによってパターン形成され得る。第２
の金属層のエッチング速度は第１の金属層のそれよりも
大きいので、下部ゲート配線の断面は、基板側から上に
向かって次第に幅が小さくなったテーパ状となる。
このような下部ゲート配線上に形成される金属層の上
部ゲート配線は、下部ゲート配線を完全に被覆して形成
され得る。また、上部ゲート配線の幅は、下部ゲート配
線の幅より大きくされる。そのため、上部ゲート配線を
パターン形成するエッチングの際に、下部ゲート配線が
エッチング液に晒されることはない。上部ゲート配線が
形成され、更に上部ゲート配線の表面に陽極酸化膜が形
成された後のゲート配線の側面もテーパ状なので、この
ゲート配線に交差して設けられるソース配線に段切れが
発生することはない。
部ゲート配線は、下部ゲート配線を完全に被覆して形成
され得る。また、上部ゲート配線の幅は、下部ゲート配
線の幅より大きくされる。そのため、上部ゲート配線を
パターン形成するエッチングの際に、下部ゲート配線が
エッチング液に晒されることはない。上部ゲート配線が
形成され、更に上部ゲート配線の表面に陽極酸化膜が形
成された後のゲート配線の側面もテーパ状なので、この
ゲート配線に交差して設けられるソース配線に段切れが
発生することはない。
（実施例） 本発明を実施例について以下に説明する。第１図に本
発明の薄膜トランジスタアレイの一実施例の平面図を示
す。尚、第１図では重畳形成された膜、電極等のハッチ
ングを周囲のみに施し、内部にはハッチングを施してい
ない。第２図に第１図のII−II線に沿った断面図を示
す。第3A図〜第3F図に第１図の薄膜トランジスタアレイ
の製造工程を示す。
発明の薄膜トランジスタアレイの一実施例の平面図を示
す。尚、第１図では重畳形成された膜、電極等のハッチ
ングを周囲のみに施し、内部にはハッチングを施してい
ない。第２図に第１図のII−II線に沿った断面図を示
す。第3A図〜第3F図に第１図の薄膜トランジスタアレイ
の製造工程を示す。
本実施例を製造工程に従って説明する。ガラス基板１
上にAl金属層4a（層厚1000Å）及びMo金属層4b（層厚50
0Å）をスッパタリング方により連続して堆積した。こ
のMo金属層上に所定の形状のフォトレジスト膜からなる
マスクを形成した。このマスクを用いてエッチングを行
い、第１図に示す形状の下部ゲート配線12及び下部ゲー
ト電極４を形成した。下部ゲート電極４は下部ゲート配
線12の一部として形成される。下部ゲート配線12及び下
部ゲート電極４の幅は15μｍである。
上にAl金属層4a（層厚1000Å）及びMo金属層4b（層厚50
0Å）をスッパタリング方により連続して堆積した。こ
のMo金属層上に所定の形状のフォトレジスト膜からなる
マスクを形成した。このマスクを用いてエッチングを行
い、第１図に示す形状の下部ゲート配線12及び下部ゲー
ト電極４を形成した。下部ゲート電極４は下部ゲート配
線12の一部として形成される。下部ゲート配線12及び下
部ゲート電極４の幅は15μｍである。
次に、Ta金属層（層厚3000Å）を全面に堆積し、下部
ゲート配線12及び下部ゲート電極４よりも幅が１μｍ以
上大きい上部ゲート配線３及び上部ゲート電極５を、エ
ッチングによりパターン形成した（第3A図）。上部ゲー
ト電極５は上部ゲート配線３の一部として形成され、上
部ゲート電極５の幅は上部ゲート配線３の幅より大きく
されている。本実施例では下部ゲート配線12及び上部ゲ
ート配線３によってゲート配線16が構成される。同様
に、下部ゲート電極４及び上部ゲート電極５によってゲ
ート電極２が構成される。
ゲート配線12及び下部ゲート電極４よりも幅が１μｍ以
上大きい上部ゲート配線３及び上部ゲート電極５を、エ
ッチングによりパターン形成した（第3A図）。上部ゲー
ト電極５は上部ゲート配線３の一部として形成され、上
部ゲート電極５の幅は上部ゲート配線３の幅より大きく
されている。本実施例では下部ゲート配線12及び上部ゲ
ート配線３によってゲート配線16が構成される。同様
に、下部ゲート電極４及び上部ゲート電極５によってゲ
ート電極２が構成される。
上部ゲート電極５及び上部ゲート配線３の表面を陽極
酸化し、ゲート絶縁膜として機能するTa2O5膜から成る
陽極酸化膜６を形成した（第3B図）。Ta2O5膜は耐エッ
チング性に優れているので、後のエッチング工程で下部
ゲート配線12及び下部ゲート電極４を保護する役割も果
たすことができる。
酸化し、ゲート絶縁膜として機能するTa2O5膜から成る
陽極酸化膜６を形成した（第3B図）。Ta2O5膜は耐エッ
チング性に優れているので、後のエッチング工程で下部
ゲート配線12及び下部ゲート電極４を保護する役割も果
たすことができる。
更に基板１の全面にプラズマCVD法により、SiNxから
成るゲート絶縁膜７（層厚4000Å）を形成した。次に、
基板１の全面に、後に半導体層８となるa-Si（ｉ）層
（層厚300Å）、及び後に絶縁層９となるSiNx層（層厚2
000Å）を順次堆積させた。上記SiNx層を所定の形状に
パターニングし、ゲート電極２の上方のみを残して絶縁
層９を形成した（第3C図）。
成るゲート絶縁膜７（層厚4000Å）を形成した。次に、
基板１の全面に、後に半導体層８となるa-Si（ｉ）層
（層厚300Å）、及び後に絶縁層９となるSiNx層（層厚2
000Å）を順次堆積させた。上記SiNx層を所定の形状に
パターニングし、ゲート電極２の上方のみを残して絶縁
層９を形成した（第3C図）。
絶縁層９を覆って全面に、後にコンタクト層10となる
Ｐ（リン）をドープしたa-Si（n+）層（層厚1000Å）
を、プラズマCVD法により堆積した。次に、上述のa-Si
（ｉ）層及びa-Si（n+）層を所定の形状にパターニング
し、半導体層８及びコンタクト層10を形成した（第3D
図）。コンタクト層10は半導体層８と、ソース電極11及
びドレイン電極13とのオーミックコンタクトのために設
けられる。この時点ではコンタクト層10は、絶縁層９上
ではつながっている。
Ｐ（リン）をドープしたa-Si（n+）層（層厚1000Å）
を、プラズマCVD法により堆積した。次に、上述のa-Si
（ｉ）層及びa-Si（n+）層を所定の形状にパターニング
し、半導体層８及びコンタクト層10を形成した（第3D
図）。コンタクト層10は半導体層８と、ソース電極11及
びドレイン電極13とのオーミックコンタクトのために設
けられる。この時点ではコンタクト層10は、絶縁層９上
ではつながっている。
この基板の全面にTi金属層（層厚3000Å）を堆積し、
この金属層をエッチングによりパターニングして、ソー
ス電極11、及びドレイン電極13を形成した。この時、絶
縁層９上ではコンタクト層10も同時にエッチング除去さ
れ、ソース電極11の下方の部分と、ドレイン電極13の下
方の部分とに分割される（第3E図）。また、ソース配線
12もこの時に同時に形成される。従って、ソース配線12
はゲート絶縁膜７及び陽極酸化膜６を介して、ゲート配
線16と交差することになる。このようにして、本実施例
の薄膜トランジスタアレイが作製される。
この金属層をエッチングによりパターニングして、ソー
ス電極11、及びドレイン電極13を形成した。この時、絶
縁層９上ではコンタクト層10も同時にエッチング除去さ
れ、ソース電極11の下方の部分と、ドレイン電極13の下
方の部分とに分割される（第3E図）。また、ソース配線
12もこの時に同時に形成される。従って、ソース配線12
はゲート絶縁膜７及び陽極酸化膜６を介して、ゲート配
線16と交差することになる。このようにして、本実施例
の薄膜トランジスタアレイが作製される。
次に、スッパッタリングにより基板１の全面に、ITO
膜を堆積させた。このITO膜が所定の形状にパターニン
グされ、絵素電極14が形成されて（第3F図）、アクティ
ブマトリクス基板が作製される。
膜を堆積させた。このITO膜が所定の形状にパターニン
グされ、絵素電極14が形成されて（第3F図）、アクティ
ブマトリクス基板が作製される。
本実施例の薄膜トランジスタアレイでは、ゲート配線
16は、Al金属層4a及びMo金属層4bが順に積層された下部
ゲート配線12と、該下部ゲート配線12を被覆するTa金属
の上部ゲート配線３とを有している。Al金属層4a及びMo
金属層4bを有するゲート配線16は比抵抗が小さいので、
同一のゲート配線16上に接続された絵素電極14によって
表示される絵素の、輝度傾斜の発生が防止される。
16は、Al金属層4a及びMo金属層4bが順に積層された下部
ゲート配線12と、該下部ゲート配線12を被覆するTa金属
の上部ゲート配線３とを有している。Al金属層4a及びMo
金属層4bを有するゲート配線16は比抵抗が小さいので、
同一のゲート配線16上に接続された絵素電極14によって
表示される絵素の、輝度傾斜の発生が防止される。
下部ゲート配線12は、Al金属層4a上にMo金属層4bが積
層された構成を有しているので、Al金属層4aにヒロック
或いはボイドが発生しない。また、Mo金属層4bはAl金属
層4aよりもエッチング速度が大きいので、下層ゲート配
線12の断面は基板１側から徐々に幅が小さくなったテー
パ状となる。
層された構成を有しているので、Al金属層4aにヒロック
或いはボイドが発生しない。また、Mo金属層4bはAl金属
層4aよりもエッチング速度が大きいので、下層ゲート配
線12の断面は基板１側から徐々に幅が小さくなったテー
パ状となる。
上部ゲート配線３は下部ゲート配線12よりも幅が大き
いので、テーパ状の下部ゲート配線12を完全に被覆して
形成される。そのため、下部ゲート配線12は後のエッチ
ング工程でエッチング液に晒されることがない。上部ゲ
ート配線３が形成され、更に上部ゲート配線３の表面に
陽極酸化膜６が形成された後のゲート配線16の側面はテ
ーパ状なので、このゲート配線16に交差して設けられる
ソース配線15に、段切れが発生することはない。
いので、テーパ状の下部ゲート配線12を完全に被覆して
形成される。そのため、下部ゲート配線12は後のエッチ
ング工程でエッチング液に晒されることがない。上部ゲ
ート配線３が形成され、更に上部ゲート配線３の表面に
陽極酸化膜６が形成された後のゲート配線16の側面はテ
ーパ状なので、このゲート配線16に交差して設けられる
ソース配線15に、段切れが発生することはない。
本実施例ではゲート配線16と同様になだらかな側面及
び上面を有するゲート電極２に、ゲート絶縁膜を介して
TFTの半導体層８が形成される。そのため、半導体層８
にも段切れ等の発生がなく、半導体層８を薄く形成して
も本来の機能を発揮することができる。半導体層８を薄
く形成することができれば、ゲートオフ時の半導体層８
の抵抗を大きくすることができる。ゲートオフ抵抗が大
きいと、ゲート配線16に走査信号が入力された後、次の
走査信号が入力されるまでの間、絵素電極14の電位を高
いレベルで維持することができる。
び上面を有するゲート電極２に、ゲート絶縁膜を介して
TFTの半導体層８が形成される。そのため、半導体層８
にも段切れ等の発生がなく、半導体層８を薄く形成して
も本来の機能を発揮することができる。半導体層８を薄
く形成することができれば、ゲートオフ時の半導体層８
の抵抗を大きくすることができる。ゲートオフ抵抗が大
きいと、ゲート配線16に走査信号が入力された後、次の
走査信号が入力されるまでの間、絵素電極14の電位を高
いレベルで維持することができる。
（発明の効果） 本発明によれば、陽極酸化膜を形成し得る、比抵抗の
小さいゲート配線を有する薄膜トランジスタアレイが提
供される。本発明の薄膜トランジスタアレイを大型の表
示装置に用いれば、画像品位が向上し、表示装置の歩留
りが向上する。従って、本発明は表示装置のコスト低減
に寄与するものである。
小さいゲート配線を有する薄膜トランジスタアレイが提
供される。本発明の薄膜トランジスタアレイを大型の表
示装置に用いれば、画像品位が向上し、表示装置の歩留
りが向上する。従って、本発明は表示装置のコスト低減
に寄与するものである。
第１図は本発明の薄膜トランジスタアレイの一実施例の
平面図、第２図は第１図のII-II線に沿った断面図、第3
A図〜第3F図は第１図の薄膜トランジスタアレイの製造
工程を示す図、第４図は従来の薄膜トランジスタアレイ
の平面図、第５図は第４図のＶ−Ｖ線に沿った断面図、
第６図はゲート配線の改良例を示す断面図である。 １……ガラス基板、２……ゲート電極、３……上部ゲー
ト配線、４……下部ゲート電極、4a……Al金属層、4b…
…Mo金属層、５……上部ゲート電極、６……陽極酸化
膜、７……ゲート絶縁膜、８……半導体層、９……絶縁
層、10……コンタクト層、11……ソース電極、12……下
部ゲート配線、13……ドレイン電極、14……絵素電極、
15……ソース配線、16……ゲート配線。
平面図、第２図は第１図のII-II線に沿った断面図、第3
A図〜第3F図は第１図の薄膜トランジスタアレイの製造
工程を示す図、第４図は従来の薄膜トランジスタアレイ
の平面図、第５図は第４図のＶ−Ｖ線に沿った断面図、
第６図はゲート配線の改良例を示す断面図である。 １……ガラス基板、２……ゲート電極、３……上部ゲー
ト配線、４……下部ゲート電極、4a……Al金属層、4b…
…Mo金属層、５……上部ゲート電極、６……陽極酸化
膜、７……ゲート絶縁膜、８……半導体層、９……絶縁
層、10……コンタクト層、11……ソース電極、12……下
部ゲート配線、13……ドレイン電極、14……絵素電極、
15……ソース配線、16……ゲート配線。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 加藤 博章 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 永安 孝好 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 広部 俊彦 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (56)参考文献 特開 昭61−44468（ＪＰ，Ａ) 特開 昭64−35421（ＪＰ，Ａ)
Claims (1)
- 【請求項１】絶縁性基板上にゲート配線を有する薄膜ト
ランジスタアレイであって、該ゲート配線が、該絶縁性
基板上の第１の金属層と、該第１の金属層よりエッチン
グ速度の大きい第２の金属層とが順に積層された下部ゲ
ート配線、及び該下部ゲート配線を被覆する金属層の上
部ゲート配線を有し、該下部ゲート配線の断面が該絶縁
性基板側から該第２の金属層側に向かって徐々に幅の小
さくなったテーパ状となっている薄膜トランジスタアレ
イ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1173783A JPH0828517B2 (ja) | 1989-07-04 | 1989-07-04 | 薄膜トランジスタアレイ |
| US07/545,955 US5036370A (en) | 1989-07-04 | 1990-07-02 | Thin film semiconductor array device |
| DE69028581T DE69028581T2 (de) | 1989-07-04 | 1990-07-04 | Dünnschicht-Halbleiter-Matrixbauelement |
| EP90307305A EP0407168B1 (en) | 1989-07-04 | 1990-07-04 | A thin film semiconductor array device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1173783A JPH0828517B2 (ja) | 1989-07-04 | 1989-07-04 | 薄膜トランジスタアレイ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0338065A JPH0338065A (ja) | 1991-02-19 |
| JPH0828517B2 true JPH0828517B2 (ja) | 1996-03-21 |
Family
ID=15967072
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1173783A Expired - Lifetime JPH0828517B2 (ja) | 1989-07-04 | 1989-07-04 | 薄膜トランジスタアレイ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5036370A (ja) |
| EP (1) | EP0407168B1 (ja) |
| JP (1) | JPH0828517B2 (ja) |
| DE (1) | DE69028581T2 (ja) |
Families Citing this family (37)
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| US5225364A (en) * | 1989-06-26 | 1993-07-06 | Oki Electric Industry Co., Ltd. | Method of fabricating a thin-film transistor matrix for an active matrix display panel |
| JPH0465168A (ja) * | 1990-07-05 | 1992-03-02 | Hitachi Ltd | 薄膜トランジスタ |
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| US5156986A (en) * | 1990-10-05 | 1992-10-20 | General Electric Company | Positive control of the source/drain-gate overlap in self-aligned TFTS via a top hat gate electrode configuration |
| US5132745A (en) * | 1990-10-05 | 1992-07-21 | General Electric Company | Thin film transistor having an improved gate structure and gate coverage by the gate dielectric |
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