KR100761587B1 - 반도체 기억 장치 - Google Patents

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Abstract

반도체 기억 장치는 각각 복수의 메모리 셀들이 배열되어 있는 제1 및 제2 셀 어레이; 및 제1 및 제2 셀 어레이의 데이터를 판독하는 센스 앰프 회로를 포함하고, 복수의 정보 셀 및 적어도 하나의 참조 셀이 제1 및 제2 셀 어레이 각각에 설정되어 있고, 상기 정보 셀에는 4개의 레벨들 L0, L1, L2 및 L3(여기에서, L0<L1<L2<L3) 중 하나가 기입되고, 참조 셀에는 정보 셀의 데이터 레벨을 검출하는데 이용되는 참조 레벨 Lr(여기에서, L0<Lr<L1)이 기입되고, 센스 앰프 회로는 제1 및 제2 셀 어레이로부터 동시에 선택된 정보 셀과 참조 셀 간의 셀 전류차를 검출한다.
반도체 기억 장치, 센스 앰프 회로, 정보 셀, 참조 셀, 셀 어레이, 셀 전류차

Description

반도체 기억 장치{SEMICONDUCTOR MEMORY DEVICE}
도 1은 본 발명의 실시 형태에 따른 NAND형 플래시 메모리의 기능 블록 구성을 나타내는 도면
도 2는 플래시 메모리의 셀 어레이 및 센스 앰프 회로의 레이아웃을 나타내는 도면.
도 3은 메모리 셀 어레이의 등가 회로를 나타내는 도면.
도 4는 복수 뱅크의 레이아웃을 도시하는 도면.
도 5는 센스 앰프 유닛들과 비트선 쌍 간의 선택 회로를 나타내는 도면.
도 6은 페이지 어드레스 구성을 나타내는 도면.
도 7은 실시 형태에 따른 4값 데이터의 데이터 레벨과 데이터 비트 할당을, T-셀과 R-셀과의 관계에서 나타내는 도면.
도 8은 실시 형태에 따른 4값 데이터의 데이터 레벨과 데이터 비트 할당을, C-셀과 R-셀과의 관계에서 나타내는 도면.
도 9는 T-셀과 R-셀 간의 레벨 관계에 근거하여 데이터 판독 원리를 설명하기 위한 도면.
도 10은 데이터 판독 단계들에 따른 데이터 천이들을 나타내는 도면.
도 11은 4값 데이터의 기입 단계들을 설명하기 위한 도면.
도 12는 하위 비트 판독 시의 워드선 전압 파형을 나타내는 도면.
도 13은 하위 비트 판독 시의 T-셀 및 R-셀의 바이어스 관계를 나타내는 도면.
도 14는 상위 비트 판독 시의 워드선 전압 파형을 나타내는 도면.
도 15는 상위 비트 판독 시의 T-셀 및 R-셀의 바이어스 관계를 나타내는 도면.
도 16은 판독 시의 워드선 레벨 관계를 요약해서 나타내는 도면.
도 17은 실시 형태의 센스 유닛 구성을 나타내는 도면.
도 18은 센스 유닛 내의 센스 앰프 SA를 나타내는 도면.
도 19는 센스 유닛 내의 참조 전류원 회로 REF를 나타내는 도면.
도 20은 센스 유닛 내의 데이터 래치 회로 LAT를 나타내는 도면.
도 21은 센스 유닛 내의 검증 체크 회로 VCK를 나타내는 도면.
도 22는 검증 체크 회로를 갖는 종료 검지 회로를 나타내는 도면.
도 23은 실시 형태에 따른 센스 유닛에 의한 비트선 프리차지 동작과 센스 동작을 설명하는 전압 파형을 나타내는 도면.
도 24는 판독 동작에 관계되는 데이터 래치 회로 LAT의 부분을 나타내는 도면.
도 25는 판독 시의 클록 발생 단계들을 나타내는 도면.
도 26은 판독 시의 NAND 스트링의 바이어스와 센스 앰프 간의 관계를 나타내는 도면.
도 27은 검증 소거에 관계되는 데이터 래치 회로 LAT의 부분을 나타내는 도면.
도 28은 소거 단계와 데이터 래치 회로 LAT의 데이터 유지 상태를 나타내는 도면.
도 29는 소거 단위 설정법을 나타내는 도면.
도 30은 데이터 소거 시퀀스를 나타내는 도면.
도 31은 데이터 소거 단계의 상세 내용을 나타내는 도면.
도 32는 소거 검증시의 NAND 스트링의 바이어스와 센스 앰프 간의 관계를 나타내는 도면.
도 33은 참조 셀 기입에 관계되는 데이터 래치 회로 LAT의 부분을 나타내는 도면.
도 34는 참조 셀 기입 단계와 데이터 래치 회로 LAT의 데이터 유지 상태를 나타내는 도면.
도 35는 참조 셀 기입의 시퀀스를 나타내는 도면.
도 36은 참조 셀 기입 검증 단계의 상세 내용을 나타내는 도면.
도 37은 참조 셀 기입 시의 NAND 스트링의 바이어스와 센스 앰프 간의 관계를 나타내는 도면.
도 38은 정보 셀 기입에 관계되는 데이터 래치 회로 LAT의 부분을 나타내는 도면.
도 39는 정보 셀 기입 단계와 기입 데이터 상태 변화를 나타내는 도면.
도 40은 정보 셀 기입의 시퀀스를 나타내는 도면.
도 41은 정보 셀 기입 검증 단계의 상세 내용을 나타내는 도면.
도 42는 정보 셀 기입 시의 NAND 스트링의 바이어스와 센스 앰프 간의 관계를 나타내는 도면.
도 43은 또 다른 셀 어레이 레이아웃을 도시하는 도면.
도 44는 디지털 스틸 카메라에 적용되는 또 다른 실시 형태를 나타내는 도면.
도 45는 디지털 스틸 카메라의 내부 구성을 나타내는 도면.
도 46a 내지 도 46j는 실시 형태가 적용되는 그 외의 전자 디바이스를 보여주는 도면.
<도면의 주요 부분에 대한 부호의 설명>
1 : 메모리 셀 어레이
3 : 센스 앰프 회로
6 : 어드레스 버퍼
8 : 커맨드 디코더
9 : 제어기
10 : 고전압 발생 회로
11 : 데이터 버퍼
[문헌 1] 일본 미심사 특허 출원 공개 번호 제2001-93288호
[문헌 2] 일본 미심사 특허 출원 공개 번호 제2004-319007호
[관련 출원에 대한 참조]
본 출원은 2005년 7월 25일 출원된 일본 특허 출원 번호 제2005-214416호에 기초한 것이고 이것으로부터 우선권 혜택을 주장하는데, 이 일본 출원의 전체 내용은 참조에 의해 여기에 통합된다.
본 발명은 전기적 재기입 가능하고 불휘발성인 메모리 셀들이 배열된 반도체 기억 장치(EEPROM)에 관한 것이다.
EEPROM 플래시 메모리에는 크게 나누어서 NAND형과 NOR형이 있다. NAND형 플래시 메모리는, 인접 셀들이 소스/드레인 확산층들을 공유하는 식으로 직렬 접속된 복수의 메모리 셀을 각각 갖는 NAND 스트링들(즉, NAND 셀 유닛)로 형성된다. 따라서, NAND형은 NOR형에 비교해서 셀 밀도가 높다. 또한, NAND형 플래시는 메모리는, FN 터널 전류에 의해 복수 메모리 셀의 일괄 기입이 가능하기 때문에 소비 전류가 적다. 이런 특징들을 고려할 때, NAND형 플래시 메모리는 주로 대규모 용량의 파일 메모리에 응용된다.
대조적으로, NOR형 플래시 메모리는 소비 전류는 크지만 고속 액세스가 가능하기 때문에 모바일 장치에 주로 응용된다.
그러나, 요즘은 모바일 장치도 큰 데이터량의 화상 데이터 등을 취급하게 되고 있다. 따라서, 파일 메모리와 동일한 정도의 큰 용량과 고속 성능을 갖는 플래시 메모리가 필요하게 되었다. 따라서，NAND형 플래시 메모리를 DRAM 등의 버퍼 메모리를 갖는 고속 시스템에 적응시키기 위해서, 예를 들면 셀 데이터가 페이지 버퍼에 판독되게 하고 이것을 직렬로 전송 출력함으로써 데이터 전송 레이트를 향상시키는 방법이 제공되었다.
그러나 이런 방법이 사용되더라도, NAND형 플래시 메모리의 셀 전류는 NOR형의 전류의 몇십 분의 일이어서 NOR형에서와 같이 참조 레벨을 이용한 고속의 데이터 센스를 할 수 없기 때문에, NAND형 플래시 메모리의 속도를 향상시키는 데에는 한계가 있다. NAND형 플래시 메모리의 센스 앰프는 셀 데이터에 따라서 비트선 전압이 방전되는 지의 여부를 판정하여 셀 데이터를 판독하기 때문에, 데이터 센스에 마이크로초 단위의 시간이 필요하다.
NAND형 플래시 메모리의 셀 전류를 증가시키기 위해서는, 셀 치수(채널 폭)를 크게 하면 좋지만, 이것은 NAND형 플래시 메모리의 작은 셀 면적이라고 하는 특징을 약화시킨다.
플래시 메모리에서, 더 큰 데이터량 기억을 가능하게 하기 위해서 다치 데이터 기억 방식을 갖는 플래시 메모리가 제안되었다. 또한，다치 데이터 기억 방식에서 데이터 판독 회수를 줄여서 판독 시간을 단축하는 방법도 제안되었다(예를 들면, 일본 미심사 특허 출원 공개 번호 제2001-93288호 참조).
또한，비트선 쌍에 접속된 두 개의 메모리 셀이 셀의 쌍을 구성하고 다치 데 이터가 셀의 쌍에서 서로 다른 임계값 전압들의 조합에 의해 정의되는 다치 데이터 기억 방식을 갖는 메모리 디바이스도 제안되었다(예를 들면, 일본 미심사 특허 출원 공개 번호 제2004-319007호 참조).
[발명의 요약]
본 발명의 일 양태에 따라서, 각각 복수의 전기적으로 재기입 가능한 불휘발성 메모리 셀들이 배열되어 있는 제1 및 제2 셀 어레이와; 상기 제1 및 제2 셀 어레이의 데이터를 판독하도록 구성된 센스 앰프 회로를 포함하고, 상기 제1 및 제2 셀 어레이의 각각에는 복수의 정보 셀과 적어도 하나의 참조 셀이 설정되어 있고, 상기 정보 셀에는 4개의 데이터 레벨 L0, L1, L2 및 L3(단, L0<L1<L2<L3) 중 하나가 기입되고, 상기 참조 셀에는 상기 정보 셀의 데이터 레벨을 검출하기 위해 이용되는 참조 레벨 Lr(단, L0<Lr<L1)이 기입되고, 상기 센스 앰프 회로는, 상기 제1 및 제2 셀 어레이 중 하나와 다른 하나로부터 각각 동시에 선택되는 정보 셀과 참조 셀 간의 셀 전류 차를 검출하도록 구성되어 있는 반도체 기억 장치가 제공된다.
본 발명의 또 다른 양태에 따라서, 각각 상호 교차하는 복수의 워드선과 복수의 비트선 및 그 교차부에 배치된 복수의 전기적으로 재기입 가능한 불휘발성 메모리 셀을 갖는 제1 및 제2 셀 어레이 - 상기 제1 및 제2 셀 어레이의 각각에는 복수의 정보 셀과 적어도 하나의 참조 셀이 설정되어 있고, 상기 정보 셀에는 4개의 데이터 레벨 L0, L1, L2 및 L3(단, L0<L1<L2<L3) 중 하나가 기입되고, 상기 참조 셀에는 상기 정보 셀의 데이터 레벨을 검출하기 위해 이용되는 참조 레벨 Lr(단, L0<Lr<L1)이 기입됨 - 와; 상기 제1 및 제2 셀 어레이 내의 복수의 워드선을 선택 적으로 구동하도록 구성된 복수의 워드선 구동 회로와; 상기 제1 및 제2 셀 어레이 중 하나와 다른 하나로부터 동시에 선택되는 정보 셀과 참조 셀이 접속되는 비트선 쌍에 접속되어, 상기 정보 셀과 상기 참조 셀 간의 셀 전류 차를 검출하여 상기 정보 셀의 데이터를 판독하는 센스 앰프 회로를 포함하고, 상기 복수의 워드선 구동 회로의 각각은, 데이터 판독시 동시에 선택되어 각각에 미리 정해진 워드선 전압이 인가되는 복수의 워드선의 구동에 관하여 적어도 2개의 구동 모드, 즉, 구동 개시로부터 제1 워드선에 데이터 센스에 필요한 제1 전압을 인가하는 제1 구동 모드와; 제2 워드선에 데이터 센스에 필요한 제2 전압보다 높은 제3 전압을 인가한 다음, 상기 제3 전압을 상기 제2 전압으로 복귀시키는 제2 구동 모드를 갖는 반도체 기억 장치가 제공된다.
본 발명의 또 다른 양태에 따라서, 쌍을 이루는 제1 및 제2 비트선과; 상기 제1 비트선에 선택적으로 접속되는 복수의 제1 NAND 스트링 - 상기 제1 NAND 스트링은 직렬로 접속된 복수의 메모리 셀을 포함하고, 각 메모리 셀은 4개의 데이터 레벨 L0, L1, L2 및 L3(단, L0<L1<L2<L3) 중 하나로 기입되는 정보 셀로서 기능함 - 과; 상기 제2 비트선에 선택적으로 접속되는 복수의 제2 NAND 스트링 - 상기 제2 NAND 스트링은 직렬로 접속된 복수의 메모리 셀을 포함하고, 각 메모리 셀은 상기 4개의 데이터 레벨 L0, L1, L2 및 L3 중 하나로 기입되는 정보 셀로서 기능함 - 과; 상기 제1 비트선에 선택적으로 접속되는 적어도 하나의 제3 NAND 스트링 - 상기 제3 NAND 스트링은 직렬로 접속된 복수의 메모리 셀을 포함하고, 각 메모리 셀은 데이터 레벨 Lr(단, L0<Lr<L1)로 기입되는 참조 셀로서 기능함 - 과; 상기 제2 비트선에 선택적으로 접속되는 적어도 하나의 제4 NAND 스트링 - 상기 제4 NAND 스트링은 직렬로 접속된 복수의 메모리 셀을 포함하고, 각 메모리 셀은 상기 데이터 레벨 Lr로 기입되는 참조 셀로서 기능함 - 과; 판독시에, 상기 제1 NAND 스트링들 중 하나와 상기 제4 NAND 스트링을 동시에, 또는 상기 제2 NAND 스트링들 중 하나와 상기 제3 NAND 스트링을 동시에 선택하도록 구성된 디코드 회로와; 상기 제1 및 제2 비트선에 접속되어, 선택된 정보 셀과 선택된 참조 셀 간의 셀 전류 차를 검출하여, 상기 선택된 정보 셀의 데이터를 센스하도록 구성된 센스 앰프 회로를 포함하는 반도체 기억 장치가 제공된다.
본 발명의 또 다른 양태에 따라서, 복수의 NAND 스트링 - 각 NAND 스트링은, 서로 다른 워드선들에 의해 선택적으로 구동되어 다치 데이터를 기억하는, 직렬로 접속된 복수의 메모리 셀을 포함함 - 이 배치된 반도체 기억 장치의 데이터 판독 방법으로서, 선택된 NAND 스트링 내의 선택된 메모리 셀의 서로 다른 데이터 레벨들을 검출하기 위해 순차적으로 수행되는 제1 및 제2 판독 단계를 포함하고, 상기 제1 판독 단계는, 선택된 워드선에 제1 판독 전압을 인가하고 비선택된 워드선들에 셀 데이터에 관계없이 셀들을 온시키도록 설정되는 제1 패스 전압을 인가하여 수행되고, 상기 제2 판독 단계는, 상기 선택된 워드선에 상기 제1 판독 전압보다 높은 제2 판독 전압을 인가하고 상기 비선택된 워드선들에 상기 제1 패스 전압으로부터 강하되고 셀 데이터에 관계없이 셀들을 온시키도록 설정되는 제2 패스 전압을 인가하여 수행되고, 상기 제1 판독 단계로부터 상기 제2 판독 단계로의 스위칭 시에, 상기 제1 판독 전압은 상기 제2 판독 전압보다 높은 제3 판독 전압으로 승압된 다 음 상기 제2 판독 전압으로 복귀되는 반도체 기억 장치의 데이터 판독 방법이 제공된다.
이하, 도면을 참조하여 본 발명의 실시 형태들을 설명한다.
본 실시 형태의 반도체 기억 장치에서는, 메모리 셀 어레이의 주요부가 복수의 물리량 레벨(즉, 데이터 레벨들) 중의 하나가 각각에 기입되는 '정보 셀들'의 에어리어로 설정되고, 잔부가 데이터 레벨들을 검출하기 위한 고정 물리량 레벨(즉, 참조 레벨)이 기입되는 '참조 셀(들)'의 에어리어로서 설정된다. 바꿔 말하면, 복수의 정보 셀에 대응하여 공통 참조 셀이 준비되고, 이 공통 참조 셀은 복수의 정보 셀의 각각과 쌍을 이룬다.
상세 사항이 이하 설명된다. 4값 데이터 기억 방식인 경우, 정보 셀은, L0, L1, L2, L3(여기서 L0<L1<L2<L3) 중에서 선택된 데이터 레벨을 갖도록 설정된다. L0 은 최하위 레벨의 소거 상태이며, L1, L2, L3은 데이터 레벨 L0의 셀에 대하여 데이터를 기입하여 획득된 기입 상태들이다. 참조 셀의 참조 레벨 Lr는 기입 상태의 최하위 레벨 L1 보다 낮은 기입 상태, 바람직하게는, L0<Lr<L1에 설정된다.
이하의 실시 형태에서는，셀의 임계값 전압 레벨들이 물리량 레벨들(데이터 레벨들)로서 이용된다.
[메모리칩 구성]
도 1은 실시 형태에 따른 NAND형 플래시 메모리의 구성을 나타내고 있다. 메모리 셀 어레이(1)는, 센스 앰프 회로(3)를 공유하는 두 개의 셀 어레이(1t,1c) 로 분할되어 있다. 이런 셀 어레이 구성에서, 셀 어레이(1t,1c) 내의 동시에 선택 되는 비트 선 BL 및 /BL이 쌍을 구성하는 오픈(Open) 비트선 방식이 이용된다.
각각의 셀 어레이(1t,1c) 내에 배열되는 주요 메모리 셀들이 데이터 기억을 행하는 "정보 셀들"로서 이용되고, 나머지 셀(들)은 데이터 판독을 위한 참조 레벨들을 기억하는 "참조 셀(들)"로서 이용된다. 셀 어레이들(1t, 1c(의 데이터는 역 논리 상태를 갖는다. 이하의 설명에서는, 셀 어레이(1t(측의 정보 셀을 "T-셀", 셀 어레이(1c(측의 정보 셀을 "C-셀" 로 기술한다. 적어도 하나의 참조 셀인 "R-셀" 이 각각의 셀 어레이들(1t, 1c)에 준비된다.
데이터 판독시，한쪽의 셀 어레이(1t) 내에서 워드선 TWL과 비트선 쌍 BL 및 /BL 중의 비트선 BL에 의해 정보 셀 T-셀이 선택될 때, 다른 쪽의 셀 어레이(1c) 내에서 선택 워드선 TWL과 동시에 선택되는 참조 워드선 RWL과 비트선 /BL에 의해 참조 셀 R-셀이 선택되고, 이런 T-셀 및 R-셀이 쌍을 구성한다.
마찬가지로, 한쪽의 셀 어레이(1c) 내에서 워드선 CWL과 비트선 쌍 BL 및 /BL 중의 비트선 /BL에 의해 정보 셀 C-셀이 선택될 때, 다른 쪽의 셀 어레이(1t) 내에서 워드선 CWL과 동시에 선택되는 참조 워드선 RWL 및 비트선 BL에 의해 참조 셀 R-셀이 선택되고, 이런 T-셀 및 R 셀이 쌍을 구성한다.
정보 셀들인 T-셀, C-셀과 참조 셀인 R-셀 간에 구조상의 차이는 없다. 셀 어레이(1t) 내의 복수의 정보 셀 T-셀에 대응하여 셀 어레이(1c) 내의 하나의 참조 셀 R-셀이 고정적으로 선택되고, 셀 어레이(1c) 내의 복수의 정보 셀 C-셀에 대응하여 셀 어레이(1t) 내의 하나의 참조 셀 R-셀이 고정적으로 선택된다.
본 실시 형태에 있어서 오픈 비트선 방식을 채용하는 이유는, (이후 설명하는 바와 같이) 동시에 선택되는, 워드선(TWL 또는 CWL)과 참조 워드선 RWL에 대하여 다른 전압들을 부여할 필요가 있기 때문이다.
셀 어레이들(1t,1c)의 비트선 쌍 BL/BL은 컬럼 게이트들(2t, 2c)에 의해 선택되어서 센스 앰프 회로(3)에 접속된다. 센스 앰프 회로(3)와 외부 입/출력 단자 사이의 데이터 수수는 센스 앰프 회로(3)의 영역에 배치된 데이터 버스 DQ와 데이터 버퍼(11)를 통해서 행해진다.
컬럼 게이트들(2t, 2c)은 각각 컬럼 디코더들(5t, 5c)에 의해 제어된다. 셀 어레이들(1t, 1c)의 워드 선들을 각각 선택 구동하기 위해, 워드선 선택/구동 회로들(로우 디코더)(4t, 4c)이 준비된다.
어드레스 신호 Add는, 어드레스 버퍼(6)와 어드레스 레지스터(7)를 통해서, 로우 디코더들(4t,4c) 및 컬럼 디코더들(2t,2c)에 공급된다.
칩 외부로부터 공급되어，동작 모드를 결정하는 커맨드 CMD는, 커맨드 디코더(8)에서 디코드되어서 제어기(9)에 공급되고, 제어기(9)는 기입 및 소거 시퀀스와 데이터 판독 동작의 제어를 행한다.
셀 어레이들(1t,1c)과 로우 디코더들(4t,4c) 등에는, 동작 모드에 따라서 여러가지의 기입 전압 Vpgm, 검증 전압 Vr, 패스 전압 Vpass, Vread 등의 고전압 Vpp가 필요하다. 이런 고전압 Vpp을 발생하기 위해 고전압 발생 회로(10)가 설치되고 있다. 이 고전압 발생 회로(10)도 제어기(9)에 의해 제어된다.
도 2 및 도 3은, 셀 어레이들(1t,1c)의 내부 구성을 보다 구체적으로 나타내 고 있다. 도 2에 도시한 바와 같이, 셀 어레이들(1t,1c)의 각각은, 복수의 NAND 셀 유닛(NAND 스트링들)인 NU를 매트릭스 배열하여 구성된다. 각각의 NAND 스트링 NU는, 도 3에 도시한 바와 같이, 복수 개(도의 예에서는 16개)의 직렬 접속된 전기적 재기입 가능한 불휘발성 메모리 셀 MC0 내지 MC15를 갖는다. 각각의 메모리 셀은 부유 게이트와 제어 게이트가 적층된 게이트 구조의 M0S 트랜지스터를 갖고，이 MOS 트랜지스터는 부유 게이트의 캐리어 축적 상태에 의해 불휘발성으로 데이터를 기억한다.
NAND 스트링 NU의 일단은, 선택 게이트 트랜지스터 SG1을 통해서 비트선 BL에 접속되고, 그 타단은 선택 게이트 트랜지스터 SG2를 통해서 공통 소스선 SL에 접속된다.
메모리 셀들의 제어 게이트들은 상이한 워드 선들 WL0 내지 WL15에 접속된다. 선택 게이트 트랜지스터들 SG1, SG2의 게이트들은 각각 워드 선들과 병행하여 배치된 선택 게이트 선들 SGD, SGS에 접속된다. 워드선들 WL0 내지 WL15를 공유하는 복수의 NAND 스트링 집합이, 데이터 소거의 기본 단위로 기능하는 "블록"을 구성한다. 보통은 비트선 BL 방향에 복수의 블록(BLKi-1, BLKi, BLKi+1)이 배치된다.
도 2에 도시한 바와 같이, 셀 어레이들(1t,1c)의 각각의 내에 배열된 블록들 중에서 선택된 각각의 것이 참조 셀(R-셀) NAND 블록으로서 설정되고, 나머지 블록들이 정보 셀(T-셀, C-셀) NAND 블록들로서 설정된다. 어느 NAND 블록을 참조셀용 블록으로서 이용할지는 선택사항이지만, 일단 참조셀용 블록으로서 선택되면，이후 에는 이것이 고정적으로 참조셀용 블록으로서 이용된다.
로우 디코더들(4t,4c)은 블록들을 이하와 같이 선택한다. 셀 어레이(1t)에서 정보셀용 NAND 블록들 중의 하나인 T 셀 블록이 선택될 때, 셀 어레이(1c)에서 참조셀용 NAND 블록인 R 셀 블록이 동시에 선택되고; 셀 어레이(1c)에서 정보셀용 NAND 블록들 중의 하나를 선택할 때, 셀 어레이(1t)의 참조 셀용 NAND 블록인 R 셀 블록을 동시에 선택한다.
예를 들어, 블록 어드레스의 최상위 비트 "0" 및 "1"이 각각 셀 어레이(1t, 1c)에 할당되었다고 가정하자. 또한, 최상위 비트="0" 인 경우에 셀 어레이(1c) 측의 참조셀용 블록이 선택되고, 최상위 비트="1" 인 경우에 셀 어레이(1t) 측의 참조셀용 블록이 선택되도록 하는 선택 모드를 갖도록 로우 디코더들(4t,4c)이 구성되었다고 하자.
블록 내의 어드레스, 즉 블록 내의 워드선을 선택하기 위한 어드레스 부분에 대하여, 정보 셀 사용 블록 및 참조 셀 사용 블록에 동일한 어드레스가 할당되도록 처리할 수 있다. 이러한 어드레스 할당에 의해, 정보 셀 사용 블록 및 참조 셀 사용 블록 내의 워드선 TWL(또는 CWL) 및 대응하는 참조 워드선 RWL을 각각 선택하는 것이 가능하다.
도 1은 페이지 버퍼로서 기능을 하는 단 하나의 센스 앰프 회로 및 그것을 공유하는 2개의 셀 어레이(1t 및 1c)를 도시한다. 실제 메모리 칩에서는, 도 4에 도시된 바와 같이, 하나의 페이지 데이터를 판독하는 하나의 센스 앰프 회로(3) 및 그것을 공유하는 2개의 셀 어레이(1t 및 1c)가 "페이지 뱅크"로서 기능을 하는 유 닛을 구성하고, 복수의 페이지 뱅크, 도 4에 도시된 예에서는, 4개의 페이지 뱅크 BNK0-BNK3이 데이터선 DQ 및 /DQ를 공유하는 것으로 구성되어 있다. 이러한 구성에 의해, 페이지 뱅크들 사이에서 인터리브 동작을 행하는 것이 가능해져, 연속적인 페이지 액세스가 가능하게 된다.
도 5는 센스 유닛(30) 및 센스 앰프 회로(3) 내의 비트선 쌍을 선택하기 위한 비트선 선택 회로(31t 및 31c)를 도시한다. 센스 유닛(30)은, 후술하는 바와 같이, 데이터를 센스 및 보유하는 센스 래치 시스템, 및 데이터 기입 또는 소거를 검증하고, 검증 결과를 판정하는 검증 판정 시스템을 갖는다.
비트선 선택 회로(31t 및 31c)는 각각, 선택 신호 bp0-bp7에 기초하여 셀 어레이(1t 및 1c) 내의 8개의 비트선 BL0-BL7 중 하나를 각각 선택하고, 선택한 것을 센스 유닛(30)에 접속시킨다. 즉, 선택 회로(31t 및 31c)는 8쌍의 비트선들 중 하나를 선택한다. 선택 신호 bp0-bp7은 페이지 어드레스 신호의 일부를 구성한다.
각종 제어 신호들이 센스 유닛(30)에 입력된다. INQi 및 FINi는 데이터 기입 또는 소거시의 검증 결과를 판정하는데 각각 사용되는 입력 및 출력 신호들이다. 센스 래치 시스템은 글로벌 데이터선으로서 역할을 하는 데이터선 DQ 및 /DQ에 선택적으로 접속 가능하다. 데이터선 쌍 DQ, /DQ는, 도 4에 도시된 바와 같이, 전체 페이지 뱅크에 걸쳐 배치되어 있고, 선택된 페이지 뱅크들 간에 데이터를 전송하는 기능을 한다.
검증 결과를 판정하는데 사용되는 입력 및 출력 신호들 INQi 및 FINi를 가지고, 검증 판정 회로는, 각 페이지 뱅크에 대하여, 특정한 센스 유닛으로부터의 출 력 신호 FINi가 다음 센스 유닛에 대한 입력 신호 INQi+1로서 역할을 하는 관계를 만족시키도록 구성된다. 기입 검증 또는 소거 검증 시퀀스에서, 페이지 뱅크 전체에 대한 데이터 기입 또는 소거를 완료한 경우, 최종 출력 신호 FIN(="H")이 패스 플래그로서 출력된다.
각각의 데이터선 쌍 DQ 및 /DQ이 데이터 버퍼(11)에서 적당하게 선택되어, 출력 데이터가 메모리 칩의 단자 I/O에 전송되고, 필요하다면, 비트폭 변환이 데이터 버퍼(11) 내에서 수행될 수 있다.
소거 검증, 기입 및 판독 각각이 페이지 뱅크의 각 페이지의 전체 메모리 셀에 대하여 럼프 단위로 수행된다. 전술한 페이지 선택을 위한 어드레스 구조는 도 6에 개략적으로 도시된다.
어드레스는, 어느 정보 셀이 센스 유닛에 접속되는지를 정의하는 데이터 패스 접속부와, 선택된 워드선 쌍의 레벨을 어떻게 설정할지를 정의하는 워드선 레벨부를 포함한다. 데이터 패스 접속부는 비트선 쌍 BL, /BL의 쌍, 페이지 뱅크 내의 센스 유닛에 대응하는 수, 워드선 쌍 TWL(또는 CWL) 및 RWL을 선택하기 위한 메인 페이지 어드레스이다. 메인 어드레스에 의해 동시에 선택된 메모리 정보 셀들의 세트는 데이터 기입 및 판독의 단위인 하나의 페이지를 구성한다.
워드선 레벨부는, 다치 데이터 저장 방식의 경우에 있어서 메인 페이지 어드레스에 설정된 서브-페이지 어드레스이다. 서브-페이지 어드레스는 워드선 TWL(또는 CWL)과 RWL 간의 레벨 조합 중 하나를 선택하여, 다치 데이터의 비트 정보를 지정한다. 상세하게는, 4값 데이터 저장 방식을 사용하는 본 실시예에서는, 서브-페 이지 어드레스가 상위 페이지(상위 비트) HB 및 하위 페이지(하위 비트) LB의 2-비트 데이터를 지정한다.
페이지 데이터는 럼프 단위로 액세스된다. 메모리의 애플리케이션 시스템에 따라서, 페이지의 비트 데이터를 멀티-비트 데이터로서 그대로 전송할지 또는 랜덤 액세싱 처리를 해서 전송할지 여부가 결정된다. 페이지 데이터를 전송하는 동안에 또 다른 페이지 뱅크가 액세스되면, 뱅크 인터리브 동작을 실행하는 것이 가능하게 되어, 인터럽트 없이 연속적인 데이터 전송이 수행될 수 있다.
4값 데이터 기입의 경우에, 4값 데이터를 설정하는 레벨 이력이 절대적으로 필요하기 때문에, 메인 페이지 어드레스 내의 서브-페이지 어드레스를 선택하기 위한 순서에 대하여, 상위 페이지가 하위 페이지에 앞서 기입되어야 한다는 제약이 있다. 이러한 제야이 유지되는 한, 상위 비트 및 하위 비트를 계속해서 프로그래밍할 필요가 없고, 상위 비트 기입과 하위 비트 기입 간에 판독 동작을 인터포즈하는 것이 가능해진다.
데이터 판독의 경우, 다음의 2가지 경우가 있다. 하나는 서브-페이지 선택 순서에 대한 제약이고, 다른 하나는 서브-페이지를 선택적으로, 즉 서로 독립적으로 판독하는 것이다. 바람직하게는, 서브-페이지들을 서로 독립적으로 판독하는 데이터 비트 할당을 사용하는 것이다.
[4값 데이터 저장의 원리]
도 7 및 도 8은 데이터 레벨, 즉 본 실시예에 따른 4값 데이터의 임계값 배분 및 그 데이터 비트 할당을 도시한다.
각각의 정보 셀, T-셀 및 C-셀은 4개의 데이터 레벨(즉, 임계값 레벨) L0, L1, L2 및 L3(여기서, L0<L1<L2<L3) 중 하나로 설정된다. L0은 음이고, 소거 검증 전압 P0(=0V)에 의해 정의된 소거된 임계값 레벨이고, L1, L2 및 L3은 양이고, 기입 검증시에 선택된 워드선에 인가되는 검증 전압 P1(=P0+Δ), P2(P0+2Δ) 및 P3(=P0+3.5VΔ)에 의해 정의된 기입된 임계값 레벨이다.
전술한 검증 전압 P1, P2 및 P3에 의해, 기입 데이터 레벨 L1, L2 및 L3은 L1=L2-L1<L3-L2의 관계를 만족시키도록 설정된다. 환언하면, 최상위 데이터 레벨 L3과 다음 레벨 L2 간의 갭은 다른 것들보다는 크게 설정된다.
참조 셀 R-셀은 또한 소거 상태에서 데이터 레벨 L0과 동일한 음의 임계값 상태로 설정된다. 참조 레벨 Lr은 기입 검증 전압 Pr(<P1)에 의해 정의된 정보 셀 T-셀 또는 C-셀의 2차 데이터 레벨 L1보다 더 낮은 양의 임계값 범위로 설정된다.
원리상으로는, 참조 레벨 Lr로서, 소거 레벨 L0을 제외한 어떠한 전압도 사용하는 것이 허용된다. 그러나, 참조 워드선 레벨 설정 및 참조 셀의 기입 시간을 고려하면, 참조 레벨 Lr을 낮게 설정하는 것이 바람직하다. 그 이유는 다음과 같다: 셀 어레이의 용량이 커지고, 워드선의 시상수가 커짐에 따라, 워드선 전체를 높게 설정하는데 시간이 많이 걸린다. 참조 레벨 Lr을 데이터 레벨들 중 낮은 것에 가깝게 설정함으로써, 참조 셀의 기입 시간을 단축할 수 있다.
전술한 상황을 고려하여, 도 7 및 도 8에 도시된 바와 같이, 참조 레벨 Lr은 L0<Lr<L1의 관계를 만족하도록, 상세하게는, 예를 들면 레벨 L1의 약 1/2이 되도록 설정된다.
4값 데이터를 (HB, LB)(여기서, HB 및 LB는 각각 상위(또는 위쪽) 비트 및 하위 비트이다.)로 정하면, 도 7에 도시된 바와 같이, (1, 0), (1, 1), (0, 1) 및 (0, 0)이 정보 셀 T-셀의 데이터 레벨 L0, L1, L2 및 L3에 각각 할당된다. C-셀 어레이에서는, 도 8에 도시된 바와 같이, 상위 비트 HB의 논리가 T-셀 어레이에서와는 반대로 된다. 이 4값 데이터는, 센스 앰프에 의한 특정한 바이어스 조건 하에서, 정보 셀 T-셀(또는 C-셀)과 참조 셀 R-셀 간의 셀 전류 차를 검출하는 것에 관한 방식으로 판정될 수 있다.
전술한 바와 같이, 레벨 L1, L2, L3 및 Lr은 검증 전압 P1, P2, P3 및 Pr로 각각 정해지며, 그 임계값 배분은, 점선으로 도시된 바와 같이, 최저값을 각각 갖는다. 그 이유는, 자세히 후술하겠지만, 다음과 같다: 검증 전압이 인가될 때 흐르는 선택된 정보 셀의 전류를 참조 셀 전류와 비교하고, "기입" 완료는, 정보 셀의 전류가 참조 셀 전류보다 더 작은 것으로 검출되었다는 것에 근거하여 판정된다는 것이다.
반대로, 소거 데이터 레벨 L0은 점선으로 도시된 바와 같은 상한값을 갖는다. 그 이유는 다음과 같다: 소거-검증시에, 럼프 단위로 소거되었던 NAND 셀 유닛 내의 전체 워드선에 P0=0V를 인가함에 의해, 셀 유닛의 전류를 참조 전류와 비교하고, "소거" 완료는, 셀 유닛의 전류가 참조 전류보다 더 큰 것으로 검출되었다는 것에 근거하여 판정된다는 것이다.
도 7 및 도 8에서는, 선택된 워드선 TWL(또는 CWL) 및 참조 워드선 RWL에 인가된 전압(판독 전압) R1, R2, R3 및 Rr이 도시된다. 판독 전압에 의한 판독 동작 에 대하여 상세하게 후술한다. 참조 셀 R-셀에 인가되는 판독 전압 Rr은 판독 단계에 따라 적당한 값을 갖도록 설정된다.
도 9는, 정보 셀 T-셀 및 참조 셀 R-셀에 주목하여, 4값 데이터를 판독하는데 사용되는 3개의 판독 단계 T1, T2 및 T3에서의 데이터 레벨 관계를 도시한다. 도 9의 상부 컬럼은, 선택된 워드선 TWL 및 참조 워드선 RWL에 인가되는 판독 전압(즉, 워드선 레벨)이 3개의 판독 단계에 걸쳐 일정하게 유지된다는 가정 하에, T-셀 및 R-셀의 레벨에 상대 바이어스를 인가함으로써 4값 데이터를 판정하는 경우를 도시한다.
반대로, 도 9의 하부 컬럼은, 3개의 판독 단계에 걸쳐 Vss를 참조하여 워드선 레벨을 스위칭하는 실제적인 방식으로 4값 데이터를 판정하는 경우를 도시한다.
여기서 도 9는 그 실제 임계값 분포 폭은 주목하지 않고, 데이터 레벨 L0, L1, L2, L3 및 Lr을 도시하며, 데이터 레벨 L1, L2 및 L3과 동일한 판독 전압 R1, R2, R3가 판독 단계 T1, T2 및 T3에서 각각 인가되는 것을 도시한다. 데이터 레벨 L1, L2 및 L3에 대하여 실제 사용되는 판독 전압 R1, R2 및 R3은, 도 7 및 도 8에 도시된 바와 같이, 검증 전압 P1, P2 및 P3과 동일하게 설정된다(즉, 데이터 임계값 분포의 최상위값 또는 약간 더 높은 값). 다른 한편, 참조 셀에 인가되는 판독 전압 Rr은 참조 셀의 레벨 Lr(즉, 검증 레벨 Pr)보다 더 높은 0.2Δ 내지 0.5Δ로 설정된다.
판독 단계 T1에서, 데이터 레벨 L1과 실질적으로 동일한 판독 전압 R1이 정보 셀 T-셀의 워드선에 인가되며, 참조 레벨 Lr보다 더 높은 참조 판독 전압 Rr=Rr1이 참조 셀 R-셀의 워드선에 인가된다. 이 때, 정보 셀 T-셀이 레벨 L1, L2 또는 L3에 있으면, 그 셀 전류는 참조 셀 R-셀보다 작아, 그 상태가 데이터 "0"으로서 센스될 것이다. 환언하면, 이 단계에서는, 정보 셀이 레벨 L0에 있는지 혹은 레벨 L1-L3 중 하나에 있는지 여부가 검출된다.
판독 단계 T2에서는, 데이터 레벨 L2와 실질적으로 동일한 판독 전압 R2가 정보 셀 T-셀의 워드선에 인가되고, 단계 T1에서와 동일한 참조 판독 전압 Rr이 참조 셀 R-셀의 워드선에 인가된다. 이 때, 정보 셀 T-셀이 레벨 L2 또는 L3에 있으면, 그 셀 전류는 참조 셀 R-셀보다 더 작아, 그 상태는 데이터 "0"으로서 센스될 것이다. 반대로, 정보 셀 T-셀이 레벨 L0 또는 L1에 있으면, 그 셀 전류는 참조 셀보다도 더 커서, 그 상태가 데이터 "1"로서 센스될 것이다. 따라서, 이 단계에서는, 정보 셀이 레벨(L0 또는 L1) 또는 레벨(L2 또는 L3)에 있는지가 구분된다.
판독 단계 T3에서는, 데이터 레벨 L3과 실질적으로 동일한 판독 전압 R3이 정보 셀 T-셀의 워드선에 인가되고, 참조 판독 전압 Rr=Rr3(<Rr1)이 참조 셀 R-셀의 워드선에 인가된다. 이 때, 정보 셀 T-셀이 레벨 L3에 있으면, 그 셀 전류가 참조 셀 R-셀보다 작아, 그 상태는 데이터 "0"으로서 센스될 것이고, 다른 상태는 데이터 "1"로서 센스될 것이다. 따라서, 이 단계에서는, 정보 셀이 레벨(L0, L1 또는 L2)에 있는지 또는 레벨 L3에 있는지 여부가 구별된다.
접지 레벨 Vss와 데이터 레벨 L1 사이, 데이터 레벨 L1과 L2 사이의 갭은 Δ로 설정되고, 데이터 레벨 L2와 L3 간의 갭은 1.5Δ로서 더 크게 설정된다. 이는 다음의 이유에 근거한다. 본 실시예에서는, 후술하는 바와 같이, 워드선 지연의 영향을 줄이면서 판독 동작을 수행하기 위해, 워드선에 인가되는 전압을 처음에는 원하는 레벨보다 더 높게 승압하고, 나중에 강압하는 워드선 구동 방법을 이용한다. 이는 워드선의 상승 시간을 실질적으로 짧게 만들기 위해서이다. 이러한 워드선 구동 방법을 적용하는 경우에, 최상위 데이터 레벨 L3과 다음 레벨 L2간을 명확하게 구별하고, 전자를 데이터 "0"으로서 센스하고, 후자를 데이터 "1"로서 센스하기 위해, 데이터 레벨들 간의 갭을 다른 것들보다는 더 크게 설정하는 것이 바람직하다.
또한, 본 실시예에서는, 참조 셀의 판독 전압 Rr을 판독 단계에 따라 양호하게 변경한다. 이는 또한, 판독 단계에 따라 적당한 참조 레벨들을 설정하기 위한 워드선 지연의 시상수를 고려하는 것이다. 상세한 내용은 후술한다.
도 10은 도 7 및 도 8에 정의된 4값 데이터 (1, 1), (1, 0), (0, 1) 및 (0, 0) 사이가 구별될 수 있는 것을 도시한다. 상위 비트 데이터 HB와 하위 비트 데이터 LB를 서로 독립적으로 판독하기 위해, 후술하는 바와 같이 데이터 "1"의 개수를 사용할 수 있다.
판독 단계 T2에서 얻어진 판독 데이터는 상위 비트 데이터 HB 그대로와 동일한다. 다른 한편, 하위 비트 데이터 LB는 판독 단계 T1 및 T3을 통해 얻어진 데이터 "1"의 개수의 짝수/홀수에 의해 정해진다. 즉, 데이터 "1"의 개수가 하나일 때, LB="1"이고, 데이터 "1"의 개수가 0 또는 2일 때, LB="0"이다.
전술한 바와 같이, 상위 비트 데이터 HB는 판독 단계 T2에 기초해서만 정해지고, 하위 비트 데이터 LB는 판독 단계 T1 및 T3을 통해 데이터 "1"의 개수가 짝 수인지 홀수인지 여부를 판정하여, 상위 비트 데이터 HB와 독립적으로 정해진다.
정보 셀 C-셀의 경우, 각 판독 단계의 데이터는 도 10에 도시된 것과 반대의 논리이다. 그러나, 상위 비트 데이터 HB와 셀 레벨들 간의 비트 할당도, T-셀의 경우와는 반대이어서, T-셀의 경우에 설명한 데이터 "1"의 개수의 짝수/홀수 속성을 C-셀의 경우에서와 같이 이용할 수 있다.
도 11은, 정보 셀 T-셀 및 참조 셀 R-셀 중 하나에 주목하여, 소거 및 기입 시퀀스를 도시한다. 다른 정보 셀 C-셀에 대한 소거 및 기입 시퀀스를 마찬가지로 수행한다.
"vp0"은 검증 소거 단계이고, 여기서 정보 셀 블록 및 참조 셀 블록 둘 다의 전체 셀들이 최저 소거 임계값 레벨 L0을 갖도록 설정된다. 소거 검증 시에 사용되는 워드선 레벨은 TWL=CWL=Vss(=0V)이다.
검증 기입 단계 "Vpr" 및 "vp1-vp3"은 기입 데이터 "0" 및 "1"을 공급하고, 이들을 셀 레벨로 변환하여, 소거된 임계값 전압 분포를 갖는 참조 셀 R-셀 및 정보 셀 T-셀(또는 C-셀)을 연속적으로 기입하기 위한 것이다.
참조 셀의 검증 기입 단계 Vpr에서는, 참조 셀 R-셀의 임계값 전압은 레벨 Lr로 증가된다. 이 단계에서는, T-셀 어레이(1t) 및 C-셀 어레이(1c)에서 선택된 각 참조 셀 블록 내의 참조 워드선을 연속적으로 선택하여, 임계값 레벨 Lr을 전체 참조 셀에 기입할 필요성이 있다.
다음의 기입 검증 기입 단계 vp1에서는, 정보 셀 T-셀 및 C-셀의 일부의 셀 임계값 전압(들)을 소거 상태 L0에서 기입 레벨 L2로 증가시킨다.
다음의 검증 기입 단계 vp2에서는, 레벨 L2가 기입된 정보 셀 T-셀 및 C-셀의 일부의 셀 임계값 전압(들)이 상위 비트 HB 및 하위 비트 LB에 따라서 기입 레벨 L3으로 증가된다. 다음의 검증-기입 단계 vp3에서는, 소거 레벨 L0에 있는 정보 셀 T-셀 및 C-셀의 일부의 셀 임계 전압(들)이 상위 비트 HB 및 하위 비트 LB에 따라서 기입 레벨 L1로 증가된다.
기입 단계 vpr, vp1, vp2 및 vp3 간에 판독 모드(들)을 인터포즈할 수 있다는 것에 주목한다. 중단된 기입 동작을 다시 시작하기 위해, 예를 들면, 셀 어레이 내의 기입된 데이터를 판독하거나 기입 데이터를 외부로 로딩할 필요가 종종 있다. 정보 셀 C-셀의 경우, 상위 비트 HB는 T-셀과 반대이나, 기입 단계는 T-셀과 동일하다.
각 기입 단계의 기입 상태를 검증하기 위한 기입 검증이, 검증될 레벨에 따라서 선택된 워드선에 서로 다른 검증 전압 Pr, P1, P2 및 P3 중 어느 하나를 인가함으로써 수행되고, 기입 완료는, 셀 전류가 참조 전류와 비교하여 특정 범위 내에 있는지를 검출하여 판정될 것이다. 따라서, 도 7 및 도 8에 도시된 바와 같이, 기입된 임계값 분포는 검증 전압 Pr, P1-P3보다 낮게 되도록 배치된다.
[판독 모드에서의 워드선 구동 방법]
본 실시예에서는, 워드선 구동에 대해서는, 워드선 지연을 고려하여 고속 데이터 판독을 하는 것을 가능하게 하는 특정한 방법이 준비되어 있다.
셀 어레이의 용량이 커질수록, 워드선 지연이 더 커진다. 따라서, 이러한 워드선 지연으로 인해, 워드선이 구동되면, 구동기측 단의 전압 변동과 그로부터 먼 또 다른 단의 전압 변동이 서로 크게 다르다. 셀 어레이 용량이 크게 되어 있음에도 불구하고, 워드선은 종래의 경우와 마찬가지로 구성되고 있어, 워드선 단이 원하는 레벨에 도달할 때까지, 데이터 센스를 대기할 필요가 있어, 고속 데이터 판독이 불가능하게 된다.
본 실시예에서는, 참조 셀 Lr의 데이터 레벨(즉, 참조 레벨)이 가장 낮은 기입 데이터 레벨 L1보다 낮게 설정되는 워드선 지연에 대한 수단이 제공된다. 이는 데이터 판독에 필요한 참조 셀의 데이터 판독을 위한 시간을 짧게, 환언하면, 참조 워드선에 인가되는 참조 판독 전압 Rr의 상승 시간이 단축될 수 있게 해준다. 또한, 참조 레벨 Lr의 기입 시간을 짧게 만드는 것도 가능하다.
본 실시예에서는, 각각의 워드선 선택/구동 회로가 데이터 판독시에 동시에 선택되어 서로 다른 워드선 전압이 인가되는 복수의 워드선을 구동시키는 것에 대한 적어도 2개의 구동 모드를 갖는데, 그 하나는 처음에 데이터 센스에 필요한 제1 전압을 제1 워드선에 인가하기 위한 제1 구동 모드이고, 다른 하나는 데이터 센스를 위해 필요한 제2 전압보다 더 높은 제3 전압을 제2 워드선에 인가하여, 제3 전압을 제2 전압으로 복귀하는 제2 구동 모드이다.
특히, 2개의 단계, 즉 연속적으로 실행되는 하위 비트 판독 단계 T1 및 T3에 대하여, 워드선 레벨을 단시간 내에 각각 원하는 레벨로 설정하는 것을 고려한다.
또한, 높은 워드선 전압을 얻기 위해, 일단 워드선 전압을 증가시켜 워드선 단에서 전압 상승을 가속화하기 위한 원하는 레벨을 오버슛하면, 원하는 레벨로 복귀된다. 반대로, 워드선 전압을 강압하는 경우에는, 일단 원하는 레벨을 언더슛하 도록 감소되면, 원하는 레벨로 복귀된다.
로우 디코더(4t 및 4c)로부터 발생된 워드선 구동 전압의 전압 파형을 상세하게 후술한다.
도 12는 하위 비트 판독 단계 T1 및 T3에서 요구되는 워드선 전압을 발생하는 경우의 전압 파형을 도시한다. 워드선 WL(TWL 및 CWL) 및 참조 워드선 RWL이 판독시에 선택되고, NAND 셀 유닛 내의 남아있는 비선택 워드선에는 셀의 데이터에 관하지 않고 셀을 턴 온시키는 판독 패스 전압 Vread가 인가된다.
도 12에서, 선택된 워드선 및 비선택 워드선은 각각 sWL 및 WL로 도시되며, 선택된 참조 워드선 및 비선택 참조 워드선은 sRWL 및 RWL로 각각 도시된다. 이 워드선의 참조 기호에 부가된 접미사 "d"는 워드선의 구동측 단을 의미하고, 접미사 "e"는 구동기로부터 먼 다른 단을 의미한다. 도 12의 단계 T1 및 T3은 워드선 전압의 타임 스케일 상의 센스 타이밍(즉, 센스 앰프 활성화 타이밍)을 도시하며, 데이터 레벨 L0-L3 및 Lr은 워드선 전압과 동일한 눈금을 갖는 것으로 도시된다.
도 13은 워드선 WL1 및 RWL1이, 동시에 선택되는, T-셀(또는 C-셀) NAND 스트링 및 R-셀 NAND 스트링 내의 워드선 WL0-15 및 참조 워드선 RWL0-15에서 각각 선택되는 바이어스 관계를 도시한다. 선택 게이트선 SGD 및 SGS에 인가되는 전압 Vsg는 선택 게이트 트랜지스터를 턴 온하는데 필요하고, 전원 전압보다도 더 높게 상승되는 것이다.
각각의 워드선 전압 파형에 대해 후술한다.
비선택 워드선 WL:
비선택 워드선에 인가되는 패스 전압이 최상위 레벨 L3의 데이터를 갖는 셀을 온시키기 위해 필요한 Vread3이라고 가정하면, 잘못된 전자 주입은 무시할만한 정도의 범위(타이밍 t0)에서 Vread3보다 더 높게 설정된 패스전압 Vread1이 워드선 구동의 시작에서 발생된다.
그 결과, 비선택 워드선은, 그 끝 WLe이라고 해도, 워드선 구동의 시작으로부터 초기 타이밍 t1에서 최상위 레벨 L3으로 상승할 것이다. 판독 단계 T1에서, 이 패스 전압 Vread1은 그대로 사용한다.
일단 높은 레벨로 구동된 패스 전압 Vread1은, 판독 단계 T3 전에, 최상위 레벨 L3의 셀을 충분히 온하는데 필요한 패스 전압 Vread3으로 감소된다(타이밍 t3).
이와 같은 비선택 워드선 구동을 행하면, 모든 비선택 셀이 이른 타이밍에 확실하게 온이 되고, 비선택 셀이 선택 셀의 전류를 제한하는 상황을 피할 수 있다. 판독 단계 T3에서는 데이터 레벨 L3의 셀이 온 상태이므로, 비선택 워드선 레벨을 필요한 최소 레벨인 Vread3으로 감소시키는 것이 허용된다.
선택 워드선 sWL:
이전의 이력을 지우기 위해, 선택 워드선 sWL을 Vss로 설정한다. 그리고, 타이밍 t1 이후에, 선택 워드선은 판독 단계 T1에서 필요한 판독 전압 R1까지 증가된다(타이밍 t2).
판독 단계 T3에서는 R1 보다 높은 판독 전압 R3이 필요하다. 그 때문에, 판독 단계 T1 이후에, 선택 워드선은 일단 필요한 판독 전압 R3보다 높은 전압, 예를 들면 Vread3까지 증가되고(타이밍 t3), 그 후 단계 T3에서 요구된 판독 전압 R3으로 감소된다(타이밍 t5). 판독 단계 T3 이후에, 모든 워드선을 Vss로 리세트하고(타이밍 t6), 그 후에 부유 상태로 설정한다.
상술한 바와 같이, 판독 단계 T3에서 필요한 높은 판독 전압 R3을 얻을 경우에는, 판독 패스 전압인 경우와 마찬가지로, 일단 워드선이 필요한 레벨보다 높은 레벨로 구동되고, 그 다음에 낮아진다. 이러한 워드선 구동 방식에 의해, 선택 워드선 말단 sWLe에서도, 단시간 내에 필요한 판독 전압 R3을 얻을 수 있다.
선택 참조 워드선 sRWL:
선택 워드선 sWL과 동시에 선택되는 선택 참조 워드선 sRWL에 대해서는, 단계 T1에서 레벨 L0만 "1"로 센스되고, 단계 T3에서는 레벨 L3만 "0"으로 센스되는 상황에서 효과적으로 사용될 것이다. 즉, 판독 단계 T1에서는 레벨 L1 이상을 확실히 "0"으로 센스되기 위해(보다 구체적으로는, 레벨 L1이 "1"로 잘못 센스되는 것을 막기 위해), 선택 참조 워드선 sRWL에 인가된 참조 판독 전압 Rr은 더 높은 Rr=Rr1으로 설정된다(타이밍 t2).
이 참조 판독 전압 Rr1은, 단계 T1 이후에, 일단 Vss로 리세트된다(타이밍 t3). 판독 단계 T3에서, 레벨 L2 이하를 확실히 "1"로 센스하기 위해(보다 구체적으로는, 레벨 L2을 "0"으로 잘못 센스하는 것을 막기 위해), 참조 판독 전압 Rr은 더 낮은 Rr=Rr3으로 설정된다(타이밍 t4). 타이밍 t3에서 참조 전압을 일단 Vss으로 감소시키는 것은, 단계 T3에서 필요한 보다 낮은 참조 전압 Rr3을, 워드선의 말단 sRWLe에서도 단시간에 발생시키는데 효과적이다.
상술한 바와 같이, 참조 전압 Rr은 최하위 데이터 레벨 L1보다 낮게 설정된다. 그 결과, 참조 전압 Rr의 시작 시간(rise time)을 단축할 수 있고; 참조 레벨 Lr의 기입 시간을 단축할 수 있다는 이점을 얻을 수 있다.
비선택 참조 워드선 RWL:
참조 NAND 스트링 내의 모든 셀들은, T-셀 혹은 C-셀 NAND 스트링과 상이하고, 낮은 참조 레벨 Lr로 기입된다. 따라서, 비선택 참조 워드선 RWL에 대해서는, 판독 단계 T1, T3을 통해 일정한 패스 전압 Vreadref이 인가될 것이다. 예를 들면, 패스 전압 Vreadref는, 판독 전압 Vread3과 같은 레벨로 설정된다. 그 결과, 비선택 참조 워드선 RWL은, 워드선 말단 RWLe에서 조차 판독 단계 T1의 타이밍에서의 판독 패스 전압 Vreadref으로 설정된다.
상술한 워드선 구동법을 적용함으로써, 판독 단계 T1, T3을 워드선 구동 개시로부터 이른 타이밍에 설정하고, 각 판독 단계에서 데이터 센스에 필요한 워드선 레벨이 설정될 수 있다. 따라서, 실질적으로 워드선 지연의 영향을 저감할 수 있게 되고, 이로써, 고속 데이터 판독을 수행할 수 있게 된다.
도 12에서, 선택 참조 워드선 sRWL의 구동기측 단 sRWLd의 워드선 레벨과 참조 레벨 Lr 간의 차와, 말단 sRWLe의 워드선 레벨과 참조 레벨 Lr 간의 차는 화살표로 도시된다. 각각의 셀 레벨 L0-L3과 선택 워드선 레벨을 비교하면, 각 셀 레벨의 "0" 또는 "1"을 얻을 수 있다는 것이 이해될 것이다.
여기에서는, 워드선의 구동기측 단에서 셀의 데이터 레벨 L0-L3, Lr 각각이 말단에서와 동일한 것으로 가정하고 있지만, 실제로, 워드선 레벨은 워드선 상의 위치에 따라 달라지고, 워드선 레벨의 차가 셀 전류차에 영향을 주므로, 셀 데이터 레벨은 워드선 위치에 따라 달라진다.
도 14는, 상위 비트 판독 단계 T2을 위해 사용된 워드선 전압 파형을 도 12와 대응시켜서 나타내고 있다. 도 15는 판독 단계 T2에서 NAND 스트링에서의 바이어스 관계를 도 13과 대응시켜서 나타내고 있다.
상위 비트 판독은 일단 판독 단계 T2에서 행해진다. 선택 워드선 sWL에 인가된 판독 전압이 R2인 것 외에는, 비선택 워드선 WL, 선택 참조 워드선 sRWL 및 비선택 참조 워드선 RWL에는 도 12에 나타낸 판독 단계 T1에서와 동일한 전압이 인가된다. 단, 판독 단계 T2에서의 센스 타이밍은 판독 단계 T1에서보다 더 늦도록 설정된다는 것에 주의한다. 이것은, 단계 T2에서는, 데이터 레벨 L1도 "1"로 판정할 필요가 있기 때문이다. 즉, 이 단계 T2에서의 선택 워드선 sWL의 판독 전압 R2은, 판독 단계 T1에서의 판독 전압 R1보다 높기 때문에, 워드선 말단이 설정된 판독 전압에 가깝게 되도록 하기 위해서는 보다 긴 시간이 걸린다.
또한, 선택 참조 워드선 sRWL의 시작(타이밍 t3')보다, 선택 워드선 sWL의 시작(타이밍 t2')이 더 빠르도록 설정된다. 그 결과, 판독 단계 T2의 타이밍에서, 선택 참조 워드선 sRWL 및 선택 워드선 sWL의 말단에서의 전압을 각각 필요한 레벨로 설정하는 것이 가능하게 된다.
또한, 도 12 및 도 14 모두에서, 데이터 레벨 L0-L3, Lr의 분포의 상측의 직선은 각각 검증 레벨을 명시하는 한편, 그 하측의 점선은 검증에 의해 결정되는 임계 전압을 명시한다. 도 12 및 도 14에서는, 비선택 참조 워드선 RWL의 전압 파형 이 비선택 워드선 WL과는 다른 예를 나타내고 있지만, 비선택 참조 워드선 RWL의 전압이 비선택 워드선 WL과 동일하게 설정될 수도 있다. 이것은 워드선 구동기를 간단하게 하는데 바람직하다.
도 16은, 상술한 워드선 지연을 고려하여 요약된 워드선 레벨 관계를 나타낸다. 도 16의 종축은 워드선 전압이지만, 하측의 선택 워드선 레벨과, 상측의 동일한 NAND 스트링 내의 비선택 워드선의 레벨은 서로 다른 스케일로 표현된다.
검증시의 선택 워드선 레벨(즉, 검증 전압) Px(x=0, 1, 2, 3 및 r)에 대해서는, P0와 P1, P1과 P2 사이의 레벨 차를 각각 Δ로 설정하고, P2와 P3 사이의 갭은 1.5Δ로 설정하는 한편, 참조 셀의 검증 전압 Pr은 약 0.5Δ로 설정한다.
정보 셀의 기입 검증 시의 비선택 워드선 레벨은, T-셀 및 C-셀에서는 Vread1, R-셀에서는 Vreadref로 설정한다. 소거 데이터 레벨 L0을 검출하는 소거 검증시에는, NAND 스트링 내의 전 워드선에 검증 전압 PO(=Vss)이 인가되므로, 선택 워드선과 비선택 워드선이라는 구별이 없다.
상술한 바와 같이, 하위 비트 LB는, 단계 T1에 이어 단계 T3을 실행함으로써 판독된다. 이때, T-셀 및 C-셀의 선택 워드선에는, 검증 전압 P1, P3과 동일하거나 거의 동일한 판독 전압 R1, R3이 각각 인가된다. 참조 셀에 인가된 선택 워드선 전압 Rr은, 단계 T1에서는 R1과 거의 동일한 Rr1로 설정되고; 단계 T3에서는 Rr1보다 낮고 Pr와 R1의 사이에 있는 Rr3으로 설정되는 등 단계에 따라 달라진다. 참조 셀의 워드선 전압이 단계에 따라 달라지는 이유는: 단계 T1에서는 검증 전압 P1보다 높게 설정되는 레벨 L1-L3은 틀림없이 "0"으로 판독되고; 단계 T3에서는 검 증 전압 P2보다 낮게 설정되는 레벨 L0-L2은 틀림없이 "1"로 판독되기 때문이다.
정보 셀, T-셀 및 C-셀에 인가된 비선택 워드선 전압(즉, 판독 패스 전압)은 단계 T1에서는 Vread1로 설정되고; 단계 T3에서는 Vread3으로 설정된다. Vread3은 Vread1에 비해 약 3Δ만큼 낮다. 이것은 참조 셀 R-셀의 검증 전압 Pr가 레벨 L3의 기입 검증 전압 P3에 비해 약 3Δ만큼 낮다는 것에 대응한다. 참조 셀에 인가된 비선택 워드선 전압(즉, 판독 패스 전압)은 단계에 상관없이 Vreadref로 설정된다.
상위 비트 HB는 판독 단계 T2에서만 판독된다. 검증 전압 P2, P3에 의해 정의된 레벨 L2와 L3을 각각 "0"으로 판정하기 위해, 단계 T1에서의 선택 워드선 레벨 R1은 R2로 바꾸고, 그 외의 것은 단계 T1와 동일하다.
[센스 유닛 구성]
도 17은, 이 실시 형태에서 이용되고, 한 쌍의 비트선 BL, /BL에 접속되는 센스 유닛(30)의 구성을 나타내고 있다. 도 5를 참조하여 설명한 바와 같이, 실제로, 1개의 센스 유닛(30)은 여러 쌍의 비트 선에 대해 사용된다.
센스 유닛(30)은, 전류 검출형의 차동 증폭기 SA(즉, 차동 센스 앰프)와 데이터 래치 회로 LAT를 포함하는 센스-래치계와, 검증-체크 회로 VCK를 갖는 검증-결과 판정계를 갖는다. 차동 센스 앰프 SA의 입력 노드 IN, /IN에는, 제어 신호 refWL1, refWL2에 의해 제어되는 참조 전류원 회로 REF가 설치되어 있다. 전류원 회로REF는, 소거 검증시 혹은 참조 셀의 기입 시에, 입력 노드IN, /IN 중 어느 하나에 셀 전류가 공급될 때, 다른 입력 노드에 참조 전류 Iref를 공급한다.
데이터 래치 회로 LAT는 기입 데이터 및 센스 앰프 SA에 의해 판독된 판독 데이터를 유지하는 역할을 하고, 실제로는 후술하는 바와 같이 두 개의 래치를 포함한다. 소거시 혹은 참조 셀 기입 시에, 이 데이터 래치 LAT에는, T-셀 어레이와 C-셀 어레이를 순서대로 선택하기 위한 오더 데이터가 유지된다.
데이터 래치 LAT와 센스 앰프 SA 사이에서 데이터를 전송하는 역할을 하는 데이터 노드 B, /B가 제공된다. 데이터 노드 B, /B은 제어 신호 READ에 의해 제어되는 NMOS 트랜지스터 N7, N8을 통해 센스 앰프 SA의 출력 노드 OUT, /OUT에 접속되어 있다.
입력 노드 IN, /IN에는, 센스 앰프 SA의 전류원에 더해, 비트선 BL, /BL을 프리차지하는 역할을 하는 NMOS 트랜지스터 N1, N2로 이루어진 비트선 프리차지 회로(301a, 301b)가 각각 배치되어 있다. 이 프리차지 회로(301a, 301b)는, 판독시에 셀 데이터가 센스 앰프 SA에 도달하지 않는 대기 시간 동안, 센스 앰프 SA가 불필요한 관통 전류를 전달하는 것을 막는 역할을 한다.
입력 노드 IN, /IN에는, 또한, 풀-업 회로(302a, 302b)가 각각 배치되어 있다. 풀-업 회로(302a)는 데이터 노드 /B의 데이터와 신호 refWL2의 AND 논리에 의해 제어되어 입력 노드 IN에 Vdd를 공급하기 위한 NMOS 트랜지스터 N3, N4로 형성된다. 유사하게, 풀-업 회로(302b)는 데이터 노드 B의 데이터와 신호 refWL1의 AND 논리에 의해 제어되어 입력 노드 /IN에 Vdd를 공급하기 위한 NMOS 트랜지스터 N5, N6로 형성된다.
이러한 풀-업 회로(302a, 302b)는, 기입 검증 시에, 기입 금지 셀에 대응하 는 입력 노드를 강제적으로 Vdd로 설정하여, 기입 완료 상태로 설정하기 위해 이용된다. 따라서, 이 회로들은 통상의 데이터 판독 시나 소거 검증 시에는 비활성으로 유지된다.
(참조 전류원 회로 REF)
참조 전류원 회로 REF는, 도 19에 도시한 바와 같이, 참조 전압 Vref가 게이트에 공급된, 전류원 NMOS 트랜지스터 N0을 갖는다. 이 트랜지스터 NO는, 소거 검증시 혹은 참조 셀의 기입시에, 센스될 셀 전류를 비교하는 역할을 하는 참조 전류를 전달하고, 선택적으로 입력 노드 IN, /IN 중 하나에 접속된다.
즉, NMOS 트랜지스터 N0은, NMOS 트랜지스터 N11, N13을 통해 센스 앰프 SA의 한 쪽 입력 노드 IN에 접속되고, NMOS 트랜지스터 N12, N14를 통해 다른 쪽의 입력 노드 /IN에 접속된다. NMOS 트랜지스터 N13 및 N14은, 활성화 신호 REFon에 의해 동시에 온된다. 제어 신호 refWL1, refWL2은 전류원 트랜지스터 N0이 요구될 때, 선택적으로 "1"이 되도록 설정된다. 따라서, 트랜지스터 N0은, 제어 신호 refWL1, refWL2에 응답하여 입력 노드 IN, /IN 중 어느 하나에 접속된다.
(센스 앰프 SA)
도 18은, 센스 앰프 SA의 구체적인 구성예를 나타내고 있다. 이 센스 앰프 SA는, 종류의 플립 플롭(311)을 포함하도록 구성되는 전류 검출형의 차동 센스 앰프이다.
공통 게이트 GA와 직렬로 접속된 PMOS 트랜지스터 P23과 NMOS 트랜지스터 N61의 드레인은, 한 쪽의 출력 노드 OUT에 접속된다. 유사하게, 공통 게이트 GB와 직렬로 접속된 PMOS 트랜지스터 P24과 NMOS 트랜지스터 N62의 드레인은, 다른 쪽의 출력 노드 /OUT에 접속된다. 공통 게이트 GA, GB은, 출력 노드 /OUT, OUT에 각각 교차 접속되어 있다.
PMOS 트랜지스터 P23, P24은 각각 PMOS 트랜지스터 P21, P22 및 전류원PMOS 트랜지스터 P20를 통해, 전원 노드 Vdd에 접속되어 있다. PMOS 트랜지스터 P21, P22의 게이트는 각각 공통 게이트 GA, GB에 접속되어 있다. 전류원 PMOS 트랜지스터 P20는 활성화 신호 /ACC에 의해 제어된다.
NMOS 트랜지스터 N61, N62의 소스는 접지 전위 노드 Vss에 접속되어 있다. 공통 게이트 GA, GB은, 센스 신호 /SE에 의해 게이트가 제어되는 NMOS 트랜지스터 N63, N64을 통해 각각 Vss에 접속되어 있다.
직렬 접속된 PMOS 트랜지스터 P21과 P23의 접속 노드 NA는, 활성화 신호 /ACC에 의해 구동된 PMOS 트랜지스터 P26을 통해 한 쪽의 입력 노드 /IN에 접속되고; 직렬 접속된 PMOS 트랜지스터 P22, P24의 접속 노드 NB은, 활성화 신호 /ACC에 의해 구동된 PMOS 트랜지스터 P25을 통해 다른 쪽의 입력 노드 IN에 접속된다.
이 노드 NB, NA에는 각각, 활성화 신호 /ACC에 의해 구동되는 NMOS 트랜지스터 N67, N68이 접속되어 있고, 이로써, 센스 앰프가 비활성일 때 노드 NA, NB을 Vss로 설정하는 역할을 한다.
입력 노드 IN, /IN에는, 입력 노드 중 하나를 센스 결과 피드백에 기초한 Vss로 강제적으로 설정하는 역할을 하는 피드백 회로(314, 315)가 설치되어 있다. 즉, 입력 노드 IN, /IN과 Vss의 사이에는 각각, 출력 노드 OUT, /OUT에 의해 게이 트가 구동되는 NMOS 트랜지스터 N65, N66이 배치된다.
이 실시예에서, 센스 앰프 SA가 전류 검출형의 차동 증폭기라는 사실, 및 통상의 데이터 판독이 셀의 쌍들 간의 셀 전류차의 검출에 의해 수행된다는 사실에 기초하여 고속 데이터 판독이 실시될 수 있다. 즉, 센스 앰프 SA는, 비트선 쌍 BL, /BL을 통해, 정보 셀, T-셀 혹은 C-셀과, 참조셀, R-셀 간의 셀 전류의 차를 검출한다.
이 센스 앰프 SA의 동작은 아래 설명할 것이지만, 비트 선 프리차지 동작에 대해서는 더 나중에 설명할 것이다. 통상의 데이터 판독 모드에서는, 정보 셀과 참조 셀 간의 셀 전류차를 검출하므로, 도 17에 나타내는 참조 전류원 회로 REF는 이용되지 않는다. /ACC="H", /SE="H"의 비활성 상태에서는, NMOS 트랜지스터 N63, N64이 온으로 유지되어 있고, 출력 노드 OUT, /OUT 및 공통 게이트 노드 GA, GB은, Vss로 유지되어 있다.
한 쌍의 워드선 TWL 혹은 CWL과 참조 워드선 RWL이 선택되고, 한 쌍의 비트선 BL, /BL이 입력 노드IN, /IN에 접속될 때, 활성화 신호 /ACC는 "L"이 되고, 그 다음 잠시 후에 센스 신호 /SE가 "L"이 되므로, 센스 앰프 SA는 활성화된다. 비트선 BL, /BL 측에서 각각 정보 셀 T-셀과 참조 셀 R-셀이 선택된다고 가정하면, 그것들의 셀 전류는 각각 노드 NB, NA에 공급된다.
센스 앰프 활성화 직전, NMOS 트랜지스터 N61, N62은 오프이지만, PMOS 트랜지스터 P21, P22, P23, P24은 온이다. 따라서, 센스 앰프 활성화 직후에, Vss로 리세트되어 있던 출력 노드 OUT, /OUT은, Vdd로부터의 전원 전류와 이것에 겹쳐지 는 셀 전류에 의해 충전된다. 출력 노드 OUT, /OUT 사이(즉, 게이트 노드 GA와 GB 사이)에 전압차가 발생하면, 플립 플롭(311)에서는, 출력 노드 OUT, /OUT 간의 전압차를 증폭하는 플러스 피드백 동작이 행해지고, 그 전압차는 급속히 증가할 것이다.
예를 들면, OUT(즉, GB)이 /OUT(즉, GA)보다 낮다고 가정하면, /SE로부터의 플러스 피드백으로 인해; NMOS 트랜지스터 N61은 온이고; NMOS 트랜지스터 N62는 오프이고; PMOS 트랜지스터 P22, P24는 온이고; PMOS 트랜지스터 P21, P23은 오프이므로, 출력 노드 OUT, /OUT는 각각, Vss, Vdd가 된다.
상술한 전류 검출법에 의해, 정보 셀과 참조 셀 간의 셀 전류차를 단시간에 센스할 수 있다. 출력 노드 OUT, /OUT 중 한 쪽은 Vss로 설정되고; 다른 쪽은 Vdd로 설정되면, NMOS 트랜지스터 N65, N66 중 한 쪽은 온이 되고, 입력 노드 IN, /IN 중 한 쪽은 Vss로 설정되는 피드백 제어가 행해진다. 이것은 기입 검증 시에, 검증 결과에 따라 비트선 제어를 행할 필요가 있기 때문이다.
(데이터 래치 회로 LAT)
도 20은, 데이터 래치 회로 LAT를 나타내고 있다. 2 비트의 4값 데이터를 저장하기 위해, 데이터 래치 회로 LAT는, 두 개의 래치 HBL과 LBL을 갖는다. 이 래치들 HBL, LBL은 기본적으로 데이터 기입 시에 각각 상위 비트 데이터 및 하위 비트 데이터를 로드하기 위해 이용된다.
이 래치들 HBL, LBL의 노드는, 컬럼 선택 신호 CSL1 및 CSL2에 의해 제어되고, 도 17의 트랜지스터 N9 및 N10에 대응하는, 컬럼 선택 게이트 트랜지스터(N41, N42) 및 (N43, N44)를 통해 각각 데이터 선 DQ, /DQ에 접속된다.
판독 시에는, 상술한 짝수/홀수 판정(even/odd judgment)을 이용한 데이터 판독을 행하기 위해, 두 개의 데이터 래치 HBL, LBL을 직렬로 접속해서 클록 CLK, /CLK으로 제어되는 시프트 레지스터를 구성할 수 있게 된다.
데이터 노드 B, /B는, 센스 앰프 SA의 출력 노드와 선택적으로 접속됨과 동시에, 참조 전류원 회로 REF를 이용하는 동작 모드에서 비트선 BL, /BL의 전위 제어에도 이용된다. 이 데이터 노드 B, /B과, 데이터 래치 HBL, LBL의 데이터 노드 사이에는, 전송 게이트 회로가 배치되어 있다. 이 데이터 노드 B, /B에는 또한, 판독 시(READ = "1")에 오프이고, 그렇지 않으면 노드 B, /B 중 한 쪽을 Vdd로 충전하기 위한 충전 회로(310, 311)가 설치되어 있다.
이 데이터 래치 회로 LAT의 상세 내용은, 나중에 각 동작 모드의 설명시에 보충할 것이다.
(검증 체크 회로 VCK)
도 21은, 센스 유닛(30) 내의 검증 체크 회로 VCK의 구체 구성을 나타내고 있다. 이 검증 체크 회로 VCK은, 센스 앰프 출력 노드 OUT, /OUT에서 검증 판독된 데이터가, 래치 HBL 혹은 LBL에 유지된 기대치 데이터와 일치하는지 여부를 판정하는 데이터 비교 회로(320)를 갖는다.
소거 검증시 및 기입 검증시에는 기대치 데이터 상태가 서로 상이한데, 이는 소거 검증시에는, 셀의 임계값 전압이 충분히 낮아졌음을 검증하기 위한 것인 반면, 기입 검증에는 셀의 임계값 전압이 임의의 레벨까지 올라갔음을 검증하기 위한 것이기 때문이다. 구체적으로, 소거 검증은 노드 B와 /OUT 혹은 노드 /B와 OUT가 역논리가 되는 것을 검출할 때 완료하고, 기입 검증은 노드 B와 /OUT 혹은 노드 /B와 OUT가 동일한 논리가 되는 것을 검출할 때 완료하는 것과 같은 상황을 만족할 필요가 있다.
이 때문에, 체크 신호 INQi에 의해 제어되는 상보적으로 온 되는, PMOS 트랜지스터 P41과 NMOS 트랜지스터 N89 사이에, 4개의 전류 경로가 형성된다.
노드 OUT 및 /B에 각각의 게이트가 접속된 NMOS 트랜지스터 N81 및 N82의 사이에, 기입 검증 시에 체크 신호 PRQ에 의해 구동되는 NMOS 트랜지스터 N83이 개재된 제1 전류 경로가 형성된다. 노드 /OUT 및 B에 각각의 게이트가 접속된 NMOS 트랜지스터 N84 및 N85의 사이에, 기입 검증 시에 체크 신호 PRQ에 의해 구동되는 NMOS 트랜지스터 N86가 개재된 제2 전류 경로가 형성된다. 이들 두 전류 경로는 기입 검증 시에 사용되는 데이터 비교 회로를 구성한다.
노드 OUT 및 B에 각각의 게이트가 접속된 NMOS 트랜지스터 N81 및 N85의 사이에, 소거 검증시에 체크 신호 ERQ에 의해 구동되는 NMOS 트랜지스터 N87이 개재된 제3 전류 경로가 형성된다. 노드 /OUT 및 /B에 각각의 게이트가 접속된 NMOS 트랜지스터 N84 및 N82의 사이에, 소거 검증시에 체크 신호 ERQ에 의해 구동되는 NMOS 트랜지스터 N88이 개재된 제4 전류 경로가 형성된다. 이들 두 전류 경로는 소거 검증시에 사용되는 또 다른 데이터 비교 회로를 구성한다.
소스가 Vdd에 접속되는 PMOS 트랜지스터 P41의 드레인 노드 Nci는 INQi="L" 동안 "H" 레벨(=Vdd)로 충전된다. INQi="H"가 입력되고, 검증-판독 데이터가 기대 치와 일치하는 경우, 노드 NCi는 "L" 레벨이 되도록 방전된다. 노드 NCi의 이러한 "L" 레벨 천이에 응하여, 인버터(321)는 FINi="H"를 출력한다.
도 22에 도시된 바와 같이, 일 페이지 데이터를 동시에 판독하기 위한 전센스 유닛들 내의 검증-체크 회로들 VCKi는 일 스테이지의 체크 출력 FIQi가 다음 스테이지의 체크 입력 INQi+1가 되는 "도미노 이론"의 방식으로 순차 접속된다. 검증-체크시, 체크 입력 INQ0="H"가 제1 스테이지 검증-체크 회로 VCK0에 입력된다. 하나의 페이지 내에 적어도 하나의 기입 부족 셀 또는 소거 부족 셀이 존재한다면, 최종 체크 출력 FINn-1은 "L"이다. 하나의 페이지 내의 전체 셀들이 충분히 기입 또는 소거되었다면, FINn-1="H"가 발생되며, 이것은 기입 또는 소거 완료를 나타내기 위한 패스 플래그가 된다.
(비트선 프리차지 동작)
도 23은 비트선 프리차지 파형들과 함께 센스 앰프의 동작 파형들을 도시한다. 비트선은, 도 2에 도시된 바와 같이, 보통 복수의 블록들에 걸쳐 연장하는 것과 같이 형성되고, 큰 시상수를 갖는다. 따라서, 센스 앰프 SA로부터 멀리 배치된 블록 내에서 하나의 셀이 선택되는 경우, 셀 데이터(즉, 셀 전류차)가 센스 앰프 SA에 도달할 때까지 큰 지연시간이 걸린다.
센스 앰프 SA가 셀 구동의 개시로부터 데이터 센스시까지 활성으로 유지되면, 활성중 센스 앰프 SA에 관통전류가 흐른다. 즉, 활성화 신호 /ACC="L"로 센스 앰프 SA가 비트선들 BL, /BL에 전류를 공급하면서, 센스 신호 /SE="H"인 대기 상태를 유지하면, PMOS 트랜지스터 P21, P23 및 NMOS 트랜지스터 N64의 경로와 PMOS 트 랜지스터 P22, P24 및 NMOS 트랜지스터 N63의 다른 경로를 경유하여 관통전류가 흐른다.
센스 앰프 SA의 전술된 관통전류는 가급적 적게 하는 것이 바람직하다. 본 실시예에서는, 도 17에 도시된 바와 같이, 비트선들 BL 및 /BL을 위한 전류 공급원들(301a 및 301b)이 센스 앰프 SA의 전류원과는 별도로 배치되어, 도 23에 도시된 바와 같이, 프리차지 신호 ACCpr="H"로 비트선들 BL 및 /BL을 프리차지한다. 비트선 프리차지 시간 Tpr 동안, 활성 신호 /ACC는 "H"로 유지, 즉 센스 앰프 SA는 휴지 상태로 유지된다.
도 23은 비트선 프리차지의 개시시로부터의 비트선 전압 파형들을, 센스 앰프 SA의 입력 노드 근처의 제1 비트선 위치 "BLin"; 센스 앰프 SA로부터 멀리 있는 제2 비트선 위치 "BLe"; 및 그 중간의 제3 비트선 위치 "BLm"에 대하여 도시한다. 본 도면에 도시된 바와 같이, 센스 앰프 입력 노드 근처의 위치 BLin에 대한 비트선 프리차지를 개시한 직후 비트선 전압은 약 Vdd-Vth(Vth: 프리차지 트랜지스터들 N1 및 N2의 임계전압)이 되는 한편, BLe 및 BLm에 대한 다른 비트선 전압들은 시상수에 의해 지연되어서 상승한다.
특정한 비트선 프리차지 주기 Tpr 이후, 프리차지 동작은 ACCpr="L"로 종료하며, 거의 동시에, 센스 앰프 SA는 /ACC="L"로 활성화된다. 이 때, 트랜지스터들 P25 및 P26이 온되어, 센스 앰프 입력 노드 IN, /IN을 각각 노드 NB, NA에 접속시킨다.
전술된 구동으로, 비트선 BL 및 /BL에 대한 전류 공급은 센스 앰프 활성 이 전과 이후에 단절이 없이 연속된다. 센스 앰프 SA가 활성화될 때, 노드 NA 및 NB는 셀 데이터에 따라 전위상승되고, 출력 노드 OUT 및 /OUT도 전위상승된다. 센스 앰프 활성화 이후 큰 대기 시간 없이 센스 신호 /SE="L"이 입력되면, 입력전류 차가 증폭되어, 출력노드 OUT 및 /OUT중 하나는 VSS가 되고, 다른 하나는 Vdd가 된다.
전술된 비트선 프리차지 동작으로, 센스 앰프의 대기 상태에서 관통전류를 효과적으로 감소시키는 것이 가능하게 된다. 비트선 프리차지 동작의 의미는 다음과 같이 센스 앰프의 전압 검출형에서의 경우와는 기본적으로 상이하다. 전압 검출형 센스 앰프는 비트선의 방전 여부, 또는 비트선 방전의 대소 여부를 센스한다. 이 경우, 비트선 프리차지는 비트선 방전 상태의 판정 기준이 되는 비트선 전압을 설정한다.
대조적으로, 본 실시예의 비트선 프리차지는 비트선 전압 설정을 목적으로 하지 않으며, 원칙적으로, 센스 앰프로부터 비트선으로 공급되어야 할 셀 전류차 검출의 기준이 되는 직류 전류를 센스 앰프 전류원 대신 공급하는 것을 목적으로 한다. 센스 앰프는 비트선 프리차지 동안 비활성으로 유지되어, 센스 앰프의 관통 전류를 감소시키는 것이 가능하게 된다.
또한, 본 실시예의 비트선 프리차지는 셀 어레이 액세스 개시(즉, 워드선 구동 개시) 직전 또는 직후에 개시한다. 따라서, 전술된 워드선 구동 및 비트선 프리차지는 중첩되어, 액세스 개시 타이밍으로부터 데이터 센스 타이밍까지의 대기 시간을 짧게 할 수 있다.
센스 앰프 내의 것과는 별도로 배치된 전류원들로 비트선 프리차지가 수행되고, 센스 앰프 활성화가 지연되는 전술된 방법은 판독시에 워드선 디스터번스(disturbance)의 영향을 저감시키는데 바람직하다. NAND형 플래시 메모리에서는, 판독시에 많은 워드선들이 동시 구동되며, 셀 전류 이외에 워드선 구동의 개시시 워드선으로부터의 용량 결합에 의하여 과도 비트선 전류가 흐른다. 본 실시예에서, 전술된 과도전류가 흐른다. 셀 전류에 비하여 과도전류가 더 크면, 본 실시예에서도 데이터 판독 오류가 발생한다. 워드선 구동으로 인한 판독 데이터에 대한 전술된 영향은 소위 워드선 디스터번스(disturbance)로 호칭된다.
셀 위치가 센스 앰프로부터 더 멀어질수록, 비트선 길이는 실질적으로 더 길어지며, 워드선 디스터번스는 더 커진다. 본 실시예에서, 소정 주기의 비트선 프리차지 동작 이후에 센스 앰프가 활성화되어, 과도전류가 흐르는 상태에서의 데이터 센스를 회피하는 것이 가능하므로, 워드선 디스터번스의 영향이 실질적으로 제거되는 결과를 야기한다.
다음, 전술된 센스 유닛(30)과 관련하여 데이터 판독, 검증-소거 및 검증-기입 동작들이 상세히 설명될 것이다.
[데이터 판독]
도 24는 도 20에 도시된 데이터 래치 회로 LAT 내의 데이터 판독 시스템을 도시한다. 4값 데이터를 기입하기 위하여 기입 데이터를 저장하는데 두 개의 데이터 래치들 HBL 및 LBL이 이용되지만, 판독 모드시에는, 이 래치들 HBL 및 LBL은, 도 24에 도시된 바와 같이, 직렬로 접속되어 2 비트 시프트 레지스터를 구성한다.
이것은 서로의 상위 비트 데이터 및 하위 비트 데이터를 독립적으로 판독하기 위한 수단이다. 도 10으로부터 자명한 바와 같이, 상위 비트 데이터 HB는 단계 T2에서 획득된 "0" 또는 "1"인 한편, 하위 비트 데이터 LB는 단계 T1 및 T3을 통해서 얻어진 "1" 데이터의 수가 홀수일 때 "1"로서 검출되고; "1" 데이터 수가 짝수일 때 "0"으로서 검출된다. 즉, 상위 비트 데이터 및 하위 비트 데이터는 2 비트 시프트 레지스터 동작에 기초하여 "1" 데이터 수의 짝수/홀수(evenness/oddness) 여부를 검출하는 것으로 서로에 대하여 독립적으로 판독될 수 있다.
구체적으로는, 상위 데이터 래치 HBL이 최종 판독 데이터를 저장하는 레지스터로 취급되는 것을 가정하면, 그것은 초기에 데이터 "0" 상태에 있는 것으로 리세트된다. 즉, 리세트 NMOS 트랜지스터 N30에 리세트 신호 RS가 입력되면, 데이터 래치 LBL은 "1" 상태(즉, LB="H")에 있도록 리세트되고, 그것에 응하여, 데이터 래치 HBL은 "0" 상태(즉 HB="L")에 있도록 리세트된다.
데이터 래치 HBL 및 LBL을 구비하는 시프트 레지스터의 데이터 시프트를 제어하는데 이용되는 상보 클록 CLK 및 /CLK은, 단계 T1, T2 및 T3을 위한 구동신호들에 기초하여 도 25에 도시된 바와 같이 발생된다. 이 클록들 CLK, /CLK는 판독 동작시를 제외하고는 "1"로 유지된다.
도 26에 도시된 바와 같이, 판독시 참조 전류원 회로 REF는 센스 앰프 SA의 입력 노드 IN 및 /IN으로부터 분리된다. 하나의 셀 어레이에서 선택된 T-셀 NAND 스트링에 대하여는, 선택된 워드선에 판독 전압 Rx가 인가되고; 비선택 워드선에는 패스 전압 Vread가 인가된다. 다른 셀 어레이에서 선택된 R-셀 NAND 스트링에 관 하여는, 선택된 참조 워드선에 판독 단계들에 따라 결정되는 판독 참조 전압 Rr이 인가되고; 비선택 참조 워드선에 패스 전압 Vread가 인가된다. 이 패스 전압 Vread, 판독 전압 Rx 및 참조 전압 Rr은 도 12를 참조하여 설명된 바대로 적절히 설정된다.
비트선 프리차지 회로(301a 및 301b)로 소정 주기 동안 비트선 프리차지가 수행된 후, 선택된 T-cell 및 R-cell의 셀 전류는 활성화된 센스 앰프 SA의 입력 노드 IN 및 /IN에 공급된다. 신호 READ에 응하여 데이터 노드 B 및 /B는 출력 노드 OUT 및 /OUT에 접속된다. 클록 CLK과 데이터 노드 B에서의 데이터의 AND 논리에 기초하여, 시프트 클록 CLK이 데이터 래치 LBL에 공급된다.
판독시 데이터 래치 회로 LAT의 동작이 후술될 것이다. 상위 비트 판독 단계 T2에서, 센스 앰프 SA의 출력 노드 OUT이 "1"인 경우(즉, B="1"), 클록 CLK 및 /CLK에 응하여 데이터 래치 HBL에 데이터 "1"(HB="H", /HB="L")이 획득된다. OUT="0"(즉, B="0")인 경우, 데이터 래치 HBL은 초기 상태 "0"에서 유지된다. 결과적으로, 상위 비트 데이터는 데이터 래치 HBL에서 판독된다.
하위 비트 판독 단계 T1 및 T3에서, 센스 출력들 OUT 및 OUT 모두가 "0"인 경우, 데이터 래치 HBL은 초기 상태에서 유지된다. 센스 출력들 OUT 및 OUT이 모두 "1"인 경우, 단계 T1에서 클록 CLK 및 /CLK에 응하여 데이터 래치 HBL은 "1"이 되고, 단계 T3에서 클록 CLK 및 /CLK에 응하여 다시 "0"으로 복귀한다. 즉, 두 단계를 통하여 최종적으로 HB="0"이 획득된다.
단계 T1 및 T3중 어느 하나에서 OUT="1"이 획득되면, 그 단계에서 클록 CLK 및 /CLK에 응하여 데이터 래치 HBL은 "1"이 된다. 따라서, 두 단계를 통하여 데이터 래치 HBL에서 하위 비트 데이터가 판독될 수 있다.
[검증-소거]
도 27은 검증-소거에 따른 데이터 래치 시스템을 도시한다. 데이터 소거는 소거 단위 내의 전체 셀들(정보 셀들 및 참조 셀들 포함)에 소거 전압을 인가하는 소거 전압 인가 동작 및 소거 상태를 검증하는 검증 동작의 반복에 의하여 수행된다. 최소의 소거 단위는 하나의 블록이지만, 도 29에서와 같이 하나의 소거 단위 내에 복수의 블록들을 포함하는 것이 허용된다.
소거 동작은 셀들이 최저 레벨 L0 상태에 있도록 설정하는 것이다. 그러한 목적을 위하여, 선택 블록 내의 전체 워드선들에 Vss가 인가되고; 셀 어레이가 형성되어 있는 P형 웰에 큰 소거 전압 Vera가 인가된다. 이 전압 인가로, 전체 셀들의 부유 게이트들의 전자들이 방전될 것이다.
센스 앰프의 양측에 배치된 비트선들 BL 및 /BL에 접속된 복수의 블록들을 동시에 소거하는 것이 가능하다. 그러나, 센스 유닛(30) 내의 참조 전류원 회로 REF의 참조 전류 Iref와 소거된 셀의 전류를 비교할 필요가 있기 때문에 BL측 및 /BL에 대한 소거-검증 판독 동작들은 서로에 대하여 독립적으로 수행될 필요가 있다.
본 실시예에서, 데이터 래치 HBL 및 LBL에 상보 데이터가 저장되고, 상보 데이터로 셀 어레이(1t 및 1c)의 블록들이 순차로 선택되어, 검증-소거를 거치게 된다. 예를 들면, "0" 및 "1"이 각각 데이터 래치 HBL 및 LBL에 저장된다.
도 27에서, 데이터 래치 HBL에 "0"을 설정하기 위하여 리세트 신호 RS로 제어되는 리세트 트랜지스터 N30a가 배치되고; 데이터 래치 LBL에 "1"을 설정하기 위하여 리세트 신호 RS2로 제어되는 리세트 트랜지스터 N30b가 배치되는 것이 도시된다. 실제로, 이 데이터 래치 시스템은, 도 20에 도시된 바와 같이, 데이터 래치 HBL 및 LBL이 상보 데이터를 갖는 상태에 있게 리세트할 수 있도록 구성된다.
도 11에 도시된 소거 단계 vp0는 두개의 검증-소거 단계 vp0(1) 및 vp0(2)로 구분된다. 도 28에 도시된 바와 같이, 단계 vp0(1)에서, 비트선 BL측의 선택된 블록에 대한 검증-소거는 데이터 래치 HBL에 설정된 "0" 데이터에 기초하여 수행되고; 단계 vp0(2)에서, 비트선 /BL측의 다른 선택된 블록에 대한 검증-소거는 데이터 래치 LBL에 설정된 "1" 데이터에 기초하여 수행된다.
단계 vp0(1)에서, 전송 NMOS 트랜지스터 N31 및 N32는 온되고, 참조 전류원 트랜지스터 N0는 REFon=refWL2="1"에 응하여 입력 노드 /IN에 접속된다. 이 상태에서, 정규 데이터 판독의 경우와 유사한 소정 주기 동안 비트선 프리차지가 수행되고, 그 후 센스가 수행된다.
선택된 NAND 스트링의 전류가 참조 전류 Iref보다 적은 경우, 출력 노드 /OUT은 "H"가 되며, 비트선 /BL은 강제로 Vss로 설정된다. 결과적으로, 셀 어레이(1t) 내의 선택된 블록은 소거 부족이 검출된다. 충분하게 소거되면, 출력 노드 OUT은 "H"가 되고, 비트선 BL은 Vss로 설정된다. 따라서, B="1" 및 OUT="1"에 기초하여, 상기 선택된 블록이 소거되었음이 검출된다.
단계 vp0(2)에서, 전송 NMOS 트랜지스터 N33 및 N34는 온되고, 데이터 래치 HBL에 의해 제어되는 전송 NMOS 트랜지스터 N37 및 N38이 온되며, REFon=refWL1="1"에 응하여 입력 노드 IN에 참조 전류원 트랜지스터 N0이 접속된다. 이 상태에서, 셀 어레이(1c)의 선택된 블록은 검증-소거를 거친다. /B="1" 및 /OUT="1"에 기초하여, 선택된 블록이 소거된 것이 검출된다.
도 32는 비트선 BL측(즉, 셀 어레이(1t) 측)의 선택된 블록의 전체 워드선들이 검증 소거 단계 vp0(1)에서 Vss로 설정되는 상태를 도시한다. 이 때, 참조 전류원 REF의 참조 전류는 REFon=refWL2="1"에 응하여 입력 노드 /IN에 접속된다. 따라서, 셀 어레이(1c) 측의 전체 블록들은 비선택되고, 그 워드선들은 부유 상태(floating state)에서 설정된다.
상세한 검증-소거 동작은 이하에서 도 30 및 31을 참조하여 설명될 것이다. 커맨드 입력에 후속하여 어드레스가 입력되고, 소거 단위가 선택된다(단계 S1). 전술된 바와 같이, 소거 단위는 적어도 하나의 블록이거나, 또는 바람직하게는 복수의 블록들을 포함한다.
다음, READ="1" 및 RS="1"에 따라, 센스 유닛(30) 내의 데이터 래치 HBL 및 LBL에 상보 데이터가 설정된다(단계 S2).
다음, 소거 단위가 복수의 블록들을 포함하는 경우, 하나의 블록이 선택된다(단계 S3). 선택된 블록이 비트선 BL측에 있는지 여부가 판정된다(단계 S4). 만일 "YES"라면, 비트선 BL측의 선택된 블록은 vp0(1)="1"에 따라 소거-검증을 거치고(단계 S5); 소거 부족 셀이 존재하는 경우에는, 소거 동작이 수행된다(단계 S6).
단계 S4에서의 판정이 "NO"이면, 비트선 /BL측의 선택된 블록은 vp0(2)="1"에 따라 소거-검증을 거치며(단계 S7); 소거 부족 셀이 존재하는 경우에는, 소거 동작이 수행된다(단계 S8).
전술된 검증-판독 및 소거는 소거-검증 판독이 패스될 때까지 반복된다. 소거-검증이 패스될 때, 전체 선택된 블록들이 완전히 소거되었는지 여부가 판정된다(단계 S9). 만일 "NO"라면, 다음 블록이 선택된다(단계 S3). 전술된 바와 같이, 전체 선택된 블록들이 소거될 때까지 검증-소거 동작이 반복된다.
소거-검증은 블록 단위로 블록 내의 전체 워드선들에 인가된 Vss(검증 전압 P0)으로 수행된다. 전체 셀이 검증 전압 P0보다 낮은 음의 임계전압 상태로 설정되면, 참조 전류보다 더 큰 셀 전류가 흐르고, 소거 상태가 검출될 것이다.
단계 S5 및 S7에서의 검증-체크는 검증-체크 회로 VCK로 수행된다. 동시 동작 가능한 전체 센스 유닛(30)에서 소거가 완료되면, 패스 플래그 FINn-1="H"가 출력될 것이다.
도 31은 검증-판독 단계 S5 및 S7의 상세한 흐름을 도시한다. 처음에, 센스 앰프가 리세트되고; 판독 제어 신호 READ는 "0"으로 설정되고; 선택된 블록 내의 전체 워드선들에 Vss가 인가되고; 제어 신호 REFon은 "1"로 설정되며, 제어 신호들 refWL1 및 refWL2 중 하나는 "1"로 설정된다(단계 S11). 이러한 초기 설정으로, 비트선은 입력 노드 IN 및 /IN 중 하나에 접속되며; 참조 전류원은 다른 하나에 접속된다.
그 후, 센스 앰프가 활성화된다(단계 S12). 그 다음에 PRQ="0", ERQ="1" 및 INQ0="1"이 적용되고 소거-검증 모드에서 검증-체크 회로 VCK가 동작 가능해진다(단계 S13). FINn-1이 "1"인지 여부를 검출하면, "PASS" 또는 "FAIL"이 판정될 것이다(단계 S14). "FAIL"이라면, 소거가 수행되는 한편 "PASS"이면 센스 앰프는 리세트된다(단계 S15).
[참조 셀 검증-기입]
R-셀 사용 블록을 포함하는 셀 어레이에 대하여 데이터 소거가 수행된 후, 및 4값 데이터 기입 이전에, R-셀 블록으로서 기능하는 블록 내의 전체 셀들에 참조 임계 레벨 Lr을 기입하는 것이 요구된다. 이 참조 셀 검증-기입은 다음과 같이 수행된다: 선택된 블록 내의 워드선들이 순차적으로 선택되며, 그 각각에는 부유 게이트에 전자를 주입하기 위하여 기입 전압 Vpgm이 인가된다. 이 경우에도, 기입 전압 인가와 기입 검증은 반복 수행된다.
정보 셀, T-셀 또는 C-셀에 대한 데이터 기입과는 상이한, 참조 셀 기입은 한 페이지 기입 데이터가 모두 "0" 상태가 되도록, 즉 동시 선택된 전체 셀들이 "0"의 셀 상태가 되도록 수행된다.
비트선 BL 및 /BL의 각각에 대하여 적어도 하나의 참조 셀 블록을 설정할 필요가 있다. 참조 셀 기입 모드에서, 선택된 비트선에 공급된 기입 데이터는 모두 "0" 상태로 설정되므로, 센스 유닛에 기입 데이터를 로딩할 필요는 없다.
따라서, 센스 유닛(30) 내의 데이터 래치 시스템은, 도 33에 도시된 바와 같이, 소거 모드에서와 동일하다. 상보 데이터는 데이터 래치 HBL 및 LBL 내에 저장되고 비트선 BL 및 /BL은 상보 데이터에 따라 순차적으로 선택된다.
도 11에 도시된 참조셀 기입 단계 vpr은, 도 34에 도시된 바와 같이, 두 단계 vpr(1) 및 vpr(2)로 구분되며, 전자는 데이터 래치 HBL 내의 데이터 "0"에 따라서 비트선 BL측의 참조 셀 기입을 위한 것이고; 후자는 데이터 래치 LBL 내의 데이터 "1"에 따라 비트선 /BL측의 참조 셀 기입을 위한 것이다. 데이터 전송 NMOS 트랜지스터 N31, N32 및 N33, N34는 단계 vpr(1) 및 vpr(2)에 대응하는 타이밍 신호들에 의해 구동된다.
단계 vpr(1)에서의 기입-검증은, 도 37에 도시된 바와 같이, 선택된 R-셀 블록 내의 선택된 참조 워드선에 검증 전압 Pr이 인가되고; 비선택 워드선에 패스 전압 Vread가 인가되며; 참조 전류원 회로 REF에 제어 신호 REFon=relWL2="1"이 인가되는 조건하에, 선택된 셀 어레이(1t) 내의 선택된 R-셀 블록의 R-셀 전류를 참조 전류원 회로 REF의 참조 전류 Iref와 비교하여 셀 데이터가 "0"이 되는 것을 검증하기 위한 것이다. 전체 워드선들이 부동(floating)인 상태에서, 셀 어레이(1c) 내의 전체 블록들은 비활성 상태에 설정된다. 기입 부족 셀이 존재하는 경우, "1" 데이터가 센스될 것이다. 따라서, 기입 동작은 "1" 데이터 셀들이 검출되지 않을 때까지 반복된다.
도 35 및 36을 참조하여, 참조 셀 기입 시퀀스가 후술될 것이다.
먼저, 기입될 참조 셀들이 존재하는 뱅크를 선택하고(단계 S21), 그 후 리세트 신호 RS="1"로 데이터 래치 HBL 및 LBL 내에 상보 데이터를 설정한다(단계 S22). 상호 반전된 데이터는 단계 vpr(1) 및 vpr(2)에 대응하는 타이밍 신호로 데이터 노드들 B 및 /B에 전송된다.
참조 셀 기입 모드에서는, 선택된 뱅크 내의 참조 셀 블록들로서 선택되는, 적어도 두 개 이상의 블록들 내의 전체 셀들에 대하여 기입을 행할 필요가 있다. 따라서, 블록(BLK) 선택 및 블록 내에서의 참조 워드선(RWL) 선택이 수행된다(단계 S23).
다음, 선택된 블록이 비트선 BL측에 배치되는지 여부를 판정한다(단계 S24). 비트선 BL측이 선택되면, vpr(1)="1"로 비트선 BL측의 선택된 블록에 대하여 검증-판독을 수행한다. 검증 결과가 "실패(FAIL)"인 경우, 참조 셀 기입을 행한다(단계 S26). 이 검증 단계 및 기입 단계는 검증 결과가 "패스(PASS)"가 될 때까지 반복된다.
비트선 /BL측이 선택되는 경우, vpr(2)="1"로 비트선 /BL측의 선택된 블록에 대하여 검증-판독을 수행한다(단계 S27). 검증 결과가 "실패(FAIL)"이면, 참조 셀 기입을 행한다(단계 S28). 이 검증 단계 및 기입 단계는 검증 결과가 "패스(PASS)"가 될 때까지 반복된다.
내부의 모든 블록들 및 모든 참조 워드선들이 선택되었는지 여부를 검출하고(단계 S29), 단계 S29에서 "패스(PASS)"가 판정될 때까지 전술된 동작들을 반복한다.
도 36은 참조 셀 기입-검증 단계들 S25 및 S27을 구체적으로 도시한다. 단계 S31에서, 센스 앰프가 리세트되고; 신호 READ는 "0"으로 설정되며; 선택된 참조 워드선 RWL에 검증 전압 Pr이 인가되는 한편 참조 전류원은 비트선 BL 및 /BL중 하나에 접속된다(REFon="1", refWL1 또는 refWL2="1").
다음으로, 센스 앰프가 활성화되고, 검증-판독이 수행된다(단계 S32). 이러한 검증-판독의 경우에, 보통의 판독 동작과 마찬가지로, 센스 앰프 활성화 전에 비트선 프리차지가 행해진다. 이러한 검증 결과를 판정하기 위하여, PRQ는 "1"이 되게 설정되고; INQ0="1"이 입력된다(단계 S33).
참조 셀 기입 완료는 FINn-1이 "1"이 되는지 여부에 기초하여 판정된다(단계 S34). 전술한 참조 셀 기입 동작은, 기입 완료가 검출될 때까지 반복될 것이다.
참조 셀, R-셀의 "0" 기입은 선택된 워드선으로 인가된 기입 전압 Vpgm 으로 수행되어, 보통의 정보 셀, T-셀 또는 C-셀의 "0" 기입과 마찬가지로, 채널로부터 셀의 부유 게이트로 전자를 주입한다. 전술한 바와 같이, 참조 셀 기입-검증은 이하의 2 단계로 수행된다: 하나의 단계는 T-셀 어레이 1t 측(즉, 비트선 BL 측 상)의 참조 셀에 대한 것이고; 다른 단계는 C-셀 어레이 1c 측(즉, 비트선/BL 측)의 참조 셀에 대한 것이다.
도 37은 비트선 BL 측이 선택된 경우에 참조 셀 기입-검증 조건을 도시한다. 검증 전압 Pr은 선택된 R-셀 블록의 선택된 참조 워드선으로 인가되고; 패스 전압 Vread는 선택되지 않은 참조 워드선으로 인가되고; 비트선/BL 측상의 전체 블록은 선택되지 않는다(모든 워드선이 부유 상태임). 이 때, 참조 전류원은 REFon=refWL2="1"에 따라서 비트선 /BL 측 상의 입력 노드 /IN으로 접속된다.
[정보 셀 검증-기입]
도 38은 검증-기입에 관련된 센스 유닛(30)의 데이터 래치 시스템을 도시한다. 상위 비트(즉, 상위 페이지) 데이터 및 하위 비트(즉, 하위 페이지) 데이터는 외부로부터 데이터 래치 HBL 및 LBL에 기입 데이터로서 각각 로딩된다.
상세하게는, 상위 비트 및 하위 비트 기입 데이터는 데이터선 DQ 및 /DQ 를 통해 전송되어, 컬럼 선택 신호 CSL1 및 CSL2에 의해 구동되는 컬럼 게이트(N41, N42) 및 (N43, N44)를 통해 래치 HBL 및 LBL에 각각 로딩된다.
도 11에 도시한 바와 같이, 데이터 기입은 이하와 같은 3 단계로 수행된다: 레벨 L2 를 기입하는 검증-기입 단계 vp1(상위 비트 HB 기입); 레벨 L3 및 L1 을 각각 기입하는 검증-기입 단계(하위 비트 LB 기입).
하위 비트 LB의 기입 시점에서, 상위 비트 HB에 따라서 노드 B 및 /B에서 설정된 데이터를 반전시킬 필요가 있으므로, 상위 비트 HB 가 결정되는 것이 필요하다. 따라서, 기입 단계 vp1 후에 판독 동작이 기입 시퀀스에 인터럽트하여, 단계 vp2 및 vp3 를 재개한다면, 셀 어레이에 이미 기입된 상위 비트 데이터를 판독하고 이를 데이터 래치 HBL에 로딩하는 것이 요구된다.
도 39는, 상위 비트 HB의 "0" 또는 "1"이 기입 단계 vp1에서 결정되고; HB="0"인 경우에 하위 비트 LB의 "0" 또는 "1"이 기입 단계 vp2에서 결정되고; HB="1"인 경우에 하위 비트 LB의 "0" 또는 "1"이 기입 단계 vp3에서 결정됨을 나타낸다. 결정된 데이터는 도 39에서 굵은 글자체로 도시된다.
상위 비트 데이터 전송 NMOS 트랜지스터(N31 및 N32), 하위 비트 데이터 전송 트랜지스터(N33 및 N34) 및 (N39 및 N40)은 단계 vp1, vp2 및 vp3에 대응하는 타이밍 신호에 의해 각각 제어된다.
데이터 기입은 전체 센스 유닛으로 동시에 접속되는 복수의 비트선 BL(또는 /BL)과 하나의 워드선 TWL(또는 CWL)을 갖는 하나의 페이지 뱅크에서 선택된 셀 세트에 의해 규정되는 기입 유닛(하나의 페이지)에 대하여 수행된다. 기입-검증은 참조 셀의 참조 레벨 Lr에 따라 수행된다.
상위 비트 기입은 하위 비트 기입과 원리면에서 동일하다. 즉, 이러한 데이터 기입은 기입 전압 인가와 이러한 기입 상태를 검증하는 기입-검증을 반복함으로써 수행된다.
기입 전압 인가시에, 공급된 "0" 데이터를 갖는 선택된 셀의 부유 게이트로의 전자 주입을 발생시키기 위하여, 셀 채널은 기입 데이터에 따라 전위가 미리 설정될 것이다. 선택되지 않은 셀이 기입되는 것을 방지하기 위해, 선택된 블록 내의 선택되지 않은 워드선에 필요한 소정의 패스 전압이 인가된다.
도 40은 페이지 기입 시퀀스를 도시한다. 커맨드 입력에 후속하여, 어드레스가 입력되어 메인 페이지를 선택한다(단계 S41). 다음으로, 선택된 페이지에 대응하는 참조 셀(즉, 선택된 비트선과 대향하는 비트선 측 상의 참조 셀, R-셀)이 기입되었는지 여부를 검증하기 위하여 기입-검증이 수행된다(단계 S42). 기입되지 않았다면, 참조 셀에 기입한다(단계 S43).
참조 셀이 기입되었다는 것이 검증된다면, 다음 단계인 S44로 진행한다. 이러한 경우에, 기입 시퀀스가 예를 들어, 동일한 뱅크에 대한 판독 액세스에 의해 인터럽트될 수도 있다는 것이 고려된다. 따라서, 상위 서브-페이지(HB) 데이터가 기입되었는지 여부를 판정한다(단계 S44). HB 데이터가 기입되지 않은 경우에만, HB 데이터가 외부로부터 입력되어 데이터 래치 HBL에 로딩된다(단계 S47).
HB 데이터가 기입된 경우에, 데이터 래치 HBL 내에 HB 데이터가 저장되는지 여부를 판정한다(단계 S45). "아니오"라면, HB 데이터는 셀 어레이로부터 판독되어 데이터 래치 HBL로 전송된다(단계 S46).
다음으로, HB 데이터 기입-검증이 수행된다(단계 S48). 이 때, HB 데이터는 기입 타이밍 신호 vp="1"에 응답하여 데이터 노드 B 및 /B로 출력된다.
기입-검증이 "실패"라면, 데이터를 기입한다(단계 S49). HB 데이터가 이미 기입되어 있다면, 검증 단계(S48)는 곧 "패스"된다. 데이터 기입은 선택된 워드선 TWL(또는 CWL)로의 기입 전압 Vpgm을 부여하여 행해진다. 그 채널이 HB 데이터에 따라 Vss 가 되게 설정된 셀에서, 전자가 셀의 부유 게이트로 주입되어, 셀의 임계 전압이 증가된다(즉, "0" 기입). 그 채널이 보다 높은 부유 상태로 설정된 다른 셀에서, 부유 게이트로의 전자 주입은 발생하지 않는다(즉, "1" 기입 또는 기입-금지).
전술한 동작은, 검증 결과가 "패스"가 될 때까지 반복될 것이다. 그 후에, 전체 서브-페이지 데이터가 기입되었는지 여부를 판정한다(단계 S50). "아니오"라면, 하위 서브-페이지(LB) 데이터가 외부로부터 입력되어 데이터 래치 LBL에 로딩된다(단계 S51).
전술한 바와 같이, LB 데이터 기입은 HB 페이지 데이터에 따라 2 단계로 수행된다. 즉, 기입 타이밍 신호 vp2="1"에 따른 기입-검증(단계 S52)과 데이터 기입(단계 S53)은 검증 결과가 "패스"가 될 때까지 반복된다. 후속하여, 기입 타이밍 신호 vp3="1"에 따른 기입-검증(단계 S54)과 데이터 기입(단계 S55)이, 검증 결 과가 "패스"가 될 때까지 반복된다. 하나의 페이지 데이터 기입은 전술한 바와 같이 수행된다.
도 41은 기입-검증 단계(S52 및 S54)의 상세한 흐름을 도시한다. 초기에, 센스 앰프가 리세트되고; 센스 앰프와 데이터 래치는 판독 제어 신호 READ="0"에 따라 서로 분리되고; 선택된 워드선 TWL(또는 CWL)에 검증 전압 Px 가 인가되고; 선택된 워드선과 동시에 선택된 참조 워드선 RWL에 검증 전압 Pr 이 인가된다(단계 S61).
이 때, 제어 신호 REFon 이 "0"이 되게 설정되어, 참조 전류원은 센스 앰프로 접속되지 않는다. 비트선 BL 및 /BL의 어느 측이 기입-검증을 받는지에 따라 제어 신호 refWL1 및 refWL2 중 하나는 "1"이 되게 설정된다. 이는 래치 데어터가 데이터 노드 B 및 /B 를 통한 검증-판정에 영향을 미치도록 하기 위함이다.
검증 전압 Px는: HB 데이터 기입의 경우에 임계 전압이 L2로 증가됨을 검증하기 위해 필요한 P2 이고, 검증 전압이 L3 으로 증가됨을 검증하기 위한 P3 이고, LB 데이터 기입의 경우에 임계 전압이 L1로 증가됨을 검증하기 위해 필요한 P1 이며, 참조 워드선 RWL의 검증 전압은 Pr 이다(도 7 참조). 그 후에, 센스 앰프를 활성화하여 데이터를 센스한다(단계 S62).
도 42는 T-셀 블록 및 R-셀 블록이 비트선 BL 측 및 /BL 측 상에서 각각 선택되어, 검증 전압 Px (x = 1, 2, 3) 및 Pr 이 선택된 워드선에 각각 공급되는 상태를 도시한다. 이 때, 참조 전류원 회로 REF는 입력 노드 IN 및 /IN 으로부터 분리된다. 도 42에서, 선택되지 않은 워드선에 인가된 판독 패스 전압이 단순히 Vread로서 표현되었다고 할지라도, 도 12에 따라 설명한 바와 같이, 단계 및 셀에 따라 레벨이 선택될 것이다.
비트선 BL 측 상의 검증-판독의 경우에, 전술한 바와 같이 refWL2는 "1"이 되게 설정된다. 따라서, B="1" 및 /B="0"인 경우에, 비트선 BL 측 상의 T-셀 전류는 비트선 /BL 측 상의 R-셀 전류와 비교되어, 기입 데이터가 판정된다. B="0" 및 /B="1"인 경우에, 기입은 금지된다. 이 때, 충전 회로(302a)가 온 되고, 비트선 BL 측 상의 입력 노드 IN은 셀 데이터에 상관없이 Vdd로 유지됨으로써, 출력 노드 /OUT 이 "H"임을, 즉 기입 완료 상태와 동일함을 판정한다.
이하, 도 42에 도시한 상태에서의 기입-검증 판독 동작을 상세히 설명한다. 우선, 보통의 판독 동작과 유사하게, 비트선 프리차지가 프리차지 회로(301a, 301b)로 수행된다. 그 후, 센스 앰프 SA 가 활성화되어 후속하는 데이터를 센스한다. 비트선 /BL 측 상의 참조 셀인 R-셀의 셀 전류가 비트선 BL 측 상의 정보 셀인 T-셀의 셀 전류보다 작다면, 출력 노드 OUT은 "H"가 되고, 비트선 BL은 강제적으로 Vss에 설정된다. 이는, 선택된 셀인 T-셀이 원하는 레벨로 기입되지 않았음을 의미한다. 또한, 이러한 상태는 다음의 기입 사이클에서 비트선 BL 이 "L"이 되게 설정되는 "0" 기입의 조건을 제공한다.
데이터 기입이 충분히 수행되어서, T-셀의 셀 전류가 R-셀의 셀 전류보다 작게 된다면, 출력 노드 /OUT는 "H"가 되고, 비트선 /BL은 강제적으로 Vss에 설정된다. B="1" 및 /OUT="1"에 기초하여, 기입 완료가 판정될 것이다. 이러한 경우에, 비트선 BL은 Vdd 가 되고, 선택된 셀인 T-셀은 다음의 기입 사이클에서 기입 금지 상태로 설정된다.
데이터 센스 후에, 비트선 BL 및 /BL 중 하나가 Vdd 이고; 다른 하나는 Vss 이며, 그 후에 검증-체크 회로 VCK는 부여된 PRQ="1", ERQ="0" 및 INQ0="1"을 갖는 기입-검증 모드에서 동작가능하게 된다(단계 S63). FINn 이 "1"이 되었는지 여부를 판정하여, 검증-판정이 수행될 것이다(단계 S64). "아니오"라면 기입이 수행되며, "예"라면 센스 앰프 SA는 리세트되고 패스 플래그가 출력된다(단계 S65).
C-셀 검증-기입의 경우에, refWL2 를 대신하여 refWL1 이 "1"이 되게 설정된다. 따라서, /B="1" 및 OUT="1"에 기초하여, 기입 완료가 판정될 것이다.
본 발명은 전술한 실시 형태에 한정되지 않는다. 예를 들어, 전술한 실시 형태에서는 뱅크 내의 T-셀 어레이 및 C-셀 어레이 각각이 그 내부에 하나의 참조 셀(R-셀) 블록을 갖지만, 셀 어레이 용량에 따라 참조 셀 블록을 증가시킬 수 있다.
예를 들어, 도 43은 T-셀 어레이 및 C-셀 어레이가 비트선의 방향으로 "n"개 그룹 T0 내지 Tn-1 및 "n"개 그룹 C0 내지 Cn-1으로 분할되고, 하나의 R-셀 블록이 각각의 그룹의 중앙에 배치되는 예를 도시한다. 각각의 로우 디코더(4t 및 4c)는 블록을 선택하는 블록 디코더 BLK-DEC 와 복수의 블록에 공통으로 적용되는 워드선/선택 게이트선 구동기를 갖도록 구성된다.
전술한 참조 셀 블록 배치에 있어서, 셀 어레이 1t 및 1c의 하나의 그룹에서 T-셀 블록(또는 C-셀 블록)이 선택되는 경우에, R-셀 블록은 센스 앰프로부터 대략 동일한 거리로 떨어져 반대편에 배치된 다른 그룹에서 선택되는 방식으로 어드레스 가 할당된다. 따라서, 선택된 T-셀 또는 C-셀 측 상의 비트선 길이는 대응하는 R-셀 측 상의 길이와 실질적으로 같게 유지된다.
그룹 T0 내지 Tn-1 및 C0 내지 Cn-1 각각의 중앙 블록을 참조 셀(R-셀) 블록으로서 사용하는 것이 언제나 필요하지는 않다. 예를 들어, 그룹 T0 내지 Tn-1 및 C0 내지 Cn-1 각각에서, 센스 유닛(30)으로부터 가장 멀리 배치된 블록이 참조 셀 블록으로서 이용될 수도 있다. 이것은 이하와 같은 조건이 충족되는 것을 의미한다: 선택된 참조 셀 블록 측 상의 비트선 길이, 즉 센스 유닛으로부터 선택된 R-셀까지의 실질적인 비트선 길이가 선택된 T-셀 또는 C-셀 상의 비트선 길이보다 언제나 같거나 더 크다. 즉, 이것은, 비트선 BL 과 /BL 사이의 비트선 길이 차가 음(negative)으로부터 양(positive)에 이르기까지 변동되지 않음을 의미하고, 이는 데이터 센스를 정밀하게 수행하기에 바람직하다.
전술한 실시 형태에서의 메모리 셀은 부유 게이트 및 제어 게이트가 적층되는 적층 게이트 구조를 갖지만, 다른 불휘발성 메모리 셀 구조는 소노스(SONOS : Silicon Oxide Nitride Oxide Silicon) 구조, 모노스(MONOS : Metal Oxide Nitride Oxide Silicon) 구조 등과 같이 이용될 수도 있다.
또한, 상변화 메모리 PRAM(상변화 RAM), 저항 메모리 RRAM(저항 RAM), 오보닉(ovonic) 메모리 OUM(오보닉 통합 메모리), 자기저항 메모리 MRAM(자기저항 RAM), 강유전체 메모리(강유전체 RAM) 등과 같은, 그 각각이 임계 레벨에 한정되지 않는 종류의 물리량 레벨을 저장하는 다른 불휘발성 메모리에 본 발명이 적용될 수도 있다.
[애플리케이션 디바이스]
이하, 일 실시 형태로서 본 발명의 전술한 실시 형태에 따른 불휘발성 반도체 기억 장치를 이용하는 전자 카드 및 이러한 카드를 이용하는 전자 디바이스를 설명한다.
도 44는 본 실시 형태에 따른 전자 카드 및 이러한 카드를 이용하는 전자 디바이스의 구성을 도시한다. 이러한 전자 디바이스는 휴대용 전자 디바이스의 예시로서 디지털 스틸 카메라(101)이다. 전자 카드는 디지털 스틸 카메라(101)의 기록 매체로서 이용되는 메모리 카드(61)이다. 메모리 카드(61)는 그 내부에 전술한 실시 형태에 따른 불휘발성 반도체 기억 장치 또는 메모리 시스템이 집적되거나 캡슐화된 IC 패키지 PK1 을 내장한다.
디지털 스틸 카메라(101)의 케이스는 카드 슬롯(102) 및 이러한 카드 슬롯(102)에 접속된 회로 보드(미도시)를 수용한다. 메모리 카드(61)는 디지털 스틸 카메라(101)의 카드 슬롯(102)에 탈착가능하게 삽입된다. 슬롯(102)에 삽입된 경우에, 메모리 카드(61)는 회로 보드의 전자 회로에 전기적으로 접속된다.
이러한 전자 카드가 비접촉 타입의 IC 카드라면, 카드 슬롯(102)에 삽입되거나 접근했을 경우에, 무선 신호에 의해 회로 보드 상의 전자 회로에 전기적으로 접속된다.
도 45는 디지털 스틸 카메라의 기본 구성을 도시한다. 물체로부터의 광이 렌즈(103)에 의해 집중되어 이미지 픽업 디바이스(104)로 입력된다. 이미지 픽업 디바이스(104)는, 예를 들어 CMOS 센서이고, 입력 광을 광전기적으로 변환하여, 예 를 들어 아날로그 신호를 출력한다. 이러한 아날로그 신호는 아날로그 앰프(AMP)에 의해 증폭되고, A/D 변환기(A/D)에 의해 디지털 신호로 변환된다. 변환된 신호는, 그 신호가 자동 노출 제어(AE), 자동 백색 밸런스 제어(AWB), 컬러 분리 등을 거치는 카메라 신호 처리 회로(105)로 입력되고, 휘도(luminance) 신호 및 색차(color difference) 신호로 변환된다.
이미지를 모니터링하기 위해, 카메라 신호 처리 회로(105)로부터의 출력 신호는 비디오 신호 처리 회로(106)로 입력되어, 비디오 신호로 변환된다. 이러한 비디오 신호의 시스템은, 예를 들어 텔레비전 방송 규격 심의회(NTSC(National Television System Committee) 방식이다. 비디오 신호는 디스플레이 신호 처리 회로(107)를 통하여 디지털 스틸 카메라(101)에 부착된 디스플레이(108)로 입력된다. 이러한 디스플레이(108)는, 예를 들어 액정 모니터이다.
비디오 신호는 비디오 구동기(109)를 통하여 비디오 출력 단자(110)로 제공된다. 디지털 스틸 카메라(101)에 의해 픽업된 이미지는 비디오 출력 단자(110)를 통해 텔레비전 세트와 같은 이미지 장치로 출력될 수 있다. 이는 픽업 이미지로 하여금 디스플레이(108) 외의 다른 이미지 장치 상에서 디스플레이될 수 있도록 한다. 마이크로컴퓨터(111)는 이미지 픽업 디바이스(104), 아날로그 앰프(AMP), A/D 변환기(A/D), 및 카메라 신호 처리 회로(105)를 제어한다.
이미지를 캡쳐하기 위해서, 오퍼레이터는 셔터 버튼(112)과 같은 동작 버튼을 누른다. 이에 응답하여, 마이크로컴퓨터(111)는 메모리 제어기(113)를 제어하여 카메라 신호 처리 회로(105)로부터의 출력 신호를 비디오 메모리(114)로 플레 임(flame) 이미지로서 기입한다. 비디오 메모리(114)에 기입된 플레임 이미지는 압축/신장 회로(115)에 의해 소정의 압축 포맷의 기반 상에서 압축된다. 압축된 이미지는 카드 인터페이스(116)를 통해, 카드 슬롯에 삽입된 메모리 카드(61) 상에 기록된다.
기록된 이미지를 재생하기 위해, 메모리 카드(61) 상에 기록된 이미지가 카드 인터페이스(116)를 통해 판독되고, 압축/신장 회로(115)에 의해 신장되며, 비디오 메모리(114)로 기입된다. 기입된 이미지는 비디오 신호 처리 회로(106)로 입력되고, 이미지가 모니터링 될 때와 동일한 방식으로 디스플레이(108) 또는 다른 이미지 장치 상에서 디스플레이된다.
이러한 구성에서, 카드 슬롯(102), 이미지 픽업 디바이스(104), 아날로그 앰프(AMP), A/D 변환기(A/D), 카메라 신호 처리 회로(105), 비디오 신호 처리 회로(106), 디스플레이 신호 처리 회로(107), 비디오 구동기(109), 마이크로컴퓨터(111), 메모리 제어기(113), 비디오 메모리(114), 압축/신장 회로(115), 및 카드 인터페이스(116)가 회로 보드(100) 상에 탑재된다.
카드 슬롯(102)은 회로 보드(100) 상에 탑재될 필요가 없으며, 커넥터 케이블 등에 의해 회로 보드(100)에 접속될 수도 있다.
또한, 전력 회로(117)가 회로 보드(100) 상에 탑재된다. 전력 회로(117)는 외부 전원 또는 배터리로부터 전력을 수신하여, 디지털 스틸 카메라(101) 내부에서 이용되는 내부 전원 전압을 발생시킨다. 예를 들어, DC-DC 변환기가 전력 회로(117)로서 이용될 수 있다. 내부 전원 전압은 전술한 각각의 회로, 스트로 브(strobe)(118) 및 디스플레이(108)로 공급된다.
전술한 바와 같이, 본 실시 형태에 따른 전자 카드는 전술한 디지털 스틸 카메라와 같은 휴대용 전자 디바이스에서 이용될 수 있다. 그러나, 이러한 전자 카드는 휴대용 전자 디바이스 뿐만 아니라, 도 46a 내지 46J에 도시한 바와 같은 다양한 장치에서 이용될 수도 있다. 즉, 이러한 전자 카드는, 도 46a에 도시한 비디오 카메라, 도 46b에 도시한 텔레비전 세트, 도 46c에 도시한 오디오 장치, 도 46d에 도시한 게임 장치, 도 46e에 도시한 전자 음악 기구, 도 46f에 도시한 셀 폰, 도 46g에 도시한 개인용 컴퓨터, 도 46h에 도시한 개인 휴대 정보 단말기(PDA : personal digital assistant), 도 46i에 도시한 보이스 레코더, 및 도 46j에 도시한 PC 카드에서 이용될 수도 있다.
상술한 바와 같은 본 발명에 따르면, 보다 큰 데이터량을 기억할 수 있게 되고, 데이터 판독 회수를 줄여서 판독 시간을 단축할 수 있게 된다.

Claims (21)

  1. 각각 복수의 전기적으로 재기입 가능한 불휘발성 메모리 셀들이 배열되어 있는 제1 및 제2 셀 어레이와;
    상기 제1 및 제2 셀 어레이의 데이터를 판독하도록 구성된 센스 앰프 회로를 포함하고,
    상기 제1 및 제2 셀 어레이의 각각에는 복수의 정보 셀과 적어도 하나의 참조 셀이 설정되어 있고, 상기 정보 셀에는 4개의 데이터 레벨 L0, L1, L2 및 L3(단, L0<L1<L2<L3) 중 하나가 기입되고, 상기 참조 셀에는 상기 정보 셀의 데이터 레벨을 검출하기 위해 이용되는 참조 레벨 Lr(단, L0<Lr<L1)이 기입되고,
    상기 센스 앰프 회로는, 상기 제1 및 제2 셀 어레이 중 하나와 다른 하나로부터 각각 동시에 선택되는 정보 셀과 참조 셀간의 셀 전류 차를 검출하도록 구성되어 있는 반도체 기억 장치.
  2. 제1항에 있어서,
    상기 정보 셀의 4개의 데이터 레벨 L0, L1, L2 및 L3는 임계값 전압 레벨들로서, L0는 음의 임계값 전압의 소거 상태이고, L1, L2 및 L3는 L1=L2-L1<L3-L2의 식으로 정의되는 양의 임계값 전압의 기입 상태인 것으로 정의되는 임계값 전압 레벨들이고,
    상기 참조 레벨 Lr은 L1보다 낮은 양의 임계값 전압의 기입 상태인 반도체 기억 장치.
  3. 제1항에 있어서,
    상기 정보 셀은, 상기 4개의 데이터 레벨 L0, L1, L2 및 L3 중 하나를 4값 데이터 (HB, LB)로서 기억하고, 여기서 HB는 상위 비트이고, LB는 하위 비트인 반도체 기억 장치.
  4. 제3항에 있어서,
    상기 4값 데이터는,
    상기 데이터 레벨 L2와 같거나 또는 그것과 거의 같은 제1 판독 전압을 선택된 정보 셀에 인가하고 상기 참조 레벨 Lr보다 높은 참조 전압을 선택된 참조 셀에 인가하여, 상위 비트를 판독하는 제1 판독 단계와;
    상기 데이터 레벨 L3와 같거나 또는 그것과 거의 같은 제2 판독 전압을 상기 선택된 정보 셀에 인가하고 상기 참조 전압을 상기 선택된 참조 셀에 인가하여, 상기 상위 비트가 제1 논리 상태일 때의 하위 비트를 판독하는 제2 판독 단계와;
    상기 데이터 레벨 L1과 같거나 또는 그것과 거의 같은 제3 판독 전압을 상기 선택된 정보 셀에 인가하고 상기 참조 전압을 상기 선택된 참조 셀에 인가하여, 상기 상위 비트가 제2 논리 상태일 때의 하위 비트를 판독하는 제3 판독 단계
    에 의해 판독되는 반도체 기억 장치.
  5. 제4항에 있어서,
    상기 하위 비트는, 상기 제2 및 제3 판독 단계를 통하여 얻어진 "1" 데이터의 수가 짝수인지 홀수인지 판정하는 것에 의해 상기 상위 비트와는 독립적으로 판독되는 반도체 기억 장치.
  6. 제3항에 있어서,
    상기 4값 데이터는,
    상기 데이터 레벨 L0의 소거 상태에 있는 참조 셀에 상기 참조 레벨을 기입하는 제1 기입 단계와;
    상기 상위 비트 데이터에 기초하여 상기 데이터 레벨 L0의 소거 상태에 있는 정보 셀의 임계값 전압을 선택적으로 상기 데이터 레벨 L2까지 증가시키는 제2 기입 단계와;
    상기 상위 비트 데이터와 상기 하위 비트 데이터에 기초하여 상기 데이터 레벨 L2의 정보 셀의 임계값 전압을 선택적으로 상기 데이터 레벨 L3까지 증가시키는 제3 기입 단계와;
    상기 상위 비트 데이터와 상기 하위 비트 데이터에 기초하여 상기 데이터 레벨 L0의 소거 상태에 있는 정보 셀의 임계값 전압을 선택적으로 상기 데이터 레벨 L1까지 증가시키는 제4 기입 단계
    에 의해 기입되는 반도체 기억 장치.
  7. 제1항에 있어서,
    상기 제1 및 제2 셀 어레이는 그들 사이에 상기 센스 앰프 회로를 샌드위칭하도록 배치되고, 상기 제1 및 제2 셀 어레이의 각각은 NAND 스트링들을 갖고, 각 NAND 스트링은 직렬로 접속된 복수의 메모리 셀을 갖는 반도체 기억 장치.
  8. 제7항에 있어서,
    상기 제1 및 제2 셀 어레이의 각각은 비트선 방향으로 배열된 복수의 블록을 갖고, 각 블록은 워드선 방향으로 배열된 NAND 스트링들의 집합으로 구성되고, 상기 제1 및 제2 셀 어레이 각각의 적어도 하나의 블록이 참조 셀용 블록으로서 선택되고, 나머지 블록들이 정보 셀용 블록으로서 선택되고,
    상기 센스 앰프 회로는 복수의 센스 유닛을 갖고, 각 센스 유닛은 상기 제1 및 제2 셀 어레이 중 하나와 다른 하나에서 선택되는 상기 정보 셀용 블록과 상기 참조 셀용 블록 내의 정보 셀과 참조 셀 간의 셀 전류 차를 검출하여 데이터를 센스하는 차동 증폭기를 갖는 반도체 기억 장치.
  9. 제8항에 있어서,
    상기 센스 유닛은,
    상기 차동 증폭기의 하나의 입력 노드에 선택적으로 접속되어, 다른 입력 노드에 입력되는 셀 전류를 검출하기 위한 참조 전류를 그것에 공급하기 위한 참조 전류원 회로와;
    상기 차동 증폭기와의 사이에 데이터 전송이 가능하게 구성되어, 각각 상위 비트 데이터와 하위 비트 데이터가 로드(load)되는 2개의 데이터 래치와;
    상기 차동 증폭기 내의 전류원에 더하여 설치되어, 상기 차동 증폭기의 활성화 전의 일정 기간 동안 선택된 비트선을 프리차징하기 위한 비트선 프리차징 회로
    를 더 포함하는 반도체 기억 장치.
  10. 제8항에 있어서,
    데이터 판독시 및 정보 셀의 기입-검증시, 상기 제1 및 제2 셀 어레이에서 선택된 비트선 쌍 내의 하나의 비트선에 상기 정보 셀이 접속되고, 다른 비트선에 상기 참조 셀이 접속되어, 상기 비트선 쌍이 상기 차동 증폭기의 2개의 입력 노드에 접속되는 반도체 기억 장치.
  11. 제8항에 있어서,
    검증-소거시 및 참조 셀의 검증-기입시, 상기 제1 및 제2 셀 어레이는 상기 2개의 데이터 레치에 기억된 상보 데이터에 따라서 순차적으로 선택되고, 검증-판독시 선택된 셀 어레이 내의 비트선이 상기 차동 증폭기의 하나의 입력 노드에 접속될 때, 상기 참조 전류원 회로가 다른 입력 노드에 접속되는 반도체 기억 장치.
  12. 제8항에 있어서,
    데이터 판독시, 상기 2개의 데이터 레치로 구성된 시프트 레지스터의 데이터 전송 동작에 기초하여 "1"의 수가 짝수인지 홀수인지가 판정되는 반도체 기억 장치.
  13. 각각 상호 교차하는 복수의 워드선과 복수의 비트선 및 그 교차부에 배치된 복수의 전기적으로 재기입 가능한 불휘발성 메모리 셀을 갖는 제1 및 제2 셀 어레이 - 상기 제1 및 제2 셀 어레이의 각각에는 복수의 정보 셀과 적어도 하나의 참조 셀이 설정되어 있고, 상기 정보 셀에는 4개의 데이터 레벨 L0, L1, L2 및 L3(단, L0<L1<L2<L3) 중 하나가 기입되고, 상기 참조 셀에는 상기 정보 셀의 데이터 레벨을 검출하기 위해 이용되는 참조 레벨 Lr(단, L0<Lr<L1)이 기입됨 - 와;
    상기 제1 및 제2 셀 어레이 내의 복수의 워드선을 선택적으로 구동하도록 구성된 복수의 워드선 구동 회로와;
    상기 제1 및 제2 셀 어레이 중 하나와 다른 하나로부터 동시에 선택되는 정보 셀과 참조 셀이 접속되는 비트선 쌍에 접속되어, 상기 정보 셀과 상기 참조 셀 간의 셀 전류 차를 검출하여 상기 정보 셀의 데이터를 판독하는 센스 앰프 회로
    를 포함하고,
    상기 복수의 워드선 구동 회로의 각각은, 데이터 판독시 동시에 선택되어 각각에 미리 정해진 워드선 전압이 인가되는 복수의 워드선의 구동에 관하여 적어도 2개의 구동 모드, 즉, 구동 개시로부터 제1 워드선에 데이터 센스에 필요한 제1 전압을 인가하는 제1 구동 모드와; 제2 워드선에 데이터 센스에 필요한 제2 전압보다 높은 제3 전압을 인가한 다음, 상기 제3 전압을 상기 제2 전압으로 복귀시키는 제2 구동 모드를 갖는 반도체 기억 장치.
  14. 제13항에 있어서,
    상기 정보 셀의 4개의 데이터 레벨 L0, L1, L2 및 L3는 임계값 전압 레벨들로서, L0는 음의 임계값 전압의 소거 상태이고, L1, L2 및 L3는 L1=L2-L1<L3-L2의 식으로 정의되는 양의 임계값 전압의 기입 상태인 것으로 정의되는 임계값 전압 레벨들이고,
    상기 참조 레벨 Lr은 L1보다 낮은 양의 임계값 전압의 기입 상태인 반도체 기억 장치.
  15. 제14항에 있어서,
    각각의 상기 정보 셀은, 상기 4개의 데이터 레벨 L0, L1, L2 및 L3 중 하나를 4값 데이터 (HB, LB)로서 기억하고, 여기서 HB는 상위 비트이고, LB는 하위 비트인 반도체 기억 장치.
  16. 제14항에 있어서,
    상기 4값 데이터는,
    상기 데이터 레벨 L2와 같거나 또는 그것과 거의 같은 제1 판독 전압을 선택된 정보 셀에 인가하고 상기 참조 전압 Lr보다 높은 참조 전압을 선택된 참조 셀에 인가하여, 상위 비트를 판독하는 제1 판독 단계와;
    상기 데이터 레벨 L3와 같거나 또는 그것과 거의 같은 제2 판독 전압을 상기 선택된 정보 셀에 인가하고 상기 참조 전압을 상기 선택된 참조 셀에 인가하여, 상기 상위 비트가 제1 논리 상태일 때의 하위 비트를 판독하는 제2 판독 단계와;
    상기 데이터 레벨 L1과 같거나 또는 그것과 거의 같은 제3 판독 전압을 상기 선택된 정보 셀에 인가하고 상기 참조 전압을 상기 선택된 참조 셀에 인가하여, 상기 상위 비트가 제2 논리 상태일 때의 하위 비트를 판독하는 제3 판독 단계
    에 의해 판독되는 반도체 기억 장치.
  17. 제16항에 있어서,
    상기 하위 비트는, 상기 제2 및 제3 판독 단계를 통하여 얻어진 "1" 데이터의 수가 짝수인지 홀수인지 판정하는 것에 의해 상기 상위 비트와는 독립적으로 판독되는 반도체 기억 장치.
  18. 제15항에 있어서,
    상기 4값 데이터는,
    상기 데이터 레벨 L0의 소거 상태에 있는 참조 셀에 상기 참조 레벨을 기입하는 제1 기입 단계와;
    상기 상위 비트 데이터에 기초하여 상기 데이터 레벨 L0의 소거 상태에 있는 정보 셀의 임계값 전압을 선택적으로 상기 데이터 레벨 L2까지 증가시키는 제2 기입 단계와;
    상기 상위 비트 데이터와 상기 하위 비트 데이터에 기초하여 상기 데이터 레벨 L2의 정보 셀의 임계값 전압을 선택적으로 상기 데이터 레벨 L3까지 증가시키는 제3 기입 단계와;
    상기 상위 비트 데이터와 상기 하위 비트 데이터에 기초하여 상기 데이터 레벨 L0의 소거 상태에 있는 정보 셀의 임계값 전압을 선택적으로 상기 데이터 레벨 L1까지 증가시키는 제4 기입 단계
    에 의해 기입되는 반도체 기억 장치.
  19. 제13항에 있어서,
    상기 제1 및 제2 셀 어레이는 그들 사이에 상기 센스 앰프 회로를 샌드위칭하도록 배치되고, 상기 제1 및 제2 셀 어레이의 각각은 NAND 스트링들을 갖고, 각 NAND 스트링은 직렬로 접속된 복수의 메모리 셀을 갖는 반도체 기억 장치.
  20. 쌍을 이루는 제1 및 제2 비트선과;
    상기 제1 비트선에 선택적으로 접속되는 복수의 제1 NAND 스트링 - 상기 제1 NAND 스트링은 직렬로 접속된 복수의 메모리 셀을 포함하고, 각 메모리 셀은 4개의 데이터 레벨 L0, L1, L2 및 L3(단, L0<L1<L2<L3) 중 하나로 기입되는 정보 셀로서 기능함 - 과;
    상기 제2 비트선에 선택적으로 접속되는 복수의 제2 NAND 스트링 - 상기 제2 NAND 스트링은 직렬로 접속된 복수의 메모리 셀을 포함하고, 각 메모리 셀은 상기 4개의 데이터 레벨 L0, L1, L2 및 L3 중 하나로 기입되는 정보 셀로서 기능함 - 과;
    상기 제1 비트선에 선택적으로 접속되는 적어도 하나의 제3 NAND 스트링 - 상기 제3 NAND 스트링은 직렬로 접속된 복수의 메모리 셀을 포함하고, 각 메모리 셀은 데이터 레벨 Lr(단, L0<Lr<L1)로 기입되는 참조 셀로서 기능함 - 과;
    상기 제2 비트선에 선택적으로 접속되는 적어도 하나의 제4 NAND 스트링 - 상기 제4 NAND 스트링은 직렬로 접속된 복수의 메모리 셀을 포함하고, 각 메모리 셀은 상기 데이터 레벨 Lr로 기입되는 참조 셀로서 기능함 - 과;
    판독시에, 상기 제1 NAND 스트링들 중 하나와 상기 제4 NAND 스트링을 동시에, 또는 상기 제2 NAND 스트링들 중 하나와 상기 제3 NAND 스트링을 동시에 선택하도록 구성된 디코드 회로와;
    상기 제1 및 제2 비트선에 접속되어, 선택된 정보 셀과 선택된 참조 셀 간의 셀 전류 차를 검출하여, 상기 선택된 정보 셀의 데이터를 센스하도록 구성된 센스 앰프 회로
    를 포함하는 반도체 기억 장치.
  21. 복수의 NAND 스트링 - 각 NAND 스트링은, 서로 다른 워드선들에 의해 선택적으로 구동되어 다치 데이터를 기억하는, 직렬로 접속된 복수의 메모리 셀을 포함함 - 이 배치된 반도체 기억 장치의 데이터 판독 방법으로서,
    선택된 NAND 스트링 내의 선택된 메모리 셀의 서로 다른 데이터 레벨들을 검 출하기 위해 순차적으로 수행되는 제1 및 제2 판독 단계를 포함하고,
    상기 제1 판독 단계는, 선택된 워드선에 제1 판독 전압을 인가하고 비선택된 워드선들에 셀 데이터에 관계없이 셀들을 온시키도록 설정되는 제1 패스 전압을 인가하여 수행되고,
    상기 제2 판독 단계는, 상기 선택된 워드선에 상기 제1 판독 전압보다 높은 제2 판독 전압을 인가하고 상기 비선택된 워드선들에 상기 제1 패스 전압으로부터 강하되고 셀 데이터에 관계없이 셀들을 온시키도록 설정되는 제2 패스 전압을 인가하여 수행되고,
    상기 제1 판독 단계로부터 상기 제2 판독 단계로의 스위칭 시에, 상기 제1 판독 전압은 상기 제2 판독 전압보다 높은 제3 판독 전압으로 승압된 다음 상기 제2 판독 전압으로 복귀되는 반도체 기억 장치의 데이터 판독 방법.
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