JP2003249578A

JP2003249578A - 半導体集積回路装置

Info

Publication number: JP2003249578A
Application number: JP2002287121A
Authority: JP
Inventors: Masayuki Ichige; 正之市毛; Riichiro Shirata; 理一郎白田; Kikuko Sugimae; 紀久子杉前
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2001-09-29
Filing date: 2002-09-30
Publication date: 2003-09-05

Abstract

(57)【要約】【課題】スケーラビリティ（縮小性）の高い不揮発性
メモリセルユニットを備えた半導体集積回路装置を提供
すること。【解決手段】半導体基板に素子活性領域ＡＡを分離す
る素子分離領域ＳＴＩと、第１配線ＢＬと、第２配線Ｓ
Ｌと、素子活性領域ＡＡに形成されるとともに第１、第
２配線ＢＬ、ＳＬ間に接続され、２個の選択トランジス
タＳＴＳ、ＳＴＤと、これら選択トランジスタ間に接続
された２個以下のメモリセルトランジスタＭＴとを含む
メモリセルユニットＭＵとを具備する。そして、メモリ
セルトランジスタＭＴは電荷蓄積層を有し、この電荷蓄
積層の側面を、素子分離領域ＡＡの側面と同一面、又は
ほぼ同一面とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は半導体集積回路装
置に係わり、特に不揮発性のメモリトランジスタを含む
半導体集積回路装置に関する。

【０００２】

【従来の技術】不揮発性半導体記憶装置、例えばＮＡＮ
Ｄ型フラッシュメモリの代表的なメモリセルは、非特許
文献１（R. Shirota）に記載されている。

【０００３】非特許文献１には、特に素子分離に、ＳＴ
Ｉ（Shallow Trench Isolation）を用いた２５６Mbit
ＮＡＮＤ型フラッシュメモリ製品の開発経緯が示されて
いる。

【０００４】非特許文献１に記載されたメモリセルユニ
ットは、直列接続された複数のメモリセルトランジスタ
に対して、その両側に選択トランジスタが配置された構
造を持つ。複数のメモリセルトランジスタはそれぞれ素
子活性領域に形成される。素子活性領域は、素子分離領
域、例えばＳＴＩにより分離され、素子活性領域、及び
ＳＴＩは互いに併行して配置され、メモリセルアレイを
なしている。

【０００５】メモリセルトランジスタの浮遊ゲート層の
一部は、ＳＴＩ上に覆い被さる。この覆い被さった部分
の容積で、浮遊ゲート層とチャネルとの間の容量と、浮
遊ゲート層と制御ゲート層との間の容量との比、いわゆ
る“カップリング比”を稼いでいる。

【０００６】このようなメモリセルトランジスタを形成
するためには、浮遊ゲート層の一部となる導電体層に、
非常に細い短冊状のパターン、いわゆる“スリット”を
形成しなければならない。図２８に、スリットを形成し
た段階を示す。

【０００７】図２８に示すように、導電体層１０４は、
メモリセルトランジスタの浮遊ゲート層の一部、並びに
選択トランジスタのゲートとなる導電物である。スリッ
ト１０３は、導電体層１０４のうち、ＳＴＩ上の部分
に、ＳＴＩと並行に形成される。その幅はＳＴＩよりも
狭い。このようなスリット１０３を導電体層１０４に形
成することにより、浮遊ゲート層を、メモリセルトラン
ジスタ毎に分離することができる。

【０００８】通常のＮＡＮＤ型フラッシュメモリでは、
メモリセルトランジスタを複数個直列に接続し、ビット
線とメモリセルユニットとのコンタクトの数を減らすこ
とによって、メモリセルの微細化を実現している。

【０００９】しかし、図２９に示すように、上記メモリ
セルトランジスタでは、その数が１つ、あるいは２つ程
度の少数になると、選択トランジスタのゲート間の間隔
Ｄ_SG _-SGが相対的に狭まる。間隔Ｄ_SG-SGが相対的に狭ま
ると、導電体層１０４にスリット１０３を形成すること
が困難になってくる。

【００１０】非特許文献１によると、リソグラフィによ
ってパターニングした領域よりも狭い領域を加工するこ
とは、いわゆるスペーサ加工によって可能となる、とさ
れている。

【００１１】しかし、間隔Ｄ_SG-SGが狭くなってきた場
合、加工変換差等を考えると、スリット１０３を、メモ
リセルユニット内で必要な素子分離幅よりも十分に広く
形成することは、難しくなってきてしまう。また、ＳＴ
Ｉの幅、並びに素子活性領域ＡＡの幅をそれぞれ最小加
工寸法で形成した場合、露光によるパターニングではス
リット１０３を形成することは難しい。

【００１２】なお、メモリセルユニット内のメモリセル
トランジスタ数を少数にする例は、例えば、非特許文献
２（K. Imamiya, et al.）、特許文献１（特開２０００
-１４９５８１号公報（作井他））、非特許文献３（G.
Tao et al.）に記載されている。

【００１３】例えば非特許文献２には、メモリセルトラ
ンジスタが１つの場合について、その利用が報告されて
いる。いわゆる３トランジスタセルユニットを用いたＥ
ＥＰＲＯＭである。このようなフラッシュメモリにおい
ては、その微細化を進めていく上で、上述した課題の影
響を受けやすい。

【００１４】そこで、非特許文献４（S. Aritome, et a
l.）に記載されるように、浮遊ゲート層を、ＳＴＩに対
して自己整合的に形成する方法が提案されるに至ってい
る。

【００１５】しかし、非特許文献４に記載されるよう
に、浮遊ゲート層をＳＴＩに対して自己整合的に形成す
ると、例えば選択トランジスタのゲート層の一部となる
部分が、メモリセルトランジスタの浮遊ゲート層となる
部分と同様に、選択トランジスタ毎に分離されてしまう
事情がある。

【００１６】

【特許文献１】特開２０００−１４９５８１号公報

【００１７】

【非特許文献１】R. Shirota, “A Review of ２５６Mb
it ＮＡＮＤ Flash Memories andＮＡＮＤ Flash Futur
e Trend”, Non-Volatile Semiconductor Memory Works
hop(=NVSMW) ２０００ pp２２-３１.

【００１８】

【非特許文献２】K. Imamiya, et al., “３２kbyte th
ree-transistor flash for embedded applications usi
ng ０.４um ＮＡＮＤ flash technology”, Non-Volati
leSemiconductor Memory Workshop(=NVSMW) ２０００ p
p７８-８０.

【００１９】

【非特許文献３】G. Tao et al., “Reliability aspec
t of embedded floating-gate non-volatile memories
with uniform channel FN tunneling for both progra
m”, Non-Volatile Semiconductor Memory Workshop(=N
VSMW) ２００１ pp１３０-１３２.

【００２０】

【非特許文献４】S. Aritome, et al., “A ０.６７um
２ SELF-ALIGNED SHALLOW TRENCHISOLATION CELL(SA-ST
I CELL) FOR ３V-only ２５６Mbit ＮＡＮＤ EEPROMs”
IEDM(１９９４) pp６１-６４.

【００２１】

【発明が解決しようとする課題】この発明は、上記の事
情に鑑み為されたもので、その第１の目的は、少数、例
えば、２つ以下のメモリセルトランジスタと、１つ以上
の選択ゲートトランジスタとを含むメモリセルユニット
を、最小加工寸法で形成することを可能とするスケーラ
ビリティ（縮小性）の高い半導体集積回路装置を提供す
ることにある。

【００２２】また、第２の目的は、大容量化と高速性能
及び高信頼性の両立を図った半導体記憶部を備えた半導
体集積回路装置を提供することにある。

【００２３】また、第３の目的は、主記憶及びこの主記
憶を制御するコントローラを有し、ＩＣカードに好適な
半導体集積回路装置を提供することにある。

【００２４】

【課題を解決するための手段】上記目的を達成するため
に、この発明の第１態様に係る半導体集積回路装置は、
半導体基板と、前記半導体基板に形成された、前記半導
体基板に素子活性領域を分離する素子分離領域と、第１
配線と、第２配線と、前記素子活性領域に形成されると
ともに前記第１、第２配線間に接続され、２個の選択ト
ランジスタと、これら２個の選択トランジスタ間に接続
された２個以下のメモリセルトランジスタとを含むメモ
リセルユニット、あるいは１個の選択トランジスタと１
個のメモリセルトランジスタとが一対となったメモリセ
ルユニットとを具備する。そして、前記メモリセルトラ
ンジスタは電荷蓄積層を有し、この電荷蓄積層の側面は
前記素子分離領域の側面と同一面、又はほぼ同一面にあ
ることを特徴とする。

【００２５】上記目的を達成するために、この発明の第
２態様に係る半導体集積回路装置は、メモリセルアレイ
と、前記メモリセルアレイ内に設けられ、複数の電気的
書き換え可能なメモリセルと少なくとも一個の選択トラ
ンジスタとが直列接続されたメモリセルストリングが複
数個配列されている第１のセルブロックと、前記メモリ
セルアレイ内に設けられ、前記第１のセルブロックとは
異なる数の複数の電気的書き換え可能なメモリセルと少
なくとも一個の選択トランジスタとが直列接続されたメ
モリセルストリングが複数個配列されている第２のセル
ブロックとを具備することを特徴とする。

【００２６】上記目的を達成するために、この発明の第
３態様に係る半導体集積回路装置は、不揮発性メモリセ
ルアレイを持つメモリ回路と、前記メモリ回路を制御す
るコントロール回路とを具備する。そして、前記コント
ロール回路はページバッファを持ち、このページバッフ
ァは３トランジスタセルブロック、あるいは２トランジ
スタセルブロックを含むことを特徴とする。

【００２７】

【発明の実施の形態】以下、この発明の実施形態の幾つ
かを、図面を参照して説明する。この説明に際し、全図
にわたり、共通する部分には共通する参照符号を付す。

【００２８】（第１実施形態）選択ゲート線を形成する
ために、選択トランジスタ毎に分離されてしまったゲー
ト層となる部分を互いに接続する方法としては、例えば
メモリセルトランジスタの浮遊ゲート層の一部となる導
電体層、あるいはその制御ゲート層となる導電体層を利
用して、選択トランジスタ毎に分離されたゲート層とな
る部分を互いに接続する方法が考えられる。

【００２９】このようなコンタクトを形成する一例は、
メモリセルトランジスタの浮遊ゲート層の一部となる導
電体層を、選択トランジスタが形成される部分について
はＳＴＩ上に延在させ、ＳＴＩ上でコンタクトを取る方
法である（例えば、特願２０００−３０１３８０号)。

【００３０】また、他例は、選択トランジスタのゲート
層の一部となる導電体層に対してコンタクトを形成し、
この導電体層に、メモリセルトランジスタの制御ゲート
層となる導電体層を短絡して、素子活性領域ＡＡ上でコ
ンタクトを取る方式である（例えば、特願２０００−２
９１９１０号）。

【００３１】図１はこの発明の第１実施形態に係る不揮
発性半導体記憶装置の平面パターンの一例を示す平面
図、図２Ａは図１中の２Ａ−２Ａ線に沿う断面図、図２
Ｂは図１中の２Ｂ−２Ｂ線に沿う断面図である。

【００３２】図１、図２Ａ、図２Ｂに示すように、半導
体基板、例えばＰ型シリコン基板、又はＰ型ウェル１に
は、素子分離領域ＳＴＩが形成されている。素子分離領
域ＳＴＩは、Ｐ型ウェル１に素子活性領域ＡＡを分離す
る。図１に示す一例では、ＳＴＩはストライプ状に形成
され、Ｐ型ウェル１の表面にストライプ状の素子活性領
域ＡＡを分離している。メモリセルユニットＭＵは、素
子活性領域ＡＡに形成される。

【００３３】第１実施形態のメモリセルユニットＭＵ
は、いわゆる３トランジスタセルユニットである。３ト
ランジスタセルユニットは、ソース側選択トランジスタ
ＳＴＳと、ドレイン側選択トランジスタＳＴＤと、これ
ら選択トランジスタＳＴＳ、ＳＴＤ間に接続された１個
のメモリセルトランジスタＭＴとを含む。

【００３４】ソース側選択トランジスタＳＴＳのＮ型ソ
ース／ドレイン拡散層２は、コンタクト３を介して共通
ソース線ＳＬに接続されている。また、ドレイン側選択
トランジスタＳＴＤのＮ型ソース／ドレイン拡散層２
は、コンタクト４を介してデータ線、又はビット線ＢＬ
に接続されている。これにより、メモリセルユニットＭ
Ｕは、ソース線ＳＬとデータ線、又はビット線ＢＬとの
間に接続される。

【００３５】共通ソース線ＳＬは、例えば素子活性領域
ＡＡ及び素子分離領域ＳＴＩの延在方向に直交する方向
に延びる。そして、共通ソース線ＳＬは、トランジスタ
ＳＴＳ、ＳＴＤ、ＭＴのゲート電極の上部に形成され
た、例えば第１層目の金属配線層から形成される。本例
の共通ソース線ＳＬは、例えば選択トランジスタＳＴ
Ｓ、ＳＴＤのゲート電極の上部から、メモリセルトラン
ジスタＭＴのゲート電極の上部にまで拡がる。

【００３６】ビット線ＢＬは、例えば素子活性領域ＡＡ
及び素子分離領域ＳＴＩの延在方向に延びる。そして、
ビット線ＢＬは、共通ソース線ＳＬのさらに上層に形成
された、例えば第２層目の金属配線層から形成される。

【００３７】メモリセルトランジスタＭＴは、電荷蓄積
層、例えば浮遊ゲート層５を有する。本例の浮遊ゲート
層５は、例えば図２Ｂ中の破線円Ａ内に示されるよう
に、浮遊ゲート層５の側面が、素子分離領域ＳＴＩの側
面と同一面、又はほぼ同一面にある。

【００３８】浮遊ゲート５層上には、ゲート間絶縁膜６
を介して制御ゲート層７が形成されている。制御ゲート
層７は、ワード線ＷＬとして機能する。ゲート間絶縁膜
６は、例えばシリコン酸化膜、シリコン窒化膜、及びシ
リコン酸化膜の３層構造絶縁膜等から構成される。３層
構造絶縁膜は、一般にＯＮＯ膜と呼ばれる。

【００３９】選択トランジスタＳＴＳ、ＳＴＤはそれぞ
れ、例えば浮遊ゲート層５と同じ導電体層から形成され
たゲート層８を有する。ゲート層８は、浮遊ゲート層５
と異なり、例えば制御ゲート層７と同じ導電体層から形
成されたゲート層９に短絡されている。ゲート層９は、
選択ゲート線ＳＧＳ、ＳＧＤとして機能する。ゲート層
８をゲート層９に短絡させる方法の一例は、例えばゲー
ト間絶縁膜６と同じ絶縁体層から形成された絶縁膜１０
に開口部１１を形成し、この開口部１１を介してゲート
層９をゲート層８に接触させる。これにより、ゲート層
８はゲート層９と一体となり、選択トランジスタＳＴ
Ｓ、ＳＴＤのゲート電極として機能する。

【００４０】ところで、選択トランジスタＳＴＳ、およ
びＳＴＤのチャネル濃度を制御するための不純物を、絶
縁膜１０に形成された開口部１１を介して、ゲート層８
越しにイオン注入する方法が本願発明者らにより提案さ
れている（特願２００１−１５８０６６号）。この方法
に従ったチャネル不純物導入工程の一例を図３Ａに示
す。

【００４１】図３Ａに示すように、例えば素子活性領域
ＡＡのパターンにパターニングされている導電体層、例
えば導電性ポリシリコン層１２上に、絶縁体層、例えば
ＯＮＯ膜１３を形成する。導電性ポリシリコン層１２
は、浮遊ゲート層５、及びゲート層８となる導電体層で
ある。また、ＯＮＯ膜１３は、ゲート間絶縁膜６、及び
絶縁膜１０となる絶縁体層である。次いで、ＯＮＯ膜１
３上に、マスク層、例えばフォトレジスト層１４を形成
し、このフォトレジスト層１４に、開口部１１に対応し
た窓１５を形成する。次いで、フォトレジスト層１４を
マスクに用いて絶縁膜１０をエッチングし、絶縁膜１０
に開口部１１を形成する。次いで、例えばフォトレジス
ト層１４をマスクに用いて、Ｐ型ウェル１と同じＰ型不
純物、例えばボロンを、Ｐ型ウェル１に対して導電性ポ
リシリコン１２を貫通させてイオン注入する。これによ
り、選択トランジスタＳＴＳ、ＳＴＤのゲート層８とな
る部分下のＰ型ウェル１、即ち選択トランジスタＳＴ
Ｓ、ＳＴＤのチャネル領域の不純物濃度（チャネル濃
度）は、他の領域に比べて高まる。

【００４２】このようなチャネル不純物導入工程の一例
に従って形成された不揮発性半導体記憶装置の断面を図
３Ｂに示す。

【００４３】図３Ｂに示すように、選択トランジスタＳ
ＴＳ、ＳＴＤのチャネル領域１６の不純物濃度は、メモ
リセルトランジスタＭＴのチャネル領域１７の不純物濃
度よりも高い。このように、図３Ａに示したチャネル不
純物導入工程の一例を用いることで、例えば図３Ｂに示
すように、微細なメモリセルトランジスタＭＴ、微細な
選択トランジスタＳＴＳ、およびＳＴＤが、高密度に配
置されている場合でも、メモリセルトランジスタＭＴの
チャネル濃度と、選択トランジスタＳＴＳ、およびＳＴ
Ｄのチャネル濃度とを、別々に制御できる。

【００４４】ソース側選択トランジスタＳＴＳのＮ型ソ
ース／ドレイン拡散層２と共通ソース線ＳＬとはコンタ
クト３を介して接続され、同様にドレイン側選択トラン
ジスタＳＴＤのＮ型ソース／ドレイン拡散層２とビット
線ＢＬとの接続は、コンタクト４を介して接続される。
本例のコンタクト３は、共通ソース線ＳＬが形成されて
いる層（第１層目金属配線層）から、ソース側選択トラ
ンジスタＳＴＳのＮ型ソース／ドレイン拡散層２に対し
て直接に形成されている。同様に本例のコンタクト４
は、ビット線ＢＬが形成されている層（第２層目金属配
線層）から、ドレイン側選択トランジスタＳＴＤのＮ型
ソース／ドレイン拡散層２に対して直接に形成されてい
る。

【００４５】本例のコンタクト３、４はそれぞれ、いわ
ゆる自己整合コンタクトである。自己整合コンタクト
は、コンタクトの一部が、選択トランジスタＳＴＳ、Ｓ
ＴＤのゲート電極（８、９）の上部に被さる構造を持
つ。選択トランジスタＳＴＳ、ＳＴＤのゲート電極
（８、９）の上部には、例えばマスク材絶縁膜１８が形
成されている。マスク材絶縁膜１８は、層間絶縁膜１９
に対してエッチング選択性を持つ。マスク材絶縁膜１８
の材料の一例は、シリコン窒化膜（ＳｉＮ）である。マ
スク材絶縁膜１８の材料をシリコン窒化膜とした場合、
層間絶縁膜１９の材料の一例は、シリコン酸化膜（Ｓｉ
Ｏ_２）である。このようにマスク材絶縁膜１８が層間絶
縁膜１９に対してエッチング選択性を持つことで、選択
トランジスタＳＴＳのゲート電極間、及びＳＴＤのゲー
ト電極間に埋め込まれている層間絶縁膜１９のみを、選
択的にエッチングすることができる。これにより、選択
トランジスタＳＴＳのゲート電極間、及びＳＴＤのゲー
ト電極間に対して自己整合的にコンタクト孔を開口する
ことができる。この時、自己整合コンタクト３の導電体
は、選択トランジスタＳＴＳのゲート電極に側壁絶縁膜
２０を介して近接し、また、ゲート電極上にマスク材絶
縁膜１８を介して被さる。自己整合コンタクト４の導電
体も同様に、選択トランジスタＳＴＤのゲート電極に側
壁絶縁膜２０を介して近接し、また、ゲート電極上にマ
スク材絶縁膜１８を介して被さる。しかし、自己整合コ
ンタクト３、４の導電体に近接しているのは、メモリセ
ルトランジスタＭＴのゲート電極ではなく、選択トラン
ジスタＳＴＳ、ＳＴＤのゲート電極である。このため、
例えばビット線ＢＬ等に誘起された高電圧が、メモリセ
ルトランジスタＭＴのゲート電極、例えば浮遊ゲート層
５に作用することはない。

【００４６】また、コンタクト３、４を自己整合コンタ
クトとしない場合も考えられる。この場合、選択トラン
ジスタとメモリセルトランジスタとの間が、例えばシリ
コン酸化膜で埋め込まれている構造で、メモリセルトラ
ンジスタと選択トランジスタとの間はブロックされてい
るが、選択トランジスタ間のＮ型ソース／ドレイン拡散
層２、周辺トランジスタのゲート電極、選択トランジス
タのゲート電極、及びメモリセルトランジスタの制御ゲ
ート電極のみ、シリサイド膜となっている構造も考えら
れる（例えば、特願２００１−０７５５１１号、特願２
００１−２４４５５７号）。

【００４７】本第１実施形態に係る不揮発性半導体記憶
装置によれば、選択トランジスタＳＴＳ、ＳＴＤのゲー
ト電極は、ゲート層８とゲート層９とを、例えばゲート
間絶縁膜６と同じ絶縁体層から形成された絶縁膜１０
の、例えば中央部分に開口部１１を形成することで短絡
させる。即ち、ゲート層８に対して、ゲート層９下部か
らコンタクトを取る方式が採用されている（例えば、特
願２０００-２９１９１０号）。ゲート層９は、例えば
制御ゲート層７と同じ導電体層から形成される。このた
め、選択トランジスタＳＴＳ、ＳＴＤのゲート層９、即
ち選択ゲート線ＳＧＤ、ＳＧＳの電極材料の電気抵抗値
は、メモリセルトランジスタＭＴの制御ゲート層７、即
ちワード線ＷＬの電極材料の電気抵抗値と同じとなる。
制御ゲート層７の電極材料は、例えば導電性ポリシリコ
ンとメタルシリサイドとの積層構造である。メタルシリ
サイドは、例えばタングステンシリサイド（ＷＳｉ）等
である。また、浮遊ゲート層５の電極材料は、例えば導
電性ポリシリコンである。

【００４８】このように、選択ゲート線ＳＧＤ、ＳＧＳ
の電極材料の電気抵抗値は、ワード線ＷＬの電極材料の
電気抵抗値と同じとなることから、選択ゲート線ＳＧ
Ｄ、ＳＧＳ電極材料の電気抵抗値が、例えばワード線Ｗ
Ｌの電極材料の電気抵抗値よりも高くなることはない。
このため、選択ゲート線ＳＧＤ、ＳＧＳにおける遅延は
軽減され、高速な動作が可能になる。

【００４９】また、共通ソース線ＳＬ、及びビット線Ｂ
Ｌの配線材料についても、電気抵抗値が低い配線材料、
例えばアルミニウム（Ａｌ）を用いることで、選択ゲー
ト線ＳＧＳ、ＳＧＤに対して、共通ソース線ＳＬにおけ
る遅延を抑えることができる。これと同時に、３トラン
ジスタセルユニットにも十分に収まるような、コンパク
トな共通ソース線ＳＬを形成することが可能となる。

【００５０】もし、ビット線ＢＬに対して、共通ソース
線ＳＬの配線材料が低抵抗にならない場合には、例えば
本第１実施形態のように、共通ソース線ＳＬを、例えば
選択トランジスタＳＴＳ、ＳＴＤのゲート電極の上部か
ら、メモリセルトランジスタＭＴのゲート電極の上部に
まで拡がるように形成すればよい。このような共通ソー
ス線ＳＬを形成する場合、例えば本第１実施形態のよう
に、ビット線ＢＬから直接コンタクト４を形成する形状
であれば、メモリセルトランジスタＭＴの上部の領域に
収まる範囲内で、共通ソース線領域を確保すれば良い。

【００５１】このように幅の広い共通ソース線ＳＬは、
その電気抵抗を軽減できるとともに、ビット線ＢＬに対
し、例えばメモリセルトランジスタＭＴからの雑音を遮
蔽する効果も持っている。

【００５２】本第１実施形態に係る不揮発性半導体記憶
装置のメモリセルトランジスタＭＴの動作は、基本的に
ＮＡＮＤ型フラッシュメモリのメモリセルトランジスタ
と同じである。

【００５３】例えばデータを書き込む時には、選択され
たメモリセルトランジスタＭＴの制御ゲートに高電圧Ｖ
ｐｐを印加する。これにより、浮遊ゲート層５には、Ｆ
Ｎトンネル電流によって電子が注入され、データが書き
込まれる。ここで、カップリング比が０．６程度であれ
ば、高電圧Ｖｐｐは、２０Ｖ程度に設定される。

【００５４】データとしては、例えば電子が注入され、
メモリセルトランジスタＭＴのしきい値電圧がある基準
電圧より高い場合をデータ“０”とし、電子が注入され
ていない、あるいは電子が引き抜かれていてメモリセル
トランジスタＭＴのしきい値電圧が基準電圧より低い場
合をデータ“１”とする。これは、従来のフラッシュメ
モリと同様である。よって、データの有無を判定する点
は、従来と同様である。

【００５５】一方、データを消去する時には、例えばＰ
型ウェル１に高電圧Ｖｐｐを印加して、電子をＰ型ウェ
ル１に引き抜くことでデータを消去する。

【００５６】データを読み出す時には、メモリセルトラ
ンジスタＭＴが一つしかないので、選択ゲート線ＳＧ
Ｓ、ＳＧＤで選択されたメモリブロックに対して、メモ
リセルトランジスタＭＴの制御ゲート層７に、基準電圧
以上のある電圧を印加した時に、トランジスタＭＴがオ
ンするかオフするかで“０”か“１”かのデータを判定
することができる。

【００５７】また、メモリセルユニットＭＵ内には、メ
モリセルトランジスタＭＴが一つしかない構造なので、
そのメモリセルトランジスタＭＴのしきい値電圧は、デ
ータが書き込まれている場合に、ある値より高ければよ
い。つまり、しきい値電圧分布に上限の制約が無くなる
ので、しきい値電圧分布制御が簡単になり、製造バラツ
キに対して強い構造となる。

【００５８】（第２実施形態）図４はこの発明の第２実
施形態に係る不揮発性半導体記憶装置の平面パターンの
一例を示す平面図、図５Ａは図４中の５Ａ−５Ａ線に沿
う断面図、図５Ｂは図４中の５Ｂ−５Ｂ線に沿う断面図
である。

【００５９】本第２実施形態は、図４、図５Ａ、図５Ｂ
に示すように、第１実施形態に係る不揮発性半導体記憶
装置の３トランジスタセルユニットを、いわゆる４トラ
ンジスタセルユニットとしたものである。４トランジス
タセルユニットは、ソース側選択トランジスタＳＴＳ
と、ドレイン側選択トランジスタＳＴＤと、これら選択
トランジスタＳＴＳ、ＳＴＤ間に、互いに直列接続され
た２個のメモリセルトランジスタＭＴ１、ＭＴ２とを含
む。

【００６０】本第２実施形態のメモリセルユニットＭＵ
内には、２個のメモリセルトランジスタＭＴ１、ＭＴ２
が有る。このため、例えばメモリセルトランジスタＭＴ
１からデータを読み出す時には、メモリセルトランジス
タＭＴ２をデータの有無に係わらずオンさせ、同様にメ
モリセルトランジスタＭＴ２からデータを読み出す時に
は、メモリセルトランジスタＭＴ１をデータの有無に係
わらずオンさせなければならない。

【００６１】このように４トランジスタセルユニットで
は、データ読み出し時、非選択のメモリセルトランジス
タについては、データの有無に係わらずメモリセルトラ
ンジスタをオンさせるための電圧Ｖｐａｓｓをゲートに
掛けておく必要が有り、メモリセルトランジスタのしき
い値電圧は、電圧Ｖｐａｓｓよりも低くなければなら
い。このため、しきい値電圧分布に下限と上限が必要に
なる、いわゆる“リードディスターブ（Read distur
b）”による制約が存在する。これは、従来のＮＡＮＤ
型フラッシュメモリと同様である。

【００６２】しかし、４トランジスタセルユニットは、
例えば１６個といったメモリセルトランジスタを含むＮ
ＡＮＤ型セルユニットよりも、メモリセルトランジスタ
が少ない分、セル電流を多く取ることができ、セル電流
をセンスする時間も短くて済。つまり、４トランジスタ
セルユニットは、ＮＡＮＤ型セルユニットに比べて、高
速な動作が可能である。４トランジスタセルユニット
は、メモリのビット当たりの面積を縮小し、且つ高速動
作を維持しようとするもので、チップ面積縮小効果によ
るコストメリットと、少ないトランジスタ数のメモリセ
ルによる高速アクセス性の折衷的な不揮発性半導体記憶
装置の要求に対して需要を満たすものである。

【００６３】また、３トランジスタセルユニットは、ユ
ニットセル当たりメモリセルが１個であるので、ランダ
ムアクセスに有利である。

【００６４】これに対して、４トランジスタセルユニッ
トもランダムアクセスが可能ではあるが、ユニットセル
当たりメモリセルが２個であるので、基本的にはシリア
ルアクセスである。

【００６５】本第２実施形態のように、第１実施形態に
係る不揮発性半導体記憶装置は、４トランジスタセルユ
ニットとすることが可能である。

【００６６】（第３実施形態）図６はこの発明の第３実
施形態に係る不揮発性半導体記憶装置の平面パターンの
一例を示す平面図、図７Ａは図６中の７Ａ−７Ａ線に沿
う断面図、図７Ｂは図６中の７Ｂ−７Ｂ線に沿う断面図
である。

【００６７】本第３実施形態は、第１実施形態に係る不
揮発性半導体記憶装置のコンタクト４を、複数層に分け
て形成するようにしたものである。

【００６８】図６、図７Ａ、図７Ｂに示すように、ドレ
イン側選択トランジスタＳＴＤのＮ型ソース／ドレイン
拡散層２は、第１層目コンタクト４-１を介してコンタ
クト配線２１に接続される。コンタクト配線２１は、例
えば共通ソース線ＳＬと同じ、第１層目金属配線層から
形成される。コンタクト配線２１は、第２層目コンタク
ト４-２を介してビット線ＢＬに接続される。本第３実
施形態に係る不揮発性半導体記憶装置は、コンタクト４
-１、コンタクト配線２１、コンタクト４-２のように、
コンタクト４が複数層に分かれている以外は、第１実施
形態に係る不揮発性半導体記憶装置と、ほぼ同様の構成
である。

【００６９】本第３実施形態のように、第１実施形態に
係る不揮発性半導体記憶装置のコンタクト４は、直接に
形成するのではく、例えば第１層目コンタクト４-１、
コンタクト配線２１及び第２層目コンタクト４-２のよ
うに、複数層に分けて形成することが可能である。

【００７０】なお、コンタクト４を複数層に分けて形成
する場合、例えばコンタクト配線２１等の加工バラツキ
を見込み、ある程度のマージンを考慮する必要がある。
このため、共通ソースＳＬを配置するための領域を、充
分に確保できない状況も想定される。

【００７１】このような状況の場合には、例えば第１実
施形態に係る不揮発性半導体記憶装置のように、コンタ
クト４を、ビット線ＢＬが形成されている層（第２層目
金属配線層）から、ドレイン側選択トランジスタＳＴＤ
のＮ型ソース／ドレイン拡散層２に対して直接に形成す
る構造が有利である。

【００７２】（第４実施形態）図８はこの発明の第４実
施形態に係る不揮発性半導体記憶装置の平面パターンの
一例を示す平面図、図９Ａは図８中の９Ａ−９Ａ線に沿
う断面図、図９Ｂは図８中の９Ｂ−９Ｂ線に沿う断面図
である。

【００７３】本第４実施形態は、図８、図９Ａ、図９Ｂ
に示すように、第２実施形態に係る不揮発性半導体記憶
装置のコンタクト４を、複数層に分けて形成するように
したものである。本第４実施形態に係る不揮発性半導体
記憶装置は、コンタクト４-１、コンタクト配線２１、
コンタクト４-２のように、コンタクト４が複数層に分
かれている以外は、第２実施形態に係る不揮発性半導体
記憶装置と、ほぼ同様の構成である。

【００７４】本第４実施形態のように、第２実施形態に
係る不揮発性半導体記憶装置のコンタクト４は、直接に
形成するのではく、例えば第１層目コンタクト４-１、
コンタクト配線２１及び第２層目コンタクト４-２のよ
うに、複数層に分けて形成することが可能である。

【００７５】（第５実施形態）図１０はこの発明の第５
実施形態に係る不揮発性半導体記憶装置が具備するメモ
リセルユニットの一回路例を示す回路図である。

【００７６】メモリセルユニットＭＵとしては、第１、
第３実施形態で説明した３トランジスタセルユニット、
あるいは第２、第４実施形態で説明した４トランジスタ
セルユニットの他、図１０に示すようなメモリセルユニ
ットＭＵも考えられる。

【００７７】図１０に示すメモリセルユニットは、ソー
ス線ＳＬとビット線ＢＬとの間に接続された、１個の選
択トランジスタＳＴと１個のメモリセルトランジスタＭ
Ｔとが一対となったものである。本明細書では、このメ
モリセルユニットＭＵを２トランジスタセルユニットと
呼ぶ。

【００７８】図１０に示す２トランジスタセルユニット
では、特に選択トランジスタＳＴが共通ソース線ＳＬに
接続され、メモリセルトランジスタＭＴがビット線ＢＬ
に接続されている。ただし、２トランジスタセルユニッ
トとしては、選択トランジスタＳＴをビット線ＢＬに接
続し、メモリセルトランジスタＭＴをビット線ＢＬに接
続することも可能であろう。

【００７９】図１１はこの発明の第５実施形態に係る不
揮発性半導体記憶装置の平面パターンの一例を示す平面
図、図１２Ａは図１１中の１２Ａ−１２Ａ線に沿う断面
図、図１２Ｂは図１１中の１２Ｂ−１２Ｂ線に沿う断面
図である。

【００８０】図１１、図１２Ａ、図１２Ｂに示すよう
に、２トランジスタセルユニットは、１個の選択トラン
ジスタＳＴと、選択トランジスタＳＴに接続された１個
のメモリセルトランジスタＭＴとを含む。

【００８１】選択トランジスタＳＴのＮ型ソース／ドレ
イン拡散層２は、コンタクト３を介して共通ソース線Ｓ
Ｌに接続されている。また、メモリセルトランジスタＭ
ＴのＮ型ソース／ドレイン拡散層２は、コンタクト４を
介してビット線ＢＬに接続されている。これにより、メ
モリセルユニットＭＵは、ソース線ＳＬとデータ線、又
はビット線ＢＬとの間に接続される。

【００８２】本例のコンタクト３、４はそれぞれ、第１
〜第４実施形態で説明したコンタクト４のように、自己
整合コンタクトではない。この理由の一つは、例えばメ
モリセルトランジスタＭＴのゲート電極に対して自己整
合コンタクトを形成すると、例えばビット線ＢＬ等に誘
起された高電圧が、メモリセルトランジスタＭＴのゲー
ト電極、例えば浮遊ゲート層５に作用する可能性がある
ためである。

【００８３】ただし、コンタクト３については、自己整
合コンタクトを適用することが可能であろう。この場合
には、選択トランジスタＳＴのゲート電極に対して自己
整合コンタクトとなるからである。そして、コンタクト
３に対して、自己整合コンタクトを適用する場合には、
図１１、図１２Ａ、図１２Ｂに示す不揮発性半導体記憶
装置では、省略されているマスク材絶縁膜１８が、少な
くとも選択トランジスタＳＴのゲート電極上に形成され
るであろう。

【００８４】本第５実施形態のように、第１実施形態に
係る不揮発性半導体記憶装置は、２トランジスタセルユ
ニットとすることが可能である。

【００８５】また、第２〜第４実施形態に係る不揮発性
半導体記憶装置も、２トランジスタセルユニットとする
ことが可能である。

【００８６】（第６実施形態）図１３はこの発明の第６
実施形態に係る不揮発性半導体記憶装置が具備するメモ
リセルアレイの一回路例を示す回路図である。

【００８７】この発明の第１〜第５実施形態に基づく構
造を持つ不揮発性半導体記憶装置の応用としては、ＮＡ
ＮＤ型セルブロックと、例えば第１、第３実施形態で説
明した３トランジスタセルブロックとを同じメモリセル
アレイに併置する。そして、３トランジスタセルブロッ
クを、例えば高速なメモリアクセスが必要な情報を記憶
させる部分とし、ＮＡＮＤ型セルブロックを、例えばデ
ータを保存しておく部分とする。なお、第６実施形態に
係る不揮発性半導体記憶装置のメモリシステムに類似し
たアーキテクチャは、特開平１０-１３４５８８号公報
に示されている。

【００８８】図１３に示すように、ＮＡＮＤ型セルブロ
ックと、３トランジスタセルブロックとを同じメモリセ
ルアレイに併置するアーキテクチャでは、従来技術の欄
でも説明したように、その微細化を進めていくと、ＮＡ
ＮＤ型セルブロックにおいてはスリットの形成が可能で
あっても、３トランジスタセルブロックにおいてはスリ
ットの形成が難しくなり、ＮＡＮＤ型セルブロック、及
び３トランジスタセルブロックをそれぞれ、同じメモリ
セルアレイに併置することが困難になってしまう。

【００８９】そこで、例えば３トランジスタセルブロッ
クに、例えば上記第１、第３実施形態に係る不揮発性半
導体記憶装置を使用する。これにより、例えば選択トラ
ンジスタＳＴＳ、ＳＴＤ間に挟まれたメモリセルブロッ
クの長さを自在に調整することが可能となる。この結
果、その微細化が進展した場合でも、図１３に示される
メモリセルアレイ５０のように、同じメモリセルアレイ
５０に対して、ＮＡＮＤ型セルブロック、及び３トラン
ジスタセルブロックをそれぞれ配置することができる。

【００９０】なお、本第６実施形態の３トランジスタセ
ルブロックについては、例えば第２、第４実施形態に係
る不揮発性半導体記憶装置のような４トランジスタセ
ル、あるいは第５実施形態に係る不揮発性半導体記憶装
置のような２トランジスタセルに置き換えることが可能
である。

【００９１】さらに、本第６実施形態のＮＡＮＤ型セル
ブロックについては、図１４に示すように、ＡＮＤ型セ
ルブロックに置き換えることが可能である。

【００９２】また、図１４に示すように、ＮＡＮＤ型セ
ルブロックをＡＮＤ型セルブロックに置き換えた場合に
は、４トランジスタセルをＡＮＤ型にすることも可能で
ある。

【００９３】（第７実施形態）ＮＡＮＤ型フラッシュＥ
ＥＰＲＯＭは、ＮＯＲ型と比べて大容量化に有利である
という利点を有することは、上述した通りである。

【００９４】ＮＡＮＤ型ＥＥＰＲＯＭでは、不揮発性メ
モリセルは複数個直列接続され、その端部に選択トラン
ジスタが設けられて、いわゆるメモリセルストリング
(ＮＡＮＤストリング)を構成する。ＮＡＮＤストリング
は、メモリセル数が多い程、ビット線コンタクトや共通
ソース線の占める面積が相対的に小さくなり、メモリセ
ルアレイのスケーラビリティ{縮小性)が改善される。従
って、高密度化、大容量化のためには、ＮＡＮＤストリ
ング長(即ちメモリセル数)を大きくすることが好まし
い。

【００９５】しかし、ＮＡＮＤストリング長が大きくな
ると、データ読み出し時のセル電流が小さくなる。ＮＡ
ＮＤストリングの中の選択セルを読み出すとき、これに
直列接続された非選択セルを導通させるが、これら非選
択セルのトータルのコンダンタンス低下が大きくなるた
めである。セル電流が小さくなれば、高速動作ができな
くなり、また書き込みや消去の繰り返しにより更に読み
出しセル電流が低下して、信頼性が確保できなくなるお
それがある。

【００９６】セル電流は、メモリセルの活性領域の幅に
比例するため、活性領域幅を大きくすればセル電流を確
保することができるが、これは大容量化を阻害する。

【００９７】以上のように、ＮＡＮＤ型ＥＥＰＲＯＭ
は、大容量化と高速性能及び高信頼性との両立を図るこ
とが難しい。この発明の第７実施形態は、大容量化と高
速性能及び高信頼性との両立を図った半導体記憶装置に
関する。

【００９８】図１５Ａはこの発明の第７実施形態に係る
ＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの等価回路
例を示す等価回路図、図１５Ｂはそのレイアウト例を示
す平面図である。

【００９９】図１５Ａ、図１５Ｂに示す例では、メモリ
セルアレイは、例えば３個のセルブロックＡ、Ｂ、Ｃに
分けられており、それそれが一括データ消去の範囲とな
る。第１のセルブロックＡは、ｎ個の不揮発性メモリセ
ルＭＣ０〜ＭＣｎ−１が直接接続され、その両端に選択
トランジスタＳ１、Ｓ２が設けられたメモリセルストリ
ング(即ちＮＡＮＤストリング、あるいはＮＡＮＤセル
ユニット)３０ａを配列して構成されている。一方の選
択トランジスタＳ１のドレインは、各ＮＡＮＤストリン
グ３０ａそれぞれに設けられたデータ転送線(以下、ビ
ット線)ＢＬに接続され、他方の選択トランジスタＳ２
のソースは複数のＮＡＮＤストリング３０ａに共通に配
設された基準電位線（以下、共通ソース線）ＳＬに接続
されている。

【０１００】第２のセルブロックＢは、ｍ個（但し、ｍ
＜ｎ）の不揮発性メモリセルＭＣ０〜ＭＣｍ−１が直接
接続され、その両端に選択トランジスタＳ１、Ｓ２が設
けられたＮＡＮＤストリング３０ｂを配列して構成され
ている。一方の選択トランジスタＳ１のドレインは、各
ＮＡＮＤストリング３０ｂそれぞれに設けられたビット
線ＢＬに接続され、他方の選択トランジスタＳ２のソー
スは複数のＮＡＮＤストリング３０ｂに共通に配設され
た共通ソース線ＳＬに接続されている。

【０１０１】第３のセルブロックＣは、１個のメモリセ
ルＭ０が両端に選択トランジスタＳ１、Ｓ２を接続して
構成されたＮＡＮＤストリング３０ｃである。選択トラ
ンジスタＳ１のドレインはビット線ＢＬに、選択トラン
ジスタＳ２のソースは共通ソース線ＳＬに接続されてい
る。

【０１０２】各セルブロックＡ、Ｂ、Ｃの中で複数個ず
つのＮＡＮＤストリング３０ａ、３０ｂ、３０ｃの対応
するメモリセルの制御ゲートは、共通にワード線ＷＬに
接続され、選択トランジスタＳ１、Ｓ２のゲートは同様
に、選択ゲート線ＳＳＬ、ＧＳＬに接続されている。ビ
ット線ＢＬは、この実施の形態ではセルブロックＡ〜Ｃ
にまたがって連続的に形成されている。

【０１０３】ここでセルブロックＡ、Ｂ、Ｃは、全て２
値記憶を行うものとすることができる。或いは他の例と
して、例えばＮＡＮＤストリングの最も大きいセルブロ
ックＡは、大容量のデータ格納のために４値記憶等の多
値記憶を行うものとし、セルブロックＡよりもＮＡＮＤ
ストリングが小さいセルブロックＢ、Ｃは、２値記憶を
行うものとすることができる。或いはさらに他の例とし
て、最もＮＡＮＤストリングが小さいセルブロックＣの
みを２値記憶とし、それ以外のセルブロックＡ、Ｂは４
値記憶を行うようにすることもできる。

【０１０４】図１５Ｂでは、ストライプ状に区画された
活性領域（素子領域）と、メモリセル及び選択トランジ
スタのゲートを連続的に配設したワード練ＷＬおよび選
択ゲート線ＳＳＬ、ＧＳＬのパターンを示しており、ビ
ット線及び共通ソース線は、コンタクトのみ示して省略
している。

【０１０５】図１５Ｂに示すように、セルブロックＡ〜
Ｃの活性領域の幅はｄ０一定にしている。また、複数本
のワード線ＷＬを有するセルブロックＡ、Ｂのワード線
ピッチも、等しくｗ０としている。

【０１０６】なお、図１５Ａ、及び図１５Ｂに示す例で
は、各セルブロックＡ、Ｂ、Ｃ内に、ピット線方向に一
つのＮＡＮＤストリングが配置されているが、実際には
各セルブロックＡ、Ｂ、Ｃ内に、ビット線方向に複数の
ＮＡＮＤストリングが配置されてもよい。この場合、一
つのセルブロック内で、ビット線方向に隣接する二つの
ＮＡＮＤストリングは、例えば、ビット線コンタクトや
共通ソース線コンタクトを共有する形で形成すればよ
い。

【０１０７】より具体的なセルブロックのレイアウト例
を図１６に示し、その１７−１７線に沿う断面を図１７
に示し、その１８−１８線に沿う断面を図１８に示す。
ここでは、図１５Ａに示すセルブロックＡを想定してい
るが、他のセルブロックの構成も、セル数が異なるのみ
で同様である。

【０１０８】図１６〜図１８に示すように、シリコン基
板５１のセルアレイ領域は、セルブロック毎にｐ型ウェ
ルが形成される。このｐ型ウェルには、素子分離絶縁膜
５２によりストライプ状の素子領域（活性領域）５３が
区画される。素子分離絶縁膜５２の一例は、ＳＴＩであ
る。

【０１０９】各素子領域３に、トンネル絶縁膜５４を介
して浮遊ゲート５５が形成され、浮遊ゲート５５上にゲ
ート間絶縁膜５６を介して制御ゲート５７が形成され
て、更に制御ゲートに自己整合されたソース／ドレイン
拡散層５９が形成されて、メモリセルＭＣが構成され
る。制御ゲート５７が一方向に連続的にパターン形成さ
れて、ワード線ＷＬとなる。

【０１１０】この実施形態では、メモリセルの浮遊ゲー
ト５５は、図１８に示すように素子分離絶縁膜５２の間
に自己整合的に形成される。浮遊ゲート５５を埋め込み
後、素子分離絶縁膜５２の上部をエッチングすること
で、浮遊ゲート５５が突出した状態に形成される。従っ
て制御ゲート５７は、浮遊ゲート５５の上面のみならず
両側面にも対向し、大きな結合容量が得られるようにし
ている。

【０１１１】選択トランジスタＳ１、Ｓ２については、
図１７に示すように、メモリセルの浮遊ゲート５５と制
御ゲート５７となる上下の多結晶シリコン膜を短絡した
状態でゲート電極を形成している。メモリセルＭＣ及び
選択トランジスタＳ１、Ｓ２のゲートは、シリコン窒化
膜８で覆われた状態でパターン形成される。

【０１１２】メモリセル及び選択トランジスタが形成さ
れた基板上には第１の層間絶縁膜６０ａが形成され、こ
の上に第１層メタル配線である共通ソース線（ＳＬ）６
２が形成される。共通ソース線６２は、層間絶縁膜６０
ａに開けられたコンタクト孔に埋め込まれたコンタクト
プラグ６１ａを介して、ＮＡＮＤストリングのソース側
の拡散層５９に接続される。第１の層間絶縁膜６０ａ上
には更に第２の層間絶縁膜６０ｂが形成され、この上に
第２層メタル配線であるビット線（ＢＬ）６４が形成さ
れる。ビット線６４は、層間絶縁膜６０ａ、６０ｂに開
けられたコンタクト孔に埋め込まれたコンタクトプラグ
６１ｂを介して、ＮＡＮＤストリングのドレイン側拡散
層６９に接続される。

【０１１３】コンタクトプラグ６１ａ、６１ｂは、隣接
するセルブロック間の二つの選択トランジスタＳ１、Ｓ
２の間に自己整合的に埋め込まれている。即ち、ゲート
電極を覆うシリコン窒化膜５８をエッチングストッパと
してゲート間スペースより大きな開口のマスクを用いて
層間絶縁膜エッチングを行うことで、ゲート間スペース
に自己整合されたコンタクト孔を開ける。これにより、
コンタクトプラグ６１ａ、６１ｂは、選択トランジスタ
のゲート電極に一部またがる状態に埋め込まれる。

【０１１４】先に述べたように、図１５Ａ及び図１５Ｂ
では、一つのセルブロックのビット線方向の大きさが一
つのＮＡＮＤストリングである場合を示しているが、図
１６〜図１８の例ではセルブロックは、ビット線方向に
隣接するＮＡＮＤストリングがドレイン拡散層及びソー
ス拡散層を共有して、ビット線方向に複数のＮＡＮＤス
トリングが配列される例を示している。

【０１１５】この実施の形態では、図１５Ａ及び図１５
Ｂに示したように、ビット線ＢＬは、セルブロックＡ〜
Ｃにまたがって連続的に形成される。従って、図１９に
示すように、これらのセルブロックＡ〜Ｃの一端に、セ
ルブロックＡ〜Ｃで共有されるセンスアンプ７０が配置
される。

【０１１６】この実施の形態によると、ＮＡＮＤストリ
ングの大きさが異なるセルブロックを１チップ化してい
るから、用途に応じてチップ内の領域を使い分けること
で、用途毎の性能を得ることかできる。例えば、ＮＡＮ
Ｄストリングのメモリセル数が最も少ないセルブロック
Ｃは高速性能に優れているから、書き換え回数が多く、
高速アクセスが要求されるプログラムコードの記憶領域
として利用する。セルブロックＡ、Ｂは、高速性能がそ
れほど要求されないが高密度のため大容量であることが
必要な、例えば画像データ記憶領域として利用する。セ
ルブロックＡ、Ｂの間もストリング長が異なるから、セ
ルブロックＡはより大容量のデータ領域、セルブロック
Ｂは、セルブロックＡよりは高速性が要求されるデータ
領域として、使い分けることができる。

【０１１７】これにより、チップ内のＮＡＮＤストリン
グ長を一定にした場合に比べて、高速性能、及び高信頼
性と高密度、大容量のトレードオフの関係を解決するこ
とができる。更に、セルブロックＣは高速の書き込み／
読み出しを行うためには、２値記憶を行うものとし、Ｎ
ＡＮＤストリング長の大きいセルブロックＡは、大容量
のデータ格納領域として４値記憶を行うものとすれば、
セルブロックの用途をより最適化することができる。セ
ルブロックＢは、メモリ用途に応じて、セルブロックＡ
と共に４値記憶としてもよいし、セルブロックＣと共に
２値記憶を行うようにすることもできる。

【０１１８】また、図１５Ａ、及び図１５Ｂに示したよ
うに、複数のセルブロックＡ〜Ｃの間で活性領域の幅を
一定にしているから、微細加工条件がセルアレイ領域全
体で均一になり、微細なメモリセルを高信頼性で実現す
ることができる。更に、セルブロックＡ、Ｂのワード線
ヒッチを等しくしているから、ワード線を選択駆動する
ロウデコーダを一定ピッチで配置することができる。こ
れも微細加工にとって好ましい。

【０１１９】次に、第７実施形態の変形例を説明する。

【０１２０】図２０は第７実施形態の第１変形例に係る
不揮発性半導体記憶装置のメモリセルアレイを示す平面
図、図２１は図２０中の２１−２１線に沿う断面図であ
る。

【０１２１】図２０及び図２１には、ビット線コンタク
トの構成を変形した例が、図１６及び図１７に対応させ
て示されている。図１６及び図１７と対応する部分には
同一符号を付して詳細な説明は省く。

【０１２２】第１変形例では、ピット線６４を、中継用
配線６６を介して拡散層５９に接続するようにしてい
る。中継用配線６６は、共通ソース線６２と同じ導電体
材料を用いて第１の層間絶縁膜６０ａ上に形成される。
中継用配線６６は、第１の層間絶縁膜６０ａに埋め込ま
れたコンタクトプラグ６１ｂ１を介してｎ型拡散層５９
と接続される。第２の層間絶縁膜６０ｂ上に形成される
ビット線６４は、第２の層間絶縁膜６０ｂに埋め込まれ
たコンタクトプラグ６１ｂ２を介して中継用配線６６に
接続される。

【０１２３】中継用配線６６をｎ型拡散層５９に接続す
るためのコンタクトプラグ６１ｂ１は、隣接する二つの
選択トランジスタＳ１のゲート電極間に自己整合されて
埋め込まれ、ゲート電極に一部重なる状態に形成され
て、ワード線の方向に一列に配列される。ビット線６４
を中継用配線６６に接続するためのコンタクトプラグ６
１ｂ２は、図２０に示すように、コンタクトプラグ６１
ｂ１の配列の両側に交互に、ワード線上に位置するよう
に配置される。これにより、コンタクトプラグ６１ｂ２
の配列ピッチは、コンタクトプラグ６１ｂ１のそれの２
倍になる。この様な配列は、コンタクトプラグ６１ｂ１
と異なりセルフアラインされないコンタクトプラグ６１
ｂ２を、ある程度大きな面積として互いに短絡すること
なく、確実に中継用配線６６にコンタクトさせることを
可能にする。

【０１２４】図２２は第７実施形態の第２変形例に係る
不揮発性半導体記憶装置のメモリセルアレイを示す平面
図、図２３は図２２中の２３−２３線に沿う断面図であ
る。

【０１２５】図２２及び図２３には、ビット線コンタク
トの構成を変形した他の例が、図１６及び図１７に対応
させて示されている。図１６及び図１７と対応する部分
には同一符号を付して詳細な説明は省く。

【０１２６】第２変形例では、図１６及び図１７で説明
した共通ソース線６２とコンタクトプラグ６１ａに対応
するものとして、メタル配線を用いず、多結晶シリコン
或いはタングステン等のメタルによる埋め込み配線６１
ｃを用いている。この埋め込み配線６１ｃは、隣接する
選択トランジスタＳ２のゲート電極間に自己整合的に、
ワード線方向に連続するように埋め込まれたローカルイ
ンターコネクト配線であり、共通ソース線となる。

【０１２７】この場合層間絶縁膜６０は一層であり、メ
タル配線はビット線６４のみとなる。ビット線６４は、
図１６及び図１７と同様に、層間絶縁鹿６０に埋め込ま
れたコンタクトプラグ６１ｂを介してｎ型拡散層５９に
接続される。この様にメタル配線層の削減により、工程
の簡略化と製造工程の削減が可能になる。

【０１２８】図２４Ａは第７実施形態の第３変形例に係
る不揮発性半導体記憶装置のメモリセルアレイを示す平
面図である。

【０１２９】図２４Ａは、メモリセルアレイのレイアウ
トを変更した例を、図１５Ｂに対応させて示している。

【０１３０】第３変形例では、複数のセルブロックの間
の活性領域（素子領域）の幅を異ならせる。第３変形例
では、具体的にはセルブロックＡ、Ｃの活性領域の幅を
ｄ１とし、セルブロックＢの活性領域の幅を、ｄ１より
大きなｄ２に設定している。セルブロックＡ、Ｂのワー
ド線ピッチは、第７実施形態と同様に、同じｗ０として
いる。

【０１３１】具体的なセルアレイの構造としては、素子
領域と素子分離領域の幅の関係を除けば、図１６〜図１
８で説明した構造、図２０及び図２１で説明した構造、
図２２及び図２３で説明した構造のいずれをも適用する
ことができる。

【０１３２】従来技術では一般に、浮遊ゲートをワード
線方向についてセル毎に分離するためには、浮遊ゲート
材料膜を素子分離領域上でスリット加工することが行わ
れる。これに対して、図１６〜図１８で説明したよう
に、浮遊ゲートを素子分離領域の間に自己整合的に埋め
込む方式を用いると、スリット形成が必要ないため、素
子分離領域と素子領域の幅の関係を自在に選ぶことがで
きる。

【０１３３】そしてこの第３変形例のように、セルブロ
ックの間で素子領域の幅を異ならせれば、セルブロック
の用途に応じた最適の特性を選択することができる。

【０１３４】図２４Ａに示す例は、二つのセルブロック
Ａ、Ｂに着目すると、ＮＡＮＤストリング長の小さい方
のセルブロックＢの活性領域幅を、セルブロックＢのそ
れより大きくしている。即ち、ＮＡＮＤストリング長の
小さいセルブロックＢは、セルブロックＡよりは高速動
作の用途に好ましいが、このセルブロックＢに更に高速
性能を付与するには、その活性領域幅を大きくし、大き
なセル電流を確保することが好ましい。

【０１３５】図２４Ａに示すように、セルブロックＡ、
Ｂの間で素子領域の幅を異ならせると、特にそのピッチ
が大きくなる場合は、セルブロックＡ、Ｂに連続的にビ
ット線ＢＬを形成することは困難である。従ってこの場
合には、セルブロックＡ、Ｂ毎に独立に異なるピッチで
ビット線ＢＬを配殺することになる。更にこの場合、図
２５Ａに示すように、セルブロックＡ、Ｂ毎に独立にセ
ンスアンプ７０ａ、７０ｂを配置することになる。

【０１３６】図２４Ｂは第７実施形態の第４変形例に係
る不揮発性半導体記憶装置のメモリセルアレイを示す平
面図である。

【０１３７】図２４Ｂは、メモリセルアレイのレイアウ
トを変更した例を、図１５Ｂに対応させて示している。

【０１３８】第４変形例は、上記第３変形例と同様に、
例えば、セルブロックＢの活性領域の幅を、セルブロッ
クＡ、Ｃの活性領域の幅と異ならせた例である。第４変
形例が、第３変形例と、特に異なるところは、セルブロ
ックＡ、Ｂ、Ｃそれぞれでビット線ＢＬ（ＢＬ０〜ＢＬ
４のみを図示する）を共有させたことである。

【０１３９】本例では、セルブロックＢの活性領域の幅
が、例えば、セルブロックＡ、Ｂ各々の活性領域の幅よ
りも広い。このため、本例では、ビット線ＢＬ０〜ＢＬ
４のうち、ＢＬ０、ＢＬ２、ＢＬ４、即ち偶数ビット線
を、セルブロックＢ内のＮＡＮＤストリングに接続する
ようにした。

【０１４０】具体的には、ビット線ＢＬ０〜ＢＬ４は、
セルブロックＡ内のＮＡＮＤストリングに、ビット線コ
ンタクトＣＡ０〜ＣＡ４を介して接続され、同様に、セ
ルブロックＣ内の３トランジスタセルブロックに、ビッ
ト線コンタクトＣＣ０〜ＣＣ４を介して接続される。さ
らに、ビット線ＢＬ０〜ＢＬ４のうち、ビット線ＢＬ
０、ＢＬ２、ＢＬ４は、セルブロックＢ内のＮＡＮＤス
トリングに、ビット線コンタクトＣＢ０〜ＣＢ２を介し
て接続される。なお、ビット線ＢＬ１、ＢＬ３、即ち奇
数ビット線は、セルブロックＢ内をスルーさせる。図２
５Ｂに、第４変形例に係る不揮発性半導体記憶装置のメ
モリセルアレイ及びセンスアンプのレイアウト例を示
す。また、図２５Ｂには、図２４Ｂに示す部分の等価回
路を示しておく。

【０１４１】本第４変形例では、例えば、活性領域の幅
が、他のセルブロックＡ、Ｃよりも広いセルブロックＢ
において、ビット線のうち、例えば、偶数ビット線をＮ
ＡＮＤストリングにコンタクトさせ、奇数ビット線をス
ルーさせるようにする。これにより、例えば、セルブロ
ックＢの活性領域の幅が、セルブロックＡ、Ｃの活性領
域の幅と異なる装置において、ビット線ＢＬを共有で
き、例えば、セルブロックＡ、Ｂ、Ｃそれぞれで、セン
スアンプを共有できる、という利点を得ることができ
る。

【０１４２】また、本第４変形例では、セルブロックＢ
内のビット線間ピッチを、セルブロックＡ、Ｃ内のビッ
ト線間ピッチと同じにできる。このため、セルブロック
Ｂ内のビット線間ピッチが、セルブロックＡ、Ｃ内のビ
ット線間ピッチと異なる装置に比較して、微細加工しや
すい、という利点も得ることができる。

【０１４３】なお、本第４変形例では、偶数ビット線、
即ち全てのビット線のうち１／２を、例えば、セルブロ
ックＢ内のＮＡＮＤストリングにコンタクトさせるよう
にしたが、これに限るものではない。例えば、全ビット
線のうちの１／４、１／８、…を、例えば、セルブロッ
クＢ内のＮＡＮＤストリングにコンタクトさせるように
しても良い。１／４のビット線を、セルブロックＢ内の
ＮＡＮＤストリングにコンタクトさせた場合には、例え
ば、ビット線ＢＬ０、ＢＬ４を、セルブロックＢ内のＮ
ＡＮＤストリングにコンタクトさせる。そして、ビット
線ＢＬ１、ＢＬ２、ＢＬ３については、セルブロックＢ
内を通過させれば良い。

【０１４４】また、本第４変形例では、セルブロックＢ
のＮＡＮＤストリング長が、セルブロックＡのＮＡＮＤ
ストリング長よりも短い例で説明したが、セルブロック
ＢのＮＡＮＤストリング長を、セルブロックＡのＮＡＮ
Ｄストリング長と等しくしても良い。

【０１４５】さらに、本第４変形例では、セルブロック
Ｂの活性領域の幅が、セルブロックＡ、Ｃの活性領域の
幅と異なる例で説明したが、例えば、セルブロックＣの
活性領域の幅を、セルブロックＡ、Ｂの活性領域の幅と
異ならせることも可能である。

【０１４６】以上述べたように、第７実施形態によれ
ば、高密度化による大容量化と高速性能及び高信頼性と
の両立を図ったＮＡＮＤ型ＥＥＰＲＯＭを得ることがで
きる。

【０１４７】（第８実施形態）近時、不揮発性半導体記
憶装置は、ＩＣカード、例えば、メモリカードの主記憶
に使用されるようになってきている。典型的なメモリカ
ードには、主記憶と、この主記憶を制御するコントロー
ラとが含まれる。従来、この種のメモリカードでは、例
えば、一つのカード型パッケージに、２つのＩＣチッ
プ、即ちコントローラＩＣチップとメモリＩＣチップと
の双方が収容されるようになっている（例えば、Shigeo
Araki, “The Memory Stick”, http://www.ece.umd.e
du/courses/enee759m.S2002/papers/araki2000-micro20
-4.pdf pp40-46.参照）。

【０１４８】しかし、一つのカード型パッケージに、コ
ントローラＩＣチップとメモリＩＣチップとの双方を収
容することは、メモリカードの小型化や、その製造コス
トの削減を妨げる。このような事情を解消するには、例
えば、コントローラと、メモリとを１チップ化するのが
良い。

【０１４９】図２６Ａ〜図２６Ｃはこの発明の第８実施
形態に係る不揮発性半導体記憶装置を示すブロック図で
ある。

【０１５０】図２６Ａは、第８実施形態の第１の例を示
す。

【０１５１】図２６Ａに示すように、ＩＣチップ（IC c
hip）９０には、機能回路ブロックとして、主記憶、例
えば、フラッシュメモリ（Flash memory）９２と、この
フラッシュメモリ９２を制御するコントローラ（contro
ller）９１とが含まれている。図２６Ａには、コントロ
ーラ９１に含まれるいくつかの回路ブロックのうち、特
に主記憶に関係する回路ブロックのみを説明する。

【０１５２】主記憶に関係する回路ブロックには、例え
ば、シリアル/パラレル及びパラレル/シリアルインター
フェース（Serial/Parallel and Parallel/Serial Inte
rface）９３、ページバッファ（Page Buffer）９４、並
びにメモリインターフェース（Memory Interface）９５
が含まれる。

【０１５３】シリアル/パラレル及びパラレル/シリアル
インターフェース９３は、データをフラッシュメモリ９
２に書き込む際、例えば、シリアルな入力データ（Inpu
t data）を、パラレルな内部データに変換する。変換さ
れたパラレルな内部データは、ページバッファ９４に入
力され、ここに蓄積される。蓄積された内部データは、
メモリインターフェース９５を介して、フラッシュメモ
リ９２に書き込まれる。

【０１５４】また、データをＩＣチップ９０から読み出
す際には、フラッシュメモリ９２から読み出したデータ
を、メモリインターフェース９５を介して、ページバッ
ファ９４に入力し、ここに蓄積する。蓄積した内部デー
タは、シリアル/パラレル及びパラレル/シリアルインタ
ーフェース９３に入力され、ここでパラレルな内部デー
タが、シリアルな出力データ（Output data）に変換さ
れて、チップの外に出力される。

【０１５５】このようなＩＣチップ９０が、図２７に示
すように、カード型パッケージ（Card type Package）
９７に収容、あるいは搭載、あるいは貼り付けられるこ
とで、ＩＣカード、例えば、メモリカードとして機能す
る。

【０１５６】図２６Ａに示す第１の例では、上記ＩＣチ
ップ９０において、フラッシュメモリ９２のメモリセル
アレイを、上記実施形態で説明したＮＡＮＤセルブロッ
ク（NAND cell block）９６を含んで構成し、ページバ
ッファ９４を上記実施形態で説明した３トランジスタセ
ルブロック（three-transistor cell block）により構
成する。

【０１５７】また、図２６Ｂに示す第２の例では、上記
ＩＣチップ９０において、フラッシュメモリ９２のメモ
リセルアレイを、上記実施形態で説明したＡＮＤ型セル
ブロック（AND cell block）９６を含んで構成し、ペー
ジバッファ９４を上記実施形態で説明した３トランジス
タセルブロック（three-transistor cell block）によ
り構成する。

【０１５８】また、図２６Ｃに示す第３の例では、上記
ＩＣチップ９０において、フラッシュメモリ９２のメモ
リセルアレイを、上記実施形態、特に第７実施形態で説
明したセルブロックＡ及びＢ（cell blocks A and B）
を含んで構成し、ページバッファ９４を上記第７実施形
態で説明したセルブロックＣ（cell block C）により構
成する。

【０１５９】このような第８実施形態によれば、例え
ば、コントローラと、メモリとを１チップ化したＩＣチ
ップ９０において、フラッシュメモリ９２をＮＡＮＤ型
セルブロック、あるいはＡＮＤ型セルブロックにより構
成し、ページバッファ９４を３トランジスタセルブロッ
クにより構成する。ＮＡＮＤ型セルブロックのメモリセ
ル、ＡＮＤ型セルブロックのメモリセル、及び３トラン
ジスタセルブロックのメモリセルは互いに同じである。
このため、例えば、ＩＣチップ９０を製造しやすい、と
いう利点を得ることができる。

【０１６０】さらに、例えば、ページバッファ９４を２
つのＣＭＯＳ型インバータを用いたラッチ回路により構
成した場合に比較して、ページバッファ９４のトランジ
スタ数を減らせる、という利点を得ることができる。

【０１６１】なお、第８実施形態において、ページバッ
ファ９４を上記実施形態で説明した２トランジスタセル
ブロックにより構成することも可能である。

【０１６２】さらに、フラッシュメモリ９２のメモリセ
ルアレイには、例えば第６実施形態のように、３トラン
ジスタセルブロック、もしくは２トランジスタセルブロ
ックと、ＮＡＮＤ型セルブロックとを含んで構成しても
良いし、第７実施形態のように、セルブロックＡ、Ｂ、
及びＣを含んで構成しても良い。

【０１６３】以上述べたように、第８実施形態によれ
ば、主記憶及びこの主記憶を制御するコントローラを有
し、ＩＣカードに好適な半導体集積回路装置、及びその
半導体集積回路装置を備えたＩＣカードを得ることがで
きる。

【０１６４】以上、この発明を第１〜第８実施形態によ
り説明したが、この発明は、これら実施形態それぞれに
限定されるものではなく、その実施にあたっては、発明
の要旨を逸脱しない範囲で種々に変形することが可能で
ある。

【０１６５】また、上記各実施形態はそれぞれ、単独で
実施することが可能であるが、適宜組み合わせて実施す
ることも、もちろん可能である。

【０１６６】また、上記各実施形態には、種々の段階の
発明が含まれており、各実施形態において開示した複数
の構成要件の適宜な組み合わせにより、種々の段階の発
明を抽出することも可能である。

【０１６７】また、上記各実施形態では、この発明を不
揮発性半導体記憶装置に適用した例に基づき説明した
が、上述したような不揮発性半導体記憶装置を内蔵した
半導体集積回路装置、例えばプロセッサ、システムＬＳ
Ｉ等もまた、この発明の範疇である。

【０１６８】

【発明の効果】以上説明したように、この発明によれ
ば、少数、例えば、２つ以下のメモリセルトランジスタ
と、１つ以上の選択ゲートトランジスタとを含むメモリ
セルユニットを、最小加工寸法で形成することを可能と
するスケーラビリティ（縮小性）の高い半導体集積回路
装置を提供できる。

【０１６９】また、大容量化と高速性能及び高信頼性の
両立を図った半導体記憶部を備えた半導体集積回路装置
を提供できる。

【０１７０】また、主記憶及びこの主記憶を制御するコ
ントローラを有し、ＩＣカードに好適な半導体集積回路
装置を提供できる。

【図面の簡単な説明】

【図１】図１はこの発明の第１実施形態に係る不揮発性
半導体記憶装置の平面パターンの一例を示す平面図

【図２】図２Ａは図１中の２Ａ−２Ａ線に沿う断面図、
図２Ｂは図１中の２Ｂ−２Ｂ線に沿う断面図

【図３】図３Ａはチャネル不純物導入工程の一例を示す
断面図、図３Ｂは図３Ａに示す一例に従って形成された
不揮性半導体記憶装置の一例を示す断面図

【図４】図４はこの発明の第２実施形態に係る不揮発性
半導体記憶装置の平面パターンの一例を示す平面図

【図５】図５Ａは図４中の５Ａ−５Ａ線に沿う断面図、
図５Ｂは図４中の５Ｂ−５Ｂ線に沿う断面図

【図６】図６はこの発明の第３実施形態に係る不揮発性
半導体記憶装置の平面パターンの一例を示す平面図

【図７】図７Ａは図６中の７Ａ−７Ａ線に沿う断面図、
図７Ｂは図６中の７Ｂ−７Ｂ線に沿う断面図

【図８】図８はこの発明の第４実施形態に係る不揮発性
半導体記憶装置の平面パターンの一例を示す平面図

【図９】図９Ａは図８中の９Ａ−９Ａ線に沿う断面図、
図９Ｂは図８中の９Ｂ−９Ｂ線に沿う断面図

【図１０】図１０はこの発明の第５実施形態に係る不揮
発性半導体記憶装置が具備するメモリセルユニットの一
回路例を示す回路図

【図１１】図１１はこの発明の第５実施形態に係る不揮
発性半導体記憶装置の平面パターンの一例を示す平面図

【図１２】図１２Ａは図１１中の１２Ａ−１２Ａ線に沿
う断面図、図１２Ｂは図１１中の１２Ｂ−１２Ｂ線に沿
う断面図

【図１３】図１３この発明の第６実施形態に係る不揮発
性半導体記憶装置が具備するメモリセルアレイの一回路
例を示す回路図

【図１４】図１４この発明の第６実施形態の変形例に係
る不揮発性半導体記憶装置が具備するメモリセルアレイ
の一回路例を示す回路図

【図１５】図１５Ａはこの発明の第７実施形態に係る不
揮発性半導体記憶装置のメモリセルアレイの一等価回路
例を示す等価回路図、図１５Ｂはこの発明の第７実施形
態に係るＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの
レイアウト例を示す平面図

【図１６】図１６は図１５Ｂに示すレイアウト例の一具
体例を示す平面図

【図１７】図１７は図１６中の１７−１７線に沿う断面
図

【図１８】図１８は図１７中の１８−１８線に沿う断面
図

【図１９】図１９はこの発明の第７実施形態に係る不揮
発性半導体記憶装置のメモリセルアレイ及びセンスアン
プのレイアウト例を示す平面図

【図２０】図２０は第７実施形態の第１変形例に係る不
揮発性半導体記憶装置のメモリセルアレイを示す平面図

【図２１】図２１は図２０中の２１−２１線に沿う断面
図

【図２２】図２２は第７実施形態の第２変形例に係る不
揮発性半導体記憶装置のメモリセルアレイを示す平面図

【図２３】図２３は図２２中の２３−２３線に沿う断面
図

【図２４】図２４Ａは第７実施形態の第３変形例に係る
不揮発性半導体記憶装置のメモリセルアレイを示す平面
図、図２４Ｂは第７実施形態の第４変形例に係る不揮発
性半導体記憶装置のメモリセルアレイを示す平面図

【図２５】図２５Ａは第７実施形態の第３変形例に係る
不揮発性半導体記憶装置のメモリセルアレイ及びセンス
アンプのレイアウト例を示す平面図、図２５Ｂは第７実
施形態の第４変形例に係る不揮発性半導体記憶装置のメ
モリセルアレイ及びセンスアンプのレイアウト例を示す
平面図

【図２６】図２６Ａ〜図２６Ｃはこの発明の第８実施形
態に係る不揮発性半導体記憶装置を示すブロック図

【図２７】図２７は第８実施形態に係る不揮発性半導体
記憶装置を用いたＩＣカードを示すブロック図

【図２８】図２８は従来の不揮発性半導体記憶装置のス
リット形成時を示す平面図

【図２９】図２９は従来の他の不揮発性半導体記憶装置
のスリット形成時を示す平面図

【符号の説明】

１…Ｐ型ウェル２…Ｎ型ソース／ドレイン拡散層３…コンタクト４…コンタクト４-1…第１段階コンタクト４-2…第２段階コンタクト５…浮遊ゲート層（メモリセルトランジスタ）６…ゲート間絶縁膜７…制御ゲート層（メモリトランジスタ）８…ゲート層（選択トランジスタ）９…ゲート層（選択トランジスタ）１０…絶縁膜１１…開口部１２…導電性ポリシリコン層１３…ＯＮＯ膜１４…フォトレジスト層１５…窓１６…チャネル領域（選択トランジスタ）１７…チャネル領域（メモリセルトランジスタ）１８…マスク材層１９…層間絶縁膜２０…側壁絶縁膜２１…コンタクト配線３０ａ、３０ｂ、３０ｃ…ＮＡＮＤストリング５０…メモリセルアレイ５１…シリコン基板５２…素子分離絶縁膜５３…素子領域５４…トンネル絶縁膜５５…浮遊ゲート５６…ゲート間絶縁膜５７…制御ゲート５８…シリコン窒化膜５９…ソース／ドレイン拡散層６０ａ、６０ｂ…層間絶縁膜６１ａ、６１ｂ…コンタクトプラグ６２…共通ソース線６４…ビット線

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｈ０１Ｌ 29/788 Ｇ０６Ｋ 19/00 Ｎ 29/792 (72)発明者杉前紀久子神奈川県横浜市磯子区新杉田町８番地株式会社東芝横浜事業所内Ｆターム(参考） 5B025 AC02 AC03 AE05 AE08 AF04 5B035 AA00 AA01 BB09 CA11 CA29 5F083 EP02 EP23 EP33 EP34 EP55 EP56 EP75 EP76 EP79 ER09 ER19 ER22 GA02 GA09 GA13 JA04 JA35 JA36 JA39 JA53 KA11 LA02 LA21 MA03 MA06 MA19 MA20 NA01 NA06 PR36 ZA05 ZA21 5F101 BA01 BA29 BA36 BB05 BD22 BD33 BD34 BD35 BE02 BE05 BE07 BF05 BH09 BH19 BH21

Claims

【特許請求の範囲】

【請求項１】半導体基板と、前記半導体基板に形成された、前記半導体基板に素子活
性領域を分離する素子分離領域と、第１配線と、第２配線と、前記素子活性領域に形成されるとともに前記第１、第２
配線間に接続され、２個の選択トランジスタと、これら
２個の選択トランジスタ間に接続された２個以下のメモ
リセルトランジスタとを含むメモリセルユニットとを具
備し、前記メモリセルトランジスタは電荷蓄積層を有し、この
電荷蓄積層の側面は前記素子分離領域の側面と同一面、
又はほぼ同一面にあることを特徴とする半導体集積回路
装置。
【請求項２】半導体基板と、前記半導体基板に形成された、前記半導体基板に素子活
性領域を分離する素子分離領域と、第１配線と、第２配線と、前記素子活性領域に形成されるとともに前記第１配線と
前記第２配線との間に接続され、１個の選択トランジス
タと１個のメモリセルトランジスタとが一対となったメ
モリセルユニットとを具備し、前記メモリセルトランジスタは電荷蓄積層を有し、この
電荷蓄積層の側面は前記素子分離領域の側面と同一面、
又はほぼ同一面にあることを特徴とする半導体集積回路
装置。
【請求項３】前記選択トランジスタの電流通路の一端
と前記第１配線、又は前記第２配線との接続は、前記選
択トランジスタのゲート電極の上部に一部が覆い被さる
コンタクトを介して接続されていることを特徴とする請
求項１及び請求項２いずれかに記載の半導体集積回路装
置。
【請求項４】前記選択トランジスタのゲート電極は、
第１導電層と、この第１導電層に短絡された第２導電層
とを含むことを特徴とする請求項１及び請求項２いずれ
かに記載の半導体集積回路装置。
【請求項５】前記選択トランジスタのチャネル濃度
は、前記メモリセルトランジスタのチャネル濃度よりも
高いことを特徴とする請求項１及び請求項２いずれかに
記載の半導体集積回路装置。
【請求項６】前記第１配線は前記第２配線よりも上層
にあり、前記第１配線は、この第１配線が形成されている層か
ら、前記２個の選択トランジスタのうち、一方の選択ト
ランジスタのソース／ドレイン拡散層に対して直接に形
成されたコンタクトを介して接続され、前記第２配線は、この第２配線が形成されている層か
ら、前記２個の選択トランジスタのうち、他方の選択ト
ランジスタのソース／ドレイン拡散層に対して直接に形
成されたコンタクトを介して接続されていることを特徴
とする請求項１及び請求項２いずれかに記載の半導体集
積回路装置。
【請求項７】前記メモリセルユニットは、ＮＡＮＤ型
メモリセルユニットが集積されているメモリセルアレイ
に集積されていることを特徴とする請求項１及び請求項
２いずれかに記載の半導体集積回路装置。
【請求項８】前記メモリセルユニットは、ＡＮＤ型メ
モリセルユニットが集積されているメモリセルアレイに
集積されていることを特徴とする請求項１及び請求項２
いずれかに記載の半導体集積回路装置。
【請求項９】メモリセルアレイと、前記メモリセルアレイ内に設けられ、複数の電気的書き
換え可能なメモリセルと少なくとも一個の選択トランジ
スタとが直列接続されたメモリセルストリングが複数個
配列されている第１のセルブロックと、前記メモリセルアレイ内に設けられ、前記第１のセルブ
ロックとは異なる数の複数の電気的書き換え可能なメモ
リセルと少なくとも一個の選択トランジスタとが直列接
続されたメモリセルストリングが複数個配列されている
第２のセルブロックとを具備することを特徴とする半導
体集積回路装置。
【請求項１０】前記第１のセルブロックと第２のセル
ブロックの各メモリセルストリングの素子領域幅が同じ
であることを特徴とする請求項９に記載の半導体集積回
路装置。
【請求項１１】前記第１のセルブロックと第２のセル
ブロックの各メモリセルストリングの素子領域幅が異な
ることを特徴とする請求項９に記載の半導体集積回路装
置。
【請求項１２】前記第１及び第２のセルブロックの一
方は、他方に比べて、メモリセルストリングのメモリセ
ル数が少なく且つ、素子領域の幅が広いことを特徴とす
る請求項９に記載の半導体集積回路装置。
【請求項１３】前記第１及び第２のセルブロックにま
たがって連続するデータ転送線が各メモリセルストリン
グの一端に接続されて配設され、そのデータ転送線の一
端に前記第１及び第２のセルブロックに共通のセンスア
ンプが配置されていることを特徴とする請求項９に記載
の半導体集積回路装置。
【請求項１４】前記第１及び第２のセルブロックにそ
れそれ独立にデータ転送線が配設され、各データ転送線
の一端部に前記第１及び第２のセルブロック毎に独立の
センスアンプが配置されていることを特徴とする請求項
９に記載の半導体集積回路装置。
【請求項１５】前記各セルブロックに複数のメモリセ
ルストリングが配列され、各セルブロック内の複数のメ
モリセルストリングの一端側拡散層はメモリセルストリ
ングを覆う層間絶縁膜内部に形成された基準電位線に共
通接続され、他一端側拡散層は前記層間絶縁膜上に形成
されたそれそれ別々のデータ転送線に接続されているこ
とを特徴とする請求項９に記載の半導体集積回路装置。
【請求項１６】前記層間絶縁膜は、第１及び第２の層
間絶縁膜の積層構造であり、前記基準電位線は、前記第
１の層間絶縁膜上に形成されて前記第１の層間絶縁膜に
埋め込まれた第１のコンタクトプラグを介して前記メモ
リセルストリングの一端側拡散層に接続され、前記デー
タ転送線は、第２の層間絶縁膜上に形成されて前記第１
及び第２の層間絶縁膜に埋め込まれた第２のコンタクト
プラグを介して前記メモリセルストリングの他端側拡散
層に接続されていることを特徴とする請求項１５に記載
の半導体集積回路装置。
【請求項１７】前記層間絶縁膜は、第１及び第２の層
間絶縁膜の積層構造であり、前記基準電位線は、前記第
１の層間絶縁膜上に形成されて前記第１の層間絶縁膜に
埋め込まれた第１のコンタクトプラグを介して前記メモ
リセルストリングの一端側拡散層に接続され、前記デー
タ転送線は、前記第１の層間絶縁膜上に前記基準電位線
と同じ導体膜を用いて形成された中継用配線及び前記第
１の層間絶縁膜に埋め込まれた第２のコンタクトプラグ
を介して介して前記メモリセルストリングの他端側拡散
層に接続されていることを特徴とする請求項１５に記載
の半導体集積回路装置。
【請求項１８】前記基準電位線は、前記メモリセルス
トリングの一端側拡散層を挟む二つのゲート電極の間に
埋め込まれた導体層であり、前記データ転送線は、前記
層間絶縁膜に埋め込まれたコンタクトプラグを介して前
記メモリセルストリングの他端側拡散層に接続されてい
ることを特徴とする請求項９に記載の半導体集積回路装
置。
【請求項１９】前記第１及び第２のセルブロックのう
ち、メモリセルストリングのメモリセル数の少ない方が
２値記憶を行い、メモリセル数の多い方が多値記憶を行
うことを特徴とする請求項９に記載の半導体集積回路装
置。
【請求項２０】不揮発性メモリセルアレイを持つメモ
リ回路と、前記メモリ回路を制御するコントロール回路とを具備
し、前記コントロール回路はページバッファを持ち、このペ
ージバッファは３トランジスタセルブロックを含むこと
を特徴とする半導体集積回路装置。
【請求項２１】不揮発性メモリセルアレイを持つメモ
リ回路と、前記メモリ回路を制御するコントロール回路とを具備
し、前記コントロール回路はページバッファを持ち、このペ
ージバッファは２トランジスタセルブロックを含むこと
を特徴とする半導体集積回路装置。
【請求項２２】前記不揮発性メモリセルアレイは、Ｎ
ＡＮＤ型セルブロックを含むことを特徴とする請求項２
０及び請求項２１いずれかに記載の半導体集積回路装
置。
【請求項２３】前記不揮発性メモリセルアレイは、Ａ
ＮＤ型セルブロックを含むことを特徴とする請求項２０
及び請求項２１いずれかに記載の半導体集積回路装置。
【請求項２４】前記不揮発性メモリセルアレイは、第
１のストリング長を持つ第１のＮＡＮＤ型セルブロッ
ク、及び前記第１のストリング長とは異なる第２のスト
リング長を持つ第２のＮＡＮＤ型セルブロックを含むこ
とを特徴とする請求項２０及び請求項２１いずれかに記
載の半導体集積回路装置。