JP4791806B2 - 半導体記憶装置及びそのデータ書き込み方法 - Google Patents

半導体記憶装置及びそのデータ書き込み方法 Download PDF

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Description

この発明は、電気的書き換え可能な不揮発性メモリセルを用いて構成される半導体記憶装置（ＥＥＰＲＯＭ）とそのデータ書き込み方法に関する。
ＥＥＰＲＯＭフラッシュメモリには、大きく分けてＮＡＮＤ型とＮＯＲ型がある。ＮＡＮＤ型フラッシュメモリは、隣接セルでソース、ドレイン拡散層を共有して複数セルを直列接続したＮＡＮＤストリング（ＮＡＮＤセルユニット）を用いるため、ＮＯＲ型に比べてセル密度が高い。またＮＡＮＤ型フラッシュメモリは、ＦＮトンネル電流による複数セルの一括書き込みが可能で消費電流が少ない。これらの特徴から、ＮＡＮＤ型フラッシュメモリは主として、大規模容量のファイルメモリに応用されている。
一方ＮＯＲ型フラッシュメモリは、ホットエレクトロン注入を利用した書き込みを行うため、消費電流は大きいが高速アクセスが可能なことから主としてモバイル機器へ応用されてきた。
しかし最近は、モバイル機器でも大きなデータ量の画像データ等を扱うようになり、高速でしかもファイルメモリ並みの容量を持つフラッシュメモリが必要とされるようになってきた。そこで、ＮＡＮＤ型フラッシュメモリをＤＲＡＭ等のバッファメモリを持つ高速システムに対応させるために、例えばデータをページバッファに読み出し、これをシリアルに転送出力することでデータ転送レートを上げる手法が用いられている。
しかしそれでも、ＮＡＮＤ型フラッシュメモリの高速化には限界がある。ＮＡＮＤ型フラッシュメモリのセル電流は、ＮＯＲ型のそれの数十分の一であり、参照レベルを用いた高速のセンスができないからである。ＮＡＮＤ型フラッシュメモリのセンスアンプは、セルのオン／オフによってセンスアンプ内ラッチの電荷が放電されるか否かを利用して、セルデータを読み出しており、読み出しにマイクロ秒単位の時間が必要である。
ＮＡＮＤ型フラッシュメモリのセル電流を増加させるには、セル寸法（チャネル幅）を大きくすればよいが、これは、ＮＡＮＤ型フラッシュメモリの小さい単位セル面積という特徴を減殺する。
フラッシュメモリにおいて、より大きなデータ量記憶を可能とするため多値記憶を利用することは、既に提案されている。また、多値記憶を利用したときのデータ読み出し回数を減らして、読み出し時間を短縮する手法も提案されている（例えば、特許文献１参照）。
また、ビット線対に接続されて同時に選択される二つのメモリセルをペアセルとして、それらに互いに異なるしきい値電圧の組み合わせにより定義される多値データを記憶する方式も提案されている（例えば、特許文献２参照）。
特開２００１−９３２８８号公報 特開２００３−１１１９６０号公報
この発明は、安定したデータ記憶と高速読み出しを可能とした半導体記憶装置とそのデータ書き込み方法を提供することを目的とする。
この発明の一態様による半導体記憶装置は、
電気的書き換え可能な複数の不揮発性メモリセルが配列されてデータ記憶を行うメモリセルアレイと、
前記メモリセルアレイのデータを読み出すための、セル電流と参照電流との差を検出する電流検出型のセンスアンプ回路とを有し、
前記メモリセルアレイは、
多値データレベルのいずれか一つが書き込まれる複数の情報セルと、
前記情報セルの読み出しに供される参照電流を発生するための参照データレベルが書き込まれる、前記情報セルと同じ構造と同じ接続状態を有する少なくとも一つの第１の参照セルと、
前記多値データレベルの最下位データレベルの設定及び前記第１の参照セルの参照データレベルの設定に供される参照電流を発生するための、前記情報セルと同じ構造と異なる接続状態を有する少なくとも一つの第２の参照セルとを有する。
この発明の他の態様による半導体記憶装置のデータ書き込み方法は、４値データレベルＬ０，Ｌ１，Ｌ２及びＬ３（但し、Ｌ０＜Ｌ１＜Ｌ２＜Ｌ３）のいずれか一つが書き込まれる複数の情報セルと、前記情報セルのデータを読み出すための参照データレベルＬｒ（但し、Ｌ０＜Ｌｒ＜Ｌ１）が書き込まれる少なくとも一つの第１の参照セルと有するメモリセルアレイを備えた半導体記憶装置のデータ書き込み方法であって、
前記メモリセルアレイの複数の情報セルと第１の参照セルのデータを消去する第１の消去ステップと、
消去された前記情報セルと第１の参照セルに前記参照データレベルＬｒを書き込む予備的書き込みステップと、
参照データレベルＬｒが書かれた情報セルと第１の参照セルのうち情報セルを再度消去してこれらに４値データレベルの最下位データレベルＬ０を設定する第２の消去ステップと、
最下位データレベルＬ０が書かれた情報セルに前記第１の参照セルの参照電流を利用したベリファイ書き込みを行って、選択的にデータレベルＬ１，Ｌ２及びＬ３を所定の順序で書き込む書き込みステップとを有する。
この発明によると、安定したデータ記憶と高速読み出しを可能とした半導体記憶装置を提供することができる。
以下、図面を参照して、この発明の実施の形態を説明する。
実施の形態の半導体記憶装置では、メモリセルアレイの主要部は、複数の物理量レベル（データレベル）の一つが書かれる“情報セル”として、残部がデータレベルを検知するための固定の物理量レベル（参照データレベル）が書かれる“参照セル”として設定される。言い換えれば、複数の情報セルに対して、これとペアを構成するための共通の参照セルが一つ用意される。
以下の実施の形態では、４値記憶方式の例を説明するが、この発明はこれに限られるわけではない。具体的に実施の形態の４値記憶方式の場合、情報セルのデータレベルは、Ｌ０，Ｌ１，Ｌ２，Ｌ３（但しＬ０＜Ｌ１＜Ｌ２＜Ｌ３）のいずれか一つに設定される。参照セルの参照データレベルＬｒは、好ましくは、Ｌ０＜Ｌｒ＜Ｌ１に設定される。
以下の実施の形態においては、メモリセルが取りうる物理量レベル（データレベル）がしきい値電圧レベルである場合を説明する。
［メモリチップ構成］
図１は、実施の形態によるＮＡＮＤ型フラッシュメモリの構成を示している。メモリセルアレイ１は、センスアンプ回路３を共有する二つのセルアレイ１ｔ，１ｃに分割されている。セルアレイ１ｔ，１ｃ内の同時に選択される、対応するビット線ＢＬ，/ＢＬがペアを構成するオープンビット線方式が用いられる。
セルアレイ１ｔ，１ｃ内に配列されるメモリセルの主要部はデータ記憶を行う“情報セル”として用いられ、残りはデータ読み出しのための参照レベルを記憶する“参照セル”として用いられる。データは、セルアレイ１ｔと１ｃとで逆論理になるため、以下では、セルアレイ１ｔ側の情報セルを“Ｔ−ｃｅｌｌ”、セルアレイ１ｃ側の情報セルを“Ｃ−ｃｅｌｌ”と記述する。参照セル“Ｒ−ｃｅｌｌ”はセルアレイ１ｔ，１ｃにそれぞれ少なくとも一つずつ配置される。
データ読み出し時、一方のセルアレイ（Ｔ−ｃｅｌｌアレイ）１ｔ内でワード線ＴＷＬとビット線ＢＬにより情報セルＴ−ｃｅｌｌが選択されるとき、他方のセルアレイ（Ｃ−ｃｅｌｌアレイ）１ｃ内で選択ワード線ＴＷＬと同時に選択される参照ワード線ＲＷＬ及び、ビット線ＢＬとペアを構成するビット線／ＢＬにより参照セルＲ−ｃｅｌｌが選択されて、これらがペアを構成する。
同様に、セルアレイ１ｃ内でワード線ＣＷＬとビット線／ＢＬにより情報セルＣ−ｃｅｌｌが選択されるとき、セルアレイ１ｔ内でワード線ＣＷＬと同時に選択される参照ワード線ＲＷＬ及び、セルアレイ１ｃのビット線／ＢＬとペアを構成するビット線ＢＬにより参照セルＲ−ｃｅｌｌが選択されて、これらがペアを構成する。
情報セルＴ−ｃｅｌｌ，Ｃ−ｃｅｌｌと参照セルＲ−ｃｅｌｌの間に構造上の相違はない。セルアレイ１ｔ内の複数の情報セルＴ−ｃｅｌｌに対応して、セルアレイ１ｃ内で一つの参照セルＲ−ｃｅｌｌが固定的に選択され、セルアレイ１ｃ内の複数の情報セルＣ−ｃｅｌｌに対応して、セルアレイ１ｔ内で一つの参照セルＲ−ｃｅｌｌが固定的に選択される。
この実施の形態においてはオープンビット線方式を採用している。その理由は、後に説明するように、データ書き込み及び読み出し時に同時に選択されるワード線（ＴＷＬまたはＣＷＬ）と参照ワード線ＲＷＬに対して異なる電圧を与える必要があるためである。
セルアレイ１ｔ，１ｃのビット線対ＢＬ，／ＢＬは、それぞれカラムゲート２ｔ，２ｃにより選択されてセンスアンプ回路３に接続される。センスアンプ回路３の領域に配置されたデータ線ＤＱと外部入出力端子の間のデータ授受は、データバッファ１１を介して行われる。
カラムゲート２ｔ，２ｃはそれぞれカラムデコーダ５ｔ，５ｃにより制御される。セルアレイ１ｔ，１ｃのワード線はそれぞれワード線選択駆動回路（即ちロウデコーダ）４ｔ，４ｃにより選択駆動される。
アドレス信号Ａｄｄは、アドレスバッファ６を介し、アドレスレジスタ７を介して、ロウデコーダ４ｔ，４ｃ及びカラムデコーダ２ｔ，２ｃに供給される。
チップ外部から供給される、動作モードを決定するコマンドＣＭＤは、コマンドデコーダ８でデコードされて、コントローラ９に供給される。コントローラ９は、データ読み出し、書き込み及び消去のシーケンス制御を行う。
セルアレイ１ｔ，１ｃやロウデコーダ４ｔ，４ｃには、動作モードに応じて種々の高電圧Ｖｐｐ（書き込み電圧Ｖｐｇｍ，ベリファイ電圧Ｖｒ，パス電圧Ｖｐａｓｓ，Ｖｒｅａｄ等）が必要である。これらの高電圧Ｖｐｐを発生するために高電圧発生回路１０が設けられている。この高電圧発生回路１０も、コントローラ９により制御される。
図２〜図７は、各セルアレイ１ｔ，１ｃの内部構成をより具体的に示している。図２では、センスアンプ回路３を挟んで配置される二つのセルアレイ１ｔ，１ｃが、更に例えばビット線の方向に二つずつの領域（１ｔ−１，１ｔ−２），（１ｃ−１，１ｃ−２）に分けられていることを示している。
セルアレイ１ｔ，１ｃには複数対のビット線ＢＬ，／ＢＬが配置されるが、図では一対のみ示している。センスアンプ回路３の一つのセンスユニット３１は、後に詳細に説明するが、センスアンプＳＡとデータラッチ回路ＬＡＴを含んで構成される。更にこれも後述するが、一つのセンスユニット３１に対して、複数対のビット線の一つが選択されて接続されることになる。
図３及び図４に示すように、各領域１ｔ−１，１ｔ−２，１ｃ−１，１ｃ−２には、情報セルＴ−ｃｅｌｌ，Ｃ−ｃｅｌｌを含むＮＡＮＤストリング（以下、情報セルＮＡＮＤストリングＴ−ＮＡＮＤ，Ｃ−ＮＡＮＤ）がそれぞれ多数配列された情報セルブロックＴ−ＢＬＫ，Ｃ−ＢＬＫと共に、参照セルＲ−ｃｅｌｌを含むＮＡＮＤストリング（以下、参照セルＮＡＮＤストリングＲ−ＮＡＮＤ）が配列された一つの参照セルブロックＲ−ＢＬＫが配置されている。具体的にこの例では、各領域１ｔ−１，１ｔ−２，１ｃ−１，１ｃ−２の中でセンスアンプＳＡから遠い方の端部に参照セルブロックＲ−ＢＬＫを配置している。
各セルアレイ１ｔ，１ｃのワード線を選択駆動するロウデコーダ４ｔ，４ｃは、具体的にはブロック毎に配置されてブロック選択を行うＮＡＮＤストリングデコーダ（即ちブロックデコーダ）４ｔａ，４ｃａと、セルアレイ１ｔ，１ｃ内のブロックに共通に用いられる、ブロック内のワード線や選択ゲート線駆動を行うストリングセレクト回路（即ちワード線ドライバ回路）４ｔｂ，４ｃｂとから構成される。
通常読み出し時やデータレベルＬ０−Ｌ３の書き込みベリファイ時、セルアレイ１ｔ−１（あるいは１ｔ−２）の複数の情報セルブロックＴ−ＢＬＫの一つを選択するときに、セルアレイ１ｃ−１（あるいは１ｃ−２）の参照セルブロックＲ−ＢＬＫが同時に選択され、同様にセルアレイ１ｃ−１（あるいは１ｃ−２）の複数の情報セブロックＣ−ＬＫの一つを選択するときに、セルアレイ１ｔ−１（あるいは１ｔ−２）の参照セルブロックＲ−ＢＬＫが同時に選択される。
各セルアレイ領域１ｔ−１，１ｔ−２，１ｃ−１，１ｃ−２内には、参照セルブロックＲ−ＢＬＫの他にもう一つ、第２の参照セルＩ−ｃｅｌｌを用いたＮＡＮＤストリング（第２の参照セルＮＡＮＤストリングＩ−ＮＡＮＤ）を配列した参照セルブロックＩ−ＢＬＫが併設されている。この第２の参照セルブロックＩ−ＢＬＫも、各領域１ｔ−１，１ｔ−２，１ｃ−１，１ｃ−２の中でセンスアンプから遠い方の端部に配置している。この参照セルＩ−ｃｅｌｌについては後に詳細に説明するが、第１の参照セルＲ−ｃｅｌｌの参照データレベルＬｒの書き込み時及び多値データの最下位データレベルＬ０の書き込み時の参照電流を生成するために用いられる。
セルアレイ１ｔ−１（あるいは１ｃ−１）の第１の参照セルブロックＲ−ＢＬＫに参照データ書き込みを行うときに、セルアレイ１ｃ−１（あるいは１ｔ−１）の第２の参照セルブロックＩ−ＢＬＫが用いられ、セルアレイ１ｔ−２（あるいは１ｃ−２）の参照セルブロックＲ−ＢＬＫに参照データ書き込みを行うときに、セルアレイ１ｃ−２（あるいは１ｔ−２）の第２の参照セルブロックＩ−ＢＬＫが用いられる。
各セルアレイ領域１ｔ−１，１ｔ−２，１ｃ−１，１ｃ−２内には更に、メモリセルと同様の構成を用いたビット線リセット／プリチャージ回路ＢＲＰが配置されている。これらは、ビット線の履歴をリセットし、或いは書き込み時に非選択ビット線を例えば電源電圧Ｖｄｄ或いはそれより高い電圧Ｖｄｄ＋αにセットするためのもので、各領域１ｔ−１，１ｔ−２，１ｃ−１，１ｃ−２の中でセンスアンプから最も遠い方の端部に配置している。ビット線リセット／プリチャージ回路ＢＲＰはセンスアンプ回路の両側で一斉に全て動作する。
図５は、一つのＮＡＮＤストリングブロックの具体的構成を示している。これは、情報セルＴ−ｃｅｌｌ，Ｃ−ｃｅｌｌ及び第１の参照セルＲ−ｃｅｌｌについて同様である。それぞれ複数のＮＡＮＤセルユニット即ちＮＡＮＤストリングＴ−ＮＡＮＤ（またはＣ−ＮＡＮＤ，Ｒ−ＮＡＮＤ）をマトリクス配列して構成される。
各ＮＡＮＤストリングは、複数個（図の例では３２個）直列接続された電気的書き換え可能な不揮発性メモリセルＭＣ０−ＭＣ３１を有する。各メモリセルＭＣは浮遊ゲートと制御ゲートが積層されたＭＯＳトランジスタ構造を有し、浮遊ゲートの電荷蓄積状態により不揮発にデータ記憶を行う。
ＮＡＮＤストリングの一端は、選択ゲートトランジスタＳ１を介してビット線ＢＬ（／ＢＬ）に、他端は選択ゲートトランジスタＳ２を介して共通ソース線ＣＥＬＳＲＣに接続される。
メモリセルＭＣ０〜ＭＣ３１の制御ゲートはそれぞれ異なるワード線ＷＬ０〜ＷＬ３１に接続される。選択ゲートトランジスタＳ１，Ｓ２のゲートはそれぞれワード線ＷＬと並行する選択ゲート線ＳＧＤ，ＳＧＳに接続される。ワード線ＷＬ０〜ＷＬ３１を共有する複数のＮＡＮＤストリングの集合が、データ消去の基本単位となる“ブロック”を構成し、ビット線方向に複数のＮＡＮＤストリングブロックが配置される。
この実施の形態では図３及び図４に示したように、各セルアレイ１ｔ，１ｃ内でビット線方向に並ぶ複数のブロックのうち、二つずつが第１の参照セル（Ｒ−ｃｅｌｌ）ＮＡＮＤストリングブロックＲ−ＢＬＫとして設定される。複数のＮＡＮＤストリングブロックのうちどのブロックを第１の参照セルブロックＲ−ＢＬＫとして用いるかは任意であるが、一旦第１の参照セルブロックＲ−ＢＬＫとして設定されると、それが以後固定的に用いられ、残りが情報セルＮＡＮＤストリングブロックＴ−ＢＬＫ，Ｃ−ＢＬＫとなる。
各セルアレイ１ｔ，１ｃ内で更に他の二つずつのブロックが第２の参照セル（Ｉ−ｃｅｌｌ）ＮＡＮＤストリングブロックＩ−ＢＬＫとして設定される。この第２の参照セルブロックＩ−ＢＬＫは、基本構造は情報セルブロックＴ−ＢＬＫ，Ｃ−ＢＬＫ及び第１の参照セルブロックＲ−ＢＬＫと同じであるが、以下に説明するようにゲート接続関係が他のブロックとは異なり、変形されている。
図６は、第２の参照セルＩ−ｃｅｌｌのブロックＩ−ＢＬＫの構成を示している。これも情報セルＴ−ｃｅｌｌ，Ｃ−ｃｅｌｌや第１の参照セルＲ−ｃｅｌｌのブロックと基本構造が同じＮＡＮＤストリングＩ−ＮＡＮＤを用いて構成される。但し、このＮＡＮＤストリングＩ−ＮＡＮＤでは、メモリセルＭＣ０−ＭＣ３１は、制御ゲートと浮遊ゲートを全て短絡したゲート配線を有し、これに参照電圧Ｖｒｅｆが与えられる。即ち、直列接続された全てのメモリセルを浮遊ゲートに参照電圧Ｖｒｅｆを与えた一体のトランジスタとして動作させて、参照電流を得る。
セル電流を検出するための参照電流源回路は、原理的には、セルアレイとは別に各センスアンプの入力端に構成することも可能である。しかしこの実施の形態のように、セルアレイ内にメモリセルと基本的に同様の構成を用いて全ての参照電流源回路を構成することにより、無駄なトランジスタ面積を用いることなく、ばらつきのない参照電流源を得ることができる。
図７は、ビット線リセット／プリチャージ回路ＢＲＰの具体構成を示している。これもメモリセルアレイ内でメモリセルと同様の構成を利用して、ビット線リセット回路ＢＬｒｓとビット線プリチャージ回路ＢＬｐｒとが併設された状態に構成されている。
ビット線リセット回路ＢＬｒｓは、選択ゲートトランジスタＳ１，Ｓ２及びメモリセルＭＣ０−ＭＣ３１の全てを、選択ゲートトランジスタＳ１，Ｓ２と同様に制御ゲートと浮遊ゲートとを短絡したゲート接続状態でそれらのゲートを共通接続した制御端子Ｂｒｓを有する。選択ゲートトランジスタＳ１のドレインはビット線に接続され、選択ゲートトランジスタＳ２のソースは、リセット用電圧印加端子、例えばＶｓｓ端子に接続されている。
ビット線プリチャージ回路ＢＬｐｒは同様に、選択ゲートトランジスタＳ１，Ｓ２及びメモリセルＭＣ０−ＭＣ３１の全てを、選択ゲートトランジスタＳ１，Ｓ２と同様に制御ゲートと浮遊ゲートとを短絡したゲート接続状態でそれらのゲートを共通接続した制御端子Ｂｐｒを有する。選択ゲートトランジスタＳ１のドレインはビット線に接続され、選択ゲートトランジスタＳ２のソースは、プリチャージ用電圧印加端子、例えばＶｄｄ＋αの昇圧電圧端子に接続されている。制御端子Ｂｐｒにはパス電圧Ｖｒｅａｄ相当の制御電圧を与えることにより、Ｖｄｄ＋αにプリチャージすることができる。
［４値データ記憶の原理説明］
図８は、この実施の形態による４値データ記憶方式のデータレベルのしきい値電圧分布とデータビット割り付けを示している。
ここでは、情報セルＴ−ｃｅｌｌについて示すが、情報セルＣ−ｃｅｌｌについても上位ビットが反転する以外同様である。情報セルＴ−ｃｅｌｌは、４つのデータレベル（この実施の形態ではしきい値電圧レベル）Ｌ０，Ｌ１，Ｌ２及びＬ３（Ｌ０＜Ｌ１＜Ｌ２＜Ｌ３）のうちのいずれかに設定される。
最下位レベルＬ０は、消去ベリファイ電圧Ｐ０（＝０Ｖ）により規定される負のしきい値レベルである。この最下位レベルＬ０は、原理的にブロック単位で一括消去した消去状態をそのまま用いることもできる。しかし通常の消去状態ではしきい値分布が広い。そこでこの実施の形態では、後に説明するように、最下位レベルＬ０のデータしきい値分布を狭くする予備的書き込みを利用する。
データレベルＬ１，Ｌ２及びＬ３はそれぞれ、書き込みベリファイ時にワード線に与えられるベリファイ電圧Ｐ１（＝Ｐ０＋Δ），Ｐ２（＝Ｐ０＋２Δ）及びＰ３（＝Ｐ０＋３．５Δ）によりそれぞれ規定される正のしきい値レベルである。
上述のようなベリファイ電圧Ｐ１，Ｐ２，Ｐ３によって、書き込みデータレベルＬ１，Ｌ２，Ｌ３の間は、Ｌ１＝Ｌ２−Ｌ１＜Ｌ３−Ｌ２を満たすように設定されている。言い換えれば、最上位データレベルＬ３とその次のレベルＬ２の間が、他のレベル間より大きく設定されている。
参照セルＲ−ｃｅｌｌのデータである参照データレベルＬｒは、書き込みベリファイ電圧Ｐｒ（＝Ｐ０）により、情報セルＴ−ｃｅｌｌ，Ｃ−ｃｅｌｌの２番目のしきい値レベルＬ１より低い正のしきい値範囲に設定される。
参照データレベルＬｒは、原理的にはどの様な電圧レベルをも用い得る。しかし、参照セルのワード線レベル設定や参照セルの書き込み時間を考慮すると、参照レベルＬｒは低い方がよい。セルアレイが大容量になり、ワード線の時定数が大きくなると、ワード線全体を高い電圧に設定するのに時間がかかるからである。参照データレベルＬｒをデータレベルの低い方のレベル近くに設定することによって、参照ワード線電圧の制御性がよくなり、参照セルの書き込み時間を短くすることができる。
以上を考慮して、図８に示すように、参照レベルＬｒは、Ｌ０＜Ｌｒ＜Ｌ１を満たすように、より具体的には、０Ｖまたはその近くに設定される。
４値データを上位ビットＨＢと下位ビットＬＢにより（ＨＢ，ＬＢ）で表すものとして、図８に示すように、情報セルＴ−ｃｅｌｌのレベルＬ０，Ｌ１，Ｌ２及びＬ３にそれぞれ、（１，０），（１，１），（０，１）及び（０，０）が割り付けられる。Ｃ−ｃｅｌｌアレイでは、上位ビットＨＢがＴ−ｃｅｌｌアレイとは逆論理になる。
４値データは、所定の読み出しバイアス条件での情報セルＴ−ｃｅｌｌまたはＣ−ｃｅｌｌと、参照セルＲ−ｃｅｌｌのセル電流差をセンスアンプにより検出することにより判定される。即ち、読み出し時、セルアレイ１ｔから情報セルＴ−ｃｅｌｌが選択されるとき同時にセルアレイ１ｃから参照セルＲ−ｃｅｌｌが選択されて、これらがビット線対を介してセンスアンプの差動入力端子につながり、セル電流差検出が行われる。同様に、セルアレイ１ｃから情報セルＣ−ｃｅｌｌが選択されるとき同時にセルアレイ１ｔから参照セルＲ−ｃｅｌｌが選択されて、これらがセンスアンプの差動入力端子に接続される。
図８には、読み出し時に選択ワード線ＴＷＬ（又はＣＷＬ）及び参照ワード線ＲＷＬに与えられる読み出し電圧Ｒ１，Ｒ２，Ｒ３及びＲｒを示している。これらの読み出し電圧を用いた読み出し動作は、後述する。
前述のように、レベルＬ１，Ｌ２，Ｌ３及びＬｒは、ベリファイ電圧Ｐ１，Ｐ２，Ｐ３及びＰｒにより決まるが、具体的にはそれらのしきい値分布は、破線で示した下限値が規定されることになる。これは後に詳細を説明するように、書き込みベリファイにおいては、選択された情報セルにベリファイ電圧を与えたときのセル電流を参照セル電流と比較して、それが参照セル電流より小さくなったことをもって“書き込み”と判定するためである。
一方、最下位レベルＬ０は、消去動作により決まるため破線で示すようにしきい値分布の上限値が規定される。消去ベリファイでは、一括消去されたＮＡＮＤセルユニット内の全ワード線をＰ０＝０Ｖとして、そのセルユニットを流れる電流を参照セルＩ−ｃｅｌｌの参照電流と比較して、これが参照電流より大きくなったことをもって“消去”と判定するためである。
［書き込み前処理］
図９は、４値データ書き込み（プログラム）の前処理段階として、一括データ消去を行い、データ消去状態から参照セルＲ−ｃｅｌｌを参照レベルＬｒに、その他の情報セルを最下位レベルＬ０に状態設定するまでの動作を示している。
図９の最初のステップｖｐ００は、消去ステップ（ＥＲＡＳＥ）であり、ここではベリファイ消去が完了した状態を示している。消去動作は、通常ブロック単位で情報セルＴ−ｃｅｌｌ，Ｃ−ｃｅｌｌのブロックＴ−ＢＬＫ，Ｃ−ＢＬＫ及び参照セルＲ−ｃｅｌｌのブロックＲ−ＢＬＫすべてについて同様に行われる。これは、全ワード線を０Ｖとし、セルアレイが形成されたｐ型ウェルに２０Ｖ程度の消去電圧Ｖｅｒａを与えて、浮遊ゲートの電子を放出させる動作として行われる。数ブロックまとめて消去することもできる。
消去ベリファイは、図１０に示すように、情報セルＮＡＮＤストリングＴ−ＮＡＮＤ（又はＣ−ＮＡＮＤ）、又は第１の参照セルＮＡＮＤストリングＲ−ＮＡＮＤ）の全ワード線を０Ｖに設定して、そのセル電流Ｉｃを、センスアンプＳＡにより第２の参照セルＮＡＮＤストリングＩ−ＮＡＮＤの参照電流Ｉｒと比較する。データ“１”（即ち、Ｉｃ＞Ｉｒ）を検出して、消去ベリファイはパスとなる。
情報セルＴ−ｃｅｌｌ，Ｃ−ｃｅｌｌは、様々なデータレベルのしきい値を消去レベルに下げてベリファイするので、そのしきい値分布は広い。参照セルＲ−ｃｅｌは一定のレベルＬｒからの引き下げであるので、情報セルＴ−ｃｅｌｌ，Ｃ−ｃｅｌｌに比べるとしきい値分布は狭いものの、一部のＮＡＮＤストリングで消去が終わっても、対象とする全てのＮＡＮＤストリングの消去が確認されるまで、消去動作が続けられるので、しきい値分布は広くなる。
ステップｖｐｒは、予備的書き込みステップ（ＮＤ＆ＲＷ）である。具体的には、参照セルＲ−ｃｅｌｌの参照データレベルＬｒの書き込みと、その参照セル書き込みと同じ条件を利用した情報セルＴ−ｃｅｌｌ，Ｃ−ｃｅｌｌのしきい値分布を狭める（ｎａｒｒｏｗ ｄｏｗｎ）ための書き込みとを行う。図ではそれらの書き込み完了状態を示している。
この予備的書き込み動作は、通常のＮＡＮＤ型フラッシュメモリと基本的に同様で、ワード線毎に選択ワード線に書き込み電圧Ｖｐｇｍを与えて、浮遊ゲートに電子を注入する動作として行われる。
書き込みベリファイは、図１１に示すように、情報セルＮＡＮＤストリングＴ−ｃｅｌｌ（又はＣ−ｃｅｌｌ）又は第１の参照セルＮＡＮＤストリングＲ−ＮＡＮＤの選択ワード線（丸印のセル対応）にベリファイ電圧Ｐ０（＝Ｐｒ，例えば０Ｖ）を、他の非選択ワード線にパス電圧Ｖｒｅａｄ０（例えば０．５Ｖ）を与えて流れるセル電流Ｉｃを、参照セルＮＡＮＤストリングＩ−ＮＡＮＤの参照電流Ｉｒと比較する。データ“０”（即ち、Ｉｃ＜Ｉｒ）を検出して、ベリファイがパスとなる。従って、しきい値分布の下限値が設定される。
以上により、すべての情報セルと第１の参照セルが、参照データレベルＬｒに設定される。ＮＡＮＤストリング内のセルごとにレベルＬｒを設定するベリファイ書き込みが行われるので、ベリファイ完了によりそのしきい値分布は、狭いものとなる。
ステップｖｐ０は、参照データレベルＬｒに設定された情報セルと参照セルのうち情報セルについてデータレベルＬ０を設定するステップ（Ｌ０Ｗ）である。具体的には、参照セルＲ−ｃｅｌｌを除いて、情報セルＴ−ｃｅｌｌ，Ｃ−ｃｅｌｌについて再度ベリファイ消去を行う。
その消去ベリファイは、先の消去ステップｖｐ００と同様である。即ち図１２に示すように、情報セルＮＡＮＤストリングＴ−ＮＡＮＤ（又はＣ−ＮＡＮＤ）の全ワード線を０Ｖに設定して、そのセル電流Ｉｃを、センスアンプにより第２の参照セルＮＡＮＤストリングＩ−ＮＡＮＤの参照電流Ｉｒと比較する。データ“１”（即ち、Ｉｃ＞Ｉｒ）を検出して、消去ベリファイはパスとなる。
これにより、情報セルＴ−ｃｅｌｌ，Ｃ−ｃｅｌｌの最下位レベルＬ０が決まる。予備的書き込みステップｖｐｒを経てしきい値分布を狭めているので、このステップで少ししきい値分布が拡がるとはいえ、最初の消去時に比べて十分に狭いしきい値分布となる。最下位データレベルＬ０は、しきい値分布の上限値が決まる。
以上の書き込み前処理ステップｖｐ００，ｖｐｒ及びｖｐ０により、参照セルＲ−ｃｅｌｌの参照レベルＬｒと、情報セルＴ−ｃｅｌｌ，Ｃ−ｃｅｌｌの最下位レベルＬ０の設定が完了する。
［書き込み］
以上の書き込み前処理段階を経て、次に４値レベルのレベルＬ１，Ｌ２及びＬ３の書き込みを行う。その手順を図１３を参照して説明する。図１３では、情報セルＴ−ｃｅｌｌのレベル変化を、参照セルＲ−ｃｅｌｌのレベルＬｒとの関係で示している。
図１３のｖｐ０ステップは、図９のそれと同じ、書き込み前処理の最終ステップである。ベリファイ書き込みステップｖｐ１では、上位ビットデータＨＢに従って、最下位レベルＬ０にある情報セルの一部（ＨＢ＝“０”が与えられたセル）を、３番目のデータレベルＬ２まで上昇させる。
ベリファイ書き込みステップｖｐ２では既に書かれた上位ビットデータＨＢと、外部から与えられた下位ビットデータＬＢに従って、下から３番目のレベルＬ２の一部セル（ＬＢ＝“０”のセル）のしきい値を更に、最上位レベルＬ３へと上昇させる。
これらの書き込みステップｖｐ１とｖｐ２の間に読出しモードが挿入されても良い。但し、書き込みステップｖｐ２を始めるためには、既に書かれている上位ビットデータＨＢをセルアレイから読み出し、また外部から下位ビットデータＬＢをロードし、これらのデータをセンスアンプ回路の内のデータラッチに保持して、書き込みを行う必要がある。
ベリファイ書き込みステップｖｐ３では、既に書かれた上位ビットデータＨＢと、外部から与えられた下位ビットデータＬＢに従って、最下位レベルＬ０の一部セル（ＬＢ＝“１”のセル）のしきい値を、２番目のデータレベルＬ１へと上昇させる。
これらのステップｖｐ２とｖｐ３の間に読出しモードが挿入されても良いが、この場合も書き込みステップが始まるまでに、書き込むべき情報セルの上位ビットデータ読み出しと、下位ビットデータのセンスアンプ回路のデータラッチへのロードが行われている必要がある。
情報セルＣ−ｃｅｌｌについては、上位ビットデータＨＢが逆論理になるだけで、情報セルＴ−ｃｅｌｌの場合と同様である。即ち、データレベルの変化は情報セルＴ−ｃｅｌｌの場合と全く同じであり、ビット情報とレベルの対応関係が変わるのみである。
図１４は、以上の書き込みステップＶｐ１，Ｖｐ２，Ｖｐ３での書き込みベリファイ動作を示す。これらの書き込みベリファイでは、既に参照レベルＬｒが書かれている参照セルＲ−ｃｅｌｌのＮＡＮＤストリングＲ−ＮＡＮＤがセル電流比較のために用いられる。
即ち、一方のセルアレイから選択された情報セルＴ−ｃｅｌｌ（又はＣ−ｃｅｌｌ）のＮＡＮＤストリングＴ−ＮＡＮＤ（又はＣ−ＮＡＮＤ）と、他方のセルアレイから選択された参照セルＲ−ｃｅｌｌのＮＡＮＤストリングＲ−ＮＡＮＤがセンスアンプＳＡに接続される。情報セル側では選択ワード線（図１４で丸印をしたセルに対応するワード線）には、ステップｖｐ１ではベリファイ電圧Ｐ２（例えば２Ｖ）を与え、それ以外の非選択ワード線にはパス電圧Ｖｒｅａｄ１（例えば、５Ｖ）を与える。参照セル側では、選択ワード線にＶｓｓ＝０Ｖを、非選択ワード線にパス電圧Ｖｒｅａｄｒｅｆ（例えば、０．５Ｖ）を与える。
ｖｐ２，ｖｐ３ステップでは、選択ワード線に与えるベリファイ電圧はそれぞれ、Ｐ３（例えば、３．５Ｖ），Ｐ１（例えば、１Ｖ）とする。
そして、情報セルＮＡＮＤストリングに流れるセル電流Ｉｃと参照セルＮＡＮＤストリングに流れる参照電流ＩｒをセンスアンプＳＡで比較して、データ“０”（即ちＩｃ＜Ｉｒ）を検出することにより、データ書き込み完了とする。実際には同時に書き込まれる範囲の全てのセンスアンプで書き込み完了が判定されるまで、書き込みと書き込みベリファイが繰り返される。
［読み出し］
図１５は、データ読み出しに用いられる３つの読み出しステップＴ３，Ｔ２及びＴ１について、情報セルＴ−ｃｅｌｌ，Ｃ−ｃｅｌｌと参照セルＲ−ｃｅｌｌのレベル関係を示している。
４値のデータレベルに対して、参照セルＲ−ｃｅｌｌの参照データレベＬｒは、原理上は、最下位レベルＬ０以外どの様なレベルでもとり得る。しかし参照セルＲ−ｃｅｌｌのワード線ＲＷＬのレベル設定、参照セルＲ−ｃｅｌｌのプログラム時間などを考えると、参照レベルＬｒは出来るだけ低くしておいた方が良い。時定数が大きなワード線変化のレベルを低く抑えることで参照セルの制御がしやすく、又参照セルの書き込み時間も少なくて済むからである。図１５では参照レベルＬｒを、最下位データレベルＬ０より高く、ほぼＶｓｓに近いレベルに設定した場合を示している。
図１５の上段は、情報セルのワード線ＴＷＬ（又はＣＷＬ）と参照セルのワード線ＲＷＬに与えられる読み出し電圧（ワード線レベル）を一定と仮定して、情報セルと参照セルのデータレベル間に相対的バイアスを与えることにより、４値データを判別できることを示している。即ち、ワード線レベル以下の各々のデータレベルまでの差がセル電流値に対応するので、Ｔ３ステップではレベルＬ３が“０”と判定され、Ｔ２ステップではレベルＬ２以上、Ｔ１ステップではレベルＬ１以上がそれぞれ“０”と判定される。
図１５の下段は、接地電位Ｖｓｓを基準として、各読み出しステップでのデータレベルの関係を示している。情報セルに設定されるレベルとしては、ＶｓｓとＬ１の差、Ｌ１とＬ２の差がほぼ等しく、Δであり、Ｌ２とＬ３の差は、１．５×Δとしている。
ステップＴ３では、レベルＬ３のみを“０”（セル電流が参照セル電流より小さい）として読むようにする。そのため、情報セルのワード線レベルＲ３は、データレベルＬ２のベリファイ電圧Ｐ２より０．５×Δだけ高い電圧とし、データレベルＬ２とＬ３の間に設定される。
参照セルのワード線レベルＲｒは、レベルＬｒ書き込み時のベリファイ電圧Ｐ０と同じ、即ちＶｓｓ又はこれに近い電圧Ｒｒとしている。この参照セルＲ−ｃｅｌｌの読み出し電圧Ｒｒは各読み出しステップを通して一定である。
ステップＴ２では、データレベルＬ２以上を“０”として読むように、そのワード線レベルＲ２は、データレベルＬ１の書き込みベリファイ電圧Ｐ１より０．５×Δだけ高く、データレベルＬ１とＬ２の間に設定される。同様に、ステップＴ１では、データレベルＬ１以上を“０”として読むように、そのワード線レベルＲ１は、データレベルＬ０のベリファイ電圧Ｐ０（ほぼＶｓｓ）より０．５×Δだけ高く、ＶｓｓとデータレベルＬ１の間に設定される。
以上のように、データ読み出しステップは、ワード線レベル（読み出し電圧）をそれぞれＲ１，Ｒ２，Ｒ３に設定する３ステップＴ１，Ｔ２，Ｔ３で構成される。図１６は、各レベルの情報セルＴ−ｃｅｌｌが各読出しステップでどのようなセンス結果になるかを示している。
ステップＴ２のセンス結果は上位ビットＨＢそのものである。一方、ステップＴ１とＴ３を通しての“１”データ数の偶奇が下位ビットＬＢに対応している。情報セルＣ−ｃｅｌｌに関しては、センスアンプＳＡに対するビット線の接続関係が入れ替わるので、図１６の各ステップのセンスデータは反転する。しかし、上位ビットＨＢの割り付けが情報セルＴ−ｃｅｌｌの場合とは反転し、下位ビットＬＢの“１”データ数の偶奇はセンスデータが反転しても変わらない。
従って、情報セルＣ−ｃｅｌｌの場合も、ステップＴ２のセンスデータが上位ビットＨＢとなり、ステップＴ１とＴ３を通しての“１”データ数の偶奇が下位ビットＬＢになるという関係は、情報セルＴ−ｃｅｌｌの場合と変わらない。
図１７は、読み出しの各ステップでのワード線の設定の詳細を示す。下位ビット（ＬＢ）読み出しは、Ｔ１とＴ３の２サイクルからなり、情報セルＮＡＮＤストリングＴ−ＮＡＮＤ（又はＣ−ＮＡＮＤ）では、選択ワード線レベル（読み出し電圧）はサイクルＴ１ではＲ１（例えば０．５Ｖ）に、Ｔ３ではＲ３（例えば２．５Ｖ）に設定され、非選択ワード線は、パス電圧Ｖｒｅａｄ２（例えば５．５Ｖ）に設定される。対応する参照セルＮＡＮＤストリングＲ−ＮＡＮＤでは、選択ワード線レベルはＶｓｓに、非選択ワード線はパス電圧Ｖｒｅａｄｒｅｆ（例えば０．５Ｖ）にする。
上位ビット（ＨＢ）読み出しのＴ２サイクルでは、情報セルＮＡＮＤストリングＴ−ＮＡＮＤ（又はＣ−ＮＡＮＤ）の選択ワード線レベルはＲ２（例えば１．５Ｖ）、その他の非選択ワード線はパス電圧Ｖｒｅａｄ２（例えば５．５Ｖ）に設定され、対応する参照セルＮＡＮＤストリングＲ−ＮＡＮＤでは、選択ワード線レベルはＶｓｓに、非選択ワード線はパス電圧Ｖｒｅａｄｒｅｆ（例えば０．５Ｖ）にする。
なお、読み出し時メモリセルは、書き込みディスターブを受けてデータしきい値が上昇する傾向がある。そのため、読み出し電圧Ｒ１−Ｒ３は、セルしきい値の０．５Ｖ程度の上昇を見込んで設定している。これにより、セルしきい値が上昇した場合の誤読み出しを防止することができる。
上述のように下位ビットＬＢの読み出しには、２ステップＴ１とＴ３が必要であるが、ワード線ＷＬには大きな時定数があるので、その立ち上げ時ドライバ側端と末端とではレベルの変化がかなり異なる。ワード線レベル変化が末端に確実に伝わるまで待っていたのでは、データセンスまでの時間が遅くなり高速アクセスは出来なくなる。
そこで図１８を参照して、２ステップ読み出しでワード線レベルが各ステップで矛盾のないレベルになる様にするワード線駆動法を説明する。
まずステップの順番は、選択されたＮＡＮＤストリング上のセルのワード線電位が順次高くなるよう様に選択する。すなわち、ステップＴ１が先でＴ３があとになる。ワード線の時定数を考慮すると、順次レベルを上げた方がワード線先端での待ち時間が少なくなるからである。
図１８では、情報セルブロックのワード線ＴＷＬ，ＣＷＬについて、選択ワード線を“ｓＷＬｄ，ｓＷＬｅ”、非選択ワード線を“ＷＬｄ，ＷＬｅ”で示し、参照セルブロックのワード線ＲＷＬについて、選択参照ワード線を“ｓＲＷＬｄ，ｓＲＷＬｅ”、非選択参照ワード線を“ＲＷＬｄ，ＲＷＬｅ”で示している。また、これら各ワード線符号のサフィックス“ｄ”と“ｅ”はそれぞれ、ワード線のドライバ側端とドライバから最も遠い末端とを示している。
以下各々のワード線レベルについて説明する。
・選択情報セルブロックの非選択ワード線ＷＬ（ＷＬｄ，ＷＬｅ）：
非選択ワード線は、ステップＴ１でＮＡＮＤストリング内の最上位データレベルＬ３のセルが十分速くオンするように、高いレベルのパス電圧Ｖｒｅａｄ２に設定し、ステップＴ３ではこのレベルを維持する。この様にする理由は、ドライバ側端ＷＬｄのレベルを出来るだけ高くすると末端ＷＬｅが早い時間で高いレベルへと立ち上がり、非選択セル中のデータレベルＬ３のセルが早い時刻でオンになり、選択セルのセル電流を妨げなくなるからである。
図１８では非選択ワード線末端ＷＬｅがデータレベルＬ３になる時点をｔ０で示した。ステップＴ３では、非選択ワード線レベルを下げることなく、Ｖｒｅａｄ２を維持する。これはワード線の変動によるカップリング電流の影響をなくす上で有効である。
・選択情報セルブロックの選択ワード線ｓＷＬ（ｓＷＬｄ，ｓＷＬｅ）：
以前の履歴を消すために、選択ワード線ｓＷＬはまずＶｓｓにリセットして、アクセスが始まる。ステップＴ１の開始とともに必要な読み出し電圧Ｒ１にし、ステップＴ３ではより高い読み出し電圧Ｒ３にする。ステップ終了後は、Ｖｓｓにリセットしその後フローティングにする。
・参照セルブロックの非選択参照ワード線ＲＷＬ（ＲＷＬｄ，ＲＷＬｅ）：
非選択参照ワード線ＲＷＬは、図１７に示すように、情報セルの書き込みベリファイ時の非選択参照ワード線電圧Ｖｒｅａｄｒｅｆと等しくする。プログラム時と同じ参照電流とするためである。図１８の例では、Ｖｒｅａｄｒｅｆ＝Ｒ１としている。ステップ終了後はＶｓｓにリセットしその後フローティングにする。
・参照セルブロックの選択参照ワード線ｓＲＷＬ（ｓＲＷＬｄ，ｓＲＷＬｅ）：
選択参照ワード線は、図１７に示すように、情報セル書き込みベリファイ時と同じＶｓｓとして参照電流を作る。従って、ｓＲＷＬｄ＝ｓＲＷＬｅ＝ＶｓｓがステップＴ１とＴ３を通して維持される。
図１９は、上位ビットＨＢ読み出しステップＴ２でのワード線レベル変化を示している。選択情報セルブロックの非選択ワード線ＷＬのレベルＶｒｅａｄ２、参照セルブロックの非選択参照ワード線ＲＷＬのレベルＶｒｅａｄｒｅｆは、ステップＴ１と同じである。
但し、ステップＴ２の時間はステップＴ１よりも長く設定される。理由は、Ｔ１ステップに比べてＴ２ステップではデータレベルＬ１も“１”と判定するために、選択ワード線ｓＷＬの読み出し電圧Ｒ２がＴ１ステップの読み出し電圧Ｔ１より高く、ワード線末端ｓＷＬｅが設定値に近くなるにはより長い時間がかかるためである。選択参照ワード線を、ｓＲＷＬｄ＝ｓＲＷＬｅ＝Ｖｓｓとすることは、下位ビット読み出しと同じである。
なお、図１８及び図１９において、データレベルＬ１−Ｌ３及び参照データレベルＬｒの各分布表示で上側の直線は書き込みベリファイ時のワード線レベル（ベリファイ電圧）であり、下側の破線は書き込みベリファイにより決まるしきい値分布の下限値である。最下位データレベルＬ０は、消去ベリファイにより決まるので、上の破線がしきい値分布の上限値となる。
また、データレベルＬ０，Ｌ１，Ｌ２と選択ワード線ｓＷＬのレベルとの間の矢印幅と、参照データレベルＬｒとＶｓｓとの間の矢印幅とが、比較すべきセル電流と参照電流とに対応し、セル電流の方が小さいときに“０”とセンスされる。
図２０は、各動作モードでのワード線レベルをまとめて示している。
前述のように、ベリファイ電圧は、Ｐ０（＝Ｖｓｓ）とＰ１、Ｐ１とＰ２のレベル差をΔとして、Ｐ２とＰ３の間をほぼ１．５×Δに設定している。これにより、高いレベルへのワード線立ち上げに対する場所などのばらつきマージンを稼ぐことができる。
ワード線のレベルは書き込み或いは消去のベリファイか、通常の読み出しかに応じて、また参照電流として第１の参照セルＲ−ｃｅｌｌを利用するか第２の参照セルＩ−ｃｅｌｌを利用するかに応じて異なる。ベリファイで第２の参照セルＩ−ｃｅｌｌを利用する場合はセルのワード線のみの設定が問題となる。
以下各モード別に説明する。
・書き込み前処理の第１消去ステップ（ＥＲＡＳＥ）−ｖｐ００：
選択ブロックの全ワード線をＰ０（＝Ｖｓｓ）とする。図では、ＮＡＮＤストリング内全ワード線共通の意味で太線で示している。
・書き込み前処理の予備的書き込みステップ（ＮＤ＆ＲＷ）−ｖｐｒ：
参照セルＲ−ｃｅｌｌのデータレベルＬｒ書き込みと共に、同じ条件で情報セルＴ−ｃｅｌｌ，Ｃ−ｃｅｌｌのしきい値分布を狭くするための予備的書き込みを行うステップである。従って、選択ワード線にベリファイ電圧Ｐ０を、非選択ワード線にパス電圧Ｖｒｅａｄ０（＝０．５×Δ）を与える。ワード線毎（セル毎）に“０”を判定するので、非選択セルがオンとならなければならないが、非選択ワード線はなるべく低いパス電圧に設定される。
・書き込み前処理の第２消去ステップ（Ｌ０Ｗ）−ｖｐ０：
参照データレベルＬｒを書き込んだ情報セルを最下位データレベルＬ０に設定するための再度の消去である。従ってその消去ベリファイ時のワード線設定は、第１消去ステップ（ＥＲＡＳＥ）と同じである。
ここまでの書き込み前処理のＥＲＡＳＥ，ＮＤ＆ＲＷ及びＬ０Ｗステップでは、参照電流源として第２の参照セルＩ−ｃｅｌｌが用いられる。
・データレベルＬ１〜Ｌ３書き込みステップ（Ｌ１〜Ｌ３Ｗ）−ｖｐ１−ｖｐ３：
データレベルＬ１〜Ｌ３の書き込みベリファイでは、第１の参照セルＲ−ｃｅｌｌが用いられる。参照セルＲ−ｃｅｌｌを使用する場合は、参照セルＩ−ｃｅｌｌの場合と異なり、そのＮＡＮＤストリングのワード線レベル設定が必要となる。
情報セルＮＡＮＤストリングの選択ワード線は、書込みステップによりベリファイ電圧Ｐ１，Ｐ２，Ｐ３のいずれかに設定される。非選択ワード線はパス電圧Ｖｒｅａｄ１（＝Ｐ３＋１．５Δ）とする。
参照セルＮＡＮＤストリングでは、選択ワード線を参照電圧Ｐｒ（＝Ｖｓｓ）に設定し、非選択ワード線をパス電圧Ｖｒｅａｄｒｅｆ（＝０．５×Δ）とする。参照セルＮＡＮＤストリングは、ＮＤ＆ＲＷステップで参照レベルＬｒが設定されているので、その状況を再現するワード線レベルとされる。
・読み出しステップＴ１，Ｔ３，Ｔ２：
読み出しステップでは、セル電流を検出するために参照セルＲ−ｃｅｌｌが用いられる。参照セルＮＡＮＤストリングのワード線については、全ての読み出しステップで、選択ワード線をＲｒ（＝Ｖｓｓ）、非選択ワード線をパス電圧Ｖｒｅａｄｒｅｆ（＝０．５×Δ）とする。
下位ビット（ＬＢ）情報読み出しではＴ１とＴ３サイクルを使うが、このときの情報セルＮＡＮＤストリングの選択ワード線には、読み出し電圧Ｒ１（＝０．５×Δ），Ｒ３（＝Ｐ２＋０．５×Δ）が与えられ、非選択ワード線にはパス電圧Ｖｒｅａｄ２（＝Ｐ３＋２×Δ）が与えられる。
この様に、読み出し電圧Ｒｉをベリファイ電圧Ｐｉより０．５×Δだけ高く、その上限をΔとすれば、誤読み出しはない。特に情報セルは様々なディスターブを受けて、ベリファイ電圧Ｐｉで設定したデータしきい値はより高い方向にシフトする傾向があるので、状況によっては、Ｐｉ＋Δに近い読み出し電圧を選ぶ。
上位ビット（ＨＢ）情報読み出しでは、Ｔ２サイクルのみを使う。このとき選択ワード線には読み出し電圧Ｒ２（＝Ｐ１＋０．５×Δ）が、非選択ワード線にはパス電圧Ｖｒｅａｄ２（＝Ｐ３＋２×Δ）が与えられる。
以下に具体的な回路と動作について説明する。
［センスアンプ］
図２１は、センスアンプＳＡの構成を示している。このセンスアンプＳＡは、ＰＭＯＳトランジスタＰ１１，Ｐ１２とＮＭＯＳトランジスタＭ１，Ｍ２からなるラッチを主体として構成された、電流検出型の差動アンプである。
ゲートＧＡが共通接続されて直列接続されたＰＭＯＳトランジスタＰ１１とＮＭＯＳトランジスタＭ１のドレインは、一方の出力ノードＯＵＴとなる。同じくゲートＧＢが共通接続されて直列接続されたＰＭＯＳトランジスタＰ１２とＮＭＯＳトランジスタＭ２のドレインは、他方の出力ノード／ＯＵＴとなる。共通ゲートＧＡ，ＧＢは、出力ノード／ＯＵＴ，ＯＵＴに交差接続されている。
ＰＭＯＳトランジスタＰ１１，Ｐ１２はそれぞれ、電流制限用ＮＭＯＳトランジスタＭ５，Ｍ６を介し、更にＰＭＯＳトランジスタＰ１３，Ｐ１４を介し、電流源ＰＭＯＳトランジスタＰ１７を介して、電源端子Ｖｄｄに接続されている。
ＰＭＯＳトランジスタＰ１３，Ｐ１４のゲートはそれぞれ共通ゲートＧＡ，ＧＢに接続されている。電流制限用ＮＭＯＳトランジスタＭ５，Ｍ６のゲートは共通接続されて、制御信号ＶＲＲが入るようになっている。電流源ＰＭＯＳトランジスタＰ１７のゲートは、活性化信号／ＡＣＣにより制御される。
ＮＭＯＳトランジスタＭ１，Ｍ２のソースは共通に接地端子Ｖｓｓに接続されている。共通ゲートＧＡ，ＧＢは、センス信号／ＳＥでゲートが制御されるＮＭＯＳトランジスタＭ３，Ｍ４を介して接地端子Ｖｓｓに接続されている。
ＰＭＯＳトランジスタＰ１１のソースＮＡは、活性化信号／ＡＣＣで制御されるＰＭＯＳトランジスタＰ１６を介して一方の入力ノード／ＩＮに接続され、同じくＰＭＯＳトランジスタＰ１２のソースＮＢは、活性化信号／ＡＣＣにより制御されるＰＭＯＳトランジスタＰ１５を介して他方の入力ノードＩＮに接続される。これらは、センスアンプの待機状態とビット線のプリチャージを分離してセンスアンプの動作時間を短くして消費電流の少ないデータセンスを可能とする。
ノードＮＢ，ＮＡにはそれぞれ、活性化信号／ＡＣＣにより制御されるリセット用ＮＭＯＳトランジスタＭ７，Ｍ８が接続されている。これらはセンスアンプ非活性化時（／ＡＣＣ＝“Ｈ”）、ノードＮＡ，ＮＢをＶｓｓに設定するためのものである。
このセンスアンプＳＡの基本動作を、まず電流制限用ＮＭＯＳトランジスタＮ５，Ｍ６がないものとして説明する。ビット線プリチャージ動作については、後述する。通常のデータ読み出し動作では、差動入力ノードＩＮ，／ＩＮに反映される、情報セルＴ−ｃｅｌｌ（またはＣ−ｃｅｌｌ）と参照セルＲ−ｃｅｌｌのセル電流差を検出するのであるが、／ＡＣＣ＝“Ｈ”，／ＳＥ＝“Ｈ”の非活性状態では、ＮＭＯＳトランジスタＭ３，Ｍ４，Ｍ７，Ｍ８がオンであり、ノードＧＡ，ＧＢ，ＮＡ，ＮＢ及び出力ノードＯＵＴ，／ＯＵＴは、Ｖｓｓに保持されている。
二つのセルアレイの対をなすワード線ＴＷＬ又はＣＷＬと参照ワード線ＲＷＬが選択され、一対のビット線ＢＬ，／ＢＬが入力ノードＩＮ，／ＩＮに接続されるときに、／ＡＣＣ＝“Ｌ”、その後少し遅れて／ＳＥ＝“Ｌ”となり、センスアンプＳＡが活性化される。ビット線対ＢＬ，／ＢＬでそれぞれ情報セルＴ−ｃｅｌｌと参照セルＲ−ｃｅｌｌが選択されているものとして、それらのセル電流がそれぞれノードＮＡ，ＮＢに供給される。
センスアンプ活性化の直後は、ＮＭＯＳトランジスタＭ１，Ｍ２が共にオフであるが、ＰＭＯＳトランジスタＰ１１，Ｐ１２，Ｐ１３，Ｐ１４がオンになるため、Ｖｓｓにリセットされていた出力ノードＯＵＴ（＝ＧＢ），／ＯＵＴ（＝ＧＡ）は、電源Ｖｄｄからの電流とこれに重なるセル電流により充電される。そしてセル電流差により、出力ノードＯＵＴ，／ＯＵＴの間（従ってゲートノードＧＡ，ＧＢの間）に電位差が生じると、ラッチでは、出力ノードＯＵＴ，／ＯＵＴの差電圧を増幅する正帰還動作が行われ、その差電圧は急速に拡大する。
例えば、ＯＵＴ（ＧＢ）が／ＯＵＴ（ＧＡ）より低いとすると、／ＳＥからの正帰還動作により、ＮＭＯＳトランジスタＭ１がオン、ＮＭＯＳトランジスタＭ２がオフ、ＰＭＯＳトランジスタＰ１２，Ｐ１４がオン、ＰＭＯＳトランジスタＰ１１，Ｐ１３がオフとなって、出力ノードＯＵＴ，／ＯＵＴはそれぞれ、Ｖｓｓ，Ｖｄｄになる。
この実施の形態のセンスアンプＳＡでは、例えば０．１μＡ以下という微小電流確実にセンスするために、センス初期にセンスアンプＳＡに流す電流を絞るべく、電流制限用ＮＭＯＳトランジスタＭ５，Ｍ６を挿入している。
具体的にこの電流制限用ＮＭＯＳトランジスタＭ５，Ｍ６の作用を説明する。センスアンプＳＡは信号／ＡＣＣが立ち下がると待機状態に入り、電源から電流が供給されるが、／ＡＣＣ＝“Ｈ”の休止状態でもビット線には電流を投入したい。そのために、入力端ＩＮ，／ＩＮには、信号／ＡＣＣによって制御されるＰＭＯＳトランジスタＰ１５，Ｐ１６が挿入されている。センスアンプＳＡが待機状態に入れば、入力端ＩＮ，／ＩＮはビット線とつながりセンスアンプ側から電流を供給するが、このときセル電流差は小さいのでセンスアンプＳＡに大きな電流を流すとセンスすべき電流の方が小さくなり、センスアンプＳＡの感度を悪化させ、センスアンプ自体のノイズでセンス状態が決まるおそれがある。
そこで、センスアンプ待機時とセンス初期には、ＮＭＯＳトランジスタＭ５，Ｍ６によりセンスアンプＳＡに供給する電流を制限する。即ち、制御信号ＶＲＲを低いレベル（例えば電源電圧Ｖｄｄ）に設定し、これらのトランジスタＭ５，Ｍ６のコンダクタンスを制限する。
ビット線情報がセンスアンプＳＡに伝わって、信号／ＳＥを立ち下げてセンスアンプＳＡを活性化した後、トランジスタＮ３，Ｍ４のドレイン電圧がラッチ（Ｍ１，Ｍ２，Ｐ１１，Ｐ１２）及び電源パスＰ１３，Ｐ１４をセンスデータに従って駆動するようになってから、制御信号ＶＲＲをより高い電圧（例えば昇圧された読み出しパス電圧Ｖｒｅａｓｄ）にする。これにより、トランジスタＭ５，Ｍ６のコンダクタンスが上がり、高速にデータをラッチすることができる。
図２２は、ビット線プリチャージ動作を含めて、センスアンプ動作波形を示したものである。通常の読み出しでもベリファイ読み出しでも、センスアンプＳＡの活性化に先だって、信号／ＡＣＣｐｒ（図２４参照）によってビット線ＢＬ，／ＢＬを予めプリチャージする。これにより、ビット線ＢＬ，／ＢＬをスムーズにセンスアンプＳＡの差動入力ノードＩＮ，／ＩＮにスムーズに接続し、センスアンプ電流を制御信号ＶＲＲによって制御してセンス動作を行う。
図２２の“ＢＬｉｎ”は、ビット線のセンスアンプに最も近い点、“ＢＬｅ”はセンスアンプから最も遠い点、“ＢＬｍ”はその中間点のビット線電位変化を示している。
ビット線は大きな時定数があるので、センスアンプＳＡから最も遠いところにあるＮＡＮＤストリングのセル電流状態は、ビット線に電流を流し始めてから一定の時間経過後でなければセンスアンプＳＡに伝わらない。したがってビット線に電流を流し始めるのはセルをアクセスしたら、出来るだけ早く行いたい。一方電流センスアンプＳＡはセンス開始までの待機時間活性状態におくと、無駄な電流を流してしまう。
そこで、ビット線ＢＬ，／ＢＬへの電流供給源は、センスアンプＳＡの電流源とは別に用意する。図２４〜図２６に示した、制御信号／ＡＣＣｐｒで制御される電流源ＰＭＯＳトランジスタＰ２１，Ｐ２２がこのビット線電流源である。ビット線電流供給は、図２４−２６に示すように、センスアンプＳＡに近い位置から行なう。この電流源トランジスタＰ２１，Ｐ２２にも、制御信号ＶＲＲで制御される電流制限用ＮＭＯＳトランジスタＭ１１，Ｍ１２が直列に挿入されている。
この様にして、ビット線に電流を流し初めてから（タイミングｔ１０）、セル電流の効果が現れるころにセンスアンプＳＡを待機状態に設定し（タイミングｔ１１）、その後ビット線供給電流を停止して（タイミングｔ１２）、センスアンプを活性化する（タイミングｔ１３）。センスアンプの電源供給とビット線プリチャージとを一部時間的に重ねることにより、セル電流をビット線からセンスアンプＳＡの入力ノードＩＮ，／ＩＮへと切れ目なく伝達している。
センスアンプ活性化までは、ビット線への電流供給も制御信号ＶＲＲで制限されて小さく抑えられる。そして、センスアンプＳＡから流れる電流を小さくしてわずかな電流差がセンスアンプに大きなアンバランスを起こすようにする。このビット線へのプリチャージは、ワード線立ち上げ時間と重ねて行なえるなどセンス開始の時間を稼ぐ効果もある。
この様なビット線プリチャージにより、ビット線末端のセルがワード線立ち上げによるディスターブを受けても、ビット線レベルが上昇してセル電流を読み出すまでにはディスターブの影響はなくなっており、センス時にはセル状態のみが反映される。ワード線レベルが遷移中の早い時期にセンスを開始する高速アクセスではこの様に時定数を利用することは重要である。一方センスアンプＳＡに近いセルについてはプリチャージ初期にディスターブの影響を受けるが、センスアンプＳＡまでの信号伝達の時定数が小さいのでセンス開始時にはディスターブが解消された状態でのセル電流をすぐ反映できる。
図２３は、ビット線ＢＬ（又は／ＢＬ）の位置（選択セル接続位置）によるセンスマージンのばらつきを低減する手法を示している。ビット密度を上げるためセルアレイは出来るだけ大きくする必要があるが、大きくするとセンスアンプＳＡにつながるビット線長が長くなり、抵抗と容量のために時定数が増加する。そのためビット線末端のセル情報がセンスアンプＳＡに伝わるまでセンスアンプＳＡの活性化は待たなければならない。この間ビット線には電流を供給してセル電流差をセンスアンプＳＡに伝えるようにしておく必要がある。
しかしビット線の時定数のためにビット線の場所による電位レベルの差が大きくなる。そこでビット線を二分して、センスアンプＳＡからビット線中間点Ｍまでのセルがアクセスされる場合（図２のセルアレイ領域１ｔ−１又は１ｃ−１が選択される場合）と、中間点Ｍから末端Ｅまでの間のセルがアクセスされる場合（図２のセルアレイ領域１ｔ−２又は１ｃ−２が選択される場合）とで、ビット線電流供給状態を切り替える。
具体的には、ビット線のセンスアンプに近い側に挿入されているクランプトランジスタＱｔ（Ｑｃ）を利用する。このクランプトランジスタＱｔ（Ｑｃ）は、消去の際のセルアレイの高電圧がセンスアンプＳＡ側に伝わらない様にするための高耐圧トランジスタである。
このクランプトランジスタＱｔ（Ｑｃ）のゲート電圧Ｖｔｇにより、選択セル位置に応じてそのコンダクタンスを変えて、ビット線充電状態が選択セル位置によらずほぼ同じになるようにする。具体的には、例えば７０ｎｓのプリチャージ時間終了時点で、中間点Ｍと末端Ｅのビット線電位がほぼ等しくなるようにするべく、センスアンプＳＡからビット線中間点Ｍまでのセルがアクセスされる場合はＶｔｇ＝３Ｖとし、中間点Ｍから末端Ｅまでの間のセルがアクセスされる場合はＶｔｇ＝５Ｖとする。
このようにすることで、ビット線の前半部分と後半部分で同じような電位環境が実現でき、微小なセル電流センスに対してマージンが増す。
次に、同じ図２３を参照して、ビット線のリセットと書き込み時のプリチャージについて説明する。図３及び図４で説明したように、ビット線の履歴を消すため及び、書き込み時非選択ビット線を所定の高電圧にプリチャージするために、セルアレイ内にメモリセルと同様の構成を用いたビット線リセット／プリチャージ回路ＢＲＰが、例えばビット線中間点Ｍ及び末端Ｅの２カ所に配置される（図３及び図４参照）。
出来るだけ短いサイクルでセンスアンプＳＡを活性化するためには、ビット線には前サイクルの履歴を残さないようにする。そこでセンスアンプＳＡを活性化しデータをラッチした直後の一定時間、これらのリセット／プリチャージ回路ＢＲＰのリセット回路を用いて、ビット線を中間点Ｍと末端ＥとからＶｓｓにリセットする。
また書き込み時、非選択のセルでもワード線が高電圧になるので、非選択ビット線電位を高くしてセルチャンネルとフローティングゲートの間に高電圧がかからないようにする。そのために、リセット／プリチャージ回路ＢＲＰのプリチャージ回路を用いて、非選択ビット線にＶｄｄ＋αを与える。
これらのリセット／プリチャージ回路ＢＲＰは、基本的にメモリセルアレイ内のＮＡＮＤストリング構造を利用するので、レイアウト面積はほとんど無視できる。
次に、センスアンプＳＡとセルアレイ内のＮＡＮＤストリングとの接続関係を明らかにしながら、通常読み出し動作、消去や書き込みのベリファイ読み出し動作を具体的に説明する。
［通常読み出し時のビット線センス系］
図２４は、通常読み出し時のビット線センス系を示している。ここでは、一方のビット線ＢＬの末端近くの情報セルＮＡＮＤストリングＴ−ＮＡＮＤと、他方のビット線／ＢＬの末端近くの第１の参照セルＮＡＮＤストリングＲ−ＮＡＮＤが選択された場合を示している。
ビット線プリチャージ電源は、制御信号／ＡＣＣｐｒにより制御されるＰＭＯＳトランジスタＰ２１，Ｐ２２と、制御信号ＶＲＲにより制御される電流制限用ＮＭＯＳトランジスタＭ１１，Ｍ１２を有し、これはセンスアンプＳＡの電流パスと同じ構成である。
定常状態で制御信号ＶＲＲは、センスアンプＳＡの初期センスと同じで、例えば電源電圧Ｖｄｄあるいはそれより少し高いレベルの一定状態にある。ワード線が立ち上がり、ビット線にセル電流が流れ始めると、クランプトランジスタＱｔ，Ｑｃを介してビット線とビット線プリチャージ電源回路とがつながる。
そして、制御信号／ＡＣＣｐｒが立ち下がりビット線プリチャージが開始される。ビット線のどの部分がアクセスされたかに対応して、前述のようにクランプトランジスタＱｔ，Ｑｃの制御電圧Ｖｔｇのレベルが決まる。
センスアンプＳＡは、情報セルＮＡＮＤストリング，Ｔ−ＮＡＮＤ，のセル電流と参照セルＮＡＮＤストリング，Ｒ−ＮＡＮＤ，の参照電流がセンスアンプＳＡの入力ノードＩＮ，／ＩＮに反映される時点で活性化する。その後、制御信号／ＡＣＣｐｒを“Ｈ”にして、ビット線への電流供給はセンスアンプＳＡから行なわれるようにする。
センスアンプＳＡに対して、データラッチ回路ＬＡＴが併設されている。データラッチ回路ＬＡＴの詳細は後述するが、通常読み出し系では、センスアンプＳＡの出力ノードＯＵＴ，／ＯＵＴは、クロックＣＬＫで制御されるトランジスタＭ１３，Ｍ１４を介してデータラッチ回路ＬＡＴのノードＢ，／Ｂに接続される。
センスアンプＳＡによる初期センスが完了したら、制御信号ＶＲＲを例えば読み出しパス電圧Ｖｒｅａｄ相当の高い電圧に上げて、センスアンプＳＡにデータをラッチすると同時に、クロックＣＬＫが立ち上げられる。これによりセンスデータは、データラッチＬＡＴに転送される。
またセンスデータ確定後、制御信号Ｂｒｓを立ち上げて、ビット線リセット／プリチャージ回路ＢＲＰのリセット回路ＢＬｒｓを活性化する。これにより、ビット線ＢＬ，／ＢＬは次のサイクルのためにＶｓｓにリセットされる。
［書き込み前処理のベリファイ時のビット線センス系］
図２５は、第２の参照セルＩ−ｃｅｌｌを用いるベリファイ時、即ち書き込み前処理における第１消去ステップ（ＥＲＡＳＥ）、参照データレベルを書き込む予備的書き込みステップ（ＮＤ＆ＲＷ）及びデータレベルＬ０を書き込む第２消去ステップ（Ｌ０Ｗ）のビット線センス系を示している。
ベリファイ読み出しは、ビット線の設定とセンスアンプの活性化については通常読み出しの場合と変わらないが、通常読み出しと違って第２の参照セルＩ−ｃｅｌｌを用いる。図２５では、ビット線ＢＬ側で情報セルＮＡＮＤストリングＴ−ＮＡＮＤが選択され、ビット線／ＢＬ側では、第２の参照セルＮＡＮＤストリングＩ−ＮＡＮＤが選択された場合を示している。第１の参照セルＲ−ｃｅｌｌの参照レベル設定時には、ビット線側で情報セルＮＡＮＤストリングではなく、第１の参照セルＮＡＮＤストリングＲ−ＮＡＮＤが選択される。
消去ステップ（ＥＲＡＳＥ）とＬ０書き込みステップ（Ｌ０Ｗ）のベリファイでは、センスしたデータを消去動作にフィードバックすることはないので、ベリファイ後センスアンプＳＡをリセットして、信号Ｂｒｓを立ち上げてビット線をリセットする。一方、予備的書き込みステップ（ＮＤ＆ＲＷ）のベリファイではセンスしたデータに依存してプログラム継続の有無が選択されたビット線ごとに決まる。そこでセンスアンプＳＡのリセットはプログラムが終わって、次のベリファイが行われる前となる。センスアンプＳＡのリセットの後、信号Ｂｒｓを立ち上げてビット線をリセットする。
なお書き込みを始める前に、クランプトランジスタＱｔ，Ｑｃを一旦オフにして、センスアンプＳＡとビット線ＢＬ，／ＢＬとの間を切り離し、ビット線リセット／プリチャージ回路ＢＲＰのプリチャージ回路によってビット線ＢＬ，／ＢＬをＶｄｄ又はそれより高いレベルに設定して、非選択ビット線がプログラムされるのを防ぐ。
クランプトランジスタＱｔ，Ｑｃの制御信号Ｖｔｇを再び立ち上げると同時に、信号ＰＲＧを立ち上げて、ビット線につながるＮＭＯＳトランジスタＭ１５，Ｍ１６をオンにする。これらのトランジスタＭ１５，Ｍ１６は、センスアンプＳＡの出力ノードＯＵＴ，／ＯＵＴによりゲートが制御されるＮＭＯＳトランジスタＭ１７，Ｍ１８を介してＶｓｓに接続されている。
従って、センスアンプＳＡの出力状態が入力ノードＩＮ，／ＩＮにフィードバックされ、選択ビット線はセンスアンプＳＡとつながり、センスアンプＳＡの状態を反映したビット線レベルになる。非選択ビット線はＶｄｄ＋αのフローティングレベルに維持されて、セルの書き込みは進行しない。
前述のように、第２の参照セルＩ−ｃｅｌｌについては、セルアレイ内でＮＡＮＤストリング構造を利用して、他のメモリセルとの差を出来るだけなくし、セルアレイ内に出来るだけ異質な構造を持ち込まないようにする。レイアウト上もその面積を無視できるようにする。即ち、通常のＮＡＮＤストリングの選択ゲートＳＧＤ，ＳＧＳと同様に、すべてのセルのフローティングゲートとコントロールゲートとを直結しかつ、ゲートレベルを全て同じ参照電圧Ｖｒｅｆとする。
参照電圧Ｖｒｅｆのレベルの決め方は、図２７に示すように、ＮＡＮＤストリング全体を一つのトランジスタとみなして、ゲート電圧Ｖｇ（＝Ｖｒｅｆ）を変化させたとき流れるストリング電流Ｉの変化率が最大になるようなレベルとする。これは電流Ｉが飽和するレベルの２／３ぐらいのレベルであり、これが置かれるビット線位置のビット線電位＋Ｖｔｈレベルの高さとＶｔｈレベルとの中間くらいの高さのレベルとなる。
［Ｌ１−Ｌ３書き込みベリファイ時のビット線センス系］
図２６は、第１の参照セルＲ−ｃｅｌｌを用いた、データレベルＬ１，Ｌ２及びＬ３の書き込みベリファイ時のビット線センス系を示している。ビット線ＢＬ側で情報セルＮＡＮＤストリングＴ−ＮＡＮＤが選択され、ビット線／ＢＬ側で参照セルＮＡＮＤストリングＲ−ＮＡＮＤが選択された場合を示している。
データラッチＬＡＴに保存された書き込みデータに従って決まるノードＢ，／Ｂのレベルと読み出しセル情報で決まるビット線ＢＬ，／ＢＬの状態を用いてセルの書き込み状態を判定する。ノードＢ，／ＢのレベルをセンスアンプＳＡにフィードバックするために、ノードＢ，／Ｂでゲートが制御されるＮＭＯＳトランジスタＭ１９，Ｍ２０と、信号ＲＥＦｒ，ＲＥＦｌによりゲートが制御されるＮＭＯＳトランジスタＭ２１，Ｍ２２が、Ｖｄｄ端子とセンスアンプ入力ノードＩＮ，／ＩＮとの間に配置されている。
信号ＲＥＦｒ，ＲＥＦｌはそれぞれ、選択アドレスに従って、ビット線／ＢＬ，ＢＬ側の参照セルＲ−ｃｅｌｌが選ばれる場合に立ち上がるものである。ノードＢ，／Ｂのフィードバックは次のように行われる。
ビット線ＢＬ側の情報セルＴ−ｃｅｌｌが選択された場合には、信号ＲＥＦｒが立ち上がる。このときノード／Ｂが“Ｈ”であれば、トランジスタＭ１９及びＭ２１がオンで、ビット線ＢＬ側はセルデータに関係なく電源Ｖｄｄから電流が供給されてセル電流が見かけ上小さくなるので“０”と見なされ、センスアンプＳＡはノードＯＵＴが“Ｌ”となって決着する。
ノード／Ｂが“Ｌ”であれば、データラッチＬＡＴのデータはセンスアンプＳＡに影響を与えず、センスアンプＳＡはビット線間の電流を比較する。ビット線ＢＬのセル電流が大きければ（即ちセルデータが“1” であれば）、ノードＯＵＴが“Ｈ”となる。
信号ＰＲＧを“Ｈ”としてセンス結果をビット線にフィードバックし、ビット線ＢＬをＶｓｓとし、ワード線に書き込み電圧Ｖｐｇｍを与えて書き込みを行うと、情報セルのしきい値は上昇する。その後センスアンプＳＡをリセットして同じ情報セルをベリファイする。ビット線ＢＬのセル電流がビット線／ＢＬの参照電流よりも小さくなれば、情報セルが“０”即ち書き込みが十分に行われたことになり、その情報セルの書き込みは完了する。
なおセンスアンプＳＡには、ワード線を共有する複数対のビット線の一つが選択的につながるので、非選択ビット線のプログラムが行われないようにする必要がある。従って、ベリファイセンス後にクランプトランジスタＱｔ，Ｑｃをオフにして、ビット線ＢＬ，／ＢＬとセンスアンプＳＡを切り離し、ビット線リセット／プリチャージ回路ＢＲＰのなかのプリチャージ回路により、ビット線をＶｄｄ＋αにプリチャージする。その後、選択ビット線のみ再びデータの確定したセンスアンプＳＡにつなぎ、信号ＰＲＧを立ち上げてベリファイ結果に従ったビット線レベルに設定してプログラムが行われる。
ビット線ＢＬについてみると、データラッチＬＡＴのノード／Ｂが“Ｈ”、書き込み完了、非選択状態のいずれでも、フローティングでＶｄｄ＋αの電位になるので、ワード線に書き込み電圧Ｖｐｇｍが与えられても、書き込みは行われない。
［センスユニット−ベリファイチェック回路構成］
図２８は、センスアンプＳＡ、データラッチ回路ＬＡＴと共にベリファイチェック回路ＶＣＫを含むセンスユニット３１の構成例を示す。
ベリファイでのビット線周りの設定に関係する回路部は図２８の下半分であり、第１の参照セルＲ−ｃｅｌｌを使うベリファイのときはノードＢ，／Ｂの情報に従ってビット線ペアＢＬ，／ＢＬの状態が設定される。第２の参照セルＩ−ｃｅｌｌを使用するベリファイではラッチ回路ＬＡＴの内容を使わないので、信号／ＣＬＫを“Ｈ”にしてＮＭＯＳトランジスタＭ２５，Ｍ２６によりノードＢと／ＢをＶｓｓに設定し、信号ＲＥＦｒ又はＲＥＦｌ が立ち上がってもビット線に影響を与えないようにする。
また、読み出しのときもセンス初期にノードＢと／Ｂの状態がセンスに影響しないようにセンスアンプ出力ノードＯＵＴと／ＯＵＴをノードＢと／Ｂに接続する信号ＣＬＫの反転信号／ＣＬＫにより、ノードＢと／ＢをＶｓｓに設定する。センス確定後はＣＬＫを立ち上げて、ビット線電位を補強する方向にノードＢと／Ｂのレベルが働く。
書き込みの際には信号ＰＲＧを“Ｈ”にして、センスアンプ出力ＯＵＴ，／ＯＵＴに応じてビット線の一方をＶｓｓに設定し、選択セルの書き込みを進行させるか否かをフィードバックする。
ベリファイ消去とベリファイ書き込みの判定回路が、図２８の上部のベリファイチェック回路ＶＣＫである。ベリファイ消去とベリファイ書き込みでは完了判定の期待セル状態が異なるのでまったく同じシステムを使うことが出来ない。すなわちベリファイ消去ではセルしきい値Ｖｔｈが十分下がったことを検証するが、ベリファイ書き込みではしきい値Ｖｔｈが十分上がったことを検証する。
より具体的にいえば、ベリファイ消去では消去完了を、ビット線ＢＬ側のセル（即ち信号ＲＥＦｒが“Ｈ”）でセンス出力ノードＯＵＴが“Ｈ”、 またはビット線／ＢＬ側のセル（即ち信号ＲＥＦｌが“Ｈ”）でセンス出力ノード／ＯＵＴが“Ｈ”となることをもって完了とする。ベリファイ書き込みでは、ビット線ＢＬ側のセル（ＲＥＦｒ＝“Ｈ”）でかつ／ＯＵＴ＝“Ｈ”または、ビット線／ＢＬ側のセル（ＲＥＦｌ＝“Ｈ”）でかつＯＵＴ＝“Ｈ”となることをもって完了とする。
この様なベリファイ判定を行うために、信号ＩＮＱｉにより制御されるＰＭＯＳトランジスタＰ３１とＮＭＯＳトランジスタＭ３９との間に、比較回路を構成する４つの電流経路が構成されている。即ち、ＯＵＴとＲＥＦｒのＡＮＤ論理をとるためのＮＭＯＳトランジスタＭ３１とＭ３７を含む第１電流経路、ＯＵＴとＲＥＦｌのＡＮＤ論理をとるためのＮＭＯＳトランジスタＭ３１とＭ３８を含む第２電流経路、／ＯＵＴとＲＥＦｌのＡＮＤ論理をとるためのＮＭＯＳトランジスタＭ３２とＭ３８を含む第３電流経路、／ＯＵＴとＲＥＦｒのＡＮＤ論理をとるためのＮＭＯＳトランジスタＭ３２とＭ３７を含む第４電流経路が構成されている。
これらの電流経路を切り換えるために、ベリファイ消去の判定時に“Ｈ”となるチェック信号ＥＲＱにより制御されるＮＭＯＳトランジスタＭ３３，Ｍ３６がそれぞれ、第１及び第３の電流経路に、ベリファイ書き込みの判定時に“Ｈ”となるチェック信号ＰＲＱにより制御されるＮＭＯＳトランジスタＭ３４，Ｍ３５がそれぞれ、第２及び第４の電流経路に挿入されている。即ち、ベリファイ消去判定時は、第１及び第３の電流経路（比較回路）が活性になり、ベリファイ書き込み判定時は第２及び第４の電流経路（比較回路）が活性になる。
ソースが電源Ｖｄｄに接続されたＰＭＯＳトランジスタＰ３１のドレインノードＮＣｉは、ＩＮＱｉ＝“Ｌ”の間、“Ｈ”レベルに充電される。そして、ＩＮＱｉ＝“Ｈ”を入力したときに、ベリファイ読み出し値が期待値になっていれば、ノードＮＣｉは放電される。そのノードＮＣｉの“Ｌ”レベル遷移を、ＰＭＯＳトランジスタＰ３２とＮＭＯＳトランジスタＭ４０からなるインバータで受けて、ＦＩＮｉ＝“Ｈ”を出力するようになっている。
図２９示すように、センスアンプ列の中で、各センスユニットのベリファイチェック回路ＶＣＫは、その出力ＦＩＮｉが次のセンスアンプの入力ＩＮＱｉになるという、ドミノ倒しのように縦属接続される。これにより、最初のセンスユニットの入力ＩＮＱ０＝“Ｈ”に基づいて、最後のセンスユニットの出力ＦＩＮｎ−１が“Ｈ”になることで、全てのセンスユニットの書き込み又は消去セルが期待値データに設定されたものと判定することになる。
［データラッチ回路ＬＡＴの構成と動作］
図３０は、書き込みデータを格納し、或いは読み出しデータのビット情報をデータ線に転送するためのデータラッチ回路ＬＡＴの具体的構成例を示している。データラッチ回路ＬＡＴは、二つのラッチ３０１，３０２を備え、これらがデータ書き込みと読み出しに共用される。
書き込み時は、上側のラッチ３０１が上位ビット（ＨＢ）データを格納し、下側のラッチ３０２が下位ビット（ＬＢ）データを格納する働きをする。読み出しは、前述のように偶奇判定を行うために、ラッチ３０１，３０２をクロックＣＬＫ，／ＣＬＫで制御される２ビットシフトレジスタとして動作させる。
最終的な読み出しデータは上側のラッチ３０１に保持されるようにしている。データ書き込みを中断して読み出し動作が入る場合、中断した書き込みが既に上位ビット書き込みが終わっているとすれば、セルアレイからこれを読み出せば、上側のラッチ３０１に上位ビットデータを格納することができる。
データラッチ回路ＬＡＴと入出力バッファとの間のデータ線３０３は、配線数を減らすため単線としている。データラッチＬＡＴは予め初期状態にセットされ、データ線３０３から転送されるデータがその初期状態と異なる場合にラッチデータが反転するようにする。具体的にデータ線３０３は、上位ビットが格納される上側のラッチ３０１にとってはデータ線／ＤＱとなり、下位ビットを格納する下側ラッチ３０２にとってはそれと相補のデータ線ＤＱとなり、外部から供給されるデータの論理が反転するようにしている。
データ線３０３は複数のデータラッチＬＡＴに共通である。アドレス信号のデコード信号である選択信号ＣＳＬ１，ＣＳＬ２，Ｘｉ，Ｙｊによって、どのデータラッチＬＡＴにおいて、どのラッチ３０１，３０２とデータ線３０３とを接続するかが選択される。
以下に個別の動作モードの動作との関係でデータラッチ回路ＬＡＴの具体構成と働きを説明する。
（読み出し時のデータラッチＬＡＴ）
図３１は、セルデータ読み出し時のデータラッチ回路ＬＡＴの接続状態を実線で示している。上側ラッチ３０１のノードＨＢ，／ＨＢにそれぞれ接続されたＮＭＯＳトランジスタＭ６６，Ｍ６７のソースは、クロック／ＣＬＫにより制御されるＮＭＯＳトランジスタＭ５２のドレインに共通接続され、それらのゲートはそれぞれ下側ラッチ３０２のノードＬＢ，／ＬＢに接続されている。
下側ラッチ３０２のノードＬＢ，／ＬＢにそれぞれ接続されたＮＭＯＳトランジスタＭ６８，Ｍ６９のソースは、クロックＣＬＫとデータノードＢのデータにより制御されるＮＭＯＳトランジスタＭ６５，Ｍ６４の直列回路に共通接続され、それらのゲートはそれぞれ上側ラッチ３０１のノード／ＨＢ，ＨＢに接続されている。即ちセルデータ読み出し時は、ラッチ３０１，３０２が、クロックＣＬＫ，／ＣＬＫで制御される２ビットシフトレジスタを構成する。
データ読み出しは、前述のように、ＨＢデータはＴ２サイクルの1サイクル読み出し、ＬＢデータはＴ１とＴ３を連続させる２サイクル読み出しである。これらのＨＢ，ＬＢデータセンスの各サイクルで、図３２に示すようにクロックＣＬＫ，／ＣＬＫが発生される。
いずれの場合もセンスアンプＳＡから転送されたデータがノードＢに生じさせる“１”の偶奇からビット情報を得る。即ちデータセンス時、ノードＢのデータが下側ラッチ３０２のＮＭＯＳトランジスタＭ６４のゲートに入る。
具体的に説明すれば、センスアンプＳＡからのデータ転送待機時は、クロック信号は、ＣＬＫ＝“Ｌ”，／ＣＬＫ＝“Ｈ”であり、ＮＭＯＳトランジスタＭ４７，Ｍ４９によりノードＢ，／ＢはＶｓｓにセットされる。またデータラッチＬＡＴの初期設定として、リセット信号ＲＳが“Ｈ”になって、下側のラッチ３０２に“１”（ＬＢ＝“Ｈ”，／ＬＢ＝“Ｌ”）がセットされ、それにより上側のラッチ３０１に“０”（ＨＢ＝“Ｌ”，／ＨＢ＝“Ｈ”）にセットされる。
クロックＣＬＫが“Ｈ”になると、センスアンプＳＡからのデータがノードＢ，／Ｂに入る（図２４参照）。下側のラッチ３０２のノードＬＢ，／ＬＢには、データノードＢのデータとクロックＣＬＫとのＡＮＤをとるＮＭＯＳトランジスタＭ６４，Ｍ６５が接続されている。従って、ＣＬＫ＝“Ｈ”，Ｂ＝“Ｈ”の場合に、下側のラッチ３０２が反転して“０”となり、クロックＣＬＫが“Ｌ”に戻った時点で上側ラッチ３０１に下側ラッチ３０２のデータが反転転送されて、“１”となる。
以上により、センスデータが転送されてノードＢが奇数回“１”となれば、上側ラッチ３０１は“１”となり、偶数回“１”となれば“０”となる。この上側ラッチ３０１の最終データが、１サイクルのＨＢセンス，２サイクルのＬＢセンスにおける読み出しデータとなる。上側ラッチ３０１のデータをデータ線３０３（／ＤＱ）に選択信号ＣＳＬ１，Ｘｉ，Ｙｊにて選択接続すれば、セルのビット情報が出力されることになる。
（書き込み時のデータラッチＬＡＴ）
図３３は、ベリファイ書き込み時のデータラッチ回路ＬＡＴの接続関係を実線で示している。
ベリファイ書き込み時に、ラッチ３０１と３０２にそれぞれ上位ビットデータと下位ビットデータをセットする必要がある。データロードに先立つラッチ３０１，３０２の初期状態設定は、読み出しの場合と同様、リセット用ＮＭＯＳトランジスタＭ５１を用いる。また上側ラッチ３０１については、ＮＭＯＳトランジスタＭ５２にリセット信号ＲＳｈが入る。即ち、信号ＲＳとＲＳｈを共に“Ｈ”にすることにより、下側ラッチ３０２は“１”に、上側ラッチ３０１は“０”になる。
なお、既にセルアレイに書き込まれたデータを読み出してラッチ３０１に書き込みデータとして設定する場合は、ラッチ３０２のみをリセットし、ラッチ３０２のみに外部から下位ビットデータを設定する。下側のラッチ３０２のみをリセットするには、リセット信号ＲＳのみを“Ｈ”にすればよい。もう一方のリセット信号ＲＳｈを“Ｌ”に維持すれば、下側のラッチ３０２のリセット動作は、上側ラッチ３０１のデータ状態に影響しない。
外部からの書き込みデータロードは、上位ビットデータについては、データ線３０３と上側ラッチ３０１のノード／ＨＢの間に配置された、それぞれ選択信号ＣＳＬ１，Ｘｉ及びＹｊにより制御されるＮＭＯＳトランジスタＭ４４，Ｍ４５及びＭ４６を介して行われる。即ち／ＤＱ＝“Ｌ”の場合に、ラッチ３０１のノード／ＨＢを放電する、という動作で上位ビット書き込みデータがロードされる。
下位ビットデータロードは、データ線３０３と下側ラッチ３０２のノードＬＢの間に配置された、それぞれ選択信号ＣＳＬ２，Ｘｉ及びＹｊにより制御されるＮＭＯＳトランジスタＭ４１，Ｍ４２及びＭ４３を介して行われる。即ちＤＱ＝“Ｌ”の場合に、ラッチ３０２のノードＬＢを放電する、という動作で下位ビット書き込みデータがロードされる。
データラッチ回路ＬＡＴに保持された書き込みデータに従い、前述した書き込みステップｖｐ１，ｖｐ２，ｖｐ３毎にノードＢ，／Ｂの“Ｈ”，“Ｌ”が設定される。そのために、ラッチ３０１のノードＨＢ，／ＨＢとノード／Ｂ，Ｂとの間に、ステップｖｐ１対応信号“ｖｐ１”により制御される転送ＮＭＯＳトランジスタＭ４８，Ｍ５０が配置されている。
ラッチ３０２のノードＬＢとノード／Ｂとの間には、転送用ＮＭＯＳトランジスタＭ５３，Ｍ５４が配置され、ノード／ＬＢとノードＢとの間には、転送用ＮＭＯＳトランジスタＭ５６，Ｍ５７が配置され、ノードＬＢとノードＢとの間には、転送用ＮＭＯＳトランジスタＭ６２，Ｍ６３が配置され、ノード／ＬＢとノード／Ｂとの間には、転送用ＮＭＯＳトランジスタＭ５９，Ｍ６０が配置されている。
これらの転送トランジスタは、ステップｖｐ２またはｖｐ３対応の信号“ｖｐａ”，“ｖｐｂ”と、ラッチ３０１のデータに応じて制御される。またノードＢ，／Ｂには、クロック／ＣＬＫとノード／Ｂ，ＢのＡＮＤ論理で一方をプルアップするためのＰＭＯＳトランジスタ（Ｍ４１，Ｐ４２），（Ｐ４３，Ｐ４４）が接続されている。
以下具体的に、ビット線ＢＬ側のＴ−ｃｅｌｌアレイの書き込みに着目して説明する。
ステップｖｐ１：
データレベルＬ２の書き込み即ち、Ｔ−ｃｅｌｌアレイで“０”，Ｃ−ｃｅｌｌアレイでは“１”の上位ビット書き込みであり、信号ｖｐ１＝“Ｈ”で、ラッチ３０１のノードＨＢ，／ＨＢのデータがノード／Ｂ，Ｂに転送される。
ステップｖｐ２：
データレベルＬ２からデータレベルＬ３への下位ビット書き込み即ち、Ｔ−ｃｅｌｌアレイでレベルＬ２＝（０，１），Ｌ３＝（０，０）を確定するための書き込みである。
このとき信号ｖｐａが“Ｈ”で、ラッチ３０１がデータ“０”（／ＨＢ＝“Ｈ”）のとき、転送トランジスタＭ５３，Ｍ５４，Ｍ５６，Ｍ５７により、ラッチ３０２のデータがノード／Ｂ，Ｂに設定される。ラッチ３０１がデータ“１”（ＨＢ＝“Ｈ”）のときは、ＮＭＯＳトランジスタＭ５８がオンして、ノードＢが“Ｌ”に、ノード／Ｂが“Ｈ”に設定される。ラッチ３０１のデータ“１”（ＨＢ＝“Ｈ”）なるデータは、書き込み禁止を意味し、このときビット線ＢＬに強制的に電流を供給して、書き込完了と見なす。
ステップｖｐ３：
信号ｖｐｂが“Ｈ”で、Ｔ−ｃｅｌｌアレイで（ＨＢ，ＬＢ）＝（１，０）（１，１）なる下位ビット書き込み、即ちレベルＬ０から選択的にレベルＬ１を書き込む動作を行う。ラッチ３０１がデータ“１”のとき、転送トランジスタＭ５９，Ｍ６０，Ｍ６２，Ｍ６３により、ラッチ３０２のデータがノードＢ，／Ｂに設定される。ラッチ３０１のデータが“０”（ＨＢ＝“Ｌ”）のときは、ＮＭＯＳトランジスタＭ６１がオンして、ノード／Ｂが“Ｌ”に、ノードＢが“Ｈ”に設定される。ＨＢ＝“０”のデータは既にプログラム完了しているので、ノード／Ｂを“Ｌ”にしてセル電流をセンスすれば、プログラム完了と見なされるので、更にプログラムが進行しない。
ビット線／ＢＬ側のＣ−ｃｅｌｌアレイについては上位ビットＨＢが反転するので、ステップｖｐ２では信号ｖｐｂを“Ｈ”、ステップｖｐ３では信号ｖｐａを“Ｈ”にする。
図３４は、以上の書き込みステップで、上位ビットＨＢ及び下位ビットＬＢが書き込まれる様子をまとめて示している。図３４では、確定ビットを太字で示している。Ｔ−ｃｅｌｌアレイ（Ｔ）書き込みについては、ステップｖｐ２とｖｐ３とでそれぞれ、信号ｖｐａとｖｐｂが“Ｈ”になり、Ｃ−ｃｅｌｌアレイ（Ｃ）書き込みについては、ステップｖｐ２とｖｐ３とでそれぞれ信号ｖｐｂとｖｐａが“Ｈ”になる。
［高速多値ＮＡＮＤフラッシュメモリの構成］
以下に、高速多値ＮＡＮＤフラッシュメモリの具体的な構成例を説明する。
（メモリセルアレイ＆センスアンプ回路）
図３５は、高速多値ＮＡＮＤフラッシュメモリのメモリアレイとセンスアンプ構成を示す。センスアンプ回路を挟んで両側に、Ｔ−ｃｅｌｌアレイ１ｔとＣ−ｃｅｌｌアレイ１ｃが配置されることは、前述の通りである。具体的な例として、Ｔ−ｃｅｌｌアレイ及びＣ−ｃｅｌｌアレイがそれぞれ４ｋビット線を含み、１ビット線に５１２個の情報セル（Ｔ−ｃｅｌｌ又はＣ−ｃｅｌｌ）ＮＡＮＤストリングが接続され、１ＮＡＮＤストリングが３２セルであるものとする。
センスユニット３１はビット線１６対にひとつの割合で設けるものとして、２５６個のセンスユニット３１がこのセルアレイ１ｔ，１ｃのために用意される。２５６個のセンスユニット３１が同時に活性化されることになるセルアレイ１ｔ，１ｃの範囲をページバンクＢＮＫｉと称する。
ページバンクＢＮＫｉは、単線でデータ線ＤＱ，／ＤＱの役割を果たす１６本のデータ線３０３をもつ。これらのデータ線３０３の一つを、ページバンクＢＮＫｉの２５６個のセンスユニット３１のうち、１６個が共有する。このデータ線３０３を介してセンスユニット３１のデータラッチ回路と外部とのデータやり取りが行われる。
必要に応じて、ページバンクＢＮＫｉは複数個用意される。これにより、後述するようにページバンク間でインターリーブを行うことが出来、ページバンクアクセスを連続的に続けることが可能になる。
ページバンクＢＮＫｉ内の一つのセンスユニット３１とビット線の関係を示したのが、図３５の下側の拡大図である。ＢＬｘと／ＢＬｘ（ｘ＝０〜１５）は、それぞれビット線対で、１６ビット線対が一つのセンスユニット３１を共有する。各ビット線には多数のＮＡＮＤストリングが接続されるが、そのうちどれを第１の参照セルＮＡＮＤストリング，Ｒ−ＮＡＮＤ，とするかは、前述のように任意に選択して固定できる。第２の参照セルＮＡＮＤストリング，Ｉ−ＮＡＮＤ，は、セルアレイ内の予め決められた位置に作られる。
１６組のビット線対のどれをセンスユニット３１に接続するかの選択をするのが、ビット線選択回路（マルチプレクサ）ＭＵＸである。選択信号ｂｐ０−ｂｐ１５により、一つのビット線対が選択される。この選択信号は、アドレス信号の一部であり、後述するメインページアドレス（principal page address）内のページ選択のアドレスの一部をなす。
センスユニット３１は、図２８に示したように、センスアンプＳＡ及びベリファイチェック回路ＶＣＫと、データラッチ回路ＬＡＴを含む。センスユニット３１には、各種制御信号が入力される。またベリファイ結果判定のため、センスユニット３１には信号ＩＮＱｉが入力され、判定出力ＦＩＮｉが出力される。前述のように出力ＦＩＮｉは、次のセンスユニット３１の入力信号ＩＮＱｉ＋１となる。ページバンクＢＮＫｉの書き込みまたは消去の際に、書き込みまたは消去が全体として完了すれば、最終的ベリファイ判定出力ＦＩＮ＝“Ｈ”がそのページバンクから出力される。
センスユニット３１のデータラッチ回路ＬＡＴには、ＤＱ，／ＤＱの機能を持つグローバルデータ線３０３が選択的に接続される。１６本のデータ線３０３と１６個のセンスユニット３１との間で同時にデータ転送が行われる。
（アドレス構造）
ページバンクＢＮＫｉを構成する“ページ”について説明する。ページバンクＢＮＫｉは、図３で説明したように、ＮＡＮＤストリングブロック毎に消去が行われ、各ブロック内の各ＩＯに共通のページ毎に書き込み及び読み出しが行われる。そのページ指定アドレス構造は、図３６のようになる。
ページは、どのセルをセンスアンプに接続するかを決めるデータパス接続部分と、選択したワード線のレベルをどう設定するかを決めるワード線レベル部分とからなる。
データパス接続部分は、ページバンク内で１６ビット線対のいずれをセンスアンプに接続するかを決めるビット線選択アドレス部と、ＮＡＮＤストリングとその中の一つのセルを選択するためにワード線を指定するワード線選択アドレス部とからなるメインページアドレス（principal page address）部である。ワード線レベル部分は、Ｔ−ｃｅｌｌのワード線ＴＷＬまたはＣ−ｃｅｌｌのワード線ＣＷＬのレベルを指定することによって、４値データの上位ビットＨＢと下位ビットＬＢの２ビットを指定するサブページアドレス（sub-page address）部である。
データ読み出し時、２５６ビット線のセルデータが同時にアクセスされてセンスアンプに読み出される。このセンスアンプデータは、１６ビット単位でランダムアクセスしてバースト信号として出力することが可能である。あるページバンクのデータ読み出し中に次のページバンクの読み出しデータの出力を行うという、バンクインタリーブが可能であり、切れ目の無いバーストデータ転送ができる。
図３６にはページバンクＢＮＫｉの具体的な構成例を数値で示した。ＮＡＮＤストリングブロックは、３２個のメモリセルが直列接続されたＮＡＮＤストリングが４ｋ個で構成される。読み出しデータが同時に転送出力される範囲は、１６ＩＯであり、各ＩＯはメインページアドレス及びサブページアドレスにより構成される、１６(bit line)×３２(word line)×２(sub)＝１ｋ-pageとなり、１page＝１６bitとなる。ページバンク内には、センスアンプの両側に合わせて１ｋの情報セルＮＡＮＤストリングブロックが存在する。
（１ＧビットＮＡＮＤフラッシュとアクセスモード）
図３７〜図３９を参照して、２５６Ｍビットのページバンクを４つ用いた１Ｇビットメモリセルアレイの構成とそのアクセス方法を説明する。
図３７は、４つのページバンクＢＮＫ０−ＢＮＫ３を、それぞれセンスアンプ回路を挟んだＴ−ｃｅｌｌアレイとＣ−ｃｅｌｌアレイに分けて示している。各ページバンクのページアドレスは独立に設定できるが、アドレス発生は全ページバンクに共通で、ページアドレスをどのページバンクに適用するのかを指定することによって各ページバンクに割り付ける。すなわちページバンク間でインターリーブしてページアドレスを利用するものとする。
各ページバンクＢＮＫｉの１６ＩＯに共通のページ長（＝１６ビット）の各ビットを選択するため、信号Ｘｉ ｍとＹｉ ｎの組合わせを用いる。これらの信号Ｘｉ ｍとＹｉ ｎはそれぞれアドレス２ビットをプリデコードした、各バンク対応の４つの信号である。これらの信号Ｘｉ ｍとＹｉ ｎの一つずつの組合せにより、各ページバンクで１６ビットからひとつを選んでデータ線（ＩＯ）に転送する。ｉ＝０〜３は、ページバンクＢＮＫ０〜３に対応し、ｍ，ｎ（＝０〜３）が4つの信号を表す。
図３７では、信号Ｘｉ ｍとＹｉ ｎはそれぞれセンスアンプの左（Ｔ−ｃｅｌｌアレイ）と右（Ｃ−ｃｅｌｌアレイ）からセンスアンプに入るようにしているが、これは信号線がレイアウト上均等になるようにしたためであり、それ以外の特別な理由はない。
ページ長は1回のワード線アドレスの設定とセンス動作で読み出せるデータ長であり、１ページバンクあたりの最長データ長である。４ページバンク構成の１Ｇビットメモリでは、１ページはランダム１６ビットで４ページバンク構成となる。ページの数は、上位ビットＨＢと下位ビットＬＢが半々であり、ページバンクあたり５１２ｋページとなる。
３０ｎｓのランダムバーストサイクルとして、１６ＩＯであるので６６ＭＢ／ｓのデータ転送レートで１Ｇビットメモリセルアレイ全体をバンクインタリーブで読み出せる。このとき１６ビットバーストごとにページアドレス変更が可能である。ページバンク内でもサイクルごとにページを変える完全ランダム方式では、センスアンプ活性化のサイクルが１５０ｎｓぐらいなので、上位ビット読み出しなら１３ＭＢ／ｓ、下位ビット読み出しなら７ＭＢ／ｓとなる。
図３８は、バンクインタリーブによる読み出しアクセスの様子を示している。例えばバンクＢＮＫ０を選択してランダムバーストリードしている間に、ページアドレスを変更してバンクＢＮＫ１でセンスアンプを活性化する。そしてバンクＢＮＫ１をランダムバーストリードしている間、次のバンクＭＮＫ２でページアドレスを変更してセンスアンプを活性化する、というアクセスを繰り返す。これにより、ページバンクＢＮＫ０〜３内の任意のブロックＢＬＫａ〜ｄを、切れ目なく選択して読み出すという、アクセス自由度の高いデータ読み出しが可能となる。
消去や書き込みの場合は、一括して動作を行う範囲がひとつひとつのページバンク内で完結しなければならない。従って複数のページバンクにまたがる領域を処理する場合にはページバンクごとに行うと動作回数が増えるが、データ書き換えの自由度は増す。
図３９は、消去、書き込みおよび読み出しの全てで全データを最も短い時間でアクセスできるバンク一括アクセスモードのページ選択方式を示している。
ページアドレスを全てのページバンクで共通にしてアクセスすると、４ページバンクＢＮＫ０−ＢＮＫ３をインターリーブ無しに同時に選択できる。例えば図３９に示すように、全てのバンクＢＮＫ０−３を活性化し、それらの同じワード線アドレスに属するＮＡＮＤストリングブロックＢＬＫ０−３を同時に選択する。
このとき、ひとつのＩＯあたり１６×４ＢＡＮＫ＝６４のセンスアンプを同時活性化して、消去や書き込みをこの単位で行うことが出来る。消去や書き込みとそのベリファイは活性化されたセンスアンプで同時進行するので、同時活性化されるセンスアンプの数が多いほど同じ数のメモリセルをベリファイする時間が短くなる。
このアクセス方法は、ページバンク間のインターリーブによるアクセスの自由度を犠牲にするが、消去や書き込みで必要な時間を削減するのに役立つ。
読み出しでは、ページ長が１６×４＝６４ｂｉｔになったものとしてバンク間にセンスアンプ活性化の時間差を設けなければ、ページアクセス間に１５０ｎｓほどのギャップを生じる。しかし、読み出しではバンク間で一括活性化をする必要はないので、時間差をつけて活性化すれば、ページアクセス間にギャップのないアクセスも可能である。
次に各動作モードの手順と動作フローを説明する。
（書き込み前処理シーケンス）
図４０は、書き込み前処理シーケンスであり、図９に示す消去ステップｖｐ００、参照データレベル書き込みと情報セルのしきい値低減のための予備的書き込みステップ（ＮＤ＆ＲＷステップ）ｖｐｒを経て、４値データレベルの最下位レベル書き込む消去ステップｖｐ０までの手順を示す。
データ消去は、ページバンク内のＮＡＮＤストリングブロックを選択して一括消去を行う。所定のコマンド入力により消去シーケンスが開始し、アドレスを入力することにより、消去すべきページバンクが選択され（ステップＳ１）、ページバンク内のブロックが選択される（ステップＳ２）。
入力アドレスに応じて、ＲＥＦｒ，ＲＥＦｌのいずれか一方が“１”となり、センスアンプのどちら側のセルアレイのブロック消去であるかが決まる。即ちステップＳ４又はＳ１２の消去ベリファイが行われる。ベリファイがＮＯであれば、消去が行われる（ステップＳ５又はＳ１３）。
消去は、ブロック内のワード線が共通の全ＮＡＮＤストリングが対象となり、消去ベリファイも全ＮＡＮＤストリングに対して行う必要がある。即ち、全ての選択ＮＡＮＤストリングに対して消去を行い、ベリファイＯＫ（Ｐａｓｓ）でブロック消去は完了する。
ブロック消去が完了したら、次に予備的書き込み即ち、参照セルＲ−ｃｅｌｌの参照レベルＬｒの書き込み（ＲＷ）と、情報セルのしきい値分布を狭めるための同じ参照レベルＬｒの書き込み（ＮＤ）を行う。即ち選択ブロックのセルに消去しきい値状態からデータレベルＬｒにしきい値を上昇させるためのベリファイ（ステップＳ６又はＳ１４）と書き込み（ステップＳ７又はＳ１５）を行う。書き込みベリファイは、セル毎に行われる。
そして、選択ブロックがＲ−ｃｅｌｌブロックであるか否かの判断を行う（ステップＳ８又はＳ１６）。もしＲ−ｃｅｌｌブロックであれば、先のステップＳ６又はＳ１４のベリファイ完了がデータレベルＬｒの設定を意味するので、ステップＳ１１に進む。
選択ブロックがＲ−ｃｅｌｌブロックでない場合に、ブロック内の全情報セルについてデータレベルＬｒから再度ブロック消去によりデータレベルＬ０を得るためのベリファイ（ステップＳ９又はＳ１７）と消去（ステップＳ１０又はＳ１８）を行う。
ブロック内の全てのＮＡＮＤストリングブロックでベリファイがＯＫになったか否かを判定し（ステップＳ１１）、ＮＯであれば、ステップＳ２に戻って同様のベリファイ消去が繰り返される。全ＮＡＮＤストリングブロックでベリファイがパスすると、消去シーケンスは終了する。
以上の消去シーケンスの完了により、情報セルＴ−ｃｅｌｌ，Ｃ−ｃｅｌｌはデータレベルＬ０が設定され、参照セルＲ−ｃｅｌｌは参照データレベルＬｒが設定されることになる。
各ステップの詳細は次の通りである。
消去ベリファイステップ（Ｓ４，Ｓ１２）：
図４１にその詳細フローを示す。ビット線選択を行い（ステップＳ２１）、データラッチとのデータ転送は行わないので、ＣＬＫ＝“Ｌ”，／ＣＬＫ＝“Ｈ”とし、ＲＥＦｒ又はＲＥＦｌの一方を“１”としてＴ−ｃｅｌｌアレイ又はＣ−ｃｅｌｌアレイを選択して選択ブロックの全ワード線をＶｓｓとし、他方のセルアレイでは第２の参照セルＩ−ｃｅｌｌブロックに参照電圧Ｖｒｅｆを与える（ステップＳ２２）。
そしてセンスアンプを活性化し（ステップＳ２３）、センス結果を見るために、ＰＲＱ＝“０”，ＥＲＱ＝“１”，ＩＮＱ＝“１”を与える（ステップＳ２４）。ＦＩＮ＝“１”であるか否かの判定（ステップＳ２５）を行い、ＹＥＳであれば、次のビット線のベリファイへ入り、ＮＯであれば、消去動作に移行する。ステップＳ２５の後、センスアンプはリセットする（ステップＳ２６）。全ビット線でベリファイが終了したか否かを判定し（ステップＳ２７）、ＹＥＳで消去完了となる。
消去ステップ（Ｓ５，Ｓ１０，Ｓ１３，Ｓ１８）：
消去は、選択ブロックの全ワード線をＶｓｓとし、セルウェルに高い消去電圧Ｖｅｒａを与えて、フローティングゲートから電子を引き抜くことによって行われる。
ＮＤ＆ＲＷベリファイ書き込み（ステップＳ６，Ｓ１４，Ｓ７，Ｓ１５）；
図４２にベリファイステップＳ６，Ｓ１４と、書き込みステップＳ７，Ｓ１５の詳細を示す。ベリファイではまず、ビット線とワード線の選択からなるメインページ（principal page）を選択する（ステップＳ３１）。データラッチへデータを転送したり、或いはデータラッチの内容を利用することはないので、ＣＬＫ＝０”、／ＣＬＫ＝“１”とし、選択ＮＡＮＤストリングブロック内の選択ワード線をＶｓｓとし、選択ブロックがＴ−ｃｅｌｌアレイかＣ−ｃｅｌｌアレイかに応じて、ＲＥＦｒ，ＲＥＦｌの一方を“１”とし、更に第２の参照セルＩ−ｃｅｌｌブロック，Ｉ−ＢＬＫを選択する（ステップＳ３２）。
センスアンプを活性化して（ステップＳ３３）、センス結果を見るためＰＲＱ＝“１”とし、ＩＮＱ＝“１”としてセンス結果からプログラムの状況を判定する。ＦＩＮ＝“１”であるか否かの判定（ステップＳ３５）を行い、ＹＥＳであれば、センスアンプをリセットし（ステップＳ３６）、次のビット線のベリファイへ入り、ＮＯであれば、書き込み動作に移行する。全ページでベリファイが終了したか否かを判定し（ステップＳ３７）、ＹＥＳでＮＤ＆ＲＷ完了となる。
書き込みステップＳ７，Ｓ１５では、ベリファイ時のセンスアンプの状態を維持し、信号ＰＲＧを“１”にし、センス結果をビット線にフィードバックしてＮＡＮＤストリング中の選択されたワード線ＷＬに高い書き込み電圧Ｖｐｇｍを与える（ステップＳ４０）。“０”書き込みが行われるセルではビット線がＶｓｓに設定され、これを受けてＮＡＮＤセルチャネルもＶｓｓになり、フローティングゲートへの電子注入がなされる。一定の書き込み時間印加後に、ＰＲＧ，Ｖｐｇｍのリセットと、センスアンプのリセットを行なう（ステップＳ４１）。
（書き込みシーケンス）
図４３は、データレベルＬ１，Ｌ２及びＬ３を書く、書き込みシーケンスを示している。所定のコマンド入力により書き込みシーケンスが開始される。アドレスを入力することにより、ページバンクの選択及び、メインページの選択がなされる（ステップＳ５１）。
この後、書き込むべきページの上位ビットＨＢ（サブページビット）を以前に既にメモリセルアレイに書かれているデータをコピーするのか否かを判断する（ステップＳ５２）。既書き込みデータをコピーする場合と新たな外部データを書き込む場合とで手順が分岐する。
コピーせずに新たなデータをプログラムする場合は、外部からデータラッチ回路（ラッチ３０１）にＨＢサブページデータを転送する（ステップＳ５３）。コピーする場合は、既にデータラッチに保持されているデータを使うか否かの判断を行い（ステップＳ５４）、データラッチに未だ保持されていなければ、ＨＢサブページをメモリセルアレイから読み出す（ステップＳ５５）。
このステップＳ５５で読み出すサブページデータは、現に書き込みを行うメインページの上位ビットＨＢである場合と、他のメインページの上位ビットＨＢである場合とがある。前者は、書き込みが中断して再開する場合に相当し、後者は他のページのコピーに相当する。
ＨＢサブページデータがラッチされたら、データレベルＬ２の書き込み、即ちｖｐ１＝“１”の書き込みベリファイ（ステップＳ５６）と書き込み（ステップＳ５７）とを実行する。既にＨＢサブページが書かれている場合には、ベリファイステップＳ５６はすぐにパスする。
下位ビット（ＬＢ）サブページを更に書き込む場合は、ＬＢサブページデータを外部からデータラッチ回路（ラッチ３０２）にロードする（ステップＳ５９）。ロードされたＬＢサブページデータに基づいて、データレベルＬ３の書き込み即ちｖｐ２＝“１”によるベリファイ（ステップＳ６０）と書き込み（ステップＳ６１）を実行する。更にデータレベルＬ１の書き込み即ち、ｖｐ３＝“１”によるベリファイ（ステップＳ６２）と書き込み（ステップＳ６３）を実行する。これらのベリファイステップＳ６０，Ｓ６２をパスすると、書き込み完了となる。
図４４は、書き込みベリファイステップ（Ｓ５６，Ｓ６０，Ｓ６２）と、書き込みステップ（Ｓ５７，Ｓ６１，Ｓ６３）の詳細を示している。書き込みベリファイでは、データラッチにセンスデータを転送することはないので、ＣＬＫ＝“１”とする。またデータラッチの内容を利用するので、／ＣＬＫ＝“０”として、データラッチ回路内のフィードバックを有効にする。
ＮＡＮＤストリング内のセル毎にベリファイするので、選択ワード線ＷＬの電圧（ベリファイ電圧）を、ステップｖｐｘ（ｘ＝１，２，３）に応じて、Ｐｘとする。選択セルがＴ−ｃｅｌｌアレイかＣ−ｃｅｌｌアレイかに応じて、ＲＥＦｒ，ＲＥＦｌの一方を“１”とし、参照電流源として参照セルＲ−ｃｅｌｌを用いる。
更に、セルのデータレベルと上位ビットデータＨＢの対応関係がＴ−ｃｅｌｌとＣ−ｃｅｌｌとで反転するので、もしＲＥＦｒ＝“１”であれば、ｖｐ２ステップではｖｐａ，ｖｐ３ステップではｖｐｂをそれぞれ、ｖｐｘ信号と見なし、ＲＥＦｌ＝“１”であれば、ｖｐ２ステップではｖｐｂ、ｖｐ３ステップではｖｐａをそれぞれ、ｖｐｘ信号と見なして、図３０のデータラッチ回路ＬＡＴを働かす。
ここまで、制御信号設定ステップＳ７１の説明である。
この後センスアンプを活性化し（ステップＳ７２）、センス結果から書き込み状況を判断するため、ＰＲＱ＝“１”，ＥＲＱ＝“０”，ＩＮＱ＝“１”とする（ステップＳ７３）。ＦＩＮ＝“１”が得られたか否かにより書き込みが完了したか否かを判定し（ステップＳ７４）、書き込みが完了していなければ再度書き込み動作に戻り、書き込み完了ならセンスアンプをリセットして（ステップＳ７５）、シーケンスを終了する。
書き込みは、ベリファイ時のセンスアンプ状態を維持し、信号ＰＲＧを“１”にしてセンス結果をビット線にフィードバックする。そして、選択ＮＡＮＤストリング中の選択ワード線に高い書き込み電圧Ｖｐｇｍを印加する。“０”書き込みが行われるセルでは、ビット線からセルチャネルにＶｓｓが与えられ、フローティングゲートに電子が注入される。一定の書き込み時間経過後に信号ＰＲＧ及びワード線のリセットと、センスアンプのリセットを行なう。
（読み出し手順）
図４５は、読出し手順を示している。まず読出しを行うサブページ（sub-page）が位置するページバンクとメインページ（principal page）の選択をする（ステップＳ８１）。その後、図４６に示すサブページ読み出しの手順に従って、データ読み出しを行う（ステップＳ８２）。サブページ読み出しを行うと、１６ページデータがセンスユニットで読まれ、データラッチ回路ＬＡＴに転送される。この読み出しデータは、ランダムアクセスによるバーストデータとして出力することができる（ステップＳ８３）。
読み出しデータを出力するステップＳ８３で同時に、別のバンクについてサブページデータ読み出しを開始させることができる。これにより、ランダムバースト読み出しのバンクインタリーブ動作が可能である。
サブページ読み出しは、図４６に示すように、ＨＢ−ｐａｇｅ読み出しステップ（上位ビット読み出し）とＬＢ−ｐａｇｅ読み出しステップ（下位ビット読み出し）の独立した二つの手順からなる。
ＨＢ−ｐａｇｅ読み出しは、図１５のＴ２ステップである。信号ＲＥＦｒ，ＲＥＦｌによりＴ−ｃｅｌｌアレイ，Ｃ−ｃｅｌｌアレイのいずれか一方が選択され、選択ワード線の読み出し電圧はＲ２、参照ワード線ＲＷＬの電圧はＲｒとする。
センスアンプ活性化後、センスデータをデータラッチに転送する。このデータ転送は、ＣＬＫと／ＣＬＫを相補クロック信号として用いる。データ転送後、センスアンプ及びワード線をリセットしてＨＢ−ｐａｇｅ読み出しステップを終わる。
ＬＢ−ｐａｇｅ読み出しは、図１５の二つのステップＴ１及びＴ３からなる。それぞれのステップの選択ワード線レベル（読み出し電圧）は、Ｒ１とＲ３であり、参照ワード線電圧はＲｒである。Ｔ１ステップとＴ３ステップの間で、センスアンプのリセットはあるが、図１８で説明したようにワード線のリセットはない。各ステップＴ１，Ｔ３のセンスデータは、クロックＣＬＫ，／ＣＬＫによりデータラッチ回路に転送され、前述のように“１”データ数の奇偶判定が行われる。
上記実施の形態では浮遊ゲートと制御ゲートが積層された構造のメモリセルを用いたが、ＳＯＮＯＳ（Ｓｉｌｉｃｏｎ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｉｌｉｃｏｎ）構造や、ＭＯＮＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｎｉｔｒｉｄｅ Ｏｘｉｄｅ Ｓｉｌｉｃｏｎ）構造のメモリセルを用いることもできる。更に、電荷量によるしきい値電圧以外の他の物理量レベルを不揮発に記憶するメモリ、たとえば相変化メモリＰＲＡＭ（Ｐｈａｓｅ−ｃｈａｎｇｅ ＲＡＭ）、抵抗メモリＲＲＡＭ（Ｒｅｓｉｓｔａｎｃｅ ＲＡＭ）、オーボニックメモリＯＵＭ（Ｏｖｏｎｉｃ Ｕｎｉｆｉｅｄ Ｍｅｍｏｒｙ）、磁気抵抗メモリＭＲＡＭ（Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ ＲＡＭ）、強誘電体メモリ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）等の他の各種不揮発性メモリにもこの発明を適用することが可能である。
この発明の実施の形態によるフラッシュメモリのチップ構成を示す図である。 同フラッシュメモリのメモリセルアレイ構成を示す図である。 同メモリセルアレイの一方のセルアレイ（Ｔ−ｃｅｌｌアレイ）構成を示す図である。 同メモリセルアレイの他方のセルアレイ（Ｃ−ｃｅｌｌアレイ）構成を示す図である。 同セルアレイのセルブロック（Ｔ−ｃｅｌｌ，Ｃ−ｃｅｌｌ，Ｒ−ｃｅｌｌブロック）構成を示す図である。 同セルアレイのＩ−ｃｅｌｌブロックの構成を示す図である。 同セルアレイのビット線リセット／プリチャージ回路（ＢＲＰ）の構成を示す図である。 ４値データレベルと参照データレベルの関係及びデータビット割付を示す図である。 書き込みの前処理の手順を示す図である。 書き込み前処理のステップｖｐ００の消去ベリファイ動作原理を示す図である。 書き込み前処理のステップｖｐｒの書き込みベリファイ動作原理を示す図である。 書き込み前処理のステップｖｐ０の消去ベリファイ動作原理を示す図である。 ４値データレベルの書き込み手順を説明するための図である。 各書き込みステップの書き込みベリファイ動作原理を示す図である。 ４値データの読み出し動作を説明するための図である。 各読み出しサイクルの読み出しデータ状態を示す図である。 各読み出しサイクルの読み出し動作原理を示す図である。 下位ビット読み出しサイクルのワード線駆動電圧波形を示す図である。 上位ビット読み出しサイクルのワード線駆動電圧波形を示す図である。 各動作のワード線電圧をまとめて示す図である。 センスアンプＳＡの構成を示す図である。 読み出し時のビット線プリチャージとセンス動作の電圧波形を示す図である。 書き込み時のビット線リセットとプリチャージ動作を説明するための図である。 データ読み出し時のビット線センス系を示す図である。 書き込み前処理時のビット線センス系を示す図である。 書き込み時のビット線センス系を示す図である。 第２の参照セルＩ−ｃｅｌｌの参照電流設定法を説明するための図である。 センスアンプＳＡとデータラッチ回路ＬＡＴ及びベリファイチェック回路ＶＣＫを含むセンスユニット構成を示す図である。 ベリファイチェック回路の縦属接続状態を示す図である。 データラッチ回路ＬＡＴの構成を示す図である。 データ読み出し時のデータラッチ回路ＬＡＴの接続状態を示す図である。 データ読み出し時の信号ＣＬＫ，／ＣＬＫ発生の様子を示す図である。 書き込み時のデータラッチ回路ＬＡＴの接続状態を示す図である。 各書き込みステップのデータ確定状態を示す図である。 ページバンクのメモリセルアレイ及びセンスアンプ回路構成を示す図である。 ページバンクのページアドレス構造を示す図である。 １Ｇビットメモリのメモリセルアレイ構成を示す図である。 同メモリのバンクインタリーブアクセス法を説明するための図である。 同メモリのバンク一括アクセス法を説明するための図である。 書き込み前処理のフローを示す図である。 図４０の消去ベリファイステップの詳細フローを示す図である。 図４０のＮＤ＆ＲＷベリファイステップ及び書き込みステップの詳細フローを示す図である。 データ書き込みのフローを示す図である。 図４３の書き込みベリファイステップと書き込みステップの詳細フローを示す図である。 バンクインタリーブによるデータ読み出しフローを示す図である。 サブページ読み出しの動作を示す図である。
符号の説明
１ｔ…Ｔ−ｃｅｌｌアレイ、１ｃ…Ｃ−ｃｅｌｌアレイ、２ｔ，２ｃ…カラムゲート回路、３…センスアンプ回路、４ｔ，４…ロウデコーダ、５ｔ，５ｃ…カラムデコーダ、６…アドレスバッファ、７…アドレスレジスタ、８…コマンドデコーダ、９…コントローラ、１０…高電圧発生回路、１１…データバッファ、３１…センスユニット、ＳＡ…センスアンプ、ＬＡＴ…データラッチ回路、ＶＣＫ…ベリファイチェック回路、Ｔ−ｃｅｌｌ，Ｃ−ｃｅｌｌ…情報セル、Ｒ−ｃｅｌｌ…第１の参照セル、Ｉ−ｃｅｌｌ…第２の参照セル、ＢＬ，／ＢＬ…ビット線対、ＴＷＬ，ＣＷＬ，ＲＷＬ…ワード線、Ｔ−ＮＡＮＤ，Ｃ−ＮＡＮＤ，Ｒ−ＮＡＮＤ，Ｉ−ＮＡＮＤ…ＮＡＮＤストリング、Ｔ−ＢＬＫ，Ｃ−ＢＬＫ，Ｒ−ＢＬＫ，Ｃ−ＢＬＫ…ＮＡＮＤストリングブロック、ＢＲＰ…ビット線リセット／プリチャージ回路、３０１，３０２…ラッチ、３０３…データ線。

Claims (9)

  1. 電気的書き換え可能な複数の不揮発性メモリセルが配列されてデータ記憶を行うメモリセルアレイと、
    前記メモリセルアレイのデータを読み出すための、セル電流と参照電流との差を検出する電流検出型のセンスアンプ回路とを有し、
    前記メモリセルアレイは、
    多値データレベルのいずれか一つが書き込まれる複数の情報セルを直列接続してなる複数の情報セルＮＡＮＤストリングと、
    前記情報セルの読み出しに供される参照電流を発生するための参照データレベルが書き込まれる、前記情報セルＮＡＮＤストリングと同じ構造と同じ接続状態を有し、複数の第１の参照セルを直列接続してなる少なくとも一つの第１の参照セルＮＡＮＤストリングと、
    前記多値データレベルの最下位データレベルの設定及び前記第１の参照セルの参照データレベルの設定に供される参照電流を発生するための、前記情報セルＮＡＮＤストリングと同じ構造と異なる接続状態を有し、複数の第２の参照セルを直列接続してなる少なくとも一つの第２の参照セルＮＡＮＤストリングと、
    前記第１の参照セルＮＡＮＤストリング内の複数の第１の参照セルを互いに独立に駆動するための複数の第１の参照セル用ワード線と、
    前記第２の参照セルＮＡＮＤストリング内の複数の第２の参照セルを一体のトランジスタとして共通駆動するゲート配線とを備え、
    前記ゲート配線には、前記多値データレベルの最下位データレベルの設定及び前記第１の参照セルＮＡＮＤストリングの参照データレベルの設定に対応した参照電圧が印加される
    ことを特徴とする半導体記憶装置。
  2. 前記メモリセルアレイは、
    前記センスアンプ回路を挟んで配置された、浮遊ゲートと制御ゲートを有する複数の情報セルが直列接続された複数の情報セルＮＡＮＤストリングがそれぞれ配列された第１及び第２のセルアレイと、
    前記第１及び第２のセルアレイ内にそれぞれ少なくとも一つずつ配置された、複数の第１の参照セルが直列接続された第１の参照セルＮＡＮＤストリングと、
    前記第１及び第２のセルアレイ内にそれぞれ少なくとも一つずつ配置された、浮遊ゲートと制御ゲートが短絡された複数の第２の参照セルが直列接続された第２の参照セルＮＡＮＤストリングとを有し、
    読み出し時、第１及び第２のセルアレイの一方から情報セルＮＡＮＤストリングが選択されるとき同時に他方から第１の参照セルＮＡＮＤストリングが選択され、それらがビット線対を介して前記センスアンプ回路の差動入力端子に接続され、
    多値データレベルの最下位データレベルの設定及び前記第１の参照セルＮＡＮＤストリングの参照データレベルの設定時、第１及び第２のセルアレイの一方から情報セルＮＡＮＤストリング又は第１の参照セルＮＡＮＤストリングが選択されるとき同時に他方から第２の参照セルＮＡＮＤストリングが選択され、それらがビット線対を介して前記センスアンプ回路の差動入力端に接続される
    ことを特徴とする請求項１記載の半導体記憶装置。
  3. 前記第１のセルアレイに配置されて、複数の情報セルＮＡＮＤストリング、第１及び第２の参照セルＮＡＮＤストリングが接続される第１のビット線と、
    前記第２のセルアレイに配置されて、複数の情報セルＮＡＮＤストリング、第１及び第２の参照セルＮＡＮＤストリングが接続される、第１のビット線と対をなす第２のビット線と、
    前記第１及び第２のセルアレイにそれぞれ配置されて、前記情報セルＮＡＮＤストリング内の複数の情報セルを互いに独立に駆動するための複数の情報セル用ワード線と、
    前記第１及び第２のセルアレイにそれぞれ配置されて、前記第１の参照セルＮＡＮＤストリング内の複数の第１の参照セルを互いに独立に駆動するための複数の第１の参照セル用ワード線と、
    前記第１及び第２のセルアレイにそれぞれ配置されて、前記第２の参照セルＮＡＮＤストリング内の複数の第２の参照セルを一体のトランジスタとして共通駆動するゲート配線とを有する
    ことを特徴とする請求項２記載の半導体記憶装置。
  4. 前記第１及び第２のセルアレイに少なくとも一つずつ配置されたビット線リセット回路と、前記第１及び第２のセルアレイに少なくとも一つずつ配置されたビット線プリチャージ回路とを有し、
    前記ビット線リセット回路は、複数のメモリセルがビット線とリセット用電圧印加端子との間に直列接続されそれらの全ての浮遊ゲートと制御ゲートが短絡されて第１制御端子に接続されて構成され、
    前記ビット線プリチャージ回路は、複数のメモリセルがビット線とプリチャージ用電圧印加端子との間に直列接続されそれらの全ての浮遊ゲートと制御ゲートが短絡されて第２制御端子に接続されて構成されている
    ことを特徴とする請求項２記載の半導体記憶装置。
  5. 前記情報セルには、データレベルＬ０，Ｌ１，Ｌ２及びＬ３（但し、Ｌ０＜Ｌ１＜Ｌ２＜Ｌ３）のいずれか一つが、上位ビットＨＢと下位ビットＬＢで表される４値データ（ＨＢ，ＬＢ）として書き込まれ、
    前記第１の参照セルには、参照データレベルＬｒ（但し、Ｌ０＜Ｌｒ＜Ｌ１）が書き込まれる
    ことを特徴とする請求項１記載の半導体記憶装置。
  6. 前記データレベル及び参照データレベルは、しきい値電圧により規定されるものであり、
    ４値データ読み出しは、
    選択された情報セルにデータレベルＬ２とＬ１との間に設定された第１の読み出し電圧を与え、選択された第１の参照セルに参照データレベルと実質的に同じ参照読み出し電圧を与えて、上位ビットを読み出す第１の読み出しステップと、
    選択された情報セルにデータレベルＬ２とＬ３の間に設定された第２の読み出し電圧を与え、選択された第１の参照セルに前記参照読み出し電圧を与えて、上位ビットが第１論理状態のときの下位ビットを読み出す第２の読み出しステップと、
    選択された情報セルにデータレベルＬ０とＬ１の間に設定された第３の読み出し電圧を与え、選択された第１の参照セルに前記参照読み出し電圧を与えて、上位ビットが第２論理状態のときの下位ビットを読み出す第３の読み出しステップとを有する
    ことを特徴とする請求項５記載の半導体記憶装置。
  7. 下位ビットデータは、前記第２及び第３の読み出しステップを通して得られる“１”データ数の偶奇判定により読み出される
    ことを特徴とする請求項６記載の半導体記憶装置。
  8. 前記データレベル及び参照データレベルは、しきい値電圧により規定されるものであり、
    前記メモリセルアレイのデータ書き込み前処理として、
    複数の情報セルと第１の参照セルを負しきい値電圧状態に消去する第１消去ステップと、
    消去された情報セル及び第１の参照セルに参照データレベルＬｒを書き込むステップと、
    参照データレベルＬｒが書かれた情報セルと第１の参照セルのうち情報セルを再度消去してこれらにデータレベルＬ０を設定する第２消去ステップとが行われる
    ことを特徴とする請求項５記載の半導体記憶装置。
  9. 前記データ書き込み前処理が行われたメモリセルアレイに対するデータ書き込みは、
    上位ビットデータに基づいて、データレベルＬ０の情報セルのしきい値電圧を選択的にデータレベルＬ２に上昇させる第１の書き込みステップと、
    上位ビットデータと下位ビットデータに基づいて、データレベルＬ２の情報セルのしきい値電圧を選択的にデータレベルＬ３に上昇させる第２の書き込みステップと、
    上位ビットデータと下位ビットデータに基づいて、データレベルＬ０の情報セルのしきい値電圧を選択的にデータレベルＬ１に上昇させる第３の書き込みステップとにより行われる
    ことを特徴とする請求項８記載の半導体記憶装置。
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