JP2017216025A - 半導体記憶装置 - Google Patents

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Abstract

【課題】ワード線の充放電を速め、ワード線を所望の電圧に高速に設定できる半導体記憶装置を提供する。【解決手段】実施形態の半導体記憶装置は、メモリセルに接続されたワード線ＷＬと、ワード線ＷＬに電圧を印加するドライバ１１４とを備える。ドライバ１１４は、第１電圧を持つワード線ＷＬを第２電圧に遷移させる場合、前記第１電圧と前記第２電圧との電圧差に応じて変化する第３電圧だけ、前記第２電圧より高い電圧あるいは低い電圧のいずれかの第４電圧をワード線ＷＬに印加する。【選択図】図８

Description

実施形態は、半導体記憶装置に関するものである。
半導体記憶装置として、ＮＡＮＤ型フラッシュメモリが知られている。
米国特許８，７７３，９１７明細書
ワード線の充放電を速め、ワード線を所望の電圧に高速に設定できる半導体記憶装置を提供する。
実施形態の半導体記憶装置は、メモリセルに接続されたワード線と、前記ワード線に電圧を印加するドライバとを具備し、前記ドライバは、第１電圧を持つ前記ワード線を第２電圧に遷移させる場合、前記第１電圧と前記第２電圧との電圧差に応じて変化する第３電圧だけ、前記第２電圧より高い電圧あるいは低い電圧のいずれかの第４電圧を前記ワード線に印加する。
図１は、実施形態の半導体記憶装置とその半導体記憶装置を含むメモリシステムの構成を示すブロック図である。 図２は、実施形態の半導体記憶装置の全体構成を示すブロック図である。 図３は、実施形態の半導体記憶装置におけるブロックの回路図である。 図４は、実施形態の半導体記憶装置におけるメモリセルアレイの断面図である。 図５は、実施形態の半導体記憶装置におけるメモリセルトランジスタの取りうるデータ及び閾値分布を示す図である。 図６は、実施形態の半導体記憶装置における他のメモリセルトランジスタの取りうるデータ及び閾値分布を示す図である。 図７は、実施形態の半導体記憶装置におけるドライバの構成を示す図である。 図８は、第１実施形態の半導体記憶装置におけるワード線電圧の遷移動作を示す図である。 図９は、第１実施形態の半導体記憶装置における他のワード線電圧の遷移動作を示す図である。 図１０は、第１実施形態の半導体記憶装置のリードにおけるワード線充電動作の第１例を示す図である。 図１１は、第１実施形態の半導体記憶装置のプログラムベリファイにおけるワード線充電動作の第１例を示す図である。 図１２は、第１実施形態の半導体記憶装置のリードにおけるワード線充電動作の第２例を示す図である。 図１３は、第１実施形態の半導体記憶装置のリードにおけるワード線充電動作の第３例を示す図である。 図１４は、第１実施形態の半導体記憶装置のリードにおけるワード線充電動作の第４例を示す図である。 図１５は、第１実施形態の半導体記憶装置のプログラムベリファイにおけるワード線充電動作の第２例を示す図である。 図１６は、第１実施形態の半導体記憶装置におけるワード線の電流経路の一例を示す平面図である。 図１７は、第１実施形態の半導体記憶装置におけるワード線の電流経路の他例を示す平面図である。 図１８は、第２実施形態の半導体記憶装置におけるワード線電圧の遷移動作を示す図である。 図１９は、第２実施形態の半導体記憶装置における他のワード線電圧の遷移動作を示す図である。 図２０は、第２実施形態の半導体記憶装置のリードにおけるワード線充電動作の第１例を示す図である。 図２１は、第２実施形態の半導体記憶装置のプログラムベリファイにおけるワード線充電動作の第１例を示す図である。 図２２は、第２実施形態の半導体記憶装置のリードにおけるワード線充電動作の第２例を示す図である。 図２３は、第２実施形態の半導体記憶装置のリードにおけるワード線充電動作の第３例を示す図である。 図２４は、第２実施形態の半導体記憶装置のリードにおけるワード線充電動作の第４例を示す図である。 図２５は、第２実施形態の半導体記憶装置のプログラムベリファイにおけるワード線充電動作の第２例を示す図である。
以下、図面を参照して実施形態について説明する。なお、以下の説明において、同一の機能及び構成を有する構成要素については、共通する参照符号を付す。ここでは、半導体記憶装置として、メモリセルトランジスタが半導体基板の上方に積層された三次元積層型のＮＡＮＤ型フラッシュメモリを例に挙げて説明する。
［第１実施形態］
以下に、本実施形態の半導体記憶装置とその半導体記憶装置を含むメモリシステムについて説明する。
１．メモリシステムの構成
まず、図１を用いてメモリシステムの構成について説明する。図１に示すように、メモリシステム１０は、半導体記憶装置、例えばＮＡＮＤ型フラッシュメモリ１００、及びコントローラ２００を備えている。
ＮＡＮＤ型フラッシュメモリ１００は複数のメモリセルを備え、データを不揮発に記憶する。ＮＡＮＤ型フラッシュメモリ１００の構成については後述する。
コントローラ２００は、ＮＡＮＤバスによってＮＡＮＤ型フラッシュメモリ１００に接続され、ホストバスによって外部のホスト装置３００に接続される。コントローラ２００は、ＮＡＮＤ型フラッシュメモリ１００を制御し、またホスト装置３００から受信した命令に応答して、ＮＡＮＤ型フラッシュメモリ１００に対して読み出し、書き込み、及び消去等を命令する。
ＮＡＮＤバスは、ＮＡＮＤインターフェイスに従った信号の送受信を行う。これら信号としては、例えばチップイネーブル信号／ＣＥ、コマンドラッチイネーブル信号ＣＬＥ、アドレスラッチイネーブル信号ＡＬＥ、ライトイネーブル信号／ＷＥ、リードイネーブル信号／ＲＥ、及びライトプロテクト信号／ＷＰが使用される。
チップイネーブル信号／ＣＥは、ＮＡＮＤ型フラッシュメモリ１００をイネーブルにするための信号である。コマンドラッチイネーブル信号ＣＬＥ及びアドレスラッチイネーブル信号ＡＬＥは、それぞれ入力信号がコマンドまたはアドレス信号であることをＮＡＮＤ型フラッシュメモリ１００に通知する信号である。ライトイネーブル信号／ＷＥ及びリードイネーブル信号／ＲＥは、それぞれ例えば入出力信号Ｉ／Ｏ１〜Ｉ／Ｏ８による信号の入力及び出力をＮＡＮＤ型フラッシュメモリ１００に指示する信号である。ライトプロテクト信号／ＷＰは、例えば電源のオンオフ時にＮＡＮＤ型フラッシュメモリ１００を保護状態するための信号である。レディ／ビジー信号ＲＹ／(／ＢＹ)は、ＮＡＮＤ型フラッシュメモリ１００がレディ状態（コントローラ２００からの命令を受け付ける状態）であるか、ビジー状態（コントローラ２００からの命令を受け付けない状態）であるかをコントローラ２００に通知する信号である。例えば、レディ／ビジー信号ＲＹ／(／ＢＹ)は、ＮＡＮＤ型フラッシュメモリ１００がデータの読み出し等の動作中には“Ｌ”レベルとされ（ビジー状態）、これらの動作が完了すると“Ｈ”レベルとされる（レディ状態）。
入出力信号Ｉ／Ｏは、例えば８ビットの信号である。入出力信号Ｉ／Ｏは、ＮＡＮＤ型フラッシュメモリ１００とコントローラ２００との間で送受信されるデータであり、コマンド、アドレス、書き込みデータ、読み出しデータ、及びＮＡＮＤ型フラッシュメモリ１００のステータス情報等である。
２．半導体記憶装置の全体構成
図２を用いて、本実施形態のＮＡＮＤ型フラッシュメモリ１００の全体構成を説明する。
図示するように、ＮＡＮＤ型フラッシュメモリ１００は、メモリ部１１０及び周辺回路１２０を備えている。
メモリ部１１０は、メモリセルアレイ１１１、ロウデコーダ１１２、センスアンプ１１３、及びドライバ１１４を備えている。
メモリセルアレイ１１１は、複数の不揮発性メモリセルトランジスタの集合である複数のブロックＢＬＫ０，ＢＬＫ１，・・・を備えている。以降、ブロックＢＬＫと記した場合、ブロックＢＬＫ０，ＢＬＫ１，・・・の各々を示すものとする。ブロックＢＬＫは、例えばデータの消去単位であり、同一ブロックＢＬＫ内のデータは一括して消去される。なお、メモリセルアレイ１１１内のブロック数は任意である。
ブロックＢＬＫは、複数のストリングユニットＳＵ０，ＳＵ１，ＳＵ２，ＳＵ３，・・・を含む。ストリングユニットの各々は、複数のＮＡＮＤストリング１１６を含む。ブロックＢＬＫ内の構成については後述する。
ロウデコーダ１１２は、例えばデータの書き込み、及び読み出しの際、ブロックＢＬＫのアドレスやページのアドレスをデコードして、書き込み及び読み出しの対象となるページに対応するワード線を選択する。ロウデコーダ１１２は、また選択ワード線ＷＬ、非選択ワード線ＷＬ、選択ゲート線ＳＧＤ、及びＳＧＳに適切な電圧を転送する。
センスアンプ１１３は、データの読み出し時には、メモリセルトランジスタＭＴからビット線ＢＬに読み出されたデータをセンス及び増幅する。また、データの書き込み時には、書き込みデータをメモリセルトランジスタＭＴに転送する。メモリセルアレイ１１１へのデータの読み出し及び書き込みはページ単位で行われる。
ドライバ１１４は、データの書き込み、読み出し、及び消去に必要な電圧を、ロウデコーダ１１２、センスアンプ１１３、及びソース線ＳＬに出力する。ロウデコーダ１１２及びセンスアンプ１１３は、ドライバ１１４より供給された電圧をメモリセルトランジスタＭＴに転送する。
周辺回路１２０は、シーケンサ１２１、ロジック回路１２２、レジスタ１２３、及び電圧発生回路１２４を備える。
シーケンサ１２１は、ＮＡＮＤ型フラッシュメモリ１００全体の動作を制御する。
ロジック回路１２２は、ＮＡＮＤ型フラッシュメモリ１００の動作を制御するのに必要な種々の情報を記憶する。例えば、ロジック回路１２２には、後述するアシスト電圧及びアシスト期間が記憶されている。アシスト電圧及びアシスト期間については後で詳述する。
レジスタ１２３は、種々の信号を保持する。例えば、データの書き込みや消去動作のステータスを保持し、これによって外部のコントローラ２００に動作が正常に完了したか否かを通知する。あるいは、レジスタ１２３は、コントローラ２００から受信したコマンドやアドレス等を保持し、またロジック回路１２２に記憶された書き込み、及び読み出しに必要な情報や種々のテーブルを保持することも可能である。
電圧発生回路１２４は、データの書き込み、読み出し、及び消去に必要な電圧を発生して、ロウデコーダ１１２、センスアンプ１１３、及びドライバ１１４等に必要な電圧を供給する。
２．１ メモリセルアレイの構成
次に、ＮＡＮＤ型フラッシュメモリ１００が備えるメモリセルアレイ１１１の構成について詳述する。
２．１．１ メモリセルアレイの回路
メモリセルアレイ１１１内のブロックＢＬＫ（ブロックＢＬＫ０，ＢＬＫ１，・・・の各々）の回路図を図３に示す。
図３に示すように、ブロックＢＬＫは、例えば４つのストリングユニットＳＵ０，ＳＵ１，ＳＵ２，ＳＵ３を含む。さらに、ストリングユニットの各々は、複数のＮＡＮＤストリング１１６を含む。なお、１ブロックＢＬＫ内のストリングユニットＳＵの数や、１ストリングユニットＳＵ内のＮＡＮＤストリング１１６の数は任意である。以降、ストリングユニットＳＵと記した場合、複数のストリングユニットＳＵ０〜ＳＵ３の各々を示すものとする。
ＮＡＮＤストリング１１６の各々は、例えば８個のメモリセルトランジスタＭＴ０，ＭＴ１，・・・，ＭＴ７と、選択トランジスタＳＴ１，ＳＴ２とを含んでいる。なお、メモリセルトランジスタＭＴ０と選択トランジスタＳＴ２との間、及びメモリセルトランジスタＭＴ７と選択トランジスタＳＴ１との間にダミートランジスタを設けてもよい。以降、メモリセルトランジスタＭＴと記した場合、メモリセルトランジスタＭＴ０〜ＭＴ７の各々を示し、選択トランジスタＳＴと記した場合、選択トランジスタＳＴ１，ＳＴ２の各々を示すものとする。
メモリセルトランジスタＭＴは、制御ゲートと電荷蓄積層とを含む積層ゲートを備え、データを不揮発に保持する。なお、メモリセルトランジスタＭＴは、電荷蓄積層に絶縁膜を用いたＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Silicon）型であってもよいし、電荷蓄積層に導電膜を用いたＦＧ（Floating Gate）型であってもよい。本実施形態では、メモリセルトランジスタＭＴがＭＯＮＯＳ型である例を示す。さらに、メモリセルトランジスタＭＴの個数は８個に限られず、１６個や３２個、６４個、１２８個等であってもよく、その数は限定されるものではない。さらに、選択トランジスタＳＴ１及びＳＴ２の個数は任意である。
メモリセルトランジスタＭＴ０〜ＭＴ７は、選択トランジスタＳＴ１，ＳＴ２間に、そのソースまたはドレインが直列に接続されている。この直列接続の一端側のメモリセルトランジスタＭＴ７のドレインは、選択トランジスタＳＴ１のソースに接続され、他端側のメモリセルトランジスタＭＴ０のソースは、選択トランジスタＳＴ２のドレインに接続されている。
ストリングユニットＳＵ０〜ＳＵ３の選択トランジスタＳＴ１のゲートは、選択ゲート線ＳＧＤ０，ＳＧＤ１，ＳＧＤ２，ＳＧＤ３にそれぞれ接続される。以降、選択ゲート線ＳＧＤと記した場合、選択ゲート線ＳＧＤ０〜ＳＧＤ３の各々を示すものとする。同一のストリングユニットＳＵ内にある選択トランジスタＳＴ１のゲートは、同一の選択ゲート線ＳＧＤに共通に接続される。他方で、選択トランジスタＳＴ２のゲートは、複数のストリングユニット間で同一の選択ゲート線ＳＧＳに共通に接続される。また、同一のブロック内にあるメモリセルトランジスタＭＴ０〜ＭＴ７の制御ゲートはそれぞれワード線ＷＬ０〜ＷＬ７に共通に接続される。
すなわち、ワード線ＷＬ０〜ＷＬ７及び選択ゲート線ＳＧＳは同一ブロックＢＬＫ内の複数のストリングユニットＳＵ間で共通に接続されているのに対し、選択ゲート線ＳＧＤは、同一ブロックであってもストリングユニットＳＵ毎に独立している。
また、メモリセルアレイ１１１内でマトリクス状に配置されたＮＡＮＤストリング１１６のうち、同一行にあるＮＡＮＤストリング１１６の選択トランジスタＳＴ１のドレインは、ビット線ＢＬ０，ＢＬ１，・・・，ＢＬ（ｎ−１）のいずれかに共通に接続される。なお、ｎは１以上の自然数である。以降、ビット線ＢＬと記した場合、ビット線ＢＬ０〜ＢＬ（ｎ−１）の各々を示すものとする。すなわち、ビット線ＢＬは、複数のストリングユニットＳＵ間でＮＡＮＤストリング１１６に共通に接続されている。また、選択トランジスタＳＴ２のソースはソース線ＳＬに共通に接続されている。すなわち、ソース線ＳＬは、例えば複数のストリングユニットＳＵ間でＮＡＮＤストリング１１６に共通に接続されている。
データの読み出し及び書き込みは、いずれかのブロックＢＬＫのいずれかのストリングユニットＳＵにおける、いずれかのワード線ＷＬに共通に接続された複数のメモリセルトランジスタＭＴに対して、一括して行われる。この単位を「ページ」と呼ぶ。
また、データの消去範囲は、１つのブロックＢＬＫに限定されず、複数のブロックが一括して消去されてもよく、１つのブロックＢＬＫ内の一部の領域が一括して消去されてもよい。データの消去については、例えば、“不揮発性半導体記憶装置”という２０１０年１月２７日に出願された米国特許出願１２／６９４，６９０号に記載されている。また、“不揮発性半導体記憶装置”という２０１１年９月１８日に出願された米国特許出願１３／２３５，３８９号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
２．１．２ メモリセルアレイの構造
図４を用いて、本実施形態におけるメモリセルアレイ１１１の一部領域の断面構造を説明する。
図示するように、ｐ型ウェル領域１０上に複数のＮＡＮＤストリング１１６が設けられている。すなわち、ウェル領域１０上には、選択ゲート線ＳＧＳとして機能する複数の配線層１１、ワード線ＷＬとして機能する複数の配線層１２、及び選択ゲート線ＳＧＤとして機能する複数の配線層１３がＤ３方向に設けられている。
これらの配線層１１、１２、及び１３を貫通してウェル領域１０に達するメモリホール１４が形成されている。メモリホール１４の側面には、ゲート絶縁膜１５、電荷蓄積層（例えば、絶縁膜）１６、及びブロック絶縁膜１７が順次設けられている。さらに、メモリホール１４内には半導体層（あるいは導電層）１４Ａが埋め込まれている。半導体層１４Ａは、ＮＡＮＤストリング１１６の電流経路として機能し、メモリセルトランジスタＭＴ並びに選択トランジスタＳＴの動作時にチャネルが形成される領域である。
各ＮＡＮＤストリング１１６において、複数（本例では４層）設けられた配線層１１は、電気的に共通に接続されて、同一の選択ゲート線ＳＧＳに接続される。すなわち、この４層の配線層１１は、実質的に１つの選択トランジスタＳＴ２のゲート電極として機能する。これは、選択トランジスタＳＴ１（４層の選択ゲートＳＧＤ）についても同様である。
以上の構成により、各ＮＡＮＤストリング１１６において、ウェル領域１０上に選択トランジスタＳＴ２、複数のメモリセルトランジスタＭＴ、及び選択トランジスタＳＴ１が順次積層されている。
半導体層１４Ａの上端には、ビット線ＢＬとして機能する配線層１８が設けられている。ビット線ＢＬは、Ｄ１方向に延伸しており、センスアンプ１１３に接続される。
さらに、ウェル領域１０の表面内には、ｎ＋型不純物拡散層１９及びｐ＋型不純物拡散層２２が設けられている。拡散層１９上にはコンタクトプラグ２０が設けられ、コンタクトプラグ２０上には、ソース線ＳＬとして機能する配線層２１が設けられる。ソース線ＳＬはＤ２方向に延伸している。また、拡散層２２上にはコンタクトプラグ２３が設けられ、コンタクトプラグ２３上には、ウェル配線ＣＰＷＥＬＬとして機能する配線層２４が設けられる。配線層２１及び２４は、配線層１３（選択ゲート線ＳＧＤ）よりも上層であり、かつ配線層１８よりも下層のレイヤに形成される。
以上に記述した構成が、図４を記載した紙面の奥行き方向（Ｄ２方向）に複数配列されており、奥行き方向に並ぶ複数のＮＡＮＤストリング１１６の集合によってストリングユニットＳＵが形成される。また、同一ブロック内に含まれる複数の選択ゲート線ＳＧＳとして機能する配線層１１は、互いに共通に接続されている。つまり、隣接するＮＡＮＤストリング１１６間のウェル領域１０上にもゲート絶縁膜１５が形成され、拡散層１９に隣接する配線層１１及びゲート絶縁膜１５は、拡散層１９の近傍まで形成される。
従って、選択トランジスタＳＴ２がオン状態とされる際、選択トランジスタＳＴ２に形成されるチャネルは、メモリセルトランジスタＭＴ０と拡散層１９とを電気的に接続する。また、配線層（ＣＰＷＥＬＬ）２４に電圧を印加することで、半導体層１４Ａに電位を与えることができる。なお、図４ではｐ型ウェル領域１０と配線層１８間に設けられる層間絶縁膜が省略されている。
なお、メモリセルアレイ１１１の構成については、その他の構成であってもよい。三次元積層型の不揮発性半導体メモリのメモリセルアレイの構成については、例えば、“三次元積層不揮発性半導体メモリ”という２００９年３月１９日に出願された米国特許出願１２／４０７，４０３号に記載されている。また、“三次元積層不揮発性半導体メモリ”という２００９年３月１８日に出願された米国特許出願１２／４０６，５２４号、“不揮発性半導体記憶装置”という２０１１年９月２２日に出願された米国特許出願１３／８１６，７９９号、“半導体メモリ及びその製造方法”という２００９年３月２３日に出願された米国特許出願１２／５３２，０３０号に記載されている。これらの特許出願は、その全体が本願明細書において参照により援用されている。
２．１．２．１ メモリセルトランジスタの閾値分布
図５は、本実施形態におけるメモリセルトランジスタＭＴの取りうるデータ及び閾値分布を示す。
図示するように、各々のメモリセルトランジスタＭＴは、その閾値に応じて例えば２ビットのデータを保持可能である。この２ビットデータは、閾値の低いものから順番に、例えば“１１”、“０１”、“００”、“１０”である。
“１１”データを保持するメモリセルの閾値は、“Ｅｒ”レベルである。Ｅｒレベルは、電荷蓄積層内の電荷が引き抜かれて、データが消去された状態における閾値であり、正または負の値である（例えば、電圧ＶＡ未満）。
“０１”、“００”、及び“１０”は、電荷蓄積層内に電荷が注入されて、データが書き込まれた状態の閾値である。“０１”データを保持するメモリセルの閾値は“Ａ”レベルであり、Ｅｒレベルよりも高い（例えば、電圧ＶＡ以上、ＶＢ未満であり、ＶＡ＜ＶＢ）。“００”データを保持するメモリセルの閾値は“Ｂ”レベルであり、Ａレベルよりも高い（例えば、電圧ＶＢ以上、ＶＣ未満であり、ＶＢ＜ＶＣ）。“１０”データを保持するメモリセルの閾値は“Ｃ”レベルであり、Ｂレベルよりも高い（例えば、電圧ＶＣ以上）。
なお、２ビットデータと閾値との関係はこの関係に限定されるものではなく、両者の関係については適宜選択できる。
各々のメモリセルトランジスタＭＴが保持する２ビットデータを、下位ビットからそれぞれlowerビット及びupperビットと呼ぶ。そして、同一のワード線に接続されたメモリセルトランジスタの保持するlowerビットの集合をlowerページと呼び、upperビットの集合をupperページと呼ぶ。データの書き込み及び読み出しは、このページ毎に行ってもよい（この書き込み方法及び読み出し方法をそれぞれpage-by-page 書き込み及びpage-by-page 読み出しと呼ぶ）。
また図６は、本実施形態における他のメモリセルトランジスタＭＴの取りうるデータ及び閾値分布を示す。
図示するように、各々のメモリセルトランジスタＭＴは、その閾値に応じて例えば３ビットのデータを保持可能である。この３ビットデータは、閾値の低いものから順番に、例えば“１１１”、“１１０”、“１００”、“０００”、“０１０”、“０１１”、“００１”、“１０１”である。これらデータを保持するメモリセルの閾値は、低いものから順番に、例えば“Ｅｒ”レベル（例えば、電圧ＶＡ未満）、“Ａ”レベル（例えば、電圧ＶＡ以上、ＶＢ未満であり、ＶＡ＜ＶＢ）、“Ｂ”レベル（例えば、電圧ＶＢ以上、ＶＣ未満であり、ＶＢ＜ＶＣ）、“Ｃ”レベル（例えば、電圧ＶＣ以上、ＶＤ未満であり、ＶＣ＜ＶＤ）、“Ｄ”レベル（例えば、電圧ＶＤ以上、ＶＥ未満であり、ＶＤ＜ＶＥ）、“Ｅ”レベル（例えば、電圧ＶＥ以上、ＶＦ未満であり、ＶＥ＜ＶＦ）、“Ｆ”レベル（例えば、電圧ＶＦ以上、ＶＧ未満であり、ＶＦ＜ＶＧ）、“Ｇ”レベル（例えば電圧ＶＧ以上）である。
なお、３ビットデータと閾値との関係はこの関係に限定されるものではなく、両者の関係については適宜選択できる。
各々のメモリセルトランジスタＭＴが保持する３ビットデータを、下位ビットからそれぞれlowerビット、middleビット、及びupperビットと呼ぶ。そして、同一のワード線に接続されたメモリセルの保持するlowerビットの集合をlowerページと呼び、middleビットの集合をmiddleページと呼び、upperビットの集合をupperページと呼ぶ。データの書き込み及び読み出しは、このページ毎に行っても良い（この書き込み方法及び読み出し方法をそれぞれpage-by-page書き込み及びpage-by-page読み出しと呼ぶ）。
１．２ 電圧発生回路及びドライバ
図７を用いて、本実施形態が備えるドライバ１１４について説明する。
図示するように、電圧発生回路１２４は、リード動作、あるいはプログラム、プログラムベリファイ動作において、ワード線ＷＬに印加される電圧、例えば電圧ＶＰＧＭ、電圧ＶＣＧＲＶ、電圧ＶＰＡＳＳ、及び電圧ＶＲＥＡＤをドライバ１１４に供給する。
ドライバ１１４は、電圧ＶＰＧＭ、電圧ＶＣＧＲＶ、電圧ＶＰＡＳＳ、及び電圧ＶＲＥＡＤを所定のワード線ＷＬに転送するＭＯＳトランジスタを含む。シーケンサ１２１が信号Ｇ_ＰＧＭの電圧レベルを“Ｈ”にすると、ドライバ１１４は、ロウデコーダ１１２を介して選択ワード線ＷＬに電圧ＶＰＧＭを供給する。同様に、シーケンサ１２１が信号Ｇ_ＣＧＲＶの電圧レベルをそれぞれ“Ｈ”にすると、ドライバ１１４は、ロウデコーダ１１２を介して選択ワード線ＷＬに電圧ＶＣＧＲＶを供給する。シーケンサ１２１が信号Ｇ_ＵＳＥＬ１及び信号Ｇ_ＵＳＥＬ２の電圧レベルをそれぞれ“Ｈ”にすると、ドライバ１１４は、ロウデコーダ１１２を介してワード線ＷＬに電圧ＶＰＡＳＳ、及び電圧ＶＲＥＡＤをそれぞれ供給する。電圧ＶＣＧＲＶは、例えば、リード動作時には電圧ＶＡ〜ＶＧとされ、プログラムベリファイ動作時には電圧ＶｆｙＡ〜ＶｆｙＧとされる。
２．半導体記憶装置の動作
ＮＡＮＤ型フラッシュメモリ１００におけるリード動作あるいはプログラムベリファイ動作において、ワード線ＷＬの電圧を遷移させる場合に、ワード線電圧を高速に遷移させる動作を説明する。ワード線電圧を遷移させるとは、ワード線を充電あるいは放電してワード線の電圧を変化させることを指す。
電圧を遷移させる直前のワード線ＷＬの電圧（以下、遷移前電圧、あるいは充電前電圧、放電前電圧と記す）をＶ１とし、遷移目標のワード線ＷＬの電圧（以下、目標電圧と記す）をＶ２とする。
以降の説明では、ドライバ１１４（あるいはロウデコーダ１１２）からワード線ＷＬへの電流経路長が短い領域にあるワード線ＷＬの領域部分（以下、ワード線領域ＷＬｎｅ）の電圧をＶｎｅで示し、ドライバ１１４からワード線ＷＬへの電流経路長が長い領域にあるワード線ＷＬの領域部分（以下、ワード線領域ＷＬｆａ）の電圧をＶｆａで示す。また、ドライバ１１４からワード線ＷＬに印加される印加電圧をＶｄｒで示す。ドライバ１１４からワード線ＷＬへの電流経路長については後述する「第１実施形態の効果」の欄にて詳しく説明する。
２．１ ワード線電圧の遷移動作（アシスト電圧可変）
ワード線ＷＬの目標電圧Ｖ２が、ワード線ＷＬの遷移前電圧Ｖ１より高い場合と、低い場合とに分け、さらに、遷移前電圧Ｖ１と目標電圧Ｖ２との差が大きいときと、小さいときとに分けて説明する。
２．１．１ 遷移前電圧Ｖ１より目標電圧Ｖ２が高い場合
ワード線ＷＬの遷移前電圧Ｖ１を、電圧Ｖ１より高い目標電圧Ｖ２に充電する動作を述べる。
２．１．１．１ 充電前電圧Ｖ１と目標電圧Ｖ２との差が大きいとき
図８（ａ）に、ワード線ＷＬの充電前電圧Ｖ１と目標電圧Ｖ２との電圧差が大きい場合の印加電圧Ｖｄｒと、印加電圧Ｖｄｒによって変化する電圧Ｖｎｅ、Ｖｆａを示す。なお、図８（ａ）以降の図における時刻ｔ１、ｔ２、ｔ３、ｔ４、ｔ５の各々は、同じ時刻を示すものではなく、各々の図における任意の時刻を示すものとする。
図８（ａ）に示すように、ドライバ１１４は、時刻ｔ１からｔ２まで印加電圧Ｖｄｒとして電圧Ｖ３Ａをワード線ＷＬに印加する。電圧Ｖ３Ａは、目標電圧Ｖ２にアシスト電圧ＶＡＳＡが加算された電圧である。
具体的には、ロジック回路１２２は、充電前電圧Ｖ１と目標電圧Ｖ２との電圧差に応じたアシスト電圧ＶＡＳＡ（または電圧Ｖ３Ａ）を示す情報（以下、第１電圧情報）を記憶している。シーケンサ１２１は、第１電圧情報をレジスタ１２３に一時的に保持させる。シーケンサ１２１は、第１電圧情報に基づいて電圧発生回路１２４及びドライバ１１４を制御する。そして、シーケンサ１２１の制御に基づき、電圧発生回路１２４及びドライバ１１４はワード線ＷＬに電圧Ｖ３Ａを印加する。すなわち、シーケンサ１２１は、充電前電圧Ｖ１と目標電圧Ｖ２との電圧差に応じたアシスト電圧ＶＡＳＡ分、目標電圧Ｖ２より高い電圧Ｖ３Ａをドライバ１１４によりワード線ＷＬに印加する。例えば、シーケンサ１２１は、充電前電圧Ｖ１と目標電圧Ｖ２との電圧差の１／２あるいは１／４、１／８の電圧だけ目標電圧Ｖ２より高い電圧をワード線ＷＬに印加する。これにより、ワード線ＷＬのうちワード線領域ＷＬｎｅの電圧Ｖｎｅは、電圧Ｖ１（時刻ｔ１）から電圧Ｖ３Ａ（時刻ｔ２）まで上昇する。
次に、ドライバ１１４は、時刻ｔ２経過後、印加電圧Ｖｄｒとして目標電圧Ｖ２をワード線ＷＬに印加する。これにより、電圧Ｖｎｅは電圧Ｖ３Ａから低下し時刻ｔ３にて目標電圧Ｖ２となる。
一方、ワード線ＷＬのうちワード線領域ＷＬｆａの電圧Ｖｆａは、電圧Ｖｎｅと異なり電圧Ｖ１（時刻ｔ１）から電圧Ｖ２（時刻ｔ４）まで緩やかに上昇する。電圧Ｖｆａは、時刻ｔ２及びｔ３では電圧Ｖ２より低く、時刻ｔ４にて電圧Ｖ２に到達する。
図８（ａ）に比較例として、時刻ｔ１−ｔ２にてワード線ＷＬに電圧Ｖ３Ａを印加せず、時刻ｔ１からｔ５まで目標電圧Ｖ２を印加した場合のワード線領域ＷＬｆａの電圧をＶｃｏで示した。電圧Ｖｃｏは、電圧Ｖ１（時刻ｔ１）から電圧Ｖ２（時刻ｔ５）まで、電圧Ｖｆａよりも緩やかに上昇する。
電圧Ｖｆａは、電圧Ｖｃｏに比べて電圧上昇が速く、電圧Ｖｃｏが目標電圧Ｖ２に達する時間（時刻ｔ１−ｔ５）よりも短い時間（時刻ｔ１−ｔ４）で電圧Ｖ２に達する。以上により、ワード線ＷＬの電圧Ｖｎｅ及びＶｆａは、時刻ｔ４にて目標電圧Ｖ２に設定される。
図８（ａ）に示す例では、時刻ｔ１−ｔ２において、目標電圧Ｖ２にアシスト電圧ＶＡＳＡを加えた電圧Ｖ３Ａをワード線ＷＬに印加する。アシスト電圧ＶＡＳＡは、充電前電圧Ｖ１と目標電圧Ｖ２との電圧差に応じて、シーケンサ１２１により設定される。ワード線ＷＬに電圧Ｖ３Ａを印加することにより、電圧Ｖｆaの立ち上がりは電圧Ｖｃｏより速くなる。これにより、ワード線ＷＬの電圧Ｖｎｅ及び電圧Ｖｆａが目標電圧Ｖ２に高速に設定される。
２．１．１．２ 充電前電圧Ｖ１と目標電圧Ｖ２との差が小さいとき
図８（ｂ）に、ワード線ＷＬの充電前電圧Ｖ１と目標電圧Ｖ２との電圧差が小さい場合の印加電圧Ｖｄｒと、印加電圧Ｖｄｒによって変化する電圧Ｖｎｅ、Ｖｆａを示す。
図８（ｂ）に示すように、ドライバ１１４は、時刻ｔ１からｔ２まで印加電圧Ｖｄｒとして電圧Ｖ３Ｂをワード線ＷＬに印加する。電圧Ｖ３Ｂは、目標電圧Ｖ２にアシスト電圧ＶＡＳＢが加算された電圧である。アシスト電圧ＶＡＳＢはアシスト電圧ＶＡＳＡより小さい。電圧Ｖ３Ｂを印加する期間（時刻ｔ１−ｔ２）は、図８（ａ）にて電圧Ｖ３Ａを印加する期間と同じでもよく、また異なっていてもよい。
具体的には、ロジック回路１２２は、充電前電圧Ｖ１と目標電圧Ｖ２との電圧差に応じたアシスト電圧ＶＡＳＢ（または電圧Ｖ３Ｂ）を示す情報（以下、第２電圧情報）を記憶している。シーケンサ１２１は、第２電圧情報をレジスタ１２３に一時的に保持させる。シーケンサ１２１は、第２電圧情報に基づいて電圧発生回路１２４及びドライバ１１４を制御する。そして、シーケンサ１２１の制御に基づき、電圧発生回路１２４及びドライバ１１４はワード線ＷＬに電圧Ｖ３Ｂを印加する。すなわち、シーケンサ１２１は充電前電圧Ｖ１と目標電圧Ｖ２との電圧差に応じたアシスト電圧ＶＡＳＢ分、目標電圧Ｖ２より高い電圧Ｖ３Ｂをドライバ１１４によりワード線ＷＬに印加する。例えば、シーケンサ１２１は、充電前電圧Ｖ１と目標電圧Ｖ２との電圧差の１／２あるいは１／４、１／８の電圧だけ目標電圧Ｖ２より高い電圧をワード線ＷＬに印加する。これにより、ワード線ＷＬのうちワード線領域ＷＬｎｅの電圧Ｖｎｅは、電圧Ｖ１（時刻ｔ１）から電圧Ｖ３Ｂ（時刻ｔ２）まで上昇する。
次に、ドライバ１１４は、時刻ｔ２経過後、印加電圧Ｖｄｒとして目標電圧Ｖ２をワード線ＷＬに印加する。これにより、電圧Ｖｎｅは電圧Ｖ３Ｂから低下し時刻ｔ３にて目標電圧Ｖ２となる。
一方、ワード線ＷＬのうちワード線領域ＷＬｆａの電圧Ｖｆａは、電圧Ｖｎｅと異なり電圧Ｖ１（時刻ｔ１）から電圧Ｖ２（時刻ｔ４）まで緩やかに上昇する。
比較例として図８（ｂ）に、時刻ｔ１−ｔ２にてワード線ＷＬに電圧Ｖ３Ｂを印加せず、時刻ｔ１からｔ５まで目標電圧Ｖ２を印加した場合のワード線領域ＷＬｆａの電圧をＶｃｏで示した。電圧Ｖｃｏは、電圧Ｖ１（時刻ｔ１）から電圧Ｖ２（時刻ｔ５）まで、電圧Ｖｆａよりも緩やかに上昇する。
電圧Ｖｆａは電圧Ｖｃｏに比べて、電圧上昇が速く、電圧Ｖｃｏが目標電圧Ｖ２に達する時間（時刻ｔ１−ｔ５）よりも短い時間（時刻ｔ１−ｔ４）で電圧Ｖ２に達する。以上により、ワード線ＷＬの電圧Ｖｎｅ及びＶｆａは、時刻ｔ４にて目標電圧Ｖ２に設定される。
図８（ｂ）に示す例では、時刻ｔ１−ｔ２において、目標電圧Ｖ２にアシスト電圧ＶＡＳＢを加えた電圧Ｖ３Ｂをワード線ＷＬに印加する。アシスト電圧ＶＡＳＢは、充電前電圧Ｖ１と目標電圧Ｖ２との電圧差に応じて、シーケンサ１２１によりアシスト電圧ＶＡＳＡより小さい電圧に設定される。ワード線ＷＬに電圧Ｖ３Ｂを印加することにより、電圧Ｖｆaの立ち上がりは電圧Ｖｃｏより速くなる。これにより、ワード線ＷＬの電圧Ｖｎｅ及び電圧Ｖｆａが目標電圧Ｖ２に高速に設定される。
２．１．２ 遷移前電圧Ｖ１より目標電圧Ｖ２が低い場合
ワード線ＷＬの遷移前電圧Ｖ１を、電圧Ｖ１より低い目標電圧Ｖ２に放電する動作を述べる。前述した遷移前電圧Ｖ１より目標電圧Ｖ２が高い場合の動作と同様な動作については省略する。
２．１．２．１ 放電前電圧Ｖ１と目標電圧Ｖ２との差が大きいとき
図９（ａ）に、ワード線ＷＬの放電前電圧Ｖ１と目標電圧Ｖ２との電圧差が大きい場合の印加電圧Ｖｄｒと、印加電圧Ｖｄｒによって変化する電圧Ｖｎｅ、Ｖｆａを示す。
図９（ａ）に示すように、ドライバ１１４は、時刻ｔ１からｔ２まで印加電圧Ｖｄｒとして電圧Ｖ３Ｃをワード線ＷＬに印加する。電圧Ｖ３Ｃは、目標電圧Ｖ２よりアシスト電圧ＶＡＳＣ分低い電圧である。
具体的には、ロジック回路１２２は、放電前電圧Ｖ１と目標電圧Ｖ２との電圧差に応じたアシスト電圧ＶＡＳＣ（または電圧Ｖ３Ｃ）を示す情報（以下、第３電圧情報）を記憶している。シーケンサ１２１は、第３電圧情報に基づいて電圧発生回路１２４及びドライバ１１４を制御する。そして、シーケンサ１２１の制御に基づき、電圧発生回路１２４及びドライバ１１４はワード線ＷＬに電圧Ｖ３Ｃを印加する。すなわち、シーケンサ１２１は充電前電圧Ｖ１と目標電圧Ｖ２との電圧差に応じたアシスト電圧ＶＡＳＣ分、目標電圧Ｖ２より低い電圧Ｖ３Ｃをドライバ１１４によりワード線ＷＬに印加する。例えば、シーケンサ１２１は、放電前電圧Ｖ１と目標電圧Ｖ２との電圧差の１／２あるいは１／４、１／８の電圧だけ目標電圧Ｖ２より低い電圧をワード線ＷＬに印加する。これにより、ワード線ＷＬのうちワード線領域ＷＬｎｅの電圧Ｖｎｅは、電圧Ｖ１（時刻ｔ１）から電圧Ｖ３Ｃ（時刻ｔ２）まで低下する。
次に、ドライバ１１４は、時刻ｔ２経過後、印加電圧Ｖｄｒとして目標電圧Ｖ２をワード線ＷＬに印加する。これにより、電圧Ｖｎｅは電圧Ｖ３Ｃから上昇し時刻ｔ３にて目標電圧Ｖ２となる。
一方、ワード線ＷＬのうちワード線領域ＷＬｆａの電圧Ｖｆａは、電圧Ｖｎｅと異なり電圧Ｖ１（時刻ｔ１）から電圧Ｖ２（時刻ｔ４）まで緩やかに低下する。電圧Ｖｆａは、時刻ｔ２及びｔ３では電圧Ｖ２より高く、時刻ｔ４にて電圧Ｖ２に到達する。
図９（ａ）に比較例として、時刻ｔ１−ｔ２にてワード線ＷＬに電圧Ｖ３Ｃを印加せず、時刻ｔ１からｔ５まで目標電圧Ｖ２を印加した場合のワード線領域ＷＬｆａの電圧をＶｃｏで示した。電圧Ｖｃｏは、電圧Ｖ１（時刻ｔ１）から電圧Ｖ２（時刻ｔ５）まで、電圧Ｖｆａよりも緩やかに低下する。
電圧Ｖｆａは、電圧Ｖｃｏに比べて電圧低下が速く、電圧Ｖｃｏが目標電圧Ｖ２に達する時間（時刻ｔ１−ｔ５）よりも短い時間（時刻ｔ１−ｔ４）で電圧Ｖ２に達する。以上により、ワード線ＷＬの電圧Ｖｎｅ及びＶｆａは、時刻ｔ４にて目標電圧Ｖ２に設定される。
図９（ａ）に示す例では、時刻ｔ１−ｔ２において、目標電圧Ｖ２よりアシスト電圧ＶＡＳＣ分低い電圧Ｖ３Ｃをワード線ＷＬに印加する。アシスト電圧ＶＡＳＣは、放電前電圧Ｖ１と目標電圧Ｖ２との電圧差に応じて、シーケンサ１２１により設定される。ワード線ＷＬに電圧Ｖ３Ｃを印加することにより、電圧Ｖｆaの立ち下がりは電圧Ｖｃｏより速くなる。これにより、ワード線ＷＬの電圧Ｖｎｅ及び電圧Ｖｆａが目標電圧Ｖ２に高速に設定される。
２．１．２．２ 放電前電圧Ｖ１と目標電圧Ｖ２との差が小さいとき
図９（ｂ）に、ワード線ＷＬの放電前電圧Ｖ１と目標電圧Ｖ２との電圧差が小さい場合の印加電圧Ｖｄｒと、印加電圧Ｖｄｒによって変化する電圧Ｖｎｅ、Ｖｆａを示す。
図９（ｂ）に示すように、ドライバ１１４は、時刻ｔ１からｔ２まで印加電圧Ｖｄｒとして電圧Ｖ３Ｄをワード線ＷＬに印加する。電圧Ｖ３Ｄは、目標電圧Ｖ２よりアシスト電圧ＶＡＳＤ分低い電圧である。アシスト電圧ＶＡＳＤはアシスト電圧ＶＡＳＣより小さい。電圧Ｖ３Ｄを印加する期間（時刻ｔ１−ｔ２）は、図９（ａ）にて電圧Ｖ３Ｃを印加する期間と同じでもよく、また異なっていてもよい。
具体的には、ロジック回路１２２は、放電前電圧Ｖ１と目標電圧Ｖ２との電圧差に応じたアシスト電圧ＶＡＳＤ（または電圧Ｖ３Ｄ）を示す情報（以下、第４電圧情報）を記憶している。シーケンサ１２１は、第４電圧情報に基づいて電圧発生回路１２４及びドライバ１１４を制御する。そして、シーケンサ１２１の制御に基づき、電圧発生回路１２４及びドライバ１１４はワード線ＷＬに電圧Ｖ３Ｄを印加する。すなわち、シーケンサ１２１は充電前電圧Ｖ１と目標電圧Ｖ２との電圧差に応じたアシスト電圧ＶＡＳＤ分、目標電圧Ｖ２より低い電圧Ｖ３Ｄをドライバ１１４によりワード線ＷＬに印加する。例えば、シーケンサ１２１は、放電前電圧Ｖ１と目標電圧Ｖ２との電圧差の１／２あるいは１／４、１／８の電圧だけ目標電圧Ｖ２より低い電圧をワード線ＷＬに印加する。これにより、ワード線ＷＬのうちワード線領域ＷＬｎｅの電圧Ｖｎｅは、電圧Ｖ１（時刻ｔ１）から電圧Ｖ３Ｄ（時刻ｔ２）まで低下する。
次に、ドライバ１１４は、時刻ｔ２経過後、印加電圧Ｖｄｒとして目標電圧Ｖ２をワード線ＷＬに印加する。これにより、ワード線領域ＷＬｎｅの電圧Ｖｎｅは電圧Ｖ３Ｄから上昇し時刻ｔ３にて目標電圧Ｖ２となる。
一方、ワード線ＷＬのうちワード線領域ＷＬｆａの電圧Ｖｆａは、電圧Ｖｎｅと異なり電圧Ｖ１（時刻ｔ１）から電圧Ｖ２（時刻ｔ４）まで緩やかに低下する。電圧Ｖｆａは、時刻ｔ２及びｔ３では電圧Ｖ２より高く、時刻ｔ４にて電圧Ｖ２に到達する。
図９（ｂ）に比較例として、時刻ｔ１−ｔ２にてワード線ＷＬに電圧Ｖ３Ｄを印加せず、時刻ｔ１からｔ５まで目標電圧Ｖ２を印加した場合のワード線領域ＷＬｆａの電圧をＶｃｏで示した。
電圧Ｖｆａは、電圧Ｖｃｏに比べて電圧低下が速く、電圧Ｖｃｏが目標電圧Ｖ２に達する時間（時刻ｔ１−ｔ５）よりも短い時間（時刻ｔ１−ｔ４）で電圧Ｖ２に達する。以上により、ワード線ＷＬの電圧Ｖｎｅ及びＶｆａは、時刻ｔ４にて目標電圧Ｖ２に設定される。
図９（ｂ）に示す例では、時刻ｔ１−ｔ２において、目標電圧Ｖ２よりアシスト電圧ＶＡＳＤ分低い電圧Ｖ３Ｄをワード線ＷＬに印加する。アシスト電圧ＶＡＳＤは、放電前電圧Ｖ１と目標電圧Ｖ２との電圧差に応じて、シーケンサ１２１によりアシスト電圧ＶＡＳＣより小さい電圧に設定される。ワード線ＷＬに電圧Ｖ３Ｄを印加することにより、電圧Ｖｆaの立ち下がりは電圧Ｖｃｏより速くなる。これにより、ワード線ＷＬの電圧Ｖｎｅ及び電圧Ｖｆａが目標電圧Ｖ２に高速に設定される。
なお、前述した実施形態において、時刻ｔ２にてワード線ＷＬがそれぞれ有する電圧Ｖ３Ａ，Ｖ３Ｂは時刻ｔ１−ｔ２において最大値となるトップ電圧である。電圧Ｖ３Ｃ，Ｖ３Ｄは、時刻ｔ１−ｔ２において最小値となるボトム電圧である。また、時刻３以降に、ワード線が有する目標電圧Ｖ２は、場合によっては多少振動している場合もあり得る。その場合は、目標電圧Ｖ２は、振動している電圧の平均値でもよく、あるいは振動している電圧の最大電圧あるいは最小電圧であってもよい。また、ワード線ＷＬに電圧Ｖ３Ａ，Ｖ３Ｂ，Ｖ３Ｃ，Ｖ３Ｄをそれぞれ印加する期間は任意である。
２．２ 図５のメモリセルトランジスタのリード動作及びプログラムベリファイ動作
２．２．１ リード動作
図５に示したメモリセルトランジスタＭＴは２ビットデータを保持可能である。これらメモリセルトランジスタＭＴのワード線ＷＬにおける電圧遷移の一例として、page-by-page読み出し（lowerページ読み出しとupperページ読み出し）においてワード線ＷＬを充電する動作について述べる。図１０−図１５のタイミングチャートではワード線領域ＷＬｎｅの電圧Ｖｎｅを示す。また、図１０以降の図における時刻Ｔ１−Ｔ８の各々は、同じ時刻を示すものではなく、各々の図における任意の時刻を示すものとする。
図１０に示すように、upperページ読み出しでは、例えばワード線ＷＬが電圧ＶＡに設定されて読み出しが行われ、続いて電圧ＶＣに設定されて読み出しが行われる。
まず、ドライバ１１４は、時刻Ｔ１から時刻Ｔ２の期間に充電前電圧（例えば、０Ｖ）の選択ワード線ＷＬに電圧ＶＡａを印加する。電圧ＶＡａは、目標電圧ＶＡにアシスト電圧ＶＡＳ１ａが加算された電圧である。すなわち、図８（ａ）、（ｂ）にて説明した動作と同様に、シーケンサ１２１は充電前電圧と目標電圧ＶＡとの電圧差に応じたアシスト電圧ＶＡＳ１ａ分、目標電圧ＶＡより高い電圧ＶＡａをドライバ１１４によりワード線ＷＬに印加する。ワード線ＷＬの電圧は、０Ｖ（時刻Ｔ１）から電圧ＶＡａ（時刻Ｔ２）まで上昇する。
時刻Ｔ２経過後、ドライバ１１４は、ワード線ＷＬに目標電圧ＶＡを印加する。これにより、ワード線ＷＬの電圧が目標電圧ＶＡに収束する。その後、電圧ＶＡにて読み出しが行われる。
次に、ドライバ１１４は、時刻Ｔ３から時刻Ｔ４の期間に、電圧ＶＡに充電された選択ワード線ＷＬに電圧ＶＣａを印加する。電圧ＶＣａは、目標電圧ＶＣにアシスト電圧ＶＡＳ２ａが加算された電圧である。すなわち、図８（ａ）、（ｂ）にて説明した動作と同様に、シーケンサ１２１は電圧ＶＡ（充電前電圧）と目標電圧ＶＣとの電圧差に応じたアシスト電圧ＶＡＳ２ａ分、目標電圧ＶＣより高い電圧ＶＣａをドライバ１１４によりワード線ＷＬに印加する。これにより、ワード線ＷＬの電圧は、ＶＡ（時刻Ｔ３）から電圧ＶＣａ（時刻Ｔ４）まで上昇する。
時刻Ｔ４経過後、ドライバ１１４は、ワード線ＷＬに目標電圧ＶＣを印加する。これにより、ワード線ＷＬの電圧が目標電圧ＶＣに収束する。その後、電圧ＶＣにて読み出しが行われる。
また、図１０に示すように、lowerページ読み出しでは、例えばワード線ＷＬが電圧ＶＢに設定されて読み出しが行われる。
ドライバ１１４は、時刻Ｔ６から時刻Ｔ７の期間に充電前電圧（例えば、０Ｖ）の選択ワード線ＷＬに電圧ＶＢａを印加する。電圧ＶＢａは、目標電圧ＶＢにアシスト電圧ＶＡＳ３ａが加算された電圧である。すなわち、図８（ａ）、（ｂ）にて説明した動作と同様に、シーケンサ１２１は充電前電圧と目標電圧ＶＢとの電圧差に応じたアシスト電圧ＶＡＳ３ａ分、目標電圧ＶＢより高い電圧ＶＢａをドライバ１１４によりワード線ＷＬに印加する。これにより、ワード線ＷＬの電圧は、０Ｖ（時刻Ｔ６）から電圧ＶＢａ（時刻Ｔ７）まで上昇する。
時刻Ｔ７経過後、ドライバ１１４は、ワード線ＷＬに目標電圧ＶＢを印加する。これにより、ワード線ＷＬの電圧が目標電圧ＶＢに収束する。その後、電圧ＶＢにて読み出しが行われる。
なお、前述した実施形態及び以降の実施形態において、ワード線ＷＬが有する目標電圧は、場合によっては多少振動している場合もあり得る。その場合は、目標電圧は、振動している電圧の平均値でもよく、あるいは振動している電圧の最大電圧あるいは最低電圧であってもよい。また、目標電圧にアシスト電圧が加算された電圧をワード線ＷＬにそれぞれ印加する期間は任意である。
２．２．２ プログラムベリファイ動作
書き込みでは、プログラムとプログラムベリファイとが繰り返し実行され、メモリセルにＡレベル〜Ｃレベルの書き込みが行われる。ここでは、プログラム後の電圧ＶｆｙＡ、電圧ＶｆｙＢ、電圧ＶｆｙＣによるプログラムベリファイにおいてワード線ＷＬを充電する動作について述べる。
図１１に示すように、ワード線ＷＬが電圧ＶＰＧＭに設定されてプログラムが行われた後、例えばワード線ＷＬが電圧ＶｆｙＡ、電圧ＶｆｙＢ、電圧ＶｆｙＣに順に設定されプログラムベリファイが行われる。
まず、ドライバ１１４は、時刻Ｔ１から時刻Ｔ２の期間に充電前電圧（例えば、０Ｖ）の選択ワード線ＷＬに電圧ＶｆｙＡａを印加する。電圧ＶｆｙＡａは、目標電圧ＶｆｙＡにアシスト電圧ＶＡＳ４ａが加算された電圧である。すなわち、図８（ａ）、（ｂ）にて説明した動作と同様に、シーケンサ１２１は充電前電圧と目標電圧ＶｆｙＡとの電圧差に応じたアシスト電圧ＶＡＳ４ａ分、目標電圧ＶｆｙＡより高い電圧ＶｆｙＡａをドライバ１１４によりワード線ＷＬに印加する。これにより、ワード線ＷＬの電圧は、０Ｖ（時刻Ｔ１）から電圧ＶｆｙＡａ（時刻Ｔ２）まで上昇する。
時刻Ｔ２経過後、ドライバ１１４は、ワード線ＷＬに目標電圧ＶｆｙＡを印加する。これにより、ワード線ＷＬの電圧が目標電圧ＶｆｙＡに収束する。その後、電圧ＶｆｙＡにてプログラムベリファイが行われる。
次に、ドライバ１１４は、時刻Ｔ３から時刻Ｔ４の期間に、電圧ＶｆｙＡに充電された選択ワード線ＷＬに電圧ＶｆｙＢａを印加する。電圧ＶｆｙＢａは、目標電圧ＶｆｙＢにアシスト電圧ＶＡＳ５ａが加算された電圧である。すなわち、図８（ａ）、（ｂ）にて説明した動作と同様に、シーケンサ１２１は電圧ＶｆｙＡ（充電前電圧）と目標電圧ＶｆｙＢとの電圧差に応じたアシスト電圧ＶＡＳ５ａ分、目標電圧ＶｆｙＢより高い電圧ＶｆｙＢａをドライバ１１４によりワード線ＷＬに印加する。これにより、ワード線ＷＬの電圧は、ＶｆｙＡ（時刻Ｔ３）から電圧ＶｆｙＢａ（時刻Ｔ４）まで上昇する。
時刻Ｔ４経過後、ドライバ１１４は、ワード線ＷＬに目標電圧ＶｆｙＢを印加する。これにより、ワード線ＷＬの電圧が目標電圧ＶｆｙＢに収束する。その後、電圧ＶｆｙＢにてプログラムベリファイが行われる。
次に、ドライバ１１４は、時刻Ｔ５から時刻Ｔ６の期間に、電圧ＶｆｙＢに充電された選択ワード線ＷＬに電圧ＶｆｙＣａを印加する。電圧ＶｆｙＣａは、目標電圧ＶｆｙＣにアシスト電圧ＶＡＳ６ａが加算された電圧である。すなわち、図８（ａ）、（ｂ）にて説明した動作と同様に、シーケンサ１２１は電圧ＶｆｙＢ（充電前電圧）と目標電圧ＶｆｙＣとの電圧差に応じたアシスト電圧ＶＡＳ６ａ分、目標電圧ＶｆｙＣより高い電圧ＶｆｙＣａをドライバ１１４によりワード線ＷＬに印加する。ワード線ＷＬの電圧は、ＶｆｙＢ（時刻Ｔ５）から電圧ＶｆｙＣａ（時刻Ｔ６）まで上昇する。
時刻Ｔ６経過後、ドライバ１１４は、ワード線ＷＬに目標電圧ＶｆｙＣを印加する。これにより、ワード線ＷＬの電圧が目標電圧ＶｆｙＣに収束する。その後、電圧ＶｆｙＣにてプログラムベリファイが行われる。
２．３ 図６のメモリセルトランジスタのリード動作及びプログラムベリファイ動作
２．３．１ リード動作
図６に示したメモリセルトランジスタＭＴは３ビットデータを保持可能である。これらメモリセルトランジスタＭＴのワード線ＷＬにおける電圧遷移の一例として、page-by-page読み出し（lowerページ読み出し、middleページ読み出し、upperページ読み出し）においてワード線ＷＬを充電する動作を図１２−図１４に示す。
２．３．１．１ lowerページ読み出し
図１２に示すように、lowerページ読み出しでは、例えばワード線ＷＬが電圧ＶＡに設定されて読み出しが行われ、続いて電圧ＶＥに設定されて読み出しが行われる。
図１２に示す動作は、図１０に示したリード動作において、充電前電圧と目標電圧の１部が異なるが、充電前電圧を目標電圧に充電する実質的な動作は同様であるため記載を省略する。
２．３．１．２ middleページ読み出し
図１３に示すように、middleページ読み出しでは、例えばワード線ＷＬが電圧ＶＢに設定されて読み出しが行われ、続いて電圧ＶＤに設定されて読み出しが行われ、さらに電圧ＶＦに設定されて読み出しが行われる。
図１３に示す動作は、図１０に示したリード動作において、充電前電圧と目標電圧が異なるが、充電前電圧を目標電圧に充電する実質的な動作は同様であるため記載を省略する。
２．３．１．３ upperページ読み出し
図１４に示すように、upperページ読み出しでは、例えば、ワード線ＷＬが電圧ＶＣに設定されて読み出しが行われ、続いて電圧ＶＧに設定されて読み出しが行われる。
図１４に示す動作は、図１０に示したリード動作において、充電前電圧と目標電圧が異なるが、充電前電圧を目標電圧に充電する実質的な動作は同様であるため記載を省略する。
２．３．２ プログラムベリファイ動作
書き込みでは、プログラムとプログラムベリファイとが繰り返し実行され、メモリセルにＡレベル〜Ｇレベルの書き込みが行われる。ここでは、プログラム後の電圧ＶｆｙＡ、電圧ＶｆｙＢ、電圧ＶｆｙＣによるプログラムベリファイにおいて、ワード線ＷＬを充電する動作を図１５に示す。
図１５に示すように、ワード線ＷＬが電圧ＶＰＧＭに設定されてプログラムが行われた後、例えばワード線ＷＬが電圧ＶｆｙＡ、電圧ＶｆｙＢ、電圧ＶｆｙＣに順に設定されプログラムベリファイが行われる。
図１５に示す動作は、図１１に示したプログラムベリファイ動作において、充電前電圧を目標電圧に充電する実質的な動作は同様であるため記載を省略する。
３．第１実施形態の効果
第１実施形態の半導体記憶装置によれば、ワード線ＷＬの充放電を速め、ワード線を目標電圧に高速に設定することができる。さらには、ワード線を目標電圧に高速に設定できることで、リード動作及びプログラムベリファイ動作の高速化が可能である。
以下、本実施形態の効果について詳述する。
リード動作及びプログラムベリファイ動作において、ワード線ＷＬを充放電してワード線電圧を所望の電圧（目標電圧）に設定する動作が行われる。図１６に、メモリセルアレイ１１１の片側にドライバ１１４（あるいはロウデコーダ１１２）が配置された場合のワード線ＷＬの構成を示す。図１６に示す構成では、片側に配置されたドライバ１１４からコンタクトプラグＣＰ１を介してワード線ＷＬに電圧が印加される。ワード線ＷＬには、ドライバ１１４（あるいはコンタクトプラグＣＰ１）からの電流経路長が短い領域に位置するワード線領域ＷＬｎｅと、ドライバ１１４からの電流経路長が長い領域に位置するワード線領域ＷＬｆａが存在する。このため、ドライバ１１４からワード線領域ＷＬｎｅ，ＷＬｆａまでの電流経路長に応じて、ワード線領域ＷＬｎｅ，ＷＬｆａの充放電時間に差が生じる。
また、図１７に、メモリセルアレイ１１１の両側にドライバ１１４（あるいはロウデコーダ１１２）が配置された場合のワード線ＷＬの構成を示す。図１７に示す構成では、両側に配置されたドライバ１１４からコンタクトプラグＣＰ１を介してワード線ＷＬに電圧が印加される。このような構成でも、ドライバ１１４からワード線領域ＷＬｎｅ，ＷＬｆａまでの電流経路長に応じて、ワード線領域ＷＬｎｅ，ＷＬｆａの充放電時間に差が生じる。
そこで、第１実施形態では、遷移前電圧と目標電圧との電圧差に応じたアシスト電圧分、目標電圧より高い（あるいは低い）電圧をワード線に印加する。例えば、遷移前電圧と目標電圧との電圧差が大きい場合には大きな第１アシスト電圧を、電圧差が小さい場合には第１アシスト電圧より小さな第２アシスト電圧をワード線ＷＬに印加する。また、例えば遷移前電圧と目標電圧との電圧差の１／２あるいは１／４、１／８の電圧だけ目標電圧より高い（あるいは低い）電圧をワード線ＷＬに印加する。これにより、ドライバ１１４からの電流経路長が短いワード線領域ＷＬｎｅに生じる電圧Ｖｎｅの振動を抑えることが可能であり、かつドライバ１１４からの電流経路長が長いワード線領域ＷＬｆａの電圧Ｖｆａを急速に充放電することができる。この結果、ワード線を目標電圧に高速に設定することができる。さらには、ワード線を目標電圧に高速に設定できることで、リード動作及びプログラムベリファイ動作の高速化が可能である。
［第２実施形態］
第２実施形態の半導体記憶装置について、第１実施形態と異なる点について主に説明する。ＮＡＮＤ型フラッシュメモリ１００の全体構成、メモリセルアレイ１１１、及びドライバ１１４等の構成については、前記第１実施形態と同様であるため説明を省略する。
１．半導体記憶装置の動作
第２実施形態は、ワード線ＷＬに対して目標電圧より高いあるいは低いアシスト電圧を印加する期間（以下、アシスト期間と記す）を、遷移前電圧と目標電圧との電圧差に応じて可変とする点で第１実施形態と異なる。以下に、ＮＡＮＤ型フラッシュメモリ１００におけるリード動作あるいはプログラムベリファイ動作において、アシスト期間を可変とすることにより、ワード線電圧を高速に遷移させる動作を説明する。
１．１ ワード線電圧の遷移動作（アシスト期間可変）
ワード線ＷＬの目標電圧Ｖ２が、遷移前電圧Ｖ１より高い場合と、低い場合とに分け、さらに、遷移前電圧Ｖ１と目標電圧Ｖ２との差が大きいときと、小さいときとに分けて説明する。
１．１．１ 遷移前電圧Ｖ１より目標電圧Ｖ２が高い場合
ワード線ＷＬの遷移前電圧Ｖ１を、電圧Ｖ１より高い目標電圧Ｖ２に充電する動作を述べる。
１．１．１．１ 充電前電圧Ｖ１と目標電圧Ｖ２との差が大きいとき
図１８（ａ）に、ワード線ＷＬの充電前電圧Ｖ１と目標電圧Ｖ２との電圧差が大きい場合の印加電圧Ｖｄｒと、印加電圧Ｖｄｒによって変化する電圧Ｖｎｅ、Ｖｆａを示す。
図１８（ａ）に示すように、ドライバ１１４は、時刻ｔ１からｔ２までのアシスト期間ＴＡＳＡに、印加電圧Ｖｄｒとして電圧Ｖ３Ａをワード線ＷＬに印加する。アシスト期間ＴＡＳＡは、充電前電圧Ｖ１と目標電圧Ｖ２との電圧差に応じて、シーケンサ１２１により設定される。電圧Ｖ３Ａは、目標電圧Ｖ２より高い電圧であればよく、一定電圧でもよいし、第１実施形態と同様に可変する電圧でもよい。ここでは、電圧Ｖ３Ａは、目標電圧Ｖ２にアシスト電圧ＶＡＳＡを加えた電圧としている。
具体的には、ロジック回路１２２は、充電前電圧Ｖ１と目標電圧Ｖ２との電圧差に応じたアシスト期間ＴＡＳＡを示す情報（以下、第１期間情報）を記憶している。シーケンサ１２１は、第１期間情報をレジスタ１２３に一時的に保持させる。シーケンサ１２１は、第１期間情報に基づいて電圧発生回路１２４及びドライバ１１４を制御する。そして、シーケンサ１２１の制御に基づき、電圧発生回路１２４及びドライバ１１４は、アシスト期間ＴＡＳＡにワード線ＷＬに電圧Ｖ３Ａを印加する。すなわち、シーケンサ１２１は充電前電圧Ｖ１と目標電圧Ｖ２との電圧差に応じたアシスト期間ＴＡＳＡに、ドライバ１１４によりワード線ＷＬに電圧Ｖ３Ａを印加する。これにより、ワード線ＷＬのうちワード線領域ＷＬｎｅの電圧Ｖｎｅは、電圧Ｖ１（時刻ｔ１）から電圧Ｖ３Ａ（時刻ｔ２）まで上昇する。
次に、ドライバ１１４は、アシスト期間ＴＡＳＡ（時刻ｔ１−ｔ２）経過後、印加電圧Ｖｄｒとして目標電圧Ｖ２をワード線ＷＬに印加する。これにより、ワード線領域ＷＬｎｅの電圧Ｖｎｅは電圧Ｖ３Ａから低下し時刻ｔ３にて目標電圧Ｖ２となる。
一方、ワード線ＷＬのうちワード線領域ＷＬｆａの電圧Ｖｆａは、電圧Ｖｎｅと異なり電圧Ｖ１（時刻ｔ１）から電圧Ｖ２（時刻ｔ４）まで緩やかに上昇する。
電圧Ｖｆａは、電圧Ｖｃｏに比べて電圧上昇が速く、電圧Ｖｃｏが目標電圧Ｖ２に達する時間（時刻ｔ１−ｔ５）よりも短い時間（時刻ｔ１−ｔ４）で電圧Ｖ２に達する。以上により、ワード線ＷＬの電圧Ｖｎｅ及びＶｆａは、時刻ｔ４にて目標電圧Ｖ２に設定される。
図１８（ａ）に示す例では、アシスト期間ＴＡＳＡにおいて、目標電圧Ｖ２より高い電圧Ｖ３Ａをワード線ＷＬに印加する。アシスト期間ＴＡＳＡは、充電前電圧Ｖ１と目標電圧Ｖ２との電圧差に応じて、シーケンサ１２１により設定される。アシスト期間ＴＡＳＡに、ワード線ＷＬに電圧Ｖ３Ａを印加することにより、電圧Ｖｆaの立ち上がりは電圧Ｖｃｏより速くなる。これにより、ワード線ＷＬの電圧Ｖｎｅ及び電圧Ｖｆａが目標電圧Ｖ２に高速に設定される。
１．１．１．２ 充電前電圧Ｖ１と目標電圧Ｖ２との差が小さいとき
図１８（ｂ）に、ワード線ＷＬの充電前電圧Ｖ１と目標電圧Ｖ２との電圧差が小さい場合の印加電圧Ｖｄｒと、印加電圧Ｖｄｒによって変化する電圧Ｖｎｅ、Ｖｆａを示す。
図１８（ｂ）に示すように、ドライバ１１４は、時刻ｔ１からｔ２までのアシスト期間ＴＡＳＢに、印加電圧Ｖｄｒとして電圧Ｖ３Ｂをワード線ＷＬに印加する。アシスト期間ＴＡＳＢは、充電前電圧Ｖ１と目標電圧Ｖ２との電圧差に応じて、シーケンサ１２１により設定される。アシスト期間ＴＡＳＢはアシスト期間ＴＡＳＡより短い。電圧Ｖ３Ｂは、目標電圧Ｖ２より高い電圧であればよく、一定電圧でもよいし、第１実施形態と同様に可変する電圧でもよい。ここでは、電圧Ｖ３Ｂは、目標電圧Ｖ２にアシスト電圧ＶＡＳＢを加えた電圧としている。
具体的には、ロジック回路１２２は、充電前電圧Ｖ１と目標電圧Ｖ２との電圧差に応じたアシスト期間ＴＡＳＢを示す情報（以下、第２期間情報）を記憶している。シーケンサ１２１は、第２期間情報をレジスタ１２３に一時的に保持させる。シーケンサ１２１は、第２期間情報に基づいて電圧発生回路１２４及びドライバ１１４を制御する。そして、シーケンサ１２１の制御に基づき、電圧発生回路１２４及びドライバ１１４は、アシスト期間ＴＡＳＢにワード線ＷＬに電圧Ｖ３Ｂを印加する。すなわち、シーケンサ１２１は充電前電圧Ｖ１と目標電圧Ｖ２との電圧差に応じたアシスト期間ＴＡＳＢに、ドライバ１１４によりワード線ＷＬに電圧Ｖ３Ｂを印加する。これにより、ワード線ＷＬのうちワード線領域ＷＬｎｅの電圧Ｖｎｅは、電圧Ｖ１（時刻ｔ１）から電圧Ｖ３Ｂ（時刻ｔ２）まで上昇する。
次に、ドライバ１１４は、アシスト期間ＴＡＳＢ（時刻ｔ１−ｔ２）経過後、印加電圧Ｖｄｒとして目標電圧Ｖ２をワード線ＷＬに印加する。これにより、ワード線領域ＷＬｎｅの電圧Ｖｎｅは電圧Ｖ３Ｂから低下し時刻ｔ３にて目標電圧Ｖ２となる。
一方、ワード線ＷＬのうちワード線領域ＷＬｆａの電圧Ｖｆａは、電圧Ｖｎｅと異なり電圧Ｖ１（時刻ｔ１）から電圧Ｖ２（時刻ｔ４）まで緩やかに上昇する。
電圧Ｖｆａは、電圧Ｖｃｏに比べて電圧上昇が速く、電圧Ｖｃｏが目標電圧Ｖ２に達する時間（時刻ｔ１−ｔ５）よりも短い時間（時刻ｔ１−ｔ４）で電圧Ｖ２に達する。以上により、ワード線ＷＬの電圧Ｖｎｅ及びＶｆａは、時刻ｔ４にて目標電圧Ｖ２に設定される。
図１８（ｂ）に示す例では、アシスト期間ＴＡＳＡより短いアシスト期間ＴＡＳＢに、目標電圧Ｖ２より高い電圧Ｖ３Ｂをワード線ＷＬに印加する。アシスト期間ＴＡＳＢは、充電前電圧Ｖ１と目標電圧Ｖ２との電圧差に応じて、シーケンサ１２１によりアシスト期間ＴＡＳＡより短い期間に設定される。アシスト期間ＴＡＳＢに、ワード線ＷＬに電圧Ｖ３Ｂを印加することにより、電圧Ｖｆaの立ち上がりは電圧Ｖｃｏより速くなる。これにより、ワード線ＷＬの電圧Ｖｎｅ及び電圧Ｖｆａが目標電圧Ｖ２に高速に設定される。
１．１．２ 遷移前電圧Ｖ１より目標電圧Ｖ２が低い場合
ワード線ＷＬの遷移前電圧Ｖ１を、電圧Ｖ１より低い目標電圧Ｖ２に放電する動作を述べる。前述した遷移前電圧Ｖ１より目標電圧Ｖ２が高い場合の動作と同様な動作については省略する。
１．１．２．１ 放電前電圧Ｖ１と目標電圧Ｖ２との差が大きいとき
図１９（ａ）に、ワード線ＷＬの放電前電圧Ｖ１と目標電圧Ｖ２との電圧差が大きい場合の印加電圧Ｖｄｒと、印加電圧Ｖｄｒによって変化する電圧Ｖｎｅ、Ｖｆａを示す。
図１９（ａ）に示すように、ドライバ１１４は、時刻ｔ１からｔ２までのアシスト期間ＴＡＳＣに、印加電圧Ｖｄｒとして電圧Ｖ３Ｃをワード線ＷＬに印加する。アシスト期間ＴＡＳＣは、放電前電圧Ｖ１と目標電圧Ｖ２との電圧差に応じて、シーケンサ１２１により設定される。電圧Ｖ３Ｃは、目標電圧Ｖ２より低い電圧であればよく、一定電圧でもよいし、第１実施形態と同様に可変する電圧でもよい。ここでは、電圧Ｖ３Ｃは、目標電圧Ｖ２よりアシスト電圧ＶＡＳＣ分低い電圧である。
具体的には、ロジック回路１２２は、放電前電圧Ｖ１と目標電圧Ｖ２との電圧差に応じたアシスト期間ＴＡＳＣを示す情報（以下、第３期間情報）を記憶している。シーケンサ１２１は、第３期間情報をレジスタ１２３に一時的に保持させる。シーケンサ１２１は、第３期間情報に基づいて電圧発生回路１２４及びドライバ１１４を制御する。そして、シーケンサ１２１の制御に基づき、電圧発生回路１２４及びドライバ１１４は、アシスト期間ＴＡＳＣにワード線ＷＬに電圧Ｖ３Ｃを印加する。すなわち、シーケンサ１２１は放電前電圧Ｖ１と目標電圧Ｖ２との電圧差に応じたアシスト期間ＴＡＳＣに、ドライバ１１４によりワード線ＷＬに電圧Ｖ３Ｃを印加する。これにより、ワード線ＷＬのうちワード線領域ＷＬｎｅの電圧Ｖｎｅは、電圧Ｖ１（時刻ｔ１）から電圧Ｖ３Ｃ（時刻ｔ２）まで低下する。
次に、ドライバ１１４は、アシスト期間ＴＡＳＣ（時刻ｔ１−ｔ２）経過後、印加電圧Ｖｄｒとして目標電圧Ｖ２をワード線ＷＬに印加する。これにより、ワード線領域ＷＬｎｅの電圧Ｖｎｅは電圧Ｖ３Ｃから上昇し時刻ｔ３にて目標電圧Ｖ２となる。
一方、ワード線ＷＬのうちワード線領域ＷＬｆａの電圧Ｖｆａは、電圧Ｖｎｅと異なり電圧Ｖ１（時刻ｔ１）から電圧Ｖ２（時刻ｔ４）まで緩やかに下降する。
電圧Ｖｆａは、電圧Ｖｃｏに比べて電圧低下が速く、電圧Ｖｃｏが目標電圧Ｖ２に達する時間（時刻ｔ１−ｔ５）よりも短い時間（時刻ｔ１−ｔ４）で電圧Ｖ２に達する。以上により、ワード線ＷＬの電圧Ｖｎｅ及びＶｆａは、時刻ｔ４にて目標電圧Ｖ２に設定される。
図１９（ａ）に示す例では、アシスト期間ＴＡＳＣにおいて、目標電圧Ｖ２よりアシスト電圧ＶＡＳＣ分低い電圧Ｖ３Ｃをワード線ＷＬに印加する。アシスト期間ＴＡＳＣは、放電前電圧Ｖ１と目標電圧Ｖ２との電圧差に応じて、シーケンサ１２１により設定される。アシスト期間ＴＡＳＣに、ワード線ＷＬに電圧Ｖ３Ｃを印加することにより、電圧Ｖｆaの立ち下がりは電圧Ｖｃｏより速くなる。これにより、ワード線ＷＬの電圧Ｖｎｅ及び電圧Ｖｆａが目標電圧Ｖ２に高速に設定される。
１．１．２．２ 放電前電圧Ｖ１と目標電圧Ｖ２との差が小さいとき
図１９（ｂ）に、ワード線ＷＬの放電前電圧Ｖ１と目標電圧Ｖ２との電圧差が小さい場合の印加電圧Ｖｄｒと、印加電圧Ｖｄｒによって変化する電圧Ｖｎｅ、Ｖｆａを示す。
図１９（ｂ）に示すように、ドライバ１１４は、時刻ｔ１からｔ２までのアシスト期間ＴＡＳＤに、印加電圧Ｖｄｒとして電圧Ｖ３Ｄをワード線ＷＬに印加する。アシスト期間ＴＡＳＤは、放電前電圧Ｖ１と目標電圧Ｖ２との電圧差に応じて、シーケンサ１２１により設定される。アシスト期間ＴＡＳＤはアシスト期間ＴＡＳＣより短い。電圧Ｖ３Ｄは、目標電圧Ｖ２より低い電圧であればよく、一定電圧でもよいし、第１実施形態と同様に可変する電圧でもよい。ここでは、電圧Ｖ３Ｄは、目標電圧Ｖ２よりアシスト電圧ＶＡＳＤ分低い電圧としている。
具体的には、ロジック回路１２２は、充電前電圧Ｖ１と目標電圧Ｖ２との電圧差に応じたアシスト期間ＴＡＳＤを示す情報（以下、第４期間情報）を記憶している。シーケンサ１２１は、第４期間情報をレジスタ１２３に一時的に保持させる。シーケンサ１２１は、第４期間情報に基づいて電圧発生回路１２４及びドライバ１１４を制御する。そして、シーケンサ１２１の制御に基づき、電圧発生回路１２４及びドライバ１１４は、アシスト期間ＴＡＳＤにワード線ＷＬに電圧Ｖ３Ｄを印加する。すなわち、シーケンサ１２１は充電前電圧Ｖ１と目標電圧Ｖ２との電圧差に応じたアシスト期間ＴＡＳＤに、ドライバ１１４によりワード線ＷＬに電圧Ｖ３Ｄを印加する。これにより、ワード線ＷＬのうちワード線領域ＷＬｎｅの電圧Ｖｎｅは、電圧Ｖ１（時刻ｔ１）から電圧Ｖ３Ｄ（時刻ｔ２）まで低下する。
次に、ドライバ１１４は、アシスト期間ＴＡＳＤ（時刻ｔ１−ｔ２）経過後、印加電圧Ｖｄｒとして目標電圧Ｖ２をワード線ＷＬに印加する。これにより、ワード線領域ＷＬｎｅの電圧Ｖｎｅは電圧Ｖ３Ｄから上昇し時刻ｔ３にて目標電圧Ｖ２となる。
一方、ワード線ＷＬのうちワード線領域ＷＬｆａの電圧Ｖｆａは、電圧Ｖｎｅと異なり電圧Ｖ１（時刻ｔ１）から電圧Ｖ２（時刻ｔ４）まで緩やかに低下する。
電圧Ｖｆａは、電圧Ｖｃｏに比べて電圧低下が速く、電圧Ｖｃｏが目標電圧Ｖ２に達する時間（時刻ｔ１−ｔ５）よりも短い時間（時刻ｔ１−ｔ４）で電圧Ｖ２に達する。以上により、ワード線ＷＬの電圧Ｖｎｅ及びＶｆａは、時刻ｔ４にて目標電圧Ｖ２に設定される。
図１９（ｂ）に示す例では、アシスト期間ＴＡＳＣより短いアシスト期間ＴＡＳＤに、目標電圧Ｖ２より低い電圧Ｖ３Ｄをワード線ＷＬに印加する。アシスト期間ＴＡＳＤは、充電前電圧Ｖ１と目標電圧Ｖ２との電圧差に応じて、シーケンサ１２１によりアシスト期間ＴＡＳＣより短い期間に設定される。アシスト期間ＴＡＳＤに、ワード線ＷＬに電圧Ｖ３Ｄを印加することにより、電圧Ｖｆaの立ち上がりは電圧Ｖｃｏより速くなる。これにより、ワード線ＷＬの電圧Ｖｎｅ及び電圧Ｖｆａが目標電圧Ｖ２に高速に設定される。
１．２ 図５のメモリセルトランジスタのリード動作及びプログラムベリファイ動作
１．２．１ リード動作
図５に示したメモリセルトランジスタＭＴのワード線ＷＬにおける電圧遷移の一例として、page-by-page読み出し（lowerページ読み出しとupperページ読み出し）においてワード線ＷＬを充電する動作について述べる。図２０〜図２５のタイミングチャートではワード線領域ＷＬｎｅの電圧Ｖｎｅを示す。
図２０に示すように、upperページ読み出しでは、例えばワード線ＷＬが電圧ＶＡに設定されて読み出しが行われ、続いて電圧ＶＣに設定されて読み出しが行われる。
まず、ドライバ１１４は、アシスト期間ＴＡＳ１（時刻Ｔ１−Ｔ２ａ）に、充電前電圧（例えば、０Ｖ）の選択ワード線ＷＬに電圧ＶＡｂを印加する。アシスト期間ＴＡＳ１及び以降の説明におけるアシスト期間は、充電前電圧と目標電圧との電圧差に応じて、シーケンサ１２１により設定される。電圧ＶＡｂ及び以降の説明においてアシスト期間に印加される電圧は、目標電圧より高い電圧であればよく、一定電圧でもよいし、第１実施形態と同様に可変する電圧でもよい。ここでは、電圧ＶＡｂは、目標電圧ＶＡにアシスト電圧ＶＡＳ１ｂを加えた電圧としている。すなわち、図１８（ａ）、（ｂ）にて説明した動作と同様に、シーケンサ１２１は、充電前電圧と目標電圧ＶＡとの電圧差に応じたアシスト期間ＴＡＳ１に、ドライバ１１４によりワード線ＷＬに目標電圧ＶＡより高い電圧ＶＡｂを印加する。これにより、ワード線ＷＬの電圧は、０Ｖ（時刻Ｔ１）から電圧ＶＡｂ（時刻Ｔ２ａ）まで上昇する。
アシスト期間ＴＡＳ１（時刻ｔ１−ｔ２ａ）経過後、ドライバ１１４は、ワード線ＷＬに目標電圧ＶＡを印加する。これにより、ワード線ＷＬの電圧が目標電圧ＶＡに収束する。その後、電圧ＶＡにて読み出しが行われる。
次に、ドライバ１１４は、アシスト期間ＴＡＳ２（時刻Ｔ３−Ｔ４ａ）に、充電前電圧ＶＡの選択ワード線ＷＬに電圧ＶＣｂを印加する。ここでは、電圧ＶＣｂは、目標電圧ＶＣにアシスト電圧ＶＡＳ２ｂを加えた電圧としている。すなわち、図１８（ａ）、（ｂ）にて説明した動作と同様に、シーケンサ１２１は、充電前電圧ＶＡと目標電圧ＶＣとの電圧差に応じたアシスト期間ＴＡＳ１に、ドライバ１１４によりワード線ＷＬに目標電圧ＶＣより高い電圧ＶＣｂを印加する。これにより、ワード線ＷＬの電圧は、電圧ＶＡ（時刻Ｔ３）から電圧ＶＣｂ（時刻Ｔ４ａ）まで上昇する。
アシスト期間ＴＡＳ２（時刻Ｔ３−Ｔ４ａ）経過後、ドライバ１１４は、ワード線ＷＬに目標電圧ＶＣを印加する。これにより、ワード線ＷＬの電圧が目標電圧ＶＣに収束する。その後、電圧ＶＣにて読み出しが行われる。
また、図２０に示すように、lowerページ読み出しでは、例えばワード線ＷＬが電圧ＶＢに設定されて読み出しが行われる。
ドライバ１１４は、アシスト期間ＴＡＳ３（時刻Ｔ６−Ｔ７ａ）に、充電前電圧（例えば、０Ｖ）の選択ワード線ＷＬに電圧ＶＢｂを印加する。ここでは、電圧ＶＢｂは、目標電圧ＶＢにアシスト電圧ＶＡＳ３ｂを加えた電圧としている。すなわち、図１８（ａ）、（ｂ）にて説明した動作と同様に、シーケンサ１２１は、充電前電圧と目標電圧ＶＢとの電圧差に応じたアシスト期間ＴＡＳ３に、ドライバ１１４によりワード線ＷＬに目標電圧ＶＢより高い電圧ＶＢｂを印加する。これにより、ワード線ＷＬの電圧は、０Ｖ（時刻Ｔ６）から電圧ＶＢｂ（時刻Ｔ７ａ）まで上昇する。
アシスト期間ＴＡＳ３（時刻Ｔ６−Ｔ７ａ）経過後、ドライバ１１４は、ワード線ＷＬに目標電圧ＶＢを印加する。これにより、ワード線ＷＬの電圧が目標電圧ＶＢに収束する。その後、電圧ＶＢにて読み出しが行われる。
１．２．２ プログラムベリファイ動作
ここでは、プログラム後の電圧ＶｆｙＡ、電圧ＶｆｙＢ、電圧ＶｆｙＣによるプログラムベリファイにおいてワード線ＷＬを充電する動作について述べる。
図２１に示すように、ワード線ＷＬが電圧ＶＰＧＭに設定されてプログラムが行われた後、例えばワード線ＷＬが電圧ＶｆｙＡ、電圧ＶｆｙＢ、電圧ＶｆｙＣに順に設定されプログラムベリファイが行われる。
まず、ドライバ１１４は、アシスト期間ＴＡＳ４（時刻Ｔ１−Ｔ２ｂ）に、充電前電圧（例えば、０Ｖ）の選択ワード線ＷＬに電圧ＶｆｙＡｂを印加する。ここでは、電圧ＶｆｙＡｂは、目標電圧ＶｆｙＡにアシスト電圧ＶＡＳ４ｂを加えた電圧としている。すなわち、図１８（ａ）、（ｂ）にて説明した動作と同様に、シーケンサ１２１は、充電前電圧と目標電圧ＶｆｙＡとの電圧差に応じたアシスト期間ＴＡＳ４に、ドライバ１１４によりワード線ＷＬに目標電圧ＶｆｙＡより高い電圧ＶｆｙＡｂを印加する。これにより、ワード線ＷＬの電圧は、０Ｖ（時刻Ｔ１）から電圧ＶｆｙＡｂ（時刻Ｔ２ｂ）まで上昇する。
アシスト期間ＴＡＳ４（時刻Ｔ１−Ｔ２ａ）経過後、ドライバ１１４は、ワード線ＷＬに目標電圧ＶｆｙＡを印加する。これにより、ワード線ＷＬの電圧が目標電圧ＶｆｙＡに収束する。その後、電圧ＶｆｙＡにてプログラムベリファイが行われる。
次に、ドライバ１１４は、アシスト期間ＴＡＳ５（時刻Ｔ３−Ｔ４ｂ）に、充電前電圧ＶｆｙＡの選択ワード線ＷＬに電圧ＶｆｙＢｂを印加する。ここでは、電圧ＶｆｙＢｂは、目標電圧ＶｆｙＢにアシスト電圧ＶＡＳ５ｂを加えた電圧としている。すなわち、図１８（ａ）、（ｂ）にて説明した動作と同様に、シーケンサ１２１は、充電前電圧ＶｆｙＡと目標電圧ＶｆｙＢとの電圧差に応じたアシスト期間ＴＡＳ５に、ドライバ１１４によりワード線ＷＬに目標電圧ＶｆｙＢより高い電圧ＶｆｙＢｂを印加する。これにより、ワード線ＷＬの電圧は、電圧ＶｆｙＡ（時刻Ｔ３）から電圧ＶｆｙＢｂ（時刻Ｔ４ｂ）まで上昇する。
アシスト期間ＴＡＳ５（時刻Ｔ３−Ｔ４ｂ）経過後、ドライバ１１４は、ワード線ＷＬに目標電圧ＶｆｙＢを印加する。これにより、ワード線ＷＬの電圧が目標電圧ＶｆｙＢに収束する。その後、電圧ＶｆｙＢにてプログラムベリファイが行われる。
次に、ドライバ１１４は、アシスト期間ＴＡＳ６（時刻Ｔ５−Ｔ６ｂ）に、充電前電圧ＶｆｙＢの選択ワード線ＷＬに電圧ＶｆｙＣｂを印加する。ここでは、電圧ＶｆｙＣｂは、目標電圧ＶｆｙＣにアシスト電圧ＶＡＳ６ｂを加えた電圧としている。すなわち、図１８（ａ）、（ｂ）にて説明した動作と同様に、シーケンサ１２１は、充電前電圧ＶｆｙＢと目標電圧ＶｆｙＣとの電圧差に応じたアシスト期間ＴＡＳ６に、ドライバ１１４によりワード線ＷＬに目標電圧ＶｆｙＣより高い電圧ＶｆｙＣｂを印加する。これにより、ワード線ＷＬの電圧は、電圧ＶｆｙＢ（時刻Ｔ５）から電圧ＶｆｙＣｂ（時刻Ｔ６ｂ）まで上昇する。
アシスト期間ＴＡＳ６（時刻Ｔ５−Ｔ６ｂ）経過後、ドライバ１１４は、ワード線ＷＬに目標電圧ＶｆｙＣを印加する。これにより、ワード線ＷＬの電圧が目標電圧ＶｆｙＣに収束する。その後、電圧ＶｆｙＣにてプログラムベリファイが行われる。
１．３ 図６のメモリセルトランジスタのリード動作及びプログラムベリファイ動作
１．３．１ リード動作
図６に示したメモリセルトランジスタＭＴのワード線ＷＬにおける電圧遷移の一例として、page-by-page読み出し（lowerページ読み出し、middleページ読み出し、upperページ読み出し）においてワード線ＷＬを充電する動作を図２２−図２４に示す。
１．３．１．１ lowerページ読み出し
図２２に示すように、lowerページ読み出しでは、例えばワード線ＷＬが電圧ＶＡに設定されて読み出しが行われ、続いて電圧ＶＥに設定されて読み出しが行われる。
図２２に示す動作は、図２０に示したリード動作において、充電前電圧と目標電圧の１部が異なるが、充電前電圧を目標電圧に充電する実質的な動作は同様であるため記載を省略する。
１．３．１．２ middleページ読み出し
図２３に示すように、middleページ読み出しでは、例えばワード線ＷＬが電圧ＶＢに設定されて読み出しが行われ、続いて電圧ＶＤに設定されて読み出しが行われ、さらに電圧ＶＦに設定されて読み出しが行われる。
図２３に示す動作は、図２０に示したリード動作において、充電前電圧と目標電圧が異なるが、充電前電圧を目標電圧に充電する実質的な動作は同様であるため記載を省略する。
１．３．１．３ upperページ読み出し
図２４に示すように、upperページ読み出しでは、例えばワード線ＷＬが電圧ＶＣに設定されて読み出しが行われ、続いて電圧ＶＧに設定されて読み出しが行われる。
図２４に示す動作は、図２０に示したリード動作において、充電前電圧と目標電圧が異なるが、充電前電圧を目標電圧に充電する実質的な動作は同様であるため記載を省略する。
１．３．２ プログラムベリファイ動作
ここでは、プログラム後の電圧ＶｆｙＡ、電圧ＶｆｙＢ、電圧ＶｆｙＣによるプログラムベリファイにおいてワード線ＷＬを充電する動作を図２５に示す。
図２５に示すように、ワード線ＷＬが電圧ＶＰＧＭに設定されてプログラムが行われた後、例えばワード線ＷＬが電圧ＶｆｙＡ、電圧ＶｆｙＢ、電圧ＶｆｙＣに順に設定されプログラムベリファイが行われる。
図２５に示す動作は、図２１に示したプログラムベリファイ動作において、充電前電圧を目標電圧に充電する実質的な動作は同様であるため記載を省略する。
２．第２実施形態の効果
第２実施形態の半導体記憶装置によれば、ワード線ＷＬの充放電を速め、ワード線を目標電圧に高速に設定することができる。さらには、ワード線を目標電圧に高速に設定できることで、リード動作及びプログラムベリファイ動作の高速化が可能である。
以下、本実施形態の効果について詳述する。
第２実施形態では、遷移前電圧と目標電圧との電圧差に応じて可変されるアシスト期間に、目標電圧より高い（あるいは低い）電圧をワード線に印加することで、ワード線の充放電を速める。
例えば、遷移前電圧と目標電圧との電圧差が判定電圧より大きい場合は、アシスト期間を長くし、電圧差が判定電圧より小さい場合はアシスト期間を短くする。遷移前電圧より目標電圧が高い場合、アシスト期間にワード線に印加する電圧は、目標電圧より高い一定の電圧でもよいし、変化する電圧でもよい。遷移前電圧より目標電圧が低い場合、アシスト期間にワード線に印加する電圧は、目標電圧より低い一定の電圧でもよいし、変化する電圧でもよい。変化する電圧としては、第１実施形態で用いた、遷移前電圧と目標電圧との電圧差に応じたアシスト電圧でもよい。
前述したように、第２実施形態では、遷移前電圧と目標電圧との電圧差に応じたアシスト期間、目標電圧より高い（あるいは低い）電圧をワード線に印加する。これにより、ワード線ＷＬの充放電を速めることができ、ワード線を目標電圧に高速に設定することができる。さらには、ワード線を目標電圧に高速に設定できることで、リード動作及びプログラムベリファイ動作の高速化が可能である。
［その他変形例等］
第１及び第２実施形態は、不揮発性メモリ（例えば、ＮＡＮＤ型フラッシュメモリ）、揮発性メモリ、システムＬＳＩ等を問わず、例えば、メモリセルに接続されたワード線を備え、ワード線の充電が必要な種々の半導体装置に適用可能である。
なお、各実施形態においては以下のような態様を取り得る。
（１）読み出し動作では、
Ａレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば０Ｖ〜０．５５Ｖの間である。これに限定されることなく、０．１Ｖ〜０．２４Ｖ,０．２１Ｖ〜０．３１Ｖ,０．３１Ｖ〜０．４Ｖ,０．４Ｖ〜０．５Ｖ,０．５Ｖ〜０．５５Ｖいずれかの間にしてもよい。
Ｂレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば１．５Ｖ〜２．３Ｖの間である。これに限定されることなく、１．６５Ｖ〜１．８Ｖ,１．８Ｖ〜１．９５Ｖ,１．９５Ｖ〜２．１Ｖ,２．１Ｖ〜２．３Ｖいずれかの間にしてもよい。
Ｃレベルの読み出し動作に選択されたワード線に印加される電圧は、例えば３．０Ｖ〜４．０Ｖの間である。これに限定されることなく、３．０Ｖ〜３．２Ｖ,３．２Ｖ〜３．４Ｖ,３．４Ｖ〜３．５Ｖ,３．５Ｖ〜３．６Ｖ,３．６Ｖ〜４．０Ｖいずれかの間にしてもよい。
読み出し動作の時間（tR）としては、例えば２５μs〜３８μs,３８μs〜７０μs,７０μs〜８０μsの間にしてもよい。
（２）書き込み動作は、上述したとおりプログラム動作とベリファイ動作を含む。書き込み動作では、上述した１５．０Ｖ〜２３．０Ｖの他に下記電圧であってもよい。
具体的には、プログラム動作時に選択されたワード線に最初に印加される電圧は、例えば１３．７Ｖ〜１４．３Ｖの間である。これに限定されることなく、例えば１３．７Ｖ〜１４．０Ｖ,１４．０Ｖ〜１４．６Ｖいずれかの間としてもよい。
奇数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧と、偶数番目のワード線を書き込む際の、選択されたワード線に最初に印加される電圧を変えてもよい。
プログラム動作をＩＳＰＰ方式（Ｉｎｃｒｅｍｅｎｔａｌ Ｓｔｅｐ Ｐｕｌｓｅ Ｐｒｏｇｒａｍ）としたとき、ステップアップの電圧として、例えば０．５Ｖ程度が挙げられる。
また、非選択のワード線に印加される電圧としては、上述した７．０Ｖ〜１０．０Ｖの他に下記電圧であってもよい。
具体的には、非選択のワード線に印加される電圧として例えば６．０Ｖ〜７．３Ｖの間としてもよい。この場合に限定されることなく、例えば７．３Ｖ〜８．４Ｖの間としてもよく、６．０Ｖ以下としてもよい。
非選択のワード線が奇数番目のワード線であるか、偶数番目のワード線であるかで、印加するパス電圧を変えてもよい。
書き込み動作の時間（tProg）としては、例えば１７００μs〜１８００μs,１８００μs〜１９００μs,１９００μs〜２０００μsの間にしてもよい。
（３）消去動作では、
半導体基板上部に形成され、かつ、上記メモリセルが上方に配置されたウェルに最初に印加する電圧は、例えば１２Ｖ〜１３．６Ｖの間である。この場合に限定されることなく、例えば１３．６Ｖ〜１４．８Ｖ,１４．８Ｖ〜１９．０Ｖ,１９．０Ｖ〜１９．８Ｖ,１９．８Ｖ〜２１Ｖの間であってもよい。
消去動作の時間（tErase）としては、例えば３０００μs〜４０００μs,４０００μs〜５０００μs,４０００μs〜９０００μsの間にしてもよい。
（４）メモリセルの構造は、
半導体基板（シリコン基板）上に膜厚が４〜１０ｎｍのトンネル絶縁膜を介して配置された電荷蓄積層を有している。この電荷蓄積層は膜厚が２〜３ｎｍのＳｉＮ、またはＳｉＯＮなどの絶縁膜と膜厚が３〜８ｎｍのポリシリコンとの積層構造にすることができる。また、ポリシリコンにはＲｕなどの金属が添加されていても良い。電荷蓄積層の上には絶縁膜を有している。この絶縁膜は、例えば、膜厚が３〜１０ｎｍの下層Ｈｉｇｈ−ｋ膜と膜厚が３〜１０ｎｍの上層Ｈｉｇｈ−ｋ膜に挟まれた膜厚が４〜１０ｎｍのシリコン酸化膜を有している。Ｈｉｇｈ−ｋ膜はＨｆＯなどが挙げられる。また、シリコン酸化膜の膜厚はＨｉｇｈ−ｋ膜の膜厚よりも厚くすることができる。絶縁膜上には膜厚が３〜１０ｎｍの材料を介して膜厚が３０ｎｍ〜７０ｎｍの制御電極が形成されている。この材料はＴａＯなどの金属酸化膜、ＴａＮなどの金属窒化膜である。制御電極にはＷなどを用いることができる。
また、メモリセル間にはエアギャップを形成することができる。
なお、本願発明は上記実施形態に限定されるものではなく、実施段階ではその要旨を逸脱しない範囲で種々に変形することが可能である。更に、上記実施形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出されうる。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、発明が解決しようとする課題の欄で述べた課題が解決でき、発明の効果の欄で述べられている効果が得られる場合には、この構成要件が削除された構成が発明として抽出されうる。
１００…ＮＡＮＤ型フラッシュメモリ、１１０…メモリ部、１１１…メモリセルアレイ、１１２…ロウデコーダ、１１３…センスアンプ、１１４…ドライバ、１１６…ＮＡＮＤストリング、１２０…周辺回路、１２１…シーケンサ、１２２…ロジック回路、１２３…レジスタ、１２４…電圧発生回路。

Claims (8)

  1. メモリセルに接続されたワード線と、
    前記ワード線に電圧を印加するドライバと、
    を具備し、
    前記ドライバは、第１電圧を持つ前記ワード線を第２電圧に遷移させる場合、前記第１電圧と前記第２電圧との電圧差に応じて変化する第３電圧だけ、前記第２電圧より高い電圧あるいは低い電圧のいずれかの第４電圧を前記ワード線に印加することを特徴とする半導体記憶装置。
  2. 前記第３電圧は、前記電圧差の１／２あるいは１／４、１／８のいずれかの電圧であることを特徴とする請求項１に記載の半導体記憶装置。
  3. メモリセルに接続されたワード線と、
    前記ワード線に電圧を印加するドライバと、
    を具備し、
    前記ドライバは、第１電圧を持つ前記ワード線を第２電圧に遷移させる場合、前記第１電圧と前記第２電圧との電圧差に応じて変化する期間、前記第２電圧より高い電圧あるいは低い電圧のいずれかの第４電圧を前記ワード線に印加することを特徴とする半導体記憶装置。
  4. 前記ドライバにより前記ワード線に印加される前記第４電圧は、前記ワード線が有する最大電圧であることを特徴とする請求項１乃至３のいずれかに記載の半導体記憶装置。
  5. 前記ドライバにより前記ワード線に印加される前記第４電圧は、前記ワード線が有する最低電圧であることを特徴とする請求項１乃至３のいずれかに記載の半導体記憶装置。
  6. 前記ワード線が有する前記第２電圧は、電圧の平均値であることを特徴とする請求項１乃至５のいずれかに記載の半導体記憶装置。
  7. 前記ワード線が有する前記第２電圧は、電圧の最大値であることを特徴とする請求項１乃至５のいずれかに記載の半導体記憶装置。
  8. 前記ワード線が有する前記第２電圧は、電圧の最小値であることを特徴とする請求項１乃至５のいずれかに記載の半導体記憶装置。
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