KR101099835B1 - 반도체 메모리 장치 및 이의 동작 방법 - Google Patents

반도체 메모리 장치 및 이의 동작 방법 Download PDF

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Abstract

반도체 메모리 장치는 공통 소스 라인과 비트라인에 사이에 연결된 메모리 스트링과, 비트라인에 제1 프리차지 전압을 인가하고, 비트라인의 전압 변화에 따라 검출된 메모리 셀의 문턱전압 레벨에 대응하는 데이터를 래치하는 페이지 버퍼와, 공통 소스 라인으로 제2 프리차지 전압을 공급하도록 구성된 프리차지 회로와, 제2 프리차지 전압이 비트라인으로 전달되도록 하기 위한 동작 전압들을 메모리 스트링에 인가하도록 구성된 전압 공급 회로를 포함하며, 제1 프리차지 전압이 비트라인에 인가되는 동안 제2 프리차지 전압이 메모리 스트링을 통해 비트라인으로 인가된다.
비트라인, 프리차지, 동작 속도

Description

반도체 메모리 장치 및 이의 동작 방법{Semiconductor memory apparatus and method of operating thereof}
본 발명은 반도체 메모리 장치 및 이의 동작 방법에 관한 것으로, 특히 동작 속도를 향상시킬 수 있는 반도체 메모리 장치 및 이의 동작 방법에 관한 것이다.
DRAM이나 플래시 메모리 장치에서 메모리 셀들은 비트라인을 통해 데이터를 저장하거나 센싱하기 위한 센스 앰프나 페이지 버퍼로 연결된다. NAND 플래시 메모리 장치를 예로써 구체적으로 설명하면 다음과 같다.
NAND 플래시 메모리 장치에서 메모리 어레이는 1024개 내지 4096개의 메모리 블록들을 포함하고, 각각의 메모리 블록들은 다수의 스트링을 포함한다. 각각의 스트링들은 비트라인에 연결된 드레인 셀렉트 트랜지스터, 공통 소스 라인에 연결된 소스 셀렉트 트렌지스터, 드레인 셀렉트 트랜지스터 및 소스 셀렉트 트랜지스터들 사이에 직렬로 연결된 메모리 셀들을 포함한다. 각각의 메모리 블록들에서 동일한 컬럼에 위치하는 스트링들은 하나의 비트라인을 통해 페이지 버퍼와 연결된다.
이렇게 하나의 비트라인이 모든 메모리 블록들에 각각 포함된 동일 컬럼의 스트링들을 페이지 버퍼에 연결시키기 위하여, 비트라인의 길이가 길어지게 된다.
메모리 셀에 저장된 데이터를 리드하는 동작이나 메모리 셀의 문턱전압을 검출하는 검증 동작에서 비트라인을 프리차지하는 단계를 거치게 되는데, 비트라인의 길이가 길어짐에 따라 비트라인을 프리차지하는데 필요한 시간이 증가하게 된다. 따라서, 전체적인 동작 시간이 길어지게 된다.
본 발명의 실시예는 비트라인의 프리차지 시간을 단축시켜 동작 속도를 향상시킬 수 있다.
본 발명의 실시에에 따른 반도체 메모리 장치는 공통 소스 라인과 비트라인 사이에 연결된 메모리 스트링과, 비트라인에 제1 프리차지 전압을 인가하고, 비트라인의 전압 변화에 따라 검출된 메모리 셀의 문턱전압 레벨에 대응하는 데이터를 래치하는 페이지 버퍼와, 공통 소스 라인으로 제2 프리차지 전압을 공급하도록 구성된 프리차지 회로와, 제2 프리차지 전압이 비트라인으로 전달되도록 하기 위한 동작 전압들을 메모리 스트링에 인가하도록 구성된 전압 공급 회로를 포함하며, 제1 프리차지 전압이 비트라인에 인가되는 동안 제2 프리차지 전압이 메모리 스트링을 통해 비트라인으로 인가된다.
프리차지 회로는 페이지 버퍼가 비트라인을 프리차지하는 프리차지 동작 동안에 제2 프리차지 전압을 출력하는 것이 바람직하다.
프리차지 회로는 메모리 셀의 프로그램 검증 동작을 위해 실시되는 비트라인의 프리차지 동작, 메모리 셀의 리드 동작을 위해 실시되는 비트라인의 프리차지 동작, 및 메모리 셀의 소거 검증 동작을 위해 실시되는 비트라인의 프리차지 동작 동안 제2 프리차지 전압을 출력하는 것이 바람직하다.
프리차지 회로는 페이지 버퍼의 제1 프리차지 전압보다 높은 레벨의 제2 프리차지 전압을 출력할 수 있다.
제2 프리차지 전압이 메모리 스트링에 의해 제1 프리차지 전압과 동일한 레벨로 낮아지도록, 전압 공급 회로가 메모리 스트링에 동작 전압들을 인가하는 것이 바람직하다.
메모리 스트링은 비트라인과 공통 소스 라인 사이에 직렬로 연결된 드레인 셀렉트 트랜지스터, 메모리 셀들 및 소스 셀렉트 트랜지스터를 포함할 수 있다.
전압 공급 회로는 메모리 셀들 및 드레인 셀렉트 트랜지스터를 턴온시키기 위한 제1 동작 전압들과, 제2 프리차지 전압을 제1 프리차지 전압과 동일한 레벨로 조절하기 위하여 소스 셀렉트 트랜지스터에 인가하기 위한 제2 동작 전압을 출력할 수 있다.
전압 공급 회로는 동작 명령 신호에 응답하여 동작 전압들을 생성하도록 구성된 전압 발생 회로, 및 로우 어드레스 신호에 응답하여 다수의 메모리 블록들 중 선택된 메모리 블록의 스트링으로 동작 전압들을 공급하는 로우 디코더를 포함한다.
본 발명의 다른 실시에에 따른 반도체 메모리 장치는 비트 라인과, 비트라인에 연결된 메모리 셀과, 비트라인을 프리차지하기 위하여 비트라인의 일단으로 공급하기 위한 제1 프리차지 전압을 출력하도록 구성된 제1 프리차지 회로, 및 비트라인을 프리차지하기 위하여 비트라인의 타단으로 공급하기 위한 제2 프리차지 전압을 출력하도록 구성된 제2 프리차지 회로를 포함한다.
제1 및 제2 프리차지 전압들은 메모리 셀의 리드 동작을 위한 비트라인의 프리차지 동작 동안 비트라인으로 인가된다.
본 발명의 실시에에 따른 반도체 메모리 장치의 동작 방법은 비트라인과 공통 소스 라인 사이에 연결된 메모리 스트링이 제공되는 단계, 비트라인에 제1 프리차지 전압을 인가하고, 메모리 스트링을 통해 비트라인으로 제2 프리차지 전압이 인가되도록 공통 소스 라인에 제2 프리차지 전압을 인가하여 비트라인을 프리차지하는 단계, 메모리 스트링에 동작 전압들을 인가하는 단계, 및 동작 전압들과 메모리 스트링에 포함된 메모리 셀의 문턱전압에 따라 변경된 비트라인의 전압을 센싱하여 문턱전압에 대응하는 데이터를 래치하는 단계를 포함한다.
제2 프리차지 전압이 제1 프리차지 전압과 동일한 레벨로 비트라인에 인가되도록 메모리 스트링에 동작 전압들이 인가되는 것이 바람직하다.
제1 프리차지 전압보다 높은 레벨의 제2 프리차지 전압이 공통 소스 라인에 인가될 수 있다.
공통 소스 라인에 인가된 제2 프리차지 전압은 메모리 스트링을 통해 제1 프리차지 전압과 같은 레벨로 낮아져 비트라인으로 인가될 수 있다.
본 발명의 다른 실시에에 따른 반도체 메모리 장치의 동작 방법은 메모리 셀이 연결된 비트라인의 일단과 타단에 제1 및 제2 프리차지 전압들을 인가하여 비트라인을 프리차지하는 단계와, 메모리 셀에 동작 전압을 인가하는 단계, 및 동작 전압이 인가된 후 비트라인의 전압 변화를 센싱하는 단계를 포함한다.
메모리 셀의 리드 동작을 위한 비트라인의 프리차지 동작 동안 제1 및 제2 프리차지 전압들이 인가될 수 있다.
비트라인의 전압 변화를 근거로 메모리 셀에 저장된 데이터를 독출하는 단계를 더 포함한다.
본 발명의 실시예는 비트라인을 프리차지하는데 소요되는 시간을 단축시킴으로써, 프로그램 동작, 리드 동작 및 소거 동작에 상관없이 모든 동작에 대한 동작 시간을 단축시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 도면이다.
도 1을 참조하면, 반도체 메모리 장치는 메모리 어레이(110), 제어 회로(120), 전압 공급 회로(130, 140)와, 페이지 버퍼(150), 및 프리차지 회로(160) 를 포함한다.
메모리 어레이(110)는 다수의 메모리 블록들을 포함한다. 각각의 메모리 블록들은 비트라인들(BLe, BLo)과 각각 연결되고 공통 소스 라인(CSL)과 병렬로 연결되는 메모리 스트링들(STe, STo)을 포함한다. 편의상, 하나의 메모리 블록에 포함된 두 개의 메모리 스트링들(STe, STo)만을 도시하였다. 메모리 스트링(STe)은 비트라인(BLe)과 공통 소스 라인(CSL) 사이에 직렬로 연결된 드레인 셀렉트 트랜지스터(DST), 메모리 셀들(Co 내지 Cn) 및 소스 셀렉트 트랜지스터(SST)를 포함한다. 구체적으로, 드레인 셀렉트 트랜지스터(DST)는 비트라인(BLe)에 연결되고 드레인 셀렉트 라인(DSL)에 인가되는 전압에 따라 동작한다. 메모리 셀들(C0 내지 Cn)은 워드라인들(WL0 내지 WLn)에 인가되는 전압들에 따라 동작한다. 소스 셀렉트 트랜지스터(SST)는 소스 셀렉트 라인(SSL)에 인가되는 전압에 따라 동작한다.
제어부(120)는 명령 신호(CMD)에 응답하여 내부적으로 프로그램 동작 신호(PGM), 리드 동작 신호(READ) 또는 소거 동작 신호(ERASE)를 출력하고, 동작의 종류에 따라 페이지 버퍼(150)와 같은 내부 회로를 제어하기 위한 제어 신호들(예, PRECHb, PTRAN, LAT, RESET, BSLe, BSLo, DISe, DISo)을 출력한다. 또한, 제어부(120)는 어드레스 신호(ADD)에 응답하여 내부적으로 로우 어드레스 신호(RADD)와 컬럼 어드레스 신호(미도시)를 출력한다.
전압 공급 회로(130, 140)는 제어부(120)의 신호(READ, PGE, ERASE, RADD)에 따라 메모리 셀들의 프로그램, 소거 또는 리드 동작에 필요한 동작 전압들을 선택된 메모리 블록의 스트링들로 공급한다. 이러한 전압 공급 회로는 전압 발생 회 로(130) 및 로우 디코더(140)를 포함하며, 이들의 구체적인 설명은 다음과 같다.
전압 발생 회로(130)는 제어 회로(120)의 내부 명령 신호인 동작 신호들(PGM, READ, ERASE)에 응답하여 메모리 셀들을 프로그램, 리드 또는 소거하기 위한 동작 전압들(예, Vread, Vpass, V1, Vcc)을 글로벌 라인들로 출력한다.
로우 디코더(140)는 제어 회로(120)의 로우 어드레스 신호들(RADD)에 응답하여 전압 발생 회로(130)에서 발생된 동작 전압들을 메모리 어레이(110)의 메모리 블록들 중 선택된 메모리 블록의 스트링들(STe, STo)로 전달한다. 즉, 동작 전압들은 선택된 메모리 블록의 라인들(DSL, WL[n:0], SSL)로 인가된다.
페이지 버퍼(150)는 비트라인(BLe)과 연결되며, 제어부(120)의 제어 신호들에 응답하여 메모리 셀에 데이터를 저장하는데 필요한 전압을 비트라인(BLe)에 인가한다. 구체적으로, 페이지 버퍼(150)는 메모리 셀의 프로그램 동작, 소거 동작 또는 리드 동작에 필요한 프리치자 동작 시 비트라인(BLe)을 프리차지 하거나, 비트라인(BLe)의 전압 변화에 따라 검출된 메모리 셀의 문턱전압 레벨에 대응하는 데이터를 래치한다. 즉, 페이지 버퍼(150)는 메모리 셀에 저장되는 데이터에 따라 비트라인(BLe)의 전압을 조절하고, 메모리 셀에 저장된 데이터를 검출한다. 이러한 페이지 버퍼(150)의 구체적인 구성 및 동작을 설명하면 다음과 같다.
페이지 버퍼(150)는 래치 회로(151), 프리차지 회로(152), 리셋 회로(153), 비트라인 연결 회로(154), 디스차지 회로(155) 및 전송 회로(156)를 포함한다.
디스차지 회로(155)는 신호(DISe, DISo)에 따라 비트라인들(BLe, BLo)을 가상 전압원(VIRPWR)으로 각각 연결하는 스위칭 소자들(N6, N7)을 포함한다. 이러한 디스차지 회로(155)는 두 개의 스위칭 소자들(N6, N5)을 모두 턴온시켜 비트라인들(BLe, BLo)을 모두 프리차지하거나 디스차지시킬 수 있으며, 하나의 스위칭 소자만을 동작시켜 하나의 비트라인을 프리차지하거나 디스차지할 수 있다.
비트라인 연결 회로(154)는 비트라인 선택 신호(BSLe)에 응답하여 이븐 비트라인(BLe)과 감지 노드(SO)를 연결시키는 스위칭 소자(N4)와 비트라인 선택 신호(BSLo)에 응답하여 오드븐 비트라인(BLo)과 감지 노드(SO)를 연결시키는 스위칭 소자(N5)를 포함한다. 이러한 비트라인 연결 회로(154)는 비트라인 선택 신호들(BSLe, BSLo)에 응답하여 한쌍의 비트라인들(BLe, BLo) 중 하나의 비트라인을 감지 노드(SO)와 연결시킨다.
프리차지 회로(151)는 전원전압 단자(VDD)와 감지 노드(SO) 사이에 접속되고 프리차지 신호(PRECHb)에 응답하여 동작하는 스위칭 소자(P1)를 포함한다. 이러한 프리차지 회로(151)는 프리차지 신호(PRECHb)에 응답하여 감지 노드(SO)를 프리차지한다. 여기서, 감지 노드(SO)가 VDD 레벨로 프리차지될 수 있으나, 비트라인 연결 회로의 스위칭 소자(N4)에 V1 레벨의 비트라인 선택 신호(BSLe)를 인가하면, 비트라인(BLe)으로 제1 레벨(V1-Vth; Vth는 트랜지스터(N4)의 문턱전압)의 프리차지 전압이 인가된다.
래치 회로(151)는 래치(151a)와 센싱 회로(151b)를 포함한다. 래치(151a)는 메모리 셀에 저장될 데이터를 래치하거나 메모리 셀에 저장된 데이터를 래치한다.
센싱 회로(151b)는 래치(151a)의 제2 입력단자(QAb)와 접지 단자에 직렬로 접속된 스위칭 소자들(N1, N2)을 포함한다. 이 중에서 스위칭 소자(N1)는 감지 노 드(SO)의 전압 레벨에 따라 동작하고, 스위칭 소자(N2)는 래치 신호(LAT)에 따라 동작한다. 즉, 센싱 회로(151b)는 감지 노드(SO)의 전압 레벨과 래치 신호(LAT)에 응답하여 래치(151a)에 저장된 데이터를 변경한다.
리셋 회로(153)는 래치(151a)의 제1 입력단자(QA)와 접지 단자 사이에 접속되고 리셋 신호(RESET)에 응답하여 동작하는 스위칭 소자(N3)를 포함한다. 이러한 리셋 회로(153)는 리셋 신호(RESET)에 응답하여 래치(151a)에 저장된 데이터를 '0'상태로 초기화시키는 동작을 수행한다.
전송 회로(156)는 래치(151a)의 제1 입력단자(QA)와 감지 노드(SO) 사이에 접속되고 전송 신호(PTRAN)에 응답하여 동작하는 스위칭 소자(N8)를 포함한다. 이러한 전송 회로(156)는 메모리 셀의 프로그램 동작 시 메모리 셀에 저장하기 위하여 래치(151a)에 래치되어 있는 데이터에 대응하는 전압을 비트라인(BLe)을 전달하기 위한 동작을 수행한다.
프리차지 회로(160)는 비트라인의 프리차지 동작 시 비트라인(BLe)으로 인가하기 위한 제2 프리차지 전압을 출력한다. 프리차지 동작 시 페이지 버퍼(150)는 비트라인(BLe)의 일단에 제1 프리차지 전압을 인가하고, 프리차지 회로(160)의 제2 프리차지 전압은 비트라인(BLe)의 타단(예, 드레인 셀렉트 트랜지스터와 비트라인의 접속부)에 인가될 수 있다. 구체적으로 예를 들어 설명하면 다음과 같다.
비트라인의 프리차지 동작 시, 프리차지 회로(160)는 제어부(120)에 의해 제2 프리차지 전압을 생성하여 공통 소스 라인(CSL)으로 출력한다. 전압 공급 회로(130, 140)는 제어부(120)에 의해 메모리 스트링들(STe, STo)에 포함된 소자 들(DST, C0~Cn, SST)을 모두 턴온시키고, 프리차지 회로(160)의 프리차지 전압은 메모리 스트링들(STe, STo)을 통해 비트라인들(BLe, BLo)로 전달된다. 이로써, 각각의 비트라인들(BLe, BLo)은 페이지 버퍼들(150)과 프리차지 회로(160)에 의해 양단에서 인가된 제1 및 제2 프리차지 전압들에 의해 프리차지된다. 이렇게, 비트라인(BLe)이 양단에서 인가되는 제1 및 제2 프리차지 전압들에 의해 프리차지됨으로써, 비트라인(BLe)의 길이가 길어지더라도 프리차지 동작에 필요한 시간을 단축시킬 수 있다. 그 결과, 전체적은 프로그램, 소거 또는 리드 동작에 필요한 시간을 단축시킬 수 있다.
한편, 프리차지 동작 시 페이지 버퍼(150)는 비트라인(BLe)에 제1 레벨(V1-Vth; Vth는 트랜지스터의 문턱전압)의 제1 프리차지 전압을 인가하고, 프리차지 회로(160)는 제1 레벨(V1)보다 높은 레벨의 제2 프리차지 전압(예, VDD)을 출력한다. 제2 프리차지 전압이 스트링(STe)을 통과하면서 제1 레벨(V1-Vth)로 낮아지도록 스트링(STe)에 인가되는 동작 전압들을 조절한다. 예를 들어, 셀렉트 라인(DSL 또는 SSL)에 V1 레벨의 동작 전압을 인가하면, 제2 레벨(VDD)의 제2 프리차지 전압이 제1 레벨(V1-Vth)로 낮아져 비트라인(BLe)에 인가된다.
프리차지 회로(160)에서 제1 레벨보다 높은 제2 레벨의 제2 프리차지 전압을 생성하는 것은 제2 프리차지 전압이 메모리 스트링을 통과하면서 제1 레벨보다 낮아지는 것을 방지하기 위한 것이다. 또한, 제2 프리차지 전압의 제2 레벨을 제1 레벨까지 낮추는 것은 비트라인(BLe)이 프리차지되는 전압의 레벨을 정확하게 제어하기 위한 것이다.
상기에서 설명한 반도체 메모리 장치를 살펴보면, 프리차지 회로(160)가 비트라인(BLe)을 프리차지하기 위한 동작을 수행한다. 또한, 페이지 버퍼(150)의 프리차지 회로(152) 또는 페이지 버퍼(150) 전체가 비트라인(BLe)을 프리차지 하기 위한 동작을 수행한다. 여기서, 페이지 버퍼(150) 또는 프리차지 회로(152)가 비트라인(BLe)의 일단에 프리차지 전압을 인가하기 위한 제1 프리차지 회로가 되고, 프리차지 회로(160)가 비트라인(BLe)의 타단에 프리차지 전압을 인가하기 위한 제2 프리차지 회로가 된다.
상기의 구성으로 이루어진 반도체 메모리 장치의 동작 방법을 설명하면 다음과 같다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다. 도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 파형도이다.
도 1, 도 2 및 도 3을 참조하면, 제1 단계(S210)에서는 비트라인들(BLe, BLo)을 디스차지 한다. 이를 위하여, 가상 전압원(VIRPWR)에서 접지 전압을 공급하고, 디스차지 회로(155)의 스위칭 소자들(N6, N7)이 신호들(DISo, DISe)에 의해 턴온된다. 그 결과, 비트라인들(BLe, BLo)이 디스차지된다. 한편, 래치(151a)도 초기화된다. 리셋 신호(RESET)에 의해 리셋 회로(153)의 스위칭 소자(N3)가 턴온되고, 래치(151a)의 제1 입력 단자(QA)가 접지 단자와 연결된다. 그 결과, 래치(151a)는 '0'데이터가 저장되는 초기화 상태가 된다.
제2 단계(S220)에서는 선택된 비트라인(BLe)의 프리차지 동작이 실시된다. 이를 위해, 프리차지 신호(PRECHb)와 비트라인 선택 신호(BSLe)에 응답하여 제1 프리차지 회로의 역할을 수행하는 페이지 버퍼(150)의 프리차지 회로(152) 및 비트라인 선택 회로(154)가 동작하여 비트라인(BLe)의 일단에 제1 프리차지 전압이 인가된다. 그리고, 프리차지 회로(160)가 동작하여 공통 소스 라인(CSL)에 제2 프리차지 전압이 인가된다. 제2 프리차지 전압이 비트라인(BLe)의 타단으로 인가될 수 있도록, 워드라인들(WL[n:0]) 및 드레인 셀렉트 라인(DSL)에 4.5V 내지 8V의 전압이 인가하여 메모리 스트링(STe)의 메모리 셀들(C0 내지 Cn)과 드레인 셀렉트 트랜지스터(DST)를 턴온시킨다. 한편, 소스 셀렉트 라인(SSL)에는 다른 레벨의 전압(V1)이 인가된다. 그 결과, 제1 프리차지 전압과 동일한 레벨의 제2 프리차지 전압이 메모리 스트링(STe)을 통해 비트라인(BLe)의 타단으로 인가된다.
이렇게, 제1 및 제2 프리차지 전압들이 비트라인(BLe)의 일단과 타단에 동시에 인가됨으로써, 비트라인(BLe)을 프리차지하는데 필요한 시간을 단축시킬 수 있다.
제3 단계(S230)에서는 메모리 스트링에 동작 전압들이 인가된다. 예를 들어, 셀렉트 라인들(DSL, SSL)에는 셀렉트 트랜지스터들(DST, SST)을 턴온시키기 위한 전압이 인가된다. 선택된 워드라인에는 리드 전압(예, 0V)이 인가되고, 선택되지 않은 워드라인들에는 선택되지 않은 메모리 셀들을 턴온시키기 위한 4.5V 내지 8V의 리드 패스 전압이 인가된다. 이때, 프리차지 회로(160)는 더 이상 프리차지 전압을 출력하지 않는다. 또한, 페이지 버퍼(150)의 프리차지 동작도 중단된다. 그리고, 공통 소스 라인(CSL)은 접지 단자와 연결된다. 그 결과, 선택된 메모리 셀의 문턱전압이 리드 전압보다 낮으면 비트라인(BLe)으로부터 공통 소스 라인(CSL)으로 전류 패스가 형성되어 비트라인(BLe)의 전압은 낮아지고, 선택된 메모리 셀의 문턱전압이 리드 전압보다 높으면 비트라인(BLe)의 전압은 유지된다.
제4 단계(S240)에서는, 비트라인(BLe)의 전압 변화를 센싱하기 위한 전압들이 인가된다. 예를 들어, 프리차지 회로(152)의 동작이 중단되고, 비트라인 연결 회로(154)의 스위칭 소자(N4)에 연결 전압(V2)이 인가된다. 연결 전압(V2)은 비트라인(BLe)의 전압 레벨과 프리차지 상태의 감지 노드(SO)의 전압 레벨에 따라 스위칭 소자(N4)가 턴온될 수 있을 정도의 레벨로 인가된다. 즉, 비트라인(BLe)의 전압이 낮아지면 스위칭 소자(N4)가 턴온되어 감지 노드(SO)의 전압도 낮아진다. 또한, 비트라인(BLe)의 전압이 유지되면 스위칭 소자(N4)는 턴오프되어 감지 노드(SO)의 전압이 변하지 않는다.
제5 단계(S250)에서는 비트라인(BLe)의 전압 레벨(즉, 감지 노드의 전압 레벨)에 따라 메모리 셀의 문턱전압에 대응하는 데이터를 래치한다. 예를 들어, 래치 신호(LAT)가 인가되면 센싱회로(151b)의 스위칭 소자(N2)가 턴온된다. 그리고, 센싱 회로(151b)의 스위칭 소자(N1)는 감지 노드(SO)의 레벨에 따라 턴온여부가 결정된다. 즉, 메모리 셀의 문턱전압이 리드 전압보다 높아서 감지 노드(SO)의 전압 레벨이 유지되는 경우, 스위칭 소자(N2)가 턴온된다. 그 결과, 래치(151a)의 제2 입력단자(QAb)가 접지 단자와 연결되어 래치(151a)에 저장된 데이터가 '1'로 바뀌게 된다. 또한, 메모리 셀의 문턱전압이 리드 전압보다 낮아서 감지 노드(SO)의 전압 레벨이 낮아진 경우, 스위칭 소자(N2)가 턴오프된다. 그 결과, 래치(151a)에 저장 된 데이터는 변경되지 않는다.
상기에서는 메모리 셀에 저장된 데이터를 독출하기 위한 리드 동작에서 적용되는 비트라인 프리차지 방법을 설명하였으나, 이러한 비트라인의 프리차지 방법은 프로그램 방법, 프로그램 검증 방법, 소거 방법 또는 소거 검증 방법에도 적용될 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 메모리 장치를 설명하기 위한 도면이다.
도 2는 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 흐름도이다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 장치의 동작 방법을 설명하기 위한 파형도이다.
<도면의 주요 부분에 대한 부호의 설명>
110 : 메모리 어레이 STe, STo : 스트링
BLe, BLo : 비트라인 SO : 감지 노드
120 : 제어 회로 130 : 전압 발생 회로
140 : 로우 디코더 150 : 페이지 버퍼, 프리차지 회로
151 : 래치 회로 151a : 래치
151b : 센싱 회로 152 : 프리차지 회로
153 : 리셋 회로 154 : 비트라인 선택 회로
155 : 디스차지 회로 156 : 전송 회로
160 : 프리차지 회로

Claims (19)

  1. 공통 소스 라인과 비트라인 사이에 연결된 메모리 스트링;
    상기 비트라인을 프리차지하기 위해 상기 비트라인에 제1 프리차지 전압을 인가하고, 상기 비트라인의 전압 변화에 따라 검출된 메모리 셀의 문턱전압 레벨에 대응하는 데이터를 래치하는 페이지 버퍼;
    상기 공통 소스 라인으로 제2 프리차지 전압을 공급하도록 구성된 프리차지 회로;
    상기 제1 프리차지 전압이 상기 비트라인에 인가되는 동안 상기 제2 프리차지 전압이 상기 메모리 스트링을 통해 상기 비트라인으로 전달되도록 하기 위해 동작 전압들을 상기 메모리 스트링에 인가하도록 구성된 전압 공급 회로를 포함하는 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 프리차지 회로는 상기 페이지 버퍼가 상기 비트라인을 프리차지하는 프리차지 동작 동안에 상기 제2 프리차지 전압을 출력하는 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 프리차지 회로는 상기 메모리 셀의 프로그램 검증 동작을 위해 실시되는 상기 비트라인의 프리차지 동작, 상기 메모리 셀의 리드 동작을 위해 실시되는 상기 비트라인의 프리차지 동작, 및 상기 메모리 셀의 소거 검증 동작을 위해 실시되는 상기 비트라인의 프리차지 동작 동안 상기 제2 프리차지 전압을 출력하는 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 프리차지 회로는 상기 페이지 버퍼의 상기 제1 프리차지 전압보다 높은 레벨의 상기 제2 프리차지 전압을 출력하는 반도체 메모리 장치.
  5. 제 4 항에 있어서,
    상기 제2 프리차지 전압이 상기 메모리 스트링에 의해 상기 제1 프리차지 전압과 동일한 레벨로 낮아지도록, 상기 전압 공급 회로가 상기 메모리 스트링에 상기 동작 전압들을 인가하는 반도체 메모리 장치.
  6. 제 1 항 또는 제 5 항에 있어서,
    상기 메모리 스트링은 상기 비트라인과 상기 공통 소스 라인 사이에 직렬로 연결된 드레인 셀렉트 트랜지스터, 메모리 셀들 및 소스 셀렉트 트랜지스터를 포함하는 반도체 메모리 장치.
  7. 제 6 항에 있어서,
    상기 전압 공급 회로는 상기 메모리 셀들 및 상기 드레인 셀렉트 트랜지스터를 턴온시키기 위한 제1 동작 전압들과, 상기 제2 프리차지 전압을 상기 제1 프리차지 전압과 동일한 레벨로 조절하기 위하여 상기 소스 셀렉트 트랜지스터에 인가하기 위한 제2 동작 전압을 출력하는 반도체 메모리 장치.
  8. 제 1 항에 있어서, 상기 전압 공급 회로는,
    동작 명령 신호에 응답하여 상기 동작 전압들을 생성하도록 구성된 전압 발생 회로; 및
    로우 어드레스 신호에 응답하여 다수의 메모리 블록들 중 선택된 메모리 블록의 스트링으로 상기 동작 전압들을 공급하는 로우 디코더를 포함하는 반도체 메모리 장치.
  9. 비트 라인;
    상기 비트라인에 연결된 메모리 셀;
    상기 비트라인을 프리차지하기 위하여 상기 비트라인의 일단으로 공급하기 위한 제1 프리차지 전압을 출력하도록 구성된 제1 프리차지 회로; 및
    상기 제1 프리차지 전압이 상기 비트라인으로 출력되는 동안 상기 제1 프리차지 전압과 함께 상기 비트라인을 프리차지하기 위하여 상기 비트라인의 타단으로 공급하기 위한 제2 프리차지 전압을 출력하도록 구성된 제2 프리차지 회로를 포함하는 반도체 메모리 장치.
  10. 제 9 항에 있어서,
    상기 제1 및 제2 프리차지 전압들은 상기 메모리 셀의 리드 동작을 위한 상기 비트라인의 프리차지 동작 동안 상기 비트라인으로 인가되는 반도체 메모리 장치.
  11. 비트라인과 공통 소스 라인 사이에 연결된 메모리 스트링이 제공되는 단계;
    상기 비트라인에 제1 프리차지 전압을 인가하고, 상기 제1 프리차지 전압이 인가될 때 상기 공통 소스 라인에 인가된 제2 프리차지 전압을 상기 메모리 스트링을 통해 상기 비트라인으로 전달하여 상기 비트라인을 프리차지하는 단계;
    상기 메모리 스트링에 동작 전압들을 인가하는 단계; 및
    상기 동작 전압들과 상기 메모리 스트링에 포함된 메모리 셀의 문턱전압에 따라 변경된 상기 비트라인의 전압을 센싱하여 상기 문턱전압에 대응하는 데이터를 래치하는 단계를 포함하는 반도체 메모리 장치의 동작 방법.
  12. 제 11 항에 있어서,
    상기 제2 프리차지 전압이 상기 제1 프리차지 전압과 동일한 레벨로 상기 비트라인에 인가되도록 상기 메모리 스트링에 상기 동작 전압들이 인가되는 반도체 메모리 장치의 동작 방법.
  13. 제 11 항에 있어서,
    상기 제1 프리차지 전압보다 높은 레벨의 상기 제2 프리차지 전압이 상기 공통 소스 라인에 인가되는 반도체 메모리 장치의 동작 방법.
  14. 제 13 항에 있어서,
    상기 공통 소스 라인에 인가된 상기 제2 프리차지 전압은 상기 메모리 스트링을 통해 상기 제1 프리차지 전압과 같은 레벨로 낮아져 상기 비트라인으로 인가되는 반도체 메모리 장치의 동작 방법.
  15. 메모리 셀이 연결된 비트라인의 일단과 타단에 제1 및 제2 프리차지 전압들을 인가하여 상기 제1 및 제2 프리차지 전압들로 상기 비트라인을 프리차지하는 단계;
    상기 메모리 셀에 동작 전압을 인가하는 단계; 및
    상기 동작 전압이 인가된 후 상기 비트라인의 전압 변화를 센싱하는 단계를 포함하는 반도체 장치의 동작 방법.
  16. 제 15 항에 있어서,
    상기 메모리 셀의 리드 동작을 위한 상기 비트라인의 프리차지 동작 동안 상기 제1 및 제2 프리차지 전압들이 인가되는 반도체 메모리 장치의 동작 방법.
  17. 제 15 항에 있어서,
    상기 비트라인의 전압 변화를 근거로 상기 메모리 셀에 저장된 데이터를 독출하는 단계를 더 포함하는 반도체 메모리 장치의 동작 방법.
  18. 비트라인과 공통 소스 라인 사이에 연결된 메모리 스트링을 포함하고,
    상기 비트라인에 제1 프리차지 전압이 인가되는 동안 상기 메모리 스트링을 통해 상기 비트라인으로 인가되도록 상기 공통 소스 라인에 제2 프리차지 전압을 인가하되,
    상기 메모리 스트링에 의한 전압이 낮아지는 만큼 상기 제2 프리차지 전압을 상기 제1 프라차지 전압보다 높은 레벨로 인가하는 반도체 메모리 장치.
  19. 제 18 항에 있어서,
    상기 비트라인에 상기 제1 프리차지 전압을 인가하도록 구성된 페이지 버퍼;
    상기 공통 소스 라인에 상기 제2 프리차지 전압을 인가하도록 구성된 프리차지 회로; 및
    상기 제2 프리차지 전압이 상기 메모리 스트링을 통해 상기 비트라인으로 전달될 수 있도록 동작 전압들을 상기 메모리 스트링에 인가하기 위한 전압 공급 회로를 더 포함하는 반도체 메모리 장치.
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