KR101774471B1 - 불 휘발성 메모리 장치 및 그것의 읽기 방법 - Google Patents

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Abstract

여기에 제공되는 불 휘발성 메모리 장치의 읽기 방법은 제 1 워드 라인에 대한 읽기 요청이 입력될 때 복수의 읽기 동작들 중 하나를 수행하여 제 2 워드 라인의 메모리 셀들로부터 데이터를 읽고; 상기 제 2 워드 라인은 상기 제 1 워드 라인에 인접하여 배치되며; 상기 읽혀진 데이터 중 상기 제 2 워드 라인과 관련된 플래그 데이터에 의거하여, 상기 제 2 워드 라인의 메모리 셀들이 프로그램되었는 지의 여부를 판별하고; 상기 제 2 워드 라인의 메모리 셀들이 프로그램된 것으로 판별될 때, 상기 하나의 읽기 동작을 제외한 상기 제 2 워드 라인의 메모리 셀들에 대한 나머지 읽기 동작들을 수행하고; 그리고 상기 복수의 읽기 동작들을 통해 상기 제 2 워드 라인의 메모리 셀들로부터 읽혀진 데이터에 의거하여 복수의 읽기 동작들을 수행함으로써 상기 제 1 워드 라인의 메모리 셀들로부터 데이터를 읽는 것을 포함하며, 상기 제 2 워드 라인에 대한 읽기 동작들 각각을 수행하는 데 걸리는 시간은 상기 제 1 워드 라인에 대한 읽기 동작들 각각을 수행하는 데 걸리는 시간보다 짧게 설정된다.

Description

불 휘발성 메모리 장치 및 그것의 읽기 방법{NON-VOLATILE MEMORY DEVICE AND READ METHOD THEREOF}
본 발명은 반도체 메모리 장치에 관한 것으로, 좀 더 구체적으로는 불 휘발성 메모리 장치에 관한 것이다.
반도체 메모리는, 일반적으로, 위성에서 소비자 전자 기술까지의 범위에 속하는 마이크로프로세서를 기반으로 한 응용 및 컴퓨터와 같은 디지털 로직 설계의 가장 필수적인 마이크로 전자 소자이다. 그러므로, 높은 집적도 및 빠른 속도를 위한 축소 (scaling)를 통해 얻어지는 프로세스 향상 및 기술 개발을 포함한 반도체 메모리의 제조 기술의 진보는 다른 디지털 로직 계열의 성능 기준을 확립하는 데 도움이 된다.
반도체 메모리 장치는 크게 휘발성 반도체 메모리 장치와 불 휘발성 반도체 메모리 장치로 나뉘어진다. 휘발성 반도체 메모리 장치에 있어서, 로직 정보는 스태틱 랜덤 액세스 메모리의 경우 쌍안정 플립-플롭의 로직 상태를 설정함으로써 또는 다이나믹 랜덤 액세스 메모리의 경우 커패시터의 충전을 통해 저장된다. 휘발성 반도체 메모리 장치의 경우, 전원이 인가되는 동안 데이터가 저장되고 읽혀지며, 전원이 차단될 때 데이터는 소실된다.
MROM, PROM, EPROM, EEPROM 등과 같은 불 휘발성 반도체 메모리 장치는 전원이 차단되어도 데이터를 저장할 수 있다. 불 휘발성 메모리 데이터 저장 상태는 사용되는 제조 기술에 따라 영구적이거나 재프로그램 가능하다. 불 휘발성 반도체 메모리 장치는 컴퓨터, 항공 전자 공학, 통신, 그리고 소비자 전자 기술 산업과 같은 넓은 범위의 응용에서 프로그램 및 마이크로코드의 저장을 위해서 사용된다. 단일 칩에서 휘발성 및 불 휘발성 메모리 저장 모드들의 조합이 빠르고 재프로그램 가능한 불 휘발성 메모리를 요구하는 시스템에서 불 휘발성 RAM (nvRAM)과 같은 장치들에서 또한 사용 가능하다. 게다가, 응용 지향 업무를 위한 성능을 최적화시키기 위해 몇몇 추가적인 로직 회로를 포함하는 특정 메모리 구조가 개발되어 오고 있다.
불 휘발성 반도체 메모리 장치에 있어서, MROM, PROM 및 EPROM은 시스템 자체적으로 소거 및 쓰기가 자유롭지 않아서 일반 사용자들이 기억 내용을 새롭게 하기가 용이하지 않다. 이에 반해 EEPROM은 전기적으로 소거 및 쓰기가 가능하므로 계속적인 갱신이 필요한 시스템 프로그래밍(system programming)이나 보조 기억 장치로의 응용이 확대되고 있다.
본 발명의 목적은 읽기 성능을 향상시킬 수 있는 불 휘발성 메모리 장치 및 그것의 읽기 방법을 제공하는 것이다.
본 발명의 일 특징은 불 휘발성 메모리 장치의 읽기 방법을 제공하는 것이며, 읽기 방법은 제 1 워드 라인에 대한 읽기 요청이 입력될 때 복수의 읽기 동작들 중 하나를 수행하여 제 2 워드 라인의 메모리 셀들로부터 데이터를 읽고; 상기 제 2 워드 라인은 상기 제 1 워드 라인에 인접하여 배치되며; 상기 읽혀진 데이터 중 상기 제 2 워드 라인과 관련된 플래그 데이터에 의거하여, 상기 제 2 워드 라인의 메모리 셀들이 프로그램되었는 지의 여부를 판별하고; 상기 제 2 워드 라인의 메모리 셀들이 프로그램된 것으로 판별될 때, 상기 하나의 읽기 동작을 제외한 상기 제 2 워드 라인의 메모리 셀들에 대한 나머지 읽기 동작들을 수행하고; 그리고 상기 복수의 읽기 동작들을 통해 상기 제 2 워드 라인의 메모리 셀들로부터 읽혀진 데이터에 의거하여 복수의 읽기 동작들을 수행함으로써 상기 제 1 워드 라인의 메모리 셀들로부터 데이터를 읽는 것을 포함하며, 상기 제 2 워드 라인에 대한 읽기 동작들 각각을 수행하는 데 걸리는 시간은 상기 제 1 워드 라인에 대한 읽기 동작들 각각을 수행하는 데 걸리는 시간보다 짧게 설정된다.
본 발명의 다른 특징은 복수의 데이터 상태들 중 하나에 대응하는 멀티-비트 데이터를 각각 저장하는 메모리 셀들을 포함하는 불 휘발성 메모리 장치의 읽기 방법을 제공하는 것이며, 읽기 방법은 제 1 워드 라인에 대한 읽기 요청을 입력받고; 상기 복수의 데이터 상태들을 식별하기 위한 복수의 읽기 전압들을 이용하여 행해진 읽기 동작들을 통해 제 2 워드 라인의 메모리 셀들로부터 데이터를 읽고; 상기 제 2 워드 라인은 상기 제 1 워드 라인에 인접하여 배열되며; 그리고 상기 제 2 워드 라인의 메모리 셀들로부터 읽혀진 데이터에 의거하여, 상기 제 1 워드 라인의 메모리 셀들로부터 데이터를 읽는 것을 포함하며, 상기 제 2 워드 라인의 메모리 셀들이 프로그램되었는 지의 여부는 상기 복수의 읽기 전압들 중 제 1 워드 라인이 상기 제 2 워드 라인에 인가될 때 판별되고; 그리고 상기 제 1 워드 라인의 메모리 셀들로부터 데이터를 읽는 것은 상기 제 2 워드 라인의 메모리 셀들이 프로그램된 것으로 판별될 때 행해지며, 제 2 읽기 전압을 이용하여 상기 제 1 워드 라인의 제 1 메모리 셀들로부터 데이터를 읽고; 그리고 상기 제 3 읽기 전압을 이용하여 상기 제 1 워드 라인의 메모리 셀들로부터 데이터를 읽는 것을 포함하며, 상기 제 1 메모리 셀들은 상기 제 2 워드 라인의 메모리 셀들로부터 읽혀진 데이터에 따라 워드 라인 커플링을 경험하지 않은 것으로 판별된 메모리 셀이고, 상기 제 2 메모리 셀들은 상기 제 2 워드 라인의 메모리 셀들로부터 읽혀진 데이터에 따라 상기 워드 라인 커플링을 경험한 것으로 판별된 메모리 셀이다.
본 발명의 예시적인 실시예에 의하면, 문턱 전압 산포들이 넓어짐에 따라 생기는 읽기 에러를 개선함과 동시에 읽기 성능을 향상시키는 것이 가능하다.
도 1은 본 발명의 예시적인 실시예에 따른 불 휘발성 메모리 장치의 일부를 보여주는 도면이다.
도 2는 워드 라인 커플링을 줄이기 위한 프로그램 방법을 설명하기 위한 도면이다.
도 3은 (n+1)번째 워드 라인의 메모리 셀들이 프로그램될 때 생기는 워드 라인 커플링 이전 및 이후에 n번째 워드 라인의 메모리 셀들과 관련된 문턱 전압 분포들을 보여주는 도면이다.
도 4는 커플링을 받은 그리고 커플링을 받지 않은 메모리 셀들을 포함하는 도 3의 전체 문턱 전압 산포들을 보여주는 도면이다.
도 5a 및 도 5b는 본 발명의 예시적인 실시예들에 따른 감지 방식들을 설명하기 위한 도면들이다.
도 6a은 본 발명의 예시적인 실시예에 따른 불 휘발성 메모리 장치의 데이터 리커버 읽기 방법을 설명하기 위한 흐름도이다.
도 6b는 도 6a의 S110 단계를 설명하기 위한 흐름도이다.
도 7a는 도 6a 및 도 6b에서 설명된 제 2 워드 라인에 대한 읽기 동작을 설명하기 위한 도면이다.
도 7b는 도 6a에서 설명된 제 1 워드 라인에 대한 읽기 동작을 설명하기 위한 도면이다.
도 8은 선택된 워드 라인의 상위 워드 라인에 대해서 잘못 읽힌 메모리 셀들이 선택된 워드 라인에 대한 읽기 동작시 에러로 판별될 확률을 보여주는 도면이다.
도 9는 커플링 받은 메모리 셀들과 커플링 받지 않은 메모리 셀들을 분류하기 위한 동작을 개략적으로 설명하기 위한 도면이다.
도 10은 본 발명의 예시적인 실시예에 따른 읽기 방법이 적용되는 불 휘발성 메모리 장치를 개략적으로 보여주는 블록도이다.
도 11은 본 발명의 다른 예시적인 실시예에 따른 데이터 리커버 읽기 방법을 설명하기 위한 블록도이다.
도 12a는 도 11에서 설명된 메모리 제어기의 동작을 설명하기 위한 흐름도이다.
도 12b는 도 11에서 설명된 메모리 제어기에 의해서 생성되는 다른 읽기 명령들을 보여주는 도면이다.
도 13은 도 11에서 설명된 불 휘발성 메모리 장치의 동작을 설명하기 위한 흐름도이다.
도 14는 본 발명의 예시적인 실시예에 따른 불 휘발성 메모리 장치를 포함한 데이터 저장 장치를 개략적으로 보여주는 블록도이다.
도 15는 본 발명의 예시적인 실시예에 따른 도 14에 도시된 제어기를 개략적으로 보여주는 블록도이다.
도 16은 본 발명의 예시적인 실시예들에 따른 불 휘발성 메모리 장치를 이용한 반도체 드라이브를 개략적으로 보여주는 블록도이다.
도 17은 도 16에 도시된 반도체 드라이브를 이용한 스토리지를 개략적으로 보여주는 블록도이다.
도 18은 도 16에 도시된 반도체 드라이브를 이용한 스트리지 서버를 개략적으로 보여주는 블록도이다.
도 19 내지 도 21은 본 발명의 예시적인 실시예들에 따른 데이터 저장 장치가 적용되는 시스템들을 개략적으로 보여주는 도면들이다.
도 22 내지 도 26은 본 발명의 예시적인 실시예들에 따른 불 휘발성 메모리 장치가 적용되는 다른 시스템들을 개략적으로 보여주는 도면들이다.
본 발명의 이점 및 특징, 그리고 그것을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 통해 설명될 것이다. 그러나 본 발명은 여기에서 설명되는 실시 예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 단지, 본 실시 예들은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여 제공되는 것이다.
도면들에 있어서, 본 발명의 실시 예들은 도시된 특정 형태로 제한되는 것이 아니며 명확성을 기하기 위하여 과장된 것이다. 또한 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소를 나타낸다.
본 명세서에서 ‘및/또는’이란 표현은 전후에 나열된 구성요소들 중 적어도 하나를 포함하는 의미로 사용된다. 또한, ‘연결되는/결합되는’이란 표현은 다른 구성요소와 직접적으로 연결되거나 다른 구성요소를 통해 간접적으로 연결되는 것을 포함하는 의미로 사용된다. 본 명세서에서 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 또한, 명세서에서 사용되는 ‘포함한다’ 또는 ‘포함하는’으로 언급된 구성요소, 단계, 동작 및 소자는 하나 이상의 다른 구성요소, 단계, 동작, 소자 및 장치의 존재 또는 추가를 의미한다.
고용량 불 휘발성 메모리에 대한 요구가 증가하고 있다. 이러한 요구를 충족시키기 위해서 다양한 기술들이 제안되어 오고 있다. 그러한 기술들 중 하나는 메모리 셀에 저장되는 데이터 비트들의 수를 증가시키는 것이다. 메모리 셀에 저장되는 데이터 비트들의 증가 또는 메모리 셀의 집적도의 증가는 다양한 간섭들을 유발한다. 그러한 간섭들 중 하나는 인접한 메모리 셀들 사이에 생기는 기생 캐패시턴스 커플링을 포함할 것이다. 기생 커패시턴스 커플링은, 일반적으로, 열 방향의 비트 라인 커플링과 행 방향의 워드 라인 커플링을 포함한다. 워드 라인 커플링에 의하면, n번째 워드 라인에 대한 프로그램 동작이 수행된 후 (n+1)번째 워드 라인에 대한 프로그램 동작이 수행될 때, (n+1)번째 워드 라인에 연결된 메모리 셀들의 문턱 전압들의 변화는 n번째 워드 라인에 연결된 메모리 셀들의 문턱 전압들의 변화를 가져오며, 그 결과 n번째 워드 라인에 연결된 메모리 셀들의 문턱 전압 산포들이 넓어지게 된다. 본 발명의 예시적인 실시예들은 문턱 전압 산포들이 넓어짐에 따라 생기는 읽기 에러를 개선하기 위한 기술을 제공하며, 이는 이후 상세히 설명될 것이다.
본 명세서에서, 용어들 "n번째 워드 라인", "선택된 워드 라인", "읽기 요청된 워드 라인" 등은 읽기 요청된 데이터가 저장된 메모리 셀들과 관련된 워드 라인을 지칭하기 위해서 사용될 것이다. 용어들 "(n+1)번째 워드 라인", "인접한 워드 라인", "읽기 요청된 워드 라인의 상위 워드 라인", "상위 워드 라인" 등은 읽기 요청된 데이터가 저장된 메모리 셀들에 워드 라인 커플링을 가하는 메모리 셀들과 관련된 워드 라인을 지칭하기 위해서 사용될 것이다.
도 1은 본 발명의 예시적인 실시예에 따른 불 휘발성 메모리 장치의 일부를 보여주는 도면이다. 도 1의 실시예는 낸드 구조를 갖는 불 휘발성 메모리를 보여주고 있다. 하지만, 여기에서 설명되는 실시예들은 이 예에 국한되지 않는다. 도 1에 도시된 바와 같이, 메모리 어레이(100)는 워드 라인들(WL1∼WLi)과 비트 라인들(BL1∼BLj)을 포함한다. 메모리 어레이(100)는 스트링들(또는, 낸드 스트링들)(STR1∼STRj)을 포함하며, 각 낸드 스트링은 메모리 셀들(또는, 불 휘발성 메모리 셀들)(MC1∼MCj)을 포함한다. 메모리 셀들은 워드 라인들(WL1∼WLj)과 비트 라인들(BL1∼BLj)의 교차 영역들에 각각 배열된다. 낸드 스트링들 각각의 메모리 셀들은 스트링 선택 트랜지스터(SST)와 접지 선택 트랜지스터(GST) 사이에 직렬 연결된다. 스트링 선택 트랜지스터(SST)는 비트 라인(예를 들면, BL1)과 스트링 선택 라인(SSL)의 교차 영역에 배열되고, 접지 선택 트랜지스터(GST)는 비트 라인(BL1)과 접지 선택 라인(GST)의 교차 영역에 배열된다.
도 1에 도시된 실시예에 도시된 바와 같이, 각 낸드 스트링에 있어서, 접지 선택 트랜지스터(GST)의 소스는 공통 소스 라인(CSL)에 연결되고, 접지 선택 트랜지스터(GST)의 드레인은 대응하는 낸드 스트링(예를 들면, STR1)의 메모리 셀(MC1)의 소스에 연결된다. 스트링 선택 트랜지스터(SST)의 드레인은 대응하는 비트 라인(BL1)에 연결되고, 스트링 선택 트랜지스터(SST)의 소스는 대응하는 낸드 스트링(STR1)의 메모리 셀(MCi)의 드레인에 연결된다.
다양한 실시예들에 있어서, 메모리 셀들은 전하 저장층을 갖는 다양한 셀 구조들 중 하나를 이용하여 구현될 수 있다. 전하 저장층을 갖는 셀 구조는 전하 트랩층을 이용하는 전하 트랩 플래시 구조, 어레이들이 다층으로 적층되는 스택 플래시 구조, 소오스-드레인이 없는 플래시 구조, 핀-타입 플래시 구조, 등을 포함할 것이다. 전하 저장층으로서 전하 트랩 플래시 구조를 갖는 메모리 장치가 미국특허 제6858906호, 미국공개특허 제2004-0169238호, 그리고 미국공개특허 제2006-0180851호에 각각 게재되어 있으며, 이 출원의 레퍼런스로 포함될 것이다. 소오스/드레인이 없는 플래시 구조는 대한민국특허 제673020호에 게재되어 있으며, 이 출원의 레퍼런스로 포함될 것이다. 또는, 메모리 셀들은 가변 저항 메모리 셀로 구성될 수 있으며, 예시적인 가변 저항 메모리 셀 및 그것을 포함한 메모리 장치가 미국특허번호 제7529124호에 게재되어 있으며, 이 출원의 레퍼런스로 포함될 것이다.
도 1에는 도시되지 않았지만, 이후 설명되는 바와 같이 그리고 잘 알려진 바와 같이, 메모리 어레이(100)는 메모리 셀들에 데이터를 쓰기 위한 그리고 메모리 셀들로부터 데이터를 읽기 위한 다양한 회로들(도 10 참조)에 연결될 것이다.
도 2는 워드 라인 커플링을 줄이기 위한 프로그램 방법을 설명하기 위한 도면이다.
워드 라인 커플링을 줄이기 위한 프로그램 방법은, 설명의 편의상, 메모리 셀이 하위(LSB) 데이터와 상위(MSB) 데이터를 구성하는 2-비트 데이터를 저장한다고 가정하에서 설명될 것이다. 하지만, 본 발명의 예시적인 실시예들은 2-비트 데이터를 저장하는 메모리 셀들(멀티-비트 메모리 셀들)에 제한되지 않는다. 몇몇 실시예들에 있어서, 멀티-비트 메모리 셀들에 저장되는 데이터 비트들의 수가 2보다 크거나 작을 수 있다. 도 2에서, 곡선들(210-0, 210-1)은 하위 페이지 프로그램 절차 이후 메모리 셀들에 대한 문턱 전압 산포들을 보여주며, 곡선들(220-0, 220-1, 220-2, 220-3)은 상위 페이지 프로그램 절차 이후 메모리 셀들에 대한 문턱 전압 산포들을 보여준다.
하위 페이지 및 상위 페이지들이 프로그램된 후, 도시된 바와 같이, 메모리 셀들은 4개의 데이터 상태들(E, P1, P2, P3) 중 어느 하나로 프로그램될 것이다. 도 2에 도시된 방법에 있어서, 하위 페이지가 프로그램된 후 문턱 전압 산포(210-0)에 속한 메모리 셀들은 문턱 전압 산포(220-0) 또는 문턱 전압 산포(220-1)로 프로그램되고, 하위 페이지가 프로그램된 후 문턱 전압 산포(210-1)에 속한 셀들은 문턱 전압 산포(220-2) 또는 문턱 전압 산포(220-3)로 프로그램된다. n번째 워드 라인의 메모리 셀들의 문턱 전압들은 (n+1)번째 워드 라인의 메모리 셀들에 상위 페이지가 프로그램될 때 이동될 것이다. 즉, n번째 워드 라인의 메모리 셀들의 문턱 전압 산포들은 (n+1)번째 워드 라인의 메모리 셀들에 상위 페이지가 프로그램되기 이전과 비교하여 볼 때 워드 라인 커플링으로 인해 넓어질 것이다. 문턱 전압 산포가 넓어지는 이유는 (n+1)번째 워드 라인의 메모리 셀들에 상위 페이지가 프로그램될 때 n번째 워드 라인의 메모리 셀들이 워드 라인 커플링을 모두 받는 것이 아니라 선택적으로 받기 때문이다.
본 발명의 예시적인 실시예들에 있어서, (n+1)번째 워드 라인의 메모리 셀들 중 데이터 상태들(P1, P3)을 갖는 메모리 셀들은 n번째 워드 라인의 메모리 셀들에 커플링을 주는 메모리 셀들이라 칭하고, (n+1)번째 워드 라인의 메모리 셀들 중 데이터 상태들(E, P2)을 갖는 메모리 셀들은 n번째 워드 라인의 메모리 셀들에 커플링을 주지 않는 메모리 셀들이라 칭한다. 이러한 정의에 의하면, n번째 워드 라인의 메모리 셀들은 커플링을 받은 메모리 셀들과 커플링을 받지 않은 메모리 셀들로 구성될 것이다. 그러한 까닭에, 문턱 전압 산포가 넓어진다. n번째 워드 라인의 메모리 셀들에 워드 라인 커플링을 가하는 (n+1)번째 워드 라인에 대한 프로그램 동작은 어드레스 스크램블 방식에 따라 가변적으로 결정될 것이다.
도 3은 (n+1)번째 워드 라인의 메모리 셀들이 프로그램될 때 생기는 워드 라인 커플링 이전 및 이후에 n번째 워드 라인의 메모리 셀들과 관련된 문턱 전압 분포들을 보여주는 도면이다.
도 3에 도시된 예는 (n+1)번째 워드 라인의 메모리 셀들이 프로그램되기 이전 즉, 워드 라인 커플링 이전 n번째 워드 라인의 메모리 셀들과 관련된 2개의 인접한 문턱 전압 분포들(230-0, 230-1)을 보여준다. 도 3에는 단지 2개의 문턱 전압 산포들이 도시되어 있다. 하지만, 셀 당 비트 수에 따라 더 많은 문턱 전압 산포들이 존재함은 잘 이해될 것이다. 문턱 전압 산포들의 수는 메모리 셀에 저장되는 데이터 비트들의 수에 의거하여 결정될 것이다. 예를 들면, m-비트 데이터(m은 2 또는 그 보다 큰 정수)가 메모리 셀에 저장될 때, 2m개의 문턱 전압 산포들이 생길 것이다.
도 3에 도시된 문턱 전압 산포들(231-0, 231-1)은 (n+1)번째 워드 라인의 메모리 셀들이 프로그램될 때 야기되는 워드 라인 커플링에 대응하는 문턱 전압 이동을 경험한 이후의 n번째 워드 라인의 메모리 셀들과 관련된 문턱 전압 산포들을 나타낸다. 문턱 전압 산포들(231-0, 231-1)은 (n+1)번째 워드 라인의 메모리 셀들이 프로그램될 때 생기는 워드 라인 커플링을 경험하고 그리고 경험하지 않은 메모리 셀들에 대한 전체 문턱 전압 산포들을 나타낸다.
도 4는 커플링을 받은 그리고 커플링을 받지 않은 메모리 셀들을 포함하는 도 3의 전체 문턱 전압 산포들을 보여주는 도면이다.
도 4의 예에 있어서, 문턱 전압 산포들(233-0, 233-1)은 워드 라인 커플링으로 인한 문턱 전압 이동을 경험하지 않은(또는, 커플링 받지 않은) 메모리 셀들의 문턱 전압 산포들을 나타낸다. 문턱 전압 산포들(235-0, 235-1)은 워드 라인 커플링으로 인한 문턱 전압 이동을 경험한(또는, 커플링 받은) 메모리 셀들의 문턱 전압 산포들을 나타낸다. 즉, 문턱 전압 산포들(235-0, 235-1)은 데이터 상태들(233-0, 233-1)로 프로그램되었던 메모리 셀들의 문턱 전압 이동을 나타낸다.
n번째 워드 라인의 프로그램된 메모리 셀들은, (n+1)번째 워드 라인의 메모리 셀들의 프로그램으로 인해 겪는 문턱 전압 이동에 따라, 커플링을 받지 않은 문턱 전압 산포들(233-0, 233-1)에 또는 커플링을 받은 문턱 전압 산포들(235-0, 235-1)에 속할 것이다. 도 4에 도시된 바와 같이, 읽기 전압(DR1)은 커플링을 받지 않은 메모리 셀들을 읽기 위해서 즉, 문턱 전압 분포들(233-0, 233-1) 내의 메모리 셀들을 구분하기 위해서 사용될 수 있다. 읽기 전압(DR2)은 커플링을 받은 메모리 셀들을 읽기 위해서 즉, 문턱 전압 분포들(235-0, 235-1) 내의 메모리 셀들을 구분하기 위해서 사용될 수 있다.
워드 라인 커플링으로 인해 생기는 읽기 에러를 줄이기 위해서 읽기 전압들(DR1, DR2)을 이용하여 하나의 문턱 전압 산포(또는, 데이터 상태)(커플링을 받은 산포와 커플링을 받지 않은 산포로 구성됨)에 대해 2번의 읽기 동작들이 행해질 것이다. 예를 들면, 읽기 전압(DR1)을 이용한 읽기 동작은 커플링을 받지 않은 산포들(233-0, 233-1)에 속한 메모리 셀들을 구분하기 위해 행해지고, 읽기 전압(DR2)을 이용한 읽기 동작은 커플링을 받은 산포들(235-1, 235-1)에 속한 메모리 셀들을 구분하기 위해 행해질 것이다. 읽기 전압(DR1)을 이용하여 읽혀질 메모리 셀들과 읽기 전압(DR2)을 이용하여 읽혀질 메모리 셀들은 상위 워드 라인의 메모리 셀들이 프로그램되었는 지의 여부에 따라 구분되며, 이는 이후 상세히 설명될 것이다. 결과적으로, 선택된 워드 라인의 메모리 셀들에 대한 읽기 동작들에 앞서 선택된 워드 라인의 상위 워드 라인(또는, 인접한 워드 라인)의 메모리 셀들에 대한 읽기 동작이 선행될 것이다. 상술한 일련의 읽기 동작들을 '데이터 리커버 읽기 동작'(data recover read operation)이라 칭한다. 이는 이후 상세히 설명될 것이다.
도 5a 및 도 5b는 본 발명의 예시적인 실시예들에 따른 감지 방식들을 설명하기 위한 도면들이다.
본 발명의 예시적인 실시예들에 따른 읽기 동작은 서로 다른 감지 방식들 중 어느 하나를 이용하여 행해질 것이다. 예를 들면, 도 5a에 도시된 바와 같이, 감지 방식들은 정상 감지 방식(normal sensing manner)과 가속 감지 방식(accelerated sensing manner)을 포함할 것이다. 2-스텝 감지 방식으로서, 정상 감지 방식은 거친 감지 동작(coarse sensing operation)과 정교한 감지 동작(fine sensing operation)을 포함할 것이다. 거친 감지 동작과 정교한 감지 동작 각각은 비트 라인 프리챠지 (또는, 셋업) 구간, 비트 라인 디벨러프 구간, 래치 구간, 그리고 방전 구간을 포함할 것이다. 거친 감지 동작 동안, 선택된 워드 라인의 메모리 셀들 각각이 온 셀인지 오프 셀인 지의 여부가 판별될 것이다. 정교한 감지 동작은 CSL 노이즈로 인해 거친 감지 동작시 오프 셀로 판별된 메모리 셀들 중 온 셀을 판별하기 위해서 행해질 것이다. 이때, 거친 감지 동작에서 온 셀로 판별된 메모리 셀에 대한 비트 라인 셋업은 생략될 것이다. 즉, 온 셀로 판별된 메모리 셀의 비트 라인은 프리챠지되지 않을 것이다. 예를 들면, 온 셀로 판별된 메모리 셀의 비트 라인은 접지 전압으로 설정될 것이다. 이는 거친 읽기 동작시 온 셀로 판별된 메모리 셀은 계속해서 온 셀로 유지됨을 의미한다.
예시적인 실시예에 있어서, 거친 감지 동작과 정교한 감지 동작은 읽기 전압이 선택된 워드 라인에 인가된 상태에서 연속적으로 행해질 것이다.
도 5a에 도시된 바와 같이, 1-스텝 감지 방식으로서, 가속 감지 방식은 공통 소스 라인 노이즈(이하, 'CSL 노이즈'라 칭함)의 관점에서 정상 감지 방식과 다르다. CSL 노이즈는 온 셀인 메모리 셀이 오프 셀로 판별되게 한다. 그러한 까닭에, 거친 감지 동작 동안 온 셀인 메모리 셀들이 CSL 노이즈로 인해 오프 셀로 판별될 수 있다. CSL 노이즈를 유발하는 온 셀들이 거친 감지 동작을 통해 제거됨에 따라, 오프 셀로 잘못 판별된 메모리 셀들은 정교한 감지 동작시 다시 온 셀로 판별될 것이다. 그러한 이유로, 정교한 감지 동작은 CSL 노이즈에 독립적으로 행해질 것이다. 따라서, 정교한 감지 동작을 포함하는 정상 감지 방식은 CSL 노이즈에 독립된(또는, 영향을 받지 않는) 감지 동작으로 정의될 수 있고, 가속 감지 방식은 CSL 노이즈에 종속된(또는, 영향을 받는) 감지 동작으로 정의될 수 있다. 즉, 도 5a에 도시된 바와 같이, CSL 노이즈에 종속된(또는, 영향을 받는) 감지 동작을 수행하는 데 걸리는 시간(T2)은 CSL 노이즈에 독립된(또는, 영향을 받지 않는) 감지 동작을 수행하는 데 걸리는 시간(T1)보다 짧다.
다른 예로서, 복수의 감지 방식들은 비트 라인의 프리챠지 전압이 디벨러프되는 데 걸리는 시간(즉, 비트 라인 디벨러프 시간)을 기준으로 분류될 수 있다. 도 5b에 도시된 바와 같이, 읽기 요청된 워드 라인의 상위 워드 라인에 대한 비트 라인 디벨러프 시간(T4a)은 읽기 요청된 워드 라인에 대한 비트 라인 디벨러프 시간(T3a)보다 짧게 설정될 수 있다. 따라서, 도 5b에 도시된 바와 같이, CSL 노이즈에 종속된(또는, 영향을 받는) 감지 동작을 수행하는 데 걸리는 시간(T4)은 CSL 노이즈에 독립된(또는, 영향을 받지 않는) 감지 동작을 수행하는 데 걸리는 시간(T3)보다 짧다. 디벨러프 시간이 상대적으로 짧아진 감지 방식은 CSL 노이즈의 영향을 받을 것이다. 즉, 디벨러프 시간이 상대적으로 짧아진 감지 방식은 CSL 노이즈에 종속된 감지 방식일 것이다. 이에 반해서, 읽기 요청된 워드 라인에 대한 감지 방식은 CSL 노이즈의 영향을 받지 않는 감지 방식 즉, CSL 노이즈에 독립된 감지 방식일 것이다.
비록 도면에는 도시되지 않았지만, 읽기-요청된 워드 라인의 상위 워드 라인에 대한 읽기 동작은 거친 감지 동작과 정교한 감지 동작을 이용하여 행해질 수 있다. 이러한 경우, 거친 및 정교한 감지 동작들 각각의 구간들(예를 들면, 비트 라인 프리챠지 구간, 비트 라인 디벨러프 구간, 래치 구간, 등) 중 어느 하나를 행해는 데 걸리는 시간을 줄임으로써 읽기-요청된 워드 라인의 상위 워드 라인에 대한 읽기 시간을 줄이는 것이 가능할 것이다.
도 6a은 본 발명의 예시적인 실시예에 따른 불 휘발성 메모리 장치의 읽기 방법을 설명하기 위한 흐름도이고, 도 6b는 도 6a의 S110 단계를 설명하기 위한 흐름도이다. 도 7a는 도 6a 및 도 6b에서 설명된 제 2 워드 라인에 대한 읽기 동작을 설명하기 위한 도면이고, 도 7b는 도 6a에서 설명된 제 1 워드 라인에 대한 읽기 동작을 설명하기 위한 도면이다. 이하, 본 발명의 예시적인 실시예에 따른 불 휘발성 메모리 장치의 읽기 방법이 참조 도면들에 의거하여 상세히 설명될 것이다.
먼저 도 6a를 참조하면, S100 단계에서, 제 1 워드 라인에 대한 읽기 요청이 입력될 것이다. S110 단계에서, 읽기 요청에 응답하여 제 1 워드 라인에 인접한 제 2 워드 라인에 대한 읽기 동작이 행해질 것이다. 이와 동시에, 제 2 워드 라인의 메모리 셀들이 프로그램되었는 지의 여부가 판별될 것이다. 제 1 워드 라인에 인접한 제 2 워드 라인은 제 1 워드 라인의 메모리 셀들에 워드 라인 커플링을 유발하는 메모리 셀들과 연결된 워드 라인일 것이다. 예를 들면, 제 2 워드 라인은 제 1 워드 라인의 바로 위에 위치한 워드 라인일 것이다. 제 2 워드 라인에 대한 읽기 동작은, 예를 들면, 도 5a 및 도 5b에서 설명된 가속 감지 방식을 이용하여 행해질 것이다. 제 2 워드 라인에 대한 읽기 동작이 도 6b 및 도 7a를 참조하여 상세히 설명될 것이다.
도 6b 및 도 7a를 참조하면, S111 단계에서, 제 2 워드 라인에 읽기 전압(RD1)이 인가된 상태에서 제 2 워드 라인의 메모리 셀들의 데이터 상태들이 읽혀질 것이다. 이때, 온 셀로 판별된 메모리 셀들의 데이터 상태들은 문턱 전압 분포(310-0)에 대응하는 소거 상태(E)일 것이다. S112 단계에서, 읽기 전압(RD1)을 이용하여 행해진 읽기 동작을 통해 읽혀진 데이터의 일부에 의거하여, 제 2 워드 라인의 메모리 셀들이 프로그램되었는 지의 여부가 판별될 것이다. 예를 들면, 제 2 워드 라인에 대한 읽기 동작시 제 2 워드 라인에 연결된 플래그 셀의 데이터 상태 역시 읽혀질 것이다. 제 2 워드 라인의 메모리 셀들이 프로그램되었는 지의 여부는 플래그 셀의 데이터 상태에 의거하여 판별될 것이다. 플래그 셀의 데이터 상태는 제 2 워드 라인에 읽기 전압(RD1)이 인가된 상태에서 제 2 워드 라인의 메모리 셀들의 데이터 상태들을 읽을 때 읽혀질 것이다.
만약 플래그 셀의 데이터 상태가 제 2 워드 라인의 메모리 셀들이 프로그램되었음을 나타내면, 도 6b에 도시된 바와 같이, 절차는 S113 단계로 진행할 것이다. S113 단계에서는, 제 2 워드 라인에 읽기 전압(RD2)이 인가된 상태에서 제 2 워드 라인의 메모리 셀들의 데이터 상태들이 읽혀질 것이다. 이때, 이전의 읽기 동작시 온 셀로 판별된 메모리 셀들에 대한 감지 동작은 금지될 것이다. 이는 이전의 읽기 동작시 온 셀로 판별된 메모리 셀들의 비트 라인들을 접지 전압으로 설정함으로써 달성될 것이다. 이는 이전의 읽기 동작시 오프 셀로 판별된 메모리 셀들에 대해서만 감지 동작이 행해짐을 의미한다. 읽기 전압(RD2)을 이용하여 행해지는 읽기 동작시 온 셀로 판별된 메모리 셀들의 데이터 상태들은 문턱 전압 분포(310-1)에 대응하는 프로그램 상태(P1)일 것이다.
마지막으로, S114 단계에서, 제 2 워드 라인에 읽기 전압(RD3)이 인가된 상태에서 제 2 워드 라인의 메모리 셀들의 데이터 상태들이 읽혀질 것이다. 마찬가지로, 읽기 전압들(RD1, RD2)을 이용하여 행해진 이전 읽기 동작들시 온 셀로 판별된 메모리 셀들에 대한 감지 동작은 금지될 것이다. 이는 이전의 읽기 동작들시 온 셀로 판별된 메모리 셀들의 비트 라인들을 접지 전압으로 설정함으로써 달성될 것이다. 읽기 전압(RD3)을 이용하여 행해지는 읽기 동작시 온 셀로 판별된 메모리 셀들의 데이터 상태들은 문턱 전압 분포(310-2)에 대응하는 프로그램 상태(P2)일 것이다. 읽기 전압(RD3)을 이용하여 행해지는 읽기 동작시 오프 셀로 판별된 메모리 셀들의 데이터 상태들은 문턱 전압 분포(310-3)에 대응하는 프로그램 상태(P3)일 것이다.
만약 플래그 셀의 데이터 상태가 제 2 워드 라인의 메모리 셀들이 프로그램되지 않음을 나타내면, 절차는 S130 단계로 진행할 것이다. 다시 말해서, 만약 플래그 셀의 데이터 상태가 제 2 워드 라인의 메모리 셀들이 프로그램되지 않음을 나타내면, 도 6b에 도시된 바와 같이, 앞서 설명된 S113 및 S114 단계들은 생략될 것이다.
도 2에서 설명된 바와 같이, 데이터 상태들(P1, P3)을 갖는 메모리 셀들은 워드 라인 커플링을 유발하는 메모리 셀들로 분류되고, 데이터 상태들(E, P2)을 갖는 메모리 셀들은 워드 라인 커플링을 유발하지 않는 메모리 셀들로 분류될 것이다. 예를 들면, 비트 라인들에 각각 연결된 페이지 버퍼들은 제 2 워드 라인에 대한 읽기 동작의 결과에 따라 '0' 또는 '1'로 설정되는 래치들을 각각 포함할 것이다. 데이터 상태들(P1, P3)을 갖는 메모리 셀들에 대응하는 페이지 버퍼들의 래치들은 '0'(또는, '1')로 설정되며, 데이터 상태들(E, P2)을 갖는 메모리 셀들에 대응하는 페이지 버퍼들의 래치들은 '1'(또는, '0')로 설정될 수 있다.
제 2 워드 라인의 메모리 셀들이 프로그램된 것으로 판별될 때, 즉 읽기 전압들(RD1, RD2, RD3)을 이용한 읽기 동작들이 수행된 후, 절차는 S120 단계로 진행할 것이다. S120 단계에서 행해지는 읽기 동작은 워드 라인 커플링을 받지 않은 메모리 셀들과 워드 라인 커플링을 받은 메모리 셀들에 대해서 각각 행해질 것이다. 이는 도 7b를 참조하여 상세히 설명될 것이다.
앞서 설명된 바와 같이 그리고 도 7b에 도시된 바와 같이, 문턱 전압 산포들(310-0, 310-1, 310-2, 310-3) 각각은 워드 라인 커플링을 받지 않은 메모리 셀들의 산포와 워드 라인 커플링을 받은 메모리 셀들의 산포를 포함할 것이다. 예를 들면, 문턱 전압 산포(310-0)는 워드 라인 커플링을 받지 않은 메모리 셀들의 산포(313-0)와 워드 라인 커플링을 받은 메모리 셀들의 산포(315-0)를 포함할 것이다. 문턱 전압 산포(310-1)는 워드 라인 커플링을 받지 않은 메모리 셀들의 산포(313-1)와 워드 라인 커플링을 받은 메모리 셀들의 산포(315-1)를 포함할 것이다. 문턱 전압 산포(310-2)는 워드 라인 커플링을 받지 않은 메모리 셀들의 산포(313-2)와 워드 라인 커플링을 받은 메모리 셀들의 산포(315-2)를 포함할 것이다. 문턱 전압 산포(310-3)는 워드 라인 커플링을 받지 않은 메모리 셀들의 산포(313-3)와 워드 라인 커플링을 받은 메모리 셀들의 산포(315-3)를 포함할 것이다.
읽기 순서는 요청된 읽기 동작이 하위 페이지와 관련되었는 지 또는 상위 페이지와 관련되었는 지에 따라 그리고 비트 순서(bit ordering)에 따라 결정될 것이다. 하나의 메모리 셀에 2-비트 데이터가 저장되며, "11", "01", "00", "10"의 비트 순서가 사용된다고 가정하자. 이러한 가정에 따르면, 하위 페이지는 읽기 전압들(DR3, DR4)을 이용한 읽기 동작들을 통해 읽혀지고, 상위 페이지는 읽기 전압들(DR1, DR2)을 이용한 읽기 동작들과 읽기 전압들(DR5, DR6)을 이용한 읽기 동작들을 통해 읽혀질 것이다. 비트 순서가 여기에 개시된 것에 국한되지 않음은 잘 이해될 것이다. 설명의 편의상, 하위 페이지에 대한 읽기 동작이 요청되었다고 가정하자. 이러한 경우, 먼저, 읽기 전압(DR3)을 이용한 읽기 동작이 문턱 전압 분포들(313-1, 313-2)에 속한 메모리 셀들을 구별하기 위해서 행해지고, 그 다음에 읽기 전압(DR4)을 이용한 읽기 동작이 문턱 전압 분포들(315-1, 315-2)에 속한 메모리 셀들을 구별하기 위해서 행해질 것이다. 읽기 전압들(DR3, DR4)을 이용한 읽기 동작들은 앞서 설명된 정상 감지 방식을 통해 행해질 것이다. 다른 예로서, 읽기 전압(DR3)을 이용한 읽기 동작은 앞서 설명된 정상 감지 방식을 통해 행해지고, 읽기 전압(DR4)을 이용한 읽기 동작은 앞서 설명된 가속 감지 방식을 통해 행해질 수 있다. 읽기 전압(DR4)을 이용한 읽기 동작은 제 1 워드 라인의 메모리 셀들의 대부분이 읽기 전압(DR3)을 통해 온 셀로 판별되기 때문에 CSL 노이즈에 독립적으로(또는, 영향을 받지 않게) 행해질 것이다.
읽기 전압(DR3)을 이용한 읽기 동작은 제 1 워드 라인의 메모리 셀들 중 일부(즉, 커플링을 받지 않은 메모리 셀들)에 대해서 행해지고, 읽기 전압(DR4)을 이용한 읽기 동작은 제 1 워드 라인의 메모리 셀들 중 나머지(커플링을 받은 메모리 셀들)에 대해서 행해질 것이다. 커플링을 받지 않은 메모리 셀들과 커플링을 받은 메모리 셀들은 S110 단계에서 행해진 읽기 동작의 결과에 따라 구분될 것이다. 즉, 커플링을 받지 않은 메모리 셀들과 커플링을 받은 메모리 셀들은 제 1 워드 라인의 메모리 셀들에 대응하는 페이지 버퍼들의 래치들에 저장된 값들에 의거하여 구분될 것이다. 읽기 전압(DR3)이 제 1 워드 라인에 인가되는 동안, 커플링을 받은 메모리 셀들의 비트 라인들은 대응하는 래치들의 값들에 따라 접지 전압으로 설정될 것이다. 읽기 전압(DR4)이 제 1 워드 라인에 인가되는 동안, 커플링을 받지 않은 메모리 셀들의 비트 라인들은 대응하는 래치들의 값들에 따라 접지 전압으로 설정될 것이다. 이후, 절차는 S140 단계로 진행하며, S140 단계에서는 S120 단계에서 읽혀진 데이터가 외부로 제공될 것이다.
S110 단계로 돌아가서, 제 2 워드 라인의 메모리 셀들이 프로그램되지 않은 것으로 판별될 때, 즉, 읽기 전압들(RD2, RD3)을 이용한 읽기 동작들이 생략된 후, 절차는 S130 단계로 진행할 것이다. S130 단계에서는 제 1 워드 라인에 대한 읽기 동작이 행해질 것이다. 제 1 워드 라인에 대한 읽기 동작은 도 5a 및 도 5b에서 설명된 정상 감지 방식을 통해 행해질 것이다. 이때, S130 단계에서 행해지는 읽기 동작시 제 1 워드 라인에는 읽기 전압(DR3)이 인가될 것이다. 다른 예로서, S130 단계에서, 제 1 워드 라인의 메모리 셀들의 데이터 상태들을 판별하기 위해서 읽기 전압(RD2)이 사용될 수 있다. 이후, 절차는 S140 단계로 진행하며, S140 단계에서는 S130 단계에서 읽혀진 데이터가 외부로 제공될 것이다.
앞서 설명된 바와 같이, 제 2 워드 라인의 메모리 셀들에 대한 읽기 동작은 CSL 노이즈에 독립된 감지 방식(CSL noise-independent sensing manner)과 비교하여 볼 때 상대적으로 짧은 읽기 시간을 갖는 CSL 노이즈에 종속된 감지 방식(CSL noise-dependent sensing manner)을 통해 행해진다. CSL 노이즈에 종속된(또는, 영향을 받는) 감지 방식을 통해 제 2 워드 라인의 메모리 셀들로부터 읽혀진 데이터에 포함될 에러 비트들의 수는 CSL 노이즈에 독립된(또는, 영향을 받지 않는) 감지 방식을 통해 제 2 워드 라인의 메모리 셀들로부터 읽혀진 데이터에 포함될 에러 비트들의 수와 비교하여 볼 때 증가될 것이다. CSL 노이즈에 종속된 감지 방식으로 인해 에러 비트로 판별되는 메모리 셀들은 문턱 전압 산포의 꼬리 부분에 존재할 것이다. 하지만, 문턱 전압 분포의 꼬리 부분에 존재하는 메모리 셀들은 많지 않다. 다시 말해서, 제 2 워드 라인에 대한 읽기 동작시 잘못 읽힌 메모리 셀들이 제 1 워드 라인에 대한 읽기 동작시 문턱 전압 산포의 꼬리 부분에 존재하지 않으면, 그러한 메모리 셀들은 읽기 에러를 유발하지 않는다. 이는 이후 상세히 설명될 것이다.
예시적인 실시예에 있어서, 이전 읽기 동작시 온 셀로 판별된 메모리 셀들에 대한 감지 동작이 금지되지 않은 상태에서 읽기 전압들(RD1, RD2, RD3)을 이용하여 읽기 동작을 수행하는 것이 가능하다.
도 8은 선택된 워드 라인의 상위 워드 라인에 대해서 잘못 읽힌 메모리 셀들이 선택된 워드 라인에 대한 읽기 동작시 에러로 판별될 확률을 보여주는 도면이다.
도 8을 참조하면, CSL 노이즈에 독립된 감지 방식 대신 CSL 노이즈에 종속된 감지 방식을 이용하여 제 2 워드 라인에 대해 읽기 동작이 행해질 때, 문턱 전압 분포(410)의 빗금친 부분(410-0)에 포함된 메모리 셀들은 에러로 판별될 것이다. 에러로 판별된 메모리 셀들이 제 1 워드 라인에 대한 읽기 동작시 에러로 판별될 확률은 증가될 것이다. 예를 들면, 산포(420)는 CSL 노이즈에 독립된 감지 방식을 이용하여 제 2 워드 라인에 대해 읽기 동작이 행해질 때 에러로 판별된 메모리 셀들이 제 1 워드 라인에 대한 읽기 동작시 에러로 판별될 확률을 나타낸다. 산포(422)는 CSL 노이즈에 종속된 감지 방식을 이용하여 제 2 워드 라인에 대해 읽기 동작이 행해질 때 에러로 판별된 메모리 셀들이 제 1 워드 라인에 대한 읽기 동작시 에러로 판별될 확률을 나타낸다. 도 8에 도시된 바와 같이, 비록 에러 확률이 420의 곡선에서 422의 곡선으로 증가하더라도, 제 1 워드 라인에 인가되는 읽기 전압(DR)을 기준으로 오프 셀 즉, 에러로 읽혀질 확률은 존재하지 않는다. 또한, 제 2 워드 라인의 메모리 셀들로부터 읽혀진 데이터가 읽기 요청된 데이터가 아니기 때문에, 제 2 워드 라인의 메모리 셀들로부터 읽혀진 데이터에 포함된 에러는 읽기 요청된 데이터의 에러에 영향을 미치지 않을 것이다.
도 9는 커플링 받은 메모리 셀들과 커플링 받지 않은 메모리 셀들을 분류하기 위한 동작을 개략적으로 설명하기 위한 도면이다.
메모리 어레이(100)의 비트 라인들(BL1∼BLj)에는 페이지 버퍼들(PB1∼PBj)이 각각 연결될 것이다. 페이지 버퍼들(PB1∼PBj) 각각은 읽기 요청된 워드 라인(WLn)에 인접한 워드 라인(WLn+1)의 메모리 셀이 커플링을 유발하는 메모리 셀인 지의 여부를 나타내는 값을 저장하기 위한 래치를 포함할 것이다. 예를 들면, 도 6의 S110 단계의 읽기 동작의 결과로서, 데이터 상태들(P1, P3)을 갖는 메모리 셀들에 대응하는 페이지 버퍼들의 래치들은 '0'(또는, '1')로 설정되며, 데이터 상태들(E, P2)을 갖는 메모리 셀들에 대응하는 페이지 버퍼들의 래치들은 '1'(또는, '0')로 설정될 수 있다. '0'(또는, '1')로 설정된 래치를 포함한 페이지 버퍼(예를 들면, PB1)는 도 6의 S120 단계에서 행해지는 DR1 읽기 동작시 대응하는 비트 라인(BL1)을 접지 전압으로 설정할 것이다. '1'(또는, '0')로 설정된 래치를 포함한 페이지 버퍼(예를 들면, PB2)는 도 6의 S120 단계에서 행해지는 DR2 읽기 동작시 대응하는 비트 라인(BL2)을 접지 전압으로 설정할 것이다. 읽기 요청된 워드 라인(WLn)의 메모리 셀들은 페이지 버퍼들(PB1∼PBj)의 래치들의 값들에 의거하여 커플링 받은 메모리 셀들과 커플링 받지 않은 메모리 셀들로 분류될 수 있다.
도 9에 도시된 바와 같이, 워드 라인들(WLn, WLn+1)에는 플래그 셀들(FC)이 각각 연결된다. 플래그 셀들(FC) 각각은 대응하는 워드 라인의 메모리 셀들(MC)이 프로그램되었는 지의 여부를 나타내는 플래그 정보를 저장한다. 플래그 셀들(FC)과 연결된 비트 라인(FBL)에는 페이지 버퍼(FPB)가 연결된다. 예시적인 실시예에 있어서, 플래그 셀(FC)은 대응하는 워드 라인에 대한 상위 페이지 프로그램 동작이 행해졌는 지의 여부를 나타내는 플래그 정보를 저장할 것이다.
도 9에 도시된 페이지 버퍼들은 감지 동작이 수행되는 동안 비트 라인들의 프리챠지 전압들을 일정하게 유지하도록 구성될 것이다. 이러한 경우, 페이지 버퍼들의 내부 노드들(예를 들면, 감지 노드로 알려짐)의 전압들이 변화되며, 내부 노드들의 전압 변화들이 데이터 상태로서 감지될 것이다. 도 9에 도시된 비트 라인 구조는 올 비트 라인 구조(All Bitline Architecture)일 것이다. 하지만, 본 발명이 이븐-오드 비트 라인 구조(Even-Odd Bitline Architecutre)에도 적용됨은 잘 이해될 것이다. 이븐-오드 비트 라인 구조에 따르면, 하나의 페이지 버퍼는 2개의 비트 라인들에 의해서 공유되며, 2개의 비트 라인들 중 하나가 페이지 버퍼와 연결될 것이다.
도 10은 본 발명의 예시적인 실시예에 따른 읽기 방법이 적용되는 불 휘발성 메모리 장치를 개략적으로 보여주는 블록도이다.
도 10을 참조하면, 불 휘발성 메모리 장치는 셀 어레이(100), 행 디코더 회로(200), 읽기/쓰기 회로(300), 열 디코더 회로(400), 입출력 인터페이스(500), 그리고 제어 로직(600)을 포함할 것이다. 셀 어레이(100)는 도 1에서 설명된 것과 실질적으로 동일하게 구성되며, 그것에 대한 설명은 그러므로 생략될 것이다. 행 디코더 회로(200)는 제어 로직(600)의 제어에 응답하여 셀 어레이(100)의 행들에 대한 선택 및 구동 동작들을 수행할 것이다. 읽기/쓰기 회로(300)는 제어 로직(600)의 제어에 응답하여 셀 어레이(100)에 대한 감지 동작을 수행하는 읽기 회로로 동작한다. 또한, 읽기/쓰기 회로(300)는 제어 로직(600)의 제어에 응답하여 셀 어레이(100)에 대한 쓰기 동작을 수행하는 쓰기 회로로 동작한다. 읽기/쓰기 회로(300)는 도 9에서 설명된 페이지 버퍼들(PB1∼PBj, FPB)로 구성될 것이다. 열 디코더 회로(400)는 제어 로직(600)의 제어에 응답하여 동작하며, 셀 어레이(100)의 열들 즉, 읽기/쓰기 회로(300)의 페이지 버퍼들을 선택할 것이다. 입출력 인터페이스(500)는 외부(예를 들면, 메모리 제어기 또는 호스트)와 인터페이스를 제공할 것이다.
제어 로직(600)은 불 휘발성 메모리 장치(1000)의 전반적인 동작을 제어하도록 구성될 것이다. 특히, 제어 로직(600)은 복수의 감지 방식들을 이용하여 읽기 동작을 제어하도록 구성된 읽기 스케쥴러(610)를 포함할 것이다. 예를 들면, 제어 로직(600)의 읽기 스케쥴러(610)는 읽기 요청된 워드 라인에 대한 읽기 시간과 읽기 요청된 워드 라인의 상위 워드 라인에 대한 읽기 시간이 상이하도록 읽기 동작을 제어할 것이다. 읽기 요청된 워드 라인에 대한 읽기 시간은 도 5에서 설명된 정상 감지 방식(CSL 노이즈에 독립된 감지 방식)인 제 1 감지 방식에 따라 결정되고, 읽기 요청된 워드 라인의 상위 워드 라인에 대한 읽기 시간은 도 5에서 가속 감지 방식(CSL 노이즈에 종속된 감지 방식)인 제 2 감지 방식에 따라 결정될 것이다. 이러한 경우, 읽기 요청된 워드 라인의 상위 워드 라인에 대한 읽기 시간은 읽기 요청된 워드 라인에 대한 읽기 시간보다 짧다.
예시적인 실시예에 있어서, 데이터 상태들(P1, P3)을 갖는 메모리 셀들은 커플링을 유발하는 메모리 셀들로 정의되고, 데이터 상태들(E, P2)을 갖는 메모리 셀들은 커플링을 유발하지 않는 메모리 셀들로 정의된 예가 설명되었다. 하지만, 데이터 상태들(P1, P2, P3)을 갖는 메모리 셀들은 커플링을 유발하는 메모리 셀들로 정의되고, 데이터 상태(E)를 갖는 메모리 셀들은 커플링을 유발하지 않는 메모리 셀들로 정의될 수 있다. 이러한 경우, 데이터 상태들(E, P1) 사이의 읽기 전압을 이용한 읽기 동작이 한번 수행되며, 읽기 요청된 워드 라인의 메모리 셀들은 한번수행된 읽기 동작의 결과에 따라 커플링 받은 메모리 셀들과 커플링 받지 않은 메모리 셀들로 분류될 수 있다.
도 11은 본 발명의 다른 예시적인 실시예에 따른 데이터 리커버 읽기 방법을 설명하기 위한 블록도이다.
도 11을 참조하면, 메모리 시스템(2000)은 메모리 제어기(2200)와 불 휘발성 메모리 장치(2400)를 포함한다. 메모리 제어기(2200)는 불 휘발성 메모리 장치(2400)를 제어하도록 구성된다. 특히, 메모리 제어기(2200)는 불 휘발성 메모리 장치(2400)의 맵핑 정보를 관리할 것이다. 맵핑 정보는 불 휘발성 메모리 장치(2400)의 워드 라인들(또는, 페이지들)이 프로그램되었는 지의 여부를 나타내는 정보를 포함할 것이다. 외부(예를 들면, 호스트)로부터 읽기 요청이 입력될 때, 메모리 제어기(2400)는 맵핑 정보에 의거하여 요청된 데이터가 저장된 워드 라인에 인접한 워드 라인이 프로그램되었는 지의 여부를 판별할 것이다. 메모리 제어기(2400)는 판별 결과에 따라 상위 워드 라인의 읽기 동작을 수반하는 읽기 동작 또는 상위 워드 라인의 읽기 동작을 수반하지 않는 읽기 동작을 수행하도록 불 휘발성 메모리 장치(2400)를 제어할 것이다. 불 휘발성 메모리 장치(2400)는 메모리 제어기(2200)의 제어에 응답하여 상위 워드 라인의 읽기 동작을 수반하는 읽기 동작 또는 상위 워드 라인의 읽기 동작을 수반하지 않는 읽기 동작을 수행할 것이다. 즉, 불 휘발성 메모리 장치(2400)는 상위 워드 라인의 메모리 셀들이 프로그램되었는 지의 여부를 판별하지 않는다. 상술한 차이점들을 제외하면, 도 11에 도시된 불 휘발성 메모리 장치(2400)는 도 1 내지 도 9에서 설명된 읽기 방법과 동일하게 동작할 것이다.
도 12a는 도 11에서 설명된 메모리 제어기의 동작을 설명하기 위한 흐름도이고, 도 12b는 도 11에서 설명된 메모리 제어기에 의해서 생성되는 다른 읽기 명령들을 보여주는 도면이다.
도 12a를 참조하면, 메모리 제어기(2200)는 읽기 요청을 입력받고(S200), 맵핑 정보에 의거하여 읽기 요청된 워드 라인에 인접한 워드 라인이 프로그램되었는 지의 여부를 판별하고(S210), 읽기 요청된 워드 라인에 인접한 워드 라인이 프로그램된 것으로 판별될 때 인접 워드 라인에 대한 읽기 동작을 수반하는 명령을 발생하고(S220), 그리고 읽기 요청된 워드 라인에 인접한 워드 라인이 프로그램되지 않은 것으로 판별될 때 인접 워드 라인에 대한 읽기 동작을 수반하지 않는 명령을 발생하도록(S230) 구성될 것이다. 예를 들면, 인접 워드 라인에 대한 읽기 동작을 수반하는 동작은 일련의 명령(00h), 어드레스, 그리고 명령(30h)을 통해 지시될 수 있다. 인접 워드 라인에 대한 읽기 동작을 수반하지 않는 동작은 일련의 명령(00h), 어드레스, 그리고 명령(3xh)을 통해 지시될 수 있다.
도 13은 도 11에서 설명된 불 휘발성 메모리 장치의 동작을 설명하기 위한 흐름도이다.
도 13을 참조하면, 불 휘발성 메모리 장치(2400)는 입력된 읽기 명령이 인접한 워드 라인에 대한 읽기 동작을 수반하는 명령인 지의 여부를 판별하고(S300), 입력된 읽기 명령이 인접한 워드 라인에 대한 읽기 동작을 수반하는 명령으로 판별될 때 인접한 워드 라인에 대한 읽기 동작을 수행하고(S310), 인접한 워드 라인에 대한 읽기 동작의 결과에 의거하여, 읽기 요청된 워드 라인에 대한 읽기 동작을 수행하고(S320), 입력된 읽기 명령이 인접한 워드 라인에 대한 읽기 동작을 수반하지 않는 명령으로 판별될 때 인접한 워드 라인에 대한 읽기 동작을 수행하도록(S330)로 구성될 것이다. S310 단계의 읽기 동작은 도 5a 또는 도 5b에서 설명된 가속 감지 방식을 통해 행해지며, 인접한 워드 라인이 프로그램되었는 지의 여부를 판별하는 동작이 생략된다는 점을 제외하면 도 6의 S110 단계에서 설명된 것과 실질적으로 동일하게 행해질 것이다. S320 단계의 읽기 동작은 도 5a 또는 도 5b에서 설명된 정상 감지 방식을 통해 행해지며, 도 6의 S120 단계에서 설명된 것과 실질적으로 동일하게 행해질 것이다. S330 단계의 읽기 동작은 도 6의 S130 단계에서 설명된 것과 실질적으로 동일하게 행해질 것이다.
도 14는 본 발명의 예시적인 실시예에 따른 불 휘발성 메모리 장치를 포함한 데이터 저장 장치를 개략적으로 보여주는 블록도이다.
도 14를 참조하면, 데이터 저장 장치(3000)는 저장 매체(3100)와 제어기(3200)를 포함할 것이다. 저장 매체(3100)는 텍스트, 그래픽, 소프트웨어 코드, 등과 같은 다양한 데이터 형태들을 갖는 데이터 정보를 저장하는 데 사용될 것이다. 저장 매체(3100)는 도 10에서 설명된 불 휘발성 메모리 장치로 구성되며, 그것에 대한 설명은 생략될 것이다. 제어기(3200)는 외부 요청에 응답하여 저장 매체(3100)를 제어하도록 구성될 것이다.
도 15는 본 발명의 예시적인 실시예에 따른 도 14에 도시된 제어기를 개략적으로 보여주는 블록도이다. 도 15를 참조하면, 본 발명의 예시적인 실시예에 따른 제어기(3200)는 제 1 인터페이스(3210), 제 2 인터페이스(3220), 처리 유니트(3230), 버퍼(3240), ECC 유니트(3250), 그리고 롬(3260)을 포함할 것이다.
제 1 인터페이스(3210)는 외부(또는, 호스트)와 인터페이스하도록 구성될 것이다. 제 2 인터페이스(3220)는 도 14에 도시된 저장 매체(3100)와 인터페이스하도록 구성될 것이다. 처리 유니트(3230), 예를 들면, CPU는 제어기(3200)의 전반적인 동작을 제어하도록 구성될 것이다. 예를 들면, CPU(3230)는 롬(3260)에 저장된 플래시 변환 계층(Flash Translation Layer: FTL)과 같은 펌웨어를 운용하도록 구성될 것이다. 버퍼(3240)는 제 1 인터페이스(3210)를 통해 외부로 전달되는 데이터를 임시 저장하는 데 사용될 것이다. 버퍼(3240)는 제 2 인터페이스(3220)를 통해 저장 매체(3100)로부터 전달되는 데이터를 임시 저장하는 데 사용될 것이다. ECC 유니트(3250)는 저장 매체(3100)에 저장될 데이터를 부호화하도록 그리고 저장 매체(3100)로부터 읽혀진 데이터를 복호화하도록 구성될 것이다.
도 16은 본 발명의 예시적인 실시예들에 따른 불 휘발성 메모리 장치를 이용한 반도체 드라이브를 개략적으로 보여주는 블록도이다.
도 16을 참조하면, 반도체 드라이브(4000)(SSD)는 저장 매체(4100)와 제어기(4200)를 포함할 것이다. 저장 매체(4100)는 복수의 채널들을 통해 제어기(4200)와 연결될 것이다. 각 채널에는 복수의 불 휘발성 메모리들이 공통으로 연결될 것이다. 각 불 휘발성 메모리는 도 10에서 설명된 메모리로 구성될 것이다. 제어기(4200)는 저장 매체(4100)를 제어하도록 구성될 것이다.
도 17은 도 16에 도시된 반도체 드라이브를 이용한 스토리지를 개략적으로 보여주는 블록도이고, 도 18은 도 16에 도시된 반도체 드라이브를 이용한 스트리지 서버를 개략적으로 보여주는 블록도이다.
본 발명의 예시적인 실시예에 따른 반도체 드라이브(4000)는 스토리지를 구성하는 데 사용될 수 있다. 도 17에 도시된 바와 같이, 스토리지는 도 16에서 설명된 것과 실질적으로 동일하게 구성되는 복수의 반도체 드라이브들을 포함할 것이다. 본 발명의 예시적인 실시예에 따른 반도체 드라이브(4000)는 스토리지 서버를 구성하는 데 사용될 수 있다. 도 18에 도시된 바와 같이, 스토리지 서버는 도 16에서 설명된 것과 실질적으로 동일하게 구성되는 복수의 반도체 드라이브들(4000)과 서버(4000A)를 포함할 것이다. 또한, 이 분야에 잘 알려진 RAID 제어기(4000B)가 스토리지 서버에 제공될 수 있음은 잘 이해될 것이다.
도 19 내지 도 21은 본 발명의 예시적인 실시예들에 따른 데이터 저장 장치가 적용되는 시스템들을 개략적으로 보여주는 도면들이다.
본 발명의 예시적인 실시예들에 따른 데이터 저장 장치를 포함한 반도체 드라이브가 스토리지에 적용되는 경우, 도 19에 도시된 바와 같이, 시스템(6000)은 유선 그리고/또는 무선으로 호스트와 통신하는 스토리지(6100)를 포함할 것이다. 본 발명의 예시적인 실시예들에 따른 데이터 저장 장치를 포함한 반도체 드라이브가 스토리지 서버에 적용되는 경우, 도 20에 도시된 바와 같이, 시스템(7000)은 유선 그리고/또는 무선으로 호스트와 통신하는 스토리지 서버들(7100, 7200)을 포함할 것이다. 또한, 도 21에 도시된 바와 같이, 본 발명의 예시적인 실시예에 따른 데이터 저장 장치를 포함한 반도체 드라이브는 메일 서버(8100)에도 적용될 수 있다.
도 22 내지 도 26은 본 발명의 예시적인 실시예들에 따른 불 휘발성 메모리 장치가 적용되는 다른 시스템들을 개략적으로 보여주는 도면들이다.
도 22는 본 발명의 실시예들에 따른 불 휘발성 메모리 장치가 사용되는 휴대폰 시스템(cellular phone system)을 개략적으로 보여주는 블록도이다.
도 22를 참조하면, 휴대폰 시스템은 소리를 압축하거나 압축된 소리를 푸는(compression or decompression) ADPCM 코덱 회로(9202), 스피커(speaker)(9203), 마이크로폰(microphone)(9204), 디지털 데이터를 시분할 멀티플렉싱하는 TDMA회로(9206), 무선 신호의 캐리어 주파수(carrier frequency)를 세팅하는 PLL회로(9210), 무선 신호를 전달하거나 받기 위한 RF 회로(9211) 등을 포함할 수 있다.
또한, 휴대폰 시스템은 여러가지 종류의 메모리 장치를 포함할 수 있는데, 예를 들어, 휴대폰 시스템은 불 휘발성 메모리 장치(9207), ROM(9208), SRAM(9209)를 포함할 수 있다. 휴대폰 시스템의 불 휘발성 메모리 장치(9207)로서, 예를 들어, 본 발명의 예시적인 실시예들에 따른 불 휘발성 메모리 장치가 사용될 수 있다. ROM(9208)은 프로그램을 저장할 수 있고, SRAM(9209)은 시스템 컨트롤 마이크로컴퓨터(9212)를 위한 작업 영역으로써 역할을 하거나 데이터를 일시적으로 저장한다. 여기서, 시스템 컨트롤 마이크로컴퓨터(9212)는 프로세서로서, 불 휘발성 메모리 장치(9207)의 라이트 동작 및 리드 동작을 제어할 수 있다.
도 23은 본 발명의 실시예들에 따른 불 휘발성 메모리 장치가 사용되는 메모리 카드(memory card)의 예시적 도면이다. 메모리 카드는 예를 들어, MMC 카드, SD카드, 멀티유즈(multiuse) 카드, 마이크로 SD카드, 메모리 스틱, 컴팩트 SD 카드, ID 카드, PCMCIA 카드, SSD카드, 칩카드(chipcard), 스마트카드(smartcard), USB카드 등일 수 있다.
도 23을 참조하면, 메모리 카드는 외부와의 인터페이스를 수행하는 인터페이스부(9221), 버퍼 메모리를 갖고 메모리 카드의 동작을 제어하는 컨트롤러(9222), 본 발명의 실시예들에 따른 불 휘발성 메모리 장치(9207)을 적어도 하나 포함할 수 있다. 컨트롤러(9222)는 프로세서로서, 불 휘발성 메모리 장치(9207)의 라이트 동작 및 리드 동작을 제어할 수 있다. 구체적으로, 컨트롤러(9222)는 데이터 버스(DATA)와 어드레스 버스(ADDRESS)를 통해서 불 휘발성 메모리 장치(9207), 인터페이스부(9221)와 커플링되어 있다.
도 24는 본 발명의 실시예들에 따른 불 휘발성 메모리 장치가 사용되는 디지털 스틸 카메라(digital still camera)의 예시적 도면이다.
도 24를 참조하면, 디지털 스틸 카메라는 바디(9301), 슬롯(9302), 렌즈(9303), 디스플레이부(9308), 셔터 버튼(9312), 스트로브(strobe)(9318) 등을 포함한다. 특히, 슬롯(9308)에는 메모리 카드(9331)가 삽입될 수 있고, 메모리 카드(9331)는 본 발명의 실시예들에 따른 불 휘발성 메모리 장치(9207)를 적어도 하나 포함할 수 있다.
메모리 카드(9331)가 접촉형(contact type)인 경우, 메모리 카드(9331)가 슬롯(9308)에 삽입될 때 메모리 카드(9331)와 회로 기판 상의 특정 전기 회로가 전기적으로 접촉하게 된다. 메모리 카드(9331)가 비접촉형(non-contact type)인 경우, 무선 신호를 통해서 메모리 카드(9331)가 액세스될 것이다.
도 25는 도 23의 메모리 카드가 사용되는 다양한 시스템을 설명하는 예시적 도면이다.
도 25를 참조하면, 메모리 카드(2331)는 (a) 비디오 카메라, (b) 텔레비전, (c) 오디오 장치, (d) 게임장치, (e) 전자 음악 장치, (f) 휴대폰, (g) 컴퓨터, (h) PDA(Personal Digital Assistant), (i) 보이스 레코더(voice recorder), (j) PC 카드 등에 사용될 수 있다.
도 26은 본 발명의 실시예들에 따른 비휘발성 메모리 장치가 사용되는 이미지 센서(image sensor) 시스템의 예시적 도면이다.
도 26을 참조하면, 이미지 센서 시스템은 이미지 센서(9332), 입출력 장치(9336), RAM(9348), CPU(9344), 본 발명의 실시예들에 따른 불 휘발성 메모리 장치(9354) 등을 포함할 수 있다. 각 구성요소, 즉, 이미지 센서(9332), 입출력 장치(9336), RAM(9348), CPU(9344), 불 휘발성 메모리 장치(9354)는 버스(9352)를 통해서 서로 통신한다. 이미지 센서(9332)는 포토게이트, 포토다이오드 등과 같은 포토센싱(photo sensing) 소자를 포함할 수 있다. 각각의 구성 요소는 프로세서와 함께 하나의 칩으로 구성될 수도 있고, 프로세서와 각각 별개의 칩으로 구성될 수도 있다.
본 발명의 범위 또는 기술적 사상을 벗어나지 않고 본 발명의 구조가 다양하게 수정되거나 변경될 수 있음은 이 분야에 숙련된 자들에게 자명하다. 상술한 내용을 고려하여 볼 때, 만약 본 발명의 수정 및 변경이 아래의 청구항들 및 동등물의 범주 내에 속한다면, 본 발명이 이 발명의 변경 및 수정을 포함하는 것으로 여겨진다.
100: 셀 어레이
200: 행 디코더 회로
300: 읽기/쓰기 회로
400: 열 디코더 회로
500: 입출력 인터페이스
600: 제어 로직

Claims (20)

  1. 불 휘발성 메모리 장치의 읽기 방법에 있어서:
    제 1 워드 라인에 대한 읽기 요청이 입력될 때 복수의 읽기 동작들 중 하나의 읽기 동작을 수행하여, 상기 제 1 워드 라인에 인접하여 배치되는 제 2 워드 라인의 메모리 셀들로부터 데이터를 읽는 단계;
    상기 복수의 읽기 동작들 중 상기 하나의 읽기 동작을 수행하여 상기 제 2 워드 라인의 메모리 셀들로부터 읽힌 데이터 중 상기 제 2 워드 라인과 관련되는 플래그 데이터에 의거하여, 상기 제 2 워드 라인의 메모리 셀들이 프로그램되었는지 여부를 판별하는 단계;
    상기 제 2 워드 라인의 메모리 셀들이 프로그램된 것으로 판별될 때, 상기 하나의 읽기 동작을 제외하고 상기 제 2 워드 라인의 메모리 셀들에 대한 나머지 읽기 동작들을 수행하는 단계; 및
    상기 복수의 읽기 동작들을 통해 상기 제 2 워드 라인의 메모리 셀들로부터 읽힌 데이터에 의거하여 복수의 읽기 동작들을 수행함으로써 상기 제 1 워드 라인의 메모리 셀들로부터 데이터를 읽는 단계를 포함하되,
    상기 제 2 워드 라인에 대한 읽기 동작들 각각을 수행하는 데 걸리는 시간은 상기 제 1 워드 라인에 대한 읽기 동작들 각각을 수행하는 데 걸리는 시간보다 짧은 불 휘발성 메모리 장치의 읽기 방법.
  2. 제 1 항에 있어서,
    상기 제 2 워드 라인의 메모리 셀들이 프로그램되지 않은 것으로 판별될 때, 상기 하나의 읽기 동작을 제외하고 상기 제 2 워드 라인의 메모리 셀들에 대해 수행되는 나머지 읽기 동작들은 생략되는 불 휘발성 메모리 장치의 읽기 방법.
  3. 제 2 항에 있어서,
    상기 나머지 읽기 동작들이 생략될 때, 상기 제 1 워드 라인의 메모리 셀들은 상기 제 2 워드 라인의 메모리 셀들로부터 읽힌 데이터에 무관하게 감지되는 불 휘발성 메모리 장치의 읽기 방법.
  4. 제 1 항에 있어서,
    상기 제 2 워드 라인의 메모리 셀들로부터 읽힌 데이터는 상기 제 1 워드 라인의 메모리 셀들이 워드 라인 커플링을 경험한 메모리 셀인지 여부를 식별하는 데 사용되는 불 휘발성 메모리 장치의 읽기 방법.
  5. 제 4 항에 있어서,
    상기 제 1 워드 라인의 메모리 셀들에 대한 읽기 동작들 각각은 거친 감지 동작과 정교한 감지 동작을 순차적으로 수행함으로써 이루어지며,
    상기 거친 감지 동작은 상기 제 1 워드 라인의 선택된 메모리 셀들에 대해 수행되고, 상기 정교한 감지 동작은 상기 선택된 메모리 셀들 중 상기 거친 감지 동작 동안 오프 셀로 판별된 메모리 셀들에 대해 수행되고,
    상기 선택된 메모리 셀들은 상기 워드 라인 커플링을 경험한 메모리 셀들 또는 상기 워드 라인 커플링을 경험하지 않은 메모리 셀들인 불 휘발성 메모리 장치의 읽기 방법.
  6. 제 5 항에 있어서,
    상기 제 2 워드 라인의 메모리 셀들에 대한 읽기 동작들 각각은 상기 제 2 워드 라인의 모든 메모리 셀들에 대해서 수행되는 한번의 감지 동작에 의해 이루어지며,
    상기 제 2 워드 라인의 모든 메모리 셀들에 대한 감지 동작을 수행하는 데 걸리는 시간은 상기 제 1 워드 라인의 메모리 셀들에 대한 각 읽기 동작을 수행하는 데 걸리는 시간보다 짧은 불 휘발성 메모리 장치의 읽기 방법.
  7. 제 1 항에 있어서,
    상기 제 2 워드 라인에 대한 읽기 동작의 비트 라인 디벨러프 구간은 상기 제 1 워드 라인에 대한 읽기 동작의 비트 라인 디벨러프 구간보다 짧은 불 휘발성 메모리 장치의 읽기 방법.
  8. 제 4 항에 있어서,
    상기 제 2 워드 라인의 메모리 셀들에 대한 읽기 동작들 각각은 1-스텝 감지 방식에 따라 행해지며, 상기 제 1 워드 라인의 메모리 셀들에 대한 읽기 동작들 각각은 2-스텝 감지 방식에 따라 행해지는 불 휘발성 메모리 장치의 읽기 방법.
  9. 제 8 항에 있어서,
    상기 2-스텝 감지 방식은 거친 감지 동작과 정교한 감지 동작을 순차적으로 수행함으로써 이루어지며,
    상기 거친 감지 동작은 상기 제 1 워드 라인의 선택된 메모리 셀들에 대해 수행되고, 상기 정교한 감지 동작은 상기 선택된 메모리 셀들 중 상기 거친 감지 동작 동안 오프 셀로 판별된 메모리 셀들에 대해 수행되고,
    상기 선택된 메모리 셀들은 상기 워드 라인 커플링을 경험한 메모리 셀들 또는 상기 워드 라인 커플링을 경험하지 않은 메모리 셀들인 불 휘발성 메모리 장치의 읽기 방법.
  10. 제 8 항에 있어서,
    상기 1-스텝 감지 방식은 상기 제 2 워드 라인의 모든 메모리 셀들에 대해서 수행되는 한번의 감지 동작에 의해서 이루어지며, 상기 제 2 워드 라인의 모든 메모리 셀들에 대한 감지 동작을 수행하는 데 걸리는 시간은 상기 제 1 워드 라인의 메모리 셀들에 대한 각 읽기 동작을 수행하는 데 걸리는 시간보다 짧은 불 휘발성 메모리 장치의 읽기 방법.
  11. 제 1 항에 있어서,
    상기 불 휘발성 메모리 장치는 복수의 데이터 상태들 중 하나에 대응하는 멀티-비트 데이터를 저장하는 메모리 셀들을 포함하는 불 휘발성 메모리 장치의 읽기 방법.
  12. 복수의 데이터 상태들 중 하나에 대응하는 멀티-비트 데이터를 저장하는 메모리 셀들을 포함하는 불 휘발성 메모리 장치의 읽기 방법에 있어서:
    제 1 워드 라인에 대한 읽기 요청을 수신하는 단계;
    상기 복수의 데이터 상태들을 식별하기 위한 복수의 읽기 전압들을 이용하여 수행되는 읽기 동작들을 통해 상기 제 1 워드 라인에 인접하여 배열되는 제 2 워드 라인의 메모리 셀들로부터 데이터를 읽는 단계;
    상기 제 2 워드 라인의 메모리 셀들로부터 읽힌 데이터에 의거하여, 상기 제 1 워드 라인의 메모리 셀들로부터 데이터를 읽는 단계를 포함하되,
    상기 제 2 워드 라인의 메모리 셀들이 프로그램되었는지 여부는 상기 복수의 읽기 전압들 중 제 1 읽기 전압이 상기 제 2 워드 라인에 인가될 때 판별되고,
    상기 제 1 워드 라인의 메모리 셀들로부터 데이터를 읽는 단계는 상기 제 2 워드 라인의 메모리 셀들이 프로그램된 것으로 판별된 때 수행되고, 상기 복수의 읽기 전압들 중 제 2 읽기 전압을 이용하여 상기 제 1 워드 라인의 제 1 메모리 셀들로부터 데이터를 읽는 단계 및 상기 복수의 읽기 전압들 중 제 3 읽기 전압을 이용하여 상기 제 1 워드 라인의 제 2 메모리 셀들로부터 데이터를 읽는 단계를 포함하며,
    상기 제 1 메모리 셀들은 상기 제 2 워드 라인의 메모리 셀들로부터 읽힌 데이터에 따라 워드 라인 커플링을 경험하지 않은 것으로 판별된 메모리 셀들이고, 상기 제 2 메모리 셀들은 상기 제 2 워드 라인의 메모리 셀들로부터 읽혀진 데이터에 따라 상기 워드 라인 커플링을 경험한 것으로 판별된 메모리 셀들인 불 휘발성 메모리 장치의 읽기 방법.
  13. 제 12 항에 있어서,
    상기 제 2 워드 라인의 메모리 셀들이 프로그램되지 않은 것으로 판별되면, 상기 제 1 읽기 전압을 제외한 나머지 읽기 전압들을 이용한 읽기 동작들은 생략되는 불 휘발성 메모리 장치의 읽기 방법.
  14. 제 12 항에 있어서,
    상기 제 2 워드 라인의 메모리 셀들이 프로그램된 것으로 판별되면, 상기 제 1 읽기 전압을 제외한 나머지 읽기 전압들을 이용한 읽기 동작들은 순차적으로 수행되는 불 휘발성 메모리 장치의 읽기 방법.
  15. 제 12 항에 있어서,
    상기 제 2 워드 라인의 메모리 셀들이 프로그램되었는지 여부에 대한 판별은 상기 제 2 워드 라인과 관련된 플래그 셀에 저장된 정보에 따라 수행되는 불 휘발성 메모리 장치의 읽기 방법.
  16. 제 12 항에 있어서,
    상기 제 2 워드 라인의 메모리 셀들로부터 읽힌 데이터는 상기 제 1 워드 라인의 메모리 셀들이 워드 라인 커플링을 경험한 메모리 셀인지 여부를 식별하는 데 사용되는 불 휘발성 메모리 장치의 읽기 방법.
  17. 제 12 항에 있어서,
    상기 불 휘발성 메모리 장치는 상기 메모리 셀들을 포함하는 메모리 셀 어레이로부터 데이터를 읽도록 구성되는 읽기 회로를 더 포함하는 불 휘발성 메모리 장치의 읽기 방법.
  18. 제 17 항에 있어서,
    상기 읽기 회로는 비트 라인들에 각각 연결된 복수의 페이지 버퍼들을 포함하며,
    상기 복수의 페이지 버퍼들 각각은 상기 제 2 워드 라인의 대응하는 메모리 셀이 상기 제 1 워드 라인의 대응하는 메모리 셀에 워드 라인 커플링을 가한 메모리 셀인지 여부를 나타내는 정보를 저장하는 래치를 포함하는 불 휘발성 메모리 장치의 읽기 방법.
  19. 제 12 항에 있어서,
    상기 불 휘발성 메모리 장치에 대한 읽기 요청은 제어기로부터 제공되며,
    상기 제어기와 상기 불 휘발성 메모리 장치는 메모리 카드를 구성하는 불 휘발성 메모리 장치의 읽기 방법.
  20. 제 12 항에 있어서,
    상기 불 휘발성 메모리 장치에 대한 읽기 요청은 제어기로부터 제공되며,
    상기 제어기와 상기 불 휘발성 메모리 장치는 반도체 드라이브(SSD)를 구성하는 불 휘발성 메모리 장치의 읽기 방법.
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