KR100795647B1 - 반도체 메모리 디바이스 및 그 데이터 기록 방법 - Google Patents

반도체 메모리 디바이스 및 그 데이터 기록 방법 Download PDF

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Abstract

반도체 메모리 디바이스는 메모리 셀 어레이 및 전류 검출형 감지 증폭기 회로를 포함하고, 메모리 셀 어레이는 멀티-레벨 데이터 중 어느 하나가 각각에 기록되는 복수의 정보 셀, 기준 데이터 레벨은 제1 기준 전류를 생성하기 위해 기록되는, 정보 셀과 동일한 구조 및 동일한 접속 상태를 가지는 제1 기준 셀, 및 멀티-레벨 데이터의 최저 데이터 레벨을 설정하고 제1 기준 셀의 기준 데이터 레벨을 설정하는데 이용되는 제2 기준 전류를 생성하는 기능을 하는, 정보 셀과 동일한 구조 및 정보 셀과 다른 접속 상태를 가지는 제2 기준 셀을 포함한다.
반도체 메모리 디바이스, 메모리 셀 어레이, 정보 셀, 기준 셀, 플래시 메모리

Description

반도체 메모리 디바이스 및 그 데이터 기록 방법{SEMICONDUCTOR MEMORY DEVICE AND DATA WRITE METHOD THEREOF}
도 1은 본 발명의 실시예에 따른 플래시 메모리의 구성을 도시하고 있다.
도 2는 플래시 메모리의 메모리 셀 어레이를 도시하고 있다.
도 3은 메모리 셀 어레이의 하나의 셀 어레이, T-셀 어레이를 도시하고 있다.
도 4는 메모리 셀 어레이의 다른 셀 어레이, C-셀 어레이를 도시하고 있다.
도 5는 셀 어레이의 셀 블록, T-셀 블록, C-셀 블록, R-셀 블록을 도시하고 있다.
도 6은 셀 어레이의 I-셀 블록을 도시하고 있다.
도 7은 셀 어레이의 비트 라인 리셋/프리차지 회로(BRP)를 도시하고 있다.
도 8은 4-레벨 데이터 및 기준 데이터 레벨과 데이터 비트 할당간의 관계를 도시하고 있다.
도 9는 기록 선행 프로세스를 도시하고 있다.
도 10은 기록 선행 프로세스의 단계 vp00에서 삭제-검증 동작 원리를 도시하고 있다.
도 11은 기록 선행 프로세스의 단계 vpr에서 기록-검증 동작 원리를 도시하 고 있다.
도 12는 기록 선행 프로세스의 단계 vp0에서 삭제-검증 동작 원리를 도시하고 있다.
도 13은 4-레벨 데이터의 기록 절차를 설명하기 위한 도이다.
도 14는 각 기록 단계에서 기록-검증 동작을 도시하고 있다.
도 15는 4-레벨 데이터를 판독하는 원리를 설명하기 위한 도이다.
도 16은 모든 판독 단계의 판독 데이터 상태를 도시하고 있다.
도 17은 모든 판독 단계의 데이터 판독 원리를 도시하고 있다.
도 18은 하위 비트 판독 사이클에서 워드 라인 구동 파형을 도시하고 있다.
도 19는 상위 비트 판독 사이클에서 워드 라인 구동 파형을 도시하고 있다.
도 20은 매 동작에서 요약된 워드 라인 전압을 도시하고 있다.
도 21은 감지 증폭기 SA를 도시하고 있다.
도 22는 판독 시의 비트 라인 프리차지 동작 및 감지 동작의 전압 파형을 도시하고 있다.
도 23은 기록 시의 비트 라인 리셋 및 프리차지 동작을 설명하기 위한 도이다.
도 24는 데이터 판독 시의 비트 라인 감지 시스템을 도시하고 있다.
도 25는 기록 선행 프로세스 시의 비트 라인 감지 시스템을 도시하고 있다.
도 26은 기록 시의 비트 라인 감지 시스템을 도시하고 있다.
도 27은 제2 기준 셀 I-셀의 기준 전류 설정 방법을 설명하기 위한 도이다.
도 28은 감지 증폭기 SA, 데이터 래치 회로 LAT 및 검증-체크 회로 VCK를 포함하는 감지 유닛 구성을 도시하고 있다.
도 29는 검증-체크 회로의 접속 상태를 도시하고 있다.
도 30은 데이터 래치 회로 LAT를 도시하고 있다.
도 31은 판독 시의 데이터 래치 회로의 접속 상태를 도시하고 있다.
도 32는 데이터 판독 시, 클럭(CLK, /CLK) 생성 상태를 도시하고 있다.
도 33은 기록 시, 데이터 래치 회로의 접속 상태를 도시하고 있다.
도 34는 각 기록 단계에서 데이터 결정 상태를 도시하고 있다.
도 35는 페이지 뱅크에서 메모리 셀 어레이 및 감지 증폭기 구성을 도시하고 있다.
도 36은 페이지 뱅크의 페이지 어드레스 구조를 도시하고 있다.
도 37은 1G-비트 메모리의 메모리 셀 어레이 배열을 도시하고 있다.
도 38은 메모리의 뱅크-인터리빙 액세스 방법을 설명하기 위한 도이다.
도 39는 메모리의 집합적인 뱅크 액세스 방법을 설명하기 위한 도이다.
도 40은 기록 선행 프로세스의 플로우를 도시하고 있다.
도 41은 도 40의 삭제-검증 단계의 상세한 플로우를 도시하고 있다.
도 42는 도 40의 ND&RW 검증 단계 및 기록 단계의 상세 플로우를 도시하고 있다.
도 43은 데이터 기록 플로우를 도시하고 있다.
도 44는 도 43의 기록-검증 단계 및 기록 단계의 상세한 플로우를 도시하고 있다.
도 45는 뱅크-인터리빙을 가지는 데이터 판독 플로우를 도시하고 있다.
도 46은 서브-페이지 판독 동작을 도시하고 있다.
도 47은 디지털 정지 카메라에 적용된 다른 실시예를 도시하고 있다.
도 48은 디지털 정치 카메라의 내부 구성을 도시하고 있다.
도 49a 내지 49j는 실시예가 적용되는 다른 전자 디바이스를 도시하고 있다.
<도면의 주요 부분에 대한 간단한 설명>
1 : 메모리 셀 어레이
2t, 2c : 칼럼 게이트
3 : 감지 증폭기
4t, 4c : 로우 디코더
5t, 5c : 칼럼 디코더
6 : 어드레스 버퍼
7 : 어드레스 레지스터
8 : 명령 디코더
9 : 컨트롤러
10 : 고전압 생성 회로
11 : 데이터 버퍼
<관련 출원에 대한 상호참조>
본 출원은 2005년 11월 21일자로 출원된 선행 일본 특허 출원 제 2005-335407호에 기초하고 이로부터 우선권의 이익을 주장하며, 그 전체 내용은 여기에서 참조로서 통합된다.
본 발명은 전기적으로 재기록가능하고 비휘발성인 메모리 셀이 그 내부에 배열되는 반도체 메모리 디바이스(EEPROM), 및 그 데이터 기록 방법에 관한 것이다.
EEPROM 플래시 메모리는 일반적으로 NAND-타입 및 NOR-타입으로 분류된다. NAND-타입 플래시 메모리는 각각이 인접하는 셀들이 소스/드레인 확산 영역을 공유하도록 복수의 메모리 셀이 병렬로 접속되는 NAND 스트링(즉, NAND 셀 유닛)으로 형성된다. 그러므로, 셀 밀도는 NOR-타입보다 더 크게 만들어진다. 또한, NAND-타입 플래시 메모리는 복수의 메모리 셀이 FN 터널 전류를 이용하여 일괄적으로 기록되기 때문에 낮은 전력 소비의 특징을 가지고 있다. 이들 특징들을 고려하면, NAND-타입 플래시 메모리는 주로 큰 용량을 가지는 파일 메모리에 적용된다.
이에 비해, NOR-타입 플래시 메모리는 큰 전력 소비에도 불구하고, 고속 액세스의 가능성이 있으므로, 주로 모바일 장치에 적용된다.
그러나, 최근에, 모바일 장치는 대량의 데이터를 가지는 이미지 데이터 등을 다루는 경향이 있다. 그러므로, 고속 성능 및 파일 메모리와 동일한 레벨의 큰 용량을 가지는 플래시 메모리를 포함하는 모바일 장치가 요구된다. 따라서, NAND-타입 플래시 메모리를 DRAM과 같은 버퍼 메모리를 가지는 고속 시스템에 적응하기 위 해, 예를 들면, 셀 데이터가 페이지 버퍼에 판독 출력된 후 병렬로 전송 및 출력되는, 데이터 송신 레이트를 개선하는 방법이 제안되었다.
상기 설명된 방법이 이용되더라도, 그 셀 전류가 NOR-타입 플래시 메모리의 수 십분의 일이므로 기준 레벨을 가지는 NOR-타입 플래시 메모리에서와 같이 높은 레이트로 데이터를 감지하기 어렵기 때문에, NAND-타입 플래시 메모리의 속도를 개선하는데 한계가 있다. 비트 라인 전압이 셀 데이터에 따라 방전되는지 여부를 검출하는데 있어서 셀 데이터를 감지하는 NAND-타입 플래시 메모리에 감지 증폭기가 이용되므로, 데이터 감지를 위해 마이크로 초의 시간이 걸린다.
NAND-타입 플래시 메모리의 셀 전류를 증가시키기 위해, 셀 크기(즉, 채널 폭)를 증가시키는 것이 유용하지만, 이것은 셀 면적이 작은 NAND-타입 플래시 메모리의 특징을 희석시킨다.
다량의 데이터를 저장할 수 있게 하기 위해, 멀티-값 데이터 저장 스킴을 가지는 플래시 메모리가 제공되었다. 또한, 멀티-값 데이터 저장 스킴의 판독 회수를 감소시킴으로써 판독 시간을 줄이는 방법이 제공되었다(예를 들면, 미심사 일본 특허 출원 공보 제2001-93288호를 참조하라).
또한, 비트 라인 쌍에 접속된 2개의 메모리 셀이 페어 셀을 구성하고, 페어 셀에서 다른 임계 전압의 조합에 의해 정의된 바와 같이 멀티-레벨 데이터가 저장되는 멀티-레벨 데이터 저장 스킴을 가지는 메모리 디바이스가 제공되었다(예를 들면, 미심사 일본 특허 출원 공보 제2004-319007호를 참조하라).
본 발명의 하나의 양태에 따르면, 전기적으로 재기록가능한 비휘발성의 메모리 셀이 그 내부에 배열되는 메모리 셀 어레이, 및 상기 메모리 셀 어레이의 데이터를 감지하도록 구성된 전류 검출형 감지 증폭기 회로를 포함하는 반도체 메모리 디바이스를 제공되고, 메모리 셀 어레이는,
멀티-레벨 데이터의 어느 하나가 각각에 기록되는 복수의 정보 셀;
상기 정보 셀의 데이터를 판독하는데 이용되는 제1 기준 전류를 생성하기 위해 기준 데이터 레벨이 기록되는, 정보 셀과 동일한 구조 및 동일한 접속 상태를 가지는 적어도 하나의 제1 기준 셀; 및
멀티-레벨 데이터의 최저 데이터 레벨을 설정하고 제1 기준 셀의 기준 데이터 레벨을 설정하는데 이용되는 제2 기준 전류를 생성하는 기능을 하고, 정보 셀과 동일한 구조 및 정보 셀과 다른 접속 상태를 가지는 적어도 하나의 제2 기준 셀을 포함한다.
본 발명의 다른 양태에 따르면, 그 내부에 복수의 정보 셀 및 적어도 하나의 제1 기준 셀이 배열된 메모리 셀 어레이를 구비한 반도체 메모리 디바이스의 데이터 기록 방법에 있어서 - 4개의 데이터 레벨 L0, L1, L2, 및 L3(L0<L1<L2<L3)의 어느 하나가 정보 셀에 기록되고, 상기 정보 셀의 데이터를 판독하는데 이용되는 기준 데이터 레벨 Lr(L0<Lr<L1)이 제1 기준 셀에 기록됨 -,
메모리 셀 어레이의 정보 셀 및 제1 기준 셀 어레이를 삭제하기 위한 제1 삭제 절차를 수행하는 단계;
삭제된 정보 셀 및 제1 기준 셀에, 기준 데이터 레벨 Lr을 예비적으로 기록 하는 단계;
데이터 레벨 Lr이 기록된 정보 셀 및 제1 기준 셀내의 정보 셀을 다시 삭제하여, 이들을 4개의 데이터 레벨에서 최저 레벨 L0으로 설정하기 위한 제2 삭제 절차를 수행하는 단계; 및
제1 기준 셀의 기준 전류를 이용하여 데이터 레벨 L1, L2 및 L3을 특정 순서로 선택적으로 기록하도록, 최저 데이터 레벨 L0이 기록된 정보 셀에 대해 검증-기록을 수행하는 단계를 포함한다.
본 발명의 예시적 실시예들은 이하의 첨부된 도면을 참조하여 설명될 것이다.
본 실시예에 따른 반도체 메모리 디바이스에서, 본 실시예에 따른 반도체 메모리 디바이스에서, 메모리 셀 어레이의 주요부는 복수의 물리적 양 레벨(즉, 데이터 레벨) 중 하나가 기록되는 "정보 셀"의 영역으로 설정되는데 대해, 나머지 부분은 데이터 레벨을 검출하는 기능을 하기 위해 고정된 물리적 양 레벨(즉, 기준 데이터 레벨)이 기록되는 "기준 셀(들)"의 영역으로 설정된다. 환언하면, 복수의 정보 셀에 대응하는 공통 기준 셀이 준비되고, 기준 셀은 각 복수의 정보 셀과 하나의 쌍을 구성한다.
이하에 설명되는 실시예에서, 4-레벨 데이터 저장 스킴이 이용되지만, 본 발명은 이것으로 제한되지 않는다. 4-레벨 데이터 저장 스킴의 경우에, 정보 셀은 L0, L1, L2 및 L3(여기에서, L0<L1<L2<L3)으로 데이터 레벨이 선택되도록 설정되 고, 기준 셀의 기준 레벨 Lr은 L0<Lr<L1과 같이 설정되는 것이 바람직하다.
이하에 설명되는 실시예에서, 셀의 임계 전압 레벨은 물리적 양 레벨(데이터 레벨)로서 이용된다.
[메모리 칩 구성]
도 1은 실시예에 따른 NAND-타입 플래시 메모리 구성을 도시하고 있다. 메모리 셀 어레이(1)는 감지 증폭기 회로(3)를 공유하는 2개의 셀 어레이(1t, 1c)로 분할된다. 이러한 셀 어레이 구성에서, 비트 라인 BL 및 /BL이 셀 어레이(1t, 1c)에서 동시에 선택되고 하나의 쌍을 구성하는 그러한 오픈 비트 라인 스킴이 이용된다.
각 셀 어레이(1t, 1c)에 배열된 메인 메모리 셀은 데이터를 저장하기 위한 "정보 셀"로 지정되고, 나머지 셀(들)은 데이터-판독을 위한 기준 레벨을 저장하기 위한 "기준 셀(들)"로서 이용된다. 셀 어레이(1t, 1c)의 데이터는 논리적으로 반대이다. 이하의 설명에서, 셀 어레이(1t)의 정보 셀은 "T-셀"로 지칭되고 셀 어레이(1c)의 하나는 "C-셀"로 지칭된다. 각 셀 어레이(1t, 1c) 내에 적어도 하나의 기준 셀 "R-셀"이 준비된다.
데이터 판독 시, 정보 셀 T-셀은 하나의 셀 어레이(1t)에서 워드 라인 TWL 및 비트 라인 쌍 BL 및 /BL의 비트 라인 BL로 선택되는 경우, 기준 셀 R-셀은 다른 셀 어레이(1c)에서 워드 라인 TWL과 동시에 선택되는 기준 워드 라인 RWL 및 비트 라인 /BL로 선택되고, 이들 T-셀 및 R-셀은 하나의 쌍을 구성한다.
유사하게, 정보 셀 C-셀이 하나의 셀 어레이(1c)에서 워드 라인 CWL, 및 비 트 라인 쌍 BL 및 /BL의 비트 라인 /BL로 선택되는 경우에, 다른 셀 어레이(1t)에서 워드 라인 CWL과 동시에 선택되는 기준 워드 라인 RWL, 및 비트 라인 BL로 선택되고, 이들 C-셀 및 R-셀은 하나의 쌍을 구성한다.
정보 셀 T-셀, C-셀 및 기준 셀 R-셀간에는 구조상 차이가 전혀 없다. 하나의 기준 셀 R-셀은 셀 어레이(1t)의 복수의 정보 셀 T-셀에 대응하여 셀 어레이(1c)에서 고정적으로 선택되고, 하나의 기준 셀 R-셀은 셀 어레이(1c)의 복수의 정보 셀 C-셀에 대응하여 셀 어레이(1t)에서 고정적으로 선택된다.
본 실시예에서 오픈 비트 라인 스킴이 이용되는 이유는, 동시에 선택되는 워드 라인(TWL 또는 CWL) 및 기준 워드 라인 RWL에 다른 전압을 인가할 필요가 있기 때문이다(후술됨).
셀 어레이(1t, 1c)의 비트 라인 쌍 BL 및 /BL은 칼럼 게이트(2t, 2c)로 선택되어 감지 증폭기 회로(3)에 결합된다. 이러한 감지 증폭기 회로(3)와 외부 입출력 단자간의 데이터 전달은 감지 증폭기 회로(3) 및 데이터 버퍼(11)의 영역 상에 배치된 데이터 버스 DQ를 통해 수행된다.
칼럼 게이트(2t, 2c)는 각각 칼럼 디코더(5t, 5c)에 의해 제어된다. 셀 어레이(1t, 1c)에서 워드 라인을 선택적으로 구동하기 위한 워드 라인 선택/구동 회로(로우 디코더, 4t, 4c)가 각각 준비된다.
어드레스 Add는 어드레스 버퍼(6) 및 어드레스 레지스터(7)를 통해 로우 디코더(4t, 4c) 및 칼럼 디코더(2t, 2c)에 공급된다.
동작 모드를 정의하기 위한 칩의 외부로부터 공급되는 명령 CMD는 명령 디코 더(8)에서 디코딩되어, 기록 및 삭제 시퀀스 및 데이터 판독 동작을 제어하는 컨트롤러(9)에 공급된다.
셀 어레이(1t, 1c) 및 로우 디코더(4t, 4c) 등에는, 기록 전압 Vpgm으로 기능하는 다양한 고전압 Vpp, 검증 전압 Vr, 통과 전압 Vpass, 동작 모드에 따라 이용되는 Vread 등이 인가되는 것이 필요하다. 그러한 고전압 Vpp를 생성하기 위해, 컨트롤러(9)로 제어되는 고전압 생성 회로(10)가 준비된다.
도 2 내지 7은 셀 어레이(1t, 1c)의 내부 구성을 도시하고 있다. 도 2는 감지 증폭기 회로(3)를 개재하도록 배치된 2개의 셀 어레이(1t, 1c) 각각이 비트 라인 방향으로 2개의 영역(1t-1, 1t-2) 및 (1c-1, 1c-2)으로 분할되어 있는 것을 도시하고 있다.
복수의 비트 라인 쌍 BL, /BL이 셀 어레이(1t, 1c)에 배치되지만, 도면에는 단지 하나의 쌍만이 도시되어 있다. 감지 증폭기 회로(3)의 감지 유닛(31)은, 이하에 상세하게 설명되는 바와 같이, 감지 증폭기 SA 및 래치 LAT를 포함한다. 복수의 비트 라인 쌍은 감지 유닛(31)에 선택적으로 결합된다. 이것은 후술된다.
도 3 및 4에 도시된 바와 같이, 각 영역(1t-1, 1t-2, 1c-1 및 1c-2)에는, 다수의 정보 셀 블록 T-BLK, C-BLK 및 기준 셀 블록 R-BLK가 배치된다. 정보 셀 블록 T-BLK 및 C-BLK에서, 정보 셀 T-셀 및 C-셀을 포함하는 NAND 스트링(이하에서는 정보 셀 NAND 스트링 T-NAND 및 C-NAND로 지칭됨)이 배열되는데 대해, 기준 셀 R-셀을 포함하는 NAND 스트링(이하에서는, 기준 셀 NAND 스트링 R-NAND로 지칭함)이 배열된다. 본 예에서, 상세하게는, 각 기준 셀 블록 R-BLK는 각 영역(1t-1, 1t-2, 1c-1, 및 1c-2)에서 감지 증폭기 SA로부터 먼 단부에 배치된다.
셀 어레이(1t, 1c)에서 워드 라인을 선택적으로 구동하는데 이용되는 로우 디코더(4t, 4c)는 블록-선택을 위해 각 블록에 배치되는 NAND 스트링 디코더(즉, 블록 디코더, 4ta 및 4ca), 및 셀 어레이(1t, 1c)의 블록 및 하나의 블록내의 구동 워드 라인 및 선택 게이트 라인에 의해 공유되도록 배치되는 스트링 선택 회로(즉, 워드 라인 드라이버, 4ta 및 4cb)를 포함한다.
정상 데이터 판독 시, 및 데이터 레벨 L0-L3을 검증하는 기록-검증 시에, 복수의 정보 셀 블록 T-BLK 중 하나가 셀 어레이(1t-1(또는 1t-2))에서 선택되는 동안에, 기준 셀 블록 R-BLK가 셀 어레이(1c-1(또는 1c-2))에서 동시에 선택된다. 유사하게, 복수의 정보 셀 블록 C-BLK 중 하나가 셀 어레이(1c-1(또는 1c-2))에서 선택되는 동안에, 기준 셀 블록 R-BLK가 셀 어레이(1t-1(또는 1t-2))에서 동시에 선택된다.
각 셀 어레이(1t-1, 1t-2, 1c-1 및 1c-2)에서, 기준 셀 블록 R-BLK뿐만 아니라, 제2 기준 셀 I-셀로 형성된 NAND 스트링(제2 기준 셀 NAND 스트링) I-NAND가 배열되는 다른 기준 셀 블록 I-BLK가 배치된다. 이러한 제2 기준 셀 블록 I-BLK가 각 영역(1t-1, 1t-2, 1c-1 및 1c-2)에서 감지 증폭기 SA로부터 먼 단부에 배치된다. 제1 기준 셀 R-셀이 기준 레벨 Lr에 기록되거나 멀티-레벨 중 최하위 레벨 L0이 정보 셀에 기록되는 경우에, 이러한 기준 셀 블록 I-BLK는 기준 전류를 생성하는데 이용된다.
기준 데이터가 셀 어레이(1t-1(또는 1c-1))에서 제1 기준 셀 R-BLK에 기록되 는 경우, 셀 어레이(1c-1(또는 1t-1))의 제2 기준 셀 블록 I-BLK가 이용된다. 기준 데이터가 셀 어레이(1t-2(또는 1c-2))에서 제1 기준 셀 R-BLK에 기록되는 경우, 셀 어레이(1c-2(또는 1t-2))의 제2 기준 셀 블록 I-BLK가 이용된다.
또한, 메모리 셀과 동일한 구성을 가지는 비트 라인 리셋/프리차지 회로가 셀 어레이(1t-1, 1t-2, 1c-1 및 1c-2)에 배치된다. 이들은 기록시 전력 공급 전압 Vdd 또는 더 높은 전압 Vdd + α에서 비트 라인 히스토리를 리셋하거나 비-선택된 비트 라인을 설정하기 위해 준비되고, 각 영역(1t-1, 1t-2, 1c-1 및 1c-2)에서 감지 증폭기 SA로부터 가장 먼 단부에 배치된다. 상세한 사항은 후술할 것이다. 모든 비트 라인 리셋/프리차지 회로 BRP가 감지 증폭기 SA의 양쪽에서 동시에 동작한다.
도 5는 하나의 NAND 스트링 블록의 구성을 상세하게 도시하고 있다. 동일한 구성은 정보 셀 T-셀, C-셀 및 제1 기준 셀 R-셀에 이용된다. 즉, 복수의 NAND 셀 유닛(즉, NAND 스트링, T-NAN, C-NAND 또는 R-NAND)은 매트릭스 형태로 배열된다.
각 NAND 스트링은 병렬로 접속된 복수(도면에 도시된 예에서는 32개)의 전기적으로 재기록가능하고 비휘발성의 반도체 메모리 셀 MC0-MC31을 가지고 있다. 각 메모리 셀은 부유 게이트 및 제어 게이트의 스택형 게이트 구조를 가지는 MOS 트랜지스터로서, 부유 게이트의 캐리어 저장 상태에 따라 데이터를 비휘발성으로 저장한다.
NAND 스트링의 하나의 단부는 선택 게이트 트랜지스터 S1을 통해 비트 라인 BL(/BL)에 결합되고, 다른 단부는 다른 선택 트랜지스터 S2를 통해 공통 소스 라인 CELSRC에 결합된다.
메모리 셀 MC0-MC31의 제어 게이트는 다른 워드 라인 WL0-WL31에 각각 결합된다. 선택 게이트 트랜지스터 S1 및 S2의 게이트는 워드 라인과 평행하게 배치되는 선택 게이트 라인 SGD 및 SGS에 각각 결합된다. 워드 라인 WL0-WL31을 공유하는 NAND 스트링 세트는 데이터 삭제 유닛으로서 기능하는 "블록"을 구성한다. 통상, 복수의 NAND 스트링 블록이 비트 라인 방향으로 준비된다.
도 3 및 4에 도시된 바와 같이, 각 셀 어레이(1t, 1c)에 배열되는 블록으로 선택되는 각각의 2개는 제1 기준 셀(R-셀) NAND 스트링 블록 R-BLK로서 설정된다. 제1 기준 셀 블록 R-BLK로서 어느 NAND 블록이 이용되는지는 선택적이지만, 일단 제1 기준 셀 클럭 R-BLK가 선택되면, 이하에서는 제1 기준 셀 블록으로서 고정적으로 이용되고, 나머지는 정보 NAND 스트링 블록 T-BLK 및 C-BLK로 이용된다.
또한, 각 셀 어레이(1t, 1c)에서, 2개의 블록이 제2 기준 셀(I-셀) NAND 스트링 블록 I-BLK로서 선택된다. 제2 기준 셀 블록 I-BLK는 기본적으로 정보 셀 블록 T-BLK, C-BLK 및 제1 기준 셀 블록 R-BLK와 동일하지만, 게이트 접속이 변형되어 다른 것들과 상이하다. 상세내용은 나중에 설명된다.
도 6은 제2 기준 셀(I-셀) 블록 I-BLK의 구성을 도시하고 있다. 이것은 기본적으로 T-셀, C-셀 및 R-셀 블록과 동일한 NAND 스트링 I-NAND로 형성된다. 그러나, 이러한 NAND 스트링 I-NAND에서, 모든 메모리 셀 MC0-MC31의 제어 게이트 및 부유 게이트는, 기준 전압 Vref가 인가되는 공통 게이트 라인에 결합된다. 즉, 직렬로 접속된 전체 메모리 셀은, 부유 게이트에 기준 전압 Vref가 인가되는 방식으 로 기준 전류 트랜지스터로서 동작가능하다.
셀 전류를 검출하는데 이용되는 기준 전류 소스 회로는 셀 어레이로부터 분리된 감지 증폭기의 입력 노드에서 형성되고 피착된다. 이에 비해, 모든 기준 전류 소스가 셀 어레이와 동일한 구성을 가지는 셀 어레이에 형성되는 본 실시예에 따르면, 여분의 트랜지스터 영역을 이용하는 것이 불필요하고 작은 변동을 가지는 전류 소스를 얻을 수 있다.
도 7은 비트 라인 리셋/프리차지 회로 BRP의 상세한 구성을 도시하고 있다. 이것은 셀 어레이의 메모리 셀과 동일한 구성으로 평행하게 배치된 비트 라인 리셋 회로 BLrs 및 비트 라인 프리차지 회로 BLpr로 형성된다.
비트 라인 리셋 회로 BLrs는 이하와 같이 형성된다. 메모리 셀 MC0-MC31 및 선택 게이트 트랜지스터 S1 및 S2의 제어 게이트는 선택 게이트 트랜지스터 S1 및 S2와 같이, 그 부유 게이트에 결합되고, 이들은 공통 제어 노드 Brs에 결합된다. 선택 게이트 트랜지스터 S1의 드레인이 비트 라인에 결합되고, 선택 게이트 트랜지스터 S2의 소스는 리셋용 전압 노드, 예를 들면 Vss 노드에 결합된다.
비트 라인 프리차지 회로 BLpr이 이하와 같이 형성된다. 메모리 셀 MC0-MC31 및 선택 게이트 트랜지스터 S1 및 S2의 제어 게이트는 선택 게이트 트랜지스터 S1 및 S2와 같이, 그 부유 게이트에 결합되고, 이들은 공통 제어 노드 Bpr에 결합된다. 선택 게이트 트랜지스터 S1의 드레인이 비트 라인에 결합되고, 선택 게이트 트랜지스터 S2의 소스는 프리차지용 전압 노드, 예를 들면 Vdd + α의 부스트 전압 노드에 결합된다. 판독 통과 전압 Vread에 대응하는 제어 전압을 프리차지 노드 Bpr에 인가하면, 비트 라인은 Vdd + α로 프리차지될 것이다.
[4-레벨 데이터 저장의 원리]
도 8은 본 실시예에 따른 데이터 레벨, 즉 4-레벨 데이터의 임계 분포, 및 그 데이터 비트 할당을 도시하고 있다.
단지 정보 셀 T-셀의 데이터만이 여기에 도시되어 있지만, 정보 셀 C-셀의 데이터는 최상위 비트가 반전되어 있는 것을 제외하고는 동일하다. 정보 셀 T-셀은 4개의 데이터 레벨(즉, 임계 레벨) L0, L1, L2 및 L3(여기에서, L0<L1<L2<L3) 중 하나로 설정된다.
최하위 레벨 L0은 삭제-검증 전압 P0(=0V)에 의해 정의되는 음의 및 삭제된 임계 레벨이다. 하나의 블록에 대해 일괄적으로 수행된 블록 삭제에 의해 얻어지는 삭제 레벨은 기본적으로 이러한 레벨 L0으로서 이용될 수 있다. 그러나, 삭제 레벨은 통상 넓은 임계 분포를 가지고 있다. 그러므로, 본 실시예에서, 최하위 비트 L0의 임계 분포를 좁게 하기 위해, 예비 기록 단계가 후술되는 바와 같이 이용된다.
데이터 레벨 L1, L2 및 L3은 검증 전압 P1(=P0+Δ), P2(=P0+2Δ), 및 P3(=P0+3.5Δ)에 의해 정의되는 양의, 기록된 임계 레벨이며, 이들은 기록-검증시에 선택된 워드 라인에 각각 인가된다.
상기 언급된 검증 전압 P1, P2 및 P3에 대해, 기록 데이터 레벨 L1, L2 및 L3은 L1 = L2-L1 < L3-L2의 관계를 만족시키도록 설정된다. 환언하면, 최상위 데이터 레벨 L3과 이하의 레벨 L2간의 갭은 서로보다 더 크게 설정된다.
기준 셀 R-셀의 데이터 레벨인 기준 레벨 Lr은, 기록-검증 전압 Pr(=P0)에 의해 정의된 바와 같이 정보 셀 T-셀 또는 C-셀의 제2차적 데이터 레벨 L1보다 낮은 약 0V로 설정된다.
기준 레벨 Lr로서, 원리상으로는 어느 전압을 이용하는 것도 허용가능하다. 그러나, 기준 워드 라인 레벨 세팅 및 기준 셀의 기록 시간을 고려하면, 기준 레벨 Lr을 낮게 설정하는 것이 바람직하다. 이유는 다음과 같다. 셀 어레이의 용량이 크게 되고 워드 라인의 시정수가 크게 됨에 따라, 그 전체적으로 하이가 되도록 워드 라인을 설정하는데 긴 시간이 걸린다. 기준 레벨 Lr이 데이터 레벨 중 더 낮은 하나의 근처로 설정되면, 기준 셀의 기록 시간을 짧게 할 수 있다.
도 8에 도시된 바와 같이, 상기 언급된 상황을 고려하면, 기준 레벨 Lr은 L0<Lr<L1의 관계를 만족시키도록 설정되고, 상세하게는 예를 들면 약 0V 또는 그 근처로 설정된다.
4-레벨 데이터가 도 8에 도시된 바와 같이, (HB, LB)로 정의된다고 가정하면(여기에서, HB 및 LB는 각각 상위 비트 및 하위 비트이다), (1,0), (1,1), (0,1) 및 (0,0)이 각각 정보 셀 T-셀의 데이터 레벨 L0, L1, L2 및 L3에 각각 할당된다. C-셀 어레이에서, 최상위 비트 HB는 T-셀 어레이에서의 로직으로부터 반전된다.
이러한 4-레벨 데이터는 감지 증폭기와의 특정 바이어스 조건 하에서, 정보 셀 T-셀(또는 C-셀)과 기준 셀 R-셀간의 셀 전류차를 검출하는 방식으로 판단될 수 있다. 즉, 정보 셀 T-셀이 판독시 셀 어레이(1t)로부터 선택되는 경우, 기준 셀 R-셀은 동시에 셀 어레이(1c)에서 선택되고, 이들은 비트 라인 쌍을 통해 감지 증 폭기의 입력 노드에 결합되어 전류차 검출을 당한다. 유사하게, 정보 셀 C-셀이 셀 어레이(1c)로부터 선택되는 경우, 기준 셀 R-셀은 셀 어레이(1t)에서 선택되고, 이들은 감지 증폭기의 입력 노드에 결합된다.
도 8에서, 선택된 워드 라인 TWL(또는 CWL) 및 기준 워드 라인 RWL에 인가되는 전압(판독 전압, R1, R2, R3 및 Rr)이 도시되어 있다. 판독 전압으로의 판독 동작이 이하에 상세하게 설명될 것이다.
상기 설명된 바와 같이, 레벨 L1, L2, L3 및 Lr은 검증 전압 P1, P2, P3 및 Pr에 의해 각각 정의되고, 그 임계 분포는 점선으로 도시된 바와 같이, 최저값을 가지고 있다. 나중에 상세하게 설명되는 바와 같이, 그 이유는 다음과 같다. 검증 전압이 인가되는 경우에 흐르는 선택된 정보 셀의 전류가 기준 셀 전류와 비교되고, 정보 셀의 전류가 기준 셀 전류보다 더 작은 것으로 검출되었다는 것에 기초하여 "기록"완료가 판단된다.
이에 비해, 최하위 데이터 레벨 L0은 점선으로 도시된 바와 같이 상한값을 가지고 있다. 그 이유는 다음과 같다. 삭제-검증 시에, P0=0V가 NAN 셀 유닛내의 전체 워드 라인에 인가되는 상태에서(이는 일괄적으로 삭제됨), 셀 유닛의 전류가 기준 전류와 비교되고, 셀 유닛의 전류가 기준 전류보다 더 큰 것으로 검출되었다는 것에 기초하여 "삭제"완료가 판단된다.
[기록 선행 프로세스]
도 9는 데이터 삭제가 일괄적으로 수행되는 4-레벨 데이터 기록을 위한 기록 선행 프로세스(또는 프로그램)를 도시하고 있고, 기준 셀 및 정보 셀은 삭제 상태 로부터 기준 레벨 Lr 및 최하위 레벨 L0으로 각각 기록된다.
도 9에서 초기 단계 "vp00"은 삭제 단계 "ERASE"이다. 여기에서, 삭제-검증이 완료된 상태가 도시되어 있다. 삭제 동작은 정보 셀 T-셀 및 C-셀을 가지는 정보 셀 블록 T-BLK 및 C-BLK, 및 기준 셀 R-셀을 가지는 기준 셀 블록 R-BLK에 대해 블록으로 통상 수행된다. 상세하게, 삭제 동작은 0V를 전체 워드 라인에, 그리고 삭제 전압 Vera를 셀 어레이가 형성된 p-형 웰에 인가함으로써 부유 게이트 내의 전자를 방전시키도록 수행된다. 여기에서 유의할 점은, 한번에 복수의 블록을 삭제할 수 있다는 점이다.
삭제-검증은, 도 10에 도시된 바와 같이, 그 전체 워드 라인에 0V가 인가되는 정보 셀 NAND 스트링 T-NAND(또는 C-NAND) 또는 기준 셀 NAND 스트링 R-NAND의 셀 전류 Ic와, 감지 증폭기 SA를 구비하는 제2 기준 셀 NAND 스트링 I-NAND의 기준 전류 Ir을 비교하여 수행된다. 데이터 "1"(즉, Ic>Ir)을 검출하면, 삭제-검증이 패싱된다.
정보 셀 T-셀 또는 C-셀은 다양한 데이터 임계 레벨로부터 삭제된 후 삭제-검증을 당하므로, 임계 분포가 넓다. 이에 비해, 기준 셀 R-셀은 일정한 레벨 Lr로부터 임계 레벨이 더 낮고, 임계 분포는 정보 셀보다 더 좁다. 그러나, NAND 스트링의 일부가 삭제되더라도, 전체 NAND 스트링이 삭제될 때까지 삭제 동작이 계속된다. 그러므로, 임계 분포가 넓게 된다.
단계 "vpr"은 예비 기록 단계 "ND&RW"로서, 기준 셀 R-셀의 기준 레벨 Lr의 데이터 기록 및 정보 셀 T-셀 및 C-셀의 데이터 기록이 수행된다. T-셀 및 C-셀의 데이터 기록은 기준 셀 기록과 동일한 조건 하에서 임계 분포를 좁히기 위해(즉, 좁히는 것, "ND") 수행된다. 도면에서, 기록 완료 상태가 도시되어 있다.
예비 기록 동작은, 기록 전압 Vpgm이 선택된 워드 라인에 순차적으로 인가되어 정상 데이터 기록 동작에서와 같이, 부유 게이트로의 전자 주입을 유발하는 방식으로 수행된다.
도 11에 도시된 바와 같이, 기록-검증은 그 선택된 워드 라인 및 비선택된 워드 라인 각각에 검증 전압 P0(=Pr, 예를 들면 0V) 및 패스 전압 Vread0(예를 들면, 0.5V)이 인가되는 정보 셀 NAND 스트링 T-NAND(또는 C-NAND) 또는 기준 셀 NAND 스트링 R-NAND의 셀 전류 Ic와, 감지 증폭기 SA를 가지는 제2 기준 셀 NAND 스트링 I-NAND의 기준 전류 Ir을 비교하도록 수행된다. 데이터 "0"(즉, Ic<Ir)을 검출하면, 기록-검증은 패싱된다. 그러므로, 임계 분포의 최저값이 정의된다.
상기 설명된 바와 같이, 모든 정보 셀 및 제1 기준 셀이 기준 레벨 Lr로 설정된다. 검증-기록은 NAND 스트링에서 셀별로 수행되므로, 임계 분포는 검증 완료 후 좁게 된다.
단계 "vp0"은 기준 레벨 Lr로 설정된 정보 셀 및 기준 셀에서 정보 셀에 대한 데이터 레벨 L0 세팅 단계 "L0W"이다. 상세하게는, 기준 셀 R-셀을 제외하고는, 정보 셀 T-셀 및 C-셀은 검증-삭제를 다시 당한다.
삭제-검증은 삭제 단계 "vp00"와 동일하다. 즉, 도 12에 도시된 바와 같이, 그 전체 원드 라인에 0V가 인가되는 정보 셀 NAND 스트링 T-NAND(또는 C-NAND)의 셀 전류 Ic와, 감지 증폭기를 가지는 제2 기준 셀 NAND의 기준 전류 Ir을 비교하 라. 데이터 "1"(즉, Ic>Ir)이 검출되는 경우, 삭제-검증이 패싱된다.
결과적으로, 정보 셀 T-셀 및 C-셀의 최하위 레벨 L0이 결정된다. 임계 분포가 이 단계에서 약간 넓어지더라도, 예비 기록 단계 "vpr"을 통해 분포가 좁아지므로, 레벨 L0은 초기 삭제 상태보다 더 좁은 것으로 정의된다.
상기 설명된 기록 선행 프로세스 "vp00", "vpr" 및 "vp0"을 수행하면, 기준 셀 R-셀의 기준 레벨 Lr 및 정보 셀 T-셀 및 C-셀의 최하위 레벨 L0이 설정된다.
[데이터 기록]
상기 설명된 선행 프로세스를 수행한 후, 4가지 레벨에서 레벨 L1, L2 및 L3이 기록된다. 기록 절차는 이하의 도 13을 참조하여 설명된다. 도 13에서, 정보 셀 T-셀의 레벨 변경은 기준 셀 R-셀의 기준 레벨 Lr과 관련하여 도시된다.
도 13의 "vp0"은 도 9에 도시된 바와 같은 데이터 기록을 위한 선행 프로세스의 최종 단계이다. 검증-기록 단계 "vp1"에서, 인가된 상위 비트 HB에 따라, 레벨 L0의 상태인 정보 셀의 일부(즉, HB=0이 인가된 셀들)의 셀 임계 전압(들)은 제3 기록 레벨 L2로 증가된다.
이하의 검증 기록 단계 "vp2"에서, 기록된 상위 비트 HB, 및 외부로부터 공급된 하위 비트 LB에 따르면, 레벨 L2의 상태인 정보 셀의 일부의 셀 임계 전압(들)은 최고 기록 레벨 L3으로 증가된다.
여기에서, 유의할 점은, 기록 단계 "vp1"과 "vp2"의 사이에 판독 모드를 개재할 수 있다는 점이다. 계류된 기록 동작을 재시작하기 위해서는, 셀 어레이에서 기록된 HB 데이터를 판독하여 LB 데이터를 감지 증폭기의 데이터 래치에 외부적으 로 로딩하는 것이 필요하다.
다음 검증-기록 단계 "vp3"에서, 기록된 상위 비트 HB, 및 외부로부터 공급된 하위 비트 LB에 따르면, 삭제 레벨 L0에 있는 정보 셀의 일부의 셀 임계 전압(들)은 제2 기록 레벨 L1로 증가된다.
또한, 기록 단계 "vp2"와 "vp3"의 사이에 판독 모드를 개재할 수 있다. 계류된 기록 동작을 재시작하기 위해서는, 기록될(to-be-written) 셀의 상위 비트 데이터 HB를 판독하여 상위 비트 데이터를 감지 증폭기의 데이터 래치에 외부적으로 로딩하는 것이 필요하다.
정보 셀 C-셀에 대해, 상위 비트 HB는 T-셀에 반전되지만, 기록 단계는 T-셀의 단계들과 동일하다.
도 14는 상기 설명된 기록 단계 "vp1", "vp2" 및 "vp3"에서의 기록-검증 단계를 도시하고 있다. 기록-검증 동작에서, 기준 레벨 Lr이 이미 기록된 기준 셀 NAND 스트링 R-NAND는 셀 전류 비교에 이용된다.
즉, 하나의 셀 어레이로부터 선택된 정보 셀 T-셀(또는 C-셀)을 가지는 정보 셀 NAND 스트링 T-NAND(또는 C-NAND), 및 다른 셀 어레이로부터 선택된 기준 셀 NAND 스트링 R-NAND는 감지 증폭기 SA에 결합된다. 도 14의 원에 의해 둘러싸여지는 선택된 셀에 대응하는 정보 셀 측의 선택된 워드 라인에는, 단계 "vp1"에서 검증 전압 P2(예를 들면, 2V)가 인가되고, 나머지 비선택된 워드 라인에는 패스 전압 Vread1(예를 들면, 5V)이 인가된다. 기준 셀 측에서는, 선택된 워드 라인에 Vss=0V가 인가되고, 나머지 비선택된 워드 라인에는 패스 전압 Vreadfef(예를 들 면, 5V)가 인가된다.
단계 "vp2" 및 "vp3"에서, 선택된 워드 라인에 인가된 검증 전압은 각각 P3(예를 들면, 3.5V) 및 P1(예를 들면, 1V)로 설정된다.
상기 설명된 조건 하에서, 감지 증폭기 SA는 정보 셀 NAND 스트링을 흐르는 셀 전류 Ic 및 기준 셀 NAND 스트링에 흐르는 기준 전류 Ir을 비교한다. 데이터 "0"(즉, Ic < Ir)이 검출된 경우, 데이터 기록이 완료될 것이다. 실제로, 기록 및 기록-검증은 데이터 기록 동작이 한번에 수행되는 범위에서 배열된 전체 증폭기에서 기록 완료가 판단될 때까지 반복된다.
[데이터 판독]
도 15는 데이터 판독 사이클에서 이용되는 3가지 판독 단계 T3, T2 및 T1에 대해 정보 셀 T-셀, C-셀 및 기준 셀 R-셀간의 레벨 관계를 도시하고 있다.
기준 셀 R-셀의 기준 데이터 레벨 Lr은 4가지 데이터 레벨에 대해 최적값이 되도록 설정될 수 있다. 기준 셀 R-셀의 워드 라인 RWL의 레벨 세팅 및 기준 셀 R-셀의 프로그램 시간 길이를 고려하여, 기준 레벨 Lr을 가능한 한 낮게 설정하는 것이 바람직하다. 큰 시상수로 기준 워드 라인의 레벨 변경을 억제하면, 기준 셀을 제어하기가 용이하게 되고, 기준 셀의 기록 시간 길이가 짧게 될 것이다. 도 15에서, 기준 레벨 Lr은 최저 데이터 레벨 L0, 약 0V보다 더 높게 설정된다.
도 15의 상부 칼럼은, 선택된 워드 라인 TWL(또는 CWL) 및 선택된 기준 워드 라인 RWL에 인가된 판독 전압(즉, 워드 라인 레벨)이 3개의 판독 단계에 걸쳐 일정하게 유지된다는 가정 하에, 정보 셀 및 기준 셀의 레벨에 상대 바이어스를 인가함 으로써 4-값 데이터가 판단될 수 있다는 것을 보여주고 있다. 데이터 레벨과 워드 라인 레벨간의 차이는 셀 전류에 대응한다. 그러므로, 레벨 L3은 단계 T3에서 데이터 "0"으로 검출되고, 레벨 L2 및 L3은 단계 T2에서 데이터 "0"으로 검출되며, 레벨 L1-L3은 단계 T1에서 데이터 "0"으로 검출된다.
도 15의 하위 칼럼은 그라운드 레벨 Vss에 기초한 각 판독 단계에 대한 데이터 레벨 관계를 도시하고 있다. 정보 셀의 데이터 레벨은 이하의 관계를 만족하도록 설정된다. Vss와 L1간의 차이는 Δ이고, L1과 L2간 차이는 약 Δ이며, 레벨 L2와 L3간의 차이는 1.5Δ이다.
단계 T3에서, 데이터 "0"으로 레벨 L3만을 판독하는 것이 필요하다(즉, 셀 전류는 기준 셀 전류보다 작다). 이를 위해, 정보 셀의 워드 라인 레벨 R3은 데이터 레벨 L2의 검증 레벨 P2보다 0.5Δ만큼 높게, 그리고 레벨 L2와 L3 사이에 설정된다.
기준 셀 R-셀에 대한 워드 라인 레벨 Rr은 기준 레벨 Lr, 예를 들면 Vss 또는 그 근처의 기록시에 검증 전압 P0과 동일한 전압으로 설정된다. 기준 셀 R-셀의 이러한 판독 전압 Rr은 전체 판독 단계에 걸쳐 일정하게 유지된다.
단계 T2에서, 데이터 레벨 L2 또는 더 높은 레벨을 데이터 "0"으로 판독하려면, 워드 라인 레벨 R2는 데이터 레벨 L1의 검증 레벨 P2보다 0.5Δ만큼 높게, 그리고 레벨 L1과 L2의 사이이도록 설정된다. 단계 T1에서, 데이터 레벨 L1 또는 그 이상의 높은 레벨을 데이터 "0"으로 판독하기 위해서는, 워드 라인 레벨 R1이 데이터 레벨 L0(약 Vss)의 검증 레벨 P0보다 0.5Δ만큼 더 높게, 그리고 Vss와 레벨 L1 의 사이에 있도록 설정된다.
상기 설명된 바와 같이, 데이터 판독은 워드 라인 레벨이 R1, R2, 및 R3으로 각각 설정된 3개의 판독 단계 T1, T2 및 T3에서 수행된다. 도 16은 각 판독 단계에서 각 데이터 레벨을 가지는 정보 셀 T-셀의 감지 결과를 도시하고 있다.
단계 T2에서의 감지 결과는 상위 비트 HB 그대로이다. 이에 비해, 단계 T1 및 T3을 통해 얻어진 "1"데이터의 개수의 짝수/홀수는 하위 비트 LB에 대응한다. 정보 셀 C-셀에 있어서, 감지 증폭기에 대한 비트 라인 접속은 정보 셀 T-셀의 것과 다르다. 그러므로, 각 단계에서의 감지 데이터는 도 16에 도시된 것으로 반전될 것이다. 정보 셀 C-셀에서의 상위 비트 할당이 정보 셀 T-셀에서와 상이하지만, 감지 결과가 논리적으로 반전됨에도 불구하고, "1"의 개수의 짝수/홀수가 변경되지 않을 것이다.
그러므로, 정보 셀 C-셀의 경우에도, 단계 T2에서의 감지 데이터는 상위 비트 HB이고, 단계 T1 및 T3을 통해 얻어지는 "1"데이터의 개수의 짝수/홀수는 하위 비트 LB에 대응한다.
도 17은 판독 단계에서 상세한 워드 라인 세팅 예를 도시하고 있다. 하위 비트(LB) 판독은 T1 및 T3의 2개의 사이클에 대해 수행된다. 정보 셀 NAND 스트링 T-NAND(또는 C-NAND)에서, 선택된 워드 라인은 단계 T1에서 R1(판독 전압, 예를 들면, 0.5V)로 설정되고, 단계 T3에서 R3(예를 들면, 2.5V)으로 설정되며, 비선택된 워드 라인은 패스 전압 Vread2(예를 들면, 5.5V)으로 설정된다. 기준 셀 NAND 스트링 R-셀 NAND에서, 선택된 워드 라인은 Vss로 설정되고, 비선택된 워드 라인은 패스 전압 Vreadref(예를 들면, 0.5V)로 설정된다.
상위 비트(HB) 판독 사이클 T2에서, 정보 셀 NAND 스트링 T-NAND(또는 C-NAND)에서, 선택된 워드 라인은 R2(예를 들면, 1.5V)로 설정되고, 비선택된 워드 라인은 패스 전압 Vread2(예를 들면, 5.5V)로 설정된다. 기준 셀 NAND 스트링 R-셀 NAND에서, 선택된 워드 라인은 Vss로 설정되고, 비선택된 워드 라인은 패스 전압 Vreadref(예를 들면, 0.5V)로 설정된다.
메모리 셀은 기록 디스터번스(disturbance)의 수신 시 그 임계 전압을 높게 하려는 경향이 있다. 이것을 고려하여, 판독 전압 R1-R3은 셀 임계가 약 0.5V만큼 부스팅될 것이라는 가정하에 설정된다. 결과적으로, 셀 임계 전압이 부스팅되는 경우에, 에러성 판독이 방지될 수 있다.
상기 설명된 바와 같이, 하뷔 비트 LB 판독이 2개의 단계 T1 및 T3에 대해 수행되지만, 워드 라인은 큰 시정수를 가지고 있으므로, 드라이버 측 엔드에서의 워드 라인 레벨 변경은 다른 엔드에서의 것과 꽤 다르다. 그러므로, 워드 라인 레벨 변경이 다른 엔드에 도달하는 때까지 기다리는 경우, 데이터 감지 타이밍이 지연되고, 메모리에 높은 레이트로 액세스하는 것이 불가능하게 된다.
도 18을 참조하면, 2개의 단계의 판독 사이클에서 2개의 판독 단계를 통해 워드 라인을 적절한 레벨로 설정하기 위한 워드 라인 구동 방법이 설명될 것이다.
선택된 NAND 스트링의 워드 라인 레벨이 순차적으로 높게 되도록, 즉 단계 T1이 앞서가고 단계 T3이 뒤따르는 방식으로, 단계들의 순서가 선택된다.
도 18에서, 정보 셀 블록의 워드 라인 TWL 또는 CWL에 대해, "sWLd" 및 "sWLe"는 선택된 워드 라인을 지정하고, "WLd" 및 "WLe"는 비선택된 워드 라인을 지정한다. 기준 셀 블록의 기준 워드 라인 RWL에 대해, "sRWLd" 및 "sRWLe"는 선택된 기준 워드 라인을 지정하고, "RWLd" 및 "RWLe"는 비선택된 기준 워드 라인을 지정한다. 이들 참조 부호에서, 접미어 "d" 및 "e"는 워드 라인의 드라이버측 엔드와 다른 엔드를 각각 나타낸다.
워드 라인 레벨은 이하와 같이 설명된다.
· 선택된 정보 셀 블록의 비선택된 워드 라인 WL(WLd, WLe):
비선택된 워드 라인은 NAND 스트링의 최고 데이터 레벨 L3을 가지는 셀을 신속하게 턴온하기 위해 단계 T1에서 하이-레벨 패스 전압 Vread2로 설정되고, 이러한 레벨은 단계 T3에서 그대로 유지된다. 이러한 구동의 이유는 이하와 같다. 드라이버측 엔드 WLd는 가능한한 높게 설정되므로, 다른 엔드 WLe는 이른 시간에 하이 레벨로 부스팅되므로, NAND 스트링에서 데이터 레벨 L3을 가지는 셀들이 이른 타이밍에 턴온되고, 선택된 셀의 전류가 방해되지 않는다.
도 18에서, t0은 비선택된 워드 라인 WLe의 엔드가 데이터 레벨 L3이 되는 경우의 타이밍으로서 지정된다. 단계 T3에서, Vread2는 비선택된 워드 라인 레벨을 변경시키지 않고 유지된다. 이것은 워드 라인 레벨 변경에 따른 결합 전류의 영향을 감소하는데 유효하다.
· 선택된 정보 셀 블록에서의 선택된 워드 라인 sWL(sWLd, sWLe):
이전 히스토리를 제거하기 위해, 선택된 워드 라인 sWL은 처음에 Vss로 리셋된 후, 액세스가 시작된다. 판독 전압은 단계 T1의 시작시 R1로 설정되고, 단계 T3에서 R3으로 상승된다. 판독 단계를 종료한 후, 판독 전압은 Vss가 되도록 리셋된 후, 워드 라인은 부유하도록 설정된다.
· 기준 셀 블록에서 비선택된 기준 워드 라인 RWL(RWLd, RWLe):
비선택된 기준 워드 라인 RWL은, 도 17에 도시된 바와 같이, 기준 전류를 기록시의 것과 동일하게 하도록 하기 위해, 정보 셀의 기록-검증시에 이용된 비선택된 워드 라인 전압 Vreadref와 동일하게 설정된다. 도 18에 도시된 예에서, Vreadref는 R1과 동일하게 설정된다. 판독 단계를 종료한 후, 기준 전압은 Vss가 되도록 리셋되고, 그리고나서, 기준 워드 라인은 부유하도록 설정된다.
· 기준 셀 블록에서 선택된 기준 워드 라인 sRWL(sRWLd, sRWLe):
선택된 기준 워드 라인 sRWL은 도 17에 도시된 바와 같이, 기준 전류가 정보 셀 기록-검증 시와 유사하도록 하기 위해 Vss로 설정된다. 그러므로, 단계 T1 및 T3을 통해 sRWLd = sRWLe = Vss가 유지된다.
도 19는 상위 비트(HB) 판독 단계 T2에서의 워드 라인 레벨 변경을 도시하고 있다. 선택된 정보 셀 블록에서 비선택된 워드 라인 WL의 레벨 Vread2, 및 기준 셀 블록에서 비선택된 기준 워드 라인의 레벨 Vreadref는 단계 S1에서의 것들과 동일하다.
그러나, 단계 T2의 시간 길이는 단계 T1의 것보다 더 길게 설정된다. 이유는 다음과 같다. 단계 T1과는 다르게, 데이터 레벨 L1을 데이터 "1"로서 판단하는데 단계 T2가 필요하고, 선택된 워드 라인 sWL에 인가된 판독 전압 R2가 단계 T1에서 R1보다 크므로, 워드 라인 엔드 sWLe에서 원하는 값을 얻는데 긴 시간이 걸린 다. 선택된 기준 워드 라인 sRWL이 sRWLd = sRWLe = Vss로 설정되는 것은 하위 비트 판독과 동일하다.
여기에서 유의할 점은, 도 18 및 19에서, 데이터 레벨 L1-L3 및 기준 레벨 Lr의 상부측 상에 도시된 굳은 직선은 기록-검증 시에 워드 라인 레벨(즉, 검증-전압)을 지정하고, 그 하부측에 도시된 점선은 기록-검증에 의해 정의되는 임계 전압 분포의 하한값을 지정한다는 점이다. 최하위 레벨 L0에 대해, 그 상부측 상에 도시된 점선은 삭제-검증에 의해 정의되므로, 임계 분포의 상한을 나타낸다.
추가적으로 유의할 점은, 데이터 레벨 L0, L1 및 L2와 선택된 워드 라인 sWL의 워드 라인 레벨의 사이에 도시된 화살표의 폭 및 기준 데이터 레벨 Lr과 Vss의 사이에 도시된 화살표의 폭은 각각 검출될 셀 전류 및 기준 전류에 대응하고, 셀 전류가 기준 전류보다 작은 경우에, "0"데이터가 감지된다.
도 20은 매 동작 모드에서의 워드 라인 레벨을 도시하고 있다.
상기 설명된 바와 같이, 검증 전압은 이하의 관계를 만족하도록 설정된다. P0(=Vss)과 P1간의 레벨 차이 및 P1과 P2간의 레벨 차이는 Δ로 설정되고, P2와 P3간의 레벨 차이는 1.5 x Δ로 설정된다. 결과적으로, 워드 라인 부스팅에 대해, 로케이션에 기초하여 변동에 대한 큰 마진을 얻을 수 있다.
워드 라인 레벨은 기록-검증, 삭제-검증 및 정상 판독과 같은 동작 모드에 따라, 추가적으로 제1 기준 셀 R-셀과 제2 기준 셀 I-셀의 사이에서 어느 기준 셀이 이용되는지에 따라 다르다. 제2 기준 셀 I-셀이 검증시에 이용되는 경우, 단지 셀의 워드 라인 레벨만이 설정되는 것이 필요하다.
각 모드에 대한 워드 라인 레벨이 이하에 설명된다.
· 기록 선행 프로세스에서, 제1 삭제 단계 "ERASE"-vp00
선택된 블록의 전체 워드 라인은 P0(=Vss)으로 설정된다. 도면에서, 굵은 선은 전체 워드 라인이 선택되어 있다는 것을 지정하는데 이용된다.
· 기록 선행 프로세스에서, 예비 기록 단계 "ND&RW"-vpr
이것은 데이터 레벨 Lr을 기준 셀 R-셀에 기록하는 것뿐만 아니라, 동일한 조건으로 정보 셀 T-셀 및 C-셀의 임계 전압을 좁히기 위한 예비 기록 단계이다. 이를 위해, 검증 전압 P0이 선택된 워드 라인에 인가되고, 패스 전압 Vread0(=0.5 x Δ)이 비선택된 워드 라인에 인가된다. 모든 워드 라인(즉, 셀)에 대해 "0"을 판단하기 위해서는, 비선택된 셀들이 턴온되는 것이 필요하다. 그러나, 비선택된 워드 라인에 인가된 패스 전압은 가능한 한 낮게 설정된다.
· 기록 선행 프로세스에서, 제2 삭제 단계 L0W-vp0
이것은 기준 데이터 레벨 L4에 기록된 정보 셀이 최저 데이터 레벨 L0을 가지도록 하기 위한 제2 시간 삭제 단계이다. 그러므로, 워드 라인 레벨은 제1 삭제 단계 "ERASE"에서와 동일하다.
상기 언급된 선행 프로세스 "ERASE", "ND&RW" 및 "LOW"에서, 제2 기준 셀 I-셀은 기준 전류 소스로서 이용된다.
· 데이터 레벨 L1-L3에 대한 기록 단계 "L1-L3W-vp1-vp3"
데이터 레벨 L1-L3을 검증하기 위한 기록-검증 시에, 제1 기준 셀 R-셀이 이용된다. 기준 셀 R-셀이 이용되는 경우, NAND 스트링의 워드 라인 레벨을, 제2 기 준 셀 I-셀이 이용되는 경우와는 다르게 설정하는 것이 필요하다.
정보 셀 NAND 스트링에서의 선택된 워드 라인은 기록 단계에 따라 검증 전압 P1, P2 또는 P3로 설정되고, 비선택된 워드 라인은 패스 전압 Vread1(=P3 + 1.5Δ)이 인가된다.
기준 셀 NAND 스트링에서, 선택된 워드 라인은 검증 전압 Pr(=Vss)로 설정되고, 비선택된 워드 라인은 패스 전압 Vreadref(=0.5Δ)로 설정된다. 기준 셀 NAND 스트링이 ND&RW 단계에서 기준 레벨 Lr로 설정되므로, 워드 라인 레벨은 상태를 재생성하도록 선택된다.
· 판독 단계 T1, T3 및 T2
판독 단계에서, 기준 셀 R-셀은 셀 전류를 검출하는데 이용된다. 기준 셀 NAND 스트링의 워드 라인은 모든 판독 단계에 걸쳐 이하와 같이 설정된다. 선택된 워드 라인은 Rr(=Vss)로 설정되고, 비선택된 워드 라인은 패스 전압 Vreadref(=0.5 x Δ)로 설정된다.
하위 비트(LB)를 판독하기 위해, T1 및 T3 사이클이 이용된다. 이들 사이클에서, 정보 셀 NAND 스트링의 선택된 워드 라인에는 판독 전압 R1(= 0.5 x Δ) 및 R3(= P2 + 0.5 x Δ)이 각각 인가되고, 비선택된 워드 라인에는 패스 전압 Vread2 (= P3 + 2 x Δ)가 인가된다.
상기 설명된 바와 같이, 판독 전압 R1은 검증 전압 Pi보다 0.5 x Δ만큼 높도록 설정되므로, 에러성 판독이 회피될 수 있다. 특히, 정보 셀은 다양한 디스터번스를 가지고 수신되므로, 그 임계 전압을 높은 레벨 측으로 시프트하는 경향이 있다. 그러므로, 판독 전압은 상황에 따라 Pi + Δ의 근처로서 선택될 수 있다.
상위 비트(HB)를 판독하려면, 단지 사이클 T2만이 이용된다. 이때, 정보 셀 NAND 스트링의 선택된 워드 라인에는 판독 전압 R2(= P1 + 0.5 x Δ)가 인가되고, 비선택된 워드 라인에는 패스 전압 Vread2(=P3 + 2 x Δ)가 인가된다.
다음으로, 그 상세한 회로 및 동작이 이하에 설명된다.
[감지 증폭기]
도 21은 감지 증폭기 SA의 구성을 도시하고 있다. 이러한 감지 증폭기 SA는 PMOS 트랜지스터(P11, P12) 및 NMOS 트랜지스터 M1 및 M2로 형성된 래치를 포함하는 전류 검출형 차동 감지 증폭기이다.
공통 게이트 GA에 직렬로 접속된 POMS 트랜지스터(P11) 및 NMOS 트랜지스터(M1)의 드레인은 하나의 출력 노드 OUT에 결합된다. 유사하게, 공통 게이트 GB에 직렬로 접속된 PMOS 트랜지스터(P12) 및 NMOS 트랜지스터(M2)의 드레인은 다른 출력 노드 /OUT에 결합된다. 공통 게이트 GA 및 GB는 출력 노드 /OUT 및 OUT에 각각 교차 결합된다.
PMOS 트랜지스터(P11, P12)는 PMOS 트랜지스터(P13, P14), 및 전류 제한 NMOS 트랜지스터(M5, M6), 및 전류 소스 PMOS 트랜지스터(P17)를 통해 각각 전력 공급 노드 Vdd에 결합된다.
PMOS 트랜지스터(P13, P14)의 게이트는 공통 게이트 GA 및 GB에 각각 결합된다. 전류 제한 NMOS 트랜지스터(M5, M6)의 게이트는 공통으로 접속되고 제어 신호 VRR로 제어된다. 전류 소스 PMOS 트랜지스터(P17)의 게이트는 활성화 신호 /ACC로 제어된다.
NMOS 트랜지스터(M1, M2)의 소스는 그라운드 전위 노드 Vss에 결합된다. 공통 게이트 GA 및 GB는 각각 NMOS 트랜지스터(M3 및 M4)를 통해 Vss에 결합되고, 이들의 게이트는 감지 신호 /SE로 제어된다.
PMOS 트랜지스터(P11)의 소스 노드 NA는 활성화 신호 /ACC에 의해 구동되는 PMOS 트랜지스터(P16)를 통해 하나의 입력 노드 /IN에 결합되고, PMOS 트랜지스터(P12)의 소스 노드 NB는 활성화 신호 /ACC에 의해 구동되는 PMOS 트랜지스터(P15)를 통해 다른 입력 노드 IN에 결합된다. 이들 트랜지스터(P15, P16)는 감지 증폭기 대기 상태 및 비트 라인 프리차지 상태를 분리하고 감지 증폭기 동작 시간을 짧게 하기 위한 기능을 하고, 따라서 작은 소비 전류로 데이터 감지를 수행할 수 있게 한다.
이들 노드 NA 및 NB에는, 활성화 신호 /ACC에 의해 구동되고 감지 증폭기가 인액티브한 경우(/ACC = "H")에 노드 NB 및 NA가 Vss가 되도록 설정하기 위한 기능을 하는 NMOS 트랜지스터(M7, M8)가 추가로 결합된다.
감지 증폭기 SA의 동작은 전류 제한 트랜지스터(M5, M6)가 배치되지 않는다는 가정하에 이하에 설명된다. 비트 라인 프리차지 동작은 나중에 설명될 것이다. 정상 데이터 판독 모드에서, 정보 셀 T-셀(C-셀)의 셀 전류, 및 기준 셀 T-셀의 기준 전류는 입력 노드 IN 및 /IN을 반영하고, 전류 차이가 검출된다. /ACC="H" 및 /SE = "H"인 비활성화된 상태에서, NMOS 트랜지스터(M3, M4, M7 및 M8)가 온으로 유지되는 동안에, 출력 노드 OUT, /OUT 및 공통 게이트 노드 GA 및 GB는 Vss로 유 지된다.
워드 라인 TWL 또는 CWL 및 기준 워드 라인 RWL의 쌍이 선택되고, 비트 라인 쌍 BL 및 /BL이 입력 노드 IN 및 /IN에 결합되는 경우, 활성화 신호 /ACC는 "L"가 되고, 그리고나서 감지 신호 /SE는 조금 후에 "L"이 되므로, 감지 증폭기 SA가 활성화된다. 정보 셀 T-셀 및 기준 셀 R-셀이 각각 비트 라인 BL 및 /BL 측 상에서 선택된다고 가정하면, 그 셀 전류는 노드 NB 및 NA에 공급된다.
감지 증폭기 활성화 직후, NMOS 트랜지스터(M1, M2)가 오프되지만, PMOS 트랜지스터(P11, P12, P13 및 P14)가 온된다. 그러므로, Vss로 리셋되었던 출력 노드 OUT(=GM) 및 /OUT(=GA)는 Vdd로부터의 전력 공급 전류 및 그 위에 부과된 셀 전류로 충전된다. 출력 노드 OUT 및 /OUT의 사이에서(즉, 게이트 노드 GA와 GB의 사이에서) 전압차가 생성되는 경우, 출력 노드 OUT 및 /OUT간의 전압차가 증폭되는 래치에서 그러한 피드백 동작이 수행되어, 전압차가 급속하게 증가될 것이다.
예를 들면, OUT(GB)이 /OUT(GA)보다 낮은 것으로 가정하면, /SE로부터의 양의 피드백으로 인해, NMOS 트랜지스터(M1)가 온이고, NMOS 트랜지스터(M2)가 OFF이며, PMOS 트랜지스터(P12, P14)가 온이고, POMS 트랜지스터(P11, P13)가 오프이므로, 출력 노드 OUT 및 /OUT은 각각 Vss 및 Vdd가 된다.
본 실시예에 따른 감지 증폭기 SA에서, 예를 들면, 0.1㎂ 이하와 같은 작은 전류를 확실하게 감지하기 위해서는, 전류 제한 NMOS 트랜지스터(M5, M6)는 데이터 감지의 시작할 때 셀 전류를 스퀴징하기 위해 배치된다.
전류 제한 트랜지스터(M5, M6)의 동작은 이하에 상세하게 설명된다. 감지 증폭기 SA는 대기 상태로 설정되고, 활성화 신호 /ACC가 로우가 된 경우에 전력 설리(sully) 전류가 공급된다. 그러나, 감지 증폭기 SA가 /ACC="H"를 가지는 인액티브 상태인 경우라도, 전류를 비트 라인에 공급할 수 있는 것이 바람직하다. 이를 위해, /ACC에 의해 제어되는 PMOS 트랜지스터(P15, P16)는 입력 노드 IN 및 /IN에 배치된다. 감지 증폭기가 대기 상태로 설정된 경우, 입력 노드 IN 및 /IN은 비트 라인에 결합되고, 전력 공급 전류는 비트 라인에 공급된다. 그러나, 셀 전류 차이는 이 때에 작다. 큰 전류가 감지 증폭기에 흐르는 경우, 검출될 셀 전류는 비교적 작게 되고, 이것은 감지 증폭기 SA의 민감도의 감소를 유도하므로, 결과적으로 감지 증폭기 자체의 노이즈에 의해 감지 상태가 정의된다.
그러한 상황을 고려하면, 감지 증폭기 대기 주기 및 감지의 시작 시에, 감지 증폭기의 공급 전류는 전류 제한 NMOS 트랜지스터(M5, M6)에 의해 제한된다. 즉, 제어 신호는 로우 레벨(예를 들면, 전력 공급 전압 Vdd)로 설정되고, 트랜지스터(M5, M6)는 작은 채널 도전성을 가지도록 설정된다.
비트 라인 데이터가 감지 증폭기 SA에 전달되고 감지 신호 /SE로 활성화된 후, 트랜지스터(M3, M4)의 드레인 전압이 감지 데이터에 따라 래치(M1, M2, P11, P12) 및 P13, P14의 전력 공급 패스를 구동하기 시작한 후, 제어 신호 VRR는 더 높은 레벨(예를 들면, 부스팅된 판독 패스 전압 Vread)로 설정된다. 결과적으로, 트랜지스터(M5, M6)는 높은 채널 도전성을 가지도록 설정되고, 높은 레이트로 데이터를 래칭할 수 있게 된다.
도 22는 비트 라인 프리차지 동작을 포함하는 감지 증폭기의 동작 파형을 도 시하고 있다. 감지 증폭기 SA 활성화 이전에, 정상 판독뿐만 아니라 검증-판독의 경우에도, 비트 라인 BL 및 /BL이 신호 /ACCpr로 프리차지된다(도 24 참조). 결과적으로, 비트 라인 BL 및 /BL은 차동 입력 노드 IN 및 /IN에 원활하게 결합되고, 데이터 감지는 제어 신호 VRR로 감지 증폭기 회로의 제어 하에서 수행된다.
도 22에서, "BLin"은 감지 증폭기 SA의 입력 노드에 가장 가까운 비트 라인 위치를 나타내고, "BLe"는 감지 증폭기 SA로부터 가장 먼 비트 라인 위치를 나타내며, "BLm"은 그 중간의 비트 라인 위치를 나타낸다.
비트 라인은 큰 시정수를 가지고 있으므로, 비트 라인 전류 공급의 시작으로부터 특정 기간이 경과되지 않는 동안에는, 감지 증폭기 SA로부터 가장 먼 NAND 스트링의 셀 전류 상태는 감지 증폭기 SA에는 전달되지 않을 것이다. 그러므로, 셀 액세스 이후에 비트 라인으로의 전류 공급을 가능한 한 일찍 시작하는 것이 바람직하다. 이에 비해, 전류 검출형 감지 증폭기 SA가 감지 시작을 위한 대기 시간 동안에 액티브 상태로 유지되는 경우, 허비되는 전류가 그 내부에 흐른다.
이를 감안하여, 감지 증폭기 SA의 전류 소스뿐만 아니라 비트 라인에 대한 전류 소스가 준비된다. 도 24-26에서, 제어 신호 /ACCpr에 의해 제어되는 전류 소스 PMOS 트랜지스터(P21, P22)는 비트 라인 전류 소스로서 기능한다. 도 24-26에 도시된 바와 같이, 비트 라인 전류 소스는 감지 증폭기 SA 근처에 배치된다. 제어 신호 VRR에 의해 제어되는 전류 제한 NMOS 트랜지스터(M11, M12)는 전류 소스 PMOS 트랜지스터(P21, P22)에 각각 직렬로 접속된다.
비트 라인 전류 공급을 시작한 후(타이밍 t10), 감지 증폭기 SA 상에서의 셀 전류 반사가 시작할 때(타이밍 t11), 감지 증폭기 SA는 대기 상태로 설정된다. 이에 이어서, 비트 라인 전류 공급을 중지하고(타이밍 t12), 그리고나서 감지 증폭기 SA를 활성화시킨다(타이밍 t13). 상기 설명된 바와 같이, 감지 증폭기의 전류 공급 및 비트 라인 프리차지는 시간상 일부분 중첩되고, 셀 전류는 중단없이 감지 증폭기 SA의 입력 노드 IN 및 /IN에 전달된다.
비트 라인 전류는 제어 신호 VRR의 수신시 감지 증폭기 활성화때까지 억제된다. 결과적으로, 감지 증폭기 전류는 작게 유지되므로, 작은 전류 차이는 감지 증폭기에서 큰 불균형을 유발한다. 비트 라인 프리차지는 워드 라인 구동 시간과 중첩되도록 수행되므로, 감지 시간이 짧게 되는 효과가 얻어진다.
상기 언급된 비트 라인 프리차지 스킴을 이용함으로써, 비트 라인 엔드 상의 셀이 워드 라인 상승으로 디스터빙(disturb)하더라도, 비트 라인 레벨이 충분히 부스팅되고 셀 전류 판독이 시작되기 이전에 영향이 제거되므로, 감지 시간에 단지 셀 상태만이 감지 증폭기 상에 반사된다. 워드 라인 레벨이 변경되고 있는 동안에 이른 타이밍에 감지가 시작하는 고속 액세스를 달성하기 위해서는, 상기 언급된 시정수를 이용하는 것이 중요하다. 감지 증폭기 SA 근처의 일부 셀들은 비트 라인 프리차지의 개시 시 디스터번스에 의해 영향을 받을 것이다. 그러나, 그러한 셀에 대해, 감지 증폭기 SA로의 신호 투과율은 작은 시정수를 가지고 있으므로, 디스터번스가 감지 시간에 제거된 상태에서 셀 전류가 감지 증폭기에 반사될 것이다.
도 23은 비트 라인 BL(또는 /BL) 상의 위치 즉, 셀 접속 위치에 따른 감지 마진의 변동을 감소하기 위한 방법을 도시하고 있다. 비트 밀도를 높이기 위해서 는, 셀 어레이를 가능한 한 크게 할 필요가 있다. 그러나, 셀 어레이가 더 커질수록, 감지 증폭기에 결합된 비트 라인이 더 길어지고, 저항 및 커패시턴스로 인해 시정수가 더 크게 된다. 결과적으로, 셀 정보가 감지 증폭기에 도달할 때까지 감지 증폭기의 활성화를 기다리는 것이 필요하게 된다. 대기 주기 동안에, 전류를 비트 라인에 공급할 필요가 있으므로, 셀 전류 차이를 감지 증폭기에 전송할 수 있게 한다.
그러나, 이 경우에, 비트 라인 상의 전위 레벨 차이는 비트 라인 시정수로 인해 크다. 이를 감안하면, 비트 라인은 2개의 부분으로 분할되고, 비트 라인 전류 공급 상태는, 감지 증폭기 SA와 비트 라인의 중간점 M 사이에 배치된 셀이 선택되는 경우와, 중간점 M과 비트 라인 엔드 E의 사이에 배치된 다른 셀이 선택되는 다른 경우 사이에서 교환가능하게 된다.
상세하게 설명하면, 비트 라인 상에서 감지 증폭기 SA 근처에 배치된 클램핑 트랜지스터 Qt(또는 Qc)가 이용된다. 이러한 트랜지스터는 삭제 시에 셀 어레이에 인가된 고전압이 감지 증폭기 SA에 공급되는 것을 방지하기 위한 기능을 하는 높은 브레이크다운 트랜지스터이다.
본 실시예에서, 클램프 트랜지스터 Qt(Qc)의 컨덕턴스는 비트 라인 상의 선택된 셀의 위치에 따라 게이트 전압 Vtg와 교환되어, 셀 위치에 관계없이 비트 라인 전하 상태가 일정하게 된다. 상세하게는, 예를 들면, 중간점 M 및 엔드 포인트 E에서의 비트 라인 전위가 70ns인 비트 라인 프리차지 주기의 엔드 타이밍에서 서로 거의 동일하게 하도록 하기 위해, 감지 증폭기 SA와 중간점 M의 사이에 배치된 셀이 선택된 경우에 Vtg=3V가 이용되는데 대해, 중간점 M과 비트 라인 엔드 E의 사이에 배치된 다른 셀이 선택되는 다른 경우에 Vtg=5V가 이용된다.
상기 언급된 방법을 이용함으로써, 비트 라인의 전자의 부분 및 후자 부분의 양쪽에서, 동일한 비트 라인 전위 환경이 얻어진다. 결과적으로, 작은 셀 전류를 감지하는 경우에, 감지 마진이 증가될 수 있다.
다음으로, 도 23을 참조하면, 기록 시에 비트 라인 리셋 및 비트 라인 프리차지가 이하에 설명될 것이다. 도 3 및 4를 참조하여 설명된 바와 같이, 비트 라인 히스토리를 취소하고 기록 시에 비선택된 비트 라인을 특정 고전압으로 프리차지하기 위해, 예를 들면, 2개의 포인트, 중간점 M 및 엔드 포인트 E에 배치되는(도 3 및 4를 참조하라), 셀 어레이의 다른 것들과 동일한 셀 구성을 가지는 비트 라인 리셋/프리차지 회로 BRP가 준비된다.
감지 증폭기를 가능한 한 짧은 사이클 주기로 활성화하기 위해서는, 이전 사이클의 비트 라인 히스토리가 유지되지 않는 것이 바람직하다. 따라서, 감지 증폭기 SA가 활성화되고 감지된 데이터가 래치된 직후의 특정 시간 동안에, 이들 비트 라인 리셋/프리차지 회로 BRP의 리셋 회로가 활성화되어, 중간점 M 및 엔드 포인트 E로부터 비트 라인이 Vss가 되도록 리셋한다.
추가적으로, 기록 시에, 비선택된 셀에 결합된 워드 라인은 고전압으로 부스팅된다. 그러므로, 비선택된 비트 라인이 고전위를 가지도록 하는 것이 유효하므로, 높은 전계가 셀 채널과 부유 게이트 사이에 인가되는 그러한 상황이 셀에서 발생하지 않도록 방지한다. 이를 위해, 비트 라인 리셋/프리차지 회로 BRP의 프리차 지 회로가 활성화되어, Vdd + α를 비선택된 비트 라인에 인가한다.
이들 리셋/프리차지 회로는 기본적으로 셀 어레이의 나머지 부분과 동일한 NAND 스트링 구조로 형성되므로, 레이아웃 면적이 거의 증가되지 않을 것이다.
다음으로, 정상 판독 동작, 삭제-검증 및 기록-검증 판독 동작은, 셀 어레이에서 감지 증폭기 SA와 NAND 스트링간의 접속 관계를 참조하여 상세하게 설명될 것이다.
[정상 판독 시의 비트 라인 감지 시스템]
도 24는 정상 판독 시의 비트 라인 감지 시스템을 도시하고 있다. 이러한 예에서, 비트 라인 BL의 엔드 근처의 정보 셀 NAND 스트링 T-NAND 및 비트 라인 /BL의 엔드 근처의 제1 기준 셀 NAND 스트링 R-NAND가 선택되는 경우가 도시되어 있다.
비트 라인 프리차지 소스는 제어 신호 /ACCpr로 제어되는 PMOS 트랜지스터(P21, P22), 및 제어 신호 VRR로 제어되는 전류 제한 NMOS 트랜지스터(M11, M12)로 형성된다. 이들은 감지 증폭기 SA에서 전류 패스와 동일하다.
보통의 상태에서, 제어 신호 VRR은 초기 감지 시간에서, 예를 들면 전력 공급 전압 Vdd 또는 그보다 약간 높은 전압에서, 감지 증폭기에서와 동일한 시정수로 설정된다. 워드 라인이 상승한 후, 셀 전류가 비트 라인에 흐르기 시작하는 경우, 비트 라인은 클램핑 트랜지스터(Qt 및 Qc)를 통해 비트 라인 프리차지 소스에 결합된다.
제어 신호 /ACCpr이 스텝다운되는 경우, 비트 라인 프리차지가 시작된다. 상기 설명된 바와 같이, 클램핑 트랜지스터(Qt, Qc)의 제어 전압 Vtg의 레벨은 비트 라인의 어느 부분이 액세스되는지에 따라 결정된다.
정보 셀 NAND 스트링 T-NAND의 셀 전류 및 기준 셀 NAND 스트링 R-NAND의 셀 전류가 입력 노드 IN 및 /IN 상에 반사되는 경우에, 감지 증폭기 SA가 활성화된다. 그리고나서, 제어 신호 /ACCpr가 "H"로 설정되어 있으므로, 감지 증폭기 SA는 비트 라인 전류를 공급하기 시작한다.
감지 증폭기 SA와 평행하게 배치된 것은 데이터 래치 회로 LAT이다. 이러한 데이터 래치 LAT의 세부사항은 이하에 설명될 것이다. 감지 증폭기 SA의 출력 노드 OUT 및 /OUT는 클럭 CLK로 제어되는 NMOS 트랜지스터(M13, M14)를 통해 데이터 래치 LAT의 노드 B 및 /B에 결합된다.
초기 감지 동작을 종료한 후, 제어 전압 VRR은 예를 들면, 판독 패스 전압 Vread에 대응하는 고전압으로 부스팅된다. 결과적으로, 감지 데이터가 래치되고 클럭 CLK가 동시에 부스팅되므로, 감지된 데이터가 데이터 래치 LAT에 전달된다.
감지된 데이터를 결정한 후, 제어 신호 Brs가 상승되고, 비트 라인 프리차지/리셋 회로의 리셋 회로 BLrs가 활성화된다. 결과적으로, 비트 라인 BL 및 /BL이 다음 사이클 동안에 Vss로 리셋된다.
[기록 선행 프로세스의 검증 시의 비트 라인 감지 시스템]
도 25는 제2 기준 셀 I-셀로 검증 시에 이용되는 비트 라인 감지 시스템을 도시하고 있다. 즉, 이러한 시스템은기록 선행 프로세스에서 제1 삭제 단계 ERASE, 기준 데이터 레벨을 기록하기 위한 예비 기록 단계, ND&RW, 및 데이터 레 벨 L0을 기록하기 위한 제2 삭제 단계 L0W에 적응된다.
검증-판독은 비트 라인 세팅 및 감지 증폭기 활성화에 대해 정상 판독과 다르지 않지만, 제2 기준 셀이 이용되는 정산 판독과는 다르다. 도 25에서, 정보 셀 NAND 스트링 T-NAND는 비트 라인 BL 측에서 선택되지만, 제2 기준 셀 NAND 스트링 I-NAND는 비트 라인 /BL 측에서 선택된다. 제1 기준 셀 R-셀의 기준 레벨이 설정되는 경우, 정보 셀 NAND 스트링 T-NAND 대신에, 기준 셀 NAND 스트링 R-NAND가 선택된다.
감지된 데이터는 양쪽 검증 시 삭제 단계 ERASE 및 L0 기록 단계 L0W에서 삭제 동작에 피드백되지 않으므로, 감지 증폭기 SA가 리셋되고, 비트 라인은 검증 후 신호 Brs로 리셋된다. 이에 비해, 예비 기록 단계 ND&RW의 검증 시에, 각 비트 라인에 대해 프로그램이 계속되는지 여부가 감지된 데이터에 종속되어 결정될 것이다. 그러므로, 감지 증폭기의 리셋은 프로그램 완료 이후 및 다음 검증 이전에 수행된다. 감지 증폭기가 리셋된 후, 신호 Brs는 비트 라인을 리셋하도록 상승한다.
기록 이전에, 클램프 트랜지스터(Qt, Qc)는 비트 라인 BL, /BL을 감지 증폭기 SA로부터 분리하도록 일단 턴오프되고, 비트 라인 BL, /BL은 비트 라인 리셋/프리차지 회로 BRP에서 프리차지 회로로 Vdd 또는 더 높은 레벨로 프리차지된다. 결과적으로, 비선택된 비트 라인이 프로그래밍되는 것을 방지한다.
클램프 트랜지스터(Qt, Qc)의 제어 신호 Vtg를 다시 상승시키고 신호 PRG를 동시에 상승시켜, 입력 노드 IN, /IN에 접속된 NMOS 트랜지스터(M15, M16)를 턴온한다. 이들 트랜지스터들은 NMOS 트랜지스터(M17, M18)를 통해 Vss에 결합되고, 이들의 게이트는 감지 증폭기 SA의 출력 노드 OUT, /OUT에 의해 구동된다.
그러므로, 감지 증폭기 SA의 출력 상태는 입력 노드 IN 및 /IN에 피드백되고, 선택된 비트 라인은 감지 증폭기 SA에 결합된다. 결과적으로, 감지 증폭기 상태가 반사되는 비트 라인 레벨이 얻어질 것이다. 비선택된 비트 라인은 Vdd + α의 부유 레벨로 유지되고, 그 셀은 프로그래밍되지 않는다.
상기 설명된 바와 같이, 제2 기준 셀 I-셀은 셀 어레이의 NAND 스트링 구조로 형성되고, 이것과 정상 셀간의 차이는 가능한 한 작게 설정되므로, 다른 종류의 구조가 셀 어레이에 도입되지 않을 뿐만 아니라, 셀 레이아웃 면적 증가가 무시될 수 있다. 즉, 정상 NAND 스트링의 선택 게이트 트랜지스터와 유사하게, 모든 셀의 부유 게이트 및 제어 게이트가 직접 결합되고, 게이트 레벨은 기준 전압 Vref로 설정된다.
기준 전압 Vref를 레벨 세팅하는 방법은 이하와 같다. 도 27에 도시된 바와 같이, NAND 스트링이 하나의 트랜지스터라 가정하면, 게이트 전압 Vg(=Vref)가 변경되는 경우에 얻어지는 스트링 전류 I의 변경 효율을 최대로 만들도록 레벨이 설정된다. 상세하게는, 이것은 전류 I가 포화되는 레벨의 약 2/3, 즉 비트 라인 레벨 + Vth 및 Vth 레벨간의 중간 레벨이다.
[L1-L3 기록-검증 시의 비트 라인 감지 시스템]
도 26은 제1 기준 셀 R-셀에 대해 데이터 레벨 L1, L2 및 L3의 기록-검증 싱의 비트 라인 시스템을 도시하고 있다. 도 26에서, 정보 셀 NAND 스트링 T-NAND가 비트 라인 BL측에서 선택되는데 대해 기준 셀 NAND 스트링 R-NAND가 비트 라인 /BL 측에서 선택되는 경우가 도시되어 있다.
셀 기록 상태는 데이터 래치에 홀딩된 기록 데이터에 따라 결정된 노드 B 및 /B의 레벨, 및 판독 데이터에 따라 결정된 비트 라인 BL, /BL의 상태에 기초하여 판단될 것이다. 노드 B 및 /B의 레벨을 감지 증폭기 SA에 피드백하기 위해, 그 게이트가 노드 B 및 /B에 의해 구동되는 NMOS 트랜지스터(M19, M20), 및 그 게이트가 신호 REFr 및 REF1에 의해 각각 구동되는 NMOS 트랜지스터(M21, M22)는 감지 증폭기 SA의 Vdd 노드와, 입력 노드 IN 및 /IN의 사이에 배치된다.
REFr 및 REF1은 기준 셀 R-셀이 선택된 어드레스에 따라 비트 라인 /BL 및 BL 측에서 선택되는 경우에 상승하는 신호들이다. 노드 B 및 /B의 피드백은 이하와 같이 수행된다.
정보 셀 T-셀이 비트 라인 BL측에서 선택되는 경우에, 신호 REFr이 상승한다. 이때, 노드 /B가 "H"인 경우, 트랜지스터(M19, M21)가 온이므로, 비트 라인 BL는 셀 데이터와 관계없이 Vdd 전류를 공급받고, 셀 전류가 외관상 작게 된다는 결과로서 "0"상태에 있도록 설정되며, 그럼으로써 감지 증폭기 SA의 출력 노드 OUT가 "L"로 설정된다.
노드 /B가 "L"인 경우, 데이터 래치 LAT의 데이터는 감지 증폭기 SA에 영향을 미치지 않으므로, 감지 증폭기 SA는 비트 라인 BL 및 /BL간의 셀 전류를 비교한다. 비트 라인 BL의 셀 전류는 비트 라인 /BL보다 크므로(즉, 셀 데이터는 "1"이다), 노드 OUT는 "L"이 된다.
감지된 결과는 신호 PRG = "H"를 가지는 비트 라인에 피드백되고, 비트 라인 BL은 Vss로 설정되며, 선택된 워드 라인에 인가된 기록 전압 Vpgm에 대해 기록이 수행되고, 선택된 정보 셀의 임계 전압이 증가도니다. 그런 후, 감지 증폭기 SA를 리셋하고, 동일한 셀 데이터를 검증하라. 비트 라인 BL 상의 셀 전류가 비트라인 /BL의 기준 전류보다 더 작게 되는 경우, 선택된 셀의 "0"기록이 충분하다는 것을 보여주고, 정보 셀의 기록 시퀀스가 완료될 것이다.
여기에서 유의할 점은, 비트 라인 쌍들 중 하나가 감지 증폭기 SA에 결합되므로, 비선택된 비트 라인 상의 셀들이 프로그래밍되는 것을 방지하는 것이 필요하다는 점이다. 그러므로, 클램프 트랜지스터(Qt, Qc)는 검증 감지 후 턴오프되어, 비트 라인을 감지 증폭기 SA로부터 분리하고, 비트 라인은 비트 라인 리셋/프리차지 회로 BRP에서 프리차지 회로로 Vdd + α로 프리차지된다. 그리고나서, 선택된 비트 라인 BL만은 단지 감지 증폭기 SA에 다시 결합되고, 검증 결과에 따라 신호 PRG를 가지는 비트 라인 레벨로 설정되며, 프로그램이 수행될 것이다.
비트 라인 BL에 대해, Vdd + α의 부유 상태는, 데이터 래치 LAT의 노드 /B가 "H"인 상태, 기록 완료, 및 비선택된 상태의 모든 상태에서 유지된다. 이 경우에, 기록 전압 Vpgm이 워드 라인에 인가되더라도, 기록은 수행되지 않는다.
[감지 유닛/검증-체크 회로]
도 28은 감지 증폭기 SA, 데이터 래치 회로 LAT 및 검증-체크 회로 VCK를 포함하는 감지 유닛(31)을 도시하고 있다.
비트 라인 주변부를 설정하는 것에 관련된, 검증하기 위한 회로부는 도 28의 하단부에 도시되어 있다. 제1 기준 셀 R-셀이 이용되는 검증 시에, 비트 라인 쌍 BL 및 /BL의 상태는 노드 B 및 /B의 데이터에 따라 설정된다. 제2 검증 셀 I-셀이 이용되는 다른 검증 시에, 래치 회로 LAT의 데이터가 이용되지 않는다. 그러므로, 신호 /CLK는 "H"로 설정되고, 노드 B 및 /B는 NMOS 트랜지스터(M25, M26)를 통해 Vss 로 설정되므로, 신호 REFr 또는 REF1이 상승하더라도, 비트 라인에 영향을 미치지 않는다.
뿐만 아니라, 판독 시에, 노드 B 및 /B의 상태가 비트 라인 감지에 영향을 미치지 않기 위해, 출력 노드 OUT 및 /OUT을 각각 노드 B 및 /B에 결합하는데 이용되는 신호 CLK에 반전되는 신호 /CLK는 상승되어 노드 B 및 /B를 Vss로 설정한다. 감지 결정 후, 신호 CLK가 증가되고, 노드 B 및 /B의 레벨이 시프트되어 비트 라인 전위를 강화시킨다.
기록 시에, 신호 PRG는 "H"로 설정되므로, 비트 라인 중 하나는 감지 증폭기 출력 OUT 및 /OUT에 따라 Vss로 설정됨으로써, 선택된 셀의 기록이 계속될 지 여부가 피드백된다.
도 28의 상단부에 도시된 검증-체크 회로 VCK는 검증-삭제 및 검증-기록에 이용되는 판단 회로이다. 삭제-검증 시 및 기록-검증 시의 예상 데이터 상태가 서로 다르므로, 이들에 동일한 시스템이 이용되지 않는다. 즉, 삭제 검증은 셀의 임계 전압이 충분히 낮아져 있다는 것을 검증하기 위한 것인데 대해, 기록 검증은 셀의 임계 전압이 특정 레벨까지 부스팅되어 있다는 것을 검증하기 위한 것이다.
상세하게는, 검증-삭제 시에, 감지 출력 노드 OUT가 비트 라인 BL측 상의 셀에 기초하여 "H"로 설정되는 경우(즉, REFr="H"), 또는 감지 출력 노드 /OUT가 비 트 라인 /BL 상의 셀에 기초하여 "H"로 설정되는 경우(즉, REF1="H")에 삭제 완료가 검출된다. 검증-기록 시에, 비트 라인 BL 측 상의 셀에 기초하여 /OUT가 "H"가 되는 경우(즉, REFr = "H") 또는 비트 라인 /BL 측 상의 셀에 기초하여 OUT가 "H"가 되는 경우(즉, REF1="H")에 검출된다.
상기 언급된 검증-판단을 수행하기 위해, 체크 신호 INQi로 제어되는 PMOS 트랜지스터(P31)와 NMOS 트랜지스터(M39)의 사이에 4가지 전류 통로가 형성되어, 이하와 같이 비교 회로를 구성한다.
OUT와 REFr간의 AND 로직을 취하기 위한 NMOS 트랜지스터(N31, N37)를 포함하는 제1 전류 통로, OUT와 REF1간의 AND 로직을 취하기 위한 NMOS 트랜지스터(M31, M38)를 포함하는 제2 전류 통로, /OUT와 REF1간의 AND 로직을 취하기 위한 NMOS 트랜지스터(M32, M38)를 포함하는 제3 전류 통로, 및 /OUT와 REFr간의 AND 로직을 취하기 위한 NMOS 트랜지스터(M32, M37)를 포함하는 제4 전류 통로.
이들 전류 통로를 교체하기 위해, NMOS 트랜지스터(M33, M36)가 제1 및 제3 전류 통로에 각각 삽입되고, NMOS 트랜지스터(M34, M35)는 제2 및 제4 전류 통로에 각각 삽입된다. 트랜지스터(M33, M36)는 검증-삭제 판단 시에 "H"가 되는 체크 신호 ERQ에 의해 구동되는데 대해, 트랜지스터(M34, M35)는 검증-기록 판단 시에 "H"가 되는 체크 신호 PRQ에 의해 구동된다. 즉, 제1 및 제3 전류 통로(즉, 비교 회로)는 검증-삭제 판단 시에 활성화되는데 대해, 제2 및 제4 전류 통로(즉, 비교 회로)는 검증-기록 판단 시에 활성화된다.
그 소스가 Vdd에 결합되는 PMOS 트랜지스터(P41)의 드레인 노드 NCi는 INQi="L"인 동안에 "H"레벨(=Vdd)로 충전된다. INQi="H"가 입력되고, 검증-판독 데이터가 예상값과 동일한 경우, 노드 NCi는 "L"레벨로 방전된다. 이러한 노드 NCi의 "L"레벨 변이에 응답하여, 인버터(321)는 FINi="H"를 출력한다.
도 29에 도시된 바와 같이, 하나의 페이지 데이터를 동시에 판독하기 위한 기능을 하는, 전체 감지 유닛에서의 검증-체크 회로 VCKi는 하나의 스테이지의 체크 출력 FINi가 다음 스테이지의 체크 입력 INQi+1이 되는 "도미노 이론"의 방식으로 순차적으로 결합된다. 검증-체크 싱에, 체크 입력 INQ0="H"가 제1 스테이지 검증-체크 회로 VCK0에 입력된다. FINn-1="H"가 생성되는 경우, 모든 기록 또는 삭제 셀이 예상 데이터로 설정되어 있는 것이 검출된다.
[데이터 래치 회로 LAT의 구성 및 동작]
도 30은 기록 데이터를 로딩하고 판독 데이터 비트를 데이터 라인에 전달하는데 이용되는 데이터 래치 회로 LAT의 상세한 구성을 도시하고 있다. 회로 LAT는 데이터 기록 및 판독에 공통으로 이용되는 2개의 래치(301, 302)를 가지고 있다.
기록 시에, 상단 래치(301)는 상위 비트(HB)를 저장하는데 대해, 하단 래치(302)는 하위 비트(LB)를 저장한다. 상기 설명된 바와 같이 판독 시에 짝수/홀수를 판단하기 위해, 래치(301, 302)는 클럭 CLK 및 /CLK에 의해 제어되는 시프트 레지스터로서 기능한다.
최종 판독 데이터는 상단 래치(301)에 저장된다. 데이터 판독이 삽입되어 기록 시퀀스를 인터럽트하는 경우, 상위 비트 기록이 계류된 기록 시퀀스에서 종료되면, 셀 어레이로부터 상위 비트를 판독하고 이를 상부 래치(301)에 저장할 수 있 다.
배선의 개수를 줄이기 위해, 데이터 래치 LAT와 I/O 버퍼 사이에 배치된 데이터 라인(303)은 단일 배선으로 형성된다. 데이터 래치 LAT는 초기 상태로 설정되고, 데이터 라인(303)으로부터 전달된 데이터가 래치 LAT의 초기 상태와 다른 경우, 래치된 데이터가 인버팅될 것이다. 상세하게는, 데이터 라인(303)은 상위 비트를 저장하는 상단 래치(301)를 위한 데이터 라인 /DQ로서 기능하고, 하위 비트를 저장하는 하단 래치(302)에 대한 보상형 데이터 라인 /DQ로서 기능한다. 그러므로, 외부적으로 공급된 데이터는 상위 또는 하위 비트에 따라 로직상 반전될 것이다.
복수의 데이터 래치는 데이터 라인(303)을 공유한다. 어드레스 데이터에 기초하여 선택 신호 CSL1, CSL2, Xi 및 Yj에 따라, 어느 데이터 래치(301)가 데이터 라인(303)에 결합되는지가 선택된다.
데이터 래치 회로 LAT의 상세 구성 및 동작은 일부 동작 모드와 관련하여 이하에 설명될 것이다.
(판독 모드에서의 데이터 래치 LAT)
도 31은 접속 상태가 직선으로 도시된 판독 모드에서의 데이터 래치 회로 LAT를 도시하고 있다. 상단측 래치(301)의 노드 HB 및 /HB에 각각 결합되는 NMOS 트랜지스터(M66, M67)의 소스는 그 게이트가 클럭 /CLK에 의해 구동되는 NMOS 트랜지스터(M52)의 드레인에 공통으로 결합되고, 그 게이트는 하단 래치(302)의 노드 LB 및 /LB에 각각 결합된다.
하단측 래치(302)의 노드 LB 및 /LB에 각각 결합되는 NMOS 트랜지스터(M68, M69)의 소스는, 그 게이트가 노드 B 및 클럭 CLK에 의해 각각 구동된 직렬로 접속된 NMOS 트랜지스터(M64, M65)에 공통으로 결합되고, 그 게이트는 상단측 래치(301)의 노드 /HB 및 HB에 각각 결합된다. 그러므로, 셀 데이터 판독 시에, 래치(301, 302)는 2-비트 시프트 레지스터를 구성하고, 이는 클럭 CLK 및 노드 B에 의해 구동된다.
상기 설명된 바와 같이, HB 데이터는 T2의 하나의 사이클에서 판독되고, LB 데이터는 T1 및 T3의 2개의 사이클로 판독되는 방식으로, 데이터 판독이 수행된다. 이들 데이터 판독 사이클에서, 클럭 CLK 및 /CLK는 도 32에 도시된 바와 같이 생성된다.
모든 경우에, 비트 정보는 노드 B에서 "1" 데이터의 개수의 짝수/홀수에 기초하여 얻어지고, 이는 감지 증폭기 SA로부터 전달된다. 즉, 데이터 감지 시에, 노드 B의 데이터는 하단측 래치(302)에서 NMOS 트랜지스터(M64)의 게이트에 입력된다.
상세하게 설명하면, 감지 증폭기 SA로부터 데이터 전달의 대기 주기에, 클럭 신호는 이하, 즉 CLK = "L" 및 /CLK = "H"와 같다. 그러므로, 노드 B 및 /B는 NMOS 트랜지스터(M47, M48)를 통해 Vss로 설정된다. 데이터 래치 LAT는 하단측 래치(302)에서 "1"이 설정되고(즉, LB="H", /LB="L") 이에 응답하여 상단측 래치(301)에서 "0"이 설정되는(즉, HB="L", /HB="H") 그러한 상태에서, 리셋 신호 RS="H"로 초기화된다.
클럭이 "H"가 되는 경우, 감지 증폭기 SA의 감지된 데이터가 노드 B 및 /B에 입력된다(도 24 참조). 하단측 래치(302)의 노드 LB 및 /LB에 접속된 것은 직렬로 접속된 NMOS 트랜지스터(M64, M65)로서, 데이터 노드 B와 클럭 CLK간의 AND 로직을 취한다. CLK="H"및 B="H"인 경우에, 하단측 래치(302)의 데이터는 "0"으로 인버팅되고, 클럭 CLK가 "L"로 리턴할 때 상단측 래치(301)로 반전되어 전달됨으로써, 상단측 래치(301)에 "1"이 설정된다.
상기 설명된 동작에 따르면, 감지 증폭기 SA로부터 전달된 노드 B에서 데이터 "1"의 개수가 홀수인 경우, 상단측 래치(301)는 "1"을 저장하는데 대해, 데이터 "1"의 개수가 짝수인 경우, 상단측 래치(301)는 "0"을 저장한다. 상단측 래치(301)의 최종 데이터는 2개의 사이클을 가지는 하나의 사이클의 HB 감지 및 LB 감지의 판독 데이터로 다루어진다. 상단측 래치(301)의 데이터는 선택 신호 CSL1, Xi 및 Yj로 데이터 라인(303)(/DQ)에 전달됨으로써, 셀의 비트 데이터가 출력될 것이다.
[기록 모드에서의 데이터 래치 LAT]
도 33은 접속 상태가 직선으로 도시된 기록 모드의 데이터 래치 회로 LAT를 도시하고 있다.
기록-검증 시에, 상위 비트 및 하위 비트 데이터는 각각 래치(301, 302)에 각각 설정되도록 되어 있다. 데이터 로딩 이전에 이들 래치의 초기 상태는 판독 모드에서와 유사하게, NMOS 트랜지스터(M51)의 이용에 의해 설정된다. 상단측 래치(301)에 대해, 리셋 신호 RSh는 NMOS 트랜지스터(M52)에 입력된다. 즉, 신호 RS 및 RSh는 일시에 "H"로 설정되고, 하단측 래치(302)는 "1"이 되도록 설정되며, 상단측 래치(301)는 "0"으로 설정된다.
셀 어레이에 기록된 데이터를 판독하고 이를 기록 데이터로서 래치(301)에 저장하기 위해서는, 단지 래치(302)만이 리세되고, 이것에 하위 비트 데이터가 외부적으로 설정될 것이다. 단지 하단측 래치(302)를 리셋하기 위해서는, 단지 신호 RS만이 "H"인 것으로 설정된다. 다른 리셋 신호 RSh는 "L"로 유지되고, 하단측 래치(302)의 리셋 동작은 상단측 래치(301)의 데이터 상태에 영향을 미치지 않는다.
상위 비트 데이터에 대해, 외부 기록 데이터 로딩은, 데이터 라인(303)과 노드 /HB의 사이에 배치되고 CSL1, Xi 및 Yj로 각각 구동되는 NMOS 트랜지스터(M44, M45 및 M46)를 통해 수행된다. /DQ="L"의 경우에, 래치(301)의 노드 /HB는 방전되고, 하위 비트 기록 데이터가 로딩될 것이다.
하위 비트 데이터 로딩은, 데이터 라인(303)과 하단측 래치(302)의 노드 LB의 사이에 배치되고 CSL2, Xi 및 Yj로 각각 구동되는 NMOS 트랜지스터(M41, M42 및 M43)를 통해 수행된다. DQ="L"의 경우에, 래치(302)의 노드 LB는 방전되고, 하위 비트 기록 데이터가 로딩될 것이다.
래치 LAT에서 저장된 기록 데이터에 따라, 노드 B 및 /B에서 "H" 및 "L"은 모든 기록 단계 vp1, vp2 및 vp3에서 설정된다. 이를 위해, 전달 NMOS 트랜지스터(M48, M50)는 단계 vp1에 대응하는 신호 "vp1"에 의해 구동된, 래치(301)의 노드 HB, /HB와 노드 /B 및 B의 사이에 배치된다.
유사하게, 전달 NMOS 트랜지스터(M53, M54)는 래치(302)의 노드 LB와 노드 /B의 사이에 배치되고, 전달 NMOS 트랜지스터(M56, M57)는 래치(302)의 노드 /LB와 노드 B의 사이에 배치되며, 전달 NMOS 트랜지스터(M62, M63)는 노드 LB와 노드 B의 사이에 배치되고, 전달 NMOS 트랜지스터(M59, M60)는 래치(302)의 노드 /LB와 노드 /B의 사이에 배치된다.
이들 전달 트랜지스터는 단계 vp1 및 vp3에 대응하는 신호 "vpa"및 "vpb" 및 래치(301)에 저장된 데이터로 구동된다. 노드 B 및 /B에 더 배치된 것은, 클럭 /CL과 노드 B 및 /B간의 AND 로직을 가지는 노드 B 및 /B를 풀업하도록 기능하는 PMOS 트랜지스터(P41, P42) 및 (P43, P44)이다.
다음으로, 기록 시에 데이터 래치 동작은, 비트 라인 BL 측 상의 T-셀 어레이가 선택되는 상태와 관련하여 상세하게 설명될 것이다.
단계 vp1:
이 단계는 상위 비트 데이터 레벨 L2를 기록하기 위한 것으로, 즉 T-셀 어레이에서의"0" 기록 및 C-셀 어레이에서의 "1"기록이다. 신호 vp1="H"에 EK라, 래치(301)의 노드 HB 및 /HB에서의 데이터가 각각 노드 /B 및 B에 전달된다.
단계 vp2:
이 단계는 데이터 레벨 L2에서 데이터 레벨 L3까지 하위 비트 데이터를 기록하기 위한 것으로, 즉 T-셀 어레이에서 데이터 레벨 L2=(0, 1) 및 L3=(0, 0)을 결정하기 위한 것이다.
이 때, 신호 vpa = "H"이고 래치(301)의 데이터가 "0"인 경우(즉, /HB = "H"), 래치(301)의 데이터는 전달 트랜지스터(M53, M54, M56 및 M57)를 통해 노드 B 및 /B에 전달된다. 이에 비해, 데이터 래치(301)가 "1"인 경우(HB="H"), NMOS 트랜지스터(M58)가 턴온되어, 노드 B가 "L"로 설정되고, 노드 /B는 "H"로 설정된다. 래치(301)의 데이터 "1"(즉, HB="H")은 "기록 금지"를 의미한다. 이 때, 비트 라인 BL에는 강제로 전류가 공급되고, 기록 완료로 다루어질 것이다.
단계 vp3:
이 단계는 하위 비트 데이터를 데이터 레벨 L0에서 데이터 레벨 L1까지 신호 vpb="H"로 기록하기 위한 것으로, 즉 T-셀 어레이 상에서 데이터(HB, LB)=(1,0), (1,1)을 결정하기 위한 것이다.
래치(301)의 데이터가 "1"인 경우, 래치(302)의 데이터는 전달 트랜지스터(M59, M60, M62 및 M63)를 통해 노드 B 및 /B에 전달된다. 이에 비해, 데이터 래치(301)가 "0"(HB = "L")인 경우, NMOS 트랜지스터(M61)가 턴온되므로, 노드 /B는 "L"로 설정되고 노드 B는 "H"로 설정된다. HB="0"의 데이터가 이미 기록되었으므로, 셀 전류를 노드 /B="L"로 감지하는 경우, 기록 완료가 검출되고, 기록은 더 이상 진행되지 않을 것이다.
비트 라인 /BL 측 상에서, 다른 셀 어레이 C-셀 어레이에 대해, 상위 비트 HB가 반전된다. 그러므로, 신호 vpb는 단계 vp2에서 "H"로 설정되고, 신호 vpa는 단계 vp3에서 "H"로 설정된다.
도 34는 상기 설명된 기록 단계를 통해 기록된 상위 비트 데이터 HB 및 하위 비트 데이터 LB의 기록 상태를 도시하고 있다. 도 34에서, 결정된 비트 데이터는 굵은 스트로크로 도시되어 있다. T-셀 어레이 기록(T)에서, 신호 vpa 및 vpb는 단 계 vp2 및 vp3에서 각각 "H"로 설정되고, C-셀 어레이 기록(C)에서, 신호 vpb 및 vpa는 단계 vp2 및 vp3에서 각각 "H"로 설정된다.
[고속 NAND 플래시 메모리]
다음으로, 고속 및 멀티-레벨 NAND 플래시 메모리가 이하에 상세하게 설명된다.
(메모리 셀 어레이 및 감지 증폭기 회로)
도 35는 고속 NAND 플래시 메모리의 메모리 셀 어레이 및 감지 증폭기 회로를 도시하고 있다. T-셀 어레이(1t) 및 C-셀 어레이(1c)가 감지 증폭기 회로를 샌드위치하도록 배치되는 것은 상기 설명된 것과 동일하다. 상세하게는, 예를 들면, 각 T-셀 어레이(1t) 및 C-셀 어레이(1c)는 각각에 512-정보 NAND 셀 스트링(T-셀 NAND 및 C-셀 NAND)이 결합되는 4k-비트 라인을 구비하고 있고, 하나의 NAND 스트링은 32-셀을 포함한다.
감지 유닛(31)이 16-비트 라인 쌍에 대해 배치된다(즉, 16-비트 라인 쌍이 감지 유닛(31)을 공유한다)고 가정하면, 이들 셀 어레이(1t, 1c)에 대해 256-감지 유닛(31)이 준비된다. 256-감지 유닛(31)이 한번에 활성화되는 셀 어레이(1t, 1c)의 영역은 페이지 뱅크 BNKi로서 정의된다.
페이지 뱅크 BNKi는 16-데이터 라인(303)을 가지고 있고, 이들 각각은 데이터 라인 DQ 및 /DQ로서 기능한다. 이들 데이터 라인(303)을 통해, 데이터가 감지 유닛(31)의 데이터 래치 회로와 외부간에 전달될 것이다.
필요하다면, 복수의 페이지 뱅크가 준비된다. 결과적으로, 뱅크들 간에 인 터리빙하는 것이 가능하게 되어, 페이지 뱅크에 연속적으로 액세스한다.
하나의 감지 유닛(31)과 뱅크 BNKi의 비트 라인간의 관계는 도 35의 하단부에 도시된 확대부에 도시되어 있다. BLx 및 /BLx(x=0~15)는 비트 라인 쌍이고, 이들 16-비트 라인 쌍은 감지 유닛(31)을 공유한다. 상기 설명된 바와 같이, 복수의 NAND 스트링은 각 비트 라인에 결합된다. 각 비트 라인에 결합된 복수의 NAND 스트링 내에서, 어느 것이 제1 기준 셀 NAND 스트링, R-NAND로서 선택되는 지가 옵션으로 선택되고 고정된다. 제2 기준 셀 NAND 스트링, I-NAND는 셀 어레이에서 소정 위치에 형성된다.
감지 유닛(31)에 결합될 것으로 16-비트 라인 쌍에서 어느 것이 선택되는 것은 비트 라인 선택 회로(멀티플렉스) MUX에 의해 정의된다. 선택 신호 bp0-bp15에 따라, 하나의 비트 라인 쌍이 선택될 것이다. 선택 신호 bp0-bp15는 어드레스 신호의 일부이고 메인 페이지 어드레스(주 페이지 어드레스)에서 페이지 선택 어드레스의 일부로서 기능한다.
감지 유닛(31)은, 도 28에 설명된 바와 같이, 감지 증폭기 SA, 검증-체크 회로 VCK 및 데이터 래치 회로 LAT를 포함한다. 다양한 제어 신호는 감지 유닛(31)에 입력된다. 검증 결과를 판단하기 위해, 신호 INQi가 감지 유닛(31)에 입력되고, 신호 FINi는 이로부터 출력된다. 상기 설명된 바와 같이, 출력 신호 FINi는 이어지는 감지 유닛(31)의 입력 신호 INQi+1로서 기능한다. 기록 모드 또는 삭제 모드에서 기록 또는 삭제가 전체적으로 완료된 경우, 최종 판단 신호 FIN="H"가 페이지 뱅크로부터 출력될 것이다.
감지 유닛(31)의 데이터 래치 회로 LAT에 선택적으로 결합된 것은 글로벌 데이터 라인(303)으로서, 데이터 라인 DA 및/DQ의 기능을 가지고 있다. 16-데이터 라인(303)과 16-감지 유닛(31)의 사이에서, 데이터는 한번에 병렬로 전달된다.
(어드레스 구조)
페이지 뱅크 BNKi를 구성하는 "페이지"가 이하에 설명된다. 페이지 뱅크 BNKi에서, 도 3에 도시된 바와 같이, 데이터 삭제는 NAND 스트링 블록에 의해 수행되고, 기록 및 판독 각각은 페이지에 의해 수행된다. 페이지 목적지 어드레스 구조는 도 36에 도시되어 있는 바와 같다.
페이지는 감지 유닛에 어느 정보 셀이 접속되는지를 정의하기 위한 데이터 패스 접속부, 및 선택된 워드 라인의 레벨을 설정하는 방법을 정의하기 위한 워드 라인 레벨부를 포함한다.
데이터 패스 접속부는 하나의 뱅크의 16-비트 라인 쌍들 중 어느 것이 감지 증폭기에 접속되는지를 결정하는 비트 라인 선택 어드레스부, 및 NAND 스트링 및 셀을 선택하기 위한 워드 라인을 지정하는 워드 라인 선택 어드레스부를 포함하는 메인 페이지 어드레스(즉, 주 페이지 어드레스부)이다.
워드 라인 레벨부는 T-셀 측의 워드 라인 TWL 또는 C-셀 측의 CWL을 지정함으로써, 4-레벨 데이터에서 2개의 비트, 즉 상위 비트 HB 및 하위 비트 LB를 지정하는 서브-페이지 어드레스부이다.
데이터 판독 시에, 256-비트 라인의 셀 데이터는 동시에 액세스되어, 감지 증폭기에 판독된다. 이들 감지 증폭기 데이터는 모든 16-비트에 대한 랜덤 액세스 를 통해 버스트 신호로서 출력될 것이다. 이 경우에, 다른 페이지 데이터가 판독되는 동안에 페이지 데이터가 출력되는 뱅크-인터리빙 동작을 수행할 수 있다. 결과적으로, 중단없이 버스트 데이터 전달을 수행할 수 있게 된다.
도 36에서, 뱅크 구성의 예는 숫자값 1로서 도시되어 있다. NAND 스트링 블록은 각각이 32-셀을 가지는 4k-NAND 스트링으로 형성된다. 판독 데이터가 한번에 전달되어 출력되는 데이터 판독 범위는, 16-IO에 의해 정의되고, 이들 각각은 메인 페이지 어드레스 및 서브-페이지 어드레스로 형성된다. 16(비트 라인) x 32(워드 라인) x 2(서브)=1k-페이지이고, 1-페이지=16-비트이다. 페이지 뱅크에서, 감지 증폭기의 양쪽 측면상에 1k-정보 셀 NAND 스트링이 존재한다.
(1G-비트 NAND 플래시 메모리 및 그 액세스 모드)
4개의 256M-비트 페이지 뱅크를 가지는 1G-비트 NAND 플래시 메모리의 구성 및 액세스 방법은 도 37 내지 39를 참조하여 이하에 설명된다.
도 37은 그 사이가 감지 증폭기 회로가 샌드위치된, 각각이 2개의 셀 어레이 T-셀 어레이 및 C-셀 어레이를 구비하는 4개의 뱅크 BNK0-BNK3을 도시하고 있다. 뱅크의 페이지 어드레스는 서로 독립적으로 설정되어 있지만, 본 실시예에서 어드레스는 모든 뱅크에 공통으로 생성되고, 어느 페이지 어드레스가 어느 페이지 뱅크에 적응되는지를 지정하는 것을 통해 각 페이지 뱅크에 할당된다. 즉, 페이지 뱅크 사이를 인터리빙하는 경우, 페이지 어드레스는 공통으로 이용된다.
각 페이지 뱅크의 16IO에 의해 공유되는 페이지 길이(=16비트)에서 각 비트 를 선택하기 위해, 신호 Xi m 및 Yi n의 조합이 이용된다. 이들 신호 Xi m 및 Yi n 각각은 각 페치지 뱅크에 대응하는 4개의 신호이고, 이들은 어드레스 2-비트의 사전디코딩된 것들이다. 이들 신호 Xi m 및 Yi n의 조합에 기초하여, 각 페이지 뱅크에 대해 16-비트 중 하나가 선택되어 데이터 라인(IO)에 전달된다. i=0~3은 각각 페이지 뱅크 BNK0~3에 대응하고, m(=0~3) 및 n(=0~3)의 각각은 4개의 신호를 지정한다.
도 37에서, 신호 Xi m 및 Yi n이 좌측 셀 어레이(T-셀 어레이) 및 우측 셀 어레이(C-셀 어레이)로부터 각각 감지 증폭기에 입력되는데 대해, 이것은 신호 라인이 레이아웃으로 균등하게 되는 것을 고려하는 결과이고, 다른 특정 이유는 없다.
페이지 길이는 한번의 어드레스 세팅 및 감지로 판독될 수 있는 데이터 길이로서, 이는 페이지 뱅크에 대해 가장 긴 데이터 길이이다. 4개의 페이지 뱅크를 가지는 1G-비트 메모리에서, 하나의 페이즈는 랜덤 16 비트로 구성된다. 페이지의 개수는 상위 비트 HB 및 하위 LB의 각각 절반이고, 이는 하나의 페이지 뱅크에 대해 512k-페이지가 된다.
랜덤 버스트 사이클이 30ns라고 가정하면, 전체 1G-비트 메모리는 66MB/s의 송신 레이트에서 뱅크-인터리빙의 이용에 의해 판독될 수 있다. 이 경우에, 페이지 어드레스는 각 16-비트 버스트에 대해 변경될 수 있다. 하나의 페이지 뱅크에서 각 사이클에 대해 페이지가 변경되는 완전한 랜덤 액세스 스킴에서, 감지 증폭기 활성화 사이클이 약 150ns이므로, 상위 비트 판독은 13MB/s로 수행되고, 하위 비트 판독은 7MB/s로 수행된다.
도 38은 뱅크 인터리빙에 기초한 판독 액세스 상태를 도시하고 있다. 예를 들면, 뱅크 BNK0이 랜덤 버스트 판독을 당하는 것으로 선택되는 경우, 페이지 어드레스가 변경되고 감지 증폭기는 뱅크 BNK1에서 활성화된다. 뱅크 BNK1이 랜덤 버스트 판독을 당하는 동안, 페이지 어드레스가 변경되고, 감지 증폭기는 뱅크 BNK2에서 활성화된다. 상기 언급된 액세스 반복의 결과로서, 페이지 뱅크 BNK0-BNK3의 블록 BLKa-BLKd가 선택적으로 선택되고 임의의 갭없이 판독되는 높은 액세스 자유도를 가지는 데이터 판독 방법을 달성할 수 있게 된다.
데이터 기록 또는 삭제의 경우에, 집합적인 동작이 각 뱅크에서 완료되는 것이 필요하다. 그러므로, 복수의 페이지에 중첩된 범위가 처리되는 경우에, 동작의 개수가 증가되지만, 액세스의 자유도도 증가될 것이다.
도 39는 모든 데이터가 삭제, 기록 및 판독에 대해 가장 짧은 시간내에 액세스될 수 있는 집합적인 뱅크 액세스 스킴의 페이지 선택 방법을 도시하고 있다.
페이지 어드레스가 모든 페이지 뱅크에 공통으로 설정되어 액세스되는 경우, 4개의 뱅크 BNK0-BNK3은 인터리빙없이 한번에 선택될 수 있다. 예를 들면, 도 39에 도시된 바와 같이, 전체 뱅크 BNK0-BNK3이 활성화되고, 동일한 워드 라인 어드레스에 속하는 NAND 스트링 블록 BLK0-3이 한번에 선택된다.
이때, IO에 대해 16x4-뱅크의 모든 64-감지 증폭기를 활성화하는 경우, 삭제 또는 기록이 이 유닛에 대해 수행될 수 있다. 삭제 또는 기록 및 그 검증이 모든 활성화된 감지 증폭기에 대해 한번에 처리되므로, 동시에 활성화되는 감지 증폭기 의 개수가 증가함에 따라, 동일한 개수의 메모리 셀에 대한 검증 시간이 더 짧게 된다.
이러한 액세스 방법이 페이지 뱅크 인터리빙으로 액세스 자유도를 희생시키지만, 삭제 또는 기록에 필요한 시간 길이를 줄이는 기능을 한다.
판독 모드에서, 감지 증폭기 활성의 타이밍 차이는, 페이지 길이가 16 x 4= 64비트라는 가정 하에서 뱅크 사이에서 설정되지 않는 경우에, 약 150ns의 갭이 페이지 액세스 사이에서 생성될 것이다. 그러나, 판독 모드에서 뱅크를 집합적으로 활성화시킬 필요는 없다. 그러므로, 특정 타이밍 차이로 감지 증폭기를 활성화시키는 경우, 뱅크간에 갭없이 액세스할 수 있다.
다음으로, 각 동작 모드의 절차 및 동작 플로우가 설명될 것이다.
(기록 선행 프로세스 시퀀스)
도 40은 도 9에 도시된 삭제 절차 "vp00", 기준 데이터 레벨을 기록하고 정보 셀의 임계 전압을 감소시키기 위한 예비 기록 절차(ND&RW) "vpr", 및 4개의 레벨 중 최저 데이터 레벨을 기록하기 위한 삭제 절차 "vp0"가 도시되는 기록 선행 프로세스 시퀀스를 도시하고 있다.
데이터 삭제는 페이지 뱅크에서 NAND 스트링 블록을 선택하고 일과적으로 이를 삭제하도록 수행된다. 삭제 시퀀스는 특정 명령 입력에 응답하여 시작한다. 어드레스가 입력인 경우, 삭제될 페이지 뱅크가 선택되고(단계 S1), 페이지 뱅크의 블록이 선택된다(단계 S2).
입력 어드레스에 따르면, REFr 및 REF1 중 어느 하나가 "1"이 되므로, 감지 증폭기의 어느 쪽 셀 어레이가 삭제될 것으로 선택되는지가 정의된다. 즉, 삭제-검증 단계 S4 또는 단계 S5가 수행된다. 검증이 "NO"라면, 삭제가 수행된다(단계 S5 또는 S13).
하나의 블록에서 워드 라인을 공유하는 모든 NAND 스트링에 대해 데이터 삭제가 수행되고, 삭제-검증은 모든 NAND 스트링에 대해 수행된다. 즉, 모든 선택된 NAND 스트링은 삭제를 당하고, 블록 삭제는 검증이 "OK"된 경우(즉, Pass)에 완료될 것이다.
블록 삭제의 완료 후에, 예비 기록(즉, 그 임계 분포를 좁히기 위해(ND) 기준 셀 R-셀(RW)에 대한 기준 레벨(Lr) 기록 및 정보 셀에 대한 기준 레벨 기록)이 수행된다. 상세하게는, 이러한 절차는 선택된 블록의 셀들의 임계 전압을 삭제된 임계 상태에서 데이터 레벨 Lr까지 증가시키기 위한 검증 단계(단계 S6 또는 S14) 및 기록 단계(단계 S7 또는 S15)를 가지고 있다. 기록-검증은 각 셀에 대해 수행될 것이다.
그리고나서, 선택된 블록이 R-셀 블록인지 여부를 판단하라(단계 S8 또는 S16). 선택된 블록이 R-셀 블록이라고 판단되는 경우, 단계 S6 또는 S14에서의 검증 완료는 데이터 레벨 Lr이 설정되었다는 것을 의미하므로, 단계 S11로 진행하라.
선택된 블록이 R-셀 블록이 아닌 경우, 검증 단계 S9 또는 S17 및 삭제 단계 S10 또는 S18은 데이터 레벨 Lr로부터 데이터 레벨 L0을 블록내의 모든 정보 셀에 기록하기 위한 블록 삭제 절차로서 수행된다.
다음으로, 블록내의 모든 NAND 스트링이 결과적으로 검증 "OK"인 것인지 여 부(단계 S11)가 판단되고, "NO"라면, 단계 S2로 되돌아가 동일한 검증-삭제 동작을 반복한다. 모든 NAND 스트링에 대한 검증이 통과하면, 삭제 시퀀스는 종료될 것이다.
삭제 시퀀스 종료의 결과로서, 정보 셀 T-셀 및 C-셀은 데이터 레벨 L0으로 설정되고, 기준 셀 R-셀은 기준 데이터 레벨 Lr로 설정된다.
상기 설명된 모든 단계들은 이하에 상세하게 더 설명된다.
삭제-검증 단계(S4, S12):
도 41은 삭제-검증 단계의 상세한 플로우를 도시하고 있다. 비트 라인 선택이 수행된다(단계 S21). 데이터 래치와 비트 라인 사이에 데이터 전달이 이용되지 않으므로, CLK="L", /CLK="H"로 설정하고, REFr 및 REF1 중 하나를 "1"로 설정하여, T-셀 어레이 또는 C-셀 어레이를 선택한다. 선택된 블록의 전체 워드 라인은 Vss로 설정되고, 기준 전압 Vref는 다른 셀 어레이에서 제2 기준 셀 블록, I-셀 블록에 인가된다(단계 S22).
그리고나서, 감지 증폭기를 활성화시키고(단계 S23), 감지 결과를 확인하기 위해 PRQ="0", ERQ="1", 및 INQ="1"을 적용한다(단계 S24). FIN="1"인지 여부가 판단된다(단계 S25). "YES"인 경우, 이하의 비트 라인은 검증을 당하고, "NO"라면, 삭제 단계로 진행한다. 단계 S25 이후에, 감지 증폭기가 리셋된다(단계 S26). 모든 비트 라인이 검증 "PASS"에 도달했는지 여부를 판단하고(단계 S27), "YES"이면, 삭제가 완료될 것이다.
삭제 단계(S5, S10, S13, S18):
삭제는 선택된 블록의 모든 워드 라인이 Vss로 설정된 조건 하에서 셀의 부유 게이트의 전자를 해제하도록 수행되고, 높은 삭제 전압 Vera가 셀 웰에 인가된다.
ND&RW 검증-기록 단계(S6, S14, S7, S15):
도 42는 검증 단계(S6, S14), 및 기록 단계(S7, S15)의 세부 사항을 도시하고 있다. 검증 단계에서, 우선, 비트 라인 선택 및 워드 라인 선택을 포함하는 메인 페이지 선택(즉, 주 페이지 선택)이 수행된다(단계 S31). 데이터 래치에 전달되거나 이용되는 데이터가 전혀 없으므로, 클럭 CLK 및 /CLK는 각각 "0" 및 "1"로 설정되고, 선택된 NAND 스트링 블록의 선택된 워드 라인은 Vss로 설정되며, REFr 및 REF1의 하나는 선택된 블록이 T-셀 어레이 또는 C-셀 어레이인지 여부에 따라 "1"로 설정되고, 제2 기준 셀 I-셀, 블록 I-BLK가 선택된다(단계 S32).
그리고나서, 감지 증폭기를 활성화시키고(단계 S33), 감지 결과를 판단하기 위해 PRQ="1" 및 INQ="1"을 적용한다(단계 S34). FIN="1"인지 여부가 판단된다(단계 S35). "YES"인 경우, 감지 증폭기가 리셋되고(단계 S36), "NO"이면, 기록 단계로 진행한다. 감지 증폭기 리셋 후, 모든 페이지에 대해 검증이 통과되었는지 여부를 판단하고(단계 S37), "YES"라면, ND&RW 단계가 완료될 것이다.
기록 단계 S7 및 S15에서, 검증 시의 감지 증폭기 상태가 유지되고, 신호 PRG는 "1"로 설정되므로, 감지 결과는 비트 라인에 피드백된다. 이러한 상태에서, 기록 전압 Vpgm은 선택된 NAND 스트링 블록의 선택된 워드 라인에 인가된다(단계 S40). "0"데이터가 기록된 셀에 대해, 대응하는 비트 라인은 Vss로 설정되고, 이 에 응답하여 NAND 셀 채널은 Vss로 설정된다. 그러므로, 전자들은 셀의 부유 게이트에 주입된다. 특정 기록 시간 후, PRG, Vpgm을 리셋하고, 감지 증폭기를 리셋한다(단계 S41).
(기록 시퀀스)
도 43은 데이터 레벨 L1, L2 및 L3을 기록하기 위한 기록 시퀀스를 도시하고 있다. 특정 명령이 입력되면, 기록 시퀀스가 시작된다. 어드레스가 입력되면, 페이지 뱅크 및 메인 페이지가 선택된다(단계 S51).
그리고나서, 기록된 데이터가 복사되어 있는지 여부가 판단된다(단계 S52). 기록된 데이터가 복사되거나 외부 데이터가 기록되어 있는지 여부에 따라, 이하의 절차가 결정될 것이다.
새로운 데이터가 복사없이 프로그래밍되는 경우, HB 서브-페이지 데이터가 외부로부터 데이터 래치 회로(래치(301))에 전달된다(단계 S53). 데이터 복사의 경우에, 데이터 래치에 홀딩된 데이터가 이용되는지 여부를 판단한다(단계 S54). HB 서브-페이지가 데이터 래치에 홀딩되지 않는 경우, 메모리 셀 어레이가 판독될 것이다(단계 S55).
단계 S55에서 판독된 서브-페이지 데이터에 대해, 이하와 같이 2가지 경우가 있다. 서브-페이지 데이터는 메인 페이지에 현재 기록되는 상부 페이지 비트 HB이고, 다른 메인 페이지에 기록되는 다른 HB 비트이다. 전자는 계류된 기록 시퀀스가 재시작하는 경우에 대응하고, 후자는 다른 페이지를 복사하는 경우에 대응한다.
HB 서브-페이지 데이터가 래치되는 경우, 데이터 레벨 L2는 기록-검증 단계 S56 및 기록 단계 S57에서 vp1="1"로 기록된다. HB 서브-페이지가 이미 기록된 경우에, 검증 단계 S56이 곧 패싱될 것이다.
하위 비트(LB) 서브-페이지가 추가로 기록되는 경우, LB 서브-페이지 데이터는 외부로부터 데이터 래치 회로(래치(302))에 로딩된다(단계 S59). 로딩된 LB 서브-페이지 데이터에 따르면, 데이터 레벨 L3은 검증 단계 S60 및 기록 단계 S61에서 vp2="1"로 기록될 것이다. 이에 이어서, 데이터 레벨 L1은 검증 단계 S62 및 기록 단계 S63에서 vp3="1"로 기록될 것이다. 이들 검증 단계 S60 및 S62가 패싱되는 경우, 기록이 완료될 것이다.
도 44는 기록-검증 단계(S56, S60 및 S62), 및 기록 단계(S57, S61 및 S63)의 세부사항을 도시하고 있다. 기록-검증 단계에서, 감지된 데이터가 데이터 래치에 결코 전달되지 않으므로, 클럭 CLK는 "1"로 설정되는데 대해, 데이터 래치내의 데이터가 이용되므로, 클럭 /CLK가 "0"으로 설정되어, 데이터 래치내의 피드백이 유효하게 된다.
NAND 스트링에서 셀을 하나씩 검증하기 위해, 선택된 워드 라인 전압(즉, 검증 전압)은 단계 vpx(x=1, 2 및 3)에 따라 Px로 설정된다. 선택된 셀이 T-셀 어레이 또는 C-셀 어레이인지 여부에 따라, REFr 및 REF1 중 하나가 "1"로 설정되고, 기준 셀 R-셀은 기준 전류 소스로서 이용된다.
또한, 셀의 데이터 레벨과 상위 비트 데이터 HB간의 관계는 선택된 블록이 T-셀 어레이인지 C-셀 어레이인지 여부에 따라 반전된다. 그러므로, 도 30에 도시된 데이터 래치 LAT는, REFr="1"인 경우에, vp2 단계 및 vp3 단계에서 vpa 및 vpb 가 각각 vpx로서 선택되고 REF1="1"인 경우에 vp2 단계 및 vp3 단계에서 vpb 및 vpa는 각각 vpx로서 선택되도록, 동작될 것이다.
지금까지, 제어 신호 설정 단계 S71이 설명되었다.
그리고나서, 감지 증폭기를 활성화시키고(단계 S72), 감지 결과를 판단하기 위해 PRQ="1", ERQ="0" 및 INQ="1"을 적용한다(단계 S73). 기록 완료를 판단하기 위해, FIN="1"인지 여부가 판단된다(단계 S74). 데이터 기록이 완료되지 않은 경우, 다시 기록 단계로 진행한다. 기록 완료된 경우, 감지 증폭기가 리셋되고(단계 S75), 시퀀스는 종료한다.
기록 단계에서, 검증 시의 감지 증폭시 상태가 유지되고, 신호 RPG가 "1"로 설정되므로, 감지 결과가 비트 라인에 피드백된다. 이 상태에서, 기록 전압 Vpgm은 선택된 NAND 스트링 블록의 선택된 워드 라인에 인가된다. "0"데이터가 기록된 셀에 대해, NAND 셀 채널은 대응하는 비트 라인을 통해 Vss로 설정된다. 그러므로, 전자들은 셀의 부유 게이트에 주입된다. 특정 기록 시간 후, PRG, Vpgm을 리셋하고, 감지 증폭기를 리셋한다.
(판독 절차)
도 45는 판독 절차를 도시하고 있다. 우선, 판독될 서브-페이지를 포함하는 페이지 뱅크 및 주 페이지가 선택된다(단계 S81). 그리고나서, 도 46에 도시된 서브-페이지 판독 절차에 따라, 데이터 판독이 수행된다(단계 S82). 결과적으로, 16-페이지 데이터가 감지 유닛에서 판독되어, 데이터 래치 회로 LAT에 전달된다. 이러한 판독 데이터는 랜덤 액세스 기반으로 버스트 데이터로서 출력된다(단계 S83).
판독 데이터 출력 단계 S83에서, 다른 뱅크의 다른 서브-페이지 데이터 판독을 시작할 수 있다. 결과적으로, 랜덤 버스트 판독 데이터에 대해 뱅크 인터리브 동작을 수행할 수 있게 한다.
도 46에 도시된 바와 같이, 서브-페이지 판독은 2가지 절차, HB-페이지 판독 단계(상위 비트 판독) 및 LB-페이지 판독 단계(하위 비트 판독)로 수행되고, 이들은 서로 독립적이다.
HB 판독은 도 46에 도시된 단계 T2에 대응한다. T-셀 어레이 및 C-셀 어레이 중 어느 하나는 신호 REFr 또는 REF1에 응답하여 선택되고, 선택된 워드 라인에는 판독 전압 R2가 인가되며, 기준 워드 라인에는 전압 Rr이 인가된다.
감지 증폭기 활성화 후, 감지된 데이터는 상보형 클럭 CLK 및 /CLK를 가지는 데이터 래치에 전달될 것이다. 데이터 전달 후, 감지 증폭기 및 워드 라인이 리셋되어, HB-페이지 판독 단계를 종료한다.
LB-페이지 판독은 도 15에 도시된 바와 같이 2개의 단계 T1 및 T3을 가지고 있다. 선택된 워드 라인 레벨(즉, 판독 전압)은 각 단계 T1 및 T3에서 각각 R1 및 R2로 설정되고, 기준 워드 라인 레벨은 Rr이다. 감지 증폭기는 단계 T1 및 T3 사이에서 리셋되지만, 워드 라인은 도 18을 참조하여 설명된 바와 같이 리셋되지 않는다. 단계 T1 및 T3에서의 감지된 데이터는 클럭 CLK 및 /CLK에 응답하여 데이터 래치에 전달되어, 상기 설명된 바와 같이 데이터 "1"의 짝수/홀수 판단을 당한다.
상기 언급된 실시예의 메모리 셀은 부유 게이트 및 제어 게이트가 스택되는 스택형 게이트 구조를 가지고 있지만, SONOS(Silicon Oxide Nitride Oxide Silicon) 구조, MONOS(Metal Oxide Nitride Oxide Silicon) 구조 등과 같은 다른 비휘발성 메모리 셀 구조가 이용될 수 있다.
또한, 본 발명은 각각이 임계 레벨로 제한되지 않는 일종의 물리적 양 레벨을 저장하는, 위상-변경 메모리 PRAM(Phase-Change RAM), 저항 메모리 RRAM(저항 RAM), 오보닉 메모리 OUM(Ovonic Unified Memory), 자기저항 메모리 MRAM(자기저항 RAM), 강자성 메모리(Ferroelectric RAM), 등과 같은 다른 비휘발성 메모리에 적응될 수 있다.
[어플리케이션 디바이스]
하나의 실시예로서, 상기 언급된 본 발명의 실시예에 따른 비휘발성 반도체 메모리 디바이스를 이용하는 전자 카드 및 상기 카드를 이용하는 전자 디바이스가 이하에 설명된다.
도 47은 본 실시예에 따른 전자 카드 및 이러한 카드를 이용하는 전자 디바이스의 배열을 도시하고 있다. 이러한 전자 디바이스는 휴대용 전자 디바이스의 예로서 디지털 정지 카메라(101)이다. 전자 카드는 디지털 정지 카메라(101)의 레코딩 매체로서 이용되는 메모리 카드(61)이다. 메모리 카드(61)는 상기 언급된 실시예에 따른 비휘발성 반도체 메모리 디바이스 또는 메모리 시스템이 통합되거나 인캡슐레이팅되는 IC 패키지 PKI를 포함한다.
디지털 정지 카메라(101)의 케이스는 카드 슬롯(102) 및 이러한 카드 슬롯(102)에 접속된 회로 보드(도시되지 않음)를 수용한다. 메모리 카드(61)는 디지 털 정지 카메라(101)의 카드 슬롯(102)에 탈착가능하게 삽입된다. 슬롯(102)에 삽입되는 경우, 메모리 카드(61)는 회로 보드의 전기 회로에 전기적으로 접속된다.
이러한 전자 카드가 비접촉형 IC 카드인 경우, 카드 슬롯(102)에 삽입되거나 접근되었을 때 무선 신호에 의해 회로 보드 상의 전기 회로에 전기적으로 접속된다.
도 48은 디지털 정지 카메라의 기본 배열을 도시하고 있다. 물체로부터의 광은 렌즈(103)에 의해 수렴되어, 이미지 픽업 디바이스(104)에 입력된다. 이미지 픽업 디바이스(104)는 예를 들면, CMOS 센서이고, 입력 광을 광전변환하여, 예를 들면 아날로그 신호를 출력한다. 이러한 아날로그 신호는 아날로그 증폭기(AMP)에 의해 증폭되어, A/D 컨버터(A/D)에 의해 디지털 신호로 변환된다. 변환된 신호는 카메라 신호 처리 회로(105)에 입력되어, 신호는 자동 노출 제어(AE), 자동 화이트 밸런스 제어(AWB), 컬러 분리, 등을 당하고, 휘도 신호 및 색차 신호로 변환된다.
이미지를 모니터링하기 위해, 카메라 처리 회로(105)로부터의 출력 신호는 비디오 신호 처리 회로(106)에 입력되어 비디오 신호로 변환된다. 비디오 신호의 시스템은 예를 들면, NTSC(National Television System Committee)이다. 비디오 신호는 표시 신호 처리 회로(107)를 통해 디지털 정지 카메라(101)에 부착된 디스플레이(108)에 입력된다. 디스플레이(108)는 예를 들면 액정 모니터이다.
비디오 신호는 비디오 드라이버(109)를 통해 비디오 출력 단자(110)에 공급된다. 디지털 정지 카메라(101)에 의해 픽업된 이미지는 비디오 출력 단자(110)를 통해 텔레비전 세트와 같은 이미지 장치에 출력될 수 있다. 이것은 픽업 이미지가 디스플레이(108) 이외의 이미지 장치 상에 표시될 수 있다는 것을 허용한다. 마이크로컴퓨터(111)는 이미지 픽업 디바이스(104), 아날로그 증폭기(AMP), A/D 컨버터(A/D), 및 카메라 신호 처리 회로(105)를 제어한다.
이미지를 캡쳐하기 위해, 조작자는 셔터 버튼(112)과 같은 조작 버튼을 누른다. 이에 응답하여, 마이크로컴퓨터(11)는 메모리 컨트롤러(113)를 제어하여, 카메라 신호 처리 회로(105)로부터 출력 신호를 플레임 이미지로서 비디오 메모리(114)에 기록한다. 비디오 메모리(114)에 기록된 플레임 이미지는 압축/스트레칭 회로(115)에 의해 소정 압축 포맷으로 압축된다. 압축된 이미지는 카드 인터페이스(116)를 통해 카드 슬롯에 삽입된 메모리 카드(61)에 레코딩된다.
레코딩된 이미지를 재생하기 위해, 메모리 카드(61)에 레코딩된 이미지는 카드 인터페이스(116)를 통해 판독되고, 압축/스트레칭 회로(115)에 의해 스트레칭되며, 비디오 메모리(114)에 기록된다. 기록된 이미지는 비디오 신호 처리 회로(106)에 입력되고, 이미지가 모니터링되는 경우와 동일한 방식으로 디스플레이(108) 또는 다른 이미지 장치에 표시된다.
이러한 배열에서, 회로 보드(100)에 장착되는 것은, 카드 슬롯(102), 이미지 픽업 디바이스(104), 아날로그 증폭기(AMP), A/D 컨버터(A/D), 카메라 신호 처리 회로(105), 비디오 신호 처리 회로(106), 표시 신호 처리 회로(107), 비디오 드라이버(109), 마이크로컴퓨터(111), 메모리 컨트롤러(113), 비디오 메모리(114), 압축/스트레칭 회로(115), 및 카드 인터페이스(116)이다.
카드 슬롯(102)은 회로 보드(100) 상에 장착될 필요가 없고, 커넥터 케이블 등에 의해 회로 보드(100)에 접속될 수 있다.
전력 회로(117)는 회로 보드(100) 상에 장착된다. 전력 회로(117)는 외부 전력 소스 또는 배터리로부터 전력을 수신하고, 디지털 정지 카메라(101) 내부에서 이용되는 내부 전력 소스 전압을 생성한다. 예를 들면, DC-DC 컨버터는 전력 회로(117)로서 이용될 수 있다. 내부 전력 소스 전압은 상기 설명된 각 회로, 스트로브(118) 및 디스플레이(108)에 공급된다.
상기 설명된 바와 같이, 본 실시예에 따른 전자 카드는 상기 설명된 디지털 정지 카메라와 같은 휴대용 전자 디바이스에 이용될 수 있다. 그러나, 전자 카드는 휴대용 전자 디바이스뿐만 아니라, 도 49a 내지 49j에 도시된 것과 같은 다양한 장치에 이용될 수 있다. 즉, 전자 카드는 도 49a에 도시된 비디오 카메라, 도 49b에 도시된 텔레비전 세트, 도 49c에 도시된 오디오 장치, 도 49d에 도시된 게임 장치, 도 49e에 도시된 전자 음악 기구, 도 49f에 도시된 셀 전화기, 도 49g에 도시된 퍼스널 컴퓨터, 도 49h에 도시된 개인휴대단말기(PDA), 도 49i에 도시된 보이스 레코더, 및 도 49j에 도시된 PC 카드에 이용될 수 있다.
본 발명은 전기적으로 재기록가능하고 비휘발성인 메모리 셀이 그 내부에 배열되는 반도체 메모리 디바이스(EEPROM), 및 그 데이터 기록 방법을 제공하여, 고속 성능 및 파일 메모리와 동일한 레벨의 큰 용량을 갖게 하는 효과가 있다.

Claims (16)

  1. 전기적으로 재기록가능한 비휘발성의 메모리 셀이 그 내부에 배열되는 메모리 셀 어레이, 및 상기 메모리 셀 어레이의 데이터를 감지하도록 구성된 전류 검출형 감지 증폭기 회로를 포함하는 반도체 메모리 디바이스에 있어서, 상기 메모리 셀 어레이는,
    멀티-레벨 데이터의 어느 하나가 각각에 기록되는 복수의 정보 셀;
    상기 정보 셀의 데이터를 판독하는데 이용되는 제1 기준 전류를 생성하기 위해 기준 데이터 레벨이 기록되는, 상기 정보 셀과 동일한 구조 및 동일한 접속 상태를 가지는 적어도 하나의 제1 기준 셀; 및
    멀티-레벨 데이터의 최저 데이터 레벨을 설정하고 상기 제1 기준 셀의 기준 데이터 레벨을 설정하는데 이용되는 제2 기준 전류를 생성하는 기능을 하고, 상기 정보 셀과 동일한 구조 및 상기 정보 셀과 다른 접속 상태를 가지는 적어도 하나의 제2 기준 셀
    을 포함하는 반도체 메모리 디바이스.
  2. 제1항에 있어서, 상기 메모리 셀 어레이는,
    각각에 복수의 정보 셀 NAND 스트링 - 정보 셀 NAND 스트링은 직렬로 접속된 복수의 정보 셀을 포함하고, 각 정보 셀은 그 위에 스택된 부유 게이트 및 제어 게이트를 구비함 -이 배열되고 감지 증폭기 회로를 샌드위치하도록 배치되는 제1 및 제2 셀 어레이;
    상기 제1 및 제2 셀 어레이의 각각에 배치된 적어도 하나의 제1 기준 셀 NAND 스트링 - 상기 제1 기준 셀 NAND 스트링은 직렬로 접속된 복수의 제1 기준 셀을 포함함 -; 및
    상기 제1 및 제2 셀 어레이의 각각에 배치된 적어도 하나의 제2 기준 셀 NAND 스트링 - 상기 제2 기준 셀 NAND 스트링은 직렬로 접속된 복수의 제2 기준 셀을 포함하고, 부유 게이트 및 제어 게이트는 각 제2 기준 셀에서 서로 단락되어 있음 -
    을 포함하고,
    하나의 정보 셀 NAND 스트링이 판독 시에 제1 및 제2 셀 어레이 중 하나로부터 선택되는데 대해, 제1 기준 셀 NAND 스트링은 다른 하나로부터 선택되며, 상기 선택된 정보 NAND 스트링 및 제1 기준 셀 NAND 스트링은 감지 증폭기 회로의 차동 입력 노드에 결합되고,
    하나의 정보 셀 NAND 스트링 또는 하나의 제1 기준 셀 NAND 스트링이, 정보 셀 NAND 스트링의 멀티 레벨 데이터 중 최저 레벨을 설정하거나 제1 기준 셀 NAND 스트링의 기준 데이터 레벨을 설정하는 때에, 상기 제1 및 제2 셀 어레이 중 하나로부터 선택되는데 대해, 제2 기준 셀 NAND 스트링은 다른 하나로부터 선택되고, 상기 정보 셀 NAND 스트링 또는 제1 기준 셀 NAND 스트링 및 제2 기준 셀 NAND 스트링은 상기 감지 증폭기 회로의 차동 입력 노드에 결합되는 반도체 메모리 디바이스.
  3. 제2항에 있어서, 상기 메모리 셀 어레이는,
    상기 제1 셀 어레이에 배치되고, 각각에 상기 정보 셀 NAND 스트링, 상기 제1 기준 셀 NAND 스트링 및 상기 제2 기준 셀 NAND 스트링이 결합되는 제1 비트 라인들;
    상기 제1 비트 라인들과 각각 쌍을 구성하도록 상기 제2 셀 어레이에 배치되고, 각각에 상기 정보 셀 NAND 스트링, 상기 제1 기준 셀 NAND 스트링 및 상기 제2 기준 셀 NAND 스트링이 결합되는 제2 비트 라인들;
    상기 정보 셀 NAND 스트링에서 서로 독립적으로 상기 정보 셀을 구동하기 위해 상기 제1 및 제2 셀 어레이에 배치되는 복수의 정보 셀용 워드 라인;
    상기 제1 기준 셀 NAND 스트링에서 서로 독립적으로 상기 제1 기준 셀을 구동하기 위해 상기 제1 및 제2 셀 어레이에 배치되는 복수의 제1 기준 셀용 워드 라인; 및
    상기 제2 기준 셀 NAND 스트링에서 복수의 제2 기준셀을 전체적으로 구동하기 위해 복수의 제2 기준 셀에 결합되도록 상기 제1 및 제2 셀 어레이에 배치되는 공통 게이트 배선
    을 더 포함하는 반도체 메모리 디바이스.
  4. 제2항에 있어서, 상기 메모리 셀 어레이는,
    상기 제1 및 제2 셀 어레이의 각각에 배치되는 적어도 하나의 비트 라인 리 셋 회로; 및
    상기 제1 및 제2 셀 어레이의 각각에 배치되는 적어도 하나의 비트 라인 프리차지 회로
    를 더 포함하고,
    상기 비트 라인 리셋 회로는 비트 라인과 리셋용 전압 노드 사이에 직렬로 접속된 복수의 메모리 셀을 구비하며, 그 부유 게이트 및 제어 게이트는 제1 제어 노드에 공통으로 단락되어 있고,
    상기 비트 라인 프리차지 회로는 비트 라인과 프리차지용 전압 노드간에 직렬로 접속된 복수의 메모리 셀을 구비하며, 그 부유 게이트 및 제어 게이트는 제2 제어 노드에 공통으로 단락되어 있는 반도체 메모리 디바이스.
  5. 제1항에 있어서,
    데이터 레벨 L0, L1, L2 및 L3(L0<L1<L2<L3) 중 하나가 (HB, LB)로서 정의된 4-레벨 데이터로서 정보 셀에 기록되고, HB는 상위 비트 데이터이며 LB는 하위 비트 데이터이고,
    기준 데이터 레벨 Lr(L0<Lr<L1)은 제1 기준 셀에 기록되는 반도체 메모리 디바이스.
  6. 제5항에 있어서,
    상기 데이터 레벨 및 상기 기준 데이터 레벨은 상기 셀의 임계 전압에 의해 정의되고,
    상기 4-레벨 데이터는,
    기준 데이터 레벨과 실질적으로 동일한 기준 판독 전압이 선택된 제1 기준 셀에 인가되는 동안에, 상기 데이터 레벨 L2와 L1의 사이에 설정된 제1 판독 전압이 선택된 정보 셀에 인가되는 조건 하에서, 상기 상위 비트를 판독하기 위한 제1 판독 절차;
    기준 판독 전압이 선택된 제1 기준 셀에 인가되는 동안에, 상기 데이터 레벨 L2와 L3의 사이에 설정된 제2 판독 전압이 선택된 정보 셀에 인가되는 조건 하에서, 상기 하위 비트를 판독하기 위한 제2 판독 절차; 및
    기준 판독 전압이 선택된 제1 기준 셀에 인가되는 동안에, 상기 데이터 레벨 L0와 L1의 사이에 설정된 제3 판독 전압이 선택된 정보 셀에 인가되는 조건 하에서, 상기 상위 비트가 제2 로직 상태에 있는 경우에 상기 하위 비트를 판독하기 위한 제3 판독 절차
    로 판독되는 반도체 메모리 디바이스.
  7. 제6항에 있어서,
    상기 하위 비트는 상기 제2 및 제3 절차를 통해 얻어진 데이터 "1"의 개수가 짝수 또는 홀수인지를 판단함으로써 판독되는 반도체 메모리 디바이스.
  8. 제5항에 있어서,
    상기 데이터 레벨 및 상기 기준 데이터 레벨은 상기 셀의 임계 전압에 의해 정의되고,
    데이터 기록 이전에 기록 선행 프로세스가,
    복수의 상기 정보 셀 및 상기 제1 기준 셀을 음의 임계 전압 상태로 삭제하기 위한 제1 삭제 절차;
    상기 기준 데이터 레벨 Lr을 상기 삭제된 정보 셀 및 상기 제1 기준 셀로 기록하기 위한 기록 절차; 및
    상기 기준 데이터 레벨 Lr에 기록된 상기 정보 셀 및 상기 제1 기준 셀을 상기 데이터 레벨 L0으로 다시 삭제하기 위한 제2 삭제 절차로 수행되는 반도체 메모리 디바이스.
  9. 제8항에 있어서,
    상기 기록 선행 프로세스를 당한 메모리 셀 어레이에 대한 데이터 기록이,
    상위 비트 데이터에 따라 데이터 레벨 L0을 가지는 정보 셀의 임계 전압을 데이터 레벨 L2로 선택적으로 증가시키기 위한 제1 기록 절차;
    상위 비트 데이터 및 하위 비트 데이터에 따라 데이터 레벨 L2를 가지는 정보 셀의 임계 전압을 데이터 레벨 L3으로 선택적으로 증가시키기 위한 제2 기록 절차; 및
    상위 비트 데이터 및 하위 비트 데이터에 따라 데이터 레벨 L0을 가지는 정보 셀의 임계 전압을 데이터 레벨 L3으로 선택적으로 증가시키기 위한 제3 기록 절 차로
    수행되는 반도체 메모리 디바이스.
  10. 제3항에 있어서,
    상기 감지 증폭기 회로는 동시에 활성화되는 복수의 감지 유닛을 포함하고, 각 감지 유닛은 복수의 비트 라인 쌍에 의해 공유되며, 그 중 하나의 쌍이 선택적으로 상기 감지 유닛에 결합되는 반도체 메모리 디바이스.
  11. 제10항에 있어서,
    상기 감지 유닛은,
    전류 검출형 차동 감지 증폭기;
    판독 데이터 및 기록 데이터를 저장하도록 구성된 데이터 래치 회로; 및
    전체 감지 유닛에서 데이터 삭제 또는 기록이 완료되어 있는지 여부를 검출하도록 구성된 검증-체크 회로를 포함하는 반도체 메모리 디바이스.
  12. 제11항에 있어서,
    상기 데이터 래치 회로는 이들과 차동 증폭기 사이에서 데이터-전달가능하도록 배치된 2개의 데이터 래치를 포함하고, 4-레벨 데이터에서 상위 비트 데이터 및 하위 비트 데이터는 데이터 기록 시에 각각 로딩되는 반도체 메모리 디바이스.
  13. 제12항에 있어서,
    4-레벨 데이터의 하위 비트 데이터를 판독하기 위해, 상기 2개의 데이터 래치로 구성된 시프트-레지스터의 데이터-전달 동작에 기초하여 "1"판독 데이터의 개수가 짝수 또는 홀수인지가 판단되는 반도체 메모리 디바이스.
  14. 그 내부에 복수의 정보 셀 및 적어도 하나의 제1 기준 셀이 배열된 메모리 셀 어레이를 구비한 반도체 메모리 디바이스의 데이터 기록 방법에 있어서 - 4개의 데이터 레벨 L0, L1, L2, 및 L3(L0<L1<L2<L3)의 어느 하나가 정보 셀에 기록되고, 상기 정보 셀의 데이터를 판독하는데 이용되는 기준 데이터 레벨 Lr(L0<Lr<L1)이 제1 기준 셀에 기록됨 -,
    메모리 셀 어레이의 정보 셀 및 제1 기준 셀 어레이를 삭제하기 위한 제1 삭제 절차를 수행하는 단계;
    삭제된 정보 셀 및 제1 기준 셀에, 기준 데이터 레벨 Lr을 예비적으로 기록하는 단계;
    데이터 레벨 Lr이 기록된 정보 셀 및 제1 기준 셀내의 정보 셀을 다시 삭제하여, 이들을 4개의 데이터 레벨에서 최저 레벨 L0으로 설정하기 위한 제2 삭제 절차를 수행하는 단계; 및
    제1 기준 셀의 기준 전류를 이용하여 데이터 레벨 L1, L2 및 L3을 특정 순서로 선택적으로 기록하도록, 최저 데이터 레벨 L0이 기록된 정보 셀에 대해 검증-기록을 수행하는 단계
    를 포함하는 데이터 기록 방법.
  15. 제14항에 있어서,
    상기 메모리 셀 어레이는 기준 데이터 레벨을 기록-검증하는데 이용되는 기준 전류를 생성하도록 구성된 적어도 하나의 제2 기준 셀을 더 포함하고,
    상기 제1 및 제2 삭제 절차는 상기 제2 기준 셀의 기준 전류를 이용하여 수행되는 검증-삭제 동작이며,
    상기 예비적 기록 절차는 상기 제2 기준 셀의 기준 전류를 이용하여 수행되는 검증-기록 동작인 데이터 기록 방법.
  16. 제15항에 있어서, 상기 메모리 셀 어레이는,
    각각에 복수의 정보 셀 NAND 스트링 - 정보 셀 NAND 스트링은 직렬로 접속된 복수의 정보 셀을 포함하고, 각 정보 셀은 그 위에 스택된 부유 게이트 및 제어 게이트를 구비함 -이 배열되고 감지 증폭기 회로를 샌드위치하도록 배치되는 제1 및 제2 셀 어레이;
    상기 제1 및 제2 셀 어레이의 각각에 배치된 적어도 하나의 제1 기준 셀 NAND 스트링 - 상기 제1 기준 셀 NAND 스트링은 직렬로 접속된 복수의 제1 기준 셀을 포함함 -; 및
    상기 제1 및 제2 셀 어레이의 각각에 배치된 적어도 하나의 제2 기준 셀 NAND 스트링 - 상기 제2 기준 셀 NAND 스트링은 직렬로 접속된 복수의 제2 기준 셀 을 포함하고, 부유 게이트 및 제어 게이트는 각 제2 기준 셀에서 서로 단락되어 있음 -
    을 포함하고,
    하나의 정보 셀 NAND 스트링 또는 제1 기준 셀 NAND 스트링이 상기 제1 및 제2 삭제 절차 및 상기 예비적 기록 절차에서 상기 제1 및 제2 셀 어레이 중 하나로부터 선택되는데 대해, 제2 기준 셀 NAND 스트링은 다른 하나로부터 선택되며, 상기 선택된 정보 NAND 스트링 또는 제1 기준 셀 NAND 스트링 및 제2 기준 셀 NAND 스트링은 감지 증폭기 회로의 차동 입력 노드에 결합되고,
    하나의 정보 셀 NAND 스트링이 검증-기록 절차에서 상기 제1 및 제2 셀 어레이 중 하나로부터 선택되는데 대해, 제1 기준 셀 NAND 스트링은 다른 하나로부터 선택되고, 상기 선택된 정보 셀 NAND 스트링 및 상기 제1 기준 셀 NAND 스트링은 상기 감지 증폭기 회로의 차동 입력 노드에 결합되는 데이터 기록 방법.
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