KR100795643B1

KR100795643B1 - 불휘발성 반도체 기억 장치 및 데이터 기입 방법

Info

Publication number: KR100795643B1
Application number: KR1020060055771A
Authority: KR
Inventors: 고지 호소노; 히로시 나까무라
Original assignee: 가부시끼가이샤 도시바
Priority date: 2005-06-22
Filing date: 2006-06-21
Publication date: 2008-01-17
Also published as: US7492641B2; KR20060134824A; JP4282636B2; US20060291291A1; JP2007004861A

Abstract

불휘발성 반도체 기억 장치는, 메모리 셀 어레이와 센스 앰프 회로를 구비하고, 상기 메모리 셀 어레이의 선택된 메모리 셀의 집합에 대하여 기입 펄스 인가와 기입 베리파이를 반복하여 데이터 기입을 행하는 기입 시퀀스 제어가 행하여지는 것이며, 상기 센스 앰프는, 기입 시퀀스 초기의 임의의 기입 펄스 인가 후에, 소정의 데이터 상태로 기입되어야 할 메모리 셀에 대하여 기입 속도를 판정하기 위한 기입 속도 베리파이를 행하여, 이들 메모리 셀을 제1 및 제2 셀군으로 분류하는 식별 데이터를 취득하고, 기입 속도 베리파이 후, 식별 데이터를 참조하여 제1 셀군과 제2 셀군에 서로 다른 기입 조건에서 교대로 기입이 행해진다.

메모리 셀, 기입 펄스, 기입 속도, 식별 데이터, 데이터 상태, 셀군

Description

불휘발성 반도체 기억 장치 및 데이터 기입 방법{NON-VOLATILE SEMICONDUCTOR MEMORY DEVICE AND METHOD OF WRITING DATA}

도 1은 실시 형태에 따른 NAND형 플래시 메모리의 메모리 코어 회로의 구성을 도시하는 도면.

도 2는 동 플래시 메모리의 센스 유닛 SA/PB의 구성예를 도시하는 도면.

도 3은 동 플래시 메모리의 기능 블록 구성을 도시하는 도면.

도 4는 동 플래시 메모리의 4치 데이터 기입법을 설명하기 위한 도면.

도 5는 기입 속도 판정(속도 베리파이) 동작을 설명하기 위한 도면.

도 6은 도 4의 4치 데이터 기입에 통상 이용되는 기입 펄스 인가 동작을 도시하는 도면.

도 7은 이 실시 형태에서의 기입 펄스 인가 동작을, 도 6과 비교하여 도시하는 도면.

도 8은 도 7의 기입 펄스 인가 동작을 변형한 예의 도면.

도 9a는 동 실시 형태의 속도 베리파이 시의 센스 유닛 내의 데이터 천이를 도시하는 도면.

도 9b는 동 속도 베리파이 시의 센스 유닛 내의 데이터 천이를 도시하는 도면.

도 9c는 동 속도 베리파이 시의 센스 유닛 내의 데이터 천이를 도시하는 도면.

도 10a는 동 실시 형태의 기입 베리파이 시의 센스 유닛 내의 데이터 천이(비트선 프리차지 시)를 도시하는 도면.

도 10b는 동 기입 베리파이 시의 센스 유닛 내의 데이터 천이(비트선 데이터 센스 시)를 도시하는 도면.

도 10c는 동 기입 베리파이 시의 센스 유닛 내의 데이터 천이(데이터 전송 시)를 도시하는 도면.

도 10d는 다른 데이터 상태에서의 도 10c 대응의 데이터 천이를 도시하는 도면.

도 10e는 다른 데이터 상태에서의 도 10c 대응의 데이터 천이를 도시하는 도면.

도 11a는 동 실시 형태의 저속 셀에 대한 기입 시의 센스 유닛 동작을 도시하는 도면.

도 11b는 동 실시 형태의 고속 셀에 대한 기입 시의 센스 유닛 동작을 도시하는 도면.

도 12a는 동 실시 형태의 센스 유닛에서의 속도 식별 데이터의 반전 동작(센스 노드 충전과 데이터 전송)을 설명하기 위한 도면.

도 12b는 동 실시 형태의 센스 유닛에서의 속도 식별 데이터의 반전 동작(센스 노드 방전과 데이터 전송)을 설명하기 위한 도면.

도 12c는 동 실시 형태의 센스 유닛에서의 속도 식별 데이터의 반전 동작(데이터 전송)을 설명하기 위한 도면.

도 13은 소스 팔로워 동작을 이용한 속도 베리파이 시의 NAND 셀 유닛 바이어스예를 도시하는 도면.

도 14는 다른 실시 형태에서의 기입 펄스 인가 동작을, 도 7과 대응시켜 도시하는 도면.

도 15는 속도 베리파이 결과에 따른 스텝업 전압의 설정예를 도시하는 도면.

도 16은 종료 검지 동작을 고려한 실시 형태에서의 기입 펄스 인가 동작을, 도 14와 대응시켜 도시한 도면.

도 17은 도 16에서의 필요 없는 기입 펄스를 제외한 기입 펄스 인가 동작을 도시하는 도면.

도 18은 종료 검지 회로의 구성을 도시하는 도면.

도 19는 동 종료 검지 회로의 검지 유닛 구성을 도시하는 도면.

도 20은 기입 속도에 따른 종료 검지를 행하는 실시 형태의 기입 펄스 인가 동작을, 도 17과 대응시켜 도시하는 도면.

도 21은 2 데이터 상태로 동시 기입을 행하는 경우의 기입 펄스 인가 동작예를 도시하는 도면.

도 22는 2 데이터 상태로 동시 기입을 행하는 실시 형태의 기입 펄스 인가 동작을 도 21과 대응시켜 도시하는 도면.

도 23은 3 데이터 상태로 동시 기입을 행하는 경우의 기입 펄스 인가 동작예 를 도시하는 도면.

도 24는 3 데이터 상태로 동시 기입을 행하는 실시 형태의 기입 펄스 인가 동작을 도 23과 대응시켜 도시하는 도면.

도 25a는 동 실시 형태의 속도 베리파이 시의 센스 유닛 내의 데이터 천이와 비트선 프리차지 동작을 도시하는 도면.

도 25b는 동 속도 베리파이 시의 센스 유닛 내의 데이터 천이(비트선 데이터 센스)를 도시하는 도면.

도 25c는 동 속도 베리파이 시의 센스 유닛 내의 데이터 천이(데이터 전송)를 도시하는 도면.

도 25d는 동 속도 베리파이 시의 센스 유닛 내의 데이터 천이(데이터 전송)를 도시하는 도면.

도 26은 각 실시 형태에 있어서 기입 펄스를 연속시키는 경우의 동작 전압 파형을 도시하는 도면.

도 27은 디지털 스틸 카메라에 적용한 다른 실시 형태를 도시한 도면.

도 28은 디지털 스틸 카메라의 내부 구성을 도시한 도면.

도 29e 내지 도 29j는 본 발명의 실시 형태가 적용된 다른 전자 장치를 도시한 도면.

<도면의 주요부분에 대한 부호의 설명>

1 : 메모리 셀 어레이

2 : 로우 디코더

3 : 센스 앰프 회로

5 : 컨트롤러

6 : 어드레스 레지스터

7 : 컬럼 디코더

8 : 데이터 버퍼

9 : 내부 전압 발생 회로

10 : 데이터 패스

[특허 문헌1] 일본 특허 공개 2003-196988호 공보

[특허 문헌2] 일본 특허 공개 2004-192789호 공보

[특허 문헌3] 일본 특허 공개 2000-113686호 공보

<관련 출원>

본 출원은 일본특허출원 2005-181879(2005년 6월 22일)에 기초한 것으로서, 그 우선권을 주장하며, 그 전체 내용이 본 명세서에서 참조로서 인용된다.

본 발명은, 전기적 재기입 가능한 불휘발성 반도체 기억 장치(EEPROM)에 관한 것으로, 특히 데이터의 고속 기입 기술에 관한 것이다.

EEPROM의 하나로, NAND형 플래시 메모리가 있다. NAND형 플래시 메모리는, 약 4F²(F : 최소 가공 치수)와 같은 작은 단위 셀 면적의 메모리 셀 구조에 의해, 미세화 및 대용량화의 점에서 다른 불휘발성 반도체 메모리를 리드하고 있다. 하나의 메모리 셀에 2 비트 이상의 데이터를 기억하는 다치 기억 기술을 이용하면, 칩 면적을 증대시키지 않고, 기억 용량을 2배 이상으로 증가시킬 수도 있다.

NAND형 플래시 메모리는, 오늘날, 다양한 휴대 기기의 불휘발 기록 미디어에 응용되고 있으며, 이들 어플리케이션에서는, 대용량화뿐만 아니라 액세스 스피드의 향상도 요구되고 있다. 오늘날에는 NAND형 플래시 메모리의 액세스 스피드가 기록 미디어의 액세스 스피드에 크게 영향을 주도록 되어 있으며, 특히, 기입 처리량 향상이 과제로 되어 있다.

NAND형 플래시 메모리에서의 기입에는 FN 터널 전류가 이용된다. 또한, 기입 제어에는, 기입 펄스 인가 동작과 그 후의 베리파이 동작을, 기입 전압을 스텝업시키면서 반복한다고 하는 방법이 이용된다. 이 때 기입 시간은, 기입 속도가 빠른 셀과 느린 셀의 임계치 전압 시프트의 속도차와, 기입 전압의 스텝업의 크기로 거의 결정된다.

구체적으로 원하는 임계치 분포의 기입에 필요한 기입 사이클 수는, 셀의 기입 속도차를 나타내는 1회의 기입 펄스로 만들어지는 임계치 분포 폭을, 기입 펄스의 하나(스텝업 전압)로 나눔으로써 구해지고, 기입 시간은 그 기입 사이클 수에 거의 비례한다. 2치 기억 동작에서는, 소거 상태로부터 하나의 기입 데이터 상태로 임계치 전압을 시프트시키면 되기 때문에, 기입 데이터 상태로서 허용되는 임계 치 레벨의 범위가 넓어, 비교적 큰 스텝업 전압으로 기입할 수 있다.

그러나 다치 기억 동작의 경우, 예를 들면 4치 기억에서는, 기입 데이터에 따라서, 소거 상태로부터 3개의 기입 데이터 상태를 만들 필요가 있기 때문에, 하나의 기입 데이터 상태에 할당되는 임계치 레벨의 범위가 좁다. 따라서, 작은 스텝업 전압으로 조금씩 임계치를 시프트시키면서 기입하는 것이 필요하게 되어, 2치 기억에 비하여 기입 사이클 수가 증가하여, 기입 시간이 길어진다.

또한, 셀 어레이의 미세화에 의한 인접 셀간의 용량 결합 노이즈(특히 부유 게이트간 용량 결합 노이즈)의 증대가, 플래시 메모리의 기입의 고속화를 방해하는 큰 원인으로 된다. 특히 다치 기억 방식에서는, 2치 기억 방식에 비하여 데이터 임계치 전압 분포의 간격을 좁게 해야 하여, 전술한 용량 결합 노이즈가 기입 속도에 큰 영향을 준다. 용량 결합 노이즈의 영향을 저감하기 위해서는, 스텝업 전압을 작게 해야 한다.

종래부터, 플래시 메모리의 특히 다치 기억 방식에서의 고속 기입 기술이 여러 가지 제안되어 있다. 예를 들면, 목표로 하는 기입 임계치 레벨의 조금 앞에 설정한 베리파이 레벨까지는, 큰 스텝업 전압으로 기입을 행하고, 그 이후에는 기입 임계치 시프트량을 감소시킴으로써, 실질적으로 고속화를 도모하는 기술이 제안되어 있다(특허 문헌1 참조). 기입 후반에서 임계치 시프트량을 억제하기 위해서는, 예를 들면 기입 시의 비트선 제어 전압을 변화시켜, 워드선과 메모리 셀의 채널간의 전위차를 그 이전의 기입 펄스 인가 동작 시보다도 작게 한다고 하는 방법 이 이용된다.

인접 셀간의 용량 결합에 기인하는 데이터 임계치 변동의 영향을 저감하는 기입 방식을 채용하여, 데이터 기입의 고속화를 도모하는 기술(예를 들면 특허 문헌2 참조)이나, 데이터 임계치 분포를 좁게 하거나 혹은 기입 시간을 단축할 목적으로, 최초의 기입 신호의 전후에서 메모리 셀의 임계치 전압 측정을 행하고, 그 후의 메모리 셀의 기입 조건을 결정한다고 하는 방법(예를 들면 특허 문헌3 참조)도 제안되어 있다.

본 발명의 제1 양태에 따른 불휘발성 반도체 기억 장치는, 전기적 재기입 가능한 불휘발성 메모리 셀이 배열된 메모리 셀 어레이와, 상기 메모리 셀 어레이의 데이터 판독을 행함과 함께 기입 데이터를 유지하는 기능을 하는 센스 앰프 회로를 구비하고, 상기 메모리 셀 어레이의 선택된 메모리 셀의 집합에 대하여 기입 펄스 인가와 기입 베리파이를 반복하여 데이터 기입을 행하는 기입 시퀀스 제어가 행해지는 불휘발성 반도체 기억 장치에 있어서,

상기 센스 앰프 회로는, 기입 시퀀스 초기의 임의의 기입 펄스 인가 후에, 소정의 데이터 상태로 기입될 메모리 셀에 대하여 기입 속도를 판정하기 위한 기입 속도 베리파이를 행하여, 이들 메모리 셀을 제1 셀군과 그것보다 기입 속도가 느린 제2 셀군으로 분류하는 식별 데이터를 취득하고,

기입 속도 베리파이 후, 상기 식별 데이터를 참조하여 상기 제1 셀군과 제2 셀군에 서로 다른 기입 조건에서 교대로 기입이 행해진다.

본 발명의 다른 양태에 따른 불휘발성 반도체 기억 장치의 데이터 기입 방법은, 데이터 메모리 셀 어레이의 복수의 메모리 셀에 대하여 기입 펄스 인가와 기입 베리파이를 반복하여 데이터 기입을 행하는 것이며,

기입 시퀀스 초기의 임의의 기입 펄스 인가 후에, 소정의 데이터 상태로 기입되어야 할 메모리 셀에 대하여 기입 속도를 판정하기 위한 기입 속도 베리파이를 행하여, 이들 메모리 셀을 제1 셀군과 그것보다 기입 속도가 느린 제2 셀군으로 분류하는 식별 데이터를 취득하고,

기입 속도 베리파이 후, 상기 식별 데이터를 참조하여 상기 제1 셀군과 제2 셀군에 대하여 서로 다른 기입 조건에서 교대로 기입을 행한다.

<실시 형태>

이하, 도면을 참조하여, 본 발명의 실시 형태를 설명한다.

전술한 바와 같은, 종래 제안되어 있는 고속화 기술을 적용해도, 동시에 기입하는 복수의 메모리 셀간의 기입 속도의 차가 크면 기입 사이클 수는 증가하여, 고속화 개선 효과는 감쇄된다. 특히 플로팅 게이트형 메모리 셀에서는, 제어 게이트와 플로팅 게이트의 용량 커플링비의 편차가 기입 속도의 차를 가져온다.

이하의 실시 형태에서는, 임의의 데이터 상태로 기입되어야 할 메모리 셀에 대하여, 소정의 기입 펄스 인가 후에 기입 속도 판정을 행하여, 기입 속도의 식별 데이터를 취득하고, 그 후 이 식별 데이터를 참조하여 기입 속도가 서로 다른 셀군에 대하여 교대로 적절한 기입 펄스 인가를 행한다.

[실시 형태 1]

도 1은, 일 실시 형태에 따른 NAND형 플래시 메모리의 메모리 코어 회로의 등가 회로 구성을 도시한다. 메모리 셀 어레이(1)는, NAND 셀 유닛 NU를 배열하여 구성되어 있다. NAND 셀 유닛 NU는, 복수 개(예를 들면 32개)의 메모리 셀 M0-M31이 직렬 접속된 NAND 스트링과, 그 양단을 각각 소스선 CELSRC 및 비트선 BLe(BLo)에 접속하기 위한 선택 게이트 트랜지스터 S1 및 S2에 의해 구성된다.

메모리 셀의 MO-M31의 제어 게이트는 각각 워드선 WL0-WL31에 접속되고, 선택 게이트 트랜지스터 S1, S2의 게이트는 각각 선택 게이트선 SG1, SG2에 접속된다.

워드선 WL0-WL31을 공유하는 NAND 셀 유닛의 집합은, "블록"으로 정의되고, 이것이 데이터 소거의 단위로 된다. 비트선의 방향으로, 복수의 블록 BLK0, BLK1, …, BLKj가 배열된다.

메모리 셀 어레이(1)의 블록 선택 및 워드선 선택을 행하기 위해서, 로우 디코더(2)가 배치되어 있다. 로우 디코더(2)는, 블록 선택을 행하는 블록 디코더와, 선택된 블록 내의 복수 개의 워드선과 2개의 선택 게이트선에 구동 전압을 공급하기 위한 드라이버를 포함한다.

메모리 셀 어레이(1)의 비트선에 접속되고 데이터 판독 및 기입을 행하기 위한 센스 앰프 회로(3)가 설치되어 있다. 센스 앰프 회로(3)는, 각각 센스 앰프겸 페이지 버퍼인 1 페이지 분의 센스 유닛 SA/PB를 배열하여 구성된다.

이 실시 형태에서는, 각 센스 유닛 SA/PB는, 짝수번 비트선 BLe와 이것에 인접하는 홀수번 비트선 BLo로 공유된다. 이것은, 셀 어레이(1)의 미세화에 의해, 비트선 피치마다 센스 유닛을 배치하는 것이 곤란하다는 것 및, 인접 비트선간의 용량 결합 노이즈가 커지는 것을 고려한 결과이다. 짝수번 비트선 BLe와 홀수번 비트선 BLo는, 그 한쪽이 선택될 때에 다른 쪽을 실드선으로서 이용함으로써, 비트선간 용량 결합 노이즈의 영향을 저감할 수 있다.

이 실시 형태의 플래시 메모리에서는, 하나의 워드선과 전체 짝수번 비트선에 의해 선택되는 메모리 셀의 집합이 제1 페이지(짝수 페이지)를 구성하고, 동 워드선과 전체 홀수 비트선에 의해 선택되는 메모리 셀의 집합이 제2 페이지(홀수 페이지)를 구성한다. 각 페이지가 동시에 데이터 판독 및 기입이 행해지는 단위이다.

도 2는, 센스 유닛 SA/PB의 구성예를 도시하고 있다. 센스 노드 Nsen은, 그래프용 NMOS 트랜지스터 Q1을 통하여, 짝수 홀수 비트선 선택을 행하는 NMOS 트랜지스터 Qe, Qo를 통하여 비트선 BLe, BLo에 접속된다. 클램프용 트랜지스터 Q1은, 비트선 전압 클램프의 기능과 비트선 데이터의 프리센스 앰프의 기능을 갖는다. 센스 노드 Nsen에는 또한, 비트선을 프리차지하기 위한 프리차지용 NMOS 트랜지스터 Q2와, 전하 유지용 캐패시터 C가 접속되어 있다.

센스 노드 Nsen에는, 각각 전송용 NMOS 트랜지스터 Q3, Q7, Q11을 통하여 데이터 래치(11, 12, 13)가 병렬 접속되어 있다. 데이터 래치(11, 12, 13)는, 클럭드 인버터를 이용하여 구성되어 있다.

데이터 래치(11)는, 데이터 기입 및 판독에 이용되는 메인의 데이터 기억 회로이다. 이 데이터 래치(11)의 데이터 노드 N1과 센스 노드 Nsen의 사이에는, 기 입 데이터를 일시 유지하는 기억 노드 DDC를 구비한 데이터 재기입 회로(14)가 구성되어 있다.

데이터 기억 노드 DDC로 되는 NMOS 트랜지스터 Q5의 게이트와, 데이터 노드 N1 사이에는 데이터 전송용 NMOS 트랜지스터 Q4가 설치되어 있다. 트랜지스터 Q5와 센스 노드 Nsen의 사이에는, 기억 노드 DDC의 유지 데이터에 따라서 다음 사이클의 기입 데이터를 결정하기 위한, 재기입용의 NMOS 트랜지스터 Q6이 설치되어 있다.

데이터 래치(13)는, 외부와의 데이터의 수수를 행하기 위해 설치되어 있다. 이 때문에, 그 데이터 노드 N3, N4는, 컬럼 선택 게이트 트랜지스터 Q12, Q13을 통하여 데이터선 DL, DLB에 접속되어 있다.

또 하나의 데이터 래치(12)는, 기입 시퀀스의 초기에 기입 데이터가 전송됨과 함께, 그 후 1 페이지의 메모리 셀 중 원하는 데이터 상태로 기입해야 할 메모리 셀을, 기입 속도에 따라서 분류하는 식별 데이터를 유지하기 위해 준비되어 있다. 이 데이터 래치(11)의 데이터 노드 N1S와 센스 노드 Nsen의 사이에는, 기입 데이터를 일시 유지하는 기억 노드 DDCS를 구비한 속도 절환 회로(15)가 구성되어 있다.

속도 절환 회로(15)는, 구체적으로는 후에 상술하는 바와 같이, 메모리 셀의 기입 속도 판정의 결과인 식별 데이터에 기초하여, 상대적으로 기입 속도가 빠른 메모리 셀과 느린 메모리 셀에 대한 기입 동작을 절환하는 기능(즉 비트선 제어 전압을 절환하는 기능)을 한다. 그 구성은, 데이터 래치(11) 측의 재기입 회로(14) 와 마찬가지이다. 즉 데이터 기억 노드 DDCS로 되는 NMOS 트랜지스터 Q9의 게이트와, 데이터 노드 N1S의 사이에는 데이터 전송용 NMOS 트랜지스터 Q8이 설치되어 있다. 트랜지스터 Q9와 센스 노드 Nsen의 사이에는, 기억 노드 DDCS의 유지 데이터에 따라서 기입 데이터를 결정하기 위한, 재기입용의 NMOS 트랜지스터 Q10이 설치되어 있다.

또한 데이터 기입 시, 데이터 래치(11, 12)의 데이터 상태에 따라서 비트선 전압을 제어하는 전압을 출력하기 위한 비트선 구동 회로(16)가 설치되어 있다. 비트선 구동 회로(16)는, 상보적인 타이밍 신호 PROGB 및 PROG에 의해 동시에 온 오프되는 활성화용의 PMOS 트랜지스터 QP1 및 NMOS 트랜지스터 Q16을 갖는다. 이들 활성화 트랜지스터 QP1과 Q16의 사이에, 데이터 래치(11)의 데이터 노드 N2에 의해 공통 게이트가 구동되는 PMOS 트랜지스터 QP2 및 NMOS 트랜지스터 Q14와, 데이터 래치(12)의 데이터 노드 N2S에 의해 게이트가 구동되는 NMOS 트랜지스터 Q15가 직렬 접속되어 있다.

도 3은, 이 실시 형태의 NAND형 플래시 메모리의 기능 블록 구성을 도시하고 있다. 센스 앰프 회로(3)와 외부 입출력 단자 I/O의 사이의 데이터 수수는, 컬럼 디코더(7)에 의해 제어되고, 데이터 패스(10) 및 데이터 버퍼(8)를 통하여 행해진다.

내부 제어 회로인 컨트롤러(5)에는, 각종의 외부 제어 신호(칩 인에이블 신호 /CE, 어드레스 래치 인에이블 신호 ALE, 커맨드 래치 인에이블 신호 CLE, 기입 인에이블 신호 /WE, 판독 인에이블 신호 /RE 등)가 입력된다. 컨트롤러(5)는, 이 들 제어 신호에 기초하여, 입출력 단자 I/O로부터 공급되는 어드레스 "Add"와 커맨드 "Com"을 식별하고, 어드레스는 어드레스 레지스터(6)를 통하여 로우 디코더(2) 및 컬럼 디코더(7)에 전송하며, 커맨드는 컨트롤러(5)에서 디코드된다.

컨트롤러(5)는 외부 제어 신호와 커맨드에 따라서, 데이터 판독 제어, 데이터 기입 및 소거의 시퀀스 제어를 행한다. 각 동작 모드에 필요한 내부 전압(전원 전압보다 승압된 내부 전압)을 발생하기 위해서, 내부 전압 발생 회로(9)가 설치되어 있다. 이 내부 전압 발생 회로(9)도 컨트롤러(5)에 의해 제어되며, 필요한 전압을 발생하는 승압 동작을 행한다.

도 4는, 데이터 임계치 분포와 그 기입 방법을 도시하고 있다. 여기서는, 다치 데이터 기억 동작의 예로서, 1 메모리 셀이 2 비트 기억을 행하는 4치 데이터 기억 방식의 경우를 설명한다. 4치 데이터는, 상위 페이지 데이터 "x"와 하위 페이지 데이터 "y"를 이용하여 "xy"로 나타낸다. 즉, 4치 데이터 기억 방식에서는, 2치 데이터 기억 방식에 비하여, 2배의 페이지 수의 데이터를 기억하게 된다.

도 4의 하단은, 소거 상태 "E"와, 이제부터 기입되는 3개의 데이터 기입 상태 "A", "B" 및 "C"의 임계치 분포를 도시하고 있다. 예를 들면 소거 상태 "E"는, 마이너스의 임계치 전압 상태이며, 기입 상태 "A", "B", "C"는 이 순으로 높아지는 플러스의 임계치 전압 상태이다. 그리고, 소거 상태 "E"에는, 데이터 "11"이, 기입 상태 "A", "B" 및 "C"에는 각각, 데이터 "01", "10" 및 "00"이 할당된다.

도 4의 상단은, 하위 페이지 기입(1)을 도시하고 있다. 이 하위 페이지 기입(1)은, 원하는 데이터 상태 "B"보다 임계치 전압이 낮은 중간 데이터 상태 "M"을 얻기 위한 대략적인 기입 동작이다. 도 4의 하단에는, 상위 페이지 기입 시퀀스 내에서 동시 기입으로 되는, 소거 상태 "E"로부터 데이터 상태 "A"를 기입하는 상위 페이지 기입(1)과, 데이터 상태 "M"으로부터 데이터 상태 "C"를 기입하는 상위 페이지 기입(2) 및, 데이터 상태 "M"으로부터 데이터 상태 "B"를 기입하는 하위 페이지의 추가 기입(2)이 도시되어 있다.

하위 페이지 기입(1)은, 선택 워드선에의 기입 펄스 인가 동작과 그 기입 상태를 확인하기 위한 기입 베리파이 동작을 반복한다. 기입 베리파이에서는, 기입해야 할 임계치 분포의 하한치에 상당하는 베리파이 전압 Vmvfy를 선택 워드선에 인가하는 판독 동작으로 된다.

상위 페이지 기입(1), (2) 및 하위 페이지의 추가 기입(2)에는, 동시에 기입 펄스 인가 동작이 행해지고, 각각의 데이터 임계 분포의 하한치에 상당하는 베리파이 전압 Vavfy, Vbvfy, Vcvfy를 이용한 기입 베리파이가 별도로 행해진다.

여기서, 하위 페이지 기입(1)에 주목하여, 일반적인 기입 동작예를 설명하면, 도 6에 도시한 바와 같이, 기입 전압은, 기입 사이클마다 소정의 스텝업 전압(ΔVpgm)만큼 상승시켜진다. 최초의 기입 펄스 P1은, 동시 기입되는 메모리 셀 중에서 가장 기입 속도가 빠른 메모리 셀의 임계치가 원하는 기입 분포의 범위를 뛰어넘어 시프트하지 않는 기입 전압이 선택된다. 이 기입 전압의 초기치가 메모리 셀에 있어서 지나치게 높으면, 오버 프로그램되어, 그것 자신이 잘못된 데이터로 되거나, 직렬로 접속된 NAND 셀 유닛 내의 다른 셀 데이터도 파괴한다.

도 6에 있어서, 예를 들면, 기입 펄스 P10을 인가하여 기입이 종료하는 것으 로 한다. 기입 종료의 판정은, 베리파이 판독의 후에, 센스 앰프 내의 "0" 기입 데이터가 모두 "1" 기입 데이터로 갱신되어 있는 것을 검출하여 행해진다.

도 7은, 이 실시 형태에서의 기입 펄스 인가 상태를, 도 6에 대응시켜 도시하고 있다. 이 실시 형태에서는, 최초로 기입 펄스 P1을 인가한 후에, 데이터 "M"을 기입해야 할 메모리 셀(즉 동시에 "0" 기입이 이루어지는 메모리 셀)의 임계치 전압의 시프트 상태를 검출함으로써, 이들 기입 속도를 판정하는 "기입 속도 베리파이"(혹은 간단히 "속도 베리파이"라고 함)를 행한다.

도 4의 상단에 파선으로 도시한 임계치 분포는, 소거 상태 "E"의 분포로부터 데이터 "M"으로부터 기입되는 도중의 메모리 셀의 임계치 분포이다. 기입 속도가 빠른 셀은, 원래의 소거 상태 "E"의 임계치 분포로부터 어느 정도 임계치 전압이 시프트하여 데이터 "M"의 그것에 근접한다. 기입 속도가 느린 메모리 셀은 거의 임계치 전압이 시프트하지 않고, 소거 상태 "E"의 임계치 분포 내에 남은 그대로로 되어 있다.

도 4에 파선으로 도시하는, 상정되는 임계치 분포의 중앙치에 상당하는 Vsvfy1을 판정 레벨로 하는 판독(즉 기입 속도 베리파이)을 행하면, 베리파이 전압 Vsvfy1보다 높은 임계치로 시프트한 제1 셀군("0" 데이터로서 판독됨)은, 해칭을 실시한 범위 즉 Vsvfy1보다 낮은 임계치의 제2 셀군("1" 데이터로서 판독됨)에 비하여, 상대적으로 기입 속도가 빠르다고 할 수 있다.

이하의 설명에서는, 전술한 제1 및 제2 셀군에 속하는 메모리 셀을 각각, 고속 셀(Fast Cell) 및 저속 셀(Slow Cell)이라고 칭하는 것으로 한다. 상술한 바와 같이, 베리파이 전압 Vsvfy1을 이용한 판독에서는, 고속 셀은 "0", 저속 셀은 "1"로서 읽혀지는데, 이것이 기입 속도의 식별 데이터로 된다.

이상의 기입 속도 베리파이는 센스 유닛 SA/PB 내에서 행해진다. 센스 유닛 SA/PB는 이 속도 베리파이에 의해, 1 페이지 분의 셀 중 원하는 데이터 상태로 기입해야 할 메모리 셀에 대하여, 기입 속도의 식별 데이터를 취득한다. 이 기입 속도 베리파이의 후에는, 센스 유닛 SA/PB가 취득한 식별 데이터에 따라서, 고속 셀과 저속 셀에 대한 기입 펄스 인가의 조건을 달리하여, 고속 셀과 저속 셀에서 거의 동시적으로 기입이 진행되도록 한다.

즉, 도 7에 도시한 바와 같이, 기입 속도 베리파이의 결과에 기초하여, 최초의 기입 펄스 P1로부터 크게 스텝업시킨 기입 펄스 P6에 의해, 저속 셀의 "0" 기입을 행한다. 이 때, 고속 셀은 기입 금지("1" 기입)로 한다. 기입 펄스 P1로부터 P6으로의 스텝업 전압 ΔVpgm(s)은, 기입 속도 베리파이 판독이, 어느 정도의 기입 속도 레벨의 판정을 하고 있는지에 의존한다. 예를 들면, 1회의 기입 펄스 인가로 시프트하는 임계치 분포 폭이 3V인 것으로 하고, 속도 베리파이 판독을 하는 판정 레벨이, 기입이 빠른 것으로부터 1.5V 정도의 위치, 즉 평균적인 기입 속도의 위치인 경우에는, ΔVpgm(s)은 1.5V로 된다.

기입 펄스 P6의 인가 후, 기입 베리파이 동작을 행한다. 여기서는, 기입 펄스 P1과 P6의 인가에 의해, 메모리 셀의 임계치 전압이 타깃의 기입 레벨에 도달하여 있는지의 여부를 판정한다. 즉, 고속 셀과 저속 셀에 대하여 동일 조건에서 동시에 베리파이 판독을 행한다.

다음으로, 기입 미완료의 고속 셀에 대하여, 기입 펄스 P2를 인가하고, 계속해서, 기입 미완료의 저속 셀에 대하여 기입 펄스 P7을 인가한다. 기입 펄스 P1과 P2 사이의 스텝업 전압, 기입 펄스 P6과 P7 사이의 스텝업 전압 모두, 통상의 스텝업 전압 ΔVpgm이다. 이하, 마찬가지의 동작을 반복한다.

속도 베리파이 판독의 동작을, 구체적으로 도 9a∼도 9c에 도시하는 센스 유닛 내의 주요 노드의 데이터 천이를 참조하여 설명한다. 도 7에서 설명한 최초의 기입 펄스 인가 직후에는, 아직 "0" 기입이 완료된 셀은 없을 가능성이 높은데, 여기서는 각 노드에, 위에서부터 순차로 다음 4 케이스 Case(1)∼Case(4)의 기입 시의 데이터를 나타내고 있다. Case(1) : 고속 셀에 대한 "0" 기입, Case(2) : 저속 셀에 대한 "0" 기입, Case(3) : 소거 상태 셀에의 "1" 기입, 및 Case(4) : "0" 기입 완료된 셀에의 "1" 기입.

기입 데이터 로드 시에는 Case(1), (2)의 구별은 없다. 당초의 기입 데이터는, 도 9a에 도시한 바와 같이 데이터 래치(11)(노드 N1, N2)에 유지되고, 노드 N1의 데이터는 기억 노드 DDC에도 전송되어 유지되어 있다. 또한 기입 데이터는, 데이터 래치(12)(노드 N1S, N2S)에 전송되고, 기억 노드 DDCS에도 동일한 기입 데이터가 전송 유지된다.

기입 펄스 P1을 인가한 후의 기입 속도 베리파이 동작은, 도 4에 도시한 바와 같이, 마이너스의 임계치 전압인 판정 레벨 Vsvfy1에 의한 데이터 판독으로 된다. 구체적으로는 메모리 셀의 마이너스의 임계치 전압을 판독하기 위해서, 소스 팔로워 동작을 이용하여, 비트선 BL에 메모리 셀의 임계치 전압의 절대치 상당의 전압을 출력시켜, 데이터 판정을 행한다.

이 속도 베리파이 동작의 바이어스 조건을 도 13에 도시한다. 선택 워드선(도면의 예에서는 WL1)에 0V, 동일한 NAND 셀 유닛 내의 다른 비선택 워드선에는, 선택 셀의 판독에 영향을 주지 않도록 판독 패스 전압 Vread(약 5.5V), 소스선 CELSRC에는 Vdd(2.7V)를 인가한다. 비트선 BL을 0V로 방전시킨 상태에서, 선택 게이트선 SG1, SG2에 각각 4V를 인가하여 선택 게이트 트랜지스터를 온으로 하면, 소스선 CELSRC로부터 비트선 BL에 흐르는 전류에 의해, 비트선 BL에는 메모리 셀의 임계치 전압의 절대치 상당의 전압 │Vt│가 나타난다.

기입 펄스 P1 인가 후의 전술한 4 케이스의 기입 임계치 전압이 각각, Vt=0.5V, -1V, -1V, 1V이며, 비트선 BL에, L(0V), H(∼1V), H(∼1V), L(0V)이 출력되는 것으로 한다. 이 비트선 데이터를 클램프용 트랜지스터 Q1의 게이트에 Vsvfy1+Vt(Vt는 Q1의 임계치 전압)를 인가하여 센스하면, 도 9a에 도시한 바와 같이, 센스 노드 Nsen에는 각각, "0", "1", "1", "0"의 데이터가 판독된다. 즉 비트선 전압이 Vsvfy1보다 높으면, "1" 데이터가 판독되고, 그것보다 낮으면 "0" 데이터가 판독된다. 전반 두 개의 데이터 "0"과 "1"이, 각각 "0" 기입 셀 중에서 임계치 변화가 큰 고속 셀과 임계치 변화가 작은 저속 셀에 대응하는 식별 데이터로 된다.

다음으로, 도 9b에 도시한 바와 같이, 트랜지스터 Q9의 드레인 VPRE에 저레벨 전압(Vss)을 인가하고, 전송 트랜지스터 Q10을 온으로 하여, 기억 노드 DDCS의 데이터에 따라서 선택적으로 센스 노드 Nsen을 방전시킨다(전송 동작 A1). 이에 의해, 센스 노드 Nsen의 데이터는, "0", "1", "0", "0"으로 재기입된다.

또한, 재기입된 센스 노드 Nsen의 데이터를, 전송 트랜지스터 Q7을 온으로 하여 데이터 래치(12)에 전송하여 유지한다(전송 동작 A2). 또한 그 데이터를, 도 9c에 도시한 바와 같이, 기억 노드 DDCS에도 전송하여 유지한다(전송 동작 A3).

여기서, 노드 N1S와 DDCS에 저장된 데이터는, 1 페이지 내의 임계치 전압을 시프트시키는 "0" 기입의 대상으로 되어 있는 메모리 셀 중에서, 저속 셀에 대하여 "1"로 되어 있다. 지금까지 인가된 기입 펄스 P1은, 고속 셀을 배려한 값으로 설정되어 있는데, 이 때는 전체 선택 셀에서 기입 동작이 행해진다. 그리고 다음으로, 식별 데이터에 기초하여, 도 7에 도시한 바와 같이 저속 셀용의 기입 펄스 P6을 인가하고, 저속 셀에 대해서만 기입 동작을 행한다.

도 9c의 상태는, 저속 셀 대응의 노드 N1S에 "1" 저장되어 있기 때문에, 데이터 래치(12)의 데이터를 이용하여 저속 셀에 대하여 "0" 기입을 행하기 위해서는, 데이터 래치(12)의 데이터를 반전시킬(즉 노드 N1S와 N2S의 데이터를 교체함) 필요가 있다. 이것은, 식별 데이터의 반전이라고 볼 수도 있고, 혹은 식별 데이터에 기초하는 기입 데이터의 반전이라고 간주하여도 된다.

그 속도 식별 데이터의 반전 동작을, 다음에 도 12a∼도 12c를 참조하여 설명한다.

도 12a는, 도 9c의 데이터 상태의 계속으로 되어 있다. 우선, 도 12a에 도시한 바와 같이, 프리차지용 트랜지스터 Q2의 드레인에 고레벨 전압을 인가한 상태에서 이것을 온으로 하고, 센스 노드 Nsen을 "H" 레벨로 강제 충전한다(충전 동작 B1). 이에 의해, 센스 노드 Nsen은, 4개의 케이스에 대하여 데이터 "1"로 된다. 계속해서, 도 12a에 도시한 바와 같이, 노드 N1S의 데이터를 재차 노드 DDCS에 전송한다(전송 동작 B2).

다음으로, 도 12b에 도시한 바와 같이, 트랜지스터 Q9의 드레인 전압 VPRE를 Vss(=0V)로 하고, 트랜지스터 Q10을 온시키고, 기억 노드 DDCS의 데이터에 따라서 센스 노드 Nsen을 방전시킨다(방전 동작 B3). 그 결과, 센스 노드 Nsen의 데이터는, "1", "0", "1", "1"(즉, 저속 셀에 대한 "0" 기입의 케이스만 "0")로 된다. 그리고 이 센스 노드 Nsen의 데이터를, 노드 N1S에 유지한다(전송 동작 B4).

계속해서, 도 12c에 도시한 바와 같이, 노드 N1S의 데이터를 노드 DDCS에 전송한다(전송 동작 B5). 이렇게 해서, 노드 N1S 및 DDCS는, "0" 기입의 저속 셀만 "0"으로 되어, 도 12a의 데이터 상태와는 반전된다.

이와 같이 노드 N1S 및 DDCS의 데이터 상태를 설정한 후, 도 7에서 설명한 바와 같이, 저속 셀에 대하여 "0" 기입을 행하기 위한 기입 펄스 P6을 인가한다.

이 기입 펄스 인가에 의한 저속 셀 기입 시의 센스 유닛 SA/PB의 데이터 상태를 도 11a에 도시한다. 기입 시, 기입 펄스 인가에 앞서서, 기입 데이터 "0", "1"에 따라서, 비트선을 통하여 NAND 셀 채널에는, Vss, Vdd-Vt를 인가한다. 기입 동작중, 선택 게이트선 SG2에는 예를 들면 Vdd가 인가되므로, "1" 기입 셀의 채널은, Vdd-Vt(Vt은 선택 게이트 트랜지스터의 임계치 전압)까지 충전되면, 플로팅 상태로 된다. 한편, "0" 기입 셀의 채널은, 선택 게이트 트랜지스터가 온한 채로, 0V가 전송된다.

이에 의해, 선택 워드선에 기입 펄스를 인가했을 때에, "0" 기입 데이터가 주어진 셀에서는 FN 터널링에 의해 부유 게이트에 전자가 주입되고("0" 기입), "1" 기입 데이터가 공급된 셀에서는 전자 주입이 발생하지 않는("1" 기입 즉 "0" 기입 금지) 것으로 하는 선택 기입이 행해진다.

지금의 경우, 전술한 속도 식별 데이터 반전에 의해서, 노드 N1S에는, Case(1), (2), (3), (4)에서 각각, 기입 데이터로서 "1", "0", "1", "1"이 저장되어 있다. 트랜지스터 Q9의 드레인 전압 VPRE를 "H"(=Vdd)로 하고, 트랜지스터 Q10을 온, 또한 클램프용 트랜지스터 Q1도 온으로 하면, 노드 N1S가 "1"인 경우, 트랜지스터 Q9, Q10을 통하여(즉 속도 절환 회로(15)를 통하여), 비트선에 "H" 레벨 전압이 공급된다. 즉, 본래 "1" 기입의 케이스 Case(3), (4)와, "0" 기입이기는 하지만, 기입 속도가 빠르다고 판정되어 "1" 기입(기입 금지)으로 하는 케이스 Case(1)에 대하여, NAND 셀 채널에 Vdd가 공급된다.

저속 셀의 "0" 기입을 위한 "L" 레벨은, 비트선 구동 회로(16)를 통하여 공급된다. 즉, 데이터 래치(11)의 노드 N2의 데이터는, "1", "1", "0", "0"이며, "0" 기입 케이스 Case(1), (2)에서는, 비트선 구동 회로(16)의 트랜지스터 QP2가 오프, 트랜지스터 Q14가 온으로 된다.

비트선 구동 회로(16)에는, 데이터 래치(12)의 노드 N2S에 의해 게이트가 제어되는 트랜지스터 Q15가 삽입되어 있다. 도 11a의 데이터 상태는, "0" 기입을 행하는 저속 셀에 대하여, 노드 N2S="1"이며, 이에 의해 트랜지스터 Q15가 온으로 된다. 따라서, "0" 기입의 저속 셀에 대해서만, 비트선 구동 회로(16)로부터 비트선 에 저레벨 전압이 공급된다.

이와 같이 하여, 저속 셀에 대해서만 그 비트선에 "0" 기입 데이터가 출력된다. 이 후 상술한 바와 같이, 저속 셀 기입용의 기입 펄스 P6이 공급되고, 계속해서 기입 베리파이가 행해진다. 이 기입 베리파이는, 기입 펄스 P1과 P6의 인가에 의해서, 메모리 셀의 임계치 전압이 타깃의 기입 레벨에 도달해 있는지의 여부를 판정하는 것으로, 여기서는, 고속 셀도 저속 셀도 동시에 베리파이 판독을 행한다.

그 기입 베리파이 동작을, 센스 유닛 SA/PB 내의 데이터 천이를 도시한 도 10a∼도 10e를 참조하여 설명한다. 도 4에 도시한 바와 같이, 데이터 상태 "M"을 확인하기 위해서는, 그 임계치 하한치로 설정된 베리파이 전압 Vmvfy를 이용한다. 이 베리파이 전압 Vmvfy(예를 들면, 1V)를 선택 워드선에 인가하고, 비선택 워드선에는 셀 데이터에 상관없이 메모리 셀을 온시키는 판독 패스 전압 Vread를 인가하고, 비트선측 선택 게이트선 SG2에 4V를, 소스선측 선택 게이트선 SG1에 0V를 인가한 상태에서, 도 10a에 도시한 바와 같이 비트선을 소정의 프리차지 레벨까지 충전한다. 이 비트선 프리차지는, 프리차지용 트랜지스터 Q2와 클램프용 트랜지스터 Q1을 온으로 하여 행한다.

다음으로, 소스선측의 선택 게이트선 SG1에 4V를 인가하고, 선택 메모리 셀에 의해서 비트선을 방전시킨다. 예를 들면, 도면에 도시하는 4 케이스 Case(1)∼(4)의 메모리 셀 임계치 전압이 각각, 0.5V("0" 기입 불충분), 0.5V("0" 기입 불충분), -1V("1" 기입), 2V("0" 기입 완료)라고 하면, 비트선은, 방전, 방전, 방전, 비방전으로 된다. 이 비트선 전압을 비트선 BL과 센스 노드 Nsen 사이의 전하 분 배에 의해 센스하면, 도 10b에 도시한 바와 같이, 센스 노드 Nsen의 데이터는, "L"(="0"), "L", "L", "H"(="1")로 된다.

다음으로, 재차 기입을 행하기 위해서, 도 10c에 도시한 바와 같이, 재기입 회로(14)에 의한 데이터 조작을 행한다. 우선, 3번째와 4번째의 케이스 Case(3), (4)는, "1" 기입이기 때문에, 베리파이 판독의 결과에 관계없이, "1" 기입이 계속되도록 할 필요가 있다. 노드 DDC에는 기입 데이터가 유지되어 있기 때문에, 트랜지스터 Q5의 드레인에 "H"를 인가하고, 트랜지스터 Q6을 온으로 하고, 노드 DDC의 데이터에 따라서 센스 노드 Nsen을 충전한다(전송 동작 C1).

이에 의해, 3, 4번째의 케이스 Case(3), (4)에서, 센스 노드 Nsen이 강제적으로 "1"로 설정된다. 계속해서, 이 센스 노드 Nsen의 데이터를 데이터 래치(11)에 전송한다(전송 동작 C2).

즉 도 10c에서는, 두 개의 "0" 기입 셀의 임계치가 양쪽 모두에 베리파이 레벨 Vmvfy에 달해 있지 않았기 때문에, 베리파이 전과 동일한 데이터가 래치(11)에 복원되어 있다.

도 10d에는, 도 10c에 대하여, 베리파이 전압 Vmvfy에 도달한 셀이었던 경우의 데이터 상태를 도시하고 있다. 도 10d에서는, 고속 셀에 대한 "0" 기입의 Case(1)에 대하여, 그 임계치가 1.1V(기입 충분)인 경우를 상정하고 있다. 이 때 비트선 센스 결과는, 센스 노드 Nsen이 "H"(데이터 "1")로 된다.

이 때, 도 10c의 경우와 마찬가지의 전송 동작 C1에 의해, 센스 노드 Nsen에 Case(3), (4)에 대하여 "1" 기입 데이터가 복원되고, 또한 전송 동작 C2에 의해 센 스 노드 Nsen의 데이터가 데이터 래치(11)에 복원된다.

다음으로, 이 베리파이 결과에 의해서 갱신된 데이터를 사용하여, 다음 기입(도 7에 도시하는 기입 펄스 P2, P7의 인가)을 행한다. 그 전에, 다음에 기입할 대상은, 고속 셀이기 때문에, 속도 절환 회로(15)에 의해 데이터 래치(12)의 식별 데이터를, 고속 셀에 대한 기입으로 되도록 세트한다. 구체적으로, 도 12a∼12c를 이용하여 설명한 속도 식별 데이터 반전 동작을 행한다. 결과적으로, 센스 유닛은, "0" 기입의 고속 셀과, 처음부터 "1" 기입으로 되어 있는 셀에 대하여, 노드 DDCS가 "0"으로 되는, 도 12a의 데이터 상태로 설정된다.

고속 셀에 대하여 "0" 기입이 행해지는 경우의 비트선에의 기입 데이터 전송 동작은, 도 11a에 대하여, 도 11b와 같이 된다. 즉 트랜지스터 Q9의 드레인에 "H" 레벨을 인가하고, 트랜지스터 Q10을 온으로 함으로써, "0" 기입 셀이기는 하지만 금회는 "1" 기입(기입 금지)으로 되는 저속 셀의 케이스(2)에 대하여, 속도 절환 회로(15)에 의해서 비트선에 "H" 레벨이 공급된다.

고속 셀에 대한 "0" 기입(Case(1))을 위한 "L" 레벨 및 다른 "1" 기입(Case(3), (4))을 위한 "H" 레벨은, 비트선 구동 회로(16)를 통하여 공급된다. 즉, "1" 기입의 케이스(3), (4)에 대해서는, 노드 N2의 "0" 데이터(="L")에 의해, 비트선 구동 회로(16)의 PMOS 트랜지스터 QP2가 온, NMOS 트랜지스터 Q14가 오프이고, "H" 레벨이 출력된다. "0" 기입의 케이스(1), (2)에서는, 노드 N2의 데이터에 의해 PMOS 트랜지스터 QP2가 오프, NMOS 트랜지스터 Q14가 온이고, 그 중 고속 셀의 케이스(1)는, 노드 N2S의 데이터에 의해 NMOS 트랜지스터 Q15가 온이며, "L" 레 벨이 출력된다.

기입 펄스 P2의 인가의 후, 기입 펄스 P7을 인가하는 경우에도, 그 전에 데이터 래치(12)의 식별 데이터를 반전시켜, 재차 저속 셀에 대한 기입으로 되도록 한다. 그 데이터 반전 동작은, 도 12a∼도 12c에서 설명한 바와 마찬가지이다.

이 실시 형태에서는, 셀의 기입 속도의 판정 결과에 기초하여 최초로 저속 셀에 대한 기입을 행할 때에, 큰 스텝업 전압 ΔVpgm(s)을 이용하지만, 고속 셀에 인가되는 기입 펄스 열 P1, P2, P3, …은, 최초의 펄스 P1에 대하여 순차적으로 ΔVpgrm씩 스텝업한 것, 마찬가지로 저속 셀에 대한 기입 펄스 열 P6, P7, P8, …은, 최초의 펄스 P6에 대하여 순차적으로 ΔVpgm씩 스텝업한 것으로 된다.

도 6에 도시하는 통상의 기입 방식에서는, 기입 펄스 전압 레벨이 낮은 기입 사이클의 전반 부분이 고속 셀에 대하여 유효한 기입으로 되고, 전압 레벨이 높아지는 후반 부분(예를 들면 펄스 P6 이후)이 저속 셀에 대하여 유효한 기입으로 된다. 이에 대하여 도 7에 도시하는 이 실시 형태의 방식은, 도 6의 기입 사이클의 후반 부분 즉 펄스 P6 이후의 저속 셀에 대하여 유효한 기입 펄스 인가를 전도하여, 고속 셀에 대한 기입 펄스 인가와 병행시킨 것이라고 할 수 있다. 이와 같이, 고속 셀과 저속 셀의 기입이 마찬가지로 진행되도록 기입 펄스의 전압치와 타이밍을 최적화함으로써, 기입의 고속화를 도모할 수 있다.

또한 이 실시 형태에서는, 고속 셀과 저속 셀에 대한 기입 펄스 인가를 연속시키고, 그 후의 기입 베리파이를 공유시키고 있다. 이에 의해, 기입 베리파이의 횟수를 줄일 수 있어, 고속 기입이 가능하게 된다.

구체적으로 설명한다. 예를 들면, 도 6의 기입 방식에 의해, 최저속 셀이 기입 펄스 P10에서 "0" 기입할 수 있는 것으로 하면, 기입을 완료시키는 데에, 기입 펄스 인가 10회와 기입 베리파이 판독 10회가 필요하다. 이에 대하여 이 실시 형태에서는, 기입 펄스는 10회, 기입 베리파이 판독이 5회, 기입 속도 베리파이의 판독이 1회로 되어, 결과적으로 베리파이를 4회 정도 줄일 수 있다. 1회의 베리파이 판독 시간을 약 25μsec로 하면, 기입 시간을 약 100μsec 단축할 수 있다.

도 8은, 도 7의 기입 동작을 약간 변형한 예이다. 도 7에서는, 기입 펄스 P1, P6을 인가한 후의 최초의 기입 베리파이 후, 연속하는 기입 펄스 인가 순서로서, 저속 셀에 대한 기입을 먼저 했다. 이에 대하여, 도 8에서는, 최초의 기입 베리파이 후, 고속 셀과 저속 셀에 대한 기입 순서를 교대로 교체하도록 하고 있다. 그 이외에는 도 7과 동일하다. 이에 의해서도 마찬가지로, 고속 기입이 가능하게 된다.

[실시 형태 2]

실시 형태 1에서 설명한 바와 같이, 본 발명의 기술은, 기입이 빠른 셀과 느린 셀에 대하여 동시 병행적으로 기입 펄스 인가를 행함으로써, 기입 베리파이의 횟수를 줄이는 것이지만, 기입 속도 베리파이의 타이밍이나 판독법을, 실시 형태 1과는 달리 할 수 있다.

도 5는, 이상적인 기입 속도 판정 조건을 도시하고 있다. 도 5에 도시한 바와 같이, 기입 속도가 빠른 셀과 느린 셀의 판정 레벨(속도 베리파이 전압) Vsvfy는, 기입 속도의 평균치, 즉 기입에 의해 얻어지는 임계치 분포 상한치 Vfast와 하 한치 Vslow의 중앙 레벨 부근에서 행하는 것이 바람직하다. 그러나, 이와 같은 이상적인 속도 판정을 행하기 위해서는, 기입 전의 데이터 임계치 분포와, 기입처의 데이터 임계치 분포가 충분히 떨어져 있을 것이, 구체적으로는, (Vfast-Vslow)/2 이상의 임계치 차가 필요하다. 또한, 최초의 기입 펄스 전압이 조금 낮게 설정되어 있으면, 최초의 기입 펄스에서 기입이 빠른 메모리 셀도 그다지 임계치 시프트하지 않는 경우도 있다.

도 14는, 그와 같은 경우를 고려하여, 기입 속도 판정 타이밍을, 실시 형태 1보다 늦춘 실시 형태이다. 최초의 기입 펄스 P1을 인가하고, 기입 베리파이를 행한 후, 다음 기입 펄스 P2를 인가할 때까지는, 도 6의 통상 방식과 동일하게 기입을 행하고 있다.

2번째의 기입 펄스 P2의 인가 후에, 기입 속도 베리파이를 넣는다. 이하, 기입 속도 베리파이에서 구해진 식별 데이터에 따라서, 실시 형태 1과 마찬가지로, 저속 셀에 대한 기입 펄스 P7, P8, P9, P10, P11과, 펄스 P2에 계속되는 고속 셀에 대한 기입 펄스 P3, P4, P5, P6을, 교대로 인가하고 있다.

이와 같이, 기입 속도 베리파이의 타이밍을 뒤로 시프트시킴으로써, 기입 임계치 분포를 속도 판정에 바람직한 레벨까지 시프트시킬 수 있다. 혹은 더욱 느린 기입 펄스 P3, P4 등의 후에 기입 속도 베리파이를 넣도록 할 수도 있다.

기입처의 데이터 임계치 상태가 미기입의 임계치 상태로부터 충분히 떨어져 있지 않은 경우에는, 기입 속도의 판정 타이밍을 늦추면, 기입이 빠른 메모리 셀은 타깃의 기입 레벨에 도달해 있을 가능성이 발생한다. 그러나 그와 같은 기입 속도 가 빠른 셀은, 종래대로, 기입 베리파이에서 패스하면, "0" 기입으로부터 "1" 기입 상태로 바뀌므로, 오버 프로그램은 발생하지 않는다. 즉 기입 사이클의 초기의 적당한 타이밍에서 기입 속도 베리파이를 삽입해도, 그 시점에서 남겨져 있는 "0" 기입 셀만이 기입 속도 판정의 대상으로 되기 때문에, 문제는 없다.

또한, 기입 속도 베리파이의 타이밍 조정과 더불어, 기입 속도 베리파이의 판독 방법도 조정할 수 있는 것이 바람직하다. 예를 들면 실시 형태 1에서는, 기입 속도 베리파이 시, "0" 기입 셀이 아직 마이너스의 임계치 상태에 있는 것을 상정하여, 선택 워드선을 0V로 한 소스 팔로워 판독으로 했지만(도 13), 선택 워드선의 레벨을 0V 이외의 값으로 설정하여도 된다.

또한 기입 속도 베리파이 시, "0" 기입 셀의 대부분이 플러스의 임계치 상태에 있다고 한다면, 선택 워드선의 전압을 0V로 하여, 비트선으로부터 소스선에 전류를 흘려 비트선 전압 변화를 검출하는 통상의 판독법을 이용해도 된다. 결과적으로, 도 2의 속도 절환 회로(15)의 데이터 래치(12)에, 고속 셀과 저속 셀을 식별하는 식별 데이터가 저장되면 된다.

이상의 것을 고려해도, 기입 속도 판정이 반드시, 도 5에서 설명한 바와 같은 평균적 기입 속도의 위치에서 행할 수 있다고는 할 수 없다. 예를 들면, 도 15에 도시한 바와 같이, 동일한 기입 속도 베리파이 전압 Vsvfy에 대하여, 상대적으로 저속 셀이 많이 판정되는 케이스 A와, 고속 셀이 많이 판정되는 케이스 B가 있을 수 있다. 이와 같은 경우, 케이스 A에서의, 기입 펄스 절환 시의 도 7 혹은 도 14에 도시하는 스텝업 전압 ΔVpgm(s)이, 케이스 B의 그것보다 상대적으로 작아지 도록, 기입 전압을 조정한다.

이와 같이 적절히, 기입 속도 베리파이와, 기입 펄스 전압을 최적화함으로써, 종래보다도 기입 시간을 단축하는 것이 가능하게 된다.

[실시 형태 3]

지금까지의 실시 형태에서는 설명을 생략했지만, 실제의 기입 시퀀스에서는, 기입 베리파이 후에, "0" 기입하여야 할 메모리 셀의 모두에 "0" 기입이 이루어졌는지 여부를 판정하는 "기입 종료 판정"이 행하여진다. 이 기입 종료 판정의 바람직한 양태를 다음에 설명한다.

도 16은, 도 14의 기입 시퀀스를 기본으로 하여, 그 각 기입 베리파이 스텝 후에 기입 종료 검지 동작을 넣은 예를 도시하고 있다. 도 16에서는, 기입 종료 검지에 있어서, 기입 미완료일 때에 페일 플래그 "F"가 나오고, 기입 완료를 확인하여 패스 플래그 "P"가 나오는 것을 도시하고 있다. 이하의 실시 형태에서도 마찬가지의 표시를 행하는 것으로 한다.

이 기입 종료 검지는, 도 10e에 도시한 바와 같이, 동시에 기입이 행해지고 있는 1 페이지 분의 센스 유닛 SA/PB의 데이터 래치(11)의 노드 N1이 올 "H" 상태(즉 올 "1" 상태)로 되었는지 여부를 검지함으로써 행한다.

그러나, 단순히 데이터 래치(11)의 데이터만으로, 기입 종료를 판단하면, 본 발명의 고속화 기술은, 2 종류의 기입 펄스와 베리파이를 반복하는 것이기 때문에, 불필요한 기입 펄스를 인가하는 경우가 있다. 예를 들면, 도 16에 있어서, 기입 속도가 빠른 셀에 대한 기입은, 기입 펄스 P5에서 전부 완료되고, 기입 속도가 느 린 셀에 대한 기입은, 기입 펄스 P12에서 모두 완료되는 것으로 한다. 그 경우, 기입 펄스 P6, P7은, 필요없는 기입 펄스가 되게 된다.

그래서 바람직하게는, 고속 셀군과 저속 셀군에 대하여 각각, 독립적으로 기입 종료 검지를 행한다. 예를 들면, 도 17은, 도 16과 마찬가지의 기입 사이클에 대하여, 각 기입 종료 검지 F로서 전술한 2회의 종료 검지를 행한 예를 도시하고 있다. 이에 의해, 도 16에 도시한 필요없는 기입 펄스 P6, F7을 인가하지 않도록 하는 것이 가능하게 된다.

전술한 바와 같이, 종료 검지 대상을 2분하여 각각의 기입 종료 검지를 행하는 것을 가능하게 하는 기입 종료 검지 회로의 구성예를 구체적으로 도 18 및 도 19를 참조하여 설명한다.

기입 종료 검지 회로(20)는, 도 18에 도시한 바와 같이, 복수의 종료 검지 유닛(21)을 병치하여 구성된다. 각 종료 검지 유닛(21)은, 도 19에 도시한 바와 같이, 동일한 컬럼 어드레스에 속하는 1 바이트 분 8개의 센스 유닛 SA/PB(0)-(7)에 공통의 하위의 판정 신호선 COM을 갖고, 이 신호선 COM에 의해 컬럼마다의 종료 검지를 행하는 것이다.

구체적으로 종료 검지 유닛(21)은, 각각의 센스 유닛의 데이터 래치(12)의 노드 N2S가 "H"인 경우에 데이터 래치(11)의 노드 N2의 데이터가 "H"임을, 신호선 COM에 의해 검지하도록 구성되어 있다. 상술한 바와 같이, 노드 N1S 또는 그 상보의 노드 N2S는, 고속 셀과 저속 셀을 구별하는 식별 데이터를 유지하는 기능을 갖는다. 따라서, 이 종료 검지 유닛(21)은, 고속 셀 또는 저속 셀에 대한 기입의 한 쪽의 경우에 대하여, 데이터 래치(11)의 데이터로 제1 종료 검지를 행하고, 또한 속도 절환 회로(15)의 데이터 래치(12)의 식별 데이터를 반전하고, 다른 쪽의 경우에 대하여, 데이터 래치(11)의 데이터로 제2 종료 검지를 행하도록 되어 있다.

보다 구체적으로 설명하면, 각 센스 유닛 SA/PB(0)-(7)에 대하여, 그 노드 N2S, N2의 데이터 및 체크 신호 CHK가 게이트에 들어가는 NMOS 트랜지스터 Q21, Q22 및 Q23의 직렬 접속에 의한 체크 회로(25)가, 하위의 판정 신호선 C0M에 접속되어 있다. 신호선 C0M에는, PMOS 트랜지스터 QP20에 의해 프리차지 회로(26)와 전하 유지 캐패시터도 접속되어 있다.

기입 종료 검지 시에, 신호선 COM이 "H" 레벨을 유지하는지의 여부를 검출하는 것이, 로컬 검지기(22)이며, 그 출력은, 상위의 판정 신호선 DETECT를 구동하는 회로로 되어 있다. 도 18에 도시하는 종료 검지 유닛(21)은, 1 페이지 분에 상당하는 512개(혹은 1k개, 혹은 2k개)에 상당하는 센스 유닛 SA/PB의 규모로 병렬로 배치되고, 상위의 판정 신호선 DETECT에 접속된다.

이 판정 신호선 DETECT에는, 하위의 판정 신호선 COM에서와 마찬가지로, PMOS 트랜지스터 QP10에 의한 프리차지 회로(27)와 전하 유지 캐패시터가 접속되고, 또한 최종적인 종료 판정 신호를 출력하는 메인 검지기(23)가 접속되어 있다.

이와 같은 기입 종료 검지 회로(20)를 이용한 종료 검지 동작에 대하여 다음에 설명한다. 초기 상태에서는, 신호 PREB가 "L"이고, 신호선 COM, DETECT는 모두, "H" 레벨로 충전된다. 기입 종료 검지 모드에 들어가면, 신호 PREB가 "H"로 되고, 신호선 COM, DETECT는 플로팅으로 된다.

그 후, 속도 절환 회로(15)가 소정 데이터 상태로 설정된 상태에서, 체크 신호 CHK가 "H"로 되면, 노드 N2S가 "H"이고 또한, 노드 N2가 "H"로 되어 있는 센스 유닛의 체크 회로(25)가 판정 신호선 COM을 방전한다. 이 상태는, 아직 기입이 완료되지 않은 센스 유닛이 있음을 나타내고 있다. 8개의 센스 유닛에 각각 접속된 체크 회로(25)는, 신호선 C0M에 병렬 접속되어 있기 때문에, 그 중에 하나라도 기입 미완료의 센스 유닛이 있으면, 신호선 COM은 "L"로 된다.

로컬 검지기(22)는, 신호선 DETECT를 접지하는 회로인 것으로 한다. 복수의 종료 검지 유닛(21)은, 신호선 DETECT에 병렬 접속되어 있기 때문에, 결국 하나의 메모리 셀이라도 기입이 완료되지 않은 것이 있으면, 판정 신호선 DETECT는 방전되어 "L" 레벨로 된다. 메인 검지기(23)는, 이 신호선 DETECT가 "L"이면, 기입이 미완료의 셀이 있음을 검지한 것으로 된다. 바꿔 말하면, 신호선 DETECT가 "H" 레벨을 유지하면, 대상으로 하는 모든 "0" 기입이 완료된 것이 검지된다.

노드 N2S의 "L"이 예를 들면, 저속 셀임을 나타내는 식별 데이터인 것으로 하면, 그 센스 유닛 SA/PB는, 이상의 종료 검지 동작의 대상으로부터 벗어나 있다. 따라서 이상의 기입 종료 검지 동작에서는, 고속 셀에 대한 "0" 기입의 종료 검지만이 행해진다. 다음으로 속도 절환 회로(15)의 데이터 래치(12)의 식별 데이터를 반전시켜 마찬가지의 기입 종료 검지 동작을 행하면, 저속 셀에 대한 기입 종료 검지를 할 수 있다.

이상과 같은 기입 종료 검지 방식을 채용함으로써, 도 16에 도시한 바와 같이 저속 셀의 기입이 종료하기 어려운 경우에도, 도 17에 도시한 바와 같이, 쓸데 없는 기입 펄스 인가를 없앨 수 있다.

[실시 형태 4]

상기 실시 형태 3에서는, 기입 종료의 검지 동작을 기입 베리파이 후에 행하도록 했지만, 기입 종료 검지를 기입 펄스 인가중에 행할 수도 있다. 이것은 특히, 기입 사이클 수가 많은 경우에, 기입의 효율 향상에 유효하다. 이 방법에서는, 기입 사이클의 최후가 기입 펄스 인가 동작으로 되어, 그 기입 종료 검지 동작의 도중에 종료 상태를 알 수 있다.

도 20은, 그와 같은 실시 형태 4의 기입 사이클을 도시하고 있다. 그 기본적인 기입 사이클은, 도 17에 도시하는 실시 형태 3과 마찬가지이지만, 기입 펄스 인가중에 기입 종료 검지를 삽입하고 있다. 구체적으로 말하면, 고속 셀에 대한 기입 펄스 열 P1, P2, P3, P4, P5의 각 펄스 인가중에, 고속 셀에 대한 기입 종료 검지를 행하고, 저속 셀에 대한 기입 펄스 열 P7, P8, P9, P10, P11, P12, P13의 각 펄스 인가중에, 저속 셀에 대한 기입 종료 검지를 행하고 있다.

고속 셀과 저속 셀에 대한 종료 검지를 독립적으로 행하기 위해서는, 앞의 실시 형태 3과 마찬가지로, 도 18 및 도 19에서 설명한 기입 종료 검지 회로(20)를 이용하면 된다. 이 종료 검지 회로(20)를 이용하고, 속도 절환 회로(15)에 의한 식별 데이터 반전 동작을 이용하여, 고속 셀과 저속 셀에 대하여 별도로 종료 검출을 행할 수 있다.

따라서 이 실시 형태 4에 의해서도, 실시 형태 3과 마찬가지로, 필요없는 기입 펄스 인가를 방지할 수 있다. 또한, 기입 펄스 인가중에 종료 검지를 행함으로 써, 더욱 기입 시간 단축이 가능하게 된다.

[실시 형태 5]

다음으로 본 발명을, 임계치 전압이 서로 다른 두 개의 데이터 상태로 동시에 기입을 행하는 경우에 적용한 실시 형태를 설명한다.

4치 기억 방식 중에서는, 임계치가 서로 다른 두 개의 데이터 상태의 상위 페이지 기입을 동시에 행하는 방법이 있다. 예를 들면 도 21은, 그와 같은 기입 펄스 인가 동작예를 도시하고 있다(예를 들면, 특허 문헌1 참조).

기입 펄스는, 최초의 펄스 P1로부터 순차적으로 ΔVpgm씩 스텝업되는 것으로 한다. 임계치 전압이 낮은 쪽의 데이터 상태 "X"의 기입에는, 기입 펄스 P1-P8이 이용되고, 따라서 이들 펄스 인가 후에 데이터 "X"에 대한 기입 베리파이 Verify1이 삽입되어 있다. 임계치 전압이 높은 쪽의 데이터 상태 "Y"의 기입에는, 기입 펄스 P5-P13이 이용되며, 이들 기입 펄스 인가 후에 데이터 "Y"에 대한 기입 베리파이 Verify2가 삽입되어 있다.

이 도 21의 기입 방식을 기본으로 하여, 이것에 고속 셀과 저속 셀에 대한 병렬 기입이라고 하는 본 발명의 방식을 적용한 실시 형태가 도 22이다. 실제로는 여기서는, 저임계치측의 데이터 "X"의 기입에 대하여 앞의 각 실시 형태와 마찬가지로, 고속 셀과 저속 셀의 기입에 서로 다른 기입 펄스를 이용한다. 한편 고임계치측의 데이터 "Y"의 기입에 대해서는, 그 기입 사이클의 전반부는, 데이터 "X"의 기입 사이클 내의 데이터 "X"의 저속 셀에 대응하는 기입 펄스 P5, P6, P7, P8이 이용되고, 후반부에서는, 이들 기입 펄스에 계속해서 스텝업되는 기입 펄스 P9- P12(P13)가 이용된다.

구체적으로 설명한다. 실시 형태 1과 마찬가지로, 최초의 기입 펄스 P1의 인가 후에, 기입 속도 베리파이를 행하여, 데이터 "X"를 기입해야 할 셀의 기입 속도 분포를 식별하는 식별 데이터를 취득한다. 그리고 다음으로, 저속 셀에 대한 기입 펄스 P5를 인가한다. 데이터 "X" 기입 셀 중의 고속 셀과 저속 셀에 대한 기입 베리파이 Verify1, 데이터 "Y" 기입을 위한 기입 베리파이 Verify2를 순차적으로 행하고, 다음으로 식별 데이터에 따라서 고속 셀에 대한 기입 펄스 P2를 인가한다.

이하, 실시 형태 1과 마찬가지로 하여, 데이터 "X" 기입에 관해서는, 고속 셀에 대한 기입 펄스 P1-P4와, 저속 셀에 대한 상대적으로 높은 기입 펄스 P5-P8을 교대로 인가하는 동작과, 각각에 대한 기입 베리파이 동작 Verify1이 반복된다.

데이터 "X"의 기입 종료 검지는, 실시 형태 4와 마찬가지이다. 데이터 "X" 기입의 고속 셀에 대한 기입 펄스 P1, P2, P3, P4, (P5)의 인가중에 고속 셀에 대한 종료 검지를 행하고, 저속 셀에 대한 기입 펄스 P5, P6, P7, P8의 인가중에 저속 셀에 대한 종료 검지를 행한다.

고임계치측의 데이터 "Y" 기입에 대해서는, 데이터 "X" 기입의 저속 셀에 대한 기입 펄스 P5-P8, 또한 이것에 계속되는 펄스 P9-P12(P13)에 의해 기입이 행해지도록 한다. 이 경우 실제로는, 저속 셀에 대한 최초의 기입 펄스 P5는, 데이터 상태 "Y"를 기입할 때에 오버 프로그램하지 않는 전압으로서 선택하여야 한다. 이 경우, 기입 속도 판정 판독의 레벨은, 펄스 P1과 P5의 전압차 ΔVpgm(s)이, 어느 정도의 기입 속도차에 상당하는지에 따라서, 적절한 레벨로 조정되어 있을 필요가 있다.

도 22에서는, 기입 펄스 P8에서 데이터 "X" 기입이 종료하는 것으로 하고 있으며, 따라서, 데이터 "X"에 대한 기입 베리파이 Verify1은, 펄스 P5의 후부터 시작하여, 펄스 P8의 후에서 끝난다.

데이터 "Y"에 대한 기입 베리파이 Verify2는, 펄스 P5의 뒤부터 시작하여, 펄스 P12(혹은 P13)의 후까지 행해지고 있다. 또한 데이터 "Y"의 기입 종료 검지는, 기입 펄스 P5-P12(P13)의 인가중에 행하고 있다.

이 실시 형태의 경우에도, 도 21의 기입 방식과 비교하여, 저임계치측의 데이터 상태 "X"에 대한 기입에 있어서 기입 베리파이 횟수가 저감되어, 전체적으로 기입 시간은 단축된다.

이 실시 형태에서는, 저임계치측의 데이터 "X"의 기입 셀을 고속 셀과 저속 셀로 나눠, 각각 상이한 기입 조건으로 되도록 했지만, 고임계치측의 데이터 "Y"의 기입 셀에 대하여 마찬가지의 기입 제어를 행하도록 할 수도 있다.

[실시 형태 6]

다음으로 본 발명을, 임계치 전압이 서로 다른 3개의 데이터 상태로 동시에 기입을 행하는 경우에 적용한 실시 형태를 설명한다. 그와 같은 예는, 도 4에서 설명한 4치 데이터 기억 방식에 보인다. 이 경우, 데이터 상태 "A", "C"를 기입하는 상위 페이지 기입(1), (2) 및 데이터 상태 "B"를 기입하는 하위 페이지 기입(2)의 3 데이터 상태의 기입이 동시에 행해진다.

도 23은, 그와 같은 3개의 데이터 상태 "A", "B", "C"를 동시 기입하는 경우의 기입 동작예를 도시하고 있다. 가장 임계치 전압이 낮은 데이터 상태 "A"에의 기입에는, 기입 펄스 P1-P8이, 다음 임계치 전압의 데이터 상태 "B"에의 기입에는 기입 펄스 P5-P12가 이용되고, 가장 임계치 전압이 높은 데이터 상태 "C"에의 기입에는 기입 펄스 P10-P18이 이용되고 있다.

이들 기입 펄스 인가에 대응하여, 각 데이터 상태 "A, "B", "C"를 확인하기 위한 기입 베리파이 Verify1, Verify2, Verify3이, 각각 도 4에 도시하는 베리파이 전압 Vavfy, Vbvfy, Vcvfy를 이용하여 행해진다.

이와 같은 데이터 기입에 대하여 본 발명을 적용한 실시 형태가 도 24이다. 이 실시 형태에서는, 기입 사이클의 전반에서 데이터 "A"와 "B"의 기입을 병행시키기 위해서, 시퀀스의 초기에 1회째의 기입 속도 판정 판독(Speed Verify1)이 행하여지고, 또한 후반에서 데이터 "B"와 "C"의 기입을 병행시키기 위해서, 시퀀스의 중간 정도에서 두번째의 기입 속도 판정 판독(Speed Verify2)이 행하여진다.

도 4의 하단에는, 이들 2회의 속도 판정 판독 시의 가상적 데이터 상태(파선)와, 그것에 대한 베리파이 전압 Vsvfy1, Vsvfy2가 도시되어 있다.

또한, 데이터 "A" 기입 및 "C" 기입의 사이클과 각각 일부 중첩되도록 행해지는 데이터 "B" 기입에 대해서는, 데이터 "A" 기입과 병행하는 전반은, 데이터 "A" 기입 셀 중의 저속 셀 기입과 동시에, 전압이 높은 쪽의 기입 펄스를 이용하여 기입이 행해지고, 데이터 "C" 기입과 병행하는 후반은, 데이터 "C" 기입 셀 중의 고속 셀 기입과 동시에, 전압이 낮은 쪽의 기입 펄스를 이용하여 기입이 행해진다.

구체적으로 설명한다. 실시 형태 1과 마찬가지로, 최초의 기입 펄스 P1의 인가 후, 가장 임계치가 낮은 데이터 상태 "A"에의 기입에 관해서 속도 판정 판독(속도 베리파이)을 행한다. 그 속도 판정 결과에 기초하여, 다음에 저속 셀에 대한 기입 펄스 P5를 전도하여 인가한다. 그 후, 기입 펄스 P1, P5에 의한 각각 데이터 "A" 기입의 고속 셀, 저속 셀에 대한 기입 베리파이 Verify1 및, 데이터 상태 "B"에의 기입 베리파이 Verify2를 행한다. 이하, 데이터 "A" 기입은, 실시 형태 1과 마찬가지이다.

그 사이에, 데이터 상태 "B"와 "C"에의 기입은, 데이터 "A"의 저속 셀에 대한, 상대적으로 전압이 높은 기입 펄스 P5, P6, P7, P8에 의해 기입되도록, 대응하는 센스 유닛의 속도 절환 회로(15)의 식별 데이터가 설정된다.

데이터 "A"와 "B"에의 기입은 각각, 기입 펄스 P5와 P12로 끝나는 것으로 한다. 기입 펄스 P5부터 P9까지의 동안, 즉, 데이터 "A"에의 기입과 데이터 "B" 및 "C"에의 기입이 동시에 행해지고 있는 동안에는, 데이터 "A"와 "B"에 대하여 각각, 기입 베리파이 Verify1과 Verify2가 행해진다.

데이터 "B"의 기입은, 기입 펄스 P9를 인가했을 때에는, 아직 완료되지 않았다. 따라서, 기입 펄스 P9의 후, 데이터 "C"의 기입 베리파이가 필요하게 되기까지의 동안은, 데이터 "B"에 대한 베리파이 Verify2만이 행해진다.

데이터 "A" 기입의 고속 셀에 대한 기입 펄스 P1-P4와 그 후의 기입 펄스 P5의 인가중에, 이들에 대한 기입 종료 검지가 삽입되고, 또한 저속 셀에 대한 기입 펄스 P5-P8과 그 후의 기입 펄스 P9의 인가중에, 이들에 대한 기입 종료 검지가 삽 입된다. 또한, 데이터 "A", "B"의 기입이 병행하는 전반에서의 데이터 "C" 기입은, 저속 셀에 대한 기입 펄스 P5-P10에 의해 행해지는 것으로 하고, 이들 기입 펄스 인가중에 데이터 "C"의 종료 검지가 삽입된다.

기입 펄스 P10으로부터는, 데이터 "C"에의 기입 베리파이 Verify3이 필요하게 된다. 이 시점에서, 데이터 "C" 기입을 하는 메모리 셀의 임계치는, 그 임계치 분포에 근접해 가고 있고, 데이터 "C"로 기입해야 할 셀의 사이에서 기입 속도차가 보이기 시작하고 있다.

따라서, 기입 시퀀스의 중반인 기입 펄스 P10의 인가 후, 데이터 "C" 기입에 관한 기입 속도 판정 즉, 제2 속도 베리파이(Speed Verify2)가 행하여진다. 이 제2 속도 베리파이 시의 센스 유닛 내의 데이터 천이에 대해서는, 후에 설명한다.

제2 속도 베리파이에서는, 데이터 "A"에의 기입이 종료되어 있고, 데이터 "B"와 "C"에의 기입이 남는 상태에 있어서, 데이터 "C"를 기입해야 할 셀 중의 기입 속도가 느린 것이 추출된다. 데이터 "B"에의 기입은, 기입 펄스 P10까지는, 데이터 "A"의 저속 셀에의 기입으로 하여 취급되어 왔지만, 2번째의 기입 속도 베리파이를 행하여, 데이터 "C"에의 기입을 가속하기 위해서, 그 기입 전압을 끌어올릴 때에 있어서는, 데이터 "B"에 대한 기입은, 동일한 스텝업을 계속할 필요가 있다.

따라서, 이 제2 속도 베리파이 후, 데이터 "B"에의 기입을 위해서는, 데이터 "C" 기입의 고속 셀에 대한 기입으로서 취급한다. 즉, 기입 펄스 P10의 후, 이에 대하여 ΔVpgm씩 스텝업되는 기입 펄스 P11, P12, P13, P14(즉 데이터 "C"의 고속 셀용 기입 펄스)가, 데이터 "B" 기입에 이용된다. 도면의 예에서는, 기입 펄스 P12 인가 후의 기입 베리파이 Verify2에서 데이터 "B" 기입이 종료하고, 기입 펄스 P13의 타이밍에서 패스 플래그 "P"가 얻어진다.

제2 속도 베리파이 후에는, 얻어진 식별 데이터에 따라서, 데이터 "C" 기입의 저속 셀에의 기입을 전도하게 된다. 이 때문에, 기입 펄스 P10 후에, ΔVpgm(s)만큼 높은 전압의 저속 셀용의 기입 펄스 P14가 삽입되고, 이하 이에 대하여 ΔVpgm씩 스텝업하는 기입 펄스 P15, P16, P17, P18이 데이터 "C"의 저속 셀 기입에 이용된다.

기입 펄스 P13에서 데이터 "B" 기입의 종료가 검지되고, 펄스 P17의 후에 베리파이는, 데이터 "C" 기입에 대한 베리파이 Verify3만으로 되고, 그 후에는 데이터 "C" 기입만이 계속된다. 도면의 예에서는, 기입 펄스 P14, P18의 타이밍에서 각각, 데이터 "C" 기입의 고속 셀과 저속 셀 기입이 종료되어 있다.

이와 같이, 3개의 데이터 상태로 기입을 행하는 경우에, 2회의 속도 베리파이를 행하고, 고속 셀과 저속 셀에 대한 동시 기입이라고 하는 모드를 2회 설정하는 것이 바람직하다. 또한 일반적으로 3 이상의 데이터 상태로 동시에 기입을 행하는 경우에, 복수 회의 속도 베리파이를 행하고, 고속 셀과 저속 셀에 대한 동시 기입이라고 하는 모드를 복수 회 설정할 수 있다.

또한, 이 실시 형태에 도시한 바와 같이, 동시 기입되는 두 개의 데이터 상태 중, 임계치가 낮은 쪽의 데이터 상태에의 기입에 대하여 2 종류의 기입 펄스를 구분해서 사용하는 동작에 있어서, 임계치가 높은 쪽의 데이터 상태에의 기입에, 고전압측의 기입 펄스를 이용함으로써, 기입 효율이 높은 것으로 된다.

또한, 4개 이상의 데이터 상태로 병렬적으로 기입을 행하는 경우에도, 이 실시 형태의 방법을 확장 적용하는 것이 가능하다.

다음으로 도 25a∼도 25d를 참조하여, 이 실시 형태의 두번째의 기입 속도 베리파이(Speed Verify2) 시의 센스 유닛 SA/PB 내의 데이터 천이를 설명한다. 이들 도면에서는, 센스 유닛 내 각 노드에 대하여, 위부터 순차로 다음 6 케이스 Case(1)-(6)의 데이터 상태가 동시에 도시되어 있다.

Case(1) : 고속 셀에 대한 데이터 "B" 기입의 경우, Case(2) : 저속 셀에 대한 데이터 "B" 기입의 경우, Case(3) : 고속 셀에 대한 데이터 "C" 기입의 경우, Case(4) : 저속 셀에 대한 데이터 "C" 기입의 경우, Case(5) : 소거 상태 "E"의 셀에 "1" 기입하는 경우, Case(6) : 이미 기입이 끝난 셀에 "1" 기입을 하는 경우.

전술한 6 케이스에 대하여, 도 25a에 도시한 바와 같이, 데이터 래치(11)의 노드 N1에는, 기입 속도 베리파이(Speed Verify2)를 행하기 전의 데이터 "1", "0", "0", "0", "1", "1"이 유지되어 있다. 이 시점에서, Case(1)의 데이터 "1"은, 데이터 "B" 기입이 완료된 상태, Case(2)의 데이터 "0"은, 데이터 "B" 기입이 미완료인 상태, Case(3), (4)의 데이터 "0"은, 데이터 "C" 기입이 미완료인 상태, Case(5)의 데이터 "1"은 비기입(기입 금지)의 상태, Case(6)의 데이터 "1"은, 이 기입 속도 베리파이의 시점까지 데이터 "A" 기입이 완료되어 있기 위한 비기입 상태를 나타내고 있다.

노드 DDC에서는, Case(1)과 (2)의 데이터 "1"과, Case(3)과 (4)의 데이터 "0"은, "B" 기입과 "C" 기입을 구별하는 데이터로 되어 있고, Case(5)와 (6)에 관 해서는, 처음부터 비기입으로 되어 있는 경우와 기입 완료로 된 것에 관해서 데이터 "1"로 할 수 있다.

기입 속도 베리파이(Speed Verify2)의 전까지의 데이터 "A", "B", "C" 동시 기입 기간중의 센스 앰프 데이터 상태에 대해서는, 상세 내용을 설명하지 않았지만, "A" 기입인지의 여부는, 데이터 래치(13)의 노드 N3의 유지 데이터가 "0"인지의 여부에 의해 식별 가능하다. 기입 속도 베리파이 Speed Verify2를 행하는 시점에서는, "A" 기입은 완료되어 있기 때문에, 도 24에 도시한 바와 같이, 데이터 "A" 기입을 확인하는 기입 베리파이 Verify1은 실행되는 일이 없고, 기입 속도 베리파이 Speed Verify2에 있어서도, 데이터 래치(13)의 데이터를 생각할 필요는 없다. 따라서, Case(6)과 같이, 기입이 완료된 경우로서 취급하면 된다.

상술한 바와 같이, 기입 속도 베리파이(Speed Verify2) 이후의 기입 동작에서는, "B" 기입과 "C" 기입이 남아 있으며, "C" 기입의 고속 셀 기입과 "B" 기입을 동일한 기입 펄스 인가 동작으로 행한다. 따라서, 노드 DDC에 유지된 "B" 기입과 "C" 기입을 구별하는 데이터를 이용하여, 기입 속도 베리파이(Speed Verify2)를 행한다. 이 때문에, 노드 DDC에 유지된 데이터를 노드 Nsen 및 데이터 래치(12)를 통하여 노드 DDCS에 전송한다.

도 25a는, 노드 DDC로부터 DDCS에 데이터를 전송한 후, 비트선 프리차지를 행하고 있을 때의 데이터 상태이다. 이 단계에서, 6 케이스의 셀의 임계치 전압은 각각, Vt=2.0V, 1.5V, 2.5V, 1.5V, -1V, 1V라고 가정하고 있다.

우선 선택 워드선에 속도 베리파이를 위한 베리파이 전압 Vsvfy2(예를 들면 1.8V)를, 동일한 NAND 셀 유닛 내의 비선택 워드선에 판독 패스 전압 Vread를, 드레인측 선택 게이트선 SG2에 4V를 인가한다. 이 바이어스 조건하에서, 센스 유닛의 프리차지 트랜지스터 Q2 및 클램프 트랜지스터 Q1을 이용하여, 도 25a에 도시한 바와 같이 비트선 BL을 소정의 "H" 레벨로 프리차지한다.

다음으로, 비트선 프리차지 동작을 정지하고, 소스측 선택 게이트선 SG1에 4V를 인가하여 비트선을 방전시키면, 도 25b에 도시한 바와 같이 메모리 셀의 임계치 2V, 1.5V, 2.5V, 1.5V, -1V, 1V에 따라서 각각, 비방전(H), 방전(L), 비방전(H), 방전(L), 방전(L), 방전(L)으로 된다. 이 비트선 방전 상태를, 클램프용 트랜지스터 Q1의 게이트에 소정의 센스용 전압을 인가하여 센스하면, 도 25b에 도시한 바와 같이 센스 노드 Nsen은, "1", "0", "1", "0", "0", "0"으로 된다.

여기서의 기입 속도 베리파이의 목적은, 데이터 "C" 기입의 셀에 대하여 기입 속도의 식별 데이터를 취득하는 데에 있다. 도면에서는, 데이터 "C" 기입 셀의 임계치 전압이, 2.5V와 1.5V인 경우가 들어져 있으며, 이들에 대하여 도 25b에 도시하는 센스 결과의 "1", "0"이, 목적으로 하는 식별 데이터라고 하게 된다. 따라서, 도 25c 및 도 25d의 데이터 조작으로, 그 이외의 데이터 "B" 기입 및 "1" 기입 셀 대응의 데이터는 원래의 데이터 상태로 복귀시킨다.

우선 도 25c에 도시한 바와 같이, 트랜지스터 Q9의 드레인에 "H" 레벨을 인가하여, 노드 DDCS의 유지 데이터에 의해서 선택적으로 온으로 되는 트랜지스터 Q9에 의해 센스 노드 Nsen을 충전시킨다(충전 동작 D1). 이에 의해, 데이터 "B" 기입 셀과 데이터 "1" 기입 셀 대응의 전체 센스 노드 Nsen이 "1"로 되고, 데이터 "C" 기입을 행하는 저속 셀에 대해서만 "0"으로 된다. 다음으로, 전송 트랜지스터 Q7을 온으로 하여, 센스 노드 Nsen의 데이터를 데이터 래치(12)의 노드 N1S에 전송한다(전송 동작 D2). 또한, 도 25d에 도시한 바와 같이, 노드 N1S의 데이터를 노드 DDCS에 전송한다(전송 동작 D3).

이상의 데이터 조작에 의해서, 노드 N1S 및 DDCS는, 데이터 "C" 기입 셀의 속도 식별 데이터(고속 셀이 "1", 저속 셀이 "0")를 유지하고, 그 이외의 셀 대응 데이터가 모두 "1"의 데이터 상태로 된다.

이 실시 형태의 기입 방법을 정리하면, 다음과 같이 된다. 이 실시 형태에서는, 제1 데이터 상태, 이것보다 임계치가 높은 제2 데이터 상태, 또한 그것보다 임계치가 높은 제3 데이터 상태로의 "병렬 기입"을 행하는 경우를 전제로 하고 있다. 여기서 말하는 병렬 기입이란, 제1 데이터 상태로의 기입 사이클 중 적어도 후반부에 제2 데이터 상태로의 기입 사이클이 중첩되고, 또한 제2 데이터 상태로의 기입 사이클 중 적어도 후반부가 제3 데이터 상태로의 기입 사이클의 전반부에 중첩된다고 하는 시퀀스 제어가 행하여지는 것을 말한다.

이 실시 형태에서는, (a) 제1 데이터 상태로의 기입 사이클에서는, 제1 속도 베리파이 결과에 기초하여, 고속 셀과 저속 셀에 대하여 교대로 서로 다른 조건에서 기입되도록, 기입 펄스 인가를 최적화하고, (b) 제1 데이터 상태로의 기입 사이클 내에서의 제2 데이터 상태에의 기입에는, 저속 셀용의 기입 펄스를 이용하고, (c) 제3 데이터 상태로의 기입 사이클에서는, 제2 속도 베리파이 결과에 기초하여, 고속 셀과 저속 셀에 대하여 교대로 서로 다른 조건에서 기입되도록, 기입 펄스 인 가를 최적화하며, (d) 제2 속도 베리파이 후의 제2 데이터 상태에의 기입에는, 제3 데이터 상태로의 기입 사이클 내의 고속 셀용의 기입 펄스를 이용한다.

이상과 같은 기입 시퀀스 제어에 의해서, 기입 베리파이의 횟수를 줄여, 기입 시간을 단축할 수 있다. 또한, 제1 및 제3 데이터 상태로의 기입 사이클과 중첩되는 제2 데이터 상태의 기입 사이클에 주목하면, (b)와 (d)의 기입 펄스 절환에 의해, 기입 펄스 스텝업 폭을 거의 균등하게 할 수 있다.

[실시 형태 7]

지금까지의 실시 형태 1-6에서는, 고속 셀에 대한 기입 펄스 인가 동작과 저속 셀에 대한 기입 펄스 인가 동작이, 이들 사이에 기입 베리파이 동작을 개재시키지 않고 연속되는 경우가 있다.

도 26은, 그와 같은 기입 펄스가 연속되는 경우의 각 부 전압 파형예를 도시하고 있다. 도시와 같이, 선택 워드선에 공급되는 기입 펄스 Vpgm은, 비선택 워드선의 패스 전압 Vpass 및 선택 게이트선 SG2의 구동 전압과 함께 공급된다. 기입 펄스 인가와 함께 기입 데이터로서 비트선에 공급되는 전압은, "0" 기입용의 전압 Vbl(1)(예를 들면 0V), "1" 기입용(즉 "0" 기입 금지)의 전압 Vbl(2)(예를 들면 Vdd) 중 어느 하나로 된다. 도 26에서는, 고속 셀에 대한 기입과 저속 셀에 대한 기입이 이 순으로 연속하는 경우를 도시하고 있으며, 비트선 전압은, 기입 펄스의 절환과 동기하여 절환된다.

도 26에는, "0" 기입 시, Vbl(1)보다 높고, Vbl(2)보다는 낮은 비트선 전압 Vbl(3)(예를 들면 1V)이 이용되는 경우도 있음을 도시하고 있다(파선). 이것은, 임의의 데이터 기입 사이클의 종반에서, "0" 기입을 억제하는 수단으로서, 비트선 전압을 제어하는 경우를 도시하고 있다.

이 비트선 전압 제어의 방법은, 기입 데이터의 임계치 분포를 좁게 하는 데에 있어서 유효하다. 따라서 특히 다치 데이터 기억 방식에 적용하기에 유효하며, 다치 데이터의 고속 기입을 가능하게 한다.

[응용 디바이스]

한 실시 형태로서, 본 발명의 전술된 실시 형태에 따른 불휘발성 반도체 기억 장치를 사용하는 전자 카드 및 그 카드를 사용하는 전자 장치가 아래에 기술된다.

도 27은 본 실시 형태에 따른 전자 카드 및 이 전자 카드를 사용하는 전자 장치의 배치를 도시한다. 이 전자 장치는, 휴대용 전자 장치의 일례로서, 디지털 스틸 카메라(101)이다. 전자 카드는 상기 디지털 스틸 카메라(101)의 기록 매체로서 사용된 메모리 카드(61)이다. 메모리 카드(61)는 전술된 실시 형태에 따른 불휘발성 반도체 기억 장치 또는 메모리 시스템이 결합되거나 내장된 IC 패키지 PK1을 편입한다.

디지털 스틸 카메라(101)의 케이스에는 카드 슬롯(102) 및 이 카드 슬롯(102)에 접속된 회로 기판(도시 생략)이 수납되어 있다. 메모리 카드(61)는 디지털 스틸 카메라(101)의 카드 슬롯(102)에 착탈 가능하게 삽입된다. 카드 슬롯(102)에 삽입되었을때, 메모리 카드(61)는 회로 기판의 전기 회로에 전기적으로 접속된다.

전기 카드가 비접촉식 IC 카드인 경우, 카드 슬롯(102)에 삽입되거나 또는 접근했을때 무선 신호에 의해 상기 회로 기판 상의 전기 회로에 전기적으로 접속된다.

도 28은 디지털 스틸 카메라의 기본적 배치이다. 피사체로부터의 광은 렌즈(103)에 의해 수렴되고 촬상 소자(104)에 입력된다. 촬상 소자(104)는 예를 들면, CMOS 센서로서, 광전기적으로 입력 광을 변환하여, 예를 들어 아날로그 신호로서 출력한다. 이 아날로그 신호는 아날로그 증폭기(AMP)에 의해 증폭되고, A/D 컨버터(A/D)에 의해 디지털 신호로 변환된다. 변환된 신호는 카메라 신호 처리 회로(105)에 입력되어 신호가 자동 노출 제어(AE), 자동 화이트 밸런스 제어(AWB), 색분리 등이 이루어지고, 휘도 신호 및 색차 신호로 변환된다.

화상을 모니터하기 위해, 카메라 처리 회로(105)로부터의 출력 신호는 비디오 신호 처리 회로(106)에 입력되고 비디오 신호로 변환된다. 비디오 신호의 시스템은, 예를 들어 NTSC(National Television system committee)이다. 비디오 신호는 디스플레이 신호 처리 회로(107)를 경유하여 디지털 스틸 카메라(101)에 부착된 디스플레이(108)에 입력된다. 디스플레이(108)는 예를 들어 액정 모니터이다.

비디오 신호는 비디오 드라이버(109)를 경유하여 비디오 출력 단자(110)에 공급된다. 디지털 스틸 카메라(109)에 의해 촬상된 화상은 비디오 출력 단자(110)를 경유하여 텔레비전 세트 같은 화상 장치에 출력될 수도 있다. 이것은 촬상 화상이 디스플레이(108)가 아닌 화상 장치에 디스플레이 가능하게 한다. 마이크로컴퓨터(111)는 촬상 장치(104), 아날로그 증폭기(AMP), A/D 컨버터(A/D), 및 카메라 신호 처리 회로(105)를 제어한다.

화상을 캡쳐하기 위해, 오퍼레이터는 셔터 버튼(112) 같은 동작 버튼을 누른다. 이에 응답하여, 마이크로컴퓨터(111)는 메모리 컨트롤러(113)를 제어하여 카메라 신호 처리 회로(105)로부터의 출력 신호를 플레임 화상으로서 비디오 메모리(114)에 기입한다. 비디오 메모리(114)에 기입된 플레임 화상은 소정의 압축 포맷에 기초하여 압축/신장 회로(115)에 의해 압축된다. 압축된 화상은 카드 인터페이스(116)를 경유하여, 카드 슬롯에 삽입된 메모리 카드(61) 상에 기록된다.

기록된 화상을 재생하기 위해, 메모리 카드(61)에 기록된 화상은 카드 인터페이스(116)를 경유하여 판독되고, 압축/신장 회로(115)에 의해 신장되고, 비디오 메모리(114)에 기입된다. 기입된 화상은 비디오 신호 처리 회로(106)에 입력되고 화상이 모니터될 때와 마찬가지로 디스플레이(108) 또는 다른 화상 장치 상에 디스플레이된다.

이러한 배치에서, 회로 기판(100) 상에는 카드 슬롯(102), 촬상 장치(104), 아날로그 증폭기(AMP), A/D 컨버터(A/D), 카메라 신호 처리 회로(105), 비디오 신호 처리 회로(106), 디스플레이 신호 처리 회로(107), 비디오 드라이버(109), 마이크로컴퓨터(111), 메모리 컨트롤러(113), 비디오 메모리(114), 압축/신장 회로(115), 및 카드 인터페이스(116)가 장착된다.

카드 슬롯(102)은 회로 기판(100)에 장착될 필요는 없으며, 커넥터 케이블 등에 의해 회로 기판(100)에 접속될 수도 있다.

전원 회로(117)가 또한 회로 기판(100)에 장착된다. 전원 회로(117)는 외부 전원 또는 배터리로부터 전력을 공급받고 디지털 스틸 카메라(101) 내에서 사용되는 내부 전원 전압을 발생시킨다. 예를 들면, DC-DC 컨버터가 전원 회로(117)로서 사용될 수도 있다. 내부 전원 전압은 전술한 각각의 회로와 스트로브(118) 및 디스플레이(108)에 공급된다.

전술한 바와 같이, 본 실시 형태에 따른 전기 카드가 전술한 디지털 스틸 카메라와 같은 휴대용 전기 장치에 사용될 수 있다. 그러나, 전기 카드는 또한 휴대용 전기 장치 뿐만 아니라, 도 29a 내지 도 29j에 도시된 바와 같은 여러가지 장치에 사용될 수도 있다. 즉, 전기 카드는 도 29a에 도시된 비디오 카메라, 도 29b에 도시된 텔레비전 세트, 도 29c에 도시된 오디오 장치, 도 29d에 도시된 게임 장치, 도 29e에 도시된 전기 악기, 도 29f에 도시된 셀룰러 폰, 도 29g에 도시된 퍼스널 컴퓨터, 도 29h에 도시된 개인 휴대 단말기(PDA), 도 29i에 도시된 음성 레코더, 및 도 29j에 도시된 PC 카드에 사용될 수도 있다.

본 발명은 전술한 실시예들에 한정되는 것은 아니다. 당분야의 업자라면 형태 및 상세 구성에 있어서 다양한 변형들이 본 발명의 정신, 범위, 및 교시에 벗어남없이 이루어질 수 있다는 것을 이해할 수 있을 것이다.

본 발명에 따르면, 고속 셀과 저속 셀의 기입이 마찬가지로 진행되도록 기입 펄스의 전압치와 타이밍을 최적화함으로써, 기입의 고속화를 도모할 수 있다.

또한 본 발명에 따르면, 고속 셀과 저속 셀에 대한 기입 펄스 인가를 연속시켜, 그 후의 기입 베리파이를 공유시키고 있다. 이에 의해, 기입 베리파이의 횟수 를 줄일 수 있어, 고속 기입이 가능하게 된다.

Claims

전기적 재기입 가능한 불휘발성 메모리 셀이 배열된 메모리 셀 어레이와, 상기 메모리 셀 어레이의 데이터 판독을 행함과 함께 기입 데이터를 유지하는 기능을 하는 센스 앰프 회로를 구비하고, 상기 메모리 셀 어레이의 선택된 메모리 셀의 집합에 대하여 기입 펄스 인가와 기입 베리파이를 반복하여 데이터 기입을 행하는 기입 시퀀스 제어가 행하여지는 불휘발성 반도체 기억 장치로서,

상기 센스 앰프 회로는, 기입 시퀀스 초기의 임의의 기입 펄스 인가 후에, 소정의 데이터 상태로 기입되어야 할 메모리 셀에 대하여 기입 속도를 판정하기 위한 기입 속도 베리파이를 행하여, 이들 메모리 셀을 제1 셀군과 그것보다 기입 속도가 느린 제2 셀군으로 분류하는 식별 데이터를 취득한 결과를 기억하는 칩 회로를 구비하고,

기입 속도 베리파이 후, 상기 칩 회로에 기억된 식별 데이터를 참조하여 상기 제1 셀군과 제2 셀군에 대하여 서로 다른 기입 조건에서 교대로 기입이 행해지는 불휘발성 반도체 기억 장치.
제1항에 있어서,

제1 셀군의 기입을 위한 제1 기입 펄스 인가와, 제2 셀군의 기입을 위한 제1 기입 펄스와는 다른 전압의 제2 기입 펄스 인가가 계속해서 행해진 후에, 양 셀군에 대하여 기입 베리파이가 동일 조건에서 동시에 행해지는 불휘발성 반도체 기억 장치.
제1항에 있어서,

기입 속도 베리파이 후, 제1 셀군과 제2 셀군에 전송되는 기입 데이터는, 상기 센스 앰프 회로가 유지하는 식별 데이터에 기초하여 교대로 반전되는 불휘발성 반도체 기억 장치.
제1항에 있어서,

기입 베리파이의 후, 전체 선택 메모리 셀의 기입이 종료되었는지의 여부를 판정하는 기입 종료 검지가 행하여지는 불휘발성 반도체 기억 장치.
제4항에 있어서,

상기 기입 종료 검지는, 상기 기입 펄스 인가중에 행해지는 불휘발성 반도체 기억 장치.
제1항에 있어서,

기입 베리파이의 후, 제1 셀군과 제2 셀군에 대하여 각각 기입이 종료되었는지 여부를 판정하는 기입 종료 검지가 행하여지고, 한쪽의 셀군의 기입 종료가 검출된 후, 기입 펄스 인가는 다른 쪽의 셀군에 대해서만 행해지는 불휘발성 반도체 기억 장치.
제6항에 있어서,

상기 기입 종료 검지는, 제1 및 제2 셀군에 대하여 각각 기입 펄스 인가중에 행해지는 불휘발성 반도체 기억 장치.
제1항에 있어서,

상기 메모리 셀 어레이는, NAND 셀 유닛을 배열하여 구성되고, 각 NAND 셀 유닛은, 복수 개의 직렬 접속된 메모리 셀과 그 양단에 배치된 선택 게이트 트랜지스터를 갖는 불휘발성 반도체 기억 장치.
제1항에 있어서,

상기 센스 앰프 회로는, 상기 메모리 셀 어레이의 선택된 메모리 셀의 집합에 대하여 동시에 판독을 행하거나 혹은 동시에 기입을 행하는 복수의 센스 유닛을 갖고, 각 센스 유닛은,

기입 데이터가 로드되는 제1 데이터 래치와,

상기 제1 데이터 래치와의 관계로 배치되어 기입 베리파이 판독 데이터에 기초하여 상기 제1 데이터 래치에 다음 기입 사이클의 기입 데이터를 재기입하는 재기입 회로와,

상기 제1 데이터 래치와 병설되어, 기입 시퀀스의 초기에 상기 제1 데이터 래치에 로드된 기입 데이터가 전송되고, 상기 기입 속도 베리파이 동작에 의해 얻어진 상기 식별 데이터가 유지되는 제2 데이터 래치와,

상기 제2 데이터 래치와의 관계로 배치되어 상기 제2 데이터 래치에 유지된 상기 식별 데이터에 기초하여 상기 제1 및 제2 셀군에 교대로 기입을 행하기 위해서 비트선 제어 전압을 절환하는 기능을 하는 기입 속도 절환 회로와,

상기 제1 및 제2 데이터 래치에 유지된 데이터에 의해, 상기 기입 속도 절환 회로와 협동으로 데이터 기입 시에 필요한 비트선 전압을 발생하도록 제어되는 비트선 구동 회로를 갖는 불휘발성 반도체 기억 장치.
제9항에 있어서,

각 센스 유닛 내에서 상기 제1 데이터 래치에 유지된 기입 데이터를 상기 제2 데이터 래치에 유지된 식별 데이터를 참조하여 체크하여, 상기 제1 및 제2 셀군의 각각의 기입 종료를 검지하는 기입 종료 검지 회로를 더 구비한 불휘발성 반도체 기억 장치.
제10항에 있어서,

상기 기입 종료 검지 회로는, 각각 복수의 센스 유닛의 종료 검지를 행하는 복수의 종료 검지 유닛을 구비하여, 전체 센스 유닛의 기입 종료 검지를 행하도록 구성되어 있는 불휘발성 반도체 기억 장치.
제1항에 있어서,

상기 기입 시퀀스는, 상기 메모리 셀의 집합에 제1 및 제2의 적어도 두 개의 데이터 상태를 동시에 기입하는 것이며,

상기 센스 앰프 회로는, 기입 시퀀스 초기의 임의의 기입 펄스 인가 후에, 제1 및 제2 데이터 상태 중 적어도 제1 데이터 상태로 기입되어야 할 메모리 셀에 대하여 기입 속도를 판정하기 위한 기입 속도 베리파이를 행하여, 이들 메모리 셀을 제1 셀군과 그것보다 기입 속도가 느린 제2 셀군으로 분류하는 식별 데이터를 취득하고,

상기 기입 속도 베리파이 후, 상기 식별 데이터를 참조하여 제1 셀군과 제2 셀군에 대하여 서로 다른 조건에서 교대로 기입이 행해지는 불휘발성 반도체 기억 장치.
제12항에 있어서,

상기 제1 및 제2 데이터 상태는 각각, 제1 임계치 전압 분포와 이것보다 높은 제2 임계치 분포로서 정의되는 것이며,

제1 데이터 상태의 기입 사이클에서는, 제1 및 제2 셀군이 각각 순차적으로 스텝업되는 제1 기입 펄스 및 이것보다 높은 제2 기입 펄스에 의해 교대로 기입이 행해지고, 각 제1 및 제2 기입 펄스 인가 후에 양 셀군에 대하여 제1 기입 베리파이가 동일 조건에서 동시에 행해지고,

제2 데이터 상태의 기입 사이클의 전반부는, 제1 데이터 상태로의 기입 사이클 내의 제2 기입 펄스를 이용하여 기입이 행해지고, 그 제2 기입 베리파이는 상기 제1 기입 베리파이에 계속해서 행해지며, 후반부에서의 데이터 기입은, 제2 기입 펄스에 이어 스텝업되는 제3 기입 펄스와 그 후의 제3 기입 베리파이의 반복에 의해 행해지는 불휘발성 반도체 기억 장치.
제13항에 있어서,

제1 데이터 상태의 기입 종료 검지는, 상기 제1 데이터 상태의 기입 사이클 내에서 상기 각 제1 및 제2 기입 펄스 인가중에 각각, 제1 데이터 상태로 기입되는 메모리 셀의 제1 셀군 및 제2 셀군에 대하여 행해지고,

제2 데이터 상태의 기입 종료 검지는, 상기 전반부에서는 상기 각 제2 기입 펄스 인가중에 행해지며, 후반부에서는 상기 각 제3 기입 펄스 인가중에 행해지는 불휘발성 반도체 기억 장치.
제1항에 있어서,

상기 기입 시퀀스는, 상기 메모리 셀의 집합에 대하여 기입 펄스 인가와 기입 베리파이를 반복하여, 임계치 전압 분포의 순으로 배열하는 제1, 제2 및 제3의 적어도 3개의 데이터 상태를 동시에 기입하는 것이며,

상기 센스 앰프 회로는, 기입 시퀀스 초기의 임의의 기입 펄스 인가 후에, 제1 데이터 상태로 기입되어야 할 메모리 셀에 대하여 기입 속도를 판정하기 위한 제1 기입 속도 베리파이를 행하여, 이들 메모리 셀을 제1 셀군과 그것보다 기입 속도가 느린 제2 셀군으로 분류하는 제1 식별 데이터를 취득함과 함께, 기입 시퀀스의 중간에 제3 데이터 상태로 기입되어야 할 메모리 셀에 대하여 기입 속도를 판정 하기 위한 제2 기입 속도 베리파이를 행하여, 이들 메모리 셀을 제3 셀군과 그것보다 기입 속도가 느린 제4 셀군으로 분류하는 제2 식별 데이터를 취득하고,

기입 시퀀스의 전반부에서 상기 제1 데이터 상태로 기입되어야 할 메모리 셀에 대하여, 상기 제1 식별 데이터를 참조하여 제1 셀군과 제2 셀군에 대하여 각각 제1 기입 펄스와 이것보다 높은 제2 기입 펄스에 의한 기입이 교대로 행해지고,

기입 시퀀스의 후반부에서 상기 제3 데이터 상태로 기입되어야 할 메모리 셀에 대하여, 상기 제2 식별 데이터를 참조하여 제3 셀군과 제4 셀군에 대하여 각각 제3 기입 펄스와 이것보다 높은 제4 기입 펄스에 의한 기입이 교대로 행해지며,

제2 데이터 상태로 기입되어야 할 메모리 셀에 대한 기입에는, 상기 제1 데이터 상태가 기입되어야 할 메모리 셀의 제2 셀군의 기입 시에 공급되는 제2 기입 펄스와, 상기 제3 데이터 상태가 기입되어야 할 메모리 셀의 제3 셀군의 기입 시에 공급되는 제3 기입 펄스가 이용되는 불휘발성 반도체 기억 장치.
메모리 셀 어레이의 메모리 셀의 집합에 대하여 기입 펄스 인가와 기입 베리파이를 반복하여 데이터 기입을 행하는 불휘발성 반도체 기억 장치의 데이터 기입 방법으로서,

기입 시퀀스 초기의 임의의 기입 펄스 인가 후에, 소정의 데이터 상태로 기입되어야 할 메모리 셀에 대하여 기입 속도를 판정하기 위한 기입 속도 베리파이를 행하여, 이들 메모리 셀을 제1 셀군과 그것보다 기입 속도가 느린 제2 셀군으로 분류하는 식별 데이터를 취득하고,

기입 속도 베리파이 후, 상기 식별 데이터를 참조하여 상기 제1 셀군과 제2 셀군에 대하여 서로 다른 기입 조건에서 교대로 기입을 행하는 데이터 기입 방법.
제16항에 있어서,

상기 기입 시퀀스는, 상기 메모리 셀의 집합에 제1 및 제2의 적어도 두 개의 데이터 상태를 동시에 기입하는 것이며,

상기 기입 속도 베리파이는, 기입 시퀀스 초기의 임의의 기입 펄스 인가 후에, 적어도 제1 데이터 상태로 기입되어야 할 메모리 셀에 대하여 기입 속도를 판정하는 것이고,

제1 데이터 상태로 기입되어야 할 메모리 셀에 대하여, 상기 기입 속도 베리파이 후, 상기 식별 데이터를 참조하여 제1 및 제2 셀군이 각각 스텝업되는 서로 다른 전압의 제1 및 제2 기입 펄스에 의해 교대로 기입되고,

제2 데이터 상태로 기입되어야 할 메모리 셀은, 상기 제2 셀군과 동시에 상기 제3 기입 펄스에 의해 기입되고, 계속해서 스텝업되는 제3 기입 펄스에 의해 기입되는 데이터 기입 방법.
제16항에 있어서,

상기 기입 시퀀스는, 상기 메모리 셀의 집합에 임계치 전압 분포의 순으로 배열하는 제1, 제2 및 제3의 적어도 3개의 데이터 상태를 동시에 기입하는 불휘발성 반도체 기억 장치의 데이터 기입 방법으로서,

제1 기입 속도 베리파이가, 기입 시퀀스 초기의 임의의 기입 펄스 인가 후에, 제1 데이터 상태로 기입되어야 할 메모리 셀에 대하여 기입 속도를 판정하기 위해 행해져, 이들 메모리 셀을 제1 셀군과 이것보다 기입 속도가 느린 제2 셀군으로 분류하는 제1 식별 데이터를 취득하고,

기입 시퀀스의 전반부에서 상기 제1 데이터 상태로 기입되어야 할 메모리 셀에 대하여, 상기 제1 식별 데이터를 참조하여 제1 셀군과 제2 셀군이 각각 제1 기입 펄스와 이것보다 높은 제2 기입 펄스에 의한 교대로 기입되고,

제2 기입 속도 베리파이가, 기입 시퀀스의 중간에 제3 데이터 상태로 기입되어야 할 메모리 셀에 대하여 기입 속도를 판정하기 위해서 행해져, 이들 메모리 셀을 제3 셀군과 그것보다 기입 속도가 느린 제4 셀군으로 분류하는 제2 식별 데이터를 취득하고,

기입 시퀀스의 후반부에서 상기 제3 데이터 상태로 기입되어야 할 메모리 셀에 대하여, 상기 제2 식별 데이터를 참조하여 제3 셀군과 제4 셀군이 각각 제3 기입 펄스와 이것보다 높은 제4 기입 펄스에 의한 교대로 기입이 행해지며,

제2 데이터 상태로 기입되어야 할 메모리 셀의 기입에, 상기 제1 데이터 상태가 기입되어야 할 메모리 셀의 제2 셀군의 기입 시에 공급되는 제2 기입 펄스와, 상기 제3 데이터 상태가 기입되어야 할 메모리 셀의 제3 셀군의 기입 시에 공급되는 제3 기입 펄스가 이용되는 데이터 기입 방법.