JP2003257191A

JP2003257191A - 半導体記憶装置

Info

Publication number: JP2003257191A
Application number: JP2002052976A
Authority: JP
Inventors: Toshio Kuraki; 敏夫椋木
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 2002-02-28
Filing date: 2002-02-28
Publication date: 2003-09-12

Abstract

(57)【要約】【課題】１つのメモリーセルに３値以上のデータを記
憶させる多値フラッシュ／ＥＥＰＲＯＭメモリーにおい
て、読出し動作の繰り返しで読出し時間が長くなること
を課題とし、回路規模増大を抑制しつつ高速読み出しを
実現する。【解決手段】フローティングゲートをもち複数レベル
の閾値電圧を有するメモリーセルＭ１と、メモリーセル
が接続されているビット線ＢＬに同様に接続されたリフ
ァレンスセルＱ４と、読み出し時にメモリーセルを流れ
る電流とリファレンスセルを流れる電流との引き合いで
ビット線の電位が安定したときのビット線の電位と基準
電位との差分をとる基準電位ＲＥＦを互いに異にする複
数の差動増幅器１１２〜１１４と、複数の差動増幅器の
出力の組み合わせからメモリーセルの記憶データを判定
するデータ回路１１６とを備え、一度に多値データを読
み出す。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、電源を供給しない
間もデータを保持することができる不揮発性の半導体記
憶装置にかかわり、特には、１つのメモリーセルに多値
データを記憶可能な半導体記憶装置に関する。

【０００２】

【従来の技術】半導体基板上に素子を集積してデータを
記憶する半導体記憶装置には、大きく分けて電源を供給
している間のみデータを保持できる揮発性メモリーと、
電源の供給が無い間もデータを保持できる不揮発性メモ
リーの２つの種類があり、さらにそれぞれの中で方式や
使い方によって分類される。その後者の不揮発性メモリ
ーの中で、現在最も良く用いられている方式の一つに、
電気的に書込みと消去が可能なＥＥＰＲＯＭがある。そ
の原理は、ＭＯＳトランジスタのチャネル上に周りを酸
化膜等で絶縁されたフローティングゲート（以下ＦＧと
略す。）を形成し、そのＦＧに電子を注入またはＦＧか
ら電子を引き抜くことでＭＯＳトランジスタのソース−
ドレイン間電流が流れ始めるゲート閾値電圧（Ｖｔ）を
変化させてデータを記憶するものである。

【０００３】図１０は現在広く用いられているスタック
型のＥＥＰＲＯＭメモリーセルの断面図である。ウエハ
ー面に対し垂直方向にＦＧ１０１と、その電位をコント
ロールするためのコントロールゲート（以下ＣＧと略
す。）１０２が形成され、その両端にソース１０３とド
レイン１０４が配置されたトランジスタ構造をしてい
る。

【０００４】実際のメモリーアレイでは、このメモリー
セルが半導体基板上の縦方向および横方向に連続して多
数配置され、メモリーセルのＣＧ１０２はワード線ＷＬ
に、ソース１０３はソース線ＳＬに、ドレイン１０４は
ビット線ＢＬにそれぞれ接続され、メモリーアレイの端
にあるドライバなどによって、所望の電位が印加でき
る。ただし、ＦＧ１０１については、外部の電位供給源
と直接接続されない。

【０００５】ＦＧ１０１の電位Ｖ_FGは、ＣＧ１０２との
カップリング容量によってＣＧ１０２の電位の影響を受
けるが、その度合いはＦＧ１０１とＣＧ１０２の間のカ
ップリング容量が、基板やソース１０３やドレイン１０
４等のその他のノードとのカップリング容量に対しどの
程度大きさ（カップリング比ＣRと呼ぶ）であるかによ
って決まる。また、ＦＧ１０１の電位Ｖ_FGはＦＧ１０１
自身に蓄えられている電荷Ｑ_FGによっても影響を受け、
その変動量はＦＧ１０１の総容量をＣ_FGとすると、Ｑ／
Ｃ_FGとなる。したがって、データを読み出すためＣＧ１
０２に電位Ｖ_CGが与えられたとき、ＦＧ１０１の電位Ｖ
_FGは、前述のカップリング比Ｃ_RとＶ_CGの積Ｖ_CG＊Ｃ
_Rに、ＦＧ１０１の電荷による変動Ｑ／Ｃ_FGを加えた
値、すなわち、Ｖ_FG＝Ｖ_CG＊Ｃ_R＋Ｑ／Ｃ_FG となる。この変動Ｑ／Ｃ_FGによって、同じ電位をＣＧ１
０２に与えたときでもＦＧ１０１の電位が異なり、デー
タを読み出す際のメモリーセルトランジスタのオン／オ
フが決定される。

【０００６】図１１（ａ）はデータを記憶した後のメモ
リーセルの閾値電圧Ｖｔの分布を示すものである。図に
示すように、実際の使用においては閾値電圧Ｖｔは一定
のばらつきの幅を持つ。現在使われている多くのフラッ
シュメモリーは図中の破線で示した閾値電圧Ｖｔ1を基
準レベルとして、そのレベルとの高低を比較してデータ
を判別する２値のメモリーである。

【０００７】それに対し、図１１（ｂ）では破線で示し
た基準レベルが複数存在する（閾値電圧Ｖｔ1，Ｖｔ2，
Ｖｔ3）。そのように複数の基準レベルを設け、それら
の間の閾値電圧Ｖｔを１つのデータ値に対応させれば、
１つのセルで多値のデータ（例えば、“００”，“０
１”，“１０”，“１１”）を記憶させることができ
る。ただし、許される閾値電圧Ｖｔのレベルのばらつき
幅は、多くの値を記憶させるのに伴って狭くなる。一方
で、一定のばらつき幅は物理上確保する必要があるの
で、記憶できる値の数には限界がある。

【０００８】いずれの場合においても、そのセルに書き
込まれているデータを判別するためには、データ読出し
時に、そのセルを流れる電流を基準となるリファレンス
電流と比較して、その大小を検知する必要がある。その
ための従来の回路構成を図１２に示す。

【０００９】図１２の回路は、スタック型メモリーセル
Ｍ１（例としてスタックス型セルを用いるが、スプリッ
ト型セルやその他のタイプのセルの場合も全く同様であ
る。）と、リファレンスセル用のＮ-chトランジスタＱ
１と、メモリーセルＭ１のドレインに接続するビット線
ＢＬと、Ｎ-chトランジスタＱ１のドレインに接続する
リファレンスビット線／ＢＬと、それらのビット線を等
しくＶｄｄ／２にプリチャージするトランジスタＱ２，
Ｑ３と、メモリーセルＭ１のゲートに接続するワード線
ＷＬと、Ｎ-chトランジスタＱ１のゲートに接続するリ
ファレンスワード線ＲＷＬと、トランジスタＱ２および
トランジスタＱ３のゲートに接続するイコライズ信号線
ＥＱＲと、メモリーセルＭ１のソースに接続するソース
線ＳＬと、Ｎ-chトランジスタＱ１のソースに接続する
リファレンスソース線ＲＳＬと、トランジスタＱ２とト
ランジスタＱ３のソースに接続する電源線ＶＰＣと、ビ
ット線ＢＬとリファレンスビット線／ＢＬの電位差を増
幅してその結果を出力ＯＵＴに出力する差動増幅器１０
５と、差動増幅器１０５の出力ＯＵＴを受けて論理デー
タに変換しデータ線ＤＬへ出力するデータ回路１１２に
て構成されている。メモリーセルＭ１のドレインがビッ
ト線ＢＬに接続されているのに対して、リファレンスセ
ル用のＮ-chトランジスタＱ１のドレインはリファレン
スビット線／ＢＬに接続されている。

【００１０】ここで例示した回路ではビット線ＢＬとリ
ファレンスビット線／ＢＬの電位を差動増幅器１０５に
よって電源電圧差まで増幅する。また、データ回路１１
２を構成する回路としては、ここではインバータを用い
たラッチ回路を用いているが、出力ＯＵＴに出力される
電位と論理データの割振りによっては、データ回路１１
２を省略してビット線ＢＬもしくはリファレンスビット
線／ＢＬをデータ線ＤＬとして直接外部へ接続すること
も可能である。その他の構成要素として、ワード線ＷＬ
とソース線ＳＬとリファレンスワード線ＲＷＬとリファ
レンスソース線ＲＳＬとイコライズ信号線ＥＱＲには、
それぞれドライバ１０６，１０７，１０８，１０９，１
１０が接続されており、電源線ＶＰＣには電源１１１が
接続されている。なお、電源線ＶＰＣには電源Ｖｄｄ／
２（２．５Ｖ）が供給される。

【００１１】図１３は図１２に示したメモリー回路の各
ノードにおける電位の時間変化を示したもので、図の左
端に記述されている記号は図１２の各ノードに対応して
いる。図１４は読出し動作が開始された後のビット線Ｂ
Ｌとリファレンスビット線／ＢＬの電位の時間変化を示
した図である。

【００１２】以下、図１２〜１４を用いてメモリーセル
に書き込まれている多値データを判別する動作（読出し
動作）について説明する。

【００１３】まず、読出し初期の電圧バイアス条件とし
て、ソース線ＳＬとリファレンスソース線ＲＳＬとワー
ド線ＷＬとリファレンスワード線ＲＷＬには０Ｖが印加
され、ビット線ＢＬとリファレンスビット線／ＢＬはグ
ランドレベルにプリチャージされたのち、高抵抗（Ｈｉ
−Ｚ）状態にあるものとする。

【００１４】時刻ｔ１において、イコライズ信号線ＥＱ
ＲがＨｉレベル（５Ｖ）に変化すると、トランジスタＱ
２およびトランジスタＱ３がオンになり、ビット線ＢＬ
とリファレンスビット線／ＢＬがＶｄｄ／２（２.５
Ｖ）にプリチャージされる。

【００１５】時刻ｔ２においてイコライズ信号線ＥＱＲ
をＬｏｗレベル（０Ｖ）にしてプリチャージを停止した
後に、時刻ｔ３においてワード線ＷＬとリファレンスワ
ード線ＲＷＬをＨｉレベルに変化させるが、リファレン
スワード線ＲＷＬの電位は基準となる電流がＮ-chトラ
ンジスタＱ１に流れるように調整する。

【００１６】このとき、メモリーセルＭ１の閾値電圧Ｖ
ｔがワード線ＷＬのレベル（電位）より高い場合は、メ
モリーセルＭ１にはほとんど電流が流れないため、図１
４に示すようにビット線ＢＬの電位Ｖbitはほとんど変
化しない。

【００１７】一方、メモリーセルＭ１の閾値電圧Ｖｔが
ワード線ＷＬのレベルより低い場合は、メモリーセルＭ
１に電流が流れるため、図１４に示すようにビット線Ｂ
Ｌの電位Ｖbitは時間とともに低下する。

【００１８】ビット線ＢＬとリファレンスビット線／Ｂ
Ｌの電位差が差動増幅器１０５で検知できる程度まで拡
大した時刻ｔ４に、ワード線ＷＬとリファレンスワード
線ＲＷＬをＬｏｗレベルに変化させて、メモリーセルＭ
１とトランジスタＱ１に流れる電流を止め、時刻ｔ５に
おいて差動増幅器１０５を使ってビット線ＢＬとリファ
レンスビット線／ＢＬの電位差を増幅し、その結果を出
力ＯＵＴへ出力する。この出力ＯＵＴがワード線ＷＬの
電位レベルとメモリーセルＭ１の閾値電圧Ｖｔ（図１４
ではＶref）との高低の判別結果となる。その結果を時
刻ｔ６において、データ回路１１２にラッチし、ラッチ
が完了した時刻ｔ７において、ビット線ＢＬとリファレ
ンスビット線／ＢＬをディスチャージする。出力ＯＵＴ
から判別結果を表す電位は消滅するが、データ線ＤＬに
はデータ回路１１２のラッチによって判別結果が出力さ
れ続ける。

【００１９】なお、２値メモリーの場合は、そのワード
線ＷＬのレベルをデータ判定の基準となる閾値電圧Ｖｔ
に合わせて設定すれば読出しは完了するが、多値メモリ
ーの場合は、基準となる閾値電圧Ｖｔのレベルが複数個
存在するため、その読出しを終えた後にワード線ＷＬの
Ｈｉレベルを別のレベルに設定して、再び読出しを繰り
返す必要がある。すなわち、読出し動作を何度も繰り返
すことによってメモリーセルＭ１の閾値電圧Ｖｔのレベ
ルがどの範囲にあるかを調べるのである。

【００２０】

【発明が解決しようとする課題】しかしながら、多値メ
モリーの場合、何度も読出し動作を繰り返さなければな
らないので、読出し速度が遅くなり、かつ複数の読出し
結果をラッチした後でデータ値を計算するので、周辺回
路が複雑になるという問題がある。

【００２１】

【課題を解決するための手段】本発明は、次のような手
段を講じることにより、上記の課題を解決する。前提的
構成として、メモリーセルは、フローティングゲートを
もち複数レベルの閾値電圧を有するものとなっている。
前記メモリーセルが接続されているビット線にリファレ
ンスセルが同様に接続されている。前記メモリーセルの
読み出し時に、このメモリーセルを流れる電流と前記リ
ファレンスセルを流れる電流との引き合いにより、前記
ビット線の電位を安定させる。前記ビット線に接続され
た差動増幅器は、前記ビット線の電位が安定したとき
に、その電位と基準電位との差分をとるように構成され
ている。そして、このような半導体記憶装置において、
本発明は、前記差動増幅器として、前記基準電位を異に
するものを複数備えている。また、前記複数の差動増幅
器の出力の組み合わせから前記メモリーセルの記憶デー
タを判定するデータ回路を備えている。

【００２２】この構成によれば、メモリーセルとリファ
レンスセルを同じビット線に共通に接続しているので、
メモリーセルからのデータ読み出し時には、メモリーセ
ルに流れる電流とリファレンスセルに流れる電流とを引
き合い状態として、ビット線の電位をメモリーセルの閾
値電圧に応じたレベルに安定させることが可能となる。
これで、メモリーセルが複数レベルの閾値電圧を有して
いること（多値メモリー）に対応できる。前記の安定し
たビット線の電位を検知して、メモリーセルに記憶され
ているデータを判別するのであるが、基準電位を異にす
る複数の差動増幅器を備えていることから、従来技術の
場合のような繰り返しの電位検知は不要となり、データ
読み出しを高速に行うことができる。

【００２３】上記の本発明をより具体的レベルで記述す
ると、次のようにいうことができる。後述する実施の形
態との比較対照が容易となるように、一部の構成要件に
は括弧付き符号を併せて記述する。ただし、本発明はこ
の括弧付き符号の記述によって後述の実施の形態に限定
されるものではない。

【００２４】ＭＯＳトランジスタのチャネル上にコント
ロールゲートと周辺と電気的に絶縁されたフローティン
グゲートが存在するＥＥＰＲＯＭセル構造を持つメモリ
ーセルと、前記メモリーセルのドレインに接続されたビ
ット線と、前記ビット線にドレインが接続されたリファ
レンスセルと、前記メモリーセルのコントロールゲート
に接続された第１のワード線と、前記メモリーセルのソ
ースに接続された第１のソース線と、前記リファレンス
セルのゲートに接続された第２のワード線と、前記リフ
ァレンスセルのソースに接続された第２のソース線とを
備えている。

【００２５】また、前記第１のソース線に接続された第
１の電位供給回路（１０７）と、前記第２のソース線に
接続された第２の電位供給回路（１０９）と、前記第１
の電位供給回路から供給される電位と前記第２の電位供
給回路から供給される電位の中間の電位を供給する第３
の電位供給回路（１１１）と、前記第３の電位供給回路
と前記ビット線とを電気的に接続および切断するスイッ
チ素子（Ｑ２）とを備えている。

【００２６】さらに、前記ビット線の電位と基準電位と
の差分をとるもので前記基準電位が互いに相違する複数
の差動増幅器と、前記複数の差動増幅器の出力の組み合
わせから前記メモリーセルの記憶データを判定するデー
タ回路とを備えている。

【００２７】上記において好ましい態様は、前記リファ
レンスセルが、前記メモリーセルと同じセル構造および
同じ寸法のものに構成されていることである。

【００２８】リファレンスセルがメモリーセルと別構造
のものであれば、プロセスばらつきがあると、それぞれ
の閾値電圧に差が生じやすく、読み出しデータの信頼性
を損ねるおそれがある。これに対して、同構造、同寸法
とすれば、プロセスばらつきなどで特性が変動した場合
の影響を吸収し、メモリーセルの閾値電圧とリファレン
スセルの閾値電圧に差が生じにくいので、読み出しデー
タの信頼性を向上することができる。

【００２９】また、別の好ましい態様は、さらに、前記
第１のワード線に接続された第４の電位供給回路と、前
記第４の電位供給回路に接続されたレギュレーター付き
の内部電位発生源とを備えていることである。

【００３０】これによれば、第１のワード線に所望の電
位を印加でき、メモリーセルに対する書込み時に閾値電
圧を自由に調整することができる。したがって、多値メ
モリーで１つのデータに割り当てる閾値電圧のマージン
を大きくでき、信頼性を向上することができる。また、
多値数の増加にも有利である。

【００３１】また、上記において、好ましい態様は、さ
らに、前記複数の差動増幅器の基準電位のそれぞれを個
別的に調整可能な複数の基準電位可変回路を備えている
ことである。

【００３２】これによれば、メモリーセルの閾値電圧の
ばらつきを吸収でき、信頼性を向上することができる。

【００３３】そして、前記基準電位可変回路として好ま
しい態様は、非動作状態の複数のビット線間の電荷再配
分によって発生基準電圧を可変するものであって、前記
非動作状態の複数のビット線のそれぞれを内部電位発生
源に接続・遮断する第１のスイッチ素子群と、前記非動
作状態の複数のビット線どうしを短絡させる第２のスイ
ッチ素子群とを備えていることである。

【００３４】複数の差動増幅器それぞれの基準電位に対
する内部電源回路を複数設けるとなると、チップ面積の
増加が生じる。そこで、半導体記憶装置において多数あ
るビット線のうち非動作状態の複数のビット線を利用し
て、基準電圧を作成するように工夫する。前記の第１の
スイッチ素子群は非動作状態のビット線を選択し、内部
電位発生源に接続するそれらのビット線には電源が供給
される。第２のスイッチ素子群は選択されたビット線の
電位を均一化する。このようなビット線の選択と電位均
一化により、差動増幅器に供給する基準電位を調整する
ことができる。非動作状態のビット線を利用して基準電
位を作成するので、チップ面積の増加を抑制することが
できる。

【００３５】また、上記において、好ましい態様は、前
記メモリーセルの記憶データを判定する前記データ回路
が、前記複数の差動増幅器の出力を入力とするデコーダ
ーと、前記デコーダーの出力がワード線に接続されてい
るＲＯＭ（リードオンリーメモリ）とから構成されてい
ることである。

【００３６】この場合、メモリーセルの閾値電圧と複数
の差動増幅器による検出結果との対応を柔軟に実現でき
る。例えば、開発途中の多値数調整に有効である。

【００３７】また、別の好ましい態様は、前記メモリー
セルの記憶データを判定する前記データ回路が、前記複
数の差動増幅器の出力を多数決判定するものに構成さ
れ、前記複数の差動増幅器の基準電位が互いに同一とさ
れていることである。

【００３８】多値メモリの多値数が多くなるほどビット
線電位と基準電位との差が小さくなり、データ判定がむ
ずかしくなる。そこで、複数の差動増幅器の基準電位を
同じとし、データ回路で多数決判定を行うことにより、
精度を向上し、信頼性を高めている。

【００３９】なお、基準電位を同一とする複数の差動増
幅器の組が１組であれば、印加電圧を変えてのデータ読
み出しを繰り返す必要があるが、基準電位を同一とする
複数の差動増幅器の組を複数組設ければ、一度の読み出
しですむ。

【００４０】

【発明の実施の形態】以下、本発明にかかわる半導体記
憶装置の実施の形態について図面に基づいて詳細に説明
する。

【００４１】（実施の形態１）図１に図示した本発明の
実施の形態１の半導体記憶装置におけるメモリー回路構
成図は、実際のアレイの一部を例示的に抜き出して示し
たものであり、図１２で示した従来の回路構成に対し、
リファレンスセル用のＰ-chトランジスタＱ４と複数の
差動増幅器１１２〜１１４とデータ回路１１６とデータ
バス線ＤＬｎを新たな構成要素として備えている。

【００４２】Ｐ-chトランジスタＱ４のソースはリファ
レンスソース線ＲＳＬに、ドレインはビット線ＢＬに、
ゲートはリファレンスワード線ＲＷＬにそれぞれ接続さ
れている。このＰ-chトランジスタＱ４のドレインがメ
モリーセルＭ１のドレインと同様にビット線ＢＬに接続
されており、この点が従来例との差の一部となってい
る。

【００４３】また、差動増幅器１１２〜１１４にはそれ
ぞれ互いに異なる基準電位ＲＥＦ１〜ＲＥＦ３が入力さ
れ、それらの基準電位とビット線ＢＬの電位との比較の
結果を出力ＯＵＴ１〜ＯＵＴ３として出力する。

【００４４】データ回路１１６では、それらの比較結果
を論理データに変換し、データバス線ＤＬｎへ出力す
る。

【００４５】ここでのデータ回路１１６は図１２で示し
た単純なラッチ回路ではなく、複数の入力を処理する論
理回路を有する。また、データバス線ＤＬｎは複数のデ
ータ線を束ねたバスである。なお、その他の構成要素は
図１２と同じものなので同一部分に同一符号を付すにと
どめ、説明を省略する。

【００４６】図２は図１に示したメモリー回路の各ノー
ドにおける電位の時間変化を示したもので、図の左端に
記述されている記号は図１の各ノードに対応している。

【００４７】以下、図１と図２を用いて実施の形態１に
おけるメモリーセルに書き込まれている多値データを判
別する動作（読出し動作）について説明する。

【００４８】読出し初期の電圧バイアス条件として図２
に示すように、ビット線ＢＬとリファレンスビット線／
ＢＬはグランドレベルにあり、ワード線ＷＬとソース線
ＳＬとイコライズ信号線ＥＱＲにはそれぞれドライバ１
０６，１０７，１１０によって０Ｖが印加され、リファ
レンスワード線ＲＷＬとリファレンスソース線ＲＳＬに
はドライバ１０８，１０９によって電源電圧Ｖｄｄ（５
Ｖ）が印加され、電源線ＶＰＣには電源１１１によって
Ｖｄｄ／２（２.５Ｖ）が供給されている。

【００４９】時刻ｔ１において、イコライズ信号線ＥＱ
ＲがＨｉレベル（５Ｖ）に変化すると、トランジスタＱ
２およびトランジスタＱ３がオンになり、ビット線ＢＬ
とリファレンスビット線／ＢＬがＶｄｄ／２（２.５
Ｖ）にプリチャージされる。

【００５０】時刻ｔ２において、イコライズ信号線ＥＱ
ＲをＬｏｗレベル（０Ｖ）にしてプリチャージを停止し
た後に、時刻ｔ３において、ワード線ＷＬをＨｉレベル
（５Ｖ）にし、リファレンスワード線ＲＷＬをＬｏｗレ
ベル（０Ｖ）に変化させる。

【００５１】このとき、ビット線ＢＬはメモリーセルＭ
１を流れる電流Ｉｍ１によって０Ｖへ引かれるととも
に、Ｐ-chトランジスタＱ４を流れる電流Ｉｑ４によっ
て５Ｖへも同時に引かれる。従って、ビット線ＢＬの電
位はプリチャージ電位２.５Ｖから、電流Ｉｍ１と電流
Ｉｑ４との電流の引き合いがちょうど釣り合う電位に変
化して安定する。

【００５２】ところで、電流Ｉｍ１はメモリーセルＭ１
の閾値電圧Ｖｔによって変化するので、そのビット線Ｂ
Ｌの電位はメモリーセルＭ１の閾値電圧Ｖｔを表してお
り、予めメモリーセルＭ１とＰ-chトランジスタＱ４の
特性を把握しておけば、そのビット線ＢＬの電位よりメ
モリーセルＭ１の閾値電圧Ｖｔを換算することが可能と
なる。特に、Ｐ-chトランジスタＱ４のゲート電圧であ
るリファレンスワード線ＲＷＬのレベルを０Ｖまで下げ
ないで、例えば４Ｖ程度に留め、Ｐ-chトランジスタＱ
４を飽和領域で動作させれば、Ｐ-chトランジスタＱ４
の電流Ｉq４はビット線ＢＬの電位に左右されない定電
流となるので、その換算は容易となり、設計の最適化へ
つながる。

【００５３】ビット線ＢＬに現れた電位が安定した時刻
ｔ４において、ワード線ＷＬをＬｏｗレベル（０Ｖ）に
し、リファレンスワード線ＲＷＬをＨｉレベル（５Ｖ）
に変化させ、メモリーセルＭ１とＰ-chトランジスタＱ
４をカットオフ状態にして、続いてビット線ＢＬの電位
をデジタルデータに変換する動作に移る。

【００５４】なお、ワード線ＷＬとリファレンスワード
線ＲＷＬを開いたままでも（電位を変化させなくて
も）、デジタルデータへの変換は可能であるが、メモリ
ーセルＭ１とＰ-chトランジスタＱ４がオンのときは比
較的大きなセル電流が流れるため、省電力の観点からワ
ード線ＷＬとリファレンスワード線ＲＷＬは閉じた方が
良い。セル電流自体を小さくする選択もあるが、ビット
線ＢＬの電位が安定するまでの時間が長くなるため、読
み出し速度低下の弊害を生む恐れがあるので注意が必要
である。

【００５５】さて、ワード線ＷＬとリファレンスワード
線ＲＷＬを閉じてもビット線ＢＬには容量があるため、
時刻ｔ５においてもビット線ＢＬの電位が保持されてい
る。その電位から差動増幅器１１２〜１１４…によっ
て、Ｈｉ／Ｌｏｗレベル判定を行うのであるが、従来例
のようにビット線ＢＬの電位をＨｉレベルもしくはＬｏ
ｗレベルにドライブさせることはない。ビット線ＢＬの
容量によって保たれている電位を変化させないで、複数
の差動増幅器１１２〜１１４…に入力して、複数の基準
電位ＲＥＦ１〜ＲＥＦ３…と比較させる。

【００５６】例えば、ＲＥＦ１〜ＲＥＦ３をそれぞれ図
１１（ｂ）の閾値電圧Ｖｔ１〜Ｖｔ３に対応させれば、
出力ＯＵＴ１〜ＯＵＴ３の３つの出力から、メモリーセ
ルＭ１の閾値電圧Ｖｔが図１１（ｂ）に示す４つエリア
のどのエリアに属するかが判別できる。

【００５７】時刻ｔ６において、その出力ＯＵＴ１〜Ｏ
ＵＴ３の電位をデータ回路１１６でラッチし、論理デー
タに変換してデータバス線ＤＬｎへ出力する。このと
き、４つのエリアにはそれぞれ２ビットのデータが割り
当てられているので、結果として２ビットのデータを１
回の動作で読出すことができる。

【００５８】なお、図１では図示していないが、一般に
ビット線ＢＬと差動増幅器１１２〜１１４…の間にはス
イッチ素子が存在する。スイッチ素子のＯＮ／ＯＦＦに
よって容量が変化し、ビット線ＢＬの電位が変動するこ
とを防ぐために、ワード線ＷＬとリファレンスワード線
ＲＷＬを閉じる時刻ｔ４の前にＯＮにしておく必要があ
る。また、ビット線ＢＬの電位を変化させない差動増幅
器として例えばカレントミラーを用いたセンスアンプな
どがある。

【００５９】データ判別が完了した時刻ｔ７において、
読出し動作は完了するのであるが、読出し動作は複数の
アドレスを連続して読み出すため、次の読出し動作の準
備をする必要がある。その準備としてイコライズ信号線
ＥＱＲをＨｉレベル（５Ｖ）に変化させてビット線ＢＬ
をプリチャージする。

【００６０】（実施の形態２）図３に図示した本発明の
実施の形態２の半導体記憶装置におけるメモリー回路構
成図は、図１で示した実施の形態１のメモリー回路構成
に対し、リファレンスセル用のＰ-chトランジスタＱ４
をリファレンスセル用のスタック型メモリーセルＲＭ１
に置き換えたものである。そのリファレンスメモリーセ
ルＲＭ１は、ここではメモリーセルＭ１と構造・寸法的
に同じもので、その電気的特性はアレイ内のメモリーセ
ル間のばらつきの範囲内で同じになる。ただし、構造・
寸法的に異なったものであっても、同様に扱える。その
他の構成要素は図１と同じものなので同一部分に同一符
号を付すにとどめ、説明を省略する。

【００６１】また、図４は図３に示したメモリー回路の
各ノードにおける電位の時間変化を示したもので、図の
左端に記述されている記号は図３の各ノードに対応して
いる。

【００６２】以下、図３と図４を用いて実施の形態２の
メモリー回路構成における多値データを判別する動作
（読出し動作）について説明する。

【００６３】読出し初期の電圧バイアス条件として図４
に示すように、ビット線ＢＬとリファレンスビット線／
ＢＬはグランドレベルにあり、ワード線ＷＬとソース線
ＳＬとリファレンスワード線ＲＷＬとイコライズ信号線
ＥＱＲにはそれぞれドライバ１０６，１０７，１０８，
１１０によって０Ｖが印加され、リファレンスソース線
ＲＳＬにはドライバ１０９によって電源電圧Ｖｄｄ（５
Ｖ）が印加され、電源線ＶＰＣには電源１１１によって
Ｖｄｄ／２（２.５Ｖ）が供給されている。リファレン
スワード線ＲＷＬの０Ｖが実施の形態１とは異なってい
る。

【００６４】時刻ｔ１において、イコライズ信号線ＥＱ
ＲがＨｉレベル（５Ｖ）に変化すると、トランジスタＱ
２およびトランジスタＱ３がオンになり、ビット線ＢＬ
とリファレンスビット線／ＢＬがＶｄｄ／２（２.５
Ｖ）にプリチャージされる。

【００６５】時刻ｔ２において、イコライズ信号線ＥＱ
ＲをＬｏｗレベル（０Ｖ）にしてプリチャージを停止し
た後に、時刻ｔ３において、ワード線ＷＬとリファレン
スワード線ＲＷＬをＨｉレベルに変化させる。

【００６６】このとき、ビット線ＢＬはメモリーセルＭ
１を流れる電流Ｉｍ１によって０Ｖへ引かれるととも
に、リファレンスメモリーセルＲＭ１を流れる電流Ｉｒ
ｍ１によって５Ｖへも同時に引かれる。従って、ビット
線ＢＬの電位はプリチャージ電位２.５Ｖから、電流Ｉ
ｍ１と電流Ｉｒｍ１との電流の引き合いがちょうど釣り
合う電位に変化して安定する。

【００６７】ところで、電流Ｉｍ１と電流Ｉｒｍ１はそ
れぞれメモリーセルＭ１の閾値電圧Ｖｔとリファレンス
メモリーセルＲＭ１の閾値電圧Ｖｔによって変化するの
で、そのビット線ＢＬの電位はメモリーセルＭ１の閾値
電圧ＶｔとリファレンスメモリーセルＲＭ１の閾値電圧
Ｖｔのバランスを表しており、実施の形態１のメモリー
回路と同様に、予めメモリーセルＭ１とリファレンスメ
モリーセルＲＭ１の特性を把握しておけば、そのビット
線ＢＬの電位よりメモリーセルＭ１の閾値電圧Ｖｔを換
算することが可能となる。

【００６８】その一方で、実施の形態１のメモリー回路
とは異なり、リファレンスメモリーセルＲＭ１の閾値電
圧Ｖｔを変えることが可能なので、メモリーセルＭ１の
閾値電圧ＶｔとリファレンスメモリーセルＲＭ１の閾値
電圧Ｖｔの値は比較的自由に設定することができ、設計
の柔軟性が向上する。

【００６９】例えば、信頼性の向上や書込み時間の短縮
のために書込み閾値電圧Ｖｔを下げる必要が発生して
も、メモリーセルＭ１の閾値電圧Ｖｔとリファレンスメ
モリーセルＲＭ１の閾値電圧Ｖｔのバランスさえ保って
いれば、読出し時にビット線ＢＬに現れる電位は同じな
ので、容易に対応できる。

【００７０】ただし、読出し時にビット線ＢＬの電位が
変化するとリファレンスメモリーセルＲＭ１のゲート−
ソース間電圧が変化するので、セル電流の設計が、実施
の形態１のメモリー回路に比べて難しくなるが、その点
に関しては例えばビット線ＢＬの電位の変化に合わせて
リファレンスワード線ＲＷＬの電位を変化させ、リファ
レンスメモリーセルＲＭ１のゲート−ソース間電圧を一
定に保つなどの工夫も考えられる。

【００７１】ビット線ＢＬに現れた電位が安定した時刻
ｔ４において、ワード線ＷＬをＬｏｗレベル（０Ｖ）に
し、リファレンスワード線ＲＷＬをＨｉレベル（５Ｖ）
に変化させてメモリーセルＭ１とＰ-chトランジスタＱ
４をカットオフ状態にし、続いてビット線ＢＬの電位を
デジタルデータに変換する動作に移る。その後の動作は
実施の形態１のメモリー回路と同様なので説明は省略す
る。

【００７２】（実施の形態３）図５に図示した本発明の
実施の形態３の半導体記憶装置におけるメモリー回路構
成図は、図１で示した実施の形態１のメモリー回路構成
に対し、内部電源１１７とレギュレーター１１８を加え
たものである。内部電源１１７で発生させた電圧はレギ
ュレーター１１８によって所望の値に安定化させた後、
ドライバ１０６へ供給され、最終的にはメモリーセルＭ
１のゲートが接続しているワード線ＷＬの電圧として使
用される。その他の構成要素は図１と同じものなので同
一部分に同一符号を付すにとどめ、説明を省略する。

【００７３】また、図６（ａ）は図５に示したメモリー
回路の各ノードにおける電位の時間変化を示したもの
で、図の左端に記述されている記号は図５の各ノードに
対応している。図６（ｂ）はメモリーセルＭ１への書込
みが開始された後のメモリーセルＭ１の閾値電圧Ｖｔの
変化を示した図である。

【００７４】以下、図５と図６（ａ），（ｂ）を用いて
実施の形態３のメモリー回路構成における多値データの
書込み動作について説明する。

【００７５】書込み初期の電圧バイアス条件として図６
（ａ）に示すように、ビット線ＢＬとリファレンスビッ
ト線／ＢＬはグランドレベルにあり、ワード線ＷＬとソ
ース線ＳＬとリファレンスワード線ＲＷＬとリファレン
スソース線ＲＳＬとイコライズ信号線ＥＱＲにはそれぞ
れドライバ１０６，１０７，１０８，１０９，１１０に
よって０Ｖが印加され、電源線ＶＰＣには電源１１１に
よってＶｄｄ／２（２.５Ｖ）が供給されている。

【００７６】時刻ｔ１において、ビット線ＢＬをＨｉレ
ベル（５Ｖ）に変化させ、続いて時刻ｔ２において、ワ
ード線ＷＬをＨｉレベルに変化させると、メモリーセル
Ｍ１のドレイン−ソース間に電流が流れ始め、ドレイン
で発生したホットエレクトロンのＦＧへ注入が開始され
る。このときのワード線ＷＬの電位は、従来の方法では
ＦＧへのホットエレクトロンの注入効率を上げるために
高電圧（１０Ｖ以上）に設定していたが、本実施の形態
では書込み後の閾値電圧Ｖｔとして収束させたい電位に
設定する。

【００７７】例えば、書込み後の閾値電圧Ｖｔを６Ｖに
したいのであれば、レギュレーター１１８によって、ワ
ード線ＷＬの電位を６Ｖに設定する。その場合、書込み
が進み、メモリーセルＭ１の閾値電圧Ｖｔが６Ｖになれ
ば、メモリーセルＭ１のドレイン−ソース間に電流が流
れなくなり、図６（ｂ）に示すように所望の閾値電圧Ｖ
ｔのところで自然に書込みは止まる。

【００７８】従来の一定時間書込みを行って、その都度
閾値電圧Ｖｔを調べ、目標の閾値電圧Ｖｔに到達したら
書込みを止めるという方法に比べ、所望の閾値電圧Ｖｔ
に対するばらつきを小さくすることができる。その結
果、１つのデータに割り当てられる閾値電圧Ｖｔのマー
ジンが大きくなり、多値メモリーの信頼性向上や多値数
を増加させることが可能となる。

【００７９】その一方で、ワード線ＷＬの電位を下げる
とＦＧへのホットエレクトロンの注入効率が下がり、書
込み時間が大幅に増加することが懸念されるが、ワード
線ＷＬの電圧を下げても注入効率がほとんど変わらない
デバイスをメモリーセルＭ１として用いれば、その課題
は回避できる。ここでは例示的に、メモリーセルＭ１と
して用いるデバイスとして従来のスタック型メモリーセ
ルを使っているにすぎない。

【００８０】メモリーセルＭ１が所望の閾値電圧Ｖｔに
なった時刻ｔ３においてワード線ＷＬをＬｏｗレベル
（０Ｖ）にして、続いて時刻ｔ４においてビット線ＢＬ
をＬｏｗレベル（０Ｖ）にすれば書込み動作は完了す
る。

【００８１】なお、メモリーセルＭ１に書込みを行わな
い場合は、時刻ｔ１〜ｔ４の間、ビット線ＢＬをＬｏｗ
レベル（０Ｖ）のままにしておく。

【００８２】（実施の形態４）実施の形態４のメモリー
回路は、図１に図示した実施の形態１のメモリー回路と
基準電位の発生方法が異なる。実施の形態１のメモリー
回路では、ＲＥＦ１〜ＲＥＦ３を供給する手段として特
に言及していなかったが、一般的には内部電源回路が用
いられる。しかしながら、複数の基準電位が必要な本実
施の形態では、内部電源回路も複数必要なため、その内
部電源回路によるチップ面積の増加は無視できない。

【００８３】その問題を回避するため、実施の形態４の
メモリー回路ではビット線の容量を用いて異なる基準電
位を発生させる。

【００８４】一般的なメモリー回路では全てのビット線
を使って一度にデータを読み出すことはなく、一部のビ
ット線を使って順番にデータを読み出すので、そのとき
に使用されていないビット線を差動増幅器の基準電位の
発生に用いる。

【００８５】図７に図示した本発明の実施の形態４の半
導体記憶装置におけるメモリー回路構成図は、図１で示
した実施の形態１のメモリー回路構成に対し、トランジ
スタＱ５〜Ｑ１２と、ビット線ＢＬ１〜ＢＬ２とリファ
レンスビット線／ＢＬ１〜／ＢＬ２と、電源線ＶＰＣ１
と、選択信号線Ｎ１〜Ｎ４と、イコライズ信号線ＥＱＲ
１と、内部電源１１９からなる基準電位可変回路１３０
を構成するとともに、その基準電位可変回路１３０をト
ランスファゲート１２０を介して差動増幅器１１２に基
準電位ＲＥＦ１として供給するようにしたものである。

【００８６】なお、紙面の都合で２組のビット線対しか
表示していないが、実際にはビット線ＢＬ２とリファレ
ンスビット線／ＢＬ２の後にも、ビット線ＢＬ３…、リ
ファレンスビット線／ＢＬ３…というように、さらなる
複数のビット線が存在し、トランジスタＱ５〜Ｑ１２に
関してもさらなる複数のトランジスタが存在する。

【００８７】以上は１つの基準電位ＲＥＦ１に対する基
準電位可変回路１３０についての構成の説明であるが、
他の基準電位ＲＥＦ２，ＲＥＦ３に対する基準電位可変
回路も同様の構成となっており、それぞれトランスファ
ーゲート１２０ａ，１２０ｂを介して供給されている。

【００８８】以下、本発明の実施の形態４のメモリー回
路での基準電位の発生方法について説明する。

【００８９】初期状態として、ビット線ＢＬ１、リファ
レンスビット線／ＢＬ１、ビット線ＢＬ２、リファレン
スビット線／ＢＬ２…は全てグランドレベルにあるとす
る。まず、選択信号線Ｎ１〜Ｎ４…をＨｉレベルにして
トランジスタＱ５〜Ｑ８をオンにし、ビット線ＢＬ１、
リファレンスビット線／ＢＬ１、ビット線ＢＬ２、リフ
ァレンスビット線／ＢＬ２…を内部電源１１９から供給
される電位にプリチャージする。その後に、選択信号線
Ｎ１〜Ｎ４…をＬｏｗレベルにしてプリチャージを停止
させ、続いてイコライズ信号線ＥＱＲ１の電位をＨｉレ
ベルにしてＮ-chトランジスタＱ９〜Ｑ１２…をオン状
態にし、それらのビット線をショートさせる。このと
き、全てのビット線がプリチャージされて同電位にあれ
ばショート前後でビット線の電位は変化しないが、選択
信号線Ｎ１〜Ｎ４…の一部をＬｏｗレベルに保つこと
で、トランジスタＱ５〜Ｑ８…の一部をオフ状態にし
て、一部のビット線をプリチャージせずにグランド電位
のままにした場合、ショートによってビット線間に電荷
の再分配が発生して、ビット線の電位が変化する。

【００９０】例えば、１０本のビット線のうち、５本の
ビット線がプリチャージされ、残りの５本についてはグ
ランドレベルにある場合、それら１０本のビット線をシ
ョー度させれば、電位は１／２になり、プリチャージさ
れたビット線が２本ならば電位は１／５になる。すなわ
ち、プリチャージするビット線の本数によって、所望の
電位を得ることができる。

【００９１】以上の方法で発生させた電位をトランスフ
ァゲート１２０を通じて差動増幅器１１１の基準電位Ｒ
ＥＦ１に供給する。差動増幅器１１３，１１４の基準電
位ＲＥＦ２，ＲＥＦ３についても、同様に、プリチャー
ジするビット線の本数を変えて発生させた異なる電位を
供給する。なお、その他の読出し動作については図１に
図示した実施の形態１のメモリー回路と同様なので説明
は省略する。

【００９２】また、図７では省略しているが、ビット線
ＢＬ１〜ＢＬ２とリファレンスビット線／ＢＬ１〜／Ｂ
Ｌ２は、ビット線ＢＬとリファレンスビット線／ＢＬと
同様に、メモリーセルとリファレンスセルとトランジス
タが接続され、メモリーセルからのデータの読み出しに
使用されるビット線である。

【００９３】以上のように、メモリーセルＭ１のデータ
読み出しにおいて、使用されていないビット線をビット
線ＢＬ１、リファレンスビット線／ＢＬ１、ビット線Ｂ
Ｌ２、リファレンスビット線／ＢＬ２…として基準電位
の発生に用いる。そして、ビット線は既存のものを用い
るので、追加の構成要素としては、トランジスタＱ５〜
Ｑ８…およびＮ-chトランジスタＱ９〜Ｑ１２…と、選
択信号線Ｎ１〜Ｎ４…だけで済み、チップ面積の増加に
ついては、これを抑制することができる。

【００９４】（実施の形態５）図８に図示した本発明の
実施の形態５のメモリー回路構成は、図１で示した実施
の形態１のメモリー回路構成に対し、全ての差動増幅器
１１２〜１１４…に対し、同じ基準電位ＲＥＦ１を入力
している点と、データ回路として、多数決判定を行うデ
ータ回路１２１を用いている点が異なる。以下、実施の
形態５のメモリー回路でのデータ処理方法について説明
する。

【００９５】メモリーセルＭ１を流れる電流とＰ-chト
ランジスタＱ４を流れる電流の引き合いで決まるビット
線ＢＬの電位を複数の差動増幅器１１２〜１１４…を用
いて同じ基準電位ＲＥＦ１とその高低を比較して、その
判定結果を出力ＯＵＴ１〜出力ＯＵＴ３…を通じてデー
タ回路１２１へ送る。データ回路１２１ではそれら複数
の判定結果を比較して、全てが同じ判定結果の場合はそ
の結果をデータ線ＤＬへ出力し、判定結果が異なる場合
は、数が多い判定結果を採用してデータ線ＤＬへ出力す
るとともに、判定結果が一致しなかったことを示す不一
致フラグを立てる。なお、その他の読出し動作について
は図１に図示した実施の形態１のメモリー回路と同様な
ので説明は省略する。

【００９６】理想的には、同じビット線ＢＬの電位を同
じ基準電位ＲＥＦ１で比較しているのであるから同じ判
定結果が出るはずであるが、実際には差動増幅器の特性
差やノイズなど原因となって異なる判定結果が出る場合
がある。特に多値数が多い場合、基準電位とビット線Ｂ
Ｌの電位の差が小さくなるのでその傾向が顕著になる。

【００９７】実施の形態５のメモリー回路では、その判
定結果のばらつきを多数決判定によって低減し、さらな
る多値数の増加を狙う。

【００９８】ただし、図８に図示した回路構成では、読
出し動作自体は従来例と同様に複数回繰り返す必要があ
るため、読出し速度の向上は望めない。読出し速度の向
上も同時に必要な場合は、さらに差動増幅器の数を増や
して、ビット線ＢＬの電位と基準電位ＲＥＦ２、ＲＥＦ
３…との比較についても、基準電位ＲＥＦ１と同様に複
数の差動増幅器で判定させる必要がある。

【００９９】（実施の形態６）既に行った図１に示した
実施の形態１のメモリー回路に関する説明では、特に差
動増幅器の出力ＯＵＴ１〜ＯＵＴ３…を論理データに変
換する方法について述べていなかったが、ここではその
データ変換方法について述べる。

【０１００】図９に図示した回路構成は、図１で示した
実施の形態１のメモリー回路構成の中の、データ回路１
１６について、その内部構成の一例を示したものであ
り、デコーダーを構成する論理積回路１２３とＲＯＭ領
域１２４の２つで構成されている（図の構成要素１２２
で示す破線で囲まれた領域がデータ回路１１６に相当す
る部分。構成要素番号は一例であることを明示するた
め、１１６から１２２に変更してある。）。

【０１０１】以下、データ回路１２２で行われるデータ
処理方法について図１、図２、図９を用いて説明する。

【０１０２】前提条件として基準電位ＲＥＦ１〜ＲＥＦ
３…は番号の若い順から単調増加しているとする。ま
た、ＲＯＭ領域１２４には論理データが記憶されてい
る。

【０１０３】さて、既に説明した方法によってビット線
ＢＬにメモリーセルＭ１からデータが読み出されて、ビ
ット線ＢＬにはメモリーセルＭ１の閾値電圧Ｖｔに対応
した電位が発生しているものとする（図２の時刻ｔ４か
らｔ５の間）。

【０１０４】時刻ｔ５において、差動増幅器１１２〜１
１４…によって基準電位ＲＥＦ１〜ＲＥＦ３…との比較
が行われ、その判定結果として出力ＯＵＴ１〜ＯＵＴ３
…は、ビット線ＢＬの電位が基準電位より高い場合はＬ
ｏｗレベルで、ビット線ＢＬの電位が基準電位より低い
場合はＨｉレベルとする。基準電位ＲＥＦ１〜ＲＥＦ３
…は番号の若い順から単調増加するので、それらに対応
する出力ＯＵＴ１〜出力ＯＵＴ３…も番号の若い順から
見ていくと、ＬｏｗレベルからＨｉレベルへ変わるとこ
ろがあり、その変化点の出力ＯＵＴnと出力ＯＵＴn+1に
対応する基準電位ＲＥＦnと基準電位ＲＥＦn+1の間にビ
ット線ＢＬの電位が位置することになる。

【０１０５】出力ＯＵＴ１〜ＯＵＴ３…の隣り合う２つ
について、番号の若いところから順に論理積を取ってい
けば（ただし、番号の若い方の論理を反転させて入力す
る）、その変化点の出力ＯＵＴnと出力ＯＵＴn+1が入力
されている論理積のみが真（Ｈｉレベル）となる。その
論理積の出力をＲＯＭ領域１２４のワード線に接続し
て、そのワード線に接続されているメモリーセルにはビ
ット線ＢＬの電位ＲＥＦn〜ＲＥＦn+1の区間に対応する
論理データを記憶しておく。ＲＯＭ領域１２４のワード
線でＨｉレベルになるのは、その変化点に対応したワー
ド線のみなので、ビット線ＢＬの電位に対応した論理デ
ータがデータ線ＤＬnへ読み出される。また、ビット線
ＢＬの電位とメモリーセルＭ１の閾値電圧Ｖｔのレベル
との対応は設計段階で取れているので、結果としてメモ
リーセルＭ１の閾値電圧Ｖｔのレベルを論理データに変
換したことになる。

【０１０６】その他の閾値電圧Ｖｔのレベルについても
同様な方法でＲＯＭ領域１２４のデータと対応させれ
ば、すべての多値データをメモリーセルＭ１の閾値電圧
Ｖｔから変換して論理データとしてデータ線ＤＬnへ出
力することが可能となる。

【０１０７】この方法ではセルの閾値電圧Ｖｔの値と論
理データの対応を柔軟に実現できる。例えば、開発の途
中において、信頼性向上のため急遽、多値数を減少させ
る必要が生じても、読出し回路については連続するレベ
ルに対応するワード線のメモリーセルに同じデータを書
込むだけで多値数の減少が可能となる。さらに、ＲＯＭ
領域１２４に使用するメモリーデバイスとして、ＥＥＰ
ＲＯＭのような書換え可能な不揮発性メモリーにすれ
ば、製品の使用中における多値数の変更も可能となる。

【０１０８】

【発明の効果】以上のように本発明によれば、データ読
み出し時にメモリーセルに流れる電流とリファレンスセ
ルに流れる電流とを引き合い状態として、ビット線の電
位をメモリーセルの閾値電圧に応じたレベルに安定させ
るので、メモリーセルが複数レベルの閾値電圧を有して
いること（多値メモリー）に対応できるのであるが、基
準電位を異にする複数の差動増幅器を備えていることか
ら、従来技術の場合のような繰り返しの電位検知は不要
となり、データ読み出しを高速に行うことができる。

【０１０９】また、リファレンスセルとメモリーセルを
同構造、同寸法とすれば、プロセスばらつきなどで特性
が変動した場合のメモリーセルとリファレンスセルの閾
値電圧差を抑え、読み出しデータの信頼性を向上するこ
とができる。

【０１１０】また、レギュレーターによってメモリーセ
ルに対する書込み時の閾値電圧を調整可能にすれば、多
値メモリーで１つのデータに割り当てる閾値電圧のマー
ジンを大きくでき、信頼性を向上することができる。ま
た、多値数の増加にも有利である。

【０１１１】また、非動作状態の複数のビット線間の電
荷再配分によって発生基準電圧を可変する基準電位可変
回路を設ければ、メモリーセルの閾値電圧のばらつきを
吸収して信頼性を向上できるだけでなく、チップ面積の
増加を抑制することができる。

【０１１２】また、メモリーセルの記憶データの判定に
デコーダーとＲＯＭを用いれば、閾値電圧と検出結果と
の対応を柔軟にでき、開発途中の多値数調整に有効であ
る。

【０１１３】また、記憶データ判定を多数決判定すれ
ば、精度が向上し、信頼性を向上することができる。

【図面の簡単な説明】

【図１】本発明の実施の形態１の半導体記憶装置にお
けるメモリー回路構成図

【図２】本発明の実施の形態１の半導体記憶装置の動
作タイミング図

【図３】本発明の実施の形態２の半導体記憶装置にお
けるメモリー回路構成図

【図４】本発明の実施の形態２の半導体記憶装置の動
作タイミング図

【図５】本発明の実施の形態３の半導体記憶装置にお
けるメモリー回路構成図

【図６】本発明の実施の形態３の半導体記憶装置の動
作タイミング図とセル閾値電圧変化の状態図

【図７】本発明の実施の形態４の半導体記憶装置にお
けるメモリー回路構成図

【図８】本発明の実施の形態５の半導体記憶装置にお
けるメモリー回路構成図

【図９】本発明の実施の形態６の半導体記憶装置にお
けるメモリー回路構成図

【図１０】従来のスタック型フラッシュメモリーセル
の断面図

【図１１】従来のスタック型フラッシュメモリーセル
の閾値電圧の状態図

【図１２】従来のスタック型フラッシュメモリーの回
路構成図

【図１３】従来のスタック型フラッシュメモリーの動
作タイミング図

【図１４】従来のスタック型フラッシュメモリーのビ
ット線電位変化図

【符号の説明】

１０１フローティングゲート（ＦＧ）１０２コントロールゲート（ＣＧ）１０６〜１１０ドライバ１１１電源回路１１２〜１１４差動増幅器１１６データ回路１１７内部電源１１８レギュレーター１１９内部電源１２０トランスファゲート１２１データ回路１２２データ回路１２３論理積回路（デコーダー）１２４ＲＯＭ領域１３０基準電位可変回路Ｍ１スタック型メモリーセルＢＬビット線／ＢＬリファレンスビット線ＷＬワード線ＲＷＬリファレンスワード線ＳＬソース線ＲＳＬリファレンスソース線ＥＱＲイコライズ信号線ＶＰＣプリチャージ電位供給線ＤＬデータ線ＤＬｎデータバス線Ｑ４リファレンスセル用Ｐ-chトランジスタＲＥＦ１〜ＲＥＦ３基準電位ＯＵＴ１〜ＯＵＴ３差動増幅器の出力ＲＭ１リファレンスセル用スタック型メモリーセルＱ５〜Ｑ１２トランジスタＢＬ１〜ＢＬ２ビット線／ＢＬ１〜／ＢＬ２リファレンスビット線ＶＰＣ１プリチャージ電位供給線Ｎ１〜Ｎ４信号線ＥＱＲ１イコライズ信号線

Claims

【特許請求の範囲】

【請求項１】フローティングゲートをもち複数レベル
の閾値電圧を有するメモリーセルと、前記メモリーセル
が接続されているビット線に同様に接続されたリファレ
ンスセルと、前記メモリーセルの読み出し時にこのメモ
リーセルを流れる電流と前記リファレンスセルを流れる
電流との引き合いで前記ビット線の電位が安定したとき
の前記ビット線の電位と基準電位との差分をとる差動増
幅器とを備えた半導体記憶装置であって、前記差動増幅器として前記基準電位を異にするものを複
数と、前記複数の差動増幅器の出力の組み合わせから前記メモ
リーセルの記憶データを判定するデータ回路とを備えて
いることを特徴とする半導体記憶装置。
【請求項２】ＭＯＳトランジスタのチャネル上にコン
トロールゲートと周辺と電気的に絶縁されたフローティ
ングゲートが存在するＥＥＰＲＯＭセル構造を持つメモ
リーセルと、前記メモリーセルのドレインに接続されたビット線と、前記ビット線にドレインが接続されたリファレンスセル
と、前記メモリーセルのコントロールゲートに接続された第
１のワード線と、前記メモリーセルのソースに接続された第１のソース線
と、前記リファレンスセルのゲートに接続された第２のワー
ド線と、前記リファレンスセルのソースに接続された第２のソー
ス線と、前記第１のソース線に接続された第１の電位供給回路
と、前記第２のソース線に接続された第２の電位供給回路
と、前記第１の電位供給回路から供給される電位と前記第２
の電位供給回路から供給される電位の中間の電位を供給
する第３の電位供給回路と、前記第３の電位供給回路と前記ビット線とを電気的に接
続および切断するスイッチ素子と、前記ビット線の電位と基準電位との差分をとるもので前
記基準電位が互いに相違する複数の差動増幅器と、前記複数の差動増幅器の出力の組み合わせから前記メモ
リーセルの記憶データを判定するデータ回路とを備えて
いる半導体記憶装置。
【請求項３】前記リファレンスセルは、前記メモリー
セルと同じセル構造および同じ寸法のものに構成されて
いる請求項１または請求項２に記載の半導体記憶装置。
【請求項４】さらに、前記第１のワード線に接続され
た第４の電位供給回路と、前記第４の電位供給回路に接
続されたレギュレーター付きの内部電位発生源とを備え
ている請求項１または請求項２に記載の半導体記憶装
置。
【請求項５】さらに、前記複数の差動増幅器の基準電
位のそれぞれを個別的に調整可能な複数の基準電位可変
回路を備えている請求項１から請求項４までのいずれか
に記載の半導体記憶装置。
【請求項６】前記基準電位可変回路は、非動作状態の
複数のビット線間の電荷再配分によって発生基準電圧を
可変するものであって、前記非動作状態の複数のビット
線のそれぞれを内部電位発生源に接続・遮断する第１の
スイッチ素子群と、前記非動作状態の複数のビット線ど
うしを短絡させる第２のスイッチ素子群とを備えている
請求項５に記載の半導体記憶装置。
【請求項７】前記メモリーセルの記憶データを判定す
る前記データ回路は、前記複数の差動増幅器の出力を入
力とするデコーダーと、前記デコーダーの出力がワード
線に接続されているＲＯＭとから構成されている請求項
１から請求項６までのいずれかに記載の半導体記憶装
置。
【請求項８】前記メモリーセルの記憶データを判定す
る前記データ回路は、前記複数の差動増幅器の出力を多
数決判定するものに構成され、前記複数の差動増幅器の
基準電位が互いに同一とされている請求項１から請求項
７までのいずれかに記載の半導体記憶装置。