JP2013218758A - 不揮発性半導体記憶装置 - Google Patents

Abstract

【課題】Ｂ４−Ｆｌａｓｈにおいてリードディスターブによりしきい値のシフトしたＰ型メモリセルトランジスタに対してしきい値シフトをリカバーすること。
【解決手段】ソース、ドレイン、ゲートおよびチャージ蓄積層を有するＰ型メモリセルトランジスタと、Ｐ型メモリセルトランジスタのしきい値が第１の値（Ｖｒ）以上第２の値（Ｖｒｄ）以下の場合に、ゲートに電子を注入する書込み動作を行う制御回路とを有することを特徴とする不揮発性半導体記憶装置。
【選択図】図５

Description

本発明は、不揮発性半導体記憶装置に関する。

従来より、電気的に書込み、消去可能な不揮発性半導体記憶装置としてＮＡＮＤ型、ＮＯＲ型フラッシュメモリが広く採用されている。近年、フラッシュメモリのメモリセルのスケーリングおよび大容量化に伴いトンネル酸化膜の薄膜化が進み、読出し電圧の印加によるしきい値のシフト（リードディスターブ）が問題となっている。

しかしながら、実際の使用条件ではデバイス動作期間中常に読出し動作を行うような応用も考えられ、特にプログラム等のコード格納領域においては読出し頻度が高く、読出し回数制限は受け入れられない。またメモリコントローラーにはリードディスターブエラー自動復旧機能（オートリカバリ機能）を搭載したものがあるが、これはメモリチップ外に高度な機能を有したコントローラを配し、リードディスターブが発生、蓄積したブロックに対してデータを退避、書き換えを行うもので、データ退避用の外部バッファメモリやＥＣＣエラー訂正情報を処理する必要があり、単体チップについてはこのような機能は実現されていない。また、データをほかの領域に移す手法はＮＯＲ型フラッシュメモリのようなアドレスとデータが対応したコードストレージメモリにおいては適用することはできない。

特許第４１１３５５９号公報

本出願人は従来のＮＡＮＤ型、ＮＯＲ型フラッシュと異なり、メモリセルにＰＭＯＳトランジスタを用いたＢ４−Ｆｌａｓｈメモリを提案している（特許文献１）。Ｂ４−Ｆｌａｓｈメモリにおいては、メモリセルがＰＭＯＳであることから、そのしきい値は負となり、消去状態のしきい値の絶対値が大きく、書込み状態のしきい値の絶対値が小さいしきい値配置となる。Ｂ４−Ｆｌａｓｈではリードディスターブにより書込み状態のしきい値が消去状態側にシフトすることになる。

これに対して、従来のＮＡＮＤ型、およびＮＯＲ型フラッシュにおいてはリードディスターブにより消去状態のしきい値が書込み側にシフトしてゆく、Ｂ４−Ｆｌａｓｈと逆のシフトとなる。

本発明は、Ｂ４−Ｆｌａｓｈにおいてリードディスターブによりしきい値のシフトしたセルに対してしきい値シフトをリカバーすることを課題とする。

上記課題を解決するために、本発明においては、ソース、ドレイン、ゲートおよびチャージ蓄積層を有するＰ型メモリセルトランジスタと、Ｐ型メモリセルトランジスタのしきい値が第１の値以上第２の値以下の場合に、前記チャージ蓄積層に電子を注入する書込み動作を行う制御回路と
を有することを特徴とする不揮発性半導体記憶装置を提供する。

上記課題を解決するために、本発明においては、ソース、ドレイン、ゲートおよびチャージ蓄積層を有するＰ型メモリセルトランジスタと、書込み動作時にドレインに供給する電圧を制御するための第１のラッチ回路と、Ｐ型メモリセルトランジスタから読み出されたデータを保持する第２のラッチ回路と、Ｐ型メモリセルトランジスタのゲートに第１の電圧を印加して読みだした第１のデータを第２のラッチ回路にラッチし、第１のデータとＰ型メモリセルトランジスタのゲートに第２の電圧を印加して読みだした第２のデータとの論理をとることによってリカバリデータを生成し、そのリカバリデータを第１のラッチ回路にラッチするよう制御するリードディスターブ判定シーケンスを実行する制御回路とを有することを特徴とする不揮発性半導体記憶装置。

制御回路は、さらに、リカバリデータが第１のラッチ回路に保持されている場合にのみＰ型メモリセルトランジスタのチャージ蓄積層に電子を注入する書込みシーケンスを実行することが望ましい。

書込みシーケンスは、Ｐ型メモリセルトランジスタのしきい値が所定のベリファイ電位を超えているか否かを判断するベリファイ読出しと、Ｐ型メモリセルトランジスタのしきい値が所定のベリファイ電位を超えていない場合のみＰ型メモリセルトランジスタに書込みを行う書込み動作とからなるサイクルを繰り返すことが望ましい。

制御回路は、外部からのコマンドを受領することにより、判定シーケンスを開始させることが望ましい。

制御回路は、アドレスが所定の範囲内のＰ型メモリセルトランジスタについて、判定シーケンスおよび書込みシーケンスを順次繰り返すことが望ましい。

第１のラッチ回路と第２のラッチ回路は、いずれも書込みデータを保持し、Ｐ型メモリセルトランジスタは４値以上のしきい値分布でデータを保持することが望ましい。

Ｂ４−Ｆｌａｓｈにおいてリードディスターブによりしきい値のシフトしたセルに対してしきい値シフトをリカバーすることが可能となる。

Ｂ４−Ｆｌａｓｈメモリに用いられるＰ型メモリセルトランジスタの断面構造である。 Ｂ４−Ｆｌａｓｈメモリにおける書込み動作（ｐｒｏｇｒａｍ）、消去動作（ｅｒａｓｅ）および読出し動作（ｒｅａｄ）における各ノードへの電圧の印加関係を示した図表である。 Ｂ４−Ｆｌａｓｈメモリにおけるリードディスターブが発生した際のしきい値の分布を示したグラフである。 本発明の第１の実施例（ＳＬＣ）の回路構成図である。 Ｂ４−Ｆｌａｓｈメモリにおけるリードディスターブ判定の方法を示したグラフである。 論理回路（ＬＣ）の論理図である。 論理回路（ＬＣ）の回路図である。 リードディスターブリカバリのステップを示した流れ図である。 一連のリードディスターブリカバリシーケンスを示した流れ図である。 リードディスターブリカバリコマンドの取り込みタイミングを示したタイミングチャートである。 リードディスターブリカバリコマンドおよび開始アドレス等を取り込む制御回路のブロック図である。 本発明の第２の実施例の回路構成図である。 本発明の第２の実施例におけるリードディスターブリカバリのステップを示した流れ図である。 本発明の第２の実施例（ＭＬＣ）の回路構成図である。 本発明の第２の実施例におけるリードディスターブ判定の方法を示したグラフである。

はじめに、Ｂ４−Ｆｌａｓｈの構造および動作を示す。

図１はＢ４−Ｆｌａｓｈメモリに用いられるＰ型メモリセルトランジスタの断面構造である。Ｐ型メモリセルトランジスタは、Ｐ型シリコン基板１に形成されたＮ型ウェル９内に設けられる。互いに間隔をあけて形成されたＰ型のドレイン１０およびソース１１の間（Ｎ型のチャネル領域）上にトンネル酸化膜５、ポリシリコンからなるチャージ蓄積層であるフローティングゲート６、ＯＮＯ絶縁膜７、コントロールゲート８がそれぞれ設けられている。ソース１１にはソース電圧Ｖｓが、ドレイン１０にはドレイン電圧Ｖｄが、Ｎ型ウェル９にはバックゲート電圧Ｖｂが、コントロールゲート８にはコントロールゲート電圧Ｖｃｇがそれぞれ印加される。なお、チャージ蓄積層はチャージを蓄積保持することの層であればフローティングゲートに限られない。

図２はＢ４−Ｆｌａｓｈメモリにおける書込み動作（ｐｒｏｇｒａｍ）、消去動作（ｅｒａｓｅ）および読出し動作（ｒｅａｄ）における各ノードへの電圧の印加関係を示した図表である。

書込み動作（ｐｒｏｇｒａｍ）は、Ｖｄに０Ｖ（電源電圧よりも低い電圧）、Ｖｃｇに１０Ｖ（高電圧）、Ｖｓに１．８Ｖ（電源電圧またはこれを僅かに昇圧させた電圧）、Ｖｂに５Ｖ（昇圧電圧）を印加することによって、Ｂ４ホットエレクトロンを発生させ（特許文献４）、これをフローティングゲート６に注入することで行う。

消去動作（ｅｒａｓｅ）は、Ｖｄ、ＶｓおよびＶｂに１０Ｖ（高電圧）を印加し、Ｖｃｇに−１０Ｖ（負電圧）を印加することによって、ＦＮトンネル電流を発生させ、フローティングゲート６からＮ型ウエル９に電子を引き抜くことで行う。

読出し動作（ｒｅａｄ）は、Ｖｄに０．８Ｖ、ＶｓおよびＶｂに１．８Ｖ、ＶｃｇにＶｒ（電源電圧よりも低い参照電圧）を印加することによって、Ｐ型メモリセルトランジスタのソース・ドレイン間に電流が流れるかどうかを検出することによって行う。

図３によりＢ４−Ｆｌａｓｈのしきい値分布につき説明する。縦軸Ｎはメモリセルの個数、横軸はしきい値Ｖｔｈである。メモリセルがＰ型ＭＯＳトランジスタを用いたものであることから、そのしきい値は負となり、消去状態（Ｅｒａｓｅｄ、”１”データに対応する。）のしきい値（分布３１に対応）の絶対値が大きく、書込み状態（Ｐｒｏｇｒａｍｍｅｄ、”０”データに対応する。）のしきい値（分布３２に対応）の絶対値が小さい。

読出し動作（ｒｅａｄ）においては、コントロールゲートに接続されたワード線ＷＬに所定の読出し電圧Ｖｒ（読出し時にソースに印加される電源電圧１．８Ｖと比較すると負の電位ではあるが、接地電圧０Ｖよりは高いこともあり、低いこともありうる。）が供給される。この電圧は消去状態のしきい値分布３１と書込み状態のしきい値分布３２の間の電圧である。

書込みシーケンスにおいては、書込みベリファイ（ｖｅｒｉｆｙ）と書込み動作（ｐｒｏｇｒａｍ）とからなるサイクルが繰り返される。書込みベリファイは読出し動作の一種であり、コントロールゲートに接続されたワード線ＷＬに所定の書込みベリファイ電圧Ｖｐｖを印加して読出しを行う。そして、読み出された結果書込みが十分に行われていないセルにのみ、書込み動作がなされる。

図３に、リードディスターブについても併せて示す。Ｂ４−ＦｌａｓｈではメモリセルにＰ型ＭＯＳトランジスタを用いていることから、読出し時のコントロールゲート８に印加する電位は負となる。そのためリードディスターブによりトンネル酸化膜５の絶縁性が劣る一部のビットにおいてフローティングゲート６からＮ型ウエル９に電子が流出する。したがってＢ４−Ｆｌａｓｈではリードディスターブにより書込み状態のしきい値が消去状態側にシフト（シフト部分の分布３３に対応）することになる。このようにＢ４−Ｆｌａｓｈにおいては、従来のＮＡＮＤ型やＮＯＲ型フラッシュメモリにおいてリードディスターブにより消去状態のしきい値が書込み側にシフトしてゆくのと逆のシフトとなる。

以上の特長によりＢ４−Ｆｌａｓｈにおいてはリードディスターブによりしきい値のシフトしたセルに対して書込み動作を行うことでリードディスターブによるしきい値シフトをリカバーすることが可能となる。

図４に本発明の第１の実施例（ＳＬＣ）の回路構成図を示す。上述したＰ型メモリセルトランジスタＭＣが行列状に配置されたメモリセルアレイＡｒｒａｙにおいて、同一の行に属するメモリセルトランジスタＭＣのコントロールゲートは同一の行のワード線ＷＬに接続され、同一の列に属するメモリセルトランジスタＭＣのドレインは同一の列のビット線ＢＬに直接または間接に接続されている。

行デコーダ・ドライバ回路ＲＤはワード線ＷＬを選択して複数の電圧の一つに駆動する（その電圧関係は図２の図表にて示したとおりである）。電圧発生回路Ｖｇｅｎは、各動作モードに応じて、Ｖｒ、Ｖｒｄ、Ｖｐｖといった電圧（Ｖｒ＜Ｖｒｄ＜Ｖｐｖ＜１．８Ｖ）を供給する回路である。ラッチ回路ＬＡＴ１は、書込み動作時にドレイン（ＢＬに接続）に供給する電圧Ｖｄを制御する。ラッチ回路ＬＡＴ２はメモリセルトランジスタＭＣから読み出されたデータを保持する。

データドライバＤＤは、書込み動作時にドレイン（ＢＬに接続）に供給する電圧Ｖｄを発生させる。センスアンプＳＡは例えばカレントミラー型比較回路であり、ビット線電圧と参照電圧Ｖｒｅｆとを比較した結果（メモリセルトランジスタＭＣから読み出されたデータ）をラッチ回路ＬＡＴ２に供給する。論理回路ＬＣはリードディスターブ判定を行う回路であり、ラッチ回路ＬＡＴ２の出力と、センスアンプＳＡの出力との論理をとってその結果を出力する。マルチプレクサＭＵＸは、外部から入力される書込みデータＤａｔａ、センスアンプＳＡの出力、論理回路ＬＣの出力のいずれかを選択してラッチ回路ＬＡＴ１に供給する回路である。

論理回路ＬＣの論理回路（ＬＣ）の論理図を図６に示し、その回路例を図７に示す。

図５に、Ｂ４−Ｆｌａｓｈメモリにおけるリードディスターブ判定の方法を示す。前述のリードディスターブによるしきい値シフト３２のうち、リカバリを要するセルを特定するために、リードディスターブ判定を行う。その判定方法はしきい値が読出し時の参照電圧であるＶｒより大きく、Ｖｒｄよりも小さいメモリセルを特定することにより行う。Ｖｒ＜Ｖｒｄ＜Ｖｐｖ＜１．８Ｖであることが望ましいが、Ｖｒｄ＝Ｖｐｖ（書込みベリファイを行う際の参照電圧）としても構わない。リードディスターブによりしきい値シフトが発生したメモリセルのうち、Ｖｒｄよりもしきい値が低いもの（分布３３１）はリードディスターブリカバリの対象となり、Ｖｒｄよりもしきい値が高いもの（分布３３２）はリードディスターブリカバリの対象とはならない。

以下、図８を参照してリードディスターブリカバリのステップを示す。リードディスターブリカバリモードに入ると、まず、通常の読出し（ワード線ＷＬにＶｒを供給する。）がなされ、読出し結果がラッチ回路ＬＡＴ２にラッチされる（ステップ８１）。ここでは、しきい値分布が分布３１のセル（消去状態のセル）であればラッチ回路ＬＡＴ２に”１”が、しきい値分布が分布３１以外のセル（書込み状態のセル、ディスターブによるしきい値シフトが発生しているものも含む。）であればラッチ回路ＬＡＴ２に”０”がそれぞれラッチされる。この動作は、消去状態のセルにリードディスターブ動作を行わないようにするためである。

続いて、リードディスターブ判定読出し（ワード線ＷＬにＶｒｄを供給する。）がなされ、読出し結果と、ラッチ回路ＬＡＴ２の出力とが、論理回路ＬＣによって論理を取られ、その結果がマルチプレクサＭＵＸを介してラッチ回路ＬＡＴ１にラッチされる（ステップ８２）。ここでは、しきい値分布が分布３３１のセル（リードディスターブリカバリの対象）はセンスアンプＳＡの出力に”１”が現れ、しきい値分布が分布３３２のセルおよびリードディスターブが発生していないセル分布３２のセルはセンスアンプＳＡの出力に”０”が現れる。

図６の論理図によれば、通常の読出しにおけるラッチ回路ＬＡＴ２の出力（Ｖｒの列）と、リードディスターブ判定読出しにおけるセンスアンプＳＡの出力（Ｖｒｄの列）の組み合わせが、”０”、”１”の場合に、論理回路ＬＣの出力が”０”となり、これがラッチ回路ＬＡＴ１にラッチされる。引き続くステップにおいて、ラッチ回路ＬＡＴ１に”０”がラッチされているときは、データドライバＤＤによりビット線ＢＬに０Ｖが供給されることによって書込み動作が行われ、ラッチ回路ＬＡＴ１に”１”がラッチされているときは、データドライバＤＤによりビット線ＢＬに１．８Ｖが供給されることによって書込み動作が抑圧される（プログラムインヒビット）。

続いて、リードディスターブ判定をパスしたメモリセルについて、書込み動作がなされる。これは、通常の書込み時に実行されるプログラムシーケンス（ステップ８３）を実行することによって行う。プログラムシーケンスにおいては、書込みベリファイ（ステップ８４）と書込み動作（ステップ８５）とからなるサイクルが繰り返される。

書込みベリファイ（ステップ８４）は、前述したとおり、読出し動作の一種であり、コントロールゲートに接続されたワード線ＷＬに所定の書込みベリファイ電圧Ｖｐｖを印加して読出しを行う。ここでは、追加書込みが必要なセルはセンスアンプＳＡの出力に”１”が現れ、追加書込みが不要なセルはセンスアンプＳＡの出力に”０”が現れる。そして、マルチプレクサＭＵＸの反転入力にセンスアンプＳＡの出力が接続されていることから、追加書込みが必要なセルにおいてはラッチ回路ＬＡＴ１に”０”がラッチされ、追加書込みが不要なセルにおいてはラッチ回路ＬＡＴ１に”１”がラッチされる。このようにして、追加書込みが必要なセルのみに追加書込みがなされるよう制御される。

書込み動作（ステップ８５）は、ワード線ＷＬに書込み電圧Ｖｐｇ（１０Ｖ）を印加して書込み対象のメモリセルのしきい値電圧を押し上げる。

図８で示した一連のリードディスターブリカバリ動作は、アドレスを順次インクリメントして繰り返す。

図９に一連のリードディスターブリカバリシーケンスを示す。はじめにリードディスターブリカバリ動作を行うアドレス範囲の先頭アドレスを図示しないアドレスレジスタにセットする（ステップ９１）。続いて、リードディスターブリカバリ動作を行うアドレス範囲か否かを判定する（ステップ９２）。これは、リードディスターブリカバリ動作を行うアドレス範囲の最終アドレスを図示しない別のレジスタに保持し、これとアドレスレジスタ内のアドレスとの大小関係を比較することによって行うことができる。そして、リードディスターブリカバリ動作を行うアドレス範囲でない場合には終了（ｅｎｄ）し、範囲である場合には、リードディスターブリカバリ動作（ｒｅｃｏｖｅｒｉｎｇ、ステップ９３）に進む。

リードディスターブリカバリ動作は、図８に示したステップ８１〜８５の一連のステップである。続いて、アドレスレジスタ内のアドレスに１を加算し（ステップ９４）、ステップ９２に戻ることにより繰り返す。

リードディスターブリカバリモードへの入り方は様々な方法がありうるが、読出し回数を適切に管理するのはフラッシュメモリチップ外部で管理する方が適切である。そこで、リードディスターブリカバリモードにエントリするための外部コマンドを用いる。図１０にリードディスターブリカバリコマンドの取り込みタイミングを示したタイミングチャートを、図１１にリードディスターブリカバリコマンドおよび開始アドレス等を取り込む制御回路のブロック図をそれぞれに示した。

図１０の例は、”３０”、”Ｄ０”をデータＩ／Ｏピンから２回に分けて／ＷＥピンに供給されるクロックの立ち上がりで取り込むことによってリードディスターブリカバリモードにエントリするものである。同時にアドレス（ａｄｄｒｅｓｓ）ピンにアドレスを供給することによってリードディスターブリカバリ対象セルの先頭または最終アドレス、ブロックアドレス（消去単位のブロックを示す上位アドレス）、ページアドレス（書込み単位のブロックを示すアドレス）等の各種アドレスを取り込んでもよい。先頭アドレスと最終アドレスを取り込む場合は、アドレスピンから２回にわけて取り込む。

以上のようにして、外部から適切なタイミングを指定することによって、リードディスターブリカバリモードに入ることができる。そのタイミングは、例えば、携帯用電子機器に用いる場合には、電源立ち上げ時、立ち下げ時などがありうる。

図１２に本発明の第２の実施例の回路構成図を示す。メモリセルアレイＡｒｒａｙ、行デコーダ・ドライバ回路ＲＤ、電圧発生回路Ｖｇｅｎ、ラッチ回路ＬＡＴ１、データドライバＤＤ、センスアンプＳＡは第１の実施例の回路構成と同様である。

論理回路ＬＣはリードディスターブ判定を行う回路であり、ラッチ回路ＬＡＴ１の出力と、センスアンプＳＡの出力との論理をとってその結果を出力する。ラッチ回路ＬＡＴ２は論理回路ＬＣの出力を保持する。マルチプレクサＭＵＸは、外部から入力される書込みデータＤａｔａ、センスアンプＳＡの出力又はその反転出力、ラッチ回路ＬＡＴ２の出力のいずれかを選択してラッチ回路ＬＡＴ１に供給する回路である。

図１３に本発明の第２の実施例におけるリードディスターブリカバリのステップを示す。リードディスターブリカバリモードに入ると、まず、通常の読出し（ワード線ＷＬにＶｒを供給する。）がなされ、読出し結果がマルチプレクサＭＵＸを経由してラッチ回路ＬＡＴ１にラッチされる（ステップ８６）。ここでは、しきい値分布が分布３１のセル（消去状態のセル）であればラッチ回路ＬＡＴ１に”１”が、しきい値分布が分布３１以外のセル（書込み状態のセル、ディスターブによるしきい値シフトが発生しているものも含む。）であればラッチ回路ＬＡＴ１に”０”がそれぞれラッチされる。この動作は、消去状態のセルにリードディスターブ動作を行わないようにするためである。

続いて、リードディスターブ判定読出し（ワード線ＷＬにＶｒｄを供給する。）がなされ、読出し結果と、ラッチ回路ＬＡＴ１の出力とが、論理回路ＬＣによって論理を取られ、その結果がラッチ回路ＬＡＴ２にラッチされる（ステップ８７）。ここでは、しきい値分布が分布３３１のセル（リードディスターブリカバリの対象）はラッチ回路ＬＡＴ２に”０”がラッチされ、しきい値分布が分布３３２のセルおよびリードディスターブが発生していないセル分布３２のセルはラッチ回路ＬＡＴ２に”１”がラッチされる。

続いて、ラッチ回路ＬＡＴ２のデータがマルチプレクサＭＵＸを経由してラッチ回路ＬＡＴ１に転送される（ステップ８８）

リードディスターブ判定をパスしたメモリセルに対するプログラムシーケンス（ステップ８３）の実行は実施例１と同様である。図１３で示した一連のリードディスターブリカバリ動作は、アドレスを順次インクリメントして繰り返す。図９ないし図１１で説明した内容は実施例２においても同様にあてはまる。

図１４は本発明の第３の実施例の回路構成図である。これは、一つのメモリセルに２ビットのデータ（しきい値範囲は４つ）を書き込む、多値メモリＭＬＣの例である。上述したＰ型メモリセルトランジスタＭＣが行列状に配置されたメモリセルアレイＡｒｒａｙにおいて、同一の行に属するメモリセルトランジスタＭＣのコントロールゲートは同一の行のワード線ＷＬに接続され、同一の列に属するメモリセルトランジスタＭＣのドレインは同一の列のビット線ＢＬに直接または間接に接続されている。

行デコーダ・ドライバ回路ＲＤはワード線ＷＬを選択して複数の電圧の一つに駆動する（その電圧関係は図２の図表にて示したとおりである）。電圧発生回路Ｖｇｅｎは、各動作モードに応じて、Ｖｒ（１１）、Ｖｒｄ（１１）、Ｖｐｖ（１１）、Ｖｒ（１０）、Ｖｒｄ（１０）、Ｖｐｖ（１０）、Ｖｒ（０１）、Ｖｒｄ（０１）、Ｖｐｖ（０１）といった電圧（Ｖｒ（１１）＜Ｖｒｄ（１１）＜Ｖｐｖ（１１）＜１．８Ｖ、Ｖｒ（１０）＜Ｖｒｄ（１０）＜Ｖｐｖ（１０）＜１．８Ｖ、Ｖｒ（０１）＜Ｖｒｄ（０１）＜Ｖｐｖ（０１）＜１．８Ｖ）を供給する回路である。

ラッチ回路ＬＡＴ１は、書込みデータの一部を保持し書込み動作時にドレイン（ＢＬに接続）に供給する電圧Ｖｄを制御する。ラッチ回路ＬＡＴ２は書込みデータの他の一部を保持するとともにメモリセルトランジスタＭＣから読み出されたデータを保持する、データドライバＤＤは、書込み動作時にドレイン（ＢＬに接続）に供給する電圧Ｖｄを発生させる。センスアンプＳＡは例えばカレントミラー型比較回路であり、ビット線電圧と参照電圧Ｖｒｅｆとを比較した結果（メモリセルトランジスタＭＣから読み出されたデータ）をラッチ回路ＬＡＴ２に供給する。論理回路ＬＣはリードディスターブ判定を行う回路であり、ラッチ回路ＬＡＴ２の出力と、センスアンプＳＡの出力との論理をとってその結果を出力する。マルチプレクサＭＵＸ１は、外部から入力される書込みデータＤａｔａ、論理回路ＬＣの出力のいずれかを選択してラッチ回路ＬＡＴ１に供給する回路である。マルチプレクサＭＵＸ１は、ラッチ回路ＬＡＴ１の出力またはラッチ回路ＬＡＴ２の出力のいずれかを選択してデータドライバＤＤに供給する回路である。書込みベリファイを行うパスについては省略した。

以上のように構成することによって、多値のデータの書込みデータを保持するところのラッチ回路ＬＡＴ１およびＬＡＴ２と、リードディスターブ判定を行う際に一時的に読出しデータを保持し論理演算を行うのに必要なラッチ回路とを共用することが可能となり、チップ面積の削減に寄与する。

図１５に、多値Ｂ４−Ｆｌａｓｈメモリにおけるリードディスターブ判定の方法を示す。
多値Ｂ４−Ｆｌａｓｈメモリにおいては、”１０”、”０１”、”００”の各しきい値分布において、リードディスターブによるしきい値シフトが発生する。多値Ｂ４−Ｆｌａｓｈメモリにおけるリードディスターブ判定は、それぞれ、Ｖｒ（１１）＜Ｖｔｈ＜Ｖｒｄ（１１）の範囲のしきい値Ｖｔｈのセル、Ｖｒ（１０）＜Ｖｔｈ＜Ｖｒｄ（１０）の範囲のしきい値Ｖｔｈのセル、Ｖｒ（０１）＜Ｖｔｈ＜Ｖｒｄ（０１）の範囲のしきい値Ｖｔｈのセルをそれぞれ特定することによって行う。

なお、リードディスターブの発生はしきい値の絶対値の小さい書込み状態、すなわち、”０１”、”００”において顕著であり、”１０”において顕著ではないため、”０１”、”００”のみもしくは”００”のみにおいてリードディスターブ判定およびリードディスターブリカバリ動作を行ってもよい。このようにしてリードディスターブリカバリに要する時間を節約することが可能になる。

Claims (7)

1. ソース、ドレイン、ゲートおよびチャージ蓄積層を有するＰ型メモリセルトランジスタと、
   前記Ｐ型メモリセルトランジスタのしきい値が第１の値以上第２の値以下の場合に、前記チャージ蓄積層に電子を注入する書込み動作を行う制御回路と
   を有することを特徴とする不揮発性半導体記憶装置。
2. ソース、ドレイン、ゲートおよびチャージ蓄積層を有するＰ型メモリセルトランジスタと、
   書込み動作時に前記ドレインに供給する電圧を制御するための第１のラッチ回路と、
   前記Ｐ型メモリセルトランジスタから読み出されたデータを保持する第２のラッチ回路と、
   前記Ｐ型メモリセルトランジスタのゲートに第１の電圧を印加して読みだした第１のデータを前記第２のラッチ回路にラッチし、前記第１のデータと前記Ｐ型メモリセルトランジスタのゲートに第２の電圧を印加して読みだした第２のデータとの論理をとることによってリカバリデータを生成し、そのリカバリデータを前記第１のラッチ回路にラッチするよう制御するリードディスターブ判定シーケンスを実行する制御回路と
   を有することを特徴とする不揮発性半導体記憶装置。
3. 前記制御回路は、さらに、前記リカバリデータが前記第１のラッチ回路に保持されている場合にのみ前記Ｐ型メモリセルトランジスタに前記チャージ蓄積層に電子を注入する書込みシーケンスを実行することを特徴とする請求項２記載の不揮発性半導体記憶装置。
4. 前記書込みシーケンスは、前記Ｐ型メモリセルトランジスタのしきい値が所定のベリファイ電位を超えているか否かを判断するベリファイ読出しと、前記Ｐ型メモリセルトランジスタのしきい値が所定のベリファイ電位を超えていない場合のみ前記Ｐ型メモリセルトランジスタに書込みを行う書込み動作とからなるサイクルを繰り返すことを特徴とする請求項３記載の不揮発性半導体記憶装置。
5. 前記制御回路は、外部からのコマンドを受領することにより、前記判定シーケンスを開始させることを特徴とする請求項３記載の不揮発性半導体記憶装置。
6. 前記制御回路は、アドレスが所定の範囲内の前記Ｐ型メモリセルトランジスタについて、前記判定シーケンスおよび前記書込みシーケンスを順次繰り返すことを特徴とする請求項３記載の不揮発性半導体記憶装置。
7. 前記第１のラッチ回路と前記第２のラッチ回路は、いずれも書込みデータを保持し、前記Ｐ型メモリセルトランジスタは４値以上のしきい値分布でデータを保持することを特徴とする請求項２記載の不揮発性半導体記憶装置。

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