KR20180047829A - 저항성 메모리 장치 - Google Patents

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Abstract

본 기술의 일 실시예에 의한 저항성 메모리 장치는 복수의 파티션으로 구분되는 메모리 회로 및 복수의 파티션 각각에 일대일 대응되도록 마련되는 복수의 단위 입출력 회로를 포함하도록 구성될 수 있다.

Description

저항성 메모리 장치{Resistive Memory Apparatus}
본 발명은 반도체 집적 장치에 관한 것으로, 보다 구체적으로는 저항성 메모리 장치에 관한 것이다.
저항성 메모리 장치는 한 쌍의 전극 사이에 데이터 저장물질층을 배치하고, 전류 또는 전압을 인가하여 데이터 저장물질층의 저항 상태를 변화시켜 데이터를 기록하는 메모리 장치이다.
저항성 메모리 장치는 날로 고집적화되고 있으며, 이에 따라 동작에 필요한 전류 소모량 또한 증가하고 있다.
저항성 메모리 장치를 동작시키기 위한 라이트/리드 회로는 메모리 영역의 일측에 배치될 수 있다. 따라서, 라이트/리드 동작을 수행할 때 라이트/리드 회로로부터 상대적으로 멀리 위치해 있는 메모리 셀에 대해서는 상대적으로 동작 시간이 많이 소요될 수 있다.
아울러, 라이트/리드 회로로부터 상대적으로 멀리 위치해 있는 메모리 셀 따지 동작 전압을 제공하기 위하여 실제 동작전압보다 높은 전압을 인가하여야 하므로 전력 소모량이 증가하게 된다.
본 기술의 실시예는 동작 속도를 향상시키면서도 동작 전력을 최소화할 수 있는 저항성 메모리 장치를 제공할 수 있다.
본 기술의 일 실시예에 의한 저항성 메모리 장치는 복수의 파티션으로 구분되는 메모리 회로; 및 상기 복수의 파티션 각각에 일대일 대응되도록 마련되는 복수의 단위 입출력 회로;를 포함하도록 구성될 수 있다.
본 기술의 일 실시예에 의한 저항성 메모리 장치는 복수의 파티션으로 구분되는 메모리 회로; 및 인접하는 한 쌍의 파티션과 각각 전기적으로 접속되는 복수의 단위 입출력 회로;를 포함하도록 구성될 수 있다.
본 기술에 의하면 라이트 및 리드 동작에 관여하는 입출력 회로의 배치를 최적화함에 의해 저항성 메모리 장치의 동작 특성을 향상시킬 수 있다.
도 1은 일 실시예에 의한 저항성 메모리 장치의 구성도이다.
도 2는 일 실시예에 의한 파티션 및 입출력 회로의 구성도이다.
도 3은 일 실시예에 의한 단위 입출력 회로의 구성도이다.
도 4는 일 실시예에 의한 저항성 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 5는 일 실시예에 의한 저항성 메모리 장치의 구성도이다.
도 6 내지 도 10은 일 실시예에 의한 저항성 메모리 셀의 구성도이다.
이하, 첨부된 도면을 참조하여 본 기술의 실시예를 보다 구체적으로 설명한다.
도 1은 일 실시예에 의한 저항성 메모리 장치의 구성도이다.
도 1을 참조하면, 일 실시예에 의한 저항성 메모리 장치(10)는 메모리 회로(110), 입출력 회로(120), 입출력 센스앰프(IOSA, 130), 패드(140), 로우 선택 회로(150), 컬럼 선택 회로(160) 및 컨트롤러(170)를 포함할 수 있다.
메모리 회로(110)는 복수의 파티션(111 : 111-0~111-(n-1))으로 구분될 수 있다. 그리고, 파티션(111-0~111-(n-1))은 각각 상부 파티션(111-x1, (x는 0 이상 (n-1)이하의 자연수) 및 하부 파티션(111-x2)으로 구분될 수 있다.
각 파티션(111 : 111-0~111-(n-1))은 복수의 워드라인으로 이루어지는 워드라인 그룹(WLG0~WLG(n-1))과 복수의 비트라인으로 이루어지는 비트라인 그룹(BLG0~BLG(n-1))의 교차점 상에 배치되는 복수의 메모리 셀을 포함할 수 있다.
각 파티션(111 : 111-0~111-(n-1))이 상부 파티션(111-x1) 및 하부 파티션(111-x2)으로 구분됨에 따라, 워드라인 그룹(WLG0~WLG(n-1))은 적어도 하나의 워드라인을 포함하는 상부 워드라인 그룹(WLGx1) 및 적어도 하나의 워드라인을 포함하는 하부 워드라인 그룹(WLGx2)으로 구분될 수 있다.
메모리 회로(110)의 각 파티션(111-0~111-(n-1))을 구성하는 메모리 셀들은 데이터 저장 노드의 저항 상태에 따라 저장되는 데이터의 레벨이 결정되는 메모리 셀을 이용하여 구현할 수 있다. 메모리 셀들은 예를 들어 칼코겐 화합물을 이용한 사연화 메모리 셀, 자기 터널링 효과를 이용한 자성 메모리 셀, 전이 금속 산화물을 이용한 저항 메모리 셀, 폴리머 메모리 셀, 페로브스카이트를 이용한 메모리 셀, 강유전 캐패시터를 이용한 강유전 메모리 셀 등을 이용하여 구성할 수 있으나 이에 한정되지 않는다.
메모리 회로(110)의 각 파티션(111-0~111-(n-1))을 구성하는 각 메모리 셀은 하나의 셀에 1비트의 데이터를 저장할 수 있는 싱글 레벨 셀(Single Level Cell; SLC), 또는 하나의 메모리 셀에 2비트 이상의 데이터를 저장할 수 있는 멀티 레벨 셀(Multi-Level Cell; MLC)일 수 있다.
입출력 회로(120)는 복수의 단위 입출력 회로(121 : 121-0~121-(n-1))를 포함할 수 있다.
각 단위 입출력 회로(121-0~121-(n-1))는 각각의 파티션(111)에 마련될 수 있다. 일 실시예에서, 각 단위 입출력 회로(121-0~121-(n-1))는 각 파티션(111)의 상부 파티션(111-x1)과 하부 파티션(111-x2) 사이에 배치될 수 있다.
각 파티션(111)이 상부 파티션(111-x1) 및 하부 파티션(111-x2)로 구분됨에 따라, 상부 파티션(111-x1)으로부터 단위 입출력 회로(121)로 연장되는 비트라인 그룹은 상부 비트라인 그룹(BLGx1)이라 칭할 수 있고, 하부 파티션(111-x2)로부터 단위 입출력 회로(121)로 연장되는 비트라인 그룹은 하부 비트라인 그룹(BLGx2)이라 칭할 수 있다.
따라서, 특정 파티션(111)에 대한 입출력 동작시 각각의 파티션(111)에 마련된 단위 입출력 회로(121)를 통해 동작 전압을 공급하여, 읽기 또는 쓰기동작을 수행할 수 있다.
모든 파티션(111)이 공통으로 단일의 입출력 회로를 사용하는 경우와 비교하여, 각 파티션(111) 별로 전원 공급 및 읽기/쓰기동작이 수행되므로 읽기 및 쓰기동작 속도가 향상될 수 있다. 아울러, 단일의 입출력 회로를 사용하는 경우에는 입출력 회로로부터 상대적으로 멀리 위치한 파티션까지 전원을 공급하기 위해, 실제 동작 전압보다 높은 레벨의 전압이 요구된다. 하지만, 본 실시예에서와 같이 각 파티션마다 입출력 회로(121)를 배치함에 따라 전력 소모를 최소화할 수 있다.
복수의 단위 입출력 회로(121-0~121-(n-1))는 로컬 입출력 라인 쌍(LIOT(B))을 통해 입출력 센스앰프(130)에 공통 접속될 수 있다.
입출력 센스앰프(130)는 복수의 단위 입출력 회로(121-0~121-(n-1))로부터 리드한 데이터를 증폭하여 글로벌 입출력 라인(GIO)을 통해 패드(140)로 제공할 수 있다. 또한, 입출력 센스앰프(130)는 패드(140)로부터 글로벌 입출력 라인(GIO)을 통해 제공되는 쓰기 데이터를 증폭하여 복수의 단위 입출력 회로(121-0~121-(n-1))로 제공할 수 있다.
로우 선택 회로(150) 및 컬럼 선택 회로(160)는 어드레스 디코더일 수 있으며, 각각 어드레스 신호를 인가받도록 구성될 수 있다. 로우 선택 회로(150)는 컨트롤러(170)의 제어에 의해 액세스하고자 하는 메모리 셀의 로우 어드레스 즉, 워드라인 어드레스를 인가받아 디코딩할 수 있다. 컬럼 선택 회로(160)는 컨트롤러(170)의 제어에 의해 액세스하고자 하는 메모리 셀의 컬럼 어드레스 즉, 비트라인 어드레스를 인가받아 디코딩할 수 있다.
컨트롤러(170)는 호스트 장치(미도시)와 저항성 메모리 장치(10) 간에 데이터가 송수신될 수 있도록 저항성 메모리 장치(10)의 전반적인 동작을 제어할 수 있다.
메모리 회로(110)에 대한 리드 동작 및 라이트 동작시 선택된 파티션(111)의 선택된 메모리 셀로 동작 전압을 공급할 수 있다. 이 때, 각 파티션(111) 마다 단위 입출력 회로(121)가 구비되어 있으므로, 선택된 파티션(111)에 대한 읽기 또는 쓰기동작을 최소한의 전력 소모량만으로 고속으로 수행할 수 있다.
도 2는 일 실시예에 의한 파티션 및 입출력 회로의 구성도이다.
도 2를 참조하면, 일 실시예에 의한 파티션(111)은 상부 파티션(111-x1) 및 하부 파티션(111-x2)을 포함할 수 있다.
상부 파티션(111-x1)은 적어도 하나의 상부 워드라인(WL0~WL(i/2)-1, 상부 워드라인 그룹)과 복수의 비트라인(BL, 상부 비트라인 그룹(BLGx1)) 간에 접속되는 복수의 메모리 셀을 포함할 수 있다. 상부 비트라인 그룹(BLGx1)은 다시 복수의 서브 비트라인 그룹(BLG0~BLG(j-1))으로 구분될 수 있다.
유사하게, 하부 파티션(111-x2)은 적어도 하나의 하부 워드라인(WL(i/2)~WL(i-1), 하부 워드라인 그룹)과 복수의 비트라인(BL, 하부 비트라인 그룹(BLGx2)) 간에 접속되는 복수의 메모리 셀을 포함할 수 있다. 하부 비트라인 그룹(BLGx2)은 다시 복수의 서브 비트라인 그룹(BLG0~BLG(j-1))으로 구분될 수 있다.
상부 파티션(111-x1)과 하부 파티션(111-x2) 사이에 배치되는 단위 입출력 회로(121-x)는 제 1 선택 회로(123-1), 제 2 선택 회로(123-2) 및 읽기쓰기 회로(125)를 포함할 수 있다.
제 1 선택 회로(123-1)는 상부 파티션(111-x1)으로부터 연장되는 복수의 서브 비트라인 그룹(BLG0~BLG(j-1))과 각각 접속되는 복수의 선택부(MUX)를 포함할 수 있다. 각각의 선택부(MUX)는 선택 신호(MUX<((i/2)-1):0>) 및 제 1 기준전압(MUX_VREFU)에 응답하여 서브 비트라인 그룹(BLG0~BLG(j-1))에 포함된 비트라인 중 어느 하나를 선택할 수 있다.
제 2 선택 회로(123-2)는 하부 파티션(111-x2)으로부터 연장되는 복수의 서브 비트라인 그룹(BLG0~BLG(j-1))과 각각 접속되는 복수의 선택부(MUX)를 포함할 수 있다. 각각의 선택부(MUX)는 선택 신호(MUX<(i-1):(i/2)>) 및 제 2 기준전압(MUX_VREFD)에 응답하여 서브 비트라인 그룹(BLG0~BLG(j-1))에 포함된 비트라인 중 어느 하나를 선택할 수 있다.
선택부(MUX)는 예를 들어 멀티플렉서로 구성할 수 있으나 이에 한정되는 것은 아니다.
읽기쓰기 회로(125)는 제 1 선택 회로(123-1)와 제 2 선택 회로(123-2)에 의해 선택된 비트라인 간에 접속되는 복수의 단위 읽기쓰기 회로(WDSA)를 포함할 수 있다.
각 단위 읽기쓰기 회로(WDSA)는 제 1 쓰기명령(PGMB), 리드명령(RDB), 제 2 쓰기명령(ERASEB), 등화명령(EQB), 데이터 인에이블 신호(DATA_EN) 및 센스앰프 인에이블 신호(SA_EN)에 응답하여, 선택된 파티션의 선택된 메모리 셀로 데이터를 기록하거나, 선택된 메모리 셀로부터 데이터를 읽어낼 수 있다.
도 3은 일 실시예에 의한 입출력 회로의 구성도이다.
도 3을 참조하면, 일 실시예에 의한 단위 입출력 회로(20)는 제 1 선택부(210-1), 제 2 선택부(210-2) 및 단위 읽기쓰기 회로(220)를 포함할 수 있다.
제 1 선택부(210-1)는 상부 파티션(111-x1)으로부터 연장되는 서브 비트라인 그룹(BL0~BLk) 중 어느 하나를 선택 비트라인(BLT)으로 선택하도록 구성될 수 있다. 제 2 선택부(210-2)는 하부 파티션(111-x2)으로부터 연장되는 서브 비트라인 그룹(BL0~BLk) 중 어느 하나를 상보 비트라인(BLB)으로 선택하도록 구성될 수 있다.
단위 읽기쓰기 회로(220)는 선택 비트라인(BLT) 및 상보 비트라인(BLB) 간에 접속될 수 있다.
단위 읽기쓰기 회로(220)는 제 1 쓰기전압 제공 회로(221), 리드전압 제공 회로(222), 제 2 쓰기전압 제공 회로(223), 등화회로(224), 구동회로(225) 및 증폭회로(226)를 포함하도록 구성될 수 있다.
제 1 쓰기전압 제공 회로(221)는 제 1 쓰기명령(PGMB)에 응답하여 증폭회로(226)로 제 1 쓰기전압(Vpgm)을 공급하도록 구성될 수 있다.
리드전압 제공 회로(222)는 리드명령(RDB)에 응답하여 증폭회로(226)로 리드전압(Vread)을 공급하도록 구성될 수 있다.
제 2 쓰기전압 제공 회로(223)는 제 2 쓰기명령(ERASEB)에 응답하여 선택 비트라인(BLT) 및 상보 비트라인(BLB)으로 제 2 쓰기전압(Verase)을 공급하도록 구성될 수 있다.
등화회로(224)는 등화명령(EQB)에 응답하여 선택 비트라인(BLT) 및 상보 비트라인(BLB)을 기 설정된 레벨의 전압으로 등화시키도록 구성될 수 있다.
구동회로(225)는 데이터 인에이블 신호(DATA_EN)에 응답하여 선택 비트라인(BLT) 및 상보 비트라인(BLB)으로 이루어지는 비트라인 쌍과 로컬 입출력 라인 쌍(LIOT/LIOTB)을 전기적으로 연결 또는 차단하도록 구성될 수 있다.
증폭회로(226)는 센스앰프 인에이블 신호(SAEN)에 응답하여 구동되며, 공급전압에 따라 선택 비트라인(BLT) 및 상보 비트라인(BLB)에 인가되는 전압을 증폭하도록 구성될 수 있다.
도 4는 일 실시예에 의한 저항성 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
제 2 쓰기동작(ERASE), 제 1 쓰기동작(Program), 리드동작(Read, data=1 또는 0)시 로우 선택 회로(150)에 의해 특정 파티션의 특정 워드라인(WL)이 선택될 수 있다. 아울러, 제 1 선택부(MUX, 210-1)와 제 2 선택부(MUS, 210-2)로 인가되는 선택신호(MUX)에 의해 상부 비트라인 그룹 중 어느 하나가 선택 비트라인(BLT)으로 선택되고 하부 비트라인 그룹 중 어느 하나가 상보 비트라인(BLB)으로 선택될 수 있다.
아울러, 제 1 선택부(MUX, 210-1)와 제 2 선택부(MUS, 210-2)에는 각각 기 설정된 레벨의 제 1 기준전압(MUX_VREFU) 및 제 2 기준전압(MUX_VREFD)이 인가될 수 있다.
제 2 쓰기동작(ERASE)시, 제 2 쓰기명령(ERASEB)이 인에이블됨에 따라 선택 비트라인(BLT) 및 상보 비트라인(BLB)의 전위가 제 2 쓰기전압(Verase) 레벨로 상승하여 선택된 메모리 셀에 제 2 데이터가 기록될 수 있다. 이때, 증폭회로(226)는 디스에이블 상태에 있을 수 있다.
제 2 쓰기동작시 한번에 많은 양의 메모리 셀에 동시에 접근하면 일순간에 급격한 전력 소모가 이루어져 제 2 쓰기동작이 불안정해질 수 있다.
제 1 선택부(MUX, 210-1) 및 제 2 선택부(MUX, 210-2)로 제공되는 복수 비트의 선택 신호(MUX)를 순차적으로 인에이블시켜, 복수의 비트라인 그룹에 대해 순차적인 제 2 쓰기동작이 이루어지도록 할 수 있다.
단위 입출력 회로(121, 20)를 통해 제 2 쓰기전압(Verase)이 계속 공급되는 상태를 유지하면서 복수의 비트라인 그룹에 연결된 메모리 셀에 대해 제 2 쓰기동작을 수행할 수 있다. 따라서 불필요한 전력 소모가 없고, 안정적인 제 2 쓰기동작이 가능하게 된다.
상부 파티션(111-x1) 및 하부 파티션(111-x2)이 각각 복수의 워드라인을 포함하도록 구성된 경우에도, 복수 비트의 선택 신호(MUX)를 순차적으로 인에이블시키고 워드라인에 대한 전압 조건만을 변경하면서 제 2 쓰기동작을 반복 수행할 수 있다.
제 1 쓰기동작(Program)시, 리드명령(RDB)을 인에이블시켜 증폭회로(226)의 출력단에 리드 전압(Vread) 레벨의 제 1 데이터를 세팅한다. 이후, 리드명령(RDB)을 디스에이블시키고 제 2 쓰기명령(PGMB)을 인에이블시켜 증폭회로(226) 출력단의 전위를 제 1 쓰기전압(Vpgm) 레벨로 부스팅시킨다. 이에 따라 제 1 데이터의 레벨이 제 1 쓰기전압(Vpgm) 레벨로 상승하게 된다. 제 1 쓰기전압(Vpgm) 레벨로 상승된 제 1 데이터는 선택된 메모리 셀에 기록될 수 있다.
리드 동작(Read)시에는 우선 선택 비트라인(BLT) 및 상보 비트라인(BLB)을 리드전압(Vread)으로 프리차지시킨 후 플로팅시킨다. 이에 따라, 메모리 셀을 통해 전류가 흐르기 시작하고, 일정 시간 경과 후 리드명령(RDB) 및 센스앰프 인에이블 신호(SAEN)가 인에이블되면 선택 비트라인(BLT)과 상보 비트라인(BLB) 간의 전위차를 이용하여 데이터를 증폭시킨다. 메모리 셀에 기록되어 있는 데이터의 레벨(논리 하이 레벨(1) 또는 논리 로우 레벨(0))과 상관없이 리드 동작은 동일하게 진행될 수 있다.
도 5는 일 실시예에 의한 저항성 메모리 장치의 구성도이다.
본 실시예에 의한 저항성 메모리 장치는 메모리 회로(110-1) 및 입출력 회로(120-1)를 포함할 수 있다.
메모리 회로(110-1)는 복수의 파티션(113 : 113-0~113-(n-1))으로 구분될 수 있다. 각 파티션(113 : 113-0~113-(n-1))은 예를 들어 복수의 워드라인으로 이루어지는 워드라인 그룹과 복수의 비트라인으로 이루어지는 비트라인 그룹의 교차점 상에 배치되는 복수의 메모리 셀을 포함할 수 있다.
입출력 회로(120-1)는 복수의 단위 입출력 회로(123 : 123-0~123-(n/2))를 포함할 수 있다.
각 단위 입출력 회로(123-0~123-(n/2))는 인접하는 파티션(113) 사이에 배치될 수 있고, 각 파티션(113)은 하나의 단위 입출력 회로(123)에 접속될 수 있다.
각 단위 입출력 회로(123)의 구성은 도 2 또는 도 3에 도시한 단위 입출력 회로(121, 20)와 같이 구성될 수 있다.
특정 파티션(113)에 대한 입출력 동작시 한 쌍의 파티션(113) 사이에 마련된 단위 입출력 회로(123)를 통해 동작 전압을 공급하고, 읽기 또는 쓰기동작이 수행될 수 있다.
도 5에 도시한 저항성 메모리 장치는 단위 입출력 회로(123)의 점유 면적을 최소화할 수 있어 저항성 메모리 장치를 더욱 소형화할 수 있는 이점을 제공한다.
도 5에는 저항성 메모리 장치의 메모리 회로(110-1) 및 입출력 회로(120-1)만을 도시하였다. 그 외의 주변 회로, 예를 들어 입출력 센스앰프, 패드, 컬럼 선택 회로, 로우 선택 회로 및 컨트롤러 등이 도 1과 유사한 형태로 구비될 수 있음은 물론이다.
도 6 내지 도 10은 일 실시예에 의한 저항성 메모리 셀의 구성도이다.
도 6은 저항성 메모리 셀(MC-1)의 일 예로서, 한 쌍의 배선 사이에 저장노드(SN1)로서 가변저항을 배치한 경우를 도시한다.
도 7은 메모리 셀(MC-2)의 일 예로서, 한 쌍의 배선 사이에 저장노드(SN2)와 액세스 소자로서의 다이오드(D)가 전기적으로 접속된 접속된 형태를 나타낸다. 다이오드(D)는 수직 채널 트랜지스터, 수평 채널 트랜지스터 중에서 선택될 수 있다.
도 8은 메모리 셀(MC-3)의 일 예로서, 한 쌍의 배선 사이에 저장노드(SN3)와 액세스 소자로서의 양방향 다이오드(BD)가 전기적으로 접속된 형태를 나타낸다.
도 9는 메모리 셀(MC-4)의 일 예로서, 한 쌍의 배선 사이에 저장노드(SN4)와 액세스 소자로서의 오보닉 임계 스위칭 소자(Ovonic Threshold Switching device)(OTS)가 전기적으로 접속된 형태를 나타낸다.
도 10은 메모리 셀(MC-5)의 일 예로서, 한 쌍의 배선 사이에 저장노드(SN5)와 액세스 소자로서의 트랜지스터(TR)가 전기적으로 접속된 형태를 나타낸다. 트랜지스터(TR)는 모스 트랜지스터일 수 있으며, 바람직하게는 수직채널 트랜지스터일 수 있다.
도 6 내지 도 10에서, 각 저장노드(SN1~SN5)는 인가되는 전류량에 따라 저항값이 변화되는 물질을 이용하여 구성할 수 있다. 아울러, 한 쌍의 배선은 각각 워드라인 및 비트라인일 수 있다.
메모리 회로(110)를 구성하는 메모리 셀(MC)에 읽기 또는 쓰기동작을 위해 액세스할 때, 각 파티션마다 비트라인 측 전원 공급 회로가 구비되므로 파티션 별로 안정적인 동작전압을 균일하게 제공할 수 있다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
10 : 저항성 메모리 장치
20 : 단위 입출력 회로

Claims (11)

  1. 복수의 파티션으로 구분되는 메모리 회로; 및
    상기 복수의 파티션 각각에 일대일 대응되도록 마련되는 복수의 단위 입출력 회로;
    를 포함하도록 구성되는 저항성 메모리 장치.
  2. 제 1 항에 있어서,
    싱기 복수의 파티션 각각은 적어도 하나의 워드라인을 포함하는 상부 파티션 및 적어도 하나의 워드라인을 포함하는 하부 파티션으로 구분되고,
    상기 복수의 단위 입출력 회로 각각은, 상기 상부 파티션 및 상기 하부 파티션 사이에 개재되도록 구성되는 저항성 메모리 장치.
  3. 제 1 항에 있어서,
    상기 복수의 파티션 각각은 복수의 워드라인 및 복수의 비트라인 간에 접속되는 복수의 저항성 메모리 셀을 포함하고,
    상기 복수의 단위 입출력 회로 각각은 대응하는 파티션의 선택된 비트라인에 전원을 공급하도록 구성되는 저항성 메모리 장치.
  4. 제 1 항에 있어서,
    상기 복수의 파티션 각각은 복수의 워드라인 및 복수의 비트라인 간에 접속되는 복수의 저항성 메모리 셀을 포함하고,
    상기 복수의 단위 입출력 회로 각각은 대응하는 파티션의 선택된 비트라인에 리드 전압, 제 1 쓰기 전압 및 제 2 쓰기 전압을 공급하고, 리드 동작시 상기 비트라인에 인가되는 전위 레벨을 증폭하여 출력하도록 구성되는 저항성 메모리 장치.
  5. 제 1 항에 있어서,
    상기 복수의 입출력 회로 각각은 입출력 센스앰프에 공통 접속되도록 구성되는 저항성 메모리 장치.
  6. 복수의 파티션으로 구분되는 메모리 회로; 및
    인접하는 한 쌍의 파티션과 각각 전기적으로 접속되는 복수의 단위 입출력 회로;
    를 포함하도록 구성되는 저항성 메모리 장치.
  7. 제 6 항에 있어서,
    상기 복수의 파티션 각각은 단일의 단위 입출력 회로에 접속되도록 구성되는 저항성 메모리 장치.
  8. 제 6 항에 있어서,
    상기 복수의 전원 공급 회로 각각은 상기 인접하는 한 쌍의 파티션 사이에 배치되는 저항성 메모리 장치.
  9. 제 6 항에 있어서,
    상기 복수의 파티션 각각은 적어도 하나의 워드라인 및 복수의 비트라인 간에 접속되는 복수의 저항성 메모리 셀을 포함하고,
    상기 복수의 단위 입출력 회로 각각은 선택된 비트라인에 전원을 공급하도록 구성되는 저항성 메모리 장치.
  10. 제 6 항에 있어서,
    상기 복수의 파티션 각각은 적어도 하나의 워드라인 및 복수의 비트라인 간에 접속되는 복수의 저항성 메모리 셀을 포함하고,
    상기 복수의 단위 입출력 회로 각각은 선택된 비트라인에 리드 전압, 제 1 쓰기 전압 및 제 2 쓰기 전압을 공급하고, 리드 동작시 상기 비트라인에 인가되는 전위 레벨을 증폭하여 출력하도록 구성되는 저항성 메모리 장치.
  11. 제 6 항에 있어서,
    상기 복수의 입출력 회로 각각은 입출력 센스앰프에 공통 접속되도록 구성되는 저항성 메모리 장치.
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11043497B1 (en) * 2019-12-19 2021-06-22 Micron Technology, Inc. Integrated memory having non-ohmic devices and capacitors

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10172287A (ja) * 1996-12-05 1998-06-26 Mitsubishi Electric Corp スタティック型半導体記憶装置
US6009024A (en) * 1997-03-27 1999-12-28 Matsushita Electric Industrial Co., Ltd. Semiconductor memory
JP4025584B2 (ja) * 2002-05-31 2007-12-19 エルピーダメモリ株式会社 半導体記憶装置
JP4728726B2 (ja) * 2005-07-25 2011-07-20 株式会社東芝 半導体記憶装置
KR100773095B1 (ko) * 2005-12-09 2007-11-02 삼성전자주식회사 상 변화 메모리 장치 및 그것의 프로그램 방법
US7359252B2 (en) * 2006-01-09 2008-04-15 Infineon Technologies Ag Memory data bus structure and method of transferring information with plural memory banks
JP4328796B2 (ja) * 2006-10-31 2009-09-09 エルピーダメモリ株式会社 半導体記憶装置及びその書き込み制御方法
US7630271B2 (en) * 2006-11-29 2009-12-08 Hynix Semiconductor Inc. Semiconductor memory device including a column decoder array
KR100871083B1 (ko) * 2007-02-27 2008-11-28 삼성전자주식회사 입출력 센스앰프를 구비하는 반도체 메모리 장치의레이아웃 구조
KR102086465B1 (ko) * 2013-07-11 2020-03-09 에스케이하이닉스 주식회사 반도체 장치 및 그의 구동방법
US9123878B2 (en) * 2013-09-09 2015-09-01 Kabushiki Kaisha Toshiba Magnetic memory device utilizing magnetic domain wall motion
KR20170013487A (ko) * 2015-07-27 2017-02-07 에스케이하이닉스 주식회사 데이터입출력회로를 포함하는 반도체장치 및 반도체시스템

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