KR100996040B1 - 불휘발성 메모리 장치의 동작 방법 - Google Patents

불휘발성 메모리 장치의 동작 방법 Download PDF

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본원 발명의 불휘발성 메모리 장치의 동작 방법은 선택된 비트라인을 하이레벨로 프리차지시키면서, 비선택된 비트라인을 로우레벨로 디스차지시키는 단계와, 전체 비트라인들을 각 메모리 셀 스트링과 접속시키면서, 전체 워드라인에 패스전압을 인가시키는 단계와, 상기 전체 비트라인과 각 메모리 셀 스트링과의 접속을 차단시키면서, 선택된 워드라인에 접지전압을 인가시키는 단계와, 상기 전체 비트라인을 각 메모리 셀 스트링과 접속시키면서 선택된 워드라인에 기준전압, 비선택된 워드라인에 상기 패스전압을 인가시키는 단계를 포함하는 것을 특징으로 한다.
독출 디스터번스, 언더 프로그램, 오버 프로그램, 독출, 검증

Description

불휘발성 메모리 장치의 동작 방법{Operating method of non volatile memory device}
본원 발명은 불휘발성 메모리 장치의 동작 방법에 관한 것이다.
최근 들어 전기적으로 프로그램(program)과 소거(erase)가 가능하고, 일정 주기로 데이터를 재작성해야하는 리프레시(refresh) 기능이 필요 없는 불휘발성 메모리 소자에 대한 수요가 증가하고 있다.
상기 불휘발성 메모리 셀은 전기적인 프로그램/소거 동작이 가능한 소자로서 얇은 산화막에 인가되는 강한 전기장에 의해 전자가 이동하면서 셀의 문턱전압을 변화시켜 프로그램 및 소거 동작을 수행한다.
이러한 불휘발성 메모리 장치의 독출 동작 또는 검증 동작은 유사한 방법으로 진행된다. 판독하고자 하는 메모리 셀과 접속된 비트라인을 하이레벨로 프리차지 시킨 상태에서, 판독하고자 하는 메모리 셀의 워드라인에 기준전압을, 나머지 셀은 모두 턴온상태로 유지시킨다. 만약 메모리 셀의 문턱전압이 기준전압보다 큰 경우 해당 셀은 턴오프 상태가 되어 상기 비트라인의 전압레벨이 변화하지 않는다. 그러나 메모리 셀의 문턱전압이 기준전압보다 작아 해당 셀이 턴온 상태가 되면, 접지 상태에 있는 공통소스라인을 통해 상기 비트라인의 전압이 디스차지된다. 즉, 비트라인의 전압 레벨 변화여부를 근거로 판독하고자 하는 셀의 문턱전압이 기준전압보다 큰지 여부를 판단할 수 있다.
상기 독출 동작 또는 검증 동작에 따르면, 선택된 독출/검증 기준전압이 인가되는 메모리 셀 중 비선택된 비트라인과 접속되는 셀의 문턱전압이 상기 기준전압보다 큰 경우 해당 셀이 턴오프되어, 해당 셀을 기준으로 서로 다른 전기적 특성을 갖는 두 개의 채널이 형성된다. 즉, 접지상태의 가변전압 입력단과 접속되는 메모리 셀들에 형성되는 채널의 전압은 0V를 유지한다. 그러나 상기 메모리 셀과 턴오프 상태의 소스 선택 트랜지스터(SST)사이에 접속되는 메모리 셀들의 채널은 플로팅 상태에 있다. 따라서 상기 메모리 셀들은 게이트에 인가되는 전압에 의하여 문턱전압이 상승할 우려가 있다.
상기 메모리 셀들의 게이트에는 고전압의 패스전압이 인가되므로, 강한 전계에 의해 움직이는 전하들이 채널 핫 캐리어 인젝션(CHEI, Channel hot carrier injection) 현상에 의하여 플로팅 게이트로 이동될 수 있다. 그 결과 해당 셀들의 문턱전압이 상승할 우려가 있다. 특히 상기 메모리 셀들이 소거 상태에 있는 경우 이러한 현상은 심화될 우려가 있다. 이러한 현상을 독출 또는 검증 동작중에 발생하는 디스터번스(disturbance)라 한다.
한편, 상기 검증 방법 및 독출 방법을 멀티 레벨 셀 프로그램 방법에 적용할 경우에는 다음과 같은 문제점이 발생할 수 있다. 멀티 레벨 셀 프로그램 방법에서는 서로 다른 둘 이상의 기준전압들을 근거로 비트라인의 전압레벨을 평가하는데, 그 평가는 순차적으로 수행된다. 따라서 비트라인을 한번 프리차지 한 후 순차적으로 두번 이상의 비트라인 전압 레벨 평가단계를 수행할 경우, 두 번째 이후의 평가단계에서는 비트라인에서 발생하는 누설 전류등과 같은 외부적인 요인에 의하여 비트라인의 전압 레벨이 변화할 수 있다. 그에 따라 실제 문턱전압보다 낮게 프로그램 된 것으로 측정되거나, 실제 문턱전압보다 높게 프로그램된 것으로 측정되는 문제점이 발생할 수 있다. 특히 검증 동작에서는 이러한 측정 결과로 인해 오버 프로그램 또는 언더 프로그램이 발생할 수 있다.
전술한 문제점에 따라 본원 발명이 해결하고자 하는 과제는 독출 또는 검증 동작중에 비선택된 비트라인과 접속된 메모리 셀들에서 발생하는 독출 디스터번스 현상을 방지할 수 있는 불휘발성 메모리 장치의 동작방법을 제공하는 것이다.
또한 본원 발명이 해결하고자 하는 과제는 멀티 레벨 셀 프로그램이 적용된 불휘발성 메모리 장치의 독출 또는 검증 동작중에 실제 문턱 전압과 문턱전압이 다르게 측정되는 현상을 방지할 수 있는 불휘발성 메모리 장치의 동작방법을 제공하는 것이다.
전술한 과제를 해결하기 위한 본원 발명의 불휘발성 메모리 장치의 동작 방법은 선택된 비트라인을 하이레벨로 프리차지시키면서, 비선택된 비트라인을 로우레벨로 디스차지시키는 단계와, 전체 비트라인들을 각 메모리 셀 스트링과 접속시키면서, 전체 워드라인에 패스전압을 인가시키는 단계와, 상기 전체 비트라인과 각 메모리 셀 스트링과의 접속을 차단시키면서, 선택된 워드라인에 접지전압을 인가시키는 단계와, 상기 전체 비트라인을 각 메모리 셀 스트링과 접속시키면서 선택된 워드라인에 기준전압, 비선택된 워드라인에 상기 패스전압을 인가시키는 단계를 포함하는 것을 특징으로 한다.
또한 본원 발명의 불휘발성 메모리 장치의 동작 방법은 제1 비트라인들을 하이레벨로 프리차지시키면서, 제2 비트라인들을 로우레벨로 디스차지시키는 단계와, 전체 비트라인들을 각 메모리 셀 스트링과 접속시키면서, 전체 워드라인에 패스전압을 인가시키는 단계와, 상기 전체 비트라인과 각 메모리 셀 스트링과의 접속을 차단시키면서, 선택된 워드라인에 접지전압을 인가시키는 단계와, 상기 전체 비트라인을 각 메모리 셀 스트링과 접속시키면서 선택된 워드라인에 기준전압, 비선택된 워드라인에 상기 패스전압을 인가시키는 단계를 포함하는 것을 특징으로 한다.
또한 본원 발명의 불휘발성 메모리 장치의 동작 방법은 선택된 비트라인들을 하이레벨의 감지노드와 접속시켜 프리차지시키는 단계와, 상기 비트라인들을 각 메모리 셀 스트링과 접속시키면서 선택된 워드라인에 제1 기준전압, 비선택된 워드라인에 상기 패스전압을 인가시키는 단계와, 상기 비트라인과 감지노드의 접속을 차단하고, 각 메모리 셀 스트링과 접지상태의 공통소스라인을 접속시켜 판독하고자 하는 셀의 문턱전압 상태에 따라 비트라인의 전압레벨이 평가되는 제1 평가 단계와, 상기 비트라인들을 플로팅 상태의 감지노드와 접속시키고, 상기 각 메모리 셀 스트링과 공통소스라인과의 접속을 차단시켜 상기 제1 평가 단계에서 평가된 비트라인의 전압 레벨에 따라 상기 감지노드의 전압레벨이 센싱되는 단계와, 상기 비트라인과 감지노드의 접속을 차단하고, 상기 선택된 워드라인에 제2 기준전압을 인가시키고, 각 메모리 셀 스트링과 접지상태의 공통소스라인을 접속시켜 판독하고자 하는 셀의 문턱전압 상태에 따라 비트라인의 전압레벨이 평가되는 제2 평가 단계와, 상기 비트라인들을 플로팅 상태의 감지노드와 접속시키고, 상기 각 메모리 셀 스트링과 공통소스라인과의 접속을 차단시켜 상기 제2 평가 단계에서 평가된 비트 라인의 전압 레벨에 따라 상기 감지노드의 전압레벨이 센싱되는 단계를 포함하는 것을 특징으로 한다.
전술한 본원 발명의 과제 해결 수단에 따라 독출 또는 검증 동작중에 선택된 워드라인에 인가되는 전압에 의하여 비선택된 비트라인과 접속된 메모리 셀들의 채널이 분리되는 현상을 방지할 수 있다. 그에 따라 패스전압의 인가에 의하여 부스팅되는 전하들을 방전시킴으로써 독출 디스터번스 현상을 방지할 수 있다.
또한 멀티 레벨 셀 프로그램이 적용된 불휘발성 메모리 장치에서, 연속적으로 이어지는 독출 동작과 검증 동작중 비트라인의 전압레벨이 외부 요인에 의해서 변화되는 것을 최소화할 수 있다. 또한 선택된 워드라인에 두번째 이후의 기준전압을 인가하는 시점을 일치시킴으로써, 실제 문턱 전압과 문턱전압이 다르게 측정되는 현상을 방지할 수 있다. 그에 따라 오버 프로그램 현상 또는 언더 프로그램 현상을 방지할 수 있다.
이하, 첨부된 도면들을 참조하여 본원 발명의 바람직한 실시예를 상세히 살펴보기로 한다. 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면상에서 동일 부호는 동일한 요소를 지칭한다.
도 1은 본 발명이 적용되는 불휘발성 메모리 장치의 전체 구성을 도시한 도면이다.
상기 불휘발성 메모리 장치(100)는 메모리 셀 어레이(102), 페이지 버퍼(108), X/Y-디코더(104, 106), 고전압 발생기(110), 명령어 인터페이스 로직부(112), 명령어 레지스터(114), 어드레스 레지스터/카운터(116), 데이터 레지스터(118), IO 버퍼부(120)를 포함한다.
상기 불휘발성 메모리 장치의 동작을 살펴보기로 한다.
먼저, 상기 명령어 인터페이스 로직부(112)에 대하여 칩 인에이블 신호(/CE)가 디스에이블되고, 라이트 인에이블 신호(/WE)가 토글되면, 이에 응답하여, 상기 명령어 인터페이스 로직부(112)가 상기 IO 버퍼부(110)와 명령어 레지스터(114)를 통하여 수신되는 명령어 신호를 수신하고, 그 명령어에 따라 프로그램 명령, 소거 명령 또는 독출 명령등을 발생시킨다. 이때, 상기 명령어 신호는 상기 불휘발성 메모리 장치의 동작 모드를 결정하는 페이지 프로그램 셋업 코드(page program setup code)를 포함한다. 한편, 상기 명령어 인터페이스 로직부(112)에서 출력되는 동작상태 신호(/R/B)는 일정 시간 동안 디스에이블되는데, 외부의 메모리 컨트롤러(미도시)는 상기 동작상태 신호(/R/B)를 수신하고 상기 불휘발성 메모리 장치가 프로그램/소거/독출 등의 동작 상태임을 인식한다. 즉, 상기 동작상태 신호(/R/B)가 디스에이블되는 시간 동안, 상기 메모리 셀 어레이 중 하나의 페이지에 대한 프로그램/소거/독출 등이 실행된다.
또한, 어드레스 레지스터/카운터(116)는 상기 IO 버퍼부(120)를 통하여 수신되는 어드레스 신호를 수신하고, 로우 어드레스 신호 및 칼럼 어드레스 신호를 발생시킨다. 상기 어드레스 신호는 상기 메모리 셀 중 하나에 포함되는 페이지들 중 하나에 대응한다.
상기 데이터 레지스터(118)는 상기 IO 버퍼부(120)를 통하여 수신되는 각종 데이터들을 임시저장하고, Y-디코더(106)로 전달한다.
상기 고전압 발생기(110)는 상기 프로그램 명령, 소거 명령 또는 독출 명령에 응답하여 바이어스 전압들을 발생하고 이를 페이지 버퍼(108), X-디코더(104) 등에 공급한다.
상기 X-디코더(104)는 상기 로우 어드레스 신호에 응답하여, 상기 메모리 셀 어레이의 블록들 중 하나에 상기 고전압 발생기(110)로 부터 공급받은 바이어스 전압들을 메모리 셀 어레이(102)에 공급한다.
상기 Y-디코더(106)는 상기 컬럼 어드레스 신호에 응답하여, 상기 페이지 버퍼를 통하여 상기 메모리 셀 어레이의 블록들에 의해 공유되는 비트 라인들(미도시)에 데이터 신호를 공급한다.
상기 페이지 버퍼(108)는 상기 IO 버퍼부(110) 및 상기 Y-디코더(106)를 통하여 수신되는 데이터 신호를 래치하여 상기 메모리 셀 어레이의 블록들에 의해 공유되는 비트 라인들(미도시)에 출력한다.
도 2는 통상적으로 사용되는 불휘발성 메모리 장치의 메모리 셀어레이와 페 이지 버퍼의 구성을 도시한 도면이다.
상기 불휘발성 메모리 장치(200)는 다수의 메모리 셀을 포함하는 메모리 셀 어레이(210)와, 상기 메모리 셀과 접속되어 특정 데이터를 프로그램하거나 상기 메모리 셀에 저장된 데이터를 독출하는 페이지 버퍼(220)를 포함한다.
상기 메모리 셀 어레이(210)는 데이타를 저장하는 메모리 셀들(MC0~MCn)과, 상기 메모리 셀들을 선택하여 활성화하는 워드 라인들(WL<0:n>)과, 상기 메모리 셀의 데이타를 입출력할 수 있는 비트 라인들(BLe, BLo)을 포함하며, 상기 복수개의 워드 라인들 및 복수개의 비트 라인들이 메트릭스 형태로 배열된 구조이다. 상기 메모리 셀 어레이(210)는 비트라인과 메모리 셀 사이에 접속되는 드레인 선택 트랜지스터(DSTe, DSTo)와, 공통 소스 라인(CSL)과 메모리 셀 사이에 접속되는 소스 선택 트랜지스터(SSTe, SSTo)를 포함한다. 또한, 상기 소스 선택 트랜지스터(SSTe, SSTo)와 드레인 선택 트랜지스터(DSTe, DSTo) 사이에 직렬 접속된 복수의 메모리 셀들을 포함하는데 이를 셀 스트링이라 한다. 상기 메모리 셀들의 게이트는 워드 라인들에 연결되며, 동일한 워드 라인에 공통으로 연결된 메모리 셀들의 집합을 페이지라 한다. 각각의 비트 라인에 연결된 복수개의 스트링들이 공통 소스 라인에 병렬로 연결되어 메모리 셀 블록을 구성한다.
상기 페이지 버퍼(220)는 특정 셀과 접속된 비트라인을 감지노드와 선택적으로 접속시키는 비트라인 선택부(230), 감지노드에 하이레벨의 전원 전압을 인가하는 감지노드 프리차지부(240), 특정 셀에 프로그램시킬 데이터를 임시 저장하거나 특정 셀로부터 독출한 데이터를 임시 저장하는 데이터 래치부(250), 상기 데이터 래치부에 저장시킬 데이터를 입력하는 데이터 설정부(260), 상기 감지노드의 레벨에 따라 데이터 래치부의 특정노드에 접지전압을 인가시키는 감지노드 센싱부(270), 상기 데이터 래치부에 저장된 데이터를 감지노드에 인가하는 데이터 전송부(280), 검증 또는 독출 동작 동안 메모리 셀의 상태에 따라 비트라인의 전압 레벨을 감지노드에 전달시키는 비트라인 센싱부(290)를 포함한다.
상기 비트라인 선택부(230)는 제1 비트라인 선택신호(BSLe)에 응답하여 상기 이븐 비트라인(BLe)과 감지노드(SO)를 접속시키는 NMOS 트랜지스터(N236)와, 제2 비트라인 선택신호(BSLo)에 응답하여 상기 오드 비트라인(BLo)과 감지노드(SO)를 접속시키는 NMOS 트랜지스터(N238)를 포함한다. 또한, 상기 비트라인 선택부(230)는 특정 레벨의 가변전압(VIRPWR)을 인가하는 가변전압 입력단, 제1 디스차지 신호(DISCHe)에 응답하여 상기 이븐 비트라인(BLe)과 가변전압 입력단을 접속시키는 NMOS 트랜지스터(N232), 제2 디스차지 신호(DISCHo)에 응답하여 상기 오드 비트라인(BLo)과 가변전압 입력단을 접속시키는 NMOS 트랜지스터(N234)를 포함한다. 한편, 실시예에 따라 상기 비트라인 센싱부(290)를 포함시키지 않는 구성이 가능하며, 이러한 경우 상기 NMOS 트랜지스터(N236, N238)들이 그 기능을 대신 수행한다.
상기 감지노드 프리차지부(240)는 프리차지신호(Prechb)에 응답하여 상기 감지노드(SO)에 하이레벨 전압(VDD)을 인가한다. 이를 위해, 상기 전원전압단자(VDD)와 감지노드 사이에 접속된 PMOS 트랜지스터(P240)를 포함한다. 따라서 로우 레벨의 프리차지 신호에 응답하여 상기 감지노드(SO)에 하이레벨의 전원전압을 인가한 다.
상기 데이터 래치부(250)는 특정 셀에 프로그램시킬 데이터를 임시 저장하거나 특정 셀로부터 독출한 데이터를 임시 저장한다. 이를 위해, 제1 인버터(IV252)의 출력단자를 제2 인버터(IV254)의 입력단자에 접속시키고, 제2 인버터(IV254)의 출력단자를 제1 인버터(IV252)의 입력단자에 접속시켜 구성한다. 이때, 제1 인버터(IV252)의 출력단자와 제2 인버터(IV254)의 입력단자가 접속되는 노드를 제1 노드(Q)라 하고, 제2 인버터(IV254)의 출력단자와 제1 인버터(IV252)의 입력단자가 접속되는 노드를 제2 노드(Qb)라 한다.
상기 데이터 설정부(260)는 상기 데이터 래치부(250)의 제1 노드(Q)에 접지 전압을 인가시키는 제1 데이터 설정 트랜지스터(N262)와, 제2 노드(Qb)에 접지전압을 인가시키는 제2 데이터 설정 트랜지스터(N264)를 포함한다. 상기 제1 데이터 설정 트랜지스터(N262)는 상기 감지노드 센싱부(270)와 제1 노드 사이에 접속되며, 제1 데이터 설정 신호(RESET)에 응답하여 상기 감지노드 센싱부(270)가 전달하는 접지전압을 상기 제1 노드에 인가시킨다. 또한, 상기 제2 데이터 설정 트랜지스터(N264)는 상기 감지노드 센싱부(270)와 제2 노드 사이에 접속되며, 제2 데이터 설정 신호(SET)에 응답하여 상기 감지노드 센싱부(270)가 전달하는 접지전압을 상기 제2 노드에 인가시킨다.
상기 감지노드 센싱부(270)는 감지노드의 전압레벨에 따라 접지전압을 상기 데이터 설정부(260)에 인가시킨다. 이를 위해, 상기 데이터 설정부(260)와 접지단자 사이에 접속된 NMOS 트랜지스터(N270)를 포함한다. 따라서 감지노드의 전압레벨 에 따라 접지전압을 상기 데이터 설정부(260)에 인가한다. 감지노드의 전압레벨이 하이레벨인 경우에 한하여, 접지전압을 상기 데이터 설정부(260)에 인가시키게 된다. 이때, 하이레벨의 제1 데이터 설정 신호(RESET)가 인가되면, 상기 제1 노드(Q)에 접지전압이 인가되는바, 이는 제1 노드에 로우 레벨 데이터가 인가된 것으로 본다. 그러나 하이레벨의 제2 데이터 설정 신호(SET)가 인가되면, 상기 제2 노드(Qb)에 접지전압이 인가되는바, 이는 제1 노드에 하이 레벨 데이터가 인가된 것으로 본다.
상기 데이터 전송부(280)는 상기 데이터 래치부(250)의 제1 노드(Q)에 저장된 데이터를 선택적으로 감지노드에 인가시킨다. 이를 위해, 데이터 전송신호(TRAN)에 따라 상기 제1 노드(Q)와 감지노드를 선택적으로 접속시키는 데이터 전송 트랜지스터(N280)를 포함한다.
상기 비트라인 센싱부(290)는 상기 비트라인 선택부(230)와 감지노드(SO)사이에 접속된 NMOS 트랜지스터(N290)를 포함한다. 상기 비트라인 센싱부(290)는 하이 레벨의 비트라인 센싱신호(PBSENSE)에 응답하여, 비트라인 공통노드(BLCM)과 감지노드(SO)를 접속시키고, 특정 비트라인의 전압레벨을 평가하여 특정 셀에 저장된 데이터의 전압레벨이 감지노드에 인가되도록 한다. 이때, 상기 센싱 신호의 전압으로는 제1 전압(V1) 또는 제1 전압보다 낮은 제2 전압(V2)이 인가된다. 즉, 상기 NMOS 트랜지스터(N290)의 게이트에 인가되는 비트라인 센싱신호(PBSENSE)의 전압레벨에 따라 독출 또는 검증 동작이 수행된다. 한편, 실시예에 따라 상기 비트라인 센싱부(290)를 포함시키지 않는 구성이 가능하며, 이러한 경우 상기 NMOS 트랜지스 터(N236, N238)들이 그 기능을 대신 수행한다. 즉, 제1 전압(V1) 또는 제1 전압보다 낮은 제2 전압(V2)의 제1 또는 제2 비트라인 선택신호(BSLe/o) 를 인가하여 동일한 동작을 수행할 수 있다.
도 2에 도시된 페이지 버퍼(220)는 페이지 버퍼 상에서 수행되는 각종 동작을 설명하기 위한 예시에 불과한 것으로서, 다양한 형태로 변경될 수 있음은 당업자에게 자명한 사실이다. 예를 들어 데이터를 저장하는 상기 데이터 래치부(250)를 복수 개 포함하는 페이지 버퍼의 형태도 공지되어 있는 기술이다.
이제 상기와 같은 불휘발성 메모리 장치에서 수행되는 독출 동작 또는 검증 동작등에 대해서 살펴보기로 한다.
도 3은 통상적인 불휘발성 메모리 장치의 검증 동작 또는 독출 동작을 설명하기 위한 도면이다.
도 3에 도시된 도면에 따르면, 상기 비트라인 센싱부(290)가 생략된 형태의 구성으로서, 제1 전압(V1) 또는 제1 전압보다 낮은 제2 전압(V2)의 제1 또는 제2 비트라인 선택신호(BSLe/o) 를 인가하여 독출 동작 또는 검증 동작을 수행한다. 만약 상기 비트라인 센싱부(290)가 포함되는 구성인 경우 제1 전압(V1) 또는 제1 전압보다 낮은 제2 전압(V2)의 비트라인 센싱신호(PBSENSE)를 이용하여 동일한 동작을 수행할 수 있다. 이때, 비트라인 센싱부(290)를 이용하는 경우, 제1 또는 제2 비트라인 선택신호(BSLe/o)에 의해 검증/독출 대상인 비트라인을 선택한다.
정리하면, 비트라인 센싱부(290)를 포함하지 않는 구성에서는 상기 비트라인 선택신호(BSLe/o)가 비트라인 선택기능과 독출/검증 동작중의 센싱신호로서의 기능을 모두 수행한다. 그러나 비트라인 센싱부(290)를 포함하는 구성에서는 상기 비트라인 선택신호(BSLe/o)가 비트라인 선택기능을 수행하고, 상기 비트라인 센싱신호(PBSENSE)가 독출/검증 동작중의 센싱신호로서의 기능을 수행한다.
(1) T1 구간
먼저 독출/검증 대상 셀과 접속되는 비트라인, 즉 선택된 비트라인을 하이레벨로 프리차지 시킨다. 이를 위해, 상기 감지노드 프리차지부(240)를 이용하여 감지노드(SO)를 전원전압단자와 접속시키고, 제1 전압(V1)의 비트라인 선택신호(BSLe 또는 BSLo)를 인가하여 독출/검증 대상 셀과 접속되는 비트라인을 하이레벨(V1-Vth, Vth는 NMOS 트랜지스터(N236 또는 N238)의 문턱전압)로 프리차지 시킨다. 이때, 비선택된 비트라인과 접속된 NMOS 트랜지스터(N236 또는 N238)에는 로우 레벨의 로우레벨의 비트라인 선택 신호(BSLe 또는 BSLo)를 인가하여 하이레벨 상태의 감지노드와 비트라인과의 접속을 차단시킨다. 한편, 비트라인 센싱부(290)를 포함하는 구성에서는 제1 전압(V1)의 비트라인 센싱신호(PBSENSE)를 인가하여 비트라인을 프리차지시킨다.
비선택된 비트라인은 하이레벨의 디스차지 신호(DISCHe 또는 DISCHo)를 인가하여 접지전압이 인가되는 가변전압 입력단(VIRPWR)과 접속시킨다. 즉 비선택된 비트라인은 로우 레벨 상태를 유지시킨다. 이때, 선택된 비트라인과 접속된 NMOS 트 랜지스터(N232 또는 N234)에는 로우 레벨의 디스차지 신호(DISCHe 또는 DISCHo)를 인가하여 상기 가변전압 입력단(VIRPWR)과의 접속을 차단시킨다.
통상 이븐 비트라인들과 접속된 셀들과 오드 비트라인 들과 접속된 셀들을 구분하여 독출/검증 동작을 수행하게 된다. 따라서 이븐 비트라인들에 대해서 독출/검증 동작을 수행하는 경우에는 이븐 비트라인만을 하이레벨로 프리차지시키고, 오드 비트라인은 로우레벨로 디스차지시킨다. 또한, 오드 비트라인들에 대해서 독출/검증 동작을 수행하는 경우에는 오드 비트라인만을 하이레벨로 프리차지시키고, 이븐 비트라인은 로우레벨로 디스차지시킨다.
(2) T2 구간
다음으로 상기 하이레벨로 프리차지된 비트라인을 독출/검증하고자 하는 메모리 셀이 포함된 셀 스트링과 접속시킨다. 이를 위해 하이레벨의 드레인 선택신호(DSL)를 인가하여 드레인 선택트랜지스터(DSTe 또는 DSTo)를 턴온시켜 비트라인과 셀 스트링을 접속시킨다. 이때, 각 워드라인에는 독출/검증 대상 여부에 따라 독출/검증 기준전압(Vread) 또는 패스전압(Vpass)이 인가된다. 즉, 독출/검증 대상셀을 포함하는 워드라인에는 독출/검증 동작의 기준이 되는 독출/검증 기준전압(Vread 또는 Vver)이 인가되며, 그 밖의 워드라인에는 해당 워드라인과 접속된 메모리 셀의 상태와는 무관하게 해당 셀들이 모두 턴온되도록 하는 패스전압(Vpass)이 인가된다.
이에 의하여, 비선택된 메모리 셀들은 모두 턴온되고, 선택된 셀들은 해당 셀의 문턱전압 상태에 따라 턴온여부가 결정된다.
(3) T3 구간
상기 제1 전압의 비트라인 선택신호(BSLe 또는 BSLo) 또는 비트라인 센싱신호(PBSENSE)의 인가를 중단하고, 독출/검증하고자 하는 셀의 상태에 따라 비트라인의 전압레벨이 변화되도록 한다. 상기 비트라인 선택신호(BSLe 또는 BSLo) 또는 비트라인 센싱신호(PBSENSE)의 인가의 중단에 따라 전원전압 단자와 접속된 감지노드와 비트라인과의 접속이 차단되므로, 선택된 비트라인은 하이레벨로 플로팅된 상태를 유지하게 된다. 이때 하이레벨의 소스 선택신호(SSL)를 인가하여 소스 선택트랜지스터(SSTe 또는 SSTo)를 턴온시켜 셀 스트링과 공통소스라인(CSL)을 접속시킨다.
독출/검증하고자 하는 셀의 문턱전압이 상기 독출/검증 기준전압보다 작은 경우에는 해당 셀이 턴온되어, 비트라인의 전압레벨이 로우레벨로 디스차지된다. 비선택된 셀의 경우 이미 패스전압(Vpass)에 의하여 턴온되어 있는 상태이고, 상기 독출/검증하고자 하는 셀도 턴온되므로, 접지되어 있는 공통 소스라인을 통해 비트라인의 전압레벨이 로우레벨로 디스차지된다.
반면에, 독출/검증하고자 하는 셀의 문턱전압이 상기 독출/검증 기준전압보다 큰 경우에는 해당 셀이 턴오프되어, 비트라인의 전압레벨이 하이레벨로 유지된다. 즉, 독출/검증하고자 하는 셀이 턴오프됨으로써 전류 경로의 형성을 차단하여 비트라인의 전압레벨이 하이레벨을 유지하게 된다.
(4) T4 구간
다음으로, 제2 전압(V2)의 비트라인 선택신호(BSLe 또는 BSLo) 또는 비트라인 센싱신호(PBSENSE)를 인가하여, 메모리 셀의 상태를 데이터 래치부(250)에 저장시킨다.
상기 구간(T3)에서 독출/검증 대상 셀이 기준전압이상으로 프로그램된 경우에는 비트라인의 전압레벨이 프리차지된 전압레벨(V1-Vth)을 유지하게 되고, 프로그램되지 못한 경우에는 로우레벨로 천이된다.
상기 제1 전압(V1)보다 낮은 제2 전압(V2)의 비트라인 선택신호(BSLe 또는 BSLo) 또는 비트라인 센싱신호(PBSENSE)를 인가하면, 비트라인의 전압레벨에 따라 해당 신호가 인가되는 NMOS 트랜지스터(N236, N238 또는 N290)의 턴온여부가 결정된다. 이때, 도면에는 도시되지 않았으나, 제4 구간(T4)의 시작에 앞서 감지노드 프리차지부(240)의 동작을 중단시켜 감지노드를 하이레벨로 플로팅시키는 동작을 먼저 수행한다.
만약 독출/검증 대상셀이 기준전압 이상으로 프로그램되지 못하여 비트라인의 전압레벨이 로우레벨로 천이된 경우에는 제2 전압(V2)의 인가로 상기 NMOS 트랜지스터(N236, N238 또는 N290)가 턴온되고, 플로팅 상태의 감지노드(SO)는 접지된 공통소스라인(CSL)을 통하여 접지로 천이된다.
반면에 독출/검증 대상셀이 기준전압 이상으로 프로그램되어 비트라인의 전압레벨이 하이레벨을 유지하는 경우에는 제2 전압(V2)의 인가에도 불구하고 상기 NMOS 트랜지스터(N236, N238 또는 N290)는 턴오프되고, 하이레벨로 플로팅된 상태 의 감지노드(SO)는 하이레벨 상태를 유지한다.
도 2를 참조하여 더 설명하면, 독출/검증 대상셀이 기준전압 이상으로 프로그램되지 못하여 감지노드(SO)가 접지로 천이된 경우에는 상기 감지노드 센싱부(270)가 구동되지 않는다.
그러나 독출/검증 대상셀이 기준전압 이상으로 프로그램되어 감지노드(SO)가 하이레벨을 유지하는 경우에는 상기 감지노드 센싱부(270)가 구동되어 접지전압을 상기 데이터 설정부(260)로 전달할 수 있다. 그에 따라 상기 제1 노드(Q)에 저장된 데이터가 변경될 수 있다.
다만 이와 같은 통상의 독출/검증 동작에 문제점이 있어 이를 개선하고자 한다.
도 4는 통상적인 불휘발성 메모리 장치의 검증 동작 또는 독출 동작에서 나타나는 문제점을 설명하기 위한 도면이다.
도면상에서는 이븐 비트라인이 독출/검증 대상셀과 접속된 비트라인, 즉 선택된 비트라인이다.
따라서 이븐 비트라인은 하이레벨로 프리차지되고 오드 비트라인은 접지된다(T1 구간).
다음으로, 프리차지된 비트라인과 셀 스트링을 접속시키고, 각 워드라인에 기준전압 또는 패스전압을 인가시킨다(T2 구간).
이때, 비선택된 비트라인과 접속된 셀들에 대해서도 상기 기준전압 또는 패 스전압이 인가되며, 비선택된 비트라인과 접속된 셀들 중 상기 기준전압이 인가되는 메모리 셀(212) 역시 해당 셀의 문턱전압에 따라 턴온 여부가 결정된다.
즉, 상기 독출/검증 기준전압이 인가되는 메모리 셀 중 비선택된 비트라인과 접속되는 셀(212)의 문턱전압이 상기 기준전압 보다 작은 경우에는 해당 셀도 턴온된다.
반면에 상기 독출/검증 기준전압이 인가되는 메모리 셀 중 비선택된 비트라인과 접속되는 셀(212)의 문턱전압이 상기 기준전압 보다 큰 경우 해당 셀이 턴오프되어, 해당 셀을 기준으로 서로 다른 전기적 특성을 갖는 두 개의 채널(214, 216)이 형성된다. 즉, 접지상태의 가변전압 입력단과 접속되는 메모리 셀들(214)에 형성되는 채널의 전압은 0V를 유지한다. 그러나 상기 메모리 셀(212)과 턴오프 상태의 소스 선택 트랜지스터(SST)사이에 접속되는 메모리 셀들(216)의 채널은 플로팅 상태에 있다. 따라서 상기 메모리 셀들(216)은 게이트에 인가되는 전압에 의하여 문턱전압이 상승할 우려가 있다.
상기 메모리 셀들(216)의 게이트에는 고전압의 패스전압이 인가되므로, 강한 전계에 의해 움직이는 전하들이 채널 핫 캐리어 인젝션(CHEI, Channel hot carrier injection) 현상에 의하여 플로팅 게이트로 이동될 수 있다. 그 결과 해당 셀들의 문턱전압이 상승할 우려가 있다. 특히 상기 메모리 셀들(216)이 소거 상태에 있는 경우 이러한 현상은 심화될 우려가 있다. 이러한 현상을 독출 또는 검증 동작중에 발생하는 디스터번스(disturbance)라 한다.
도 5는 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 독출 동작 또는 검증 동작을 설명하기 위한 도면이다.
본원 발명에서는 독출 동작 또는 검증 동작 중에 비선택된 비트라인과 접속된 메모리 셀의 문턱전압이 상승하는 디스터번스 현상을 방지하고자 한다.
이를 위해 워드라인들에 인가되는 드레인 선택신호(DSL), 패스전압(Vpass)과 기준전압(Vread 또는 Vver)의 인가방법을 새로이 제안하고자 한다.
(1) T1 구간
먼저 독출/검증 대상 셀과 접속되는 비트라인, 즉 선택된 비트라인을 하이레벨로 프리차지 시킨다. 이를 위해, 상기 감지노드 프리차지부(240)를 이용하여 감지노드(SO)를 전원전압단자와 접속시키고, 제1 전압(V1)의 비트라인 선택신호(BSLe 또는 BSLo)를 인가하여 독출/검증 대상 셀과 접속되는 비트라인을 하이레벨(V1-Vth, Vth는 NMOS 트랜지스터(N236 또는 N238)의 문턱전압)로 프리차지 시킨다. 이때, 비선택된 비트라인과 접속된 NMOS 트랜지스터(N236 또는 N238)에는 로우 레벨의 로우레벨의 비트라인 선택 신호(BSLe 또는 BSLo)를 인가하여 하이레벨 상태의 감지노드와 비트라인과의 접속을 차단시킨다. 한편, 비트라인 센싱부(290)를 포함하는 구성에서는 제1 전압(V1)의 비트라인 센싱신호(PBSENSE)를 인가하여 비트라인을 프리차지시킨다.
비선택된 비트라인은 하이레벨의 디스차지 신호(DISCHe 또는 DISCHo)를 인가하여 접지전압이 인가되는 가변전압 입력단(VIRPWR)과 접속시킨다. 즉 비선택된 비 트라인은 로우 레벨 상태를 유지시킨다. 이때, 선택된 비트라인과 접속된 NMOS 트랜지스터(N232 또는 N234)에는 로우 레벨의 디스차지 신호(DISCHe 또는 DISCHo)를 인가하여 상기 가변전압 입력단(VIRPWR)과의 접속을 차단시킨다.
통상 이븐 비트라인들과 접속된 셀들과 오드 비트라인 들과 접속된 셀들을 구분하여 독출/검증 동작을 수행하게 된다. 따라서 이븐 비트라인들에 대해서 독출/검증 동작을 수행하는 경우에는 이븐 비트라인만을 하이레벨로 프리차지시키고, 오드 비트라인은 로우레벨로 디스차지시킨다. 또한, 오드 비트라인들에 대해서 독출/검증 동작을 수행하는 경우에는 오드 비트라인만을 하이레벨로 프리차지시키고, 이븐 비트라인은 로우레벨로 디스차지시킨다.
(2)T2 구간
다음으로 상기 하이레벨로 프리차지된 비트라인을 독출/검증하고자 하는 메모리 셀이 포함된 셀 스트링과 접속시킨다. 이를 위해 하이레벨의 드레인 선택신호(DSL)를 인가하여 드레인 선택트랜지스터(DSTe 또는 DSTo)를 턴온시켜 비트라인과 셀 스트링을 접속시킨다. 이때, 각 워드라인에는 독출/검증 대상 여부에 따라 독출/검증 기준전압(Vread) 또는 패스전압(Vpass)이 인가된다. 다만, 비선택된 비트라인과 접속된 셀들이 상기 독출/검증 기준전압(Vread)의 인가에 의하여 채널이 분리되지 않도록 하기 위해 다음과 같은 동작을 수행한다.
1) t1 구간
먼저 하이레벨의 드레인 선택신호(DSL)를 인가하여 드레인 선택트랜지스터(DSTe 또는 DSTo)를 턴온시켜 비트라인과 셀 스트링을 접속시킨다. 또한 전체 워드라인에 대해서 동일한 패스전압(Vpass)을 인가한다. 즉 독출/검증하고자 하는 셀의 워드라인에 대해서도 패스전압(Vpass)을 인가하여 전체 메모리 셀을 턴온시킨다.
워드라인의 전압이 상승할 때 채널의 전압이 부스팅됨을 피할 수 없으므로, 선택된 워드라인에 대해서도 패스전압(Vpass)을 인가하여 채널 내에 존재하는 부스팅된 전하들을 접지된 가변전압 입력단(VIRPWR)을 통해 디스차지시킨다.
이때 패스전압의 전압레벨은 도시된 숫자(6.5V)에 한정되지 않는다. 통상 패스전압은 제일 높을 것으로 예상되는 메모리 셀의 문턱전압보다 더욱 높게 인가된다. 싱글 레벨 셀 프로그램 방법 뿐만 아니라 멀티 레벨 셀 프로그램 방법에 따르면, 서로 다른 둘 이상의 분포 상태가 나타나는바 각 상태 중 문턱전압이 제일 높은 상태보다 더 높은 전압을 인가하여, 메모리 셀의 상태와 무관하게 메모리 셀이 턴온되게 한다.
한편, 상기 동작(t1)은 비선택된 비트라인과 접속된 메모리 셀뿐만 아니라 선택된 비트라인과 접속된 메모리 셀에 대해서도 동시에 수행된다. 현 상태에서 선택된 비트라인은 감지노드를 통해 하이레벨 상태를 유지하고 있으므로, 패스 전압을 인가하여 전체 셀을 턴온시킨다 하더라도 비트라인의 전압레벨은 하이레벨을 유지한다. 따라서 상기 동작(t1)에 의하여 선택된 비트라인의 전압레벨은 그대로 유지된다.
2) t2 구간
다음으로, 선택된 워드라인에 인가되던 패스전압을 디스차지시킨다. 이는 선택된 워드라인에 기준전압을 인가시키기 위함이다. 또한 드레인 선택신호(DSL)의 인가를 중단하여 비트라인과 셀 스트링의 접속을 차단시킨다.
3) t3 구간
다음으로 하이레벨의 드레인 선택신호(DSL)를 인가하여 드레인 선택트랜지스터(DSTe 또는 DSTo)를 턴온시켜 비트라인과 셀 스트링을 접속시킨다. 또한 독출/검증하고자 하는 셀의 워드라인에 대해서는 독출 기준전압 또는 검증 기준전압(Vread 또는 Vver)을 인가하고, 나머지 셀의 워드라인에 대해서는 패스전압을 인가시킨다. 실질적으로는 도 4의 방법 중 T2 구간과 유사한 역할을 수행하는 동작이다. 다만, 앞선 구간(t1)에서 부스팅된 전하들의 디스차지 동작이 이미 수행되었으므로, 부스팅에 의한 디스터번스 현상은 발생하지 않게 된다.
이와 같이 각 워드라인에 패스전압 또는 기준전압을 인가하기 전에, 전체 셀의 워드라인에 패스전압을 인가하는 구간을 포함시켜 독출/ 검증 동작에서 발생하는 디스터번스 현상을 최소화시킬 수 있다.
도 6은 통상적인 불휘발성 메모리 장치의 검증 동작 또는 독출 동작에서 나 타나는 또 다른 문제점을 설명하기 위한 도면이다.
상기 도면은 불휘발성 메모리 장치의 멀티 레벨 셀 프로그램 방법후의 검증 동작 또는 독출 동작에서 발생하는 문제점을 도시하고 있다.
(1) P1 구간
앞서 설명한 도 3의 T1, T2 구간과 동일한 동작을 수행한다. 즉 선택된 비트라인은 하이레벨로 프리차지시키고, 비선택된 비트라인은 접지시킨 상태에서, 비트라인과 각 메모리 셀 스트링을 접속시킨다. 그리고 선택된 셀과 접속된 워드라인에는 기준전압(Vread 또는 Vver), 비선택된 셀과 접속된 셀의 워드라인에는 패스전압(Vpass)을 인가시킨다. 이때 선택된 셀의 워드라인에 인가되는 기준전압은 독출/ 검증 하고자 하는 분포 상태에 따라 결정된다. 멀티 레벨 셀 프로그램 방법에서는 셋 이상의 분포를 갖게 되므로, 적어도 서로 다른 두 개 이상의 기준전압을 갖게된다.
(2) P2 구간
선택된 셀의 워드라인에 인가된 제1 기준전압에 따라 비트라인의 전압레벨이 평가되는 동작(도 3의 T3에 대응), 비트라인의 전압레벨이 센싱되어 데이터 래치부에 저장되는 동작(도 3의 T4에 대응)을 수행하게 된다.
(3) P3 구간
선택된 셀의 워드라인에 인가된 제2 기준전압에 따라 비트라인의 전압레벨이 평가되는 동작(도 3의 T3에 대응), 비트라인의 전압레벨이 센싱되어 데이터 래치부에 저장되는 동작(도 3의 T4에 대응)을 수행하게 된다. 앞선 구간(P2)에서와는 달리 선택된 셀의 워드라인에 인가되는 기준전압이 달라진다.
이와 같이 도시된 불휘발성 메모리 장치의 검증 동작 또는 독출 동작에서는 독출/검증하고자 하는 셀의 상태에 따라 기준전압의 레벨이 달라지며, 상기 비트라인의 전압레벨이 평가되는 동작(도 3의 T3에 대응), 비트라인의 전압레벨이 센싱되어 데이터 래치부에 저장되는 동작(도 3의 T4에 대응)을 순차적으로 반복 수행 하게 된다. 즉 한 번의 비트라인 프리차지 동작후에 복수의 평가동작 및 센싱동작(P2, P3)을 수행하게 된다.
그러나 이러한 동작에서는 다음과 같은 문제점이 발생한다.
예를 들어 제1 기준전압(Vread1) 이상으로 프로그램된 셀, 제2 기준전압(Vread2) 이상으로 프로그램된 셀에 대하여 독출 동작을 수행한다고 가정한다. 또는 제1 기준전압(Vread1) 이상으로 프로그램 하고자 하는 셀, 제2 기준전압(Vread2) 이상으로 프로그램하고자 하는 셀에 대하여 검증 동작을 수행한다고 가정한다. 이때 제2 기준전압(Vread2)은 제1 기준전압(Vread1) 보다 크다.
상기 구간(P2)에서는 제1 기준전압을 기준으로 하여 비트라인의 전압레벨이 평가되고, 데이터가 센싱된다. 그러나 제1 기준전압이 인가되는 워드라인과 접속된 셀에는 제2 기준전압 이상으로 프로그램된 셀도 동시에 접속되어 있다.
따라서 비트라인의 전압레벨이 평가되는 구간에서 제1 기준전압 아래로 프로 그램된 셀의 비트라인 전압(612)은 로우레벨로 천이되고, 제1 기준전압 이상으로 프로그램된 셀의 비트라인 전압(610)은 이상적으로는 하이레벨을 유지한다. 다만, 비트라인의 누설전류등으로 인하여 상기 구간(P1)에서 프리차지되었던 레벨에 비하여 다소 낮아질 수는 있다. 한편, 제2 기준전압 이상으로 프로그램된 셀의 문턱전압은 제1 기준전압 이상으로 프로그램된 셀의 문턱전압보다 크다. 따라서 제2 기준전압 이상으로 프로그램된 셀의 비트라인 전압(620)은 제1 기준전압 이상으로 프로그램된 셀의 비트라인 전압보다 클 수 있다.
한편, 제2 전압의 비트라인 선택신호(BSLe/o) 또는 비트라인 센싱신호(PBSENSE)가 인가되면서 데이터 래치부에 데이터가 저장되는 구간, 즉 센싱구간은 상기 제1 기준전압 이상으로 프로그램된 셀 뿐만 아니라 제2 기준전압 이상으로 프로그램된 셀에 대해서도 지속된다. 따라서 제2 기준전압 이상으로 프로그램된 셀들에 대해서는 실질적으로 비트라인 전압레벨이 평가되는 구간이 길어져, 공통소스라인등을 통해 방전되는 전하량이 증가된다. 비록 제2 기준전압이상으로 프로그램 된 셀의 워드라인에 제1 기준전압이 인가되어 해당 셀이 턴오프되어 있다하더라도, 접지 상태의 공통 소스라인을 통해 누설되는 전류를 완전히 차단할 수는 없다.
그에 따라 상기 동작(P2) 수행 후, 제2 기준전압을 선택된 셀의 워드라인에 인가하여 독출동작을 수행하면, 제2 기준전압이상으로 프로그램 된 셀의 비트라인 전압(620)이 상당히 낮아져 있을 수 있다. 그 결과 실제 셀의 문턱전압과 상이하게 비트라인의 전압 레벨이 평가될 수 있다.
또한 상기 워드라인의 전압이 제1 기준전압에서 제2 기준전압으로 상승하는 시간은 상기 제2 기준전압의 전압레벨에 따라 달라지므로, 이에 의하여 두 번째 독출 동작(P3)에서의 평가동작에 소요되는 시간이 달라지게 된다. 평가동작에 소요되는 시간에 따라 비트라인의 전압레벨이 상이해 질 수 있으므로, 센싱되는 데이터도 달라질 수 있다. 특히 검증동작에 적용할 경우, 그 결과에 따라 프로그램 펄스가 한번 더 인가될 것인지 여부가 결정되므로, 실제로는 기준전압 이상으로 프로그램 되었으나, 그렇지 않은 것으로 검증될 경우 프로그램 펄스가 한번 더 인가되어 오버 프로그램이 발생할 가능성이 있다. 이와 반대로, 실제로는 기준전압 보다 낮게 프로그램 되었으나, 기준전압 보다 높게 프로그램된 것으로 검증될 경우 언더 프로그램이 발생할 가능성이 있다.
도 7은 본원 발명의 또 다른 실시예에 따른 불휘발성 메모리 장치의 독출 동작 또는 검증 동작을 설명하기 위한 도면이다.
(1) P1 구간
먼저 앞서 설명한 도 3의 T1, T2 구간과 동일한 동작을 수행한다. 즉 선택된 비트라인은 하이레벨로 프리차지시키고, 비선택된 비트라인은 접지시킨 상태에서, 비트라인과 각 메모리 셀 스트링을 접속시킨다. 그리고 선택된 셀과 접속된 워드라인에는 기준전압(Vread 또는 Vver), 비선택된 셀과 접속된 셀의 워드라인에는 패스전압(Vpass)을 인가시킨다. 이때 선택된 셀의 워드라인에 인가되는 기준전압은 독출/ 검증 하고자 하는 분포 상태에 따라 결정된다. 멀티 레벨 셀 프로그램 방법에 서는 셋 이상의 분포를 갖게 되므로, 적어도 서로 다른 두 개 이상의 기준전압을 갖게된다.
(2) P2 구간
선택된 셀의 워드라인에 인가된 제1 기준전압(Vread1 또는 Vver1)에 따라 비트라인의 전압레벨이 평가되는 동작(도 3의 T3에 대응), 비트라인의 전압레벨이 센싱되어 데이터 래치부에 저장되는 동작(도 3의 T4에 대응)을 수행하게 된다.
이때, 제2 전압의 비트라인 선택신호(BSLe 또는 BSLo) 또는 비트라인 센싱신호(PBSENSE)가 인가되는 구간, 즉 센싱구간에서 하이레벨의 소스 선택 신호(SSL)의 인가를 중단한다.
상기 소스 선택신호(SSL)는 앞서 설명한 바와 같이 셀 스트링과 접지 상태의 공통소스라인을 접속시켜, 선택된 셀의 문턱전압 상태에 따라 비트라인의 전압레벨이 디스차지 되도록 한다. 이때, 상기 센싱구간에서는 상기 소스 선택신호(SSL)의 인가를 중단하여 비트라인의 전압레벨이 로우레벨로 천이되는 것을 방지하고자 한다.
상기 구간(P2)의 비트라인 전압레벨 평가 구간에서 제1 기준전압 이하로 프로그램된 셀들은 이미 로우레벨로 디스차지 되므로, 하이 레벨의 소스 선택신호(SSL)를 유지시킬 필요가 없다. 상기 하이 레벨의 소스 선택신호(SSL)를 유지시킬 경우 제2 기준전압 이하로 프로그램된 셀들의 비트라인 전압이 디스차지될 우려가 있으므로 이를 방지하는 효과가 있다. 도시된 바와 같이 소스 선택신호(SSL)의 인가를 중단함으로써, 제2 기준전압 이하로 프로그램된 셀들의 비트라인 전압(724)이 더 이상 디스차지되지 않고 그대로 유지된다.
(3) P3 구간
선택된 셀의 워드라인에 인가된 제2 기준전압에 따라 비트라인의 전압레벨이 평가되는 동작(도 3의 T3에 대응), 비트라인의 전압레벨이 센싱되어 데이터 래치부에 저장되는 동작(도 3의 T4에 대응)을 수행하게 된다. 앞선 구간(P2)에서와는 달리 선택된 셀의 워드라인에 제2 기준전압(Vread2 또는 Vver2)이 인가된다.
또한, 하이 레벨의 소스 선택신호(SSL)를 재인가하여 셀 스트링과 공통소스라인을 접속시킨다. 이때 하이 레벨의 소스 선택신호(SSL)를 재인가하는 시점은 상기 제2 기준전압(Vread2 또는 Vver2)의 상승이 완료된 시점과 같게 한다. 통상의 경우 제2 기준전압의 상승시점이 그 전압 레벨에 따라 달라져 평가구간에 소요되는 시간이 달라진다는 문제점을 언급하였다. 이를 해소하기 위하여, 제2 기준전압(Vread2 또는 Vver2)의 상승이 완료된 후에 하이 레벨의 소스 선택신호(SSL)를 인가한다.
상기 하이 레벨의 소스 선택신호(SSL)를 재인가함으로써 비트라인의 전압레벨이 평가되는 동작을 수행하기 위함이다. 그에 따라 제2 기준전압 이상으로 프로그램 된 셀의 비트라인 전압(720)과 제2 기준전압 이상으로 프로그램 되지 못한 셀의 비트라인 전압(710, 712, 723)에 차이가 발생한다.
이후 제2 전압의 비트라인 선택신호(BSLe 또는 BSLo) 또는 비트라인 센싱신 호(PBSENSE)가 인가되는 구간, 즉 센싱구간에서 하이레벨의 소스 선택 신호(SSL)의 인가를 중단한다.
도시된 바와 달리 기준전압이 세 개 이상 인가되는 2비트 멀티 레벨 셀 프로그램 동작 또는 3비트 멀티 레벨 셀 프로그램 동작에서도 이와 같은 동작을 적용할 수 있다. 즉 각 기준전압별로 독출 또는 검증 동작을 수행하되, 센싱구간에서는 공통적으로 로우레벨의 소스 선택 신호를 인가시킨다.
도 1은 본 발명이 적용되는 불휘발성 메모리 장치의 전체 구성을 도시한 도면이다.
도 2는 통상적으로 사용되는 불휘발성 메모리 장치의 메모리 셀어레이와 페이지 버퍼의 구성을 도시한 도면이다.
도 3은 통상적인 불휘발성 메모리 장치의 검증 동작 또는 독출 동작을 설명하기 위한 도면이다.
도 4는 통상적인 불휘발성 메모리 장치의 검증 동작 또는 독출 동작에서 나타나는 문제점을 설명하기 위한 도면이다.
도 5는 본원 발명의 일 실시예에 따른 불휘발성 메모리 장치의 독출 동작 또는 검증 동작을 설명하기 위한 도면이다.
도 6은 통상적인 불휘발성 메모리 장치의 검증 동작 또는 독출 동작에서 나타나는 또 다른 문제점을 설명하기 위한 도면이다.
도 7은 본원 발명의 또 다른 실시예에 따른 불휘발성 메모리 장치의 독출 동작 또는 검증 동작을 설명하기 위한 도면이다.

Claims (24)

  1. 불휘발성 메모리 장치의 독출 또는 검증방법에 사용되는 불휘발성 메모리 장치의 동작 방법에 있어서,
    선택된 비트라인을 하이레벨로 프리차지시키고, 비선택된 비트라인을 로우레벨로 디스차지시키는 단계와,
    상기 선택된 비트라인을 각 메모리 셀 스트링과 접속시키고, 전체 워드라인에 패스전압을 인가하는 단계와,
    상기 선택된 비트라인과 상기 메모리 셀 스트링과의 접속을 차단시키고, 선택된 워드라인에 접지전압을 인가하는 단계와,
    상기 선택된 비트라인을 각 메모리 셀 스트링과 접속시키고 상기 선택된 워드라인에 기준전압, 비선택된 워드라인에 상기 패스전압을 인가하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
  2. 제1항에 있어서, 상기 선택된 비트라인을 하이레벨로 프리차지시키고, 비선택된 비트라인을 로우레벨로 디스차지시키는 단계는
    감지노드를 하이레벨로 프리차지시키는 단계와,
    비트라인 선택부에 제1 전압의 비트라인 선택신호를 인가하여 상기 감지노드와 상기 선택된 비트라인을 접속시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
  3. 제1항에 있어서, 상기 선택된 비트라인을 하이레벨로 프리차지시키고, 비선택된 비트라인을 로우레벨로 디스차지시키는 단계는
    감지노드를 하이레벨로 프리차지시키는 단계와,
    비트라인 센싱부에 제1 전압의 비트라인 센싱신호를 인가하여 상기 감지노드와 상기 선택된 비트라인을 접속시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
  4. 제1항에 있어서, 상기 선택된 비트라인을 하이레벨로 프리차지시키고, 비선택된 비트라인을 로우레벨로 디스차지시키는 단계는
    비트라인 선택부에 하이레벨의 디스차지 신호를 인가하여 접지된 가변전압 입력단과 상기 비선택된 비트라인을 접속시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
  5. 제1항에 있어서, 상기 선택된 비트라인을 각 메모리 셀 스트링과 접속시키고, 전체 워드라인에 패스전압을 인가하는 단계는
    하이레벨의 드레인 선택신호를 인가하여 드레인 선택 트랜지스터들을 턴온시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
  6. 제1항에 있어서, 상기 선택된 비트라인을 각 메모리 셀 스트링과 접속시키고, 전체 워드라인에 패스전압을 인가하는 단계는
    워드라인의 전압상승시 상기 비선택된 비트라인들과 접속된 메모리 셀들의 채널에서 발생하는 부스팅된 전하들을 방전시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
  7. 제4항에 있어서, 상기 선택된 비트라인을 각 메모리 셀 스트링과 접속시키고, 전체 워드라인에 패스전압을 인가하는 단계는
    워드라인의 전압상승시 상기 비선택된 비트라인들과 접속된 메모리 셀들의 채널에서 발생하는 부스팅된 전하들을 상기 접지된 가변신호 입력단으로 방전시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
  8. 제1항에 있어서, 상기 선택된 비트라인을 각 메모리 셀 스트링과 접속시키고 상기 선택된 워드라인에 기준전압, 비선택된 워드라인에 상기 패스전압을 인가하는 단계는
    상기 선택된 워드라인에 독출 기준전압을 인가하는 단계와,
    상기 비선택된 워드라인에 상기 독출 기준전압보다 큰 패스전압을 인가시켜 상기 비선택된 워드라인과 접속된 메모리 셀을 턴온시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
  9. 제1항에 있어서, 상기 선택된 비트라인을 각 메모리 셀 스트링과 접속시키고 상기 선택된 워드라인에 기준전압, 비선택된 워드라인에 상기 패스전압을 인가하는 단계는
    상기 선택된 워드라인에 검증 기준전압을 인가하는 단계와,
    상기 비선택된 워드라인에 상기 검증 기준전압보다 큰 패스전압을 인가시켜 상기 비선택된 워드라인과 접속된 메모리 셀을 턴온시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
  10. 제2항 또는 제3항에 있어서, 상기 선택된 비트라인과 상기 감지노드의 접속을 차단시키고, 하이레벨의 소스 선택신호를 인가하여 각 메모리 셀 스트링과 접지된 공통소스라인을 접속시키는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
  11. 제1 비트라인을 하이레벨로 프리차지시키고, 제2 비트라인을 로우레벨로 디스차지시키는 단계와,
    상기 제1 비트라인을 각 메모리 셀 스트링과 접속시키고, 전체 워드라인에 패스전압을 인가하는 단계와,
    상기 제1 비트라인과 상기 메모리 셀 스트링과의 접속을 차단시키고, 선택된 워드라인에 접지전압을 인가하는 단계와,
    상기 제1 전체 비트라인을 각 메모리 셀 스트링과 접속시키고 상기 선택된 워드라인에 기준전압, 비선택된 워드라인에 상기 패스전압을 인가하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
  12. 제11항에 있어서, 상기 제1 비트라인을 각 메모리 셀 스트링과 접속시키고, 전체 워드라인에 패스전압을 인가하는 단계는
    워드라인의 전압상승시 상기 제2 비트라인들과 접속된 메모리 셀들의 채널에서 발생하는 부스팅된 전하들을 방전시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
  13. 불휘발성 메모리 장치의 독출 또는 검증방법에 사용되는 불휘발성 메모리 장치의 동작 방법에 있어서,
    선택된 비트라인들을 하이레벨의 감지노드와 접속시켜 프리차지시키는 단계와,
    상기 비트라인들을 각 메모리 셀 스트링과 접속시키고 선택된 워드라인에 제1 기준전압, 비선택된 워드라인에 패스전압을 인가시키는 단계와,
    상기 비트라인과 감지노드의 접속을 차단하고, 각 메모리 셀 스트링과 접지상태의 공통소스라인을 접속시켜 판독하고자 하는 셀의 문턱전압 상태에 따라 비트라인의 전압레벨이 평가되는 제1 평가 단계와,
    상기 비트라인들을 플로팅 상태의 감지노드와 접속시키고, 상기 각 메모리 셀 스트링과 공통소스라인과의 접속을 차단시켜 상기 제1 평가 단계에서 평가된 비트라인의 전압 레벨에 따라 상기 감지노드의 전압레벨이 센싱되는 단계와,
    상기 비트라인과 감지노드의 접속을 차단하고, 상기 선택된 워드라인에 제2 기준전압을 인가시키고, 각 메모리 셀 스트링과 접지상태의 공통소스라인을 접속시켜 판독하고자 하는 셀의 문턱전압 상태에 따라 비트라인의 전압레벨이 평가되는 제2 평가 단계와,
    상기 비트라인들을 플로팅 상태의 감지노드와 접속시키고, 상기 각 메모리 셀 스트링과 공통소스라인과의 접속을 차단시켜 상기 제2 평가 단계에서 평가된 비트라인의 전압 레벨에 따라 상기 감지노드의 전압레벨이 센싱되는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
  14. 제13항에 있어서, 상기 선택된 비트라인들을 하이레벨의 감지노드와 접속시켜 프리차지시키는 단계는
    비트라인 선택부에 제1 전압의 비트라인 선택신호를 인가하여 상기 감지노드와 상기 선택된 비트라인을 접속시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
  15. 제13항에 있어서, 상기 선택된 비트라인들을 하이레벨의 감지노드와 접속시켜 프리차지시키는 단계는
    비트라인 센싱부에 제1 전압의 비트라인 센싱신호를 인가하여 상기 감지노드와 상기 선택된 비트라인을 접속시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
  16. 제13항에 있어서, 상기 비트라인들을 각 메모리 셀 스트링과 접속시키고 선택된 워드라인에 제1 기준전압, 비선택된 워드라인에 상기 패스전압을 인가시키는 단계는
    상기 선택된 워드라인에 제1 기준전압을 인가하는 단계와,
    상기 비선택된 워드라인에 상기 제1 기준전압보다 큰 패스전압을 인가시켜 상기 비선택된 워드라인과 접속된 메모리 셀을 턴온시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
  17. 제13항에 있어서, 상기 비트라인과 감지노드의 접속을 차단하고, 각 메모리 셀 스트링과 접지상태의 공통소스라인을 접속시켜 판독하고자 하는 셀의 문턱전압 상태에 따라 비트라인의 전압레벨이 평가되는 제1 평가 단계는
    상기 판독하고자 하는 셀의 문턱전압이 상기 제1 기준전압보다 작은 경우 해당 셀이 턴온되어 상기 비트라인의 전압레벨이 로우레벨로 천이되는 단계와,
    상기 판독하고자 하는 셀의 문턱전압이 상기 제1 기준전압보다 큰 경우 해당 셀이 턴오프되어 상기 비트라인의 전압레벨이 하이레벨을 유지하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
  18. 제13항에 있어서, 상기 비트라인과 감지노드의 접속을 차단하고, 각 메모리 셀 스트링과 접지상태의 공통소스라인을 접속시켜 판독하고자 하는 셀의 문턱전압 상태에 따라 비트라인의 전압레벨이 평가되는 제1 평가 단계는
    소스 선택 신호를 인가하여 상기 메모리 셀 스트링과 상기 공통소스라인을 선택적으로 접속시키는 소스 선택 트랜지스터를 턴온시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
  19. 제13항에 있어서, 상기 비트라인들을 플로팅 상태의 감지노드와 접속시키고, 상기 각 메모리 셀 스트링과 공통소스라인과의 접속을 차단시켜 상기 제1 평가 단계에서 평가된 비트라인의 전압 레벨에 따라 상기 감지노드의 전압레벨이 센싱되는 단계는
    소스 선택 신호의 인가를 중단하여 상기 메모리 셀 스트링과 상기 공통소스라인을 선택적으로 접속시키는 소스 선택 트랜지스터를 턴오프시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
  20. 제13항에 있어서, 상기 비트라인들을 플로팅 상태의 감지노드와 접속시키고, 상기 각 메모리 셀 스트링과 공통소스라인과의 접속을 차단시켜 상기 제1 평가 단계에서 평가된 비트라인의 전압 레벨에 따라 상기 감지노드의 전압레벨이 센싱되는 단계는
    상기 비트라인의 전압 레벨이 하이레벨 상태인 경우 상기 감지노드가 플로팅 상태를 유지하는 단계와,
    상기 비트라인의 전압 레벨이 로우레벨 상태인 경우 상기 감지노드가 접지상 태로 천이되는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
  21. 제13항에 있어서, 상기 비트라인과 감지노드의 접속을 차단하고, 상기 선택된 워드라인에 제2 기준전압을 인가시키고, 각 메모리 셀 스트링과 접지상태의 공통소스라인을 접속시켜 판독하고자 하는 셀의 문턱전압 상태에 따라 비트라인의 전압레벨이 평가되는 제2 평가 단계는
    상기 선택된 워드라인에 상기 제1 기준전압보다 큰 제2 기준전압을 인가하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
  22. 제13항에 있어서, 상기 비트라인과 감지노드의 접속을 차단하고, 상기 선택된 워드라인에 제2 기준전압을 인가시키고, 각 메모리 셀 스트링과 접지상태의 공통소스라인을 접속시켜 판독하고자 하는 셀의 문턱전압 상태에 따라 비트라인의 전압레벨이 평가되는 제2 평가 단계는
    상기 제2 기준전압의 상승이 완료된 시점에 소스 선택 신호를 인가하여 상기 메모리 셀 스트링과 상기 공통소스라인을 선택적으로 접속시키는 소스 선택 트랜지스터를 턴온시키는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
  23. 제13항에 있어서, 상기 비트라인과 감지노드의 접속을 차단하고, 상기 선택 된 워드라인에 제2 기준전압을 인가시키고, 각 메모리 셀 스트링과 접지상태의 공통소스라인을 접속시켜 판독하고자 하는 셀의 문턱전압 상태에 따라 비트라인의 전압레벨이 평가되는 제2 평가 단계는
    상기 판독하고자 하는 셀의 문턱전압이 상기 제2 기준전압보다 작은 경우 해당 셀이 턴온되어 상기 비트라인의 전압레벨이 로우레벨로 천이되는 단계와,
    상기 판독하고자 하는 셀의 문턱전압이 상기 제2 기준전압보다 큰 경우 해당 셀이 턴오프되어 상기 비트라인의 전압레벨이 하이레벨을 유지하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 동작 방법.
  24. 제13항에 있어서, 상기 비트라인과 감지노드의 접속을 차단하고, 상기 선택된 워드라인에 상기 제2 기준전압보다 큰 제3 기준전압을 인가시키고, 각 메모리 셀 스트링과 접지상태의 공통소스라인을 접속시켜 판독하고자 하는 셀의 문턱전압 상태에 따라 비트라인의 전압레벨이 평가되는 제3 평가 단계와,
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