JPH10125083A - 単一ビットセル及び多量ビットセル動作の同時的な遂行が可能な不揮発性半導体メモリ装置 - Google Patents
単一ビットセル及び多量ビットセル動作の同時的な遂行が可能な不揮発性半導体メモリ装置Info
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- JPH10125083A JPH10125083A JP27095797A JP27095797A JPH10125083A JP H10125083 A JPH10125083 A JP H10125083A JP 27095797 A JP27095797 A JP 27095797A JP 27095797 A JP27095797 A JP 27095797A JP H10125083 A JPH10125083 A JP H10125083A
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Abstract
(57)【要約】
【課題】 一つの基板上の局部的なセルアレイ領域で、
単一ビットセル動作あるいは多重ビットセル動作の遂行
が可能な不揮発性半導体メモリを提供する。 【解決手段】 フラッシュメモリ装置はビットライン対
に連結された２つのラッチが動作モードにより、伝達ゲ
ートにより、相互に電気的に分離されたり連結されたり
する構造を持つ。この装置で２つのラッチ中の一つによ
り、他の一つが制御されることにより、多重ビットデー
タ読出及びプログラミング検証動作が遂行される。多重
ビット読出動作の間の一定な量のビットライン電流と階
段波形のワードライン電圧とにより、選択されたメモリ
セルを通じて流れるセル電流の差により、多重ビットデ
ータが感知される。又、多重ビットプログラム検証動作
の間の選択されたワードラインの電圧が多重ビット読出
動作の間の選択されたワードラインの電圧より一定電位
差だけ高く設定される。読出動作の間のワードライン電
圧レベルよりプログラムされるセルのスレッショルド電
圧レベルをより高く分布させることにより読出動作マー
ジンが改善される。
単一ビットセル動作あるいは多重ビットセル動作の遂行
が可能な不揮発性半導体メモリを提供する。 【解決手段】 フラッシュメモリ装置はビットライン対
に連結された２つのラッチが動作モードにより、伝達ゲ
ートにより、相互に電気的に分離されたり連結されたり
する構造を持つ。この装置で２つのラッチ中の一つによ
り、他の一つが制御されることにより、多重ビットデー
タ読出及びプログラミング検証動作が遂行される。多重
ビット読出動作の間の一定な量のビットライン電流と階
段波形のワードライン電圧とにより、選択されたメモリ
セルを通じて流れるセル電流の差により、多重ビットデ
ータが感知される。又、多重ビットプログラム検証動作
の間の選択されたワードラインの電圧が多重ビット読出
動作の間の選択されたワードラインの電圧より一定電位
差だけ高く設定される。読出動作の間のワードライン電
圧レベルよりプログラムされるセルのスレッショルド電
圧レベルをより高く分布させることにより読出動作マー
ジンが改善される。
Description
【０００１】
【発明の属する技術分野】本発明は不揮発性半導体メモ
リ装置（ｎｏｎｖｏｌａｔｉｌｅ ｓｅｍｉｃｏｎｄｕ
ｃｔｏｒ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）に係り、より
具体的には、一つの基板（ａ ｓｕｂｓｔｒａｔｅ）上
から単一ビットセル動作（ｓｉｎｇｌｅｂｉｔ ｃｅｌ
ｌ ｏｐｅｒａｔｉｏｎ）と多重ビット（ｍｕｌｔｉｂ
ｉｔ）セル動作とが同時に遂行可能なＮＡＮＤフラッシ
ュＥＥＰＲＯＭ（ｆｌａｓｈ ｅｌｅｃｔｒｉｃａｌｌ
ｙ ｅｒａｓａｂｌｅ ａｎｄ ｐｒｏｇｒａｍｍａｂ
ｌｅ ｒｅａｄ−ｏｎｌｙ ｍｅｍｏｒｙ）に関する。
リ装置（ｎｏｎｖｏｌａｔｉｌｅ ｓｅｍｉｃｏｎｄｕ
ｃｔｏｒ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）に係り、より
具体的には、一つの基板（ａ ｓｕｂｓｔｒａｔｅ）上
から単一ビットセル動作（ｓｉｎｇｌｅｂｉｔ ｃｅｌ
ｌ ｏｐｅｒａｔｉｏｎ）と多重ビット（ｍｕｌｔｉｂ
ｉｔ）セル動作とが同時に遂行可能なＮＡＮＤフラッシ
ュＥＥＰＲＯＭ（ｆｌａｓｈ ｅｌｅｃｔｒｉｃａｌｌ
ｙ ｅｒａｓａｂｌｅ ａｎｄ ｐｒｏｇｒａｍｍａｂ
ｌｅ ｒｅａｄ−ｏｎｌｙ ｍｅｍｏｒｙ）に関する。
【０００２】
【従来の技術】最近、高集積度（ｈｉｇｈ ｄｅｎｓｉ
ｔｙ）不揮発性メモリ装置、特に、その中でもフラッシ
ュＥＥＰＲＯＭ装置は高いプログラミング速度（ｈｉｇ
ｈｅｒｐｒｏｇｒａｍｍｉｎｇ ｓｐｅｅｄ）、そし
て、低い電力消費（ｌｏｗｅｒｐｏｗｅｒ ｃｏｎｓｕ
ｍｐｔｉｏｎ）等の長所を持つので、ディジタルカメラ
（ｄｉｇｉｔａｌ ｃａｍｅｒａ）、ＰＣカード等のよ
うなポータブルハンディターミナル（ｐｏｒｔａｂｌｅ
ｈａｎｄｙ ｔｅｒｍｉｎａｌ）用の大量貯蔵用媒体
（ｍｅｄｉａ ｆｏｒ ｍａｓｓ ｓｔｏｒａｇｅ）と
して、又は、従来のハードディスク（ｈａｒｄ ｄｉｓ
ｋ）の代りとして使用されている。
ｔｙ）不揮発性メモリ装置、特に、その中でもフラッシ
ュＥＥＰＲＯＭ装置は高いプログラミング速度（ｈｉｇ
ｈｅｒｐｒｏｇｒａｍｍｉｎｇ ｓｐｅｅｄ）、そし
て、低い電力消費（ｌｏｗｅｒｐｏｗｅｒ ｃｏｎｓｕ
ｍｐｔｉｏｎ）等の長所を持つので、ディジタルカメラ
（ｄｉｇｉｔａｌ ｃａｍｅｒａ）、ＰＣカード等のよ
うなポータブルハンディターミナル（ｐｏｒｔａｂｌｅ
ｈａｎｄｙ ｔｅｒｍｉｎａｌ）用の大量貯蔵用媒体
（ｍｅｄｉａ ｆｏｒ ｍａｓｓ ｓｔｏｒａｇｅ）と
して、又は、従来のハードディスク（ｈａｒｄ ｄｉｓ
ｋ）の代りとして使用されている。
【０００３】フラッシュＥＥＰＲＯＭ装置は、メモリセ
ル構造の観点で、一般的にＮＡＮＤ構造になる（ｓｔｒ
ｕｃｔｕｒｅｄ）装置とＮＯＲ構造になる装置とに区分
される。これらの中、集積度の観点で優秀な特性を持つ
のはＮＡＮＤ構造装置であり、ランダムアクセス（ｒａ
ｎｄｏｍ ａｃｃｅｓｓ）時間特性が優秀なものはＮＯ
Ｒ構造装置である。ＮＯＲ構造装置は、メモリセル各々
が独立的にビットライン（ｂｉｔ ｌｉｎｅ）とワード
ライン（ｗｏｒｄ ｌｉｎｅ）とに連結される構造を持
つので、あるセルの書込動作（ｗｒｉｔｉｎｇ ｏｐｅ
ｒａｔｉｏｎ）や読出動作（ｒｅａｄｉｎｇ ｏｐｅｒ
ａｔｉｏｎ）の間に、該当セルが他のセルにより干渉を
あまり受けない長所を持つ。しかし、ＮＯＲ構造装置
は、各セルとこれに対応するビットラインとの間に、そ
れらを相互連結するためのコンタクト（ｃｏｎｔａｃ
ｔ）を必要とするので、集積度の観点で、複数のセルが
直列に連結された一つのユニット（ｕｎｉｔ）、すなわ
ち、ストリング（ｓｔｒｉｎｇ）あたり、一つのコンタ
ムだけを必要とするＮＡＮＤ構造装置と比較する時、短
所を持つ。
ル構造の観点で、一般的にＮＡＮＤ構造になる（ｓｔｒ
ｕｃｔｕｒｅｄ）装置とＮＯＲ構造になる装置とに区分
される。これらの中、集積度の観点で優秀な特性を持つ
のはＮＡＮＤ構造装置であり、ランダムアクセス（ｒａ
ｎｄｏｍ ａｃｃｅｓｓ）時間特性が優秀なものはＮＯ
Ｒ構造装置である。ＮＯＲ構造装置は、メモリセル各々
が独立的にビットライン（ｂｉｔ ｌｉｎｅ）とワード
ライン（ｗｏｒｄ ｌｉｎｅ）とに連結される構造を持
つので、あるセルの書込動作（ｗｒｉｔｉｎｇ ｏｐｅ
ｒａｔｉｏｎ）や読出動作（ｒｅａｄｉｎｇ ｏｐｅｒ
ａｔｉｏｎ）の間に、該当セルが他のセルにより干渉を
あまり受けない長所を持つ。しかし、ＮＯＲ構造装置
は、各セルとこれに対応するビットラインとの間に、そ
れらを相互連結するためのコンタクト（ｃｏｎｔａｃ
ｔ）を必要とするので、集積度の観点で、複数のセルが
直列に連結された一つのユニット（ｕｎｉｔ）、すなわ
ち、ストリング（ｓｔｒｉｎｇ）あたり、一つのコンタ
ムだけを必要とするＮＡＮＤ構造装置と比較する時、短
所を持つ。
【０００４】最近、このようなフラッシュＥＥＰＲＯＭ
装置の集積度向上のため、一つのメモリセルに多数のビ
ットのデータを貯蔵する技術として、多重ビット（ｍｕ
ｌｔｉｂｉｔ）、多重レベル（ｍｕｌｔｉｌｅｖｅ
ｌ）、あるいは、多重状態（ｍｕｌｔｉｓｔａｔｅ）フ
ラッシュＥＥＰＲＯＭ技術による研究が活発に行なわれ
ている。大量貯蔵用装置の重要な必須要件はビット当り
の値段（ｌｏｗ ｃｏｓｔｐｅｒ ｂｉｔ）を低減させ
なければならないことである。このような要求により、
フラッシュＥＥＰＲＯＭ装置のビット当りの値段を画期
的に減らすことができる技術が１９９５年２月、ＩＥＥ
Ｅ，ＩＳＳＣＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃ
ａｌ Ｐａｐｅｒｓ，ｐｐ．１３２−１３３に、Ｍ．Ｂ
ａｕｅｒ外の多数により、“Ａ Ｍｕｌｔｉｌｅｖｅｌ
−Ｃｅｌｌ ３２Ｍｂ ＦｌａｓｈＭｅｍｏｒｙ”とい
う題目で掲載されたことがある。前記文献に開示された
フラッシュメモリ装置はＮＯＲ構造のセルアレイを持つ
装置であり、セルの大きさの減少と共に、２ビット当り
４レベル（４ ｌｅｖｅｌｓ ｐｅｒ ２ ｂｉｔｓ）
を持つ。フラッシュメモリ装置において、２ビット当り
４レベルに該当するデータを２進法で示すと、“０
０”、“０１”、“１０”、“１１”になり、各々のデ
ータには特定なスレッショルド電圧レベル（ｔｈｒｅｓ
ｈｏｌｄ ｖｏｌｔａｇｅ ｌｅｖｅｌ）、たとえば、
“００”＝２．５Ｖ、“０１”＝１．５Ｖ、“１０”＝
０．５Ｖ、“１１”＝−３Ｖが付与される。各メモリセ
ルが４レベルのスレッショルド電圧中、特定な一つのス
レッショルド電圧レベルを持つことにより、００、０
１、１０、１１の２進データ中、特定スレッショルド電
圧に該当する一つの２進データが各メモリセルに貯蔵さ
れる。このように、多重状態フラッシュメモリ装置は、
通常的に２つ以上のスレッショルド電圧分布（ｔｈｒｅ
ｓｈｏｌｄ ｖｏｌｔａｇｅ ｄｉｓｔｒｉｂｕｔｉｏ
ｎ）と各々のスレッショルド電圧（Ｖｔｈ）に対応する
状態を持つ。
装置の集積度向上のため、一つのメモリセルに多数のビ
ットのデータを貯蔵する技術として、多重ビット（ｍｕ
ｌｔｉｂｉｔ）、多重レベル（ｍｕｌｔｉｌｅｖｅ
ｌ）、あるいは、多重状態（ｍｕｌｔｉｓｔａｔｅ）フ
ラッシュＥＥＰＲＯＭ技術による研究が活発に行なわれ
ている。大量貯蔵用装置の重要な必須要件はビット当り
の値段（ｌｏｗ ｃｏｓｔｐｅｒ ｂｉｔ）を低減させ
なければならないことである。このような要求により、
フラッシュＥＥＰＲＯＭ装置のビット当りの値段を画期
的に減らすことができる技術が１９９５年２月、ＩＥＥ
Ｅ，ＩＳＳＣＣ Ｄｉｇｅｓｔ ｏｆ Ｔｅｃｈｎｉｃ
ａｌ Ｐａｐｅｒｓ，ｐｐ．１３２−１３３に、Ｍ．Ｂ
ａｕｅｒ外の多数により、“Ａ Ｍｕｌｔｉｌｅｖｅｌ
−Ｃｅｌｌ ３２Ｍｂ ＦｌａｓｈＭｅｍｏｒｙ”とい
う題目で掲載されたことがある。前記文献に開示された
フラッシュメモリ装置はＮＯＲ構造のセルアレイを持つ
装置であり、セルの大きさの減少と共に、２ビット当り
４レベル（４ ｌｅｖｅｌｓ ｐｅｒ ２ ｂｉｔｓ）
を持つ。フラッシュメモリ装置において、２ビット当り
４レベルに該当するデータを２進法で示すと、“０
０”、“０１”、“１０”、“１１”になり、各々のデ
ータには特定なスレッショルド電圧レベル（ｔｈｒｅｓ
ｈｏｌｄ ｖｏｌｔａｇｅ ｌｅｖｅｌ）、たとえば、
“００”＝２．５Ｖ、“０１”＝１．５Ｖ、“１０”＝
０．５Ｖ、“１１”＝−３Ｖが付与される。各メモリセ
ルが４レベルのスレッショルド電圧中、特定な一つのス
レッショルド電圧レベルを持つことにより、００、０
１、１０、１１の２進データ中、特定スレッショルド電
圧に該当する一つの２進データが各メモリセルに貯蔵さ
れる。このように、多重状態フラッシュメモリ装置は、
通常的に２つ以上のスレッショルド電圧分布（ｔｈｒｅ
ｓｈｏｌｄ ｖｏｌｔａｇｅ ｄｉｓｔｒｉｂｕｔｉｏ
ｎ）と各々のスレッショルド電圧（Ｖｔｈ）に対応する
状態を持つ。
【０００５】一方、文献に開示された多重状態（あるい
は多重ビット）フラッシュメモリ装置は、１６メガビッ
ト（Ｍｂ）の物理的なセルアレイ（ｐｈｙｓｉｃａｌ
ｃｅｌｌ ａｒｒａｙ）を持つが、多重ビットセル動作
モード（ｍｕｌｔｉｂｉｔｃｅｌｌ ｏｐｅｒａｔｉｏ
ｎ ｍｏｄｅ）では、３２Ｍｂの仮想的なセルアレイ
（ｖｉｒｔｕａｌ ｃｅｌｌ ａｒｒａｙ）を持つ。こ
の装置では、モード選択信号（ｍｏｄｅ ｏｐｔｉｏｎ
ｓｉｇｎａｌ）により、セルアレイ全体が択一的に単
一あるいは多重ビットセル動作モードになり、１６Ｍｂ
あるいは３２Ｍｂの容量を持つ。なお詳細については、
前記文献を参照することが望ましい。これらは、本発明
の範囲外であるので、ここではこれ以上の説明は省略す
る。
は多重ビット）フラッシュメモリ装置は、１６メガビッ
ト（Ｍｂ）の物理的なセルアレイ（ｐｈｙｓｉｃａｌ
ｃｅｌｌ ａｒｒａｙ）を持つが、多重ビットセル動作
モード（ｍｕｌｔｉｂｉｔｃｅｌｌ ｏｐｅｒａｔｉｏ
ｎ ｍｏｄｅ）では、３２Ｍｂの仮想的なセルアレイ
（ｖｉｒｔｕａｌ ｃｅｌｌ ａｒｒａｙ）を持つ。こ
の装置では、モード選択信号（ｍｏｄｅ ｏｐｔｉｏｎ
ｓｉｇｎａｌ）により、セルアレイ全体が択一的に単
一あるいは多重ビットセル動作モードになり、１６Ｍｂ
あるいは３２Ｍｂの容量を持つ。なお詳細については、
前記文献を参照することが望ましい。これらは、本発明
の範囲外であるので、ここではこれ以上の説明は省略す
る。
【０００６】多重状態フラッシュメモリで、隣接した状
態の間のウィンドゥ（ｓｔａｇｅ−ｔｏ−ｓｔａｔｅ
ｗｉｎｄｏｗ）は、一般フラッシュメモリ装置（ｎｏｒ
ｍａｌ ｆｌａｓｈ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）に
比較して、その幅が狭く（たとえば、４状態フラッシュ
メモリの場合には、約０．６Ｖ程度）、読出し動作の間
に選択されたワードライン（ｓｅｌｅｃｔｅｄ ｗｏｒ
ｄ ｌｉｎｅ）に印加される電圧と、スレッショルド電
圧分布の端（ｅｄｇｅ）との間のマージン（ｍａｒｇｉ
ｎ）はウィンドゥの中間（たとえば、約０．３Ｖ程度）
になる。従って、多重ビットセルアレイの場合、工程変
化（ｐｒｏｃｅｓｓ ｖａｒｉａｔｉｏｎ）や選択され
たワードラインの電圧レベル、動作電圧、温度等の変化
による無効感知（ｉｎｖａｌｉｄ ｓｅｎｓｉｎｇ）の
可能性が一般フラッシュメモリ装置に比べてより高くな
る。そこで、バイオス（ｂａｓｉｃ ｉｎｐｕｔ／ｏｕ
ｔｐｕｔ ｓｙｓｔｅｍ；ＢＩＯＳ）情報、フォント
（ｆｏｎｔ）情報等のように、優秀な保存特性（ｓｔｏ
ｒａｇｅ ｃｈａｒａｃｔｅｒｉｓｔｉｃ）が要求され
る情報の貯蔵のための装置としては、一般フラッシュメ
モリが有利であるが、音声情報等のように大量の連続的
な情報中で一つのビットあるいはいくつのビットについ
て情報の貯蔵失敗（ｓｔｏｒａｇｅ ｆａｉｌｕｒｅ）
が発生したとしても大きな問題がない情報の貯蔵のため
の大容量の装置としては、多重状態フラッシュメモリが
有利である。
態の間のウィンドゥ（ｓｔａｇｅ−ｔｏ−ｓｔａｔｅ
ｗｉｎｄｏｗ）は、一般フラッシュメモリ装置（ｎｏｒ
ｍａｌ ｆｌａｓｈ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）に
比較して、その幅が狭く（たとえば、４状態フラッシュ
メモリの場合には、約０．６Ｖ程度）、読出し動作の間
に選択されたワードライン（ｓｅｌｅｃｔｅｄ ｗｏｒ
ｄ ｌｉｎｅ）に印加される電圧と、スレッショルド電
圧分布の端（ｅｄｇｅ）との間のマージン（ｍａｒｇｉ
ｎ）はウィンドゥの中間（たとえば、約０．３Ｖ程度）
になる。従って、多重ビットセルアレイの場合、工程変
化（ｐｒｏｃｅｓｓ ｖａｒｉａｔｉｏｎ）や選択され
たワードラインの電圧レベル、動作電圧、温度等の変化
による無効感知（ｉｎｖａｌｉｄ ｓｅｎｓｉｎｇ）の
可能性が一般フラッシュメモリ装置に比べてより高くな
る。そこで、バイオス（ｂａｓｉｃ ｉｎｐｕｔ／ｏｕ
ｔｐｕｔ ｓｙｓｔｅｍ；ＢＩＯＳ）情報、フォント
（ｆｏｎｔ）情報等のように、優秀な保存特性（ｓｔｏ
ｒａｇｅ ｃｈａｒａｃｔｅｒｉｓｔｉｃ）が要求され
る情報の貯蔵のための装置としては、一般フラッシュメ
モリが有利であるが、音声情報等のように大量の連続的
な情報中で一つのビットあるいはいくつのビットについ
て情報の貯蔵失敗（ｓｔｏｒａｇｅ ｆａｉｌｕｒｅ）
が発生したとしても大きな問題がない情報の貯蔵のため
の大容量の装置としては、多重状態フラッシュメモリが
有利である。
【０００７】
【発明が解決しようとする課題】一般的に、一般フラッ
シュメモリの特性と多重状態フラッシュメモリの特性と
が適切な比率で必要となる場合がたびたび発生する。こ
のような場合、従来は単一ビットメモリ基板と多重ビッ
トメモリ基板とを各々別に使用してきた。前述の文献に
開示された多重状態フラッシュメモリ装置でも、チップ
（ｃｈｉｐ）のセルアレイ全体を対象に、単一あるいは
多重ビット動作のための選択が行なわれるので、チップ
の局部的なセルアレイだけで、単一あるいは多重ビット
動作を遂行することは不可能である。
シュメモリの特性と多重状態フラッシュメモリの特性と
が適切な比率で必要となる場合がたびたび発生する。こ
のような場合、従来は単一ビットメモリ基板と多重ビッ
トメモリ基板とを各々別に使用してきた。前述の文献に
開示された多重状態フラッシュメモリ装置でも、チップ
（ｃｈｉｐ）のセルアレイ全体を対象に、単一あるいは
多重ビット動作のための選択が行なわれるので、チップ
の局部的なセルアレイだけで、単一あるいは多重ビット
動作を遂行することは不可能である。
【０００８】本発明の目的は、一つの基板上の局部的な
セルアレイ領域で、単一ビットセル動作あるいは多重ビ
ットセル動作の遂行が可能な不揮発性半導体メモリを提
供することである。
セルアレイ領域で、単一ビットセル動作あるいは多重ビ
ットセル動作の遂行が可能な不揮発性半導体メモリを提
供することである。
【０００９】本発明の他の目的は一つの基板上で、単一
ビットセル動作及び多重ビットセル動作の同時的な遂行
が可能な不揮発性半導体メモリを提供することである。
ビットセル動作及び多重ビットセル動作の同時的な遂行
が可能な不揮発性半導体メモリを提供することである。
【００１０】
【課題を解決するための手段】このような目的を達成す
るための本発明の一つの特徴によると、不揮発性半導体
メモリ装置は：行と列とを定義するように基板上に形成
されたメモリセルのアレイと；各行に従って伸張する複
数のワードラインと；各列に従って伸張する複数のビッ
トライン対と；各ビットライン対に各々対応する複数の
各部データライン対と；前記各ビットライン対及び前記
各外部データライン対に対応し、プログラミング及びプ
ログラミング検証動作の間に前記対応するビットライン
対に対応する前記外部データライン対からのデータを伝
達し、プログラミング状態に検証し、読出動作の間に対
応する前記外部データライン対で対応する前記ビットラ
イン対上のデータを伝達する複数のページバッファとを
含み；前記各ページバッファは、第１ノードと、第２ノ
ードと、対応するビットライン対中の第１ビットライン
と第１ノードとの間に連結され、第１制御信号に応答
し、選択的に前記第１ビットラインと前記第１ノードと
を電気的に連結する第１分離手段と、対応するビットラ
イン対中の第２ビットラインと第２ノードとの間に連結
され、前記第１制御信号に応答し、選択的に前記第２ビ
ットラインと前記第２ノードとを電気的に連結する第２
分離手段と、第２及び第３制御信号に応答し、プログラ
ミング動作の間に前記第１及び第２ノードに選択的にプ
ログラム防止電圧を供給すると共に、読出動作の間に前
記第１及び第２ノードに選択的に接地電圧を供給する第
１電圧供給手段と、第３ノード、第４ノードと、第１及
び第３ノード間に連結され、第２制御信号に応答し、選
択的に第１ノードと前記第３ノードとを相互に電気的に
連結する第３分離手段と、前記第２及び第４ノードの間
に連結され、第３制御信号に応答し、選択的に第２ノー
ドと前記第４ノードとを相互に電気的に連結する第４分
離手段と、対応する外部データライン対中の第１データ
ラインに連結される第５ノードと、対応する外部データ
ライン対中の第２データラインに連結される第６ノード
と、前記第３及び第５ノードの間に連結され、第４制御
信号に応答し、選択的に第３ノードと前記第５ノードと
を相互に電気的に連結する第５分離手段と、前記第４及
び第６ノードの間に連結され、第５制御信号に応答し、
選択的に前記第４ノードと前記第６ノードとを相互に電
気的に連結する第６分離手段と、第６制御信号に応答
し、選択的に前記第３ノードと前記第４ノードとに前記
接地電圧を供給する第２電圧供給手段と、第７制御信号
に応答し、選択的に前記第３ノードと前記第４ノードと
に定電流を供給する電流供給手段と、第８制御信号に応
答し、選択的に前記第３ノードと前記第４ノードとを相
互に電気的に連結する第７分離手段と、第７ノードと、
第８ノードと、前記第５ノードと前記第７ノードとの間
に連結され、前記第５及び第７ノード上の情報をラッチ
すると共に、前記第５及び第７ノードに相補的な信号を
各々出力する第１ラッチと、前記第６ノードと前記第８
ノードとの間に連結され、前記第６及び第８ノード上の
情報をラッチすると共に、前記第６及び第８ノードに相
補的な信号を各々出力する第２ラッチと、第９ないし第
１１制御信号に応答し、前記プログラミング動作と、前
記プログラミング検証動作及び読出動作との間に前記第
１及び第２ラッチの出力状態を各々制御するラッチ制御
手段とを含む。
るための本発明の一つの特徴によると、不揮発性半導体
メモリ装置は：行と列とを定義するように基板上に形成
されたメモリセルのアレイと；各行に従って伸張する複
数のワードラインと；各列に従って伸張する複数のビッ
トライン対と；各ビットライン対に各々対応する複数の
各部データライン対と；前記各ビットライン対及び前記
各外部データライン対に対応し、プログラミング及びプ
ログラミング検証動作の間に前記対応するビットライン
対に対応する前記外部データライン対からのデータを伝
達し、プログラミング状態に検証し、読出動作の間に対
応する前記外部データライン対で対応する前記ビットラ
イン対上のデータを伝達する複数のページバッファとを
含み；前記各ページバッファは、第１ノードと、第２ノ
ードと、対応するビットライン対中の第１ビットライン
と第１ノードとの間に連結され、第１制御信号に応答
し、選択的に前記第１ビットラインと前記第１ノードと
を電気的に連結する第１分離手段と、対応するビットラ
イン対中の第２ビットラインと第２ノードとの間に連結
され、前記第１制御信号に応答し、選択的に前記第２ビ
ットラインと前記第２ノードとを電気的に連結する第２
分離手段と、第２及び第３制御信号に応答し、プログラ
ミング動作の間に前記第１及び第２ノードに選択的にプ
ログラム防止電圧を供給すると共に、読出動作の間に前
記第１及び第２ノードに選択的に接地電圧を供給する第
１電圧供給手段と、第３ノード、第４ノードと、第１及
び第３ノード間に連結され、第２制御信号に応答し、選
択的に第１ノードと前記第３ノードとを相互に電気的に
連結する第３分離手段と、前記第２及び第４ノードの間
に連結され、第３制御信号に応答し、選択的に第２ノー
ドと前記第４ノードとを相互に電気的に連結する第４分
離手段と、対応する外部データライン対中の第１データ
ラインに連結される第５ノードと、対応する外部データ
ライン対中の第２データラインに連結される第６ノード
と、前記第３及び第５ノードの間に連結され、第４制御
信号に応答し、選択的に第３ノードと前記第５ノードと
を相互に電気的に連結する第５分離手段と、前記第４及
び第６ノードの間に連結され、第５制御信号に応答し、
選択的に前記第４ノードと前記第６ノードとを相互に電
気的に連結する第６分離手段と、第６制御信号に応答
し、選択的に前記第３ノードと前記第４ノードとに前記
接地電圧を供給する第２電圧供給手段と、第７制御信号
に応答し、選択的に前記第３ノードと前記第４ノードと
に定電流を供給する電流供給手段と、第８制御信号に応
答し、選択的に前記第３ノードと前記第４ノードとを相
互に電気的に連結する第７分離手段と、第７ノードと、
第８ノードと、前記第５ノードと前記第７ノードとの間
に連結され、前記第５及び第７ノード上の情報をラッチ
すると共に、前記第５及び第７ノードに相補的な信号を
各々出力する第１ラッチと、前記第６ノードと前記第８
ノードとの間に連結され、前記第６及び第８ノード上の
情報をラッチすると共に、前記第６及び第８ノードに相
補的な信号を各々出力する第２ラッチと、第９ないし第
１１制御信号に応答し、前記プログラミング動作と、前
記プログラミング検証動作及び読出動作との間に前記第
１及び第２ラッチの出力状態を各々制御するラッチ制御
手段とを含む。
【００１１】このように、第７分離手段により、多重ビ
ット動作モードの間に、第１及び第２ラッチが相互に電
気的に連結され、単一ビット動作モードの間に、それら
が相互に電気的に分離されることにより、一つの基板上
の局部的な領域で、多重ビット動作モードと単一ビット
動作モードとの同時的な遂行が可能になる。
ット動作モードの間に、第１及び第２ラッチが相互に電
気的に連結され、単一ビット動作モードの間に、それら
が相互に電気的に分離されることにより、一つの基板上
の局部的な領域で、多重ビット動作モードと単一ビット
動作モードとの同時的な遂行が可能になる。
【００１２】
【発明の実施の形態】以下本発明の実施の形態に係る不
揮発性半導体メモリ装置について詳細に説明する。以下
の説明において、増加型ＭＯＳ電界効果トランジスタ
（ｅｎｈａｎｃｅｍｅｎｔ ｍｏｄｅ ｍｅｔａｌ ｏ
ｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒｆｉｅｌｄ ｅ
ｆｆｅｃｔ ｔａｎｓｉｓｔｏｒ）は単純にＭＯＳトラ
ンジスタと記述し、空乏型（ｄｅｐｌｅｔｉｏｎ ｍｏ
ｄｅ）ＭＯＳ電界効果トランジスタは空乏型ＭＯＳトラ
ンジスタと記述する。
揮発性半導体メモリ装置について詳細に説明する。以下
の説明において、増加型ＭＯＳ電界効果トランジスタ
（ｅｎｈａｎｃｅｍｅｎｔ ｍｏｄｅ ｍｅｔａｌ ｏ
ｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒｆｉｅｌｄ ｅ
ｆｆｅｃｔ ｔａｎｓｉｓｔｏｒ）は単純にＭＯＳトラ
ンジスタと記述し、空乏型（ｄｅｐｌｅｔｉｏｎ ｍｏ
ｄｅ）ＭＯＳ電界効果トランジスタは空乏型ＭＯＳトラ
ンジスタと記述する。
【００１３】図１は本発明の望ましい実施形態によるＮ
ＡＮＤ構造のセルを持つフラッシュＥＥＰＲＯＭ装置を
示している。図１を参照すると、本発明の実施形態によ
る新規なフラッシュメモリ装置はビットライン対（ｂｉ
ｔ ｌｉｎｅ ｐａｉｒ）ＢＬ１，ＢＬ２に連結された
ラッチ３１１、３１１ａが動作モードにより、伝達ゲー
ト（ｔｒａｎｓｍｉｓｓｉｏｎ ｇａｔｅ）３６０によ
って相互に電気的に分離されたり、連結されたりする構
造を持つ。この装置では、２つのラッチ３１１、３１１
ａ中の一つにより、他の一つが制御されることにより、
多重ビットデータ読出及びプログラミング検証動作が遂
行される。この装置では、多重ビット読出動作の間に、
一定量のビットライン電流と階段波形（ｓｔａｉｒｃａ
ｓｅ ｗａｖｅｆｏｒｍ）のワードライン電圧とによ
り、選択されたメモリセルを通じて流れるセル電流の差
により、多重ビットデータが感知される。又、多重ビッ
トプログラム検証動作の間の選択されたワードラインの
電圧が、多重ビット読出動作の間の選択されたワードラ
インの電圧より一定な電位差だけより高く設定され、読
出動作の間のワードライン電圧レベルよりプログラムさ
れるセルのスレッショルド電圧レベルをより高く分布さ
せ、読出動作マージンを改善する。
ＡＮＤ構造のセルを持つフラッシュＥＥＰＲＯＭ装置を
示している。図１を参照すると、本発明の実施形態によ
る新規なフラッシュメモリ装置はビットライン対（ｂｉ
ｔ ｌｉｎｅ ｐａｉｒ）ＢＬ１，ＢＬ２に連結された
ラッチ３１１、３１１ａが動作モードにより、伝達ゲー
ト（ｔｒａｎｓｍｉｓｓｉｏｎ ｇａｔｅ）３６０によ
って相互に電気的に分離されたり、連結されたりする構
造を持つ。この装置では、２つのラッチ３１１、３１１
ａ中の一つにより、他の一つが制御されることにより、
多重ビットデータ読出及びプログラミング検証動作が遂
行される。この装置では、多重ビット読出動作の間に、
一定量のビットライン電流と階段波形（ｓｔａｉｒｃａ
ｓｅ ｗａｖｅｆｏｒｍ）のワードライン電圧とによ
り、選択されたメモリセルを通じて流れるセル電流の差
により、多重ビットデータが感知される。又、多重ビッ
トプログラム検証動作の間の選択されたワードラインの
電圧が、多重ビット読出動作の間の選択されたワードラ
インの電圧より一定な電位差だけより高く設定され、読
出動作の間のワードライン電圧レベルよりプログラムさ
れるセルのスレッショルド電圧レベルをより高く分布さ
せ、読出動作マージンを改善する。
【００１４】図１を参照すると、行と列を定義する基板
上には、行に従って伸長する複数のワードラインＷＬ１
〜ＷＬｍと、列に従って伸張する複数のビットラインＢ
Ｌ１〜ＢＬｎと、基板上に形成された複数のメモリセル
のアレイ１００とが形成されている。メモリセルアレイ
１００はＮＡＮＤ構造のフラッシュＥＥＰＲＯＭ装置の
典型的なメモリセルアレイ構造を有している。このＮＡ
ＮＤ構造メモリセルアレイ１００は複数のメモリブロッ
クに区分され、各メモリブロックは複数のビットライン
ＢＬ１〜ＢＬｎに各々対応する複数のセルストリング１
１０（ｃｅｌｌｓｔｒｉｎｇｓ）を持つ。前記メモリセ
ルアレイ１００の行によっては、ストリング選択ライン
ＳＳＬと共通ソースライン及び複数のワードラインＷＬ
１〜ＷＬｍが伸張し、それらの列に従って、メモリスト
リングに各々対応するように、複数のビットラインＢＬ
１〜ＢＬｎが伸張する。各ストリング１１０はＮＭＯＳ
トランジスタからなる２つの選択トランジスタＳＴ１、
ＳＴ２と、この選択トランジスタＳＴ１、ＳＴ２の間に
各々のソースドレインチャンネル、すなわち、電流通路
が直列に連結される。各々はフローティングゲートとコ
ントロールゲートとを持つ複数のセルトランジスタＭ１
〜Ｍｍで構成される。各ストリング１１０のストリング
選択トランジスタＳＴ１の電流通路は対応するビットラ
インとセルトランジスタＭ１の電流通路と連結され、接
地選択トランジスタＳＴ２の電流通路は仮想接地ライン
（ｖｉｒｔｕａｌ ｇｒｏｕｎｄ ｌｉｎｅ）である共
通ソースライン（ｃｏｍｍｏｎ ｓｏｕｒｃｅ ｌｉｎ
ｅ）ＣＳＬとセルトランジスタＭｍとの電流通路の間に
連結される。各ストリング１１０のストリング選択トラ
ンジスタＳＴ１のゲート、メモリセルトランジスタＭ１
〜Ｍｍのコントロールゲート及び接地選択トランジスタ
ＳＴ２のゲートは各々ストリング選択ラインＳＳＬ、ワ
ードラインＷＬ１〜ＷＬｍ及び、共通ソースラインＣＳ
Ｌに連結される。このような、メモリセルトランジスタ
の構造は、一例に過ぎないし、この技術分野に通常的な
知識を持つ者は、ストリングが多様な構造を持つことが
出来ることをよく理解しなければならない。
上には、行に従って伸長する複数のワードラインＷＬ１
〜ＷＬｍと、列に従って伸張する複数のビットラインＢ
Ｌ１〜ＢＬｎと、基板上に形成された複数のメモリセル
のアレイ１００とが形成されている。メモリセルアレイ
１００はＮＡＮＤ構造のフラッシュＥＥＰＲＯＭ装置の
典型的なメモリセルアレイ構造を有している。このＮＡ
ＮＤ構造メモリセルアレイ１００は複数のメモリブロッ
クに区分され、各メモリブロックは複数のビットライン
ＢＬ１〜ＢＬｎに各々対応する複数のセルストリング１
１０（ｃｅｌｌｓｔｒｉｎｇｓ）を持つ。前記メモリセ
ルアレイ１００の行によっては、ストリング選択ライン
ＳＳＬと共通ソースライン及び複数のワードラインＷＬ
１〜ＷＬｍが伸張し、それらの列に従って、メモリスト
リングに各々対応するように、複数のビットラインＢＬ
１〜ＢＬｎが伸張する。各ストリング１１０はＮＭＯＳ
トランジスタからなる２つの選択トランジスタＳＴ１、
ＳＴ２と、この選択トランジスタＳＴ１、ＳＴ２の間に
各々のソースドレインチャンネル、すなわち、電流通路
が直列に連結される。各々はフローティングゲートとコ
ントロールゲートとを持つ複数のセルトランジスタＭ１
〜Ｍｍで構成される。各ストリング１１０のストリング
選択トランジスタＳＴ１の電流通路は対応するビットラ
インとセルトランジスタＭ１の電流通路と連結され、接
地選択トランジスタＳＴ２の電流通路は仮想接地ライン
（ｖｉｒｔｕａｌ ｇｒｏｕｎｄ ｌｉｎｅ）である共
通ソースライン（ｃｏｍｍｏｎ ｓｏｕｒｃｅ ｌｉｎ
ｅ）ＣＳＬとセルトランジスタＭｍとの電流通路の間に
連結される。各ストリング１１０のストリング選択トラ
ンジスタＳＴ１のゲート、メモリセルトランジスタＭ１
〜Ｍｍのコントロールゲート及び接地選択トランジスタ
ＳＴ２のゲートは各々ストリング選択ラインＳＳＬ、ワ
ードラインＷＬ１〜ＷＬｍ及び、共通ソースラインＣＳ
Ｌに連結される。このような、メモリセルトランジスタ
の構造は、一例に過ぎないし、この技術分野に通常的な
知識を持つ者は、ストリングが多様な構造を持つことが
出来ることをよく理解しなければならない。
【００１５】再度、図１を参照すると、メモリセルアレ
イ１００の一方には、ストリング選択ラインＳＳＬ、ワ
ードラインＷＬ１〜ＷＬｍ及び、共通ソースラインＣＳ
Ｌと連結されるよく知られている行ディコーダ回路２０
０が位置する。又、メモリセルアレイ１００の他方側に
は、複数のビットラインＢＬ１〜ＢＬｎに連結されるペ
ージバッファ回路３００が位置する。図１には、一対の
ビットラインＢＬ１、ＢＬ２に対応するページバッファ
回路だけが図示されている。図面を参照すると、ビット
ラインＢＬ１にはラッチ感知増幅器３１０が対応し、ビ
ットラインＢＬ２にはラッチ感知増幅器３１０ａが対応
する。
イ１００の一方には、ストリング選択ラインＳＳＬ、ワ
ードラインＷＬ１〜ＷＬｍ及び、共通ソースラインＣＳ
Ｌと連結されるよく知られている行ディコーダ回路２０
０が位置する。又、メモリセルアレイ１００の他方側に
は、複数のビットラインＢＬ１〜ＢＬｎに連結されるペ
ージバッファ回路３００が位置する。図１には、一対の
ビットラインＢＬ１、ＢＬ２に対応するページバッファ
回路だけが図示されている。図面を参照すると、ビット
ラインＢＬ１にはラッチ感知増幅器３１０が対応し、ビ
ットラインＢＬ２にはラッチ感知増幅器３１０ａが対応
する。
【００１６】各ラッチ感知増幅器３１０あるいは３１０
ａは外部から電流通路を介して送られてきたデータをラ
ッチし、プログラミング動作の間には、対応するビット
ラインＢＬ１（あるいはＢＬ２）にラッチした情報に該
当する電圧を供給するページバッファとして、プログラ
ミング検証動作の間には、プログラミングが適正に行な
われたか判断するための検証検出器として、読出動作の
間には、対応するビットライン上の情報を感知して増幅
する増幅器として各々動作する。各ラッチ感知増幅器３
１０あるいは３１０ａは交差接続された２つのインバー
タからで構成されるラッチ３１１あるいは３１１ａを具
備している。各ラッチ３１１あるいは３１１ａの一方の
ノード３１２あるいは３１２ａは対応するビットライン
ＢＬ１あるいはＢＬ２と、外部回路との間のデータ交換
のための対応する入出力データラインＩＯ１あるいはＩ
Ｏ２とに共通的に連結され、それらの他方のノード３１
３あるいは３１３ａはラッチ制御器３２０あるいは３２
０ａに連結される。又、各ラッチ感知増幅器３１０ある
いは３１０ａは、ノード３１５あるいは３１５ａとノー
ド３１２あるいは３１２ａとの間に連結される電流通路
を持つ分離ゲートトランジスタ３１４あるいは３１４ａ
と、ノード３１５あるいは３１５ａと接地電圧との間に
連結される電流通路を持つＮＭＯＳトランジスタ３１６
あるいは３１６ａと、電源電圧とノード３１５あるいは
３１５ａとの間に連結される電流通路を持つＰＭＯＳト
ランジスタ３１７あるいは３１７ａとを具備している。
ＮＭＯＳトランジスタ３１６あるいは３１６ａは読出動
作の遂行の前にラッチ３１１あるいは３１１ａを初期化
させるとともに、ビットラインＢＬ１あるいはＢＬ２に
接地電圧を供給する。トランジスタ３１６あるいは３１
６ａのゲートは制御信号ＤＣＢに連結される。ＰＭＯＳ
トランジスタ３１７あるいは３１７ａは読出動作の間に
選択されたビットラインに定電流を供給するためのもの
で、そのゲートは制御信号（Ｖｒｅｆ）に連結される。
一方、ラッチ感知増幅器３１０、３１０ａで、分離ゲー
トトランジスタ３１４、３１４ａのゲートは制御信号Ｐ
ＧＭ１、ＰＧＭ２に各々連結される。分離ゲートトラン
ジスタ３１４、３１４ａはプログラミング動作の間にタ
ーンオンし、ラッチ３１０、３１０ａによりラッチされ
たデータをビットラインに伝達する。
ａは外部から電流通路を介して送られてきたデータをラ
ッチし、プログラミング動作の間には、対応するビット
ラインＢＬ１（あるいはＢＬ２）にラッチした情報に該
当する電圧を供給するページバッファとして、プログラ
ミング検証動作の間には、プログラミングが適正に行な
われたか判断するための検証検出器として、読出動作の
間には、対応するビットライン上の情報を感知して増幅
する増幅器として各々動作する。各ラッチ感知増幅器３
１０あるいは３１０ａは交差接続された２つのインバー
タからで構成されるラッチ３１１あるいは３１１ａを具
備している。各ラッチ３１１あるいは３１１ａの一方の
ノード３１２あるいは３１２ａは対応するビットライン
ＢＬ１あるいはＢＬ２と、外部回路との間のデータ交換
のための対応する入出力データラインＩＯ１あるいはＩ
Ｏ２とに共通的に連結され、それらの他方のノード３１
３あるいは３１３ａはラッチ制御器３２０あるいは３２
０ａに連結される。又、各ラッチ感知増幅器３１０ある
いは３１０ａは、ノード３１５あるいは３１５ａとノー
ド３１２あるいは３１２ａとの間に連結される電流通路
を持つ分離ゲートトランジスタ３１４あるいは３１４ａ
と、ノード３１５あるいは３１５ａと接地電圧との間に
連結される電流通路を持つＮＭＯＳトランジスタ３１６
あるいは３１６ａと、電源電圧とノード３１５あるいは
３１５ａとの間に連結される電流通路を持つＰＭＯＳト
ランジスタ３１７あるいは３１７ａとを具備している。
ＮＭＯＳトランジスタ３１６あるいは３１６ａは読出動
作の遂行の前にラッチ３１１あるいは３１１ａを初期化
させるとともに、ビットラインＢＬ１あるいはＢＬ２に
接地電圧を供給する。トランジスタ３１６あるいは３１
６ａのゲートは制御信号ＤＣＢに連結される。ＰＭＯＳ
トランジスタ３１７あるいは３１７ａは読出動作の間に
選択されたビットラインに定電流を供給するためのもの
で、そのゲートは制御信号（Ｖｒｅｆ）に連結される。
一方、ラッチ感知増幅器３１０、３１０ａで、分離ゲー
トトランジスタ３１４、３１４ａのゲートは制御信号Ｐ
ＧＭ１、ＰＧＭ２に各々連結される。分離ゲートトラン
ジスタ３１４、３１４ａはプログラミング動作の間にタ
ーンオンし、ラッチ３１０、３１０ａによりラッチされ
たデータをビットラインに伝達する。
【００１７】ラッチ制御器３２０はＮＭＯＳトランジス
タ３２１〜３２５で構成される。トランジスタ３２１、
３２２、３２３の電流通路はラッチ３１１のノード３１
３と接地電圧との間に直列に連結される。トランジスタ
３２４、３２５の電流通路はトランジスタ３２１のソー
スとトランジスタ３２２とのドレイン接続ノード３２６
と、接地電圧との間に直列に連結される。トランジスタ
３２１のゲートはラッチ感知増幅器３１０のノード３１
５と連結される。トランジスタ３２２のゲートはラッチ
３１１ａの一方のノード３１２ａと連結され、トランジ
スタ３２４のゲートはラッチ３１１ａの他方のノード３
１３ａと連結される。トランジスタ３２３、３２５のゲ
ートはラッチ制御信号φＶ１、φＲ１に各々連結され
る。
タ３２１〜３２５で構成される。トランジスタ３２１、
３２２、３２３の電流通路はラッチ３１１のノード３１
３と接地電圧との間に直列に連結される。トランジスタ
３２４、３２５の電流通路はトランジスタ３２１のソー
スとトランジスタ３２２とのドレイン接続ノード３２６
と、接地電圧との間に直列に連結される。トランジスタ
３２１のゲートはラッチ感知増幅器３１０のノード３１
５と連結される。トランジスタ３２２のゲートはラッチ
３１１ａの一方のノード３１２ａと連結され、トランジ
スタ３２４のゲートはラッチ３１１ａの他方のノード３
１３ａと連結される。トランジスタ３２３、３２５のゲ
ートはラッチ制御信号φＶ１、φＲ１に各々連結され
る。
【００１８】ラッチ制御器３２０ａはＮＭＯＳトランジ
スタ３２１ａ、３２２ａで構成される。ＮＭＯＳトラン
ジスタ３２１ａ、３２２ａの電流通路はラッチ３１１ａ
のノード３１３ａと接地電圧との間に直列に連結され
る。トランジスタ３２１ａのゲートはラッチ感知増幅器
３１０ａのノード３１５ａと連結され、トランジスタ３
２２ａのゲートはラッチ制御信号φＶ２に連結される。
スタ３２１ａ、３２２ａで構成される。ＮＭＯＳトラン
ジスタ３２１ａ、３２２ａの電流通路はラッチ３１１ａ
のノード３１３ａと接地電圧との間に直列に連結され
る。トランジスタ３２１ａのゲートはラッチ感知増幅器
３１０ａのノード３１５ａと連結され、トランジスタ３
２２ａのゲートはラッチ制御信号φＶ２に連結される。
【００１９】ラッチ制御器３２０、３２０ａは読出動作
の間にビットラインレベルにより対応するラッチ３１
１、３１１ａの状態を反転させたり、あるいはそのまま
維持させる機能を持つ。ラッチ制御器３２０、３２０ａ
に入力されるラッチ制御信号φＶ１、φＶ２、φＲ１は
読出動作の開始から所定の時間が経過した後、すなわ
ち、ラッチ３１１、３１１ａの状態を反転させる時間に
なった時、エンネーブルされるパルス波形を持つ。
の間にビットラインレベルにより対応するラッチ３１
１、３１１ａの状態を反転させたり、あるいはそのまま
維持させる機能を持つ。ラッチ制御器３２０、３２０ａ
に入力されるラッチ制御信号φＶ１、φＶ２、φＲ１は
読出動作の開始から所定の時間が経過した後、すなわ
ち、ラッチ３１１、３１１ａの状態を反転させる時間に
なった時、エンネーブルされるパルス波形を持つ。
【００２０】各ラッチ感知増幅器３１０あるいは３１０
ａのノード３１５あるいは３１５ａは分離ゲートトラン
ジスタ３３０、３４０あるいは３３０ａ、３４０ａを通
じて対応するビットラインＢＬ１あるいはＢＬ２に連結
される。分離ゲートトランジスタ３３０、３３０ａは空
乏型ＮＭＯＳトランジスタで構成され、これらのゲート
は制御信号（ＢＬＳＨＦ）に共通的に連結される。分離
ゲートトランジスタ３４０、３４０ａはビットライン対
ＢＬ１、ＢＬ２中、一つのビットラインを選択するため
のものであり、それらのゲートはアドレス信号Ａｉ、Ａ
ｉ／バーに各々連結される。
ａのノード３１５あるいは３１５ａは分離ゲートトラン
ジスタ３３０、３４０あるいは３３０ａ、３４０ａを通
じて対応するビットラインＢＬ１あるいはＢＬ２に連結
される。分離ゲートトランジスタ３３０、３３０ａは空
乏型ＮＭＯＳトランジスタで構成され、これらのゲート
は制御信号（ＢＬＳＨＦ）に共通的に連結される。分離
ゲートトランジスタ３４０、３４０ａはビットライン対
ＢＬ１、ＢＬ２中、一つのビットラインを選択するため
のものであり、それらのゲートはアドレス信号Ａｉ、Ａ
ｉ／バーに各々連結される。
【００２１】各ビットラインＢＬ１あるいはＢＬ２に対
応する分離ゲートトランジスタ３３０、３４０あるいは
３３０ａ、３４０ａの間には動作モードにより、対応す
るビットラインで必要とする電圧を供給するトランジス
タ３５０あるいは３５０ａが連結される。このトランジ
スタ３５０、３５０ａのゲートは制御信号Ｉｎｈｉｂｉ
ｔ１、Ｉｎｈｉｂｉｔ２に各々連結される。トランジス
タ３５０、３５０ａはプログラミング動作の間には一対
のビットラインＢＬ１、ＢＬ２中、非選択された一つの
ビットラインＢＬ１あるいはＢＬ２にプログラミング防
止電圧を供給し、読出動作の間には、非選択された一つ
のビットラインＢＬ１あるいはＢＬ２に接地電圧を供給
し、消去動作の間には全てのビットラインをフローティ
ング状態にする。
応する分離ゲートトランジスタ３３０、３４０あるいは
３３０ａ、３４０ａの間には動作モードにより、対応す
るビットラインで必要とする電圧を供給するトランジス
タ３５０あるいは３５０ａが連結される。このトランジ
スタ３５０、３５０ａのゲートは制御信号Ｉｎｈｉｂｉ
ｔ１、Ｉｎｈｉｂｉｔ２に各々連結される。トランジス
タ３５０、３５０ａはプログラミング動作の間には一対
のビットラインＢＬ１、ＢＬ２中、非選択された一つの
ビットラインＢＬ１あるいはＢＬ２にプログラミング防
止電圧を供給し、読出動作の間には、非選択された一つ
のビットラインＢＬ１あるいはＢＬ２に接地電圧を供給
し、消去動作の間には全てのビットラインをフローティ
ング状態にする。
【００２２】ラッチ感知増幅器３１０のノード３１５
と、ラッチ感知増幅器３１０ａのノード３１５ａとの間
にはＣＭＯＳ伝達ゲート３６０が連結される。この伝達
ゲート３６０は制御信号（Ｓｅｐｅｒａｔｅ）により制
御される。
と、ラッチ感知増幅器３１０ａのノード３１５ａとの間
にはＣＭＯＳ伝達ゲート３６０が連結される。この伝達
ゲート３６０は制御信号（Ｓｅｐｅｒａｔｅ）により制
御される。
【００２３】この実施の形態のメモリ装置で、与えられ
たアドレスにより該当メモリブロックを選択するディコ
ーディングと一つの選択されたストリング内のワードラ
インＷＬ１〜ＷＬｍ中、一つのワードラインを選択する
ディコーディングとの組合せにより、ワードライン選択
が成立する。
たアドレスにより該当メモリブロックを選択するディコ
ーディングと一つの選択されたストリング内のワードラ
インＷＬ１〜ＷＬｍ中、一つのワードラインを選択する
ディコーディングとの組合せにより、ワードライン選択
が成立する。
【００２４】次に、本実施の形態によるフラッシュメモ
リ装置の消去、読出、プログラミング及び、プログラミ
ング検証動作を、添付したタイミング図を参照して説明
する。ここでは、３．３Ｖの動作電圧を持つ装置の動作
を例として説明する。
リ装置の消去、読出、プログラミング及び、プログラミ
ング検証動作を、添付したタイミング図を参照して説明
する。ここでは、３．３Ｖの動作電圧を持つ装置の動作
を例として説明する。
【００２５】まず、多重ビット動作モードに対して説明
する。図２はメモリセルの各データに対応するスレッシ
ョルド電圧分布を示している。まず、図２（Ａ）はビッ
ト読出動作の間の選択されたワードラインの電圧レベル
を示している。この多重ビット読出動作の間に選択され
たワードラインとしては、スレッショルド電圧分布が図
２（Ａ）に示すように、区分することができるように各
スレッショルド電圧分布の中間値の電圧２Ｖ、１Ｖ、０
Ｖがワードライン電圧として順次印加される。図２
（Ａ）に示されたようなスレッショルド電圧分布を得る
ため、効果的なプログラミング方法を使用すると、各状
態のスレッショルド電圧は−２．７Ｖ以下、０．３Ｖ〜
０．７Ｖ、１．３Ｖ〜１．７Ｖ、２．３Ｖ〜２．７Ｖの
分布を持つようになるので、互いに他の４つの状態を一
つのメモリセルに貯蔵することができる。次に、図２
（Ｂ）はプログラミング検証動作の間の選択されたワー
ドラインの電圧レベルを示している。この多重ビットプ
ログラミング検出動作の間に選択されたワードラインと
しては、スレッショルド電圧分布が図２（Ｂ）に示すよ
うに、電圧０．３Ｖ、１．３Ｖ、２．３Ｖが順次印加さ
れる。
する。図２はメモリセルの各データに対応するスレッシ
ョルド電圧分布を示している。まず、図２（Ａ）はビッ
ト読出動作の間の選択されたワードラインの電圧レベル
を示している。この多重ビット読出動作の間に選択され
たワードラインとしては、スレッショルド電圧分布が図
２（Ａ）に示すように、区分することができるように各
スレッショルド電圧分布の中間値の電圧２Ｖ、１Ｖ、０
Ｖがワードライン電圧として順次印加される。図２
（Ａ）に示されたようなスレッショルド電圧分布を得る
ため、効果的なプログラミング方法を使用すると、各状
態のスレッショルド電圧は−２．７Ｖ以下、０．３Ｖ〜
０．７Ｖ、１．３Ｖ〜１．７Ｖ、２．３Ｖ〜２．７Ｖの
分布を持つようになるので、互いに他の４つの状態を一
つのメモリセルに貯蔵することができる。次に、図２
（Ｂ）はプログラミング検証動作の間の選択されたワー
ドラインの電圧レベルを示している。この多重ビットプ
ログラミング検出動作の間に選択されたワードラインと
しては、スレッショルド電圧分布が図２（Ｂ）に示すよ
うに、電圧０．３Ｖ、１．３Ｖ、２．３Ｖが順次印加さ
れる。
【００２６】Ｉ．多重ビット読出動作 図３は本実施の形態による多重ビット読出動作のタイミ
ングを示している。図３を参照すると、読出動作は２つ
のラッチ３１１、３１１ａをリセットさせることに（期
間参照）により開始される。この時、伝達ゲート３６
０の制御信号（Ｓｅｐａｒａｔｅ）はローレベルに維持
される。従って、ノード３１５、３１５ａは相互に電気
的に連結される。次に、与えられた行アドレスにより、
一対のビットラインＢＬ１、ＢＬ２中の一方を選択する
ためのアドレス信号ＡｉあるいはＡｉ／バーがパンピン
グレベル（動作電圧３．３Ｖの装置では、約６Ｖ）に遷
移する。ここで、パンピングレベルとはチップ内部のチ
ャージパンプにより動作電圧（３．３Ｖ）より昇圧され
た電圧レベルを言う。図３には、アドレス信号（Ａｉ）
がパンピングレベルに遷移し、ビットラインＢＬ２が選
択される場合が例として図示されている。図示したよう
に、アドレス信号Ａｉがパンピングレベルに遷移する
と、それの相補信号Ａｉ／バーはローレベルに維持さ
れ、プログラミング防止信号Ｉｎｈｉｂｉｔ１、Ｉｎｈ
ｉｂｉｔ２も、又、ローレベルに各々維持される。従っ
て、非選択されたビットラインＢＬ１の電圧レベルは仮
想接地ラインのそれと同一になる。選択されたメモリブ
ロックで、非選択されたビットラインは選択されたビッ
トラインに対し、シールド線として作用し、選択された
ビットラインがカップリングされるのを防止する。一
方、感知が必要なビットライン、すなわち、選択された
ビットラインＢＬ２を通じて感知電流が流れるようにす
るため、トランジスタ３１７、３１７ａのゲートには所
定レベルの基準電圧（Ｖｒｅｆ）が各々印加される。基
準電圧（Ｖｒｅｆ）はよく知られているように基準電圧
発生装置から供給される。ここでは、これに対する詳細
な説明は省略する。ただし、この多重ビット動作モード
の間に、活性化されるビットラインの数は単一ビット動
作モードの間に活性化されるビットラインの数の半分で
あるので、この時の基準電圧（Ｖｒｅｆ）はトランジス
タ３１７、３１７ａを通じて流れるロード電流が単一ビ
ット動作モードの間のロード電流の半分になるレベルで
維持するのが望ましい。
ングを示している。図３を参照すると、読出動作は２つ
のラッチ３１１、３１１ａをリセットさせることに（期
間参照）により開始される。この時、伝達ゲート３６
０の制御信号（Ｓｅｐａｒａｔｅ）はローレベルに維持
される。従って、ノード３１５、３１５ａは相互に電気
的に連結される。次に、与えられた行アドレスにより、
一対のビットラインＢＬ１、ＢＬ２中の一方を選択する
ためのアドレス信号ＡｉあるいはＡｉ／バーがパンピン
グレベル（動作電圧３．３Ｖの装置では、約６Ｖ）に遷
移する。ここで、パンピングレベルとはチップ内部のチ
ャージパンプにより動作電圧（３．３Ｖ）より昇圧され
た電圧レベルを言う。図３には、アドレス信号（Ａｉ）
がパンピングレベルに遷移し、ビットラインＢＬ２が選
択される場合が例として図示されている。図示したよう
に、アドレス信号Ａｉがパンピングレベルに遷移する
と、それの相補信号Ａｉ／バーはローレベルに維持さ
れ、プログラミング防止信号Ｉｎｈｉｂｉｔ１、Ｉｎｈ
ｉｂｉｔ２も、又、ローレベルに各々維持される。従っ
て、非選択されたビットラインＢＬ１の電圧レベルは仮
想接地ラインのそれと同一になる。選択されたメモリブ
ロックで、非選択されたビットラインは選択されたビッ
トラインに対し、シールド線として作用し、選択された
ビットラインがカップリングされるのを防止する。一
方、感知が必要なビットライン、すなわち、選択された
ビットラインＢＬ２を通じて感知電流が流れるようにす
るため、トランジスタ３１７、３１７ａのゲートには所
定レベルの基準電圧（Ｖｒｅｆ）が各々印加される。基
準電圧（Ｖｒｅｆ）はよく知られているように基準電圧
発生装置から供給される。ここでは、これに対する詳細
な説明は省略する。ただし、この多重ビット動作モード
の間に、活性化されるビットラインの数は単一ビット動
作モードの間に活性化されるビットラインの数の半分で
あるので、この時の基準電圧（Ｖｒｅｆ）はトランジス
タ３１７、３１７ａを通じて流れるロード電流が単一ビ
ット動作モードの間のロード電流の半分になるレベルで
維持するのが望ましい。
【００２７】与えられた行アドレスにより、選択された
メモリブロックのストリング選択ラインＳＳＬと共通接
地ラインＧＳＬ及び、非選択されたワードラインにはパ
ンピンレベルのパス電圧（Ｖｐａｓｓ）（たとえば、６
Ｖ）が各々印加される。メモリセルデータの感知は３つ
のサイクルにかけて遂行される。この時、選択されたワ
ードラインの電圧レベルは一定した感知時間（たとえ
ば、８μｓ）を単位として２Ｖ→１Ｖ→０Ｖの順序に変
わる。選択されたセルのスレッショルド電圧レベルによ
り、該当セルがターンオフするワードライン電圧レベル
が変り、ノード３４２ａが電源電圧（Ｖｃｃ）レベルに
チャージされる時点も変わる。この時、各ワードライン
電圧レベル２Ｖ、１Ｖ、０Ｖで、ラッチ制御信号φＲ
１、φＶ２が図３に示すように印加されると、４つの状
態のセルデータの感知が可能になる。これを、具体的に
説明すると、次のようである。
メモリブロックのストリング選択ラインＳＳＬと共通接
地ラインＧＳＬ及び、非選択されたワードラインにはパ
ンピンレベルのパス電圧（Ｖｐａｓｓ）（たとえば、６
Ｖ）が各々印加される。メモリセルデータの感知は３つ
のサイクルにかけて遂行される。この時、選択されたワ
ードラインの電圧レベルは一定した感知時間（たとえ
ば、８μｓ）を単位として２Ｖ→１Ｖ→０Ｖの順序に変
わる。選択されたセルのスレッショルド電圧レベルによ
り、該当セルがターンオフするワードライン電圧レベル
が変り、ノード３４２ａが電源電圧（Ｖｃｃ）レベルに
チャージされる時点も変わる。この時、各ワードライン
電圧レベル２Ｖ、１Ｖ、０Ｖで、ラッチ制御信号φＲ
１、φＶ２が図３に示すように印加されると、４つの状
態のセルデータの感知が可能になる。これを、具体的に
説明すると、次のようである。
【００２８】まず、選択されたワードラインに２Ｖの電
圧が印加される一番目のサイクルでは、データＱ１／バ
ー、Ｑ２／バーが“００”であるかが感知される。図２
（Ａ）を参照すると、選択されたワードラインに２Ｖの
電圧が印加される時、選択されたワードラインに連結さ
れたセルトランジスタがデータ“００”以外のデータが
書込まれた（あるいはプログラムされた）セルである場
合、該当セルトランジスタはターンオン条件で動作す
る。従って、ラッチ制御信号φＲ１、φＶ２が、図３に
示されるように、エンネーブルされ、パルス形態を各々
持つ時点で、トランジスタ３２１ａ、３２４がターンオ
フされることにより、ラッチ３１１、３１１ａのデータ
は変わらない。しかし、選択されたワードラインに連結
されたセルトランジスタに“００”のデータがプログラ
ムされたセルの場合、該当セルトランジスタがターンオ
フし、選択されたビットラインＢＬ２の電圧レベルが上
昇する。この時、選択されたビットラインＢＬ２の電圧
は空乏型ＮＭＯＳトランジスタ３３０ａのシャット・オ
フレベルまで上昇する。選択されたビットラインＢＬ２
の電圧がシャット・オフレベルに到達すると、空乏型ト
ランジスタ３３０ａはターンオフされる。これで、トラ
ンジスタ３１７ａを通じて選択されたビットラインＢＬ
２に供給される電荷はビットラインＢＬ２に比べて、相
対的に小さいローディングのノード３１５ｂに大部分供
給される。その結果、ノード３１５ｂは速く電源電圧
（Ｖｃｃ）レベルにチャージされる。この時、ラッチ制
御信号φＲ１、φＶ２がエンネーブルされ、パルス形態
を各々持つ時点で、トランジスタ３２１ａ、３２４がタ
ーンオンされることにより、ラッチ３１１、３１１ａの
出力Ｑ１、Ｑ１／バー、Ｑ２、Ｑ２／バーが各々反転さ
れる。だが、この時、ラッチ制御信号φＶ２がエンネー
ブルされ、ラッチ３１１ａの出力Ｑ２／バーがまず、ロ
ーレベルに反転されると、トランジスタ３２４がターン
オフされ、他のラッチ３１１の出力Ｑ１、Ｑ１／バーが
反転できない。従って、ラッチ制御信号φＲ１のパルス
をラッチ制御信号φＶ２のパルスより先行して発生さ
せ、ラッチ３１１の出力Ｑ１、Ｑ１／バーが先に反転す
るようにした後、ラッチ制御信号φＶ２により、ラッチ
３１１ａの出力Ｑ２、Ｑ２／バーを反転させる。
圧が印加される一番目のサイクルでは、データＱ１／バ
ー、Ｑ２／バーが“００”であるかが感知される。図２
（Ａ）を参照すると、選択されたワードラインに２Ｖの
電圧が印加される時、選択されたワードラインに連結さ
れたセルトランジスタがデータ“００”以外のデータが
書込まれた（あるいはプログラムされた）セルである場
合、該当セルトランジスタはターンオン条件で動作す
る。従って、ラッチ制御信号φＲ１、φＶ２が、図３に
示されるように、エンネーブルされ、パルス形態を各々
持つ時点で、トランジスタ３２１ａ、３２４がターンオ
フされることにより、ラッチ３１１、３１１ａのデータ
は変わらない。しかし、選択されたワードラインに連結
されたセルトランジスタに“００”のデータがプログラ
ムされたセルの場合、該当セルトランジスタがターンオ
フし、選択されたビットラインＢＬ２の電圧レベルが上
昇する。この時、選択されたビットラインＢＬ２の電圧
は空乏型ＮＭＯＳトランジスタ３３０ａのシャット・オ
フレベルまで上昇する。選択されたビットラインＢＬ２
の電圧がシャット・オフレベルに到達すると、空乏型ト
ランジスタ３３０ａはターンオフされる。これで、トラ
ンジスタ３１７ａを通じて選択されたビットラインＢＬ
２に供給される電荷はビットラインＢＬ２に比べて、相
対的に小さいローディングのノード３１５ｂに大部分供
給される。その結果、ノード３１５ｂは速く電源電圧
（Ｖｃｃ）レベルにチャージされる。この時、ラッチ制
御信号φＲ１、φＶ２がエンネーブルされ、パルス形態
を各々持つ時点で、トランジスタ３２１ａ、３２４がタ
ーンオンされることにより、ラッチ３１１、３１１ａの
出力Ｑ１、Ｑ１／バー、Ｑ２、Ｑ２／バーが各々反転さ
れる。だが、この時、ラッチ制御信号φＶ２がエンネー
ブルされ、ラッチ３１１ａの出力Ｑ２／バーがまず、ロ
ーレベルに反転されると、トランジスタ３２４がターン
オフされ、他のラッチ３１１の出力Ｑ１、Ｑ１／バーが
反転できない。従って、ラッチ制御信号φＲ１のパルス
をラッチ制御信号φＶ２のパルスより先行して発生さ
せ、ラッチ３１１の出力Ｑ１、Ｑ１／バーが先に反転す
るようにした後、ラッチ制御信号φＶ２により、ラッチ
３１１ａの出力Ｑ２、Ｑ２／バーを反転させる。
【００２９】次に選択されたセルトランジスタに“０
１”のデータが書込されたセルの場合、選択されたワー
ドラインに１Ｖの電圧が印加される時、該当セルトラン
ジスタはターンオフされる。従って、図３の期間の
間、ノード３４２ａは電源電圧（Ｖｃｃ）レベルに変
る。前記期間の間には、ラッチ制御信号φＶ２だけが
エンネーブルされ、これでラッチ３１１ａの出力Ｑ２／
バーがローレベルに反転される。このように、ラッチ３
１１ａの出力Ｑ２／バーがローレベルになると、期間
の間、ラッチ制御信号φＲ１がエンネーブルされても、
トランジスタ３２４がターンオフ状態に維持されるの
で、期間でラッチされたラッチ３１１ａの出力がその
まま維持される。
１”のデータが書込されたセルの場合、選択されたワー
ドラインに１Ｖの電圧が印加される時、該当セルトラン
ジスタはターンオフされる。従って、図３の期間の
間、ノード３４２ａは電源電圧（Ｖｃｃ）レベルに変
る。前記期間の間には、ラッチ制御信号φＶ２だけが
エンネーブルされ、これでラッチ３１１ａの出力Ｑ２／
バーがローレベルに反転される。このように、ラッチ３
１１ａの出力Ｑ２／バーがローレベルになると、期間
の間、ラッチ制御信号φＲ１がエンネーブルされても、
トランジスタ３２４がターンオフ状態に維持されるの
で、期間でラッチされたラッチ３１１ａの出力がその
まま維持される。
【００３０】次に選択されたセルトランジスタに“１
０”のデータが書込されたセルの場合、選択されたワー
ドラインに０Ｖの電圧が印加される時、該当セルトラン
ジスタはターンオフされる。従って、図３の期間の
間、ノード３４２ａはＶｃｃレベルに変わる。期間の
間には、ラッチ制御信号φＲ１だけがエンネーブルさ
れ、これでラッチ３１１の出力Ｑ１／バーが反転され、
ローレベルになる。
０”のデータが書込されたセルの場合、選択されたワー
ドラインに０Ｖの電圧が印加される時、該当セルトラン
ジスタはターンオフされる。従って、図３の期間の
間、ノード３４２ａはＶｃｃレベルに変わる。期間の
間には、ラッチ制御信号φＲ１だけがエンネーブルさ
れ、これでラッチ３１１の出力Ｑ１／バーが反転され、
ローレベルになる。
【００３１】最後に選択されたセルトランジスタに“１
１”のデータがプログラムされたセルである場合には、
図２（Ａ）を参照すると、セルトランジスタのスレッシ
ョルド電圧が−２．７Ｖ以下であるので、該当セルトラ
ンジスタは感知動作の全期間でターンオンされる。従っ
て、ラッチ制御信号φＲ１、φＶ２に関係なしに、ノー
ド３４２ａはトランジスタ３２１ａ、３２４のターンオ
ン電圧以下に維持され、ラッチ３１１、３１１ａの出力
Ｑ１、Ｑ１／バー、Ｑ２、Ｑ２／バーは変わらない。
１”のデータがプログラムされたセルである場合には、
図２（Ａ）を参照すると、セルトランジスタのスレッシ
ョルド電圧が−２．７Ｖ以下であるので、該当セルトラ
ンジスタは感知動作の全期間でターンオンされる。従っ
て、ラッチ制御信号φＲ１、φＶ２に関係なしに、ノー
ド３４２ａはトランジスタ３２１ａ、３２４のターンオ
ン電圧以下に維持され、ラッチ３１１、３１１ａの出力
Ｑ１、Ｑ１／バー、Ｑ２、Ｑ２／バーは変わらない。
【００３２】II．多重ビットプログラミング及びプログ
ラミング検証動作 図４は本実施の形態による多重ビットプログラミング及
びプログラミング検証動作のタイミングを示している。
図４を参照すると、各プログラミングサイクルは選択さ
れたメモリセルトランジスタのフローティングゲートに
電子を注入するプログラミング動作と、プログラムされ
たメモリセルトランジスタが適定スレッショルド電圧に
到達したかを検証するプログラミング検証動作とからな
る。プログラミングとプログラミング検証動作とはあら
かじめ定められたプログラミング反復回数の範囲内で選
択された全てのメモリセル各々が所定のスレッショルド
電圧に到達するまで、反復的に遂行される。Ｆ−Ｎトン
ネリングを利用して選択されたメモリセルをプログラミ
ングするためには、該当セルのゲートに所定のプログラ
ム電圧（Ｖｐｇｍ）（たとえば、１４Ｖ〜１９Ｖ）が各
々印加されるようにし、該当セルのチャンネルには接地
電圧が各々印加されるようにする。従って、プログラム
されるセルのフローティングゲートとチャンネルとの間
には、高い電界が印加される。このような電界によりチ
ャンネルの電子がフローティングゲートとチャンネルと
の間の酸化膜を通過するトンネリングが発生し、該当セ
ルのフローティングゲートに電子が蓄積され、このよう
なフローティングゲートからの電子の蓄積により、プロ
グラムされるセルのスレッショルド電圧が上昇する。
ラミング検証動作 図４は本実施の形態による多重ビットプログラミング及
びプログラミング検証動作のタイミングを示している。
図４を参照すると、各プログラミングサイクルは選択さ
れたメモリセルトランジスタのフローティングゲートに
電子を注入するプログラミング動作と、プログラムされ
たメモリセルトランジスタが適定スレッショルド電圧に
到達したかを検証するプログラミング検証動作とからな
る。プログラミングとプログラミング検証動作とはあら
かじめ定められたプログラミング反復回数の範囲内で選
択された全てのメモリセル各々が所定のスレッショルド
電圧に到達するまで、反復的に遂行される。Ｆ−Ｎトン
ネリングを利用して選択されたメモリセルをプログラミ
ングするためには、該当セルのゲートに所定のプログラ
ム電圧（Ｖｐｇｍ）（たとえば、１４Ｖ〜１９Ｖ）が各
々印加されるようにし、該当セルのチャンネルには接地
電圧が各々印加されるようにする。従って、プログラム
されるセルのフローティングゲートとチャンネルとの間
には、高い電界が印加される。このような電界によりチ
ャンネルの電子がフローティングゲートとチャンネルと
の間の酸化膜を通過するトンネリングが発生し、該当セ
ルのフローティングゲートに電子が蓄積され、このよう
なフローティングゲートからの電子の蓄積により、プロ
グラムされるセルのスレッショルド電圧が上昇する。
【００３３】複数のメモリセルからなる不揮発性半導体
メモリ装置で、プログラミング動作により各メモリセル
がプログラムされる程度には差がある。従って、選択さ
れた各メモリセルに対して一回目のプログラミング動作
が遂行された後、各セルが所望の状態に到達したか否か
を検証し、すでに、所望状態に到達したセルには影響を
与えることなく、所望状態に到達しない残りのセルに対
してだけ、再びプログラミング動作が遂行されるように
しなければならない。このような、プログラミング及び
プログラミング検証動作は選択された全てのメモリセル
が所望のスレッショルド電圧に到達するまで、反復的に
遂行される。
メモリ装置で、プログラミング動作により各メモリセル
がプログラムされる程度には差がある。従って、選択さ
れた各メモリセルに対して一回目のプログラミング動作
が遂行された後、各セルが所望の状態に到達したか否か
を検証し、すでに、所望状態に到達したセルには影響を
与えることなく、所望状態に到達しない残りのセルに対
してだけ、再びプログラミング動作が遂行されるように
しなければならない。このような、プログラミング及び
プログラミング検証動作は選択された全てのメモリセル
が所望のスレッショルド電圧に到達するまで、反復的に
遂行される。
【００３４】図１に示された本実施の形態の不揮発性メ
モリ装置は、選択されたワードラインに連結されたセル
中、半分だけがプログラムされる構造を持つ。すなわ
ち、アドレス選択信号Ａｉ、Ａｉ／バー一対のビットラ
インＢＬ１、ＢＬ２中、１つのビットライン、例えば、
ＢＬ１が選択される場合、選択されない他のビットライ
ンＢＬ２には、対応するプログラミング防止信号Ｉｎｈ
ｉｂｉｔ２により、電源電圧（Ｖｃｃ）が印加され、非
選択されたビットラインＢＬ２の選択されたワードライ
ンに連結されたセルがプログラミングされるのが防止さ
れる。これとは反対の場合にも同一である。
モリ装置は、選択されたワードラインに連結されたセル
中、半分だけがプログラムされる構造を持つ。すなわ
ち、アドレス選択信号Ａｉ、Ａｉ／バー一対のビットラ
インＢＬ１、ＢＬ２中、１つのビットライン、例えば、
ＢＬ１が選択される場合、選択されない他のビットライ
ンＢＬ２には、対応するプログラミング防止信号Ｉｎｈ
ｉｂｉｔ２により、電源電圧（Ｖｃｃ）が印加され、非
選択されたビットラインＢＬ２の選択されたワードライ
ンに連結されたセルがプログラミングされるのが防止さ
れる。これとは反対の場合にも同一である。
【００３５】一方、プログラミング動作の間、外部から
与えられるプログラミングデータ情報は２つのビットラ
インと各々連結される２つのラッチで入力される。図１
に示された本実施の形態の回路では、プログラムされて
いるあるセルのスレッショルド電圧がそれに対応するラ
ッチ感知増幅器により、ラッチされたデータに該当する
レベルに到達すると、２つのラッチ３１１、３１１ａの
出力Ｑ１、Ｑ２は各々ハイレベルに変わる。これによ
り、プログラミングが完了されたメモリセルが連結され
たビットラインは、対応するラッチから供給される電源
電圧（Ｖｃｃ）により、チャージされるため、充分にプ
ログラムされていないセルのために、プログラミング動
作が継続的に進行しても、すでにプログラミングが完了
された各セルのスレッショルド電圧は影響を受けない。
与えられるプログラミングデータ情報は２つのビットラ
インと各々連結される２つのラッチで入力される。図１
に示された本実施の形態の回路では、プログラムされて
いるあるセルのスレッショルド電圧がそれに対応するラ
ッチ感知増幅器により、ラッチされたデータに該当する
レベルに到達すると、２つのラッチ３１１、３１１ａの
出力Ｑ１、Ｑ２は各々ハイレベルに変わる。これによ
り、プログラミングが完了されたメモリセルが連結され
たビットラインは、対応するラッチから供給される電源
電圧（Ｖｃｃ）により、チャージされるため、充分にプ
ログラムされていないセルのために、プログラミング動
作が継続的に進行しても、すでにプログラミングが完了
された各セルのスレッショルド電圧は影響を受けない。
【００３６】次に、図４のタイミング図を参照し、プロ
グラミング動作とプログラミング検証動作とを具体的に
説明する。
グラミング動作とプログラミング検証動作とを具体的に
説明する。
【００３７】図４で、サイクルＡは一つのプログラミン
グ期間と一つのプログラミング検証期間とからなり、こ
のサイクルの間にはラッチ３１１にラッチされたデータ
によるプログラミング動作が進行される。サイクルＡ
は、設計する時、定められた回数（たとえば、１６回）
くらい反復され、各プログラミングサイクルで、次のプ
ログラミングサイクルに進行しながら、プログラミング
電圧は設計時、定められた電圧、たとえば、０．２Ｖぐ
らいずつ増加される。
グ期間と一つのプログラミング検証期間とからなり、こ
のサイクルの間にはラッチ３１１にラッチされたデータ
によるプログラミング動作が進行される。サイクルＡ
は、設計する時、定められた回数（たとえば、１６回）
くらい反復され、各プログラミングサイクルで、次のプ
ログラミングサイクルに進行しながら、プログラミング
電圧は設計時、定められた電圧、たとえば、０．２Ｖぐ
らいずつ増加される。
【００３８】プログラミング検証のための感知動作は、
前述した読出動作とほとんど類似するが、図２（Ａ）に
示すように、読出動作の間、選択されたワードラインの
電圧とスレッショルド電圧との間のマージンを確保する
ため、選択されたワードラインとしては読出動作の間
に、それに印加される電圧より、所定レベル、たとえ
ば、０．３Ｖ位高い電圧が印加される。又、サイクルＡ
の間には、ラッチ３１１に出力Ｑ１によるプログラミン
グ動作が遂行されるので、プログラミング検証の間には
ラッチ３１１と関連するラッチ制御信号φＶ１だけがエ
ンネーブルされる。このような、サイクルＡに対する１
６回のルーピングが完了すると、次のサイクルＢに対す
る１６回のルーピングが進行される。この時は、分離ゲ
ート３１４ａの制御信号ＰＧＭ２がエンネーブルされ、
ハイレベルになる。これで、ラッチ３１１ａの出力Ｑ２
によるプログラミング動作が進行される。このサイクル
のプログラミング検証の間には、ラッチ制御信号φＶ２
だけがエンネーブルされる。サイクルＢに対するルーピ
ングが完了すると、最後のサイクルＣに対するルーピン
グが進行され、このサイクルＣのルーピングが完了する
と、プログラミングが完了する。
前述した読出動作とほとんど類似するが、図２（Ａ）に
示すように、読出動作の間、選択されたワードラインの
電圧とスレッショルド電圧との間のマージンを確保する
ため、選択されたワードラインとしては読出動作の間
に、それに印加される電圧より、所定レベル、たとえ
ば、０．３Ｖ位高い電圧が印加される。又、サイクルＡ
の間には、ラッチ３１１に出力Ｑ１によるプログラミン
グ動作が遂行されるので、プログラミング検証の間には
ラッチ３１１と関連するラッチ制御信号φＶ１だけがエ
ンネーブルされる。このような、サイクルＡに対する１
６回のルーピングが完了すると、次のサイクルＢに対す
る１６回のルーピングが進行される。この時は、分離ゲ
ート３１４ａの制御信号ＰＧＭ２がエンネーブルされ、
ハイレベルになる。これで、ラッチ３１１ａの出力Ｑ２
によるプログラミング動作が進行される。このサイクル
のプログラミング検証の間には、ラッチ制御信号φＶ２
だけがエンネーブルされる。サイクルＢに対するルーピ
ングが完了すると、最後のサイクルＣに対するルーピン
グが進行され、このサイクルＣのルーピングが完了する
と、プログラミングが完了する。
【００３９】図５は本発明の実施の形態による多重ビッ
トプログラミング動作の各サイクルに対するルーピング
が順次に進行される間、各データ状態に各々対応するス
レッショルド電圧とラッチ３１１、３１１ａの出力Ｑ
１、Ｑ２とが変わる状態を示したものである。
トプログラミング動作の各サイクルに対するルーピング
が順次に進行される間、各データ状態に各々対応するス
レッショルド電圧とラッチ３１１、３１１ａの出力Ｑ
１、Ｑ２とが変わる状態を示したものである。
【００４０】まず、データ“１１”の状態、図５（Ａ）
を参照すると、ラッチ３１１、３１１ａの出力Ｑ１、Ｑ
２が全て‘論理値１’であるので、全体プログラミング
期間の間、二つのビットラインは電源電圧レベルにチャ
ージされる。従って、このような場合には、メモリセル
のプログラミングが防止される。
を参照すると、ラッチ３１１、３１１ａの出力Ｑ１、Ｑ
２が全て‘論理値１’であるので、全体プログラミング
期間の間、二つのビットラインは電源電圧レベルにチャ
ージされる。従って、このような場合には、メモリセル
のプログラミングが防止される。
【００４１】次に、データ“１０”の場合、図５（Ｂ）
を参照すると、ラッチ３１１の出力Ｑ１だけが‘論理値
０’であるので、サイクルＡの間だけ、プログラミング
が遂行される。サイクルＡで、該当メモリセルのスレッ
ショルド電圧が所望のレベルに移ると、すなわち、プロ
グラミングが完了すると、ラッチ３１１の出力Ｑ１が
‘論理値１’に変わって、残りのサイクルＢ、Ｃの間
は、プログラミングが防止され、それ以上のプログラミ
ング動作は遂行されない。
を参照すると、ラッチ３１１の出力Ｑ１だけが‘論理値
０’であるので、サイクルＡの間だけ、プログラミング
が遂行される。サイクルＡで、該当メモリセルのスレッ
ショルド電圧が所望のレベルに移ると、すなわち、プロ
グラミングが完了すると、ラッチ３１１の出力Ｑ１が
‘論理値１’に変わって、残りのサイクルＢ、Ｃの間
は、プログラミングが防止され、それ以上のプログラミ
ング動作は遂行されない。
【００４２】次にデータ“０１”の場合、図５（Ｃ）を
参照すると、ラッチ３１１の出力Ｑ１が‘論理値１’で
あるので、一番目のサイクルＡの間には、プログラミン
グ動作は遂行されないが、次のサイクルＢの間にプログ
ラミングが遂行される。前の場合と同じように、サイク
ルＢで、プログラミングが完了すると、ラッチ３１１ａ
の出力Ｑ２が‘論理値１’に変わって、最後のサイクル
Ｃの間は、プログラミングが防止され、それ以上のプロ
グラミング動作は遂行されない。
参照すると、ラッチ３１１の出力Ｑ１が‘論理値１’で
あるので、一番目のサイクルＡの間には、プログラミン
グ動作は遂行されないが、次のサイクルＢの間にプログ
ラミングが遂行される。前の場合と同じように、サイク
ルＢで、プログラミングが完了すると、ラッチ３１１ａ
の出力Ｑ２が‘論理値１’に変わって、最後のサイクル
Ｃの間は、プログラミングが防止され、それ以上のプロ
グラミング動作は遂行されない。
【００４３】最後に、データ“００”の場合、図５
（Ｄ）を参照すると、まず、サイクルＡの間には、ラッ
チ３１１の出力Ｑ１によるプログラミングが遂行され
る。これは、たとえ該当メモリセルのスレッショルド電
圧がプログラミング検証の基準電圧、たとえば、０．３
Ｖ以上になっても、ラッチ３１１ａの出力Ｑ２が‘論理
値０’により、トランジスタ３２２がターンオフされ、
ラッチ３１１の出力Ｑ１が‘論理値１’に変わらないか
らである。それで、プログラミング速度が速いメモリセ
ルの場合には、図５（Ｄ）に示されたように、セルのス
レッショルド電圧が０．７Ｖ以上である場合にも存在す
る。つづいて、サイクルＢの間に、ラッチ３１１ａの出
力Ｑ２によるプログラミングが遂行される。この時、メ
モリセルのスレッショルド電圧が１．３Ｖ以上になる
と、プログラミング検証段階でラッチ３１１ａの出力Ｑ
２が‘論理値１’に変わり、プログラミングが防止され
る。しかし、この時は該当メモリセルのスレッショルド
電圧はまだデータ“００”に対応するレベルまで到達で
きない状態にある。再び、最後のサイクルＣの間に、ラ
ッチ３１１の出力Ｑ１によるプログラミングループが進
行しながら、該当メモリセルのスレッショルド電圧は正
（＋）の値に増加する。この時、スレッショルド電圧が
２．３Ｖ以上になると、ラッチ３１１の出力Ｑ１は‘論
理値１’に変わり、残りのルーピング期間の間にはプロ
グラミングが防止され、それ以上のプログラミング動作
は遂行されない。これで、該当メモリセルのプログラミ
ングが完了する。
（Ｄ）を参照すると、まず、サイクルＡの間には、ラッ
チ３１１の出力Ｑ１によるプログラミングが遂行され
る。これは、たとえ該当メモリセルのスレッショルド電
圧がプログラミング検証の基準電圧、たとえば、０．３
Ｖ以上になっても、ラッチ３１１ａの出力Ｑ２が‘論理
値０’により、トランジスタ３２２がターンオフされ、
ラッチ３１１の出力Ｑ１が‘論理値１’に変わらないか
らである。それで、プログラミング速度が速いメモリセ
ルの場合には、図５（Ｄ）に示されたように、セルのス
レッショルド電圧が０．７Ｖ以上である場合にも存在す
る。つづいて、サイクルＢの間に、ラッチ３１１ａの出
力Ｑ２によるプログラミングが遂行される。この時、メ
モリセルのスレッショルド電圧が１．３Ｖ以上になる
と、プログラミング検証段階でラッチ３１１ａの出力Ｑ
２が‘論理値１’に変わり、プログラミングが防止され
る。しかし、この時は該当メモリセルのスレッショルド
電圧はまだデータ“００”に対応するレベルまで到達で
きない状態にある。再び、最後のサイクルＣの間に、ラ
ッチ３１１の出力Ｑ１によるプログラミングループが進
行しながら、該当メモリセルのスレッショルド電圧は正
（＋）の値に増加する。この時、スレッショルド電圧が
２．３Ｖ以上になると、ラッチ３１１の出力Ｑ１は‘論
理値１’に変わり、残りのルーピング期間の間にはプロ
グラミングが防止され、それ以上のプログラミング動作
は遂行されない。これで、該当メモリセルのプログラミ
ングが完了する。
【００４４】III.多重ビット消去及び消去検証動作 図６及び図７は本発明の実施の形態による多重ビット消
去及び消去検証動作のタイミングを各々示している。消
去動作はメモリブロックを単位として遂行される。消去
動作の間に、ストリング選択ライン（ＳＳＬ）及び接地
選択ライン（ＧＳＬ）が各々フローティングされ、選択
されたブロックのワードラインＷＬ１〜ＷＬｍには接地
電圧０Ｖが印加される。選択された複数のワードライン
ＷＬ１〜ＷＬｍに連結されたメモリセルＭ１〜Ｍｍは同
時に消去される。この時、メモリセルが形成されている
基板には、消去電圧（Ｖｅｒｓ）（通常的に２１Ｖ〜２
４Ｖ）が印加される。これにより、各セルのフローティ
ングゲートと基板との間に高電界が形成される。従っ
て、フローティングゲートに貯蔵されていた電子は高電
界によるＦ−Ｎトンネリングにより、フローティングゲ
ートから基板に流出される。これにより、各々の選択さ
れたメモリセルのスレッショルド電圧は負（−）の値に
移動する。この消去動作でもプログラミング動作と類似
して、消去動作と消去検証動作とが反復的に遂行され、
各々の選択されたメモリセルが所望のスレッショルド電
圧に到達すると、消去動作は終了する。
去及び消去検証動作のタイミングを各々示している。消
去動作はメモリブロックを単位として遂行される。消去
動作の間に、ストリング選択ライン（ＳＳＬ）及び接地
選択ライン（ＧＳＬ）が各々フローティングされ、選択
されたブロックのワードラインＷＬ１〜ＷＬｍには接地
電圧０Ｖが印加される。選択された複数のワードライン
ＷＬ１〜ＷＬｍに連結されたメモリセルＭ１〜Ｍｍは同
時に消去される。この時、メモリセルが形成されている
基板には、消去電圧（Ｖｅｒｓ）（通常的に２１Ｖ〜２
４Ｖ）が印加される。これにより、各セルのフローティ
ングゲートと基板との間に高電界が形成される。従っ
て、フローティングゲートに貯蔵されていた電子は高電
界によるＦ−Ｎトンネリングにより、フローティングゲ
ートから基板に流出される。これにより、各々の選択さ
れたメモリセルのスレッショルド電圧は負（−）の値に
移動する。この消去動作でもプログラミング動作と類似
して、消去動作と消去検証動作とが反復的に遂行され、
各々の選択されたメモリセルが所望のスレッショルド電
圧に到達すると、消去動作は終了する。
【００４５】図６を参照すると、消去動作の間に、基板
に高い消去電圧（Ｖｅｒｓ）が印加されると、ストリン
グ選択トランジスタＳＴ１のソースのＰ−Ｎ接合が順方
向バイアスされ、該当ビットラインの電圧レベルも消去
電圧ほど上昇する。この消去動作の間に、ビットライン
選択信号であるアドレス信号Ａｉ、Ａｉ／バーは接地電
圧レベルに、そして、空乏型トランジスタ３３０、３３
０ａの制御信号ＦＢＬＳＨＦは所定のバイアスレベル、
たとえば、６Ｖに各々維持される。
に高い消去電圧（Ｖｅｒｓ）が印加されると、ストリン
グ選択トランジスタＳＴ１のソースのＰ−Ｎ接合が順方
向バイアスされ、該当ビットラインの電圧レベルも消去
電圧ほど上昇する。この消去動作の間に、ビットライン
選択信号であるアドレス信号Ａｉ、Ａｉ／バーは接地電
圧レベルに、そして、空乏型トランジスタ３３０、３３
０ａの制御信号ＦＢＬＳＨＦは所定のバイアスレベル、
たとえば、６Ｖに各々維持される。
【００４６】図７を参照すると、消去検証動作の間、選
択されたメモリブロックのストリング選択ラインＳＳＬ
及び接地選択ラインＧＳＬには６Ｖの電圧が印加され、
選択されたブロックの全てのワードラインには接地電圧
０Ｖが印加される。消去検証動作は前述した読出動作と
類似するが、消去検証動作ではストリング内の全てのメ
モリセルによりビットラインの電圧レベルが決定され
る。上述したように、消去動作は選択されたブロック内
の全てのビットラインに対して同時に遂行されるので、
消去検証も、又、偶数番目のビットラインと奇数番目の
ビットラインとに対して全て遂行しなければならないの
で、図７に示されたように２番目の読出動作が遂行され
る。まず、ラッチ３１１、３１１ａがリセットされた状
態で、ハイレベルのアドレス信号Ａｉ／バーにより、ビ
ットラインＢＬ１が選択され、これに対する消去検証動
作が開始される。万一、ビットラインＢＬ１に連結され
たストリング内の全てのセルトランジスタが消去された
状態であると、各ワードラインの電圧が０Ｖである時、
ストリング内の全てのセルはターンオンされる。従っ
て、ノード３４２はローレベルになる。このような状態
は一般的にパス状態と呼ばれる。反対に、ストリング内
にある一つのセルでも完全に消去されないと、ノード３
４２はハイレベルになり、ラッチ制御信号φＲ１がエン
ネーブルされた時、ラッチ３１１の出力Ｑ１がハイレベ
ルに変わり、消去失敗状態が表示される。以上のよう
な、プログラム検証動作はハイレベルのアドレス信号Ａ
ｉにより、ビットラインＢＬ２が選択された場合にも、
同様に遂行される。消去検証は一つの消去状態データ
“１１”に対する読出動作であるので、一つのビットラ
インで、一つのデータだけを読出すればよい。従って、
消去検証のための読出の結果は、各ビットラインに連結
された各々のラッチ感知増幅器に貯蔵することができ
る。
択されたメモリブロックのストリング選択ラインＳＳＬ
及び接地選択ラインＧＳＬには６Ｖの電圧が印加され、
選択されたブロックの全てのワードラインには接地電圧
０Ｖが印加される。消去検証動作は前述した読出動作と
類似するが、消去検証動作ではストリング内の全てのメ
モリセルによりビットラインの電圧レベルが決定され
る。上述したように、消去動作は選択されたブロック内
の全てのビットラインに対して同時に遂行されるので、
消去検証も、又、偶数番目のビットラインと奇数番目の
ビットラインとに対して全て遂行しなければならないの
で、図７に示されたように２番目の読出動作が遂行され
る。まず、ラッチ３１１、３１１ａがリセットされた状
態で、ハイレベルのアドレス信号Ａｉ／バーにより、ビ
ットラインＢＬ１が選択され、これに対する消去検証動
作が開始される。万一、ビットラインＢＬ１に連結され
たストリング内の全てのセルトランジスタが消去された
状態であると、各ワードラインの電圧が０Ｖである時、
ストリング内の全てのセルはターンオンされる。従っ
て、ノード３４２はローレベルになる。このような状態
は一般的にパス状態と呼ばれる。反対に、ストリング内
にある一つのセルでも完全に消去されないと、ノード３
４２はハイレベルになり、ラッチ制御信号φＲ１がエン
ネーブルされた時、ラッチ３１１の出力Ｑ１がハイレベ
ルに変わり、消去失敗状態が表示される。以上のよう
な、プログラム検証動作はハイレベルのアドレス信号Ａ
ｉにより、ビットラインＢＬ２が選択された場合にも、
同様に遂行される。消去検証は一つの消去状態データ
“１１”に対する読出動作であるので、一つのビットラ
インで、一つのデータだけを読出すればよい。従って、
消去検証のための読出の結果は、各ビットラインに連結
された各々のラッチ感知増幅器に貯蔵することができ
る。
【００４７】以上、多重ビット動作モードからの読出、
プログラミング、プログラミング検証、消去、消去検証
動作について説明した。このモードでは伝達ゲート３６
０がいつもターンオン状態にあり、ノード３１５、３１
５ａが相互に電気的に連結される。
プログラミング、プログラミング検証、消去、消去検証
動作について説明した。このモードでは伝達ゲート３６
０がいつもターンオン状態にあり、ノード３１５、３１
５ａが相互に電気的に連結される。
【００４８】しかし、単一ビット動作モードでは、伝達
ゲート３６０がハイレベルの制御信号（Ｓｅｐａｒａｔ
ｅ）により、いつもターンオフ状態にあるようになる。
この時、ラッチ制御信号φＶ１、φＶ２、φＲ１がいつ
も同時にエンネーブルされる。
ゲート３６０がハイレベルの制御信号（Ｓｅｐａｒａｔ
ｅ）により、いつもターンオフ状態にあるようになる。
この時、ラッチ制御信号φＶ１、φＶ２、φＲ１がいつ
も同時にエンネーブルされる。
【００４９】図８は本発明の実施の形態による単一ビッ
ト読出動作のタイミングを示し、図９は本発明の実施の
形態による単一ビットプログラミング及びプログラミン
グ動作のタイミングを示し、図１０は本発明の実施の形
態による単一ビット消去動作のタイミングをそれぞれ示
している。
ト読出動作のタイミングを示し、図９は本発明の実施の
形態による単一ビットプログラミング及びプログラミン
グ動作のタイミングを示し、図１０は本発明の実施の形
態による単一ビット消去動作のタイミングをそれぞれ示
している。
【００５０】図８ないし図１０を参照すると、この単一
ビットの読出、プログラミング、プログラミング検証、
消去、消去検証動作は伝達ゲート３６０により、２つの
ラッチ３１１、３１１ａが電気的に分離され、ラッチ３
１１、３１１ａの制御信号φＶ１、φＶ２、φＲ１が同
時にエンネーブルされることを除外しては、すでによく
知られている従来の単一ビットナンドフラッシュメモリ
の動作と同一である。従って、ここではこれらに対する
詳細な説明は省略する。
ビットの読出、プログラミング、プログラミング検証、
消去、消去検証動作は伝達ゲート３６０により、２つの
ラッチ３１１、３１１ａが電気的に分離され、ラッチ３
１１、３１１ａの制御信号φＶ１、φＶ２、φＲ１が同
時にエンネーブルされることを除外しては、すでによく
知られている従来の単一ビットナンドフラッシュメモリ
の動作と同一である。従って、ここではこれらに対する
詳細な説明は省略する。
【００５１】
【発明の効果】本発明によると、ビットライン対に連結
された２つのラッチが、動作モードにより、伝達ゲート
により相互に電気的に分離されたり連結されたりするの
で、多重ビット動作と単一ビット動作とがメモリセルア
レイの局部的な領域で同時に遂行することができる。
又、多重ビットプログラム検証動作の間の選択されたワ
ードラインの電圧が多重ビット読出動作の間の選択され
たワードラインの電圧より一定の電位差だけ、高く設定
され、読出動作の間のワードライン電圧レベルより、プ
ログラムされるセルのスレッショルド電圧レベルをより
高く分布させ、読出動作マージンが改善される。
された２つのラッチが、動作モードにより、伝達ゲート
により相互に電気的に分離されたり連結されたりするの
で、多重ビット動作と単一ビット動作とがメモリセルア
レイの局部的な領域で同時に遂行することができる。
又、多重ビットプログラム検証動作の間の選択されたワ
ードラインの電圧が多重ビット読出動作の間の選択され
たワードラインの電圧より一定の電位差だけ、高く設定
され、読出動作の間のワードライン電圧レベルより、プ
ログラムされるセルのスレッショルド電圧レベルをより
高く分布させ、読出動作マージンが改善される。
【図１】本発明による不揮発性半導体メモリ装置の望し
い実施の形態を示す回路図。
い実施の形態を示す回路図。
【図２】本発明の実施の形態による多重ビット動作の
間、データ状態に各々対応するスレッショルド電圧の分
布と選択されたワードラインの電圧レベルとを各々示す
図で、図２（Ａ）は多重ビット読出動作の間の選択され
たワードラインの電圧レベルを、図２（Ｂ）は多重ビッ
トプログラミング検証動作の間の選択されたワードライ
ンの電圧レベルをそれぞれ示す図。
間、データ状態に各々対応するスレッショルド電圧の分
布と選択されたワードラインの電圧レベルとを各々示す
図で、図２（Ａ）は多重ビット読出動作の間の選択され
たワードラインの電圧レベルを、図２（Ｂ）は多重ビッ
トプログラミング検証動作の間の選択されたワードライ
ンの電圧レベルをそれぞれ示す図。
【図３】本発明の実施の形態による多重ビット読出動作
のタイミング図。
のタイミング図。
【図４】本発明の実施の形態による多重ビットプログラ
ミング動作及びプログラミング検証動作のタイミング
図。
ミング動作及びプログラミング検証動作のタイミング
図。
【図５】本発明の実施の形態による多重ビットプログラ
ミング動作の間、各データ状態に各々対応するスレッシ
ョルド電圧と、ラッチ感知増幅器の出力とが変る様相を
示す図。
ミング動作の間、各データ状態に各々対応するスレッシ
ョルド電圧と、ラッチ感知増幅器の出力とが変る様相を
示す図。
【図６】本発明の実施の形態による多重ビット消去動作
のタイミング図。
のタイミング図。
【図７】本発明の実施の形態による多重ビット消去検証
動作のタイミング図。
動作のタイミング図。
【図８】本発明の実施の形態による単一ビット読出動作
のタイミング図。
のタイミング図。
【図９】本発明の実施の形態による単一ビットプログラ
ミング及びプログラミング動作のタイミング図。
ミング及びプログラミング動作のタイミング図。
【図１０】本発明の実施の形態による単一ビット消去動
作のタイミング図。
作のタイミング図。
１００ メモリセルアレイ ２００ 行ディコーダ回路 ３００ ページバッファ回路 ３１０，３１０ａ ラッチ感知増幅器 ３２０，３２０ａ ラッチ制御器 ３６０ 伝達ゲート
Claims (16)
- 【請求項１】 行と列とを定義するように基板上に形成
されたメモリセルのアレイと；各行に従って伸張する複
数のワードラインと；各列に従って伸張する複数のビッ
トライン対と；各ビットライン対に各々対応する複数の
外部データライン対と；前記各ビットライン対及び前記
各外部データライン対に対応し、プログラミング及びプ
ログラミング検証動作の間に前記対応するビットライン
対に対応する前記外部データライン対からのデータを伝
達し、プログラミング状態を検証し、読出動作の間に対
応する前記外部データライン対に対応する前記ビットラ
イン対上のデータを伝達する複数のページバッファとを
含み；前記各ページバッファは、 第１ノードと、 第２ノードと、 対応するビットライン対中の第１ビットラインと第１ノ
ードとの間に連結され、第１制御信号（ＢＬＳＨＦ）に
応答し、選択的に前記第１ビットラインと前記第１ノー
ドとを電気的に連結する第１分離手段と、 対応するビットライン対中の第２ビットラインと第２ノ
ードとの間に連結され、前記第１制御信号に応答し、選
択的に前記第２ビットラインと前記第２ノードとを電気
的に連結する第２分離手段と、 第２及び第３制御信号Ｉｎｈｉｂｉｔ１、Ｉｎｈｉｂｉ
ｔ２に応答し、前記プログラミング動作の間に前記第１
及び第２ノードに選択的にプログラム防止電圧を供給す
ると共に、前記読出動作の間に前記第１及び第２ノード
に選択的に接地電圧を供給する第１電圧供給手段と、 第３ノード及び第４ノードと、 前記第１及び第３ノードの間に連結され、第２制御信号
Ａｉ／バーに応答し、選択的に前記第１ノードと前記第
３ノードとを相互に電気的に連結する第３分離手段と、 前記第２及び第４ノードの間に連結され、第３制御信号
Ａｉに応答し、選択的に前記第２ノードと前記第４ノー
ドとを相互に電気的に連結する第４分離手段と、 前記対応する外部データライン対中の第１データライン
に連結される第５ノードと、 前記対応する外部データライン対中の第２データライン
に連結される第６ノードと、 前記第３及び第５ノードの間に連結され、第４制御信号
ＰＧＭ１に応答し、選択的に前記第３ノードと前記第５
ノードとを相互に電気的に連結する第５分離手段と、 前記第４及び第６ノードの間に連結され、第５制御信号
ＧＰＭ２に応答し、選択的に前記第４ノードと前記第６
ノードとを相互に電気的に連結する第６分離手段と、 第６制御信号ＤＣＢに応答し、選択的に前記第３ノード
と前記第４ノードとに前記接地電圧を供給する第２電圧
供給手段と、 第７制御信号（Ｖｒｅｆ）に応答し、選択的に前記第３
ノードと前記第４ノードとに定電流を供給する電流供給
手段と、 第８制御信号（Ｓｅｐａｒａｔｅ）に応答し、選択的に
前記第３ノードと前記第４ノードとを相互に電気的に連
結する第７分離手段と、 第７ノードと、 第８ノードと、 前記第５ノードと前記第７ノードとの間に連結され、前
記第５及び第７ノード上の情報をラッチすると共に、前
記第５及び第７ノードに相補的な信号を各々出力する第
１ラッチと、 前記第６ノードと前記第８ノードとの間に連結され、前
記第６及び第８ノード上の情報をラッチすると共に、前
記第６及び第８ノードに相補的な信号を各々出力する第
２ラッチと、 第９ないし第１１制御信号φＶ１、φＲ１、φＶ２に応
答し、前記プログラミング動作と、前記プログラミング
検証動作及び前記読出動作との間に前記第１及び第２ラ
ッチの出力状態を各々制御するラッチ制御手段とを具備
することを特徴とする不揮発性半導体メモリ装置。 - 【請求項２】 前記第１分離手段は、前記第１ビットラ
インと前記第１ノードとの間に連結される電流通路と前
記第１制御信号に連結される制御端子とを持つトランジ
スタを含むことを特徴とする請求項１に記載の不揮発性
半導体メモリ装置。 - 【請求項３】 前記トランジスタは、空乏型ＮＭＯＳト
ランジスタであることを特徴とする請求項２に記載の不
揮発性半導体メモリ装置。 - 【請求項４】 前記第２分離手段は、前記第２ビットラ
インと前記第２ノードとの間に連結される電流通路と前
記第１制御信号に連結される制御端子とを持つトランジ
スタを含むことを特徴とする請求項１に記載の不揮発性
半導体メモリ装置。 - 【請求項５】 前記トランジスタは、空乏型ＮＭＯＳト
ランジスタであることを特徴とする請求項４に記載の不
揮発性半導体メモリ装置。 - 【請求項６】 前記第７分離手段は、前記第８制御信号
に応答して多重ビット動作モードの間に前記第３及び第
４ノードを相互に電気的に連結し、単一ビット動作モー
ドの間に前記第３及び第４ノードを相互に電気的に分離
することを特徴とする請求項１に記載の不揮発性半導体
メモリ装置。 - 【請求項７】 第７分離手段は、前記第３及び第４ノー
ドの間に連結される電流通路と前記第８制御信号に連結
される相補的なゲートとを持つＣＭＯＳ伝達ゲートを含
むことを特徴とする請求項６に記載の不揮発性半導体メ
モリ装置。 - 【請求項８】 前記ラッチ制御手段は、 前記第７ノードに連結される電流通路と前記第３ノード
に連結される制御端子とを持つ第１トランジスタと、 前記第１トランジスタの前記電流通路に連結される電流
通路と前記第６ノードに連結される制御端子とを持つ第
２トランジスタと、 前記第２トランジスタの前記電流通路と前記接地電圧と
の間に連結される電流通路と前記第９制御信号φＶ１に
連結される制御端子とを持つ第３トランジスタと、 前記第１トランジスタの前記電流通路に連結される電流
通路と前記第８ノードに連結される制御端子とを持つ第
４トランジスタと、 前記第４トランジスタの前記電流通路と前記接地電圧と
の間に連結される電流通路と前記第１０制御信号φＲ１
に連結される制御端子とを持つ第５トランジスタと、 前記第８ノードに連結される電流通路と前記第４ノード
に連結される制御端子とを持つ第６トランジスタと、 前記第６トランジスタの前記電流通路と前記接地電圧と
の間に連結される電流通路と前記第１１制御信号φＶ２
に連結される制御端子とを持つ第７トランジスタと、を
含むことを特徴とする請求項１に記載の不揮発性半導体
メモリ装置。 - 【請求項９】 前記第９ないし第１１制御信号の各々
は、パルス波形を持つことを特徴とする請求項８に記載
の不揮発性半導体メモリ装置。 - 【請求項１０】 前記メモリセルアレイは、ＮＡＮＤ構
造であることを特徴とする請求項１に記載の不揮発性半
導体メモリ装置。 - 【請求項１１】 多重ビット読出動作モードの間に、階
段波形の第１ワードライン信号が選択されたワードライ
ンに印加され、パンピンでレベルの第２ワードライン信
号が非選択されたワードラインに各々印加されることを
特徴とする請求項１０に記載の不揮発性半導体メモリ装
置。 - 【請求項１２】 前記第１ワードライン信号は、所定の
時間間隔に第１電圧レベルから第３電圧レベルに順次遷
移することを特徴とする請求項１１に記載の不揮発性半
導体メモリ装置。 - 【請求項１３】 前記第１電圧レベルは前記第２電圧レ
ベルより高く、前記第２電圧レベルは前記第３電圧レベ
ルより高いことを特徴とする請求項１２に記載の不揮発
性半導体メモリ装置。 - 【請求項１４】 前記第１ないし第３電圧レベルは各々
２Ｖ、１Ｖ、０Ｖであることを特徴とする請求項１３に
記載の不揮発性半導体メモリ装置。 - 【請求項１５】 多重ビットプログラミング動作の間、
前記ラッチ中の一つによりラッチされたデータを利用し
たプログラミングが完了された後、他の一つによりラッ
チされたデータを利用したプログラミングが遂行される
ことを特徴とする請求項１０に記載の不揮発性半導体メ
モリ装置。 - 【請求項１６】 多重ビットプログラミング検証動作の
間、選択されたワードラインに印加される電圧は、前記
多重ビット読出動作の間に前記選択されたワードライン
に印加される電圧より高いことを特徴とする請求項１０
に記載の不揮発性半導体メモリ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1996P-43936 | 1996-10-04 | ||
| KR1019960043936A KR100204803B1 (ko) | 1996-10-04 | 1996-10-04 | 단일 비트셀 및 다중비트셀 동작의 동시적인 수행이 가능한 불휘발성 반도체 메모리 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10125083A true JPH10125083A (ja) | 1998-05-15 |
| JP3662725B2 JP3662725B2 (ja) | 2005-06-22 |
Family
ID=19476218
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27095797A Expired - Fee Related JP3662725B2 (ja) | 1996-10-04 | 1997-10-03 | 単一ビットセル及び多量ビットセル動作の同時的な遂行が可能な不揮発性半導体メモリ装置 |
Country Status (3)
| Country | Link |
|---|---|
| JP (1) | JP3662725B2 (ja) |
| KR (1) | KR100204803B1 (ja) |
| TW (1) | TW371791B (ja) |
Cited By (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100301932B1 (ko) * | 1999-04-27 | 2001-10-29 | 윤종용 | 불 휘발성 반도체 메모리 장치 |
| US6339006B1 (en) | 1999-06-30 | 2002-01-15 | Hyundai Electronics Ind. Co., Ltd. | Flash EEPROM cell and method of manufacturing the same |
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| JP2006031906A (ja) * | 2004-07-15 | 2006-02-02 | Hynix Semiconductor Inc | 不揮発性メモリ装置のページバッファ及びこれを用いたプログラム方法と読み出し方法 |
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| US7457157B2 (en) | 2005-07-12 | 2008-11-25 | Samsung Electronics Co., Ltd. | NAND flash memory devices and methods of LSB/MSB programming the same |
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| US7673220B2 (en) | 2005-07-04 | 2010-03-02 | Samsung Electronics Co., Ltd. | Flash memory device having single page buffer structure and related programming method |
| CN102789807A (zh) * | 2011-05-20 | 2012-11-21 | 旺宏电子股份有限公司 | 具有二极管在存储串列中的三维阵列存储器架构 |
| JP2013069408A (ja) * | 2007-12-24 | 2013-04-18 | Sk Hynix Inc | 揮発性メモリ装置のマルチレベルセルプログラム方法 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100512181B1 (ko) * | 2003-07-11 | 2005-09-05 | 삼성전자주식회사 | 멀티 레벨 셀을 갖는 플래시 메모리 장치와 그것의 독출방법 및 프로그램 방법 |
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| KR100672122B1 (ko) * | 2005-03-10 | 2007-01-19 | 주식회사 하이닉스반도체 | 소비 전력이 감소된 플래시 메모리 장치의 페이지 버퍼 회로 |
| KR100697285B1 (ko) | 2005-05-11 | 2007-03-20 | 삼성전자주식회사 | 워드라인과 선택라인 사이에 보호라인을 가지는 낸드플래시 메모리 장치 |
| KR100666186B1 (ko) | 2006-02-17 | 2007-01-09 | 삼성전자주식회사 | 3-레벨 불휘발성 반도체 메모리 장치 및 이에 적용되는페이지 버퍼 |
| KR100898664B1 (ko) * | 2007-12-24 | 2009-05-22 | 주식회사 하이닉스반도체 | 페이지 버퍼 및 불휘발성 메모리 장치의 프로그램 방법 |
| KR102290448B1 (ko) | 2014-09-04 | 2021-08-19 | 삼성전자주식회사 | 불휘발성 메모리 및 불휘발성 메모리의 동작 방법 |
-
1996
- 1996-10-04 KR KR1019960043936A patent/KR100204803B1/ko not_active IP Right Cessation
-
1997
- 1997-10-02 TW TW086114343A patent/TW371791B/zh active
- 1997-10-03 JP JP27095797A patent/JP3662725B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| US7673220B2 (en) | 2005-07-04 | 2010-03-02 | Samsung Electronics Co., Ltd. | Flash memory device having single page buffer structure and related programming method |
| US7457157B2 (en) | 2005-07-12 | 2008-11-25 | Samsung Electronics Co., Ltd. | NAND flash memory devices and methods of LSB/MSB programming the same |
| US8179727B2 (en) | 2005-07-12 | 2012-05-15 | Samsung Electronics Co., Ltd. | NAND flash memory devices and methods of LSB/MSB programming the same |
| JP2007207415A (ja) * | 2006-02-01 | 2007-08-16 | Samsung Electronics Co Ltd | ３−レベル不揮発性半導体メモリ装置およびその駆動方法 |
| JP2009146467A (ja) * | 2007-12-11 | 2009-07-02 | Toshiba Corp | 半導体集積回路装置 |
| JP2013069408A (ja) * | 2007-12-24 | 2013-04-18 | Sk Hynix Inc | 揮発性メモリ装置のマルチレベルセルプログラム方法 |
| CN102789807A (zh) * | 2011-05-20 | 2012-11-21 | 旺宏电子股份有限公司 | 具有二极管在存储串列中的三维阵列存储器架构 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100204803B1 (ko) | 1999-06-15 |
| TW371791B (en) | 1999-10-11 |
| JP3662725B2 (ja) | 2005-06-22 |
| KR19980025698A (ko) | 1998-07-15 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050223 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050308 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20050324 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090401 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100401 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110401 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120401 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130401 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140401 Year of fee payment: 9 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |