KR100783999B1 - 불휘발성 메모리 장치의 독출 방법 - Google Patents

불휘발성 메모리 장치의 독출 방법 Download PDF

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본원 발명의 불휘발성 메모리 장치의 독출 방법은 특정 워드라인을 선택하는 단계, 상기 드레인 선택 트렌지스터를 턴온하는 단계, 각 페이지 버퍼의 제1 비트라인과 센싱 라인 사이에 접속된 비트라인 선택 트렌지스터의 게이트에 제1 전압을 인가하는 단계, 상기 소스 선택 트랜지스터를 턴온한 후 일정시간 후에 턴오프하는 단계, 상기 소스 선택 트랜지스터를 턴오프시킨 후 홀수 번째 페이지 버퍼의 제1 비트라인에 접속된 상기 비트라인 선택트랜지스터의 게이트에 제2 전압을 인가하면서 해당 페이지 버퍼에 독출 신호를 인가하는 제1 감지 단계, 상기 소스 선택 트랜지스터를 턴오프시킨 후 짝수 번째 페이지 버퍼의 제1 비트라인에 접속된 상기 비트라인 선택트랜지스터의 게이트에 제2 전압을 인가하면서 해당 페이지 버퍼에 독출 신호를 인가하는 제2 감지 단계를 포함한다.
불휘발성 메모리, 페이지 버퍼

Description

불휘발성 메모리 장치의 독출 방법{The method for reading a non-volatile memory device}
도 1은 본 발명이 적용되는 불휘발성 메모리 장치의 구성을 도시한 블록도이다.
도 2는 본 발명이 적용되는 불휘발성 메모리 장치의 구성을 도시한 회로도이다.
도 3은 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 독출 동작을 도시한 타이밍도이다.
<도면의 주요 부분에 대한 설명>
110: 메모리 셀 어레이
120, 122, 124, 126: 페이지 버퍼
130, 132, 134, 136: 비트 라인 선택부
140, 142, 144, 146: 프리차지부
150, 152, 154, 156: 메인 레지스터
160, 162, 164, 166: 캐쉬 레지스터
170: 칼럼 선택부
본 발명은 불휘발성 메모리장치에 포함된 페이지 버퍼의 구동 방법에 관한 것으로, 더욱 상세하게는 상기 메모리 장치의 특정 셀의 데이터를 독출하는 동작에서 센싱 라인간의 커플링 노이즈에 따른 센싱 오류를 감소시키는 독출 방법에 관한 것이다.
최근 들어 전기적으로 프로그램(program)과 소거(erase)가 가능하고, 일정 주기로 데이터를 재작성해야하는 리프레시(refresh) 기능이 필요 없는 비휘발성 메모리 소자에 대한 수요가 증가하고 있다. 상기 불휘발성 메모리 소자 중 낸드 플래시 메모리(NAND-type flash memory)는 짧은 시간 내에 대용량의 정보를 저장하고 정상적인 프로그램 및 소거 여부를 검증하기 위해 페이지 버퍼(page buffer)를 사용한다. 통상의 페이지 버퍼는 데이터를 임시 저장하기 위하여 단일 레지스터로 구성되었으나 최근 데이터 프로그램의 속도를 증가시키기 위하여 듀얼 레지스터(dual register)로 구성되고 있다.
한편, 메모리의 용량이 더욱 커지고 비트 라인의 피치(pitch)가 좁아짐에 따라 페이지 버퍼는 더욱 조밀하게 배치되고 있고, 이에 따라 비트 라인의 전압레벨을 감지하는 센싱 라인의 피치 또한 좁아지면서 센싱 라인 간의 커플링 노이즈가 크게 문제가 되고 있다. 즉, 프로그램된 셀의 경우 센싱 라인은 하이 레벨의 전압을 유지하는 반면, 소거된 셀의 경우 센싱 라인은 비트 라인과 메모리 셀의 스트링 라인간의 전류의 흐름에 따라 하이 레벨에서 로우 레벨로 천이되는데, 센싱 라인 간의 커플링 노이즈의 발생으로 인접 센싱 라인의 영향을 받아 프로그램된 셀임에도 불구하고 센싱 라인의 전압상태가 일정부분 감소됨으로써 소거된 셀로 잘못 판독될 수 있다.
상술한 문제점을 해결하기 위해, 본원 발명의 독출 방법은 메모리 셀의 독출 동작 구간에서 각 페이지 버퍼를 홀수 번째 페이지 버퍼 그룹과 짝수 번째 페이지 버퍼 그룹으로 나누고 각 페이지 버퍼 그룹의 제1 비트 라인에 대한 전압 레벨의 감지 구간을 시간적으로 분리하여 커플링 노이즈를 감소시키되, 각 버퍼 그룹간의 비트 라인 전압의 평가 시간은 동일하도록 하여 각 페이지 버퍼 그룹별로 평가 시간동안 비트 라인과 셀 스트링을 통해 흐르는 전류의 편차를 감소시키는 독출 방법을 제공하는 것을 목적으로 한다.
상술한 목적을 달성하기 위한 본원 발명은 다수의 메모리 셀이 직렬 접속된 다수의 셀 스트링, 상기 셀 스트링과 드레인 선택 트렌지스터를 통해 접속된 다수의 비트라인, 상기 셀 스트링과 소스 선택 트렌지스터를 통해 접속된 공통 소스라인, 상기 셀의 게이트에 접속된 다수의 워드라인을 포함하는 메모리 셀 어레이와, 상기 메모리 셀 어레이의 한 쌍의 비트라인과 각각 접속된 다수의 페이지 버퍼를 포함하는 불휘발성 메모리 장치의 독출 방법에 있어서, 특정 워드라인을 선택하는 단계와, 상기 드레인 선택 트렌지스터를 턴온하는 단계와, 각 페이지 버퍼의 제1 비트라인과 센싱 라인 사이에 접속된 비트라인 선택 트렌지스터의 게이트에 제1 전 압을 인가하는 단계와, 상기 소스 선택 트랜지스터를 턴온한 후 일정시간 후에 턴오프하는 단계와, 상기 소스 선택 트랜지스터를 턴오프시킨 후 홀수 번째 페이지 버퍼의 제1 비트라인에 접속된 상기 비트라인 선택트랜지스터의 게이트에 제2 전압을 인가하면서 해당 페이지 버퍼에 독출 신호를 인가하는 제1 감지 단계와, 상기 소스 선택 트랜지스터를 턴오프시킨 후 짝수 번째 페이지 버퍼의 제1 비트라인에 접속된 상기 비트라인 선택트랜지스터의 게이트에 제2 전압을 인가하면서 해당 페이지 버퍼에 독출 신호를 인가하는 제2 감지 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
도 1은 본 발명이 적용되는 불휘발성 메모리 장치의 구성을 도시한 블록도이다. 상기 불휘발성 메모리 장치는 메모리 셀 어레이(110), 페이지 버퍼(120, 122, 124, 126) 및 칼럼 선택부(170)를 포함하며, 각 페이지 버퍼(120, 122, 124, 126)는 비트 라인 선택부(130, 132, 134, 136), 프리차지부(140, 142, 144, 146), 메인 레지스터(150, 152, 154, 156), 캐쉬 레지스터(160, 162, 164, 166)를 포함한다.
상기 메모리 셀 어레이(110)의 구체적인 구성은 도시되지 않았지만, 데이터를 저장하는 다수의 메모리 셀, 다수의 셀이 직렬 접속된 다수의 셀 스트링, 상기 셀 스트링의 공통 드레인 단자에 접속된 다수의 비트라인, 상기 셀 스트링의 공통 소스 단자에 접속된 공통 소스라인, 상기 비트라인과 수직방향으로 상기 셀에 접속된 다수의 워드라인을 포함한다.
상기 비트 라인(BLe_1,...,BLe_2n-1)은 각각 하나의 페이지를 구성하는 메모리 셀들에 접속된 페이지 버퍼들 중 홀수 번째 페이지 버퍼들의 제1 비트 라인을 나타내며, 비트 라인(BLe_2,...,BLe_2n+1)은 각각 페이지 버퍼들 중 짝수 번째 페이지 버퍼들의 제1 비트 라인을 나타낸다. 마찬가지로 비트 라인(BLo_1,..., BLo_2n-1)은 페이지 버퍼들 중 홀수 번째 페이지 버퍼들의 제2 비트 라인을 나타내며, 비트 라인(BLo_2,...,BLo_2n+1)은 각각 페이지 버퍼들 중 짝수 번째 페이지 버퍼들의 제2 비트 라인을 나타낸다.
상기 페이지 버퍼(120)는 상기 메모리 셀 어레이의 비트라인과 접속되어 메모리 셀에 데이터를 기입하거나 기입된 데이터를 독출하는 하는 것으로, 한 쌍의 비트 라인(BLe_1, BLo_1)을 통해 메모리 셀 어레이(110)에 연결되고, 특정 비트 라인의 데이터를 기입/독출하도록 선택하는 칼럼 선택부(170)와 연결된다. 상기 비트 라인 선택부(130)는 페이지 버퍼(120)와 특정 비트 라인(BLe_1, BLo_1)과의 접속을 선택적으로 조절한다. 상기 프리차지부(140)는 전원전압(VCC, 미도시됨)과 센싱 라인(SO_1)을 선택적으로 접속시켜 센싱 라인(SO_1)을 전원전압(VCC)으로 프리차지시킨다. 메인 레지스터(150)는 센싱라인(SO_1)과 입출력 단자 사이에 연결되고, 데이터를 임시 저장하는 래치(미도시됨)를 포함하여 구성되며, 페이지 버퍼의 기입, 독출, 카피백 또는 검증 동작 등에서 데이터를 임시 저장하는 역할을 한다. 캐쉬 레지스터(160)는 감지 노드(SO_1)와 입출력 단자사이에 연결되고, 데이터를 임시 저장하는 래치(미도시됨)를 포함하여 구성되나, 메인 레지스터(160)와는 달리 독출 및 검증 동작 등에서는 비활성 된다.
나머지 페이지버퍼(122, 124, 126), 비트 라인 선택부(132, 134, 136), 프리차지부(142, 144, 146), 메인 레지스터(152, 154, 156), 캐쉬 레지스터(162, 164, 166)도 상기 설명한 바와 같은 동작을 수행한다.
본 발명에서는 메모리 셀에 저장된 데이터를 읽어내기 위한 페이지 버퍼의 독출동작 중 비트 라인 또는 센싱 라인의 전압 레벨을 감지하는 구간에 있어서, 각 페이지 버퍼를 홀수 번째 페이지 버퍼 그룹과 짝수 번째 페이지 버퍼 그룹으로 분류하고, 홀수 번째 페이지 버퍼 그룹에 연결된 제1 비트 라인(BLe)과 짝수 번째 페이지 버퍼 그룹에 연결된 제1 비트 라인(BLe)에 대해 각각 시간적으로 분리된 두 번의 감지 구간을 갖는 것을 특징으로 한다. 이의 내용을 도면을 참조하여 상세히 설명하기로 한다.
도 2는 본 발명이 적용되는 불휘발성 메모리 장치의 구성을 도시한 회로도이다. 간략을 위해 홀수 번째 페이지 버퍼의 제1 비트라인(BLe_1)과 짝수 번째 페이지 버퍼의 제1 비트라인(BLe_2)만을 도시하였고, 각 비트 라인과 접속된 페이지 버퍼에 있어서도 제1 및 제2 비트 라인의 선택을 위한 트랜지스터 중 제1 비트 라인 선택 트랜지스터(BSLe_1, BSLe_2)와 각 페이지 버퍼를 구성하는 메인 레지스터부 만을 도시하였다.
트랜지스터(N201, N202)는 메모리 셀 트랜지스터들이 직렬 연결된 셀 스트링(SL1, SL2)과 비트 라인 사이에 접속된다. 게이트에 인가되는 신호(DSL)에 응답하여 각각 비트 라인(BLe_1, BLe_2)과 셀 스트링(SL1, SL2)과의 접속을 제어한다.
트랜지스터(N203, N204)는 상기 셀 스트링(SL1, SL2)과 접지 전원 사이에 접속된다. 게이트에 인가되는 신호(SSL)에 응답하여 상기 셀 스트링(SL1, SL2)과 접지 전원과의 접속을 제어한다. 특히 본원 발명에서는 게이트에 인가되는 신호(SSL)의 조절에 의해 각 비트 라인(BLe_1, BLe_2)의 평가시간을 동일하게 하는 것을 특징적 구성요소로 하는바, 이에 대해서는 후에 상세히 설명하기로 한다.
트랜지스터(N211, N221)는 비트 라인(BLe_1, BLe_2)과 센싱 라인(SO_1, SO_2) 사이에 접속된다. 게이트에 인가되는 비트 라인 선택신호(BSLe_1, BSLe_2)에 응답하여 각 비트 라인(BLe_1, BLe_2)과 센싱 라인(SO_1, SO_2)과의 접속을 제어한다.
PMOS 트랜지스터(P210, P220)는 센싱 라인(SO_1, SO_2)과 트랜지스터(N214, N224)의 게이트의 접속노드와 전원 전압사이에 접속된다. 게이트에 인가되는 프리차지신호(PRECHb_1, PRECHb_2)에 응답하여 센싱 라인(SO_1, SO_2)과 트랜지스터(N214, N224)의 게이트에 전원전압(VCC)을 공급한다.
트랜지스터(N212, N222)는 인버터(IV210, IV220)의 입력단과 두 개의 인버터로 구성된 래치의 입력단(Q_1b, Q_2b)과 센싱 라인(SO_1, SO_2) 사이에 접속된다. 게이트에 인가되는 카피백 신호(COPYBACK_1, COPYBACK_2)에 응답하여 센싱 라인(SO_1, SO_2)과 래치의 입력단(Q_1b, Q_2b)의 접속이 제어된다.
트랜지스터(N213, N223)는 센싱 라인(SO_1, SO_2)과 비트 라인(BLe_1, BLe_2)의 접속노드와 트랜지스터(N217, N227)와 인버터(IV210, IV220)의 출력단의 접속노드 사이에 접속된다. 게이트에 인가되는 프로그램신호(PGM_1, PGM_2)에 응답 하여 센싱 라인(SO_1, SO_2)과 래치의 입력단(Q_1b, Q_2b)의 접속이 제어된다.
트랜지스터(N214, N224)는 래치의 입력단(Q_1b, Q_2b)과 트랜지스터(N215, N225)의 드레인 사이에 접속된다. 게이트에 인가되는 센싱 라인(SO_1, SO_2)의 전위상태에 따라 래치의 입력단(Q_1b, Q_2b)에 접지전압을 인가한다.
트랜지스터(N215, N225)는 트랜지스터(N214, N224)의 소스와 접지전원 사이에 접속된다. 게이트에 인가되는 독출 신호(READ_1, READ_2)에 응답하여 접속노드(Q_1b, Q_2b)에 접지전압을 인가한다.
인버터(IV210, IV220)는 트랜지스터(N213, N223)와 트랜지스터(N217, N227)의 접속노드와 래치의 입력단(Q_1b, Q_2b)사이에 접속된다. 트랜지스터(N213, N223)가 턴온되면 래치의 입력단(Q_1b, Q_2b)의 전위 상태를 반전시켜 메모리 셀 어레이에 전송한다.
인버터(IV212, IV222)와 인버터(IV214, IV224)는 각각 입력단과 출력단이 접속되어 래치를 구성하며 인버터(IV212, IV222)의 입력단과 인버터(IV214, IV224)의 출력단의 접속노드가 래치의 입력단(Q_1b, Q_2b)이 되고, 인버터(IV212, IV222)의 출력단과 인버터(IV214, IV224)의 입력단의 접속노드가 래치의 출력단(Q_1, Q_2)이된다.
트랜지스터(N216, N226)는 상기 래치의 출력단(Q_1, Q_2)과 접지전원 사이에 접속된다. 게이트에 인가되는 리셋신호(RESET_1, RESET_2)에 응답하여 래치의 출력단(Q_1, Q_2)에 접지전압을 인가한다.
트랜지스터(N217, N227)는 인버터(IV210, IV220)와 트랜지스터(N213, N223) 의 접속노드와 입출력 단자(미도시 됨) 사이에 연결된다. 페이지 버퍼 검출 신호(PBDO_1, PBDO_2)에 응답하여 래치의 입력단(Q_1b, Q_2b)과 입출력 단자가 연결된다.
상기 설명한 회로의 동작을 타이밍도를 참조하여 상세히 설명하기로 한다.
도 3은 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 독출 동작을 도시한 타이밍도이다.
도 2와 도 3을 참조하여 본 발명의 일 실시예를 설명하면, 먼저 구간(T1)에서는 트랜지스터(N216, N226)의 게이트에 각각 하이 레벨의 리셋 신호(RESET_1, RESET_2)를 인가하여 각 래치의 출력단(Q_1, Q_2)을 로우 레벨로 초기화한다. 또한, 도 3에는 도시되어 있지 않지만 데이터의 독출 대상이 되는 특정 워드라인을 선택하는데, 통상적으로는 선택된 워드라인에는 로우 레벨의 신호를 인가하고 선택되지 않은 워드라인에는 하이 레벨의 신호를 인가한다
구간(T2)에서는 드레인 선택 트렌지스터(N201, N202)를 턴온시켜 메모리 셀 어레이에 접속된 페이지 버퍼들의 각 비트 라인(BLe, BLo)과 셀 스트링(SL1, SL2)을 접속시키고, 상기 페이지 버퍼들의 제1 비트 라인을 각각 전원전압과 접속된 센싱 라인과 접속시켜 프리차지(precharge)시킨다. 이를 위해, 셀 스트링(SL1, SL2)과 접속된 드레인 선택 트렌지스터(N201, N202)의 게이트에 각각 하이 레벨의 신호(DSL)를 인가하여 특정 비트 라인과 셀 스트링(SL1, SL2)을 접속시킨다.
또한, 상기 센싱 라인(SO_1, SO_2)과 전원전압원 사이에 접속된 PMOS 트랜지스터(P210, P220)의 게이트에 각각 로우 레벨의 프리차지 신호(PRECHb_1, PRECHb_2)를 인가하여 PMOS 트랜지스터(P210, P220)를 턴온 시킴으로써 각 센싱 라인(SO_1, SO_2)에 전원 전압을 인가한다. 동시에 상기 제1 비트 라인(BLe_1, BLe_2)과 센싱 라인(SO_1, SO_2) 사이에 접속된 비트라인 선택 트랜지스터(N211, N221)의 게이트에 하이 레벨의 전압(V1)을 갖는 비트 라인 선택신호(BSLe_1, BSLe_2)를 인가하여 센싱 라인(SO_1, SO_2)의 하이 레벨 전압을 각 비트 라인(BLe_1, BLe_2)에 인가시킨다. 이와 같은 과정을 통해 각 비트 라인(BLe_1, BLe_2)은 상기 전압(V1)에서 문턱전압(Vt)를 뺀 전압(V1-Vt)으로 프리차지된다.
구간(T3)에서는 상기 제1 비트 라인(BLe_1, BLe_2)과 센싱 라인(SO_1, SO_2)간의 접속을 차단하고, 상기 셀 스트링(SL1, SL2)과 공통 소스 라인을 일정시간 접속시켜 각 비트 라인(BLe_1, BLe_2)의 전압레벨을 평가(evaluation)한다.
상기 비트 라인 선택신호(BSLe_1, BSLe_1)를 로우 레벨로 천이시켜 트랜지스터(N211, N221)를 턴오프 시킴으로써 각 비트 라인(BLe_1, BLe_2)을 플로팅(floating) 시킨다. 또한, 셀 스트링(SL1, SL2)의 공통 드레인 단자(N201, N202)의 게이트에 하이 레벨 신호(DSL)를 계속적으로 인가하고, 셀 스트링(SL1, SL2)의 공통 소스 단자(N203, N204)의 게이트에 하이 레벨 신호(SSL)를 소정 기간 동안 인가한다. 이때 선택된 워드라인의 메모리 셀이 프로그램된 셀이라면 프리차지되었던 비트 라인의 전압레벨은 그대로 유지되지만, 메모리 셀이 소거된 셀이라면 비트 라인에서 메모리 셀의 스트링 라인으로 전류가 흐름으로써 비트 라인의 전압레벨이 감소된다. 이와 같이 프리차지시킨 비트 라인의 전압 레벨의 상태가 변화하는지에 따라 메모리 셀에 데이터가 저장되었는지 여부를 판단할 수 있다.
도 3에서는 비트 라인(BLe-1)의 전압 레벨이 로우 레벨로 천이하고, 비트 라인(BLe_2)의 전압 레벨이 변화없이 유지되고 있으며, 이를 근거로 비트 라인(BLe-1)과 접속된 셀 스트링(SL1)의 선택된 워드라인의 메모리 셀은 소거된 셀이고, 비트 라인(BLe-2)과 접속된 셀 스트링(SL2)의 선택된 워드라인의 메모리 셀은 프로그램된 셀임을 알 수 있다.
한편, 본 발명에서는 각 페이지 버퍼들 비트라인의 전압레벨을 감지함에 있어서, 홀수 번째 페이지 버퍼의 제1 비트라인과 짝수 번째 페이지 버퍼의 제1 비트라인으로 구분하여 시간적으로 분리된 감지구간을 갖는 것을 특징으로 한다. 다만, 서로 다른 감지구간을 갖되, 각 비트라인의 전압레벨을 평가하는 구간은 동일한 것을 특징적 구성요소로 하고 있다. 즉, 상기와 같이 트랜지스터(N203, N204)의 게이트에 하이 레벨 신호(SSL)를 양 비트라인(BLe_1, BLe_2) 모두 동일한 시간동안 인가한 후 트랜지스터(N203, N204)를 턴오프시켜 비트 라인(BLe_1, BLe_2)에서 셀 스트링(SL1, SL2)으로 흐르는 전류를 차단시킨다. 이렇게 함으로써, 각 페이지 버퍼 그룹별로 평가 시간 동안 비트 라인(BLe_1, BLe_2)과 셀 스트링(SL1, SL2)을 통해 흐르는 전류들의 편차를 최소화시킬 수 있다.
구간(T4)과 구간(T6)은 비트 라인(BLe_1, BLe_2)의 전압레벨을 센싱 라인(SO_1, SO_2)을 통해 감지하고 그 값에 따라 래치에 데이터가 저장되는 구간이다.
상기 구간(T4)에서는 상기 페이지 버퍼들 중 홀수 번째 페이지 버퍼 그룹들 의 제1 비트 라인(BLe_1)에 접속된 상기 비트라인 선택트랜지스터(N211)의 게이트에 하이 레벨의 전압(V2)을 인가하면서 해당 페이지 버퍼에 독출 신호를 인가하여 각 비트 라인의 전압레벨을 감지한다. 상기 비트 라인 선택신호(BSLe_1)로 인가되는 전압(V2)은 구간(T2)에서 인가되는 전압(V1)보다는 작지만 트랜지스터(N211)를 턴온시킬 수 있는 전압(V2)을 인가한다. 한편, 도면에는 도시되지 않았지만, 다른 홀수 번째 페이지 버퍼 그룹들의 제1 비트 라인(BLe_3,...,BLe_2n-1)에 대해 동일한 시점에서 비트 라인 선택신호(BSLe_3,...,BSLe_2n-1)를 하이 레벨로 천이시켜, 각 비트 라인(BLe_3,...,BLe_2n-1)과 센싱 라인(SO_3,...SO_2n-1)을 접속시킨다.
또한, 하이 레벨의 프리차지신호(PRECHb_1)를 인가하여 트랜지스터(P210)를 턴오프시켜 센싱 라인(SO_1)이 비트 라인(BLe_1)의 전압레벨에 따라 변화되도록 한다. 도 3에서는 선택된 메모리 셀이 소거된 셀인 경우로서 센싱 라인(SO_1)의 전압레벨이 로우 레벨로 천이되고 있다.
한편, 이때 트랜지스터(N215)의 게이트에 하이 레벨의 신호(READ_1)를 인가하게 되는데, 도 3의 경우 센싱 라인(SO_1)의 전압레벨이 로우 레벨이므로 트랜지스터(N214)가 턴온되지 않아 래치의 입력단(Q_1b)에 접지 전압원이 인가되지 않는다. 만약, 센싱 라인(SO_1)의 전압레벨이 하이 레벨이라면, 즉 선택된 메모리 셀이 프로그램된 셀이라면, 트랜지스터(N214)가 턴온되므로 트랜지스터(N215)에 의해 접지 전압원이 래치의 입력단(Q_1b)에 인가되게 된다.
구간(T5)는 상기 구간(T4)과 구간(T6)을 시간적으로 분리하는 구간이다.
구간(T6)에서도 구간(T4)와 같은 동작을 수행하되 그 동작이 수행되는 대상 만 달라진다.
상기 페이지 버퍼들 중 짝수 번째 페이지 버퍼 그룹들의 제1 비트 라인(BLe_1)에 접속된 상기 비트라인 선택트랜지스터(N221)의 게이트에 하이 레벨의 전압(V2)을 인가하면서 해당 페이지 버퍼에 독출 신호를 인가하여 각 비트 라인의 전압레벨을 감지한다. 상기 비트 라인 선택신호(BSLe_2)로 인가되는 전압(V2)은 구간(T2)에서 인가되는 전압(V1)보다는 작지만 트랜지스터(N221)를 턴온시킬 수 있는 전압(V2)을 인가한다. 한편, 도면에는 도시되지 않았지만, 다른 짝수 번째 페이지 버퍼 그룹들의 제1 비트 라인(BLe_4,...,BLe_2n)에 대해 동일한 시점에서 비트 라인 선택신호(BSLe_4,...,BSLe_2n)를 하이 레벨로 천이시켜, 각 비트 라인(BLe_4,...,BLe_2n)과 센싱 라인(SO_4,...SO_2n)을 접속시킨다.
또한 하이 레벨의 프리차지신호(PRECHb_2)를 인가하여 트랜지스터(P220)를 턴오프시켜 센싱 라인(SO_2)이 비트 라인(BLe_2)의 전압레벨에 따라 변화되도록 한다. 도 3에서는 선택된 메모리 셀이 프로그램된 셀인 경우로서 센싱 라인(SO_2)의 전압레벨이 하이 레벨로 유지되고 있다. 상기 센싱 라인의 상태에 따라 래치에 저장되는 데이터가 변화하는 동작은 앞서 설명한 바와 같다.
상기 실시예에서는 홀수 번째 페이지 버퍼 그룹의 제1 비트라인에 대해 먼저 감지 구간을 갖는 방법으로 구성하였지만, 선택에 따라 짝수 번째 페이지 버퍼 그룹의 제1 비트라인에 대해 먼저 감지 구간을 갖는 방법으로 구성할 수 있다.
또한, 도 3에는 도시되지 않았지만 각 페이지 버퍼 그룹의 제2 비트라인들(BLo_1,BLo_2,...BLo_2n)에 대한 독출 동작은 제1 비트라인 들(BLe_1,BLe_2,...BLe_2n)에 대한 독출 동작과 마찬가지로 홀수 번째 페이지 버퍼 그룹의 제2 비트라인에 대해 먼저 감지 구간을 갖고, 짝수 번째 페이지 버퍼 그룹의 제2 비트라인에 대해 나중에 감지 구간을 갖는 방법으로 수행된다. 또한, 선택에 따라 짝수 번째 페이지 버퍼 그룹의 제2 비트라인에 대해 먼저 감지 구간을 갖는 방법으로 구성할 수 있다.
또한, 선택에 따라서 각 페이지 버퍼 그룹의 제2 비트라인에 대해 독출 동작을 수행하고 난후 제1 비트라인에 대해 독출 동작을 수행하는 방법으로 실시할 수 있다.
상기 내용을 시간적 흐름에 따라 순차적으로 정리하여 설명하기로 한다.
도 4는 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 독출 동작을 도시한 순서도이다.
먼저 전체 페이지 버퍼의 레지스터에 리셋 신호를 인가하여 래치를 초기화 한다(단계 410).
다음으로, 도 3에는 도시되어 있지 않지만 데이터의 독출 대상이 되는 특정 워드라인을 선택하는데, 통상적으로는 선택된 워드라인에는 로우 레벨의 신호를 인가하고 선택되지 않은 워드라인에는 하이 레벨의 신호를 인가한다(단계 420).
다음으로, 각 페이지 버퍼에 포함된 센싱라인을 하이 레벨로 프리차지시킨다(단계 430).
다음으로, 각 페이지 버퍼의 제1 비트라인에 접속된 비트라인 선택트랜지스터에 제1 전압을 공급하여 제1 비트라인을 프리차지시킨다(단계 440).
다음으로, 각 셀 스트링의 공통 드레인 단자와 비트라인 사이에 접속된 소스선택 트랜지스터를 일정시간 동안만 턴온시켜 제1 비트라인의 전압 레벨을 평가한다(단계 450).
다음으로, 메모리 셀 어레이에 접속된 전체 페이지 버퍼 중 홀수 번째 페이지 버퍼의 제1 비트라인에 접속된 비트라인 선택트랜지스터에 제2 전압을 공급하여 센싱라인을 통해 비트라인의 전압 레벨을 감지함과 동시에 해당 페이지 버퍼에 데이터 독출 신호를 공급한다(단계 460).
다음으로, 메모리 셀 어레이에 접속된 전체 페이지 버퍼 중 짝수 번째 페이지 버퍼의 제1 비트라인에 접속된 비트라인 선택트랜지스터에 제2 전압을 공급하여 센싱라인을 통해 비트라인의 전압 레벨을 감지함과 동시에 해당 페이지 버퍼에 데이터 독출 신호를 공급한다(단계 470).
상기 단계들을 수행한 후에는 각 페이지 버퍼의 제2 비트라인을 통해 각 메모리 셀의 데이터를 독출하며, 그 방법은 상기 제1 비트라인을 통한 독출 동작과 거의 유사하다.
상기와 같은 구성에 따라 홀수 번째 페이지 버퍼 그룹의 제1 비트라인과 짝수 번째 페이지 버퍼 그룹의 제1 비트라인에 대한 감지 구간이 시간적으로 분리됨으로써, 센싱라인의 커플링 노이즈를 감소시키되, 각 감지 구간에 앞서 수행되는 비트라인 전압 레벨의 평가에 수행되는 시간은 동일하도록 구성하여 평가 시간동안 비트 라인과 셀 스트링을 통해 흐르는 전류의 편차를 감소시킬 수 있다.

Claims (6)

  1. 다수의 메모리 셀이 직렬 접속된 다수의 셀 스트링, 상기 셀 스트링과 드레인 선택 트렌지스터를 통해 접속된 다수의 비트라인, 상기 셀 스트링과 소스 선택 트렌지스터를 통해 접속된 공통 소스라인, 상기 셀의 게이트에 접속된 다수의 워드라인을 포함하는 메모리 셀 어레이와,
    상기 메모리 셀 어레이의 한 쌍의 비트라인과 각각 접속된 다수의 페이지 버퍼를 포함하는 불휘발성 메모리 장치의 독출 방법에 있어서,
    특정 워드라인을 선택하는 단계와,
    상기 드레인 선택 트렌지스터를 턴온하는 단계와,
    각 페이지 버퍼의 제1 비트라인과 센싱 라인 사이에 접속된 비트라인 선택 트렌지스터의 게이트에 제1 전압을 인가하는 단계와,
    상기 소스 선택 트랜지스터를 턴온한 후 일정시간 후에 턴오프하는 단계와,
    상기 소스 선택 트랜지스터를 턴오프시킨 후 홀수 번째 페이지 버퍼의 제1 비트라인에 접속된 상기 비트라인 선택트랜지스터의 게이트에 제2 전압을 인가하면서 해당 페이지 버퍼에 독출 신호를 인가하는 제1 감지 단계와,
    상기 소스 선택 트랜지스터를 턴오프시킨 후 짝수 번째 페이지 버퍼의 제1 비트라인에 접속된 상기 비트라인 선택트랜지스터의 게이트에 제2 전압을 인가하면서 해당 페이지 버퍼에 독출 신호를 인가하는 제2 감지 단계
    를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 독출 방법.
  2. 제1항에 있어서, 상기 제1 전압을 인가하는 단계는 상기 센싱 라인과 전원전압원 사이에 접속된 트랜지스터의 게이트를 제어하여 센싱 라인에 전원전압을 인가하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 독출 방법.
  3. 제1항에 있어서, 상기 제1 전압을 인가하는 단계는 상기 소스 선택 트랜지스터를 턴온하는 단계를 수행하기 전에 상기 제1 전압의 공급을 중단하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 독출 방법.
  4. 제1항에 있어서, 상기 제2 감지 단계는 상기 제1 감지 단계가 수행된 후에 수행되는 것을 특징으로 하는 불휘발성 메모리 장치의 독출 방법.
  5. 제1항에 있어서, 상기 제2 감지 단계는 상기 제1 감지 단계가 수행되기 전에 수행되는 것을 특징으로 하는 불휘발성 메모리 장치의 독출 방법.
  6. 제1항에 있어서, 상기 제1 및 제2 감지 단계가 수행된 후 특정 워드라인을 선택하는 단계와,
    상기 드레인 선택 트렌지스터를 턴온하는 단계와,
    각 페이지 버퍼의 제2 비트라인과 센싱 라인 사이에 접속된 비트라인 선택 트렌지스터의 게이트에 제1 전압을 인가하는 단계와,
    소정의 시간 동안 상기 소스 선택 트랜지스터를 턴온하는 단계와,
    홀수 번째 페이지 버퍼의 제2 비트라인에 접속된 상기 비트라인 선택트랜지스터의 게이트에 제2 전압을 인가하면서 해당 페이지 버퍼에 독출 신호를 인가하는 제3 감지 단계와,
    짝수 번째 페이지 버퍼의 제2 비트라인에 접속된 상기 비트라인 선택트랜지스터의 게이트에 제2 전압을 인가하면서 해당 페이지 버퍼에 독출 신호를 인가하는 제4 감지 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 독출 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113257321A (zh) * 2021-06-09 2021-08-13 上海亿存芯半导体有限公司 非易失性存储器的读取***及存储设备

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030006519A (ko) * 2001-07-13 2003-01-23 삼성전자 주식회사 시분할 감지 기능을 구비한 불 휘발성 반도체 메모리 장치및 그것의 읽기 방법
KR20050112988A (ko) * 2004-05-28 2005-12-01 주식회사 하이닉스반도체 플래시 메모리 장치의 페이지 버퍼 및 이를 이용한 데이터리드 방법
KR20060054572A (ko) * 2004-11-15 2006-05-23 에스티마이크로일렉트로닉스 엔.브이. 플래쉬 메모리 소자의 읽기 방법
KR20060070030A (ko) * 2004-12-20 2006-06-23 주식회사 하이닉스반도체 불휘발성 메모리 장치 및 그것의 소거 검증 방법
KR20060070734A (ko) * 2004-12-21 2006-06-26 주식회사 하이닉스반도체 불휘발성 메모리 장치 및 그것의 프로그램 검증 방법

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20030006519A (ko) * 2001-07-13 2003-01-23 삼성전자 주식회사 시분할 감지 기능을 구비한 불 휘발성 반도체 메모리 장치및 그것의 읽기 방법
KR20050112988A (ko) * 2004-05-28 2005-12-01 주식회사 하이닉스반도체 플래시 메모리 장치의 페이지 버퍼 및 이를 이용한 데이터리드 방법
KR20060054572A (ko) * 2004-11-15 2006-05-23 에스티마이크로일렉트로닉스 엔.브이. 플래쉬 메모리 소자의 읽기 방법
KR20060070030A (ko) * 2004-12-20 2006-06-23 주식회사 하이닉스반도체 불휘발성 메모리 장치 및 그것의 소거 검증 방법
KR20060070734A (ko) * 2004-12-21 2006-06-26 주식회사 하이닉스반도체 불휘발성 메모리 장치 및 그것의 프로그램 검증 방법

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113257321A (zh) * 2021-06-09 2021-08-13 上海亿存芯半导体有限公司 非易失性存储器的读取***及存储设备
CN113257321B (zh) * 2021-06-09 2024-02-09 上海亿存芯半导体有限公司 非易失性存储器的读取***及存储设备

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