KR0172443B1 - 비 휘발성 반도체 메모리의 셀 연결방법 및 그에 따른 회로 - Google Patents

비 휘발성 반도체 메모리의 셀 연결방법 및 그에 따른 회로 Download PDF

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Abstract

1. 청구범위에 기재된 발명이 속한 기술 분야: 비휘발성 반도체 메모리의 셀 연결방법 및 회로.
2. 발명이 해결하려고 하는 기술적 과제: 메모리 내의 선택 트랜지스터의 개수를 감축하는 방법 및 회로를 제공한다.
3. 발명의 해결방법의 요지: 적어도 네 개의 비트라인마다 하나의 센스 앰프를 가지며, 각 비트라인 마다 다수의 스트링셀과 하나의 레퍼런스 셀이 병렬로 연결된 비휘발성 반도체 메모리는 상기 스트링 셀과 레퍼런스 셀을 상기 각각의 비트라인과 그라운드에 전기적으로 연결시키기 위해 인핸스먼트 트랜지스터 및 디플리션 트랜지스터를 두 비트라인마다 반대로 직렬로 연결하고 있으며: 서로 인접한 두 비트라인 중 하나의 비트라인을 선택하여 상기 센스 앰프의 입력단에 연결하기 위해 홀수 및 짝수로 배치된 칼럼 선택 트랜지스터를 가짐을 특징으로 한다.
4. 발명의 중요한 용도: 반도체 메모리에 적합하게 사용된다.

Description

비휘발성 반도체 메모리의 셀 연결방법 및 그에 따른 회로
제1도는 종래 기술에 따른 메모리 셀의 구성도.
제2도는 본 발명에 따른 메모리 셀의 구성도.
본 발명은 반도체 메모리에 관한 것으로, 특히 네 개의 셀 스트링(string)당 하나의 센스 앰프(sense amplifier)가 연결된 구조를 가진 비휘발성 반도체 메모리의 선택된 스트링 셀과 기준셀을 각각의 비트라인 연결하는 방법 및 그에 따른 회로에 관한 것이다.
일반적으로, 비휘발성 반도체 메모리 예를 들면, 낸드 구조의 플래시(EEPROM)는 노아형 메모리에 비해 칩상의 면적 점유율을 최소화하는 구조를 가지는 것으로 알려져 있다. 제1도에는 이러한 비휘발성 반도체 메모리의 스트링 셀과 기준셀을 포함하는 분배 및 접힘 비트라인(shared folded bitline)구조가 도시되어 있다. 여기서, 분배 및 접힘 비트라인 구조란 두 개의 셀 스트링이 하나의 비트라인을 분배하여 공유하고 있으며 동시에 이들 두 개의 비트라인이 하나의 센스 앰프에 접힘 상태로 연결되어 있는 것을 말한다.
제1도의 회로 구성을 먼저 살펴보면, 두 개의 비트라인과 네 개의 셀 스트링, 및 두 개의 기준셀(reference cell), 센스 앰프 10으로 구성되어 있으며, 셀 스트링 내에는 직렬로 연결된 인핸스먼트 트랜지스터(enhancement Tr; Vt가 포지티브이므로 게이트 바이어스가 Vcc일 때 스위칭 온됨)와, 디플리션 트랜지스터(depletion Tr;Vt가 네가티브이므로 게이트 바이어스가 Vss일 때도 스위칭 온됨)두개가 스트링 셀의 상하 양단에 각각 접속되어 있다. 여기서 셀 스트링은 플로팅 게이트를 가지는 다수의 메모리 셀군을 말하는데, 그 각각은 스트링 셀로 칭해진다. 상기 제1도에서, 비트라인의 상단에 있는 두 개의 트랜지스터 SC1, SC2는 스트링 선택 신호 SSL1, 2를 받아 특정한 스트링만 선택하므로 스트링 선택 트랜지스터로 불려진다. 또한 비트라인의 하단에 있는 구개의 트랜지스터 GC1, GC2는 그라운드 선택 신호 GSL1, 2를 수신하는 트랜지스터이므로, 그라운드 선택 트랜지스터로 불려진다.
여기서, 상기 스트링 선택 및 그라운드 선택 트랜지스터는 상기 메모리의 선택된 스트링 셀과 기준셀을 각각의 비트라인에 전기적으로 연결하는 기능을 수행함을 알 수 있다. 제1도에서, 상기 SSL1, 2에 연결된 스트링 선택 트랜지스터는 제1비트라인을 기준으로 각 셀 스트링 내에서 디플리션 트랜지스터와 인핸스먼트 트랜지스터가 직렬로 연결된 구조를 보이고, 제2비트라인을 기준으로 각 셀 스트링 내에서 인핸스먼트 트랜지스터와 디플리션 트랜지스터가 직렬로 연결된 구조로 되어 있다. 한편, 그라운드 선택 트랜지스터의 배치는 제1, 3 스트링을 기준으로 디플리션 트랜지스터와 인핸스먼트 트랜지스터가 직렬로 연결된 구조를 보이고 제2, 4스트링을 기준으로 그 반대로 배치된 것을 알 수 있다. 이러한 구조로 상기 선택 트랜지스터들이 적절히 배치됨으로써 한 시점에서 하나의 셀 스트링만이 비트라인과 그라운드 라인에 전기적으로 연결되는데 이를 스위칭이라 한다.
여기서, 상기 선택 트랜지스터들에 의한 스위칭 동작을 간략히 설명한다. 예를 들어 제1 스트링 SC1을 스위칭 하기 위해서는 상기 신호 라인 SSL1과 GSL1에는 그라운드 전위 Vss를, SSL2와 GSL2에는 전원전압 Vcc를 인가한다. 그러면 제2셀 스트링 SC2은 그라운드와의 연결이 스위칭 오프되고, 제3스트링(SC3)은 제2비트라인과 그라운드와의 연결이 동시에 스위칭 오프 된다. 또한 제4셀 스트링 SC4도 제2비트라인과 그라운드와의 연결이 동시에 스위칭 오프 된다. 한편, 기준셀 RC1, 2에 대한 스위칭도 이와 같은 방법으로 하게 된다.
그러나, 상기한 제1도의 구조로 배열된 선택 트랜지스터를 사용하여 네 개의 셀 스트링 중 하나를 스트링을 선택하기 위해서는 하나의 스트링당 네 개의 선택 트랜지스터들이 필요하게 된다. 따라서 메모리칩의 밀도가 증가될수록 이러한 선택 트랜지스터들의 개수는 메모리 셀의 선택을 위해 증가하는데 이는 칩의 전체 면적을 줄이는데 제한요소로 작용한다. 따라서 제1도와 같은 구조를 가지는 종래의 회로는 하나의 스트링당 차지하는 선택 트랜지스터의 개수가 많아 고집적에 불리한 문제점이 있었다. 이러한 문제는 제조의 코스트 상승을 동반한다.
따라서 본 발명의 목적은 상기한 종래의 문제점을 해소할 수 있는 반도체 메모리 장치를 제공함에 있다.
본 발명의 다른 목적은 반도체 메모리에서 셀을 선택하는 셀 선택 트랜지스터의 개수를 줄일 수 있는 방법 및 그에 따른 회로를 제공함에 있다.
본 발명의 또 다른 목적은 네 개의 셀 스트링당 하나의 센스 앰프가 연결된 구조를 가진 비휘발성 반도체 메모리의 선택된 스트링 셀과 기준셀을 각각의 비트라인 연결하는 방법 및 그에 따른 회로를 제공함에 있다.
상기의 목적을 달성하기 위한 본 발명에 따르면, 적어도 네 개의 비트라인마다 하나의 센스 앰프를 가지며, 각 비트라인마다 다수의 스트링 셀과 하나의 레퍼런스 셀이 병렬로 연결된 비휘발성 반도체 메모리에 있어서, 상기 스트링 셀과 레퍼런스 셀을 상기 각각의 비트라인과 그라운드에 전기적으로 연결시키기 위해 인핸스먼트 트랜지스터 및 디플리션 트랜지스터가 두 비트라인마다 반대로 직렬로 연결되며; 서로 인접한 두 비트라인 중 하나의 비트라인을 선택하여 상기 센스 앰프의 입력단에 연결하기 위해 홀수 및 짝수로 배치된 칼럼 선택 트랜지스터를 가짐을 특징으로 한다. 상기 인핸스먼트 트랜지스터 및 디플리션 트랜지스터의 게이트에 서로 반대되는 신호를 인가하여 네 비트라인 중 두 비트라인에 상기 스트링 셀이 전기적으로 연결되게 하며, 이웃한 두 비트라인 중 하나의 비트라인을 선택하여 상기 센스 앰프의 입력단에 연결하기 위해 상기 칼럼 선택 트랜지스터의 게이트에 서로 다른 신호가 인가된다.
이하 본 발명을 첨부한 도면을 참조하여 상세히 설명한다.
먼저, 본 발명은 네 개의 셀 스트링당 하나의 센스 앰프를 연결한 구조를 가진 비휘발성 낸드형 플래시메모리에 있어서 선택된 스트링 내의 셀과 기준셀을 각각의 비트라인에 전기적으로 연결시 선택 트랜지스터의 개수를 줄이기 위해 제2도와 같은 회로를 구현하였다.
제2도는 본 발명에 따른 회로로서, 네 개의 스트링 셀당 하나의 센스 앰프 구조를 가진 비휘발성 반도체 메모리의 구성을 예로 든 것이다. 제2도를 참조하면, 하나의 센스 앰프(페이지 버퍼) 11은 네 개의 비트라인 BL1, 2, 3, 4와 연결되며, 각 비트라인마다 다수 개의 셀 스트링과 하나의 기준셀 스트링이 병렬로 연결되어 있고, 그 아래에 두 개의 고전압 보호용 트랜지스터가 직렬로 연결되어 있다. 한편 칼럼 선택 트랜지스터가 각 비트라인에 홀수 짝수 순으로 연결되어 있으며, 인접한 두 개의 비트라인이 공통으로 연결되어 상기 페이지 버퍼 11의 입력과 연결된 구조를 가진다. 또한 각 셀 스트링 내에는 상기 제1도의 구조와 동일하게 메모리 셀 트랜지스터와 비트라인간에 인핸스먼트 및 디플리션 트랜지스터 2개를 직렬로 배치하며, 메모리 셀 트랜지스터와 그라운드 사이에는 제1도와는 다르게 인핸스먼트 트랜지스터 한 개만을 배치하여 사용하고 있다.
이러한 제2도의 구조에서 각 셀 스트링을 각 비트라인에 전기적으로 연결하고 이들 중 두 개의 비트라인을 선택하여 센스 앰프 11의 입력에 연결하는 것을 설명한다. 제2도에서, 제1 스트링 SC1을 제1비트라인 BL1에 연결하고, 기준셀 1을 제3비트라인 BL3에 전기적으로 연결하는 경우라고 가정하면, 라인 SSL2, GSL, REF2에 Vcc를, 라인 SSL1에 Vss를 각각 인가한다. 따라서 제 3,4스트링 SC3, 4는 선택 트랜지스터들에 의해 제3, 4비트라인 BL3, 4와 연결이 끊어지게 되고, 반면에 제1,2 스트링 SC1, 2가 비트라인 BL1, 2에 각각 전기적으로 연결되게 된다. 이와 동시에 기준셀 3,4은 상기 제3,4 비트라인에 전기적으로 연결된다. 한편 선택된 두 개의 비트라인 중 하나의 비트라인을 상기 페이지 버퍼의 입력단자에 접속하는 것은 제2도의 칼럼 선택 트랜지스터에 의해 수행된다. 상기 칼럼 선택 트랜지스터는 신호 YL, YR에 따라 턴온 또는 턴오프 되어 2개의 비트라인 중 하나의 비트라인만을 센스 앰프에 연결한다. 예를 들면, YL에 Vcc, YR에 Vss를 인가하게 될 때는 제1,2 비트라인 중 제1비트라인이 스위칭 되며, 제3,4비트라인 중 제3비트라인이 스위칭 되어 해당 기준셀이 센스 앰프의 두 입력단에 전기적으로 연결된다. 이렇게 연결된 두 비트라인간의 전위차를 상기 센스 앰프는 센싱을 하게 되는 것이다.
또한 제2도에서 부가적으로 추가된 트랜지스터들이 있는데 이들의 용도를 살펴보면 다음과 같다. 먼저 비트라인간의 디커플링(decoupling) 효과를 위해 전기적으로 연결이 안된 즉, 비선택된 비트라인을 리드시 특정 레벨(Vcc or Vss)로 잡아두기 위한 목적으로 네 개의 쉴딩 트랜지스터가 있다. 이는 인핸스먼트 NMOS로 각기 구성되어 신호 READL, READR의 상태에 응답한다. 상기 쉴딩 트랜지스터의 동작을 간단히 살펴보면, 리드시 비트라인 1과 비트라인 3을 센스단의 입력단에 연결하여 센싱한다고 할 때, 비트라인 2, 4를 이 Tr.들을 통해 특정 레벨(Vcc or Vss)로 잡아두는 것이다. 따라서 종래의 제1도에서 리드 동작시 발생하는 두 비트라인(비트라인 3, 4)간의 커플링 현상을 억제하기 위해 쉴딩 라인으로서의 역할을 수행할 수 있게 되는 것이다.
따라서, 네 개의 스트링당 하나의 센스 앰프를 가지는 구조일 때, 제2도의 회로를 사용하게 되면, 각 셀 스트링마다 선택 트랜지스터의 개수를 하나씩 줄일 수 있는 효과가 있다. 그러므로, 비트라인에 셀 스트링이 병렬로 많이 연결되면 될수록 많은 수의 선택 트랜지스터의 개수를 줄일 수 있어, 결과적으로 동일한 크기의 칩에서 면적을 줄여 코스트상 커다란 이점이 있는 동시에 부가적으로 비트라인간의 디커플링 효과도 가질 수 있다.

Claims (5)

  1. 적어도 네 개의 비트라인마다 하나의 센스 앰프를 가지며, 각 비트라인마다 다수의 스트링 셀과 하나의 레퍼런스 셀이 병렬로 연결된 비휘발성 반도체 메모리에 있어서; 상기 스트링 셀과 레퍼런스 셀을 상기 각각의 비트라인과 그라운드에 전기적으로 연결시키기 위해 인핸스먼트 트랜지스터 및 디플리션 트랜지스터가 두 비트라인마다 반대로 직렬로 연결되며; 서로 인접한 두 비트라인 중 하나의 비트라인을 선택하여 상기 센스 앰프의 입력단에 연결하기 위해 홀수 및 짝수로 배치된 칼럼 선택 트랜지스터를 가짐을 특징으로 하는 비휘발성 반도체 메모리.
  2. 제1항에 있어서, 상기 인핸스먼트 트랜지스터 및 디플리션 트랜지스터의 게이트에 서로 반대되는 신호를 인가하여 네 비트라인 중 두 비트라인에 상기 스트링 셀이 전기적으로 연결되게 하는 것을 특징으로 하는 비휘발성 반도체 메모리.
  3. 제1항에 있어서, 이웃한 두 비트라인 중 하나의 비트라인을 선택하여 상기 센스 앰프의 입력단에 연결하기 위해 상기 칼럼 선택 트랜지스터의 게이트에 서로 다른 신호를 인가하는 것을 특징으로 하는 비휘발성 반도체 메모리.
  4. 제1항에 있어서, 상기 비트라인 중 비선택된 비트라인을 특정 레벨로 유지시키는 것을 특징으로 하는 비휘발성 반도체 메모리.
  5. 적어도 네 개의 비트라인마다 하나의 센스 앰프를 가지며, 각 비트라인마다 다수의 스트링 셀과 하나의 레퍼런스 셀이 병렬로 연결된 비휘발성 반도체 메모리의 스트링 셀 선택 방법에 있어서; 인핸스먼트 트랜지스터 및 디플리션 트랜지스터를 두 비트라인마다 반대로 직렬로 연결하여 상기 스트링 셀과 레퍼런스 셀을 상기 각각의 비트라인과 그라운드에 전기적으로 연결시키는 단계와; 홀수 및 짝수로 배치된 칼럼 선택 트랜지스터를 사용하여 서로 인접한 두 비트라인 중 하나의 비트라인을 선택하여 상기 센스 앰프의 입력단에 연결하는 단계를 가짐을 특징으로 하는 스트링 셀 선택 방법.
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