KR101055568B1 - 플래시 메모리 장치의 센싱 회로 및 플래시 메모리 장치의 센싱 방법 - Google Patents

플래시 메모리 장치의 센싱 회로 및 플래시 메모리 장치의 센싱 방법 Download PDF

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Abstract

센싱 오류를 감소시킬 수 있는 플래시 메모리 장치의 센싱 회로 및 플래시 메모리 장치의 센싱 방법이 개시된다. 플래시 메모리 장치의 센싱 회로는 선택된 셀이 제1 비트 그룹에 속하는 경우 활성화 되어 제1 독출 검증 전압을 선택된 셀 및 복수의 FCG 참조셀에 제공하고, 제1 독출 검증 전압에 상응하여 생성된 셀 전압 및 복수의 FCG 참조 전압을 비교하여 제1 비교 결과 신호를 제공하는 FCG 센싱부와, 선택된 셀이 제2 비트 그룹에 속하는 경우 활성화 되어 복수의 제2 독출 검증 전압을 선택된 셀 및 SG 참조셀에 순차적으로 제공하고 각각의 제2 독출 검증 전압에 상응하여 생성되는 셀전압 및 SG 참조 전압을 비교하여 제2 비교 결과 신호를 제공하는 SG 센싱부 및 제1 비교 결과 신호 및 제2 비교 결과 신호 중 제공된 어느 하나의 비교 결과 신호에 상응하여 디코딩을 수행하여 선택된 셀의 상태 정보를 결정하는 디코더를 포함한다. 따라서, 전압 전류 특성 곡선의 포화되지 않은 영역에서 센싱을 수행함으로써 센싱 마진을 확보할 수 있고, 이로 인해 센싱 오류를 감소시킬 수 있다.
Figure R1020090053819
플래시 메모리, MLC, 센싱, SG, FCG

Description

플래시 메모리 장치의 센싱 회로 및 플래시 메모리 장치의 센싱 방법{Sensing Circuit Of Flash Memory Device And Method For Sensing Flash Cell Of Flash Memory Device}
본 발명은 플래시 메모리 장치에 관한 것으로, 더욱 상세하게는 하나의 메모리 셀에 멀티 비트 데이터가 저장되는 MLC(Multi-Level Cell) 플래시 메모리에 적용될 수 있는 플래시 메모리 장치의 센싱 회로 및 플래시 메모리 장치의 센싱 방법에 관한 것이다.
비휘발성 메모리는 전원의 공급이 차단되더라도 저장된 정보를 보존할 수 있는 소자이다. 특히, 플래시 메모리는 비휘발성 메모리 중에서 대표적인 소자로서, 높은 집적도와 우수한 데이터 보존성을 가진다.
플래시 메모리는 셀과 비트 라인의 연결 상태에 따라 NOR형과 NAND형으로 구분될 수 있다. NOR형 플래시 메모리는 1개의 비트 라인에 2개 이상의 셀 트랜지스터가 병렬로 연결된 구조를 가지며, NAND형 플래시 메모리는 1개의 비트 라인에 2개 이상의 셀 트랜지스터가 직렬로 연결된 구조를 가진다. NOR형 플래시 메모리는 전류 소모가 크기 때문에 고집적화에는 불리하나 고속 동작이 요구되는 메모리에 적합하고, NAND형 플래시 메모리는 고집적화에 유리하여 대용량의 메모리 구현이 용이한 특징이 있다.
또한, 플래시 메모리는 단위 메모리 셀에 저장할 수 있는 비트 수에 따라 싱글 레벨 셀(SLC: Single-Level Cell, 이하 'SLC'라 약칭함) 플래시 메모리와 멀티 레벨 셀(MLC: Multi-Level Cell, 이하 'MLC'라 약칭함) 플래시 메모리로 구분될 수 있다.
SLC 플래시 메모리는 하나의 메모리 셀에 1비트의 데이터를 저장하는 플래시 메모리로 싱글 비트 셀(SBC: Single-Bit Cell) 메모리로도 불린다. MLC 플래시 메모리는 하나의 메모리 셀에 2비트 이상의 데이터를 저장할 수 있고 멀티 비트 셀(MBC: Multi-Bit Cell) 메모리로도 불린다. MLC 플래시 메모리는 하나의 메모리 셀이 복수의 비트를 저장할 수 있기 때문에 메모리의 고집적화를 가능하게 한다.
MLC 플래시 메모리에서 중요한 요소는 플로팅 게이트에 저장된 전자를 정확하게 검출하는 능력이다. 플래시 메모리 셀의 플로팅 게이트에 저장된 전자는 플래시 트랜지스터의 전류-전압 특성에 따라 변화하기 때문에 전하를 정확하게 검출하는 능력은 MLC 플래시 메모리에서 매우 중요하다.
플래시 메모리의 셀을 센싱하는 방법은 크게 Fixed Constant-Gate Variable-Current 방법과 Variable-Gate Constant-Current 방법으로 구분될 수 있다.
Fixed Constant-Gate Variable-Current 방법은 플래시 메모리 셀에 고정 게이트 전압을 인가한 후 흐르는 셀 전류를 복수의 참조 전류와 비교하여 셀의 상태를 결정하는 방법이고, Variable-Gate Constant-Current 방법은 플래시 메모리 셀 의 게이트에 전압을 가변시키면서 인가하고 이에 상응하여 흐르는 셀 전류를 하나의 참조 전류와 비교하여 셀의 상태를 결정하는 방법이다. Variable-Gate Constant-Current 방법의 예로는 Stepped Gate 방식이 있다.
도 1은 일반적인 Fixed Constant-Gate Variable-Current 센싱 방법을 나타내는 회로도로서, 4개의 저장 레벨을 가지는 2비트 MLC 플래시 메모리 셀의 센싱 회로를 나타낸다.
도 1을 참조하면, 고정된 게이트 전압이 공통 워드라인으로 연결된 플래시 메모리 셀(10) 및 저항값이 서로 다른 세 개의 참조셀(20)에 인가되면, 플래시 메모리 셀(10) 및 세 개의 참조셀(20)에는 각각 전류가 흐르게 되고, 플래시 메모리 셀(10)의 전류 및 각 참조셀(20)의 전류는 해당 비교기(30)에서 비교된 후 디코더(40)에 입력되어 디코딩됨으로써 플래시 메모리 셀(10)의 상태를 나타내는 비트를 출력한다.
도 1에서는 2비트 MLC 플래시 메모리의 센싱 회로를 예를 들어 설명하였으나, 3비트 이상의 MLC 플래시 메모리에서 Fixed Constant-Gate Variable-Current 센싱 방법을 사용하게 되면 전류 레벨이 포화상태가 되어 센싱 마진(sensing margin)이 감소하게 된다.
도 2는 3비트 이상의 MLC 플래시 메모리에서 발생하는 전류 레벨의 포화상태를 설명하기 위한 특성 그래프이다.
도 2에 도시된 바와 같이 3비트 이상의 MLC 플래시 메모리에서는 플래시 메모리 셀의 상태를 판단하기 위한 전류 레벨의 개수가 증가하여 각 전류 레벨 사이 의 마진이 감소하게 되고, 이로 인해 센싱 오류가 증가하게 되는 문제점이 있다.
상술한 문제점을 해결하기 위한 본 발명의 제1 목적은 센싱 마진을 확보하여 센싱 오류를 감소시킬 수 있는 플래시 메모리 장치의 센싱 회로를 제공하는 것이다.
또한, 본 발명의 제2 목적은 상기 플래시 메모리 장치의 센싱 방법을 제공하는 것이다.
상술한 본 발명의 제1 목적을 달성하기 위한 본 발명의 일 측면에 따른 플래시 메모리 장치의 센싱 회로는, 멀티레벨셀(MLC) 플래시 메모리의 셀 센싱 회로에 있어서, 선택된 셀이 제1 비트 그룹에 속하는 경우 활성화 되어 제1 독출 검증 전압을 상기 선택된 셀 및 복수의 FCG(Fixed Constant-Gate Variable-Current) 참조셀에 제공하고, 상기 제1 독출 검증 전압에 상응하여 생성된 셀 전압 및 복수의 FCG 참조 전압을 비교하여 제1 비교 결과 신호를 제공하는 FCG 센싱부와, 선택된 셀이 제2 비트 그룹에 속하는 경우 활성화 되어 복수의 제2 독출 검증 전압을 상기 선택된 셀 및 SG(Stepped Gate) 참조셀에 순차적으로 제공하고 각각의 제2 독출 검증 전압에 상응하여 생성되는 셀전압 및 SG 참조 전압을 비교하여 제2 비교 결과 신호를 제공하는 SG 센싱부 및 상기 제1 비교 결과 신호 및 상기 제2 비교 결과 신호 중 제공된 어느 하나의 비교 결과 신호에 상응하여 디코딩을 수행하여 상기 선 택된 셀의 상태 정보를 결정하는 디코더를 포함한다. 상기 FCG 센싱부는 상기 선택된 셀이 제1 비트그룹에 속하는 경우 제공된 활성화 제어 신호에 상응하여 활성화되어 상기 선택된 셀 및 상기 복수의 FCG 참조셀에 상기 제1 독출 검증 전압을 제공하는 FCG 전압 생성부와, 제공된 상기 제1 독출 검증 전압에 상응하는 참조 전류를 생성하는 복수의 FCG 참조셀과, 상기 선택된 셀로부터 제공된 전류를 상기 셀 전압으로 변환하는 제1 전류전압 변환부와, 상기 복수의 FCG 참조셀로부터 각각 제공된 전류를 상기 복수의 FCC 참조 전압으로 각각 변환하는 복수의 제2 전류전압 변환부 및 상기 셀 전압 및 상기 복수의 FCG 참조 전압을 비교하여 복수의 상기 제1 비교 결과 신호를 제공하는 복수의 제1 비교기를 포함할 수 있다. 상기 제1 독출 검증 전압은, 상기 제1 비트그룹에 속하는 문턱 전압들 중 가장 큰 문턱 전압보다 더 큰 전압을 가질 수 있다. 상기 SG 센싱부는 상기 선택된 셀이 제2 비트그룹에 속하는 경우 제공된 활성화 제어 신호에 상응하여 활성화되어 상기 복수의 제2 독출 검증 전압을 상기 선택된 셀 및 상기 SG 참조셀에 순차적으로 제공하는 SG 전압 생성부와, 순차적으로 제공되는 상기 복수의 제2 독출 검증 전압에 상응하는 참조 전류를 생성하는 SG 참조셀과, 상기 선택된 셀로부터 제공된 전류를 상기 셀 전압으로 변환하는 제1 전류전압 변환부와, 상기 SC 참조셀로부터 제공된 전류를 상기 SG 참조 전압으로 변환하는 제3 전류전압 변환부 및 상기 셀 전압 및 상기 SG 참조 전압을 비교하여 상기 제2 비교 결과 신호를 제공하는 제2 비교기를 포함할 수 있다. 상기 디코더부는 상기 제공된 제1 비교 결과 신호를 디코딩하여 상기 선택된 셀의 상태 정보를 결정하는 FCG 디코더 및 상기 제공된 제2 비교 결과 신호를 디코 딩하여 상기 선택된 셀의 상태 정보를 결정하는 SG 디코더를 포함할 수 있다. 상기 FCG 디코더는 상기 제공된 제1 비교 결과 신호를 디코딩하여 상기 제1 비트 그룹에 속한 비트들 중 MSB를 제외한 비트만을 디코딩 출력으로 제공할 수 있다. 상기 SG 디코더는 상기 제공된 제2 비교 결과 신호를 디코딩하여 상기 제2 비트 그룹에 속한 비트들 중 MSB를 제외한 비트들만을 디코딩 출력으로 제공할 수 있다.
또한, 상술한 본 발명의 제2 목적을 달성하기 위한 본 발명의 일 측면에 따른 플래시 메모리 장치의 센싱 방법은, 멀티레벨셀 플래시 메모리의 문턱 전압 분포에 대응되는 상태 정보들을 제1 비트 그룹 및 제2 비트 그룹으로 구분하는 단계와, 선택된 셀이 속하는 비트 그룹을 판단하기 위한 비트 그룹 판단 전압을 제공하는 단계와, 상기 비트 그룹 판단 전압에 상응하여 상기 선택된 셀이 턴온되지 않는 경우에는 FCG(Fixed Constant-Gate Variable-Current) 센싱을 수행하는 단계와, 상기 비트 그룹 판단 전압에 상응하여 상기 선택된 셀이 턴온되는 경우에는 SG(Stepped Gate) 센싱을 수행하는 단계 및 상기 FCG 센싱 또는 상기 SG 센싱 중 어느 하나의 센싱을 통해 획득한 비교 결과 신호를 디코딩하여 상기 선택된 셀의 상태 정보를 결정하는 단계를 포함한다. 상기 멀티레벨셀 플래시 메모리의 문턱 전압 분포에 대응되는 상태 정보들을 제1 비트 그룹 및 제2 비트 그룹으로 구분하는 단계는, 상기 상태 정보들의 최상위비트(Most Significant Bit)에 따라 구분할 수 있다. 상기 선택된 셀이 속하는 비트 그룹을 판단하기 위한 비트 그룹 판단 전압을 제공하는 단계는, 상기 제1 비트 그룹에 속한 문턱 전압 보다는 작고, 상기 제2 비트 그룹에 속한 문턱 전압 보다는 큰 전압을 상기 비트 그룹 판단 전압으로 제공할 수 있다. 상기 비트 그룹 판단 전압에 상응하여 상기 선택된 셀이 턴온되지 않는 경우에는 FCG 센싱을 수행하는 단계는, 최상위비트를 제1 논리값으로 설정하는 단계와, 제1 독출 검증 전압을 상기 선택된 셀 및 복수의 FCG 참조셀에 제공하는 단계와, 상기 제1 독출 검증 전압에 상응하여 상기 선택된 셀로부터 생성되는 셀 전류 및 상기 복수의 FCG 참조셀로부터 각각 생성되는 참조 전류를 각각 셀 전압 및 복수의 FCG 참조 전압으로 변환하는 단계와, 상기 셀전압 및 상기 복수의 FCG 참조 전압을 비교하여 복수의 제1 비교 결과 신호를 생성하는 단계 및 상기 복수의 제1 비교 결과 신호를 디코딩하는 단계를 포함할 수 있다. 상기 비트 그룹 판단 전압에 상응하여 상기 선택된 셀이 턴온되는 경우에는 SG(Stepped Gate) 센싱을 수행하는 단계는, 최상위비트를 제2 논리값으로 설정하는 단계와, 제2 독출 검증 전압을 상기 선택된 셀 및 SG 참조셀에 제공하는 단계와, 상기 제2 독출 검증 전압에 상응하여 상기 선택된 셀로부터 생성되는 셀 전류 및 상기 SG 참조셀로부터 각각 생성되는 참조 전류를 각각 셀 전압 및 SG 참조 전압으로 변환하는 단계와, 상기 셀 전압이 상기 SG 참조전압보다 작은 경우에는 상기 제2 독출 검증 전압을 미리 설정된 크기만큼 증가시키는 단계 및 상기 미리 설정된 크기만큼 증가된 제2 독출 전압을 상기 선택된 셀 및 상기 SG 참조셀에 제공하는 단계를 포함할 수 있다. 상기 멀티레벨셀 플래시 메모리의 센싱 방법은, 상기 셀 전압이 상기 SG 참조전압보다 큰 경우에는 비교 결과 신호를 디코딩하는 단계를 더 포함할 수 있다.
상기와 같은 플래시 메모리 장치의 센싱 회로 및 플래시 메모리 장치의 센싱 방법에 따르면, 복수의 문턱 전압에 대응되는 비트들을 하위 비트 그룹(Lower bit group)과 상위 비트 그룹(Higher bit group)으로 구분하고, 선택된 셀에 비트그룹 판단 전압을 제공하여 선택된 셀이 속하는 비트 그룹이 하위 비트 그룹에 속하는 경우에는 SG 센싱을 통해 선택된 셀의 상태 정보를 검출하고, 선택된 셀이 상위 비트 그룹에 속하는 경우에는 FCG 센싱을 통해 선택된 셀의 상태 정보를 검출한다.
따라서, 전압 전류 특성 곡선의 포화되지 않은 영역에서 센싱을 수행함으로써 센싱 마진을 확보할 수 있고, 이로 인해 센싱 오류를 감소시킬 수 있다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다.
제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 및/또는 이라는 용어는 복수의 관련된 기재된 항목들의 조합 또는 복수의 관련된 기재된 항목들 중 의 어느 항목을 포함한다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어"있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어"있다거나 "직접 접속되어"있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 이하, 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
실시예
도 3은 본 발명의 일 실시예에 따른 플래시 메모리 장치의 센싱 방법을 설명 하기 위한 개념도로서, 하나의 메모리 셀에 3비트의 데이터가 저장되는 NAND형 3비트 MLC 플래시 메모리를 예를 들어 설명한다.
도 3의 (a)에 도시된 바와 같이 본 발명의 일 실시예에 따른 플래시 메모리 장치는 하나의 셀이 3비트의 데이터를 저장할 수 있기 때문에 8개의 문턱 전압 분포를 가지게 된다.
본 발명에서는 8개의 문턱 전압에 대응되는 비트들을 하위 비트 그룹(Lower bit group)과 상위 비트 그룹(Higher bit group)으로 구분하고, 각 비트 그룹에 서로 다른 센싱 방법을 적용한다.
구체적으로, '111, 110, 101 및 100'을 하위 비트 그룹으로 설정하고, '011, 010, 001 및 000'을 상위 비트 그룹으로 설정한 후, 데이터를 독출(read)하기 위해 선택된 셀이 속하는 비트 그룹을 판단하여 선택된 셀이 하위 비트 그룹에 속하는 것으로 판단되는 경우에는 Stepped Gate(이하, 'SG'라 약칭함) 센싱 방식을 적용하여 데이터를 독출하고, 선택된 메모리 셀이 상위 비트 그룹에 속하는 것으로 판단되는 경우에는 Fixed Constant-Gate Variable-Current(이하, 'FCG'라 약칭함) 센싱 방식을 적용하여 데이터를 독출한다.
즉, 본 발명의 일 실시예에 따른 플래시 메모리 장치의 센싱 방법에서는 각 문턱 전압에 대응되는 비트들을 하위 비트 그룹과 상위 비트 그룹의 두 개의 비트 그룹으로 구분한 후, 하위 비트 그룹에는 SG 센싱 방식을 적용하고 상위 비트 그룹에는 FCG 센싱 방식을 적용함으로써, 도 3의 (b)에 도시된 바와 같이 전압-전류 특성 곡선의 포화되지 않는 영역에서 센싱을 수행할 수 있고, 이로 인해 데이터 센싱 오류를 감소시킬 수 있다.
도 4는 본 발명의 일 실시예에 따른 플래시 메모리 장치의 센싱 회로를 나타낸다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 데이터 센싱 회로는 FCG 센싱부(100), SG 센싱부(200) 및 디코더부(300)로 구성될 수 있고, 제어부(미도시)의 제어에 기초하여 FCG 센싱부(100) 또는 SG 센싱부(200) 중 어느 하나가 활성화되어 선택된 셀을 센싱한 후 센싱된 전압을 디코더부(300)에 제공하고 디코더부(300)의 출력에 따라 선택된 셀의 상태를 판단(즉, 데이터를 독출)한다.
구체적으로, FCG 센싱부(100)는 FCG 전압 생성부(110), 3개의 FCG 참조 셀(120), 전류전압 변환부(130) 및 3개의 비교기(140)로 구성될 수 있다.
FCG 전압 생성부(110)는 제어부(미도시)의 제어 신호에 상응하여 활성화되고, 미리 설정된 크기의 FCG 전압(VFCG)을 생성하여 3개의 FCG 참조 셀(120) 및 선택된 셀(150)의 게이트에 제공한다. FCG 전압(VFCG)은 도 3의 (a)에 도시된 독출 검증 전압(Vr8)이 될 수 있다.
여기서, 상기 3개의 FCG 참조 셀(120) 및 상기 선택된 셀(150)은 각각 제공된 FCG 전압(VFCG)에 상응하여 전류가 흐르게 되고, 3개의 FCG 참조 셀(120) 및 상기 선택된 셀(150)에 각각 연결된 전류전압 변환부(130 및 160)는 각각 흐르는 전류(Icell, Iref1, Iref2 및 Iref3)에 상응하는 전압을 생성하여 해당 비교기(140)에 제 공한다.
3개의 비교기(140)는 각각 전류전압 변환부(160)에서 제공된 셀 전압(Vcell)과 3개의 전류전압 변환부(130)에서 제공된 참조 전압(Vref1, Vref2 및 Vref3)을 비교한 후 비교 결과 신호(Vout1, Vout2 및 Vout3)를 디코더부(300)의 FCG디코더(310)에 제공한다.
SG 센싱부(200)는 SG 전압 생성부(210), SG 참조 셀(220), 전류전압 변환부(230) 및 비교기(240)로 구성될 수 있다.
SG 전압 생성부(210)는 제어부(미도시)의 제어 신호에 상응하여 활성화되고, SG 전압(VSG)을 생성하여 SG 참조 셀(220) 및 선택된 셀(150)의 게이트에 제공한다. 상기 SG 전압(VSG)은 도 3의 (a)에 도시된 3개의 독출 검증 전압(Vr1, Vr2 및 Vr3)이 될 수 있고, SG 전압 생성부(210)는 미리 설정된 시간 동기에 따라 상기 3개의 독출 검증 전압(Vr1, Vr2 및 Vr3)을 SG 참조 셀(220) 및 선택된 셀(150)의 게이트에 순차적으로 제공한다.
여기서, 상기 SG 참조 셀(220) 및 상기 선택된 셀(150)은 순차적으로 제공된 독출 검증 전압(Vr1, Vr2 및 Vr3)에 상응하여 전류가 흐르게 되고, SG 참조 셀(220) 및 선택된 셀(150)에 각각 연결된 전류전압 변환부(230 및 160)는 흐르는 전류(Iref4 및 Icell)에 상응하는 전압을 생성하여 비교기(240)에 제공한다.
비교기(240)는 전류전압 변환부(160)에서 제공된 전압(Vcell)과 전류전압 변환부(230)에서 제공된 전압(Vref4)을 비교한 후 비교 결과 신호(Vout4)를 디코더부(300) 의 SG디코더(320)에 제공한다.
전류전압 변환부(140), 전류전압 변환부(160) 및 전류전압 변환부(230)은 모두 동일한 구성을 가질 수 있다, 전류전압 변환부(140, 160 및 230)의 상세한 구성은 도 5에서 상세하게 설명한다.
디코더부(300)은 FCG 디코더(310) 및 SG 디코더(320)로 구성될 수 있다. FCG 디코더(310)는 비교기(140)로부터 제공된 비교 결과 신호(Vout1, Vout2 및 Vout3)에 상응하여 디코딩을 수행하여 디코딩 신호(DH2, DH1 및 DH0)를 출력한다. 여기서, 상기 디코딩 신호(DH2, DH1 및 DH0)는 상위 비트 그룹(011, 010, 001 및 000)에 속한 셀 상태 정보 들 중 어느 하나의 셀 상태 정보를 나타내고, 상위 비트 그룹에 속한 비트들은 모두 MSB(Most Significant Bit)가 '0'이기 때문에 FCG 디코더(310)는 입력된 비교 결과 신호(Vout1, Vout2 및 Vout3)에 상응하여 두 비트(즉, DH1 및 DH0)만 디코딩 신로로 출력한다.
또한, SG 디코더(320)는 비교기(240)로부터 제공된 비교 결과 신호(Vout4)에 상응하여 디코딩을 수행하여 디코딩 신호(DL2, DL1 및 DL0)를 출력한다. 여기서, 상기 디코딩 신호(DL2, DL1 및 DL0)는 하위 비트 그룹(111, 110, 101 및 100)에 속한 셀 상태 정보 들 중 어느 하나의 셀 상태 정보를 나타내고, 하위 비트 그룹에 속한 비트들은 모두 MSB가 '1'이기 때문에 SG 디코더(320)는 입력된 비교 결과 신호(Vout4)에 상응하여 두 비트(즉, DL1 및 DL0)만 디코딩 신호로 출력한다.
도 4에 도시된 데이터 센싱 회로에서 FCG 전압 생성부(110) 및 SG 전압 생성 부(210)는 제어부(미도시)에 제어신호(예를 들면, 인에이블 신호)에 상응하여 활성화되고, 제어부는 선택된 셀이 속하는 비트 그룹을 판단하기 위한 비트그룹 판단전압으로 도 3의 (a)에 도시된 독출 검증 전압(Vr4)를 인가한 후 상기 선택된 셀의 턴온 여부에 따라 FCG 전압 생성부(110) 및 SG 전압 생성부(210) 중 어느 하나를 활성화시킬 수 있다.
도 5는 도 4에 도시된 전류전압 변환부의 상세한 구성을 나타내는 회로도이다. 도 4에 도시된 전류전압 변환부(130, 160 및 230)는 모두 동일한 구성을 가지므로, 도 5에서는 전류전압 변환부(130)를 예를 들어 설명한다.
도 5를 참조하면, 본 발명의 일 실시예에 따른 전류전압 변환부(130)는 전원 공급부(131), 전압 안정화부(133), 풀업(pull up)부(135), 풀다운(pull down)부(137), 로드(load) 트랜지스터(TN4) 및 저항(R)으로 구성될 수 있다.
전원 공급부(131)는 인버터 및 PMOS 트랜지스터(TP1)로 구성될 수 있고, 센스앰프 인에이블 신호(SAE)에 상응하여 트랜지스터(TP1)가 턴온됨으로써 전원(VDD)을 제공한다.
전압 안정화부(133)는 PMOS 트랜지스터(TP2)와 NMOS 트랜지스터(TN1)로 구성될 수 있고, 전원 공급부(131)에 공급되는 전압(VDD)을 안정화하는 기능을 수행한다.
풀업부(135)는 두 개의 PMOS 트랜지스터(TP3 및 TP4)로 구성될 수 있다. 트랜지스터(TP3)는 센스앰프 디스에이블 신호(/SAE)에 상응하여 턴온되고, 트랜지스 터(TP4)는 유입되는 셀 전류(Icell)에 비례하여 형성되는 전압(VR)에 상응하여 턴온되어 전류를 구동함으로써 로드 트랜지스터(TN4)의 전류(Is) 구동을 제어한다.
풀다운부(137)는 NMOS 트랜지스터(TN2 및 TN3)로 구성될 수 있다. 트랜지스터(TN2)는 센스앰프 디스에이블 신호(/SAE)에 상응하여 턴온 또는 턴오프되어 로드 트랜지트터(TN4)의 온오프 동작을 제어한다. 예를 들어, 센스앰프 디스에이블 신호(/SAE)가 논리 하이인 경우에는 트랜지스터(TN2)가 턴온되어 트랜지스터(TP4) 및 트랜지스터(TN3)의 동작에 상관없이 로드 트랜지스터(TN4)가 턴오프 된다. 트랜지스터(TN3)는 유입되는 셀 전류(Icell)에 비례하여 형성되는 전압(VR)에 상응하여 턴온되어 전류를 구동함으로써 로드 트랜지스터(TN4)의 전류(Is) 구동을 제어한다.
로드 트랜지스터(TN4)는 풀업부(145) 및 풀다운부(147)의 동작에 상응하여 형성되는 전압(VGS)에 비례하여 전류(Is)를 구동함으로써 출력 전압(Vout)을 제어한다.
저항(R)은 유입되는 전류(Icell)의 크기에 따라 전압(VR)을 분배하는 기능을 수행한다.
도 5를 참조하여, 전류전압 변환부(130)의 전체적인 동작을 설명하면, 먼저 전류전압 변환부(130)에 셀 전류(Icell)가 입력되면, 입력된 셀 전류(Icell)의 크기에 비례하여 전압(VR)이 형성된다.
상기 형성된 전압(VR)은 풀업부(145)의 트랜지스터(TP4) 및 풀다운부(147)의 트랜지스터(TN3)의 게이트에 공통으로 제공되고, 상기 트랜지스터(TP4) 및 트랜지스터(TN3)의 전류 구동 능력은 상기 제공된 전압(VR)에 따라 결정된다.
로드 트랜지스터(TN4)의 게이트(Gate)와 소스(Source)간 전압(VGS)은 트랜지스터(TP4) 및 트랜지스터(TN3)의 전류 구동 능력에 상응하여 결정되고, 결정된 전압(VGS)에 상응하여 로드 트랜지스터(TN4)의 소스(Source)를 통해 흐르는 전류(IS)의 크기가 결정된다.
또한, 출력 전류(Iout)의 크기는 로드 트랜지스터(TN4)의 소스(Source)를 통해 흐르는 전류(IS)의 크기에 상응하여 결정되고, 결정된 출력 전류(Iout)의 크기에 비례하여 출력 전압(Vout)의 크기가 결정된다.
예를 들어, 상기 입력되는 셀 전류(Icell)의 크기가 큰 경우에는 이에 상응하여 전압(VR)이 상승하고, 상승된 전압(VR)에 상응하여 트랜지스터(TN3)의 전류 구동능력은 커지고, 트랜지스터(TP4)의 전류 구동능력은 작아지게 되어 로드 트랜지스터(TN4)의 게이트와 소스간 전압(VGS)이 감소하게 된다. 그리고, 감소된 전압(VGS)에 상응하여 로드 트랜지스터(TN4)의 전류 구동능력이 감소하여 전류(IS)가 감소하고 출력 전류(Iout)는 증가하여 출력 전압(Vout)은 증가하게 된다.
도 6은 도 4에 도시된 FCG 디코더의 상세한 회로 및 진리표를 나타낸다.
도 4 내지 도 6을 참조하면, 각 비교기(140)는 전류전압 변환부(160)에서 제공된 셀 전압(Vcell)과 해당 전류전압 변환부(130)에서 제공된 참조전압(Vref1, Vref2, Vref3)을 비교한 후 비교 결과 신호(Vout1, Vout2 및 Vout3)를 출력한다.
예를 들어, 선택된 셀의 상태가 '001'인 경우 각 비교기(140)는 비교 결과 신호(Vout1, Vout2 및 Vout3)로 '0, 1, 1'을 출력하게 되고, FCG 디코더(310)는 입력된 상기 비교 결과 신호(Vout1, Vout2 및 Vout3)에 상응하여 디코딩된 출력값(DH1, DH0)으로 '10'을 출력하게 된다.
여기서, FCG 센싱부(100)는 도 3의 (a)에 도시된 문턱 전압 분포도에서 상위 비트 그룹(즉, 011, 010, 001 및 000)에 대해서 데이터 센싱을 수행하고, 상기 상위 비트 그룹의 각 상태 비트들은 모두 MSB(가 '0'이기 때문에 FCG 디코더(310)는 입력된 비교 결과 신호(Vout1, Vout2 및 Vout3)에 상응하여 MSB를 제외한 나머지 두 비트(즉, DH1, DH0)에 대해서만 디코딩을 수행한다.
도 7은 본 발명의 일실시예에 따른 플래시 메모리 장치의 센싱 방법을 나타내는 흐름도이고, 도 8은 도 7에 도시된 FCG 센싱 단계의 상세한 내용을 나타내는 흐름도이며, 도 9는 도 7에 도시된 SG 센싱 단계의 상세한 내용을 나타내는 흐름도 이다.
도 7 내지 도 9를 참조하면, 먼저, 플래시 메모리의 셀 어레이에서 독출 대상 셀을 선택하고(단계 710), 선택된 셀이 속하는 비트 그룹을 판단하기 위해 상기 선택된 셀에 비트 그룹 판단 전압을 제공한다(단계 720). 여기서, 상기 비트 그룹 판단 전압은 도 3의 (a)에 도시된 바와 같이 하위비트 그룹에 속한 문턱 전압 보다는 크고 상위 비트 그룹에 속한 문턱 전압 보다는 작은 전압(예를 들면, Vr4)으로 결정될 수 있다.
이후, 상기와 같이 제공된 비트 그룹 판단 전압에 상응하여 선택된 셀이 턴온되었는가를 판단하고(단계 730), 이에 기초하여 셀 센싱 방법을 적용한다.
즉, 선택된 셀이 턴온 되지 않아서 셀 전류(Icell)가 흐르지 않는 경우에는 상기 선택된 셀이 상위 비트 그룹(즉, 011, 010, 001, 000)에 속하는 것으로 판단하여 FCG 센싱을 통해 상기 선택된 셀을 센싱하고(단계 740), 선택된 셀이 턴온되어 셀 전류(Icell)가 흐르는 경우에는 상기 선택된 셀이 하위 비트 그룹(즉, 111, 110, 101, 100)에 속하는 것으로 판단하여 SG 센싱을 통해 상기 선택된 셀을 센싱한다(단계 760).
구체적으로, 상기 선택된 셀에 대해 FCG 센싱을 수행하는 경우에는, 상위 비트 그룹에 속하는 비트들의 MSB가 모두 '0'이기 때문에 DH2를 '0'으로 설정한다(단계 741).
그리고, 미리 설정된 독출 검증 전압을 선택된 셀 및 3개의 FCG 참조 셀에 제공한다(단계 742). 여기서, 상기 미리 설정된 독출 검증 전압은 도 3의 (a)에 도시된 바와 같이 상위 비트 그룹에 속한 문턱 전압 분포보다 더 큰 전압을 가지는 전압(예를 들면, Vr8)으로 설정될 수 있다.
이후, 상기 선택된 셀과 3개의 FCG 참조 셀에서는 각각 제공된 독출 검증 전압에 상응하는 셀 전류(Icell) 및 참조셀 전류(Iref1, Iref2, Iref3)가 흐르게 되고, 전류압전압 변환부는 셀 전류(Icell) 및 참조셀 전류(Iref1, Iref2, Iref3)를 셀 전압(Vcell) 및 참조전압(Vref1, Vref2, Vref3)으로 변환한다(단계 743).
이후, 비교기는 상기 셀 전압(Vcell)과 참조전압(Vref1, Vref2, Vref3)을 비교하여 비교 결과 신호(Vout1, Vout2 및 Vout3)를 제공하고(단계 744), FCG 디코더는 상기 비교 결과 신호를 디코딩(Vout1, Vout2 및 Vout3)하여(단계 745), MSB를 제외한 두 개의 비트(DH1, DH0)를 결정한다(단계 780).
또는, 상기 선택된 셀에 대해 SG 센싱을 수행하는 경우에는, 상위 비트 그룹에 속하는 비트들의 MSB가 모두 '1'이기 때문에 DL2를 '1'로 설정한다(단계 761).
그리고, 미리 설정된 독출 검증 전압을 선택된 셀 및 SG 참조 셀에 제공한다(단계 762). 여기서, 선택된 셀 및 SG 참조 셀에 최초로 제공되는 전압은 도 3의 (a)에 도시된 하위 비트 그룹에 속하는 독출 검증 전압(Vr1, Vr2, Vr3) 중 가장 낮은 독출 검증 전압(즉, Vr1)이 제공될 수 있다.
이후, 상기 선택된 셀과 SG 참조 셀에서는 각각 제공된 독출 검증 전압에 상 응하는 셀 전류(Icell) 및 참조셀 전류(Iref4)가 흐르게 되고, 전류압전압 변환부는 셀 전류(Icell) 및 참조셀 전류(Iref4)를 셀 전압(Vcell) 및 참조전압(Vref4)으로 변환한다(단계 763).
이후, 비교기는 상기 셀 전압(Vcell)과 참조전압(Vref4)을 비교하여(단계 764) 셀 전압(Vcell)이 상기 참조전압(Vref4)보다 큰 경우에는 비교 결과 신호를 디코딩하여(단계 766) MSB를 제외한 두 개의 비트(즉, DL1, DL0)를 결정하고(단계 780), 셀 전압(Vcell)이 상기 참조전압(Vref4)보다 작은 경우에는 독출 검증 전압을 미리 설정된 크기 만큼 증가 시킨 후(단계 765) 단계 762로 되돌아간다. 여기서, 단계 765의 수행을 통해 증가된 전압은 도 3의 (a)에 도시된 Vr2가 될 수 있고, 단계 762 내지 단계 764의 수행 결과 Vr2를 인가한 경우에도 셀 전압(Vcell)이 상기 참조전압(Vref4)보다 작은 경우에는 단계 765의 수행을 통해 독출 검증 전압을 Vr3로 증가시킨 후 단계 762 내지 단계 764를 다시 수행한다.
즉, SG 센싱 방법에서는 선택된 셀 및 SG 참조셀에 도 3의 (a)에 도시된 독출 검증 전압 Vr1을 제공하여 선택된 셀에 전류가 흐르면 상기 선택된 셀의 상태를 '111'로 결정하고, 독출 검증 전압 Vr2가 제공되었을 때 선택된 셀에 전류가 흐르면 상기 선택된 셀의 상태를 '110'으로 결정하고, 독출 검증 전압 Vr3가 제공되었을 때 선택된 셀에 전류가 흐르면 상기 선택된 셀의 상태를 '101'로 결정한다. 그리고, 독출 검증 전압 Vr3가 제공되었을 때 선택된 셀에 전류가 흐르지 않으면 상 기 선택된 셀의 상태를 '100'으로 결정한다.
또한, SG 센싱 방법에서는 선택된 셀에 크기가 다른 독출 검증 전압이 제공되는 시간이 각각 다르기 때문에 이에 상응하는 SG 디코더가 구현되어야 한다. 예를 들어, SG 센싱 방법에서 독출 검증 전압 Vr1, Vr2, Vr3가 각각 1usec, 3usec, 5usec에 인가되는 경우, 1usec에서 선택된 셀에 전류가 흐르면 SG 디코더의 출력은 '111'이 되어야 하고, 3usec에서 선택된 셀에 전류가 흐르면 SG 디코더의 출력은 '110'이 되어야 하며, 5usec에서 선택된 셀에 전류가 흐르면 SG 디코더의 출력은 '101'이 되어야 한다. 또는 5usec 이후에 선택된 셀에 전류가 흐르지 않으면 SG 디코더의 출력은 '100'이 되어야 한다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
도 1은 일반적인 Fixed Constant-Gate Variable-Current 센싱 방법을 나타내는 회로도이다.
도 2는 3비트 이상의 MLC 플래시 메모리에서 발생하는 전류 레벨의 포화상태를 설명하기 위한 특성 그래프이다.
도 3은 본 발명의 일 실시예에 따른 플래시 메모리 장치의 센싱 방법을 설명하기 위한 개념도이다.
도 4는 본 발명의 일 실시예에 따른 플래시 메모리 장치의 센싱 회로를 나타낸다.
도 5는 도 4에 도시된 전류전압 변환부의 상세한 구성을 나타내는 회로도이다.
도 6은 도 4에 도시된 FCG 디코더의 상세한 회로 및 진리표를 나타낸다.
도 7 내지 도 9는 본 발명의 일실시예에 따른 플래시 메모리 장치의 센싱 방법을 나타내는 흐름도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : FCG 센싱부 110 : FCG 전압 생성부
120 : FCG 참조 셀 130 : 전류전압 변환부
140 : 비교기 200 : SG 센싱부
210 : SG 전압 생성부 220 : SG 전압 생성부
230 : 전류 전압 변환부 240 : 비교기
300 : 디코더부 310 : FCG 디코더
320 : SG 디코더

Claims (13)

  1. 멀티레벨셀(MLC) 플래시 메모리의 셀 센싱 회로에 있어서,
    선택된 셀이 제1 비트 그룹에 속하는 경우 활성화 되어 제1 독출 검증 전압을 상기 선택된 셀 및 복수의 FCG(Fixed Constant-Gate Variable-Current) 참조셀에 제공하고, 상기 제1 독출 검증 전압에 상응하여 생성된 셀 전압 및 복수의 FCG 참조 전압을 비교하여 제1 비교 결과 신호를 제공하는 FCG 센싱부;
    선택된 셀이 제2 비트 그룹에 속하는 경우 활성화 되어 복수의 제2 독출 검증 전압을 상기 선택된 셀 및 SG(Stepped Gate) 참조셀에 순차적으로 제공하고 각각의 제2 독출 검증 전압에 상응하여 생성되는 셀전압 및 SG 참조 전압을 비교하여 제2 비교 결과 신호를 제공하는 SG 센싱부; 및
    상기 제1 비교 결과 신호 및 상기 제2 비교 결과 신호 중 제공된 어느 하나의 비교 결과 신호에 상응하여 디코딩을 수행하여 상기 선택된 셀의 상태 정보를 결정하는 디코더를 포함하는 멀티레벨셀 플래시 메모리의 센싱 회로.
  2. 제1항에 있어서, 상기 FCG 센싱부는
    상기 선택된 셀이 제1 비트그룹에 속하는 경우 제공된 활성화 제어 신호에 상응하여 활성화되어 상기 선택된 셀 및 상기 복수의 FCG 참조셀에 상기 제1 독출 검증 전압을 제공하는 FCG 전압 생성부;
    제공된 상기 제1 독출 검증 전압에 상응하는 참조 전류를 생성하는 복수의 FCG 참조셀;
    상기 선택된 셀로부터 제공된 전류를 상기 셀 전압으로 변환하는 제1 전류전압 변환부;
    상기 복수의 FCG 참조셀로부터 각각 제공된 전류를 상기 복수의 FCC 참조 전압으로 각각 변환하는 복수의 제2 전류전압 변환부; 및
    상기 셀 전압 및 상기 복수의 FCG 참조 전압을 비교하여 복수의 상기 제1 비교 결과 신호를 제공하는 복수의 제1 비교기를 포함하는 멀티레벨셀 플래시 메모리의 센싱 회로.
  3. 제2항에 있어서, 상기 제1 독출 검증 전압은
    상기 제1 비트그룹에 속하는 문턱 전압들 중 가장 큰 문턱 전압보다 더 큰 전압을 가지는 것을 특징으로 하는 멀티레벨셀 플래시 메모리의 센싱 회로.
  4. 제1항에 있어서, 상기 SG 센싱부는
    상기 선택된 셀이 제2 비트그룹에 속하는 경우 제공된 활성화 제어 신호에 상응하여 활성화되어 상기 복수의 제2 독출 검증 전압을 상기 선택된 셀 및 상기 SG 참조셀에 순차적으로 제공하는 SG 전압 생성부;
    순차적으로 제공되는 상기 복수의 제2 독출 검증 전압에 상응하는 참조 전류를 생성하는 SG 참조셀;
    상기 선택된 셀로부터 제공된 전류를 상기 셀 전압으로 변환하는 제1 전류전압 변환부;
    상기 SG 참조셀로부터 제공된 전류를 상기 SG 참조 전압으로 변환하는 제3 전류전압 변환부; 및
    상기 셀 전압 및 상기 SG 참조 전압을 비교하여 상기 제2 비교 결과 신호를 제공하는 제2 비교기를 포함하는 것을 특징으로 하는 멀티레벨셀 플래시 메모리의 센싱 회로.
  5. 제1항에 있어서, 상기 디코더는
    상기 제공된 제1 비교 결과 신호를 디코딩하여 상기 선택된 셀의 상태 정보를 결정하는 FCG 디코더; 및
    상기 제공된 제2 비교 결과 신호를 디코딩하여 상기 선택된 셀의 상태 정보를 결정하는 SG 디코더를 포함하는 것을 특징으로 하는 멀티레벨셀 플래시 메모리의 센싱 회로.
  6. 제5항에 있어서, 상기 FCG 디코더는
    상기 제공된 제1 비교 결과 신호를 디코딩하여 상기 제1 비트 그룹에 속한 비트들 중 MSB를 제외한 비트만을 디코딩 출력으로 제공하는 것을 특징으로 하는 멀티레벨셀 플래시 메모리의 센싱 회로.
  7. 제5항에 있어서, 상기 SG 디코더는
    상기 제공된 제2 비교 결과 신호를 디코딩하여 상기 제2 비트 그룹에 속한 비트들 중 MSB를 제외한 비트들만을 디코딩 출력으로 제공하는 것을 특징으로 하는 멀티레벨셀 플래시 메모리의 센싱 회로.
  8. 멀티레벨셀 플래시 메모리의 센싱 방법에 있어서,
    상기 멀티레벨셀 플래시 메모리의 문턱 전압 분포에 대응되는 상태 정보들을 제1 비트 그룹 및 제2 비트 그룹으로 구분하는 단계;
    선택된 셀이 속하는 비트 그룹을 판단하기 위한 비트 그룹 판단 전압을 제공하는 단계;
    상기 비트 그룹 판단 전압에 상응하여 상기 선택된 셀이 턴온되지 않는 경우에는 FCG(Fixed Constant-Gate Variable-Current) 센싱을 수행하는 단계;
    상기 비트 그룹 판단 전압에 상응하여 상기 선택된 셀이 턴온되는 경우에는 SG(Stepped Gate) 센싱을 수행하는 단계; 및
    상기 FCG 센싱 또는 상기 SG 센싱 중 어느 하나의 센싱을 통해 획득한 비교 결과 신호를 디코딩하여 상기 선택된 셀의 상태 정보를 결정하는 단계를 포함하는 멀티레벨셀 플래시 메모리의 센싱 방법.
  9. 제8항에 있어서, 상기 멀티레벨셀 플래시 메모리의 문턱 전압 분포에 대응되는 상태 정보들을 제1 비트 그룹 및 제2 비트 그룹으로 구분하는 단계는,
    상기 상태 정보들의 최상위비트(Most Significant Bit)에 따라 구분하는 것 을 특징으로 하는 멀티레벨셀 플래시 메모리의 센싱 방법.
  10. 제8항에 있어서, 상기 선택된 셀이 속하는 비트 그룹을 판단하기 위한 비트 그룹 판단 전압을 제공하는 단계는,
    상기 제1 비트 그룹에 속한 문턱 전압 보다는 작고, 상기 제2 비트 그룹에 속한 문턱 전압 보다는 큰 전압을 상기 비트 그룹 판단 전압으로 제공하는 것을 특징으로 하는 멀티레벨셀 플래시 메모리의 센싱 방법.
  11. 제8항에 있어서, 상기 비트 그룹 판단 전압에 상응하여 상기 선택된 셀이 턴온되지 않는 경우에는 FCG 센싱을 수행하는 단계는,
    최상위비트를 제1 논리값으로 설정하는 단계;
    제1 독출 검증 전압을 상기 선택된 셀 및 복수의 FCG 참조셀에 제공하는 단계;
    상기 제1 독출 검증 전압에 상응하여 상기 선택된 셀로부터 생성되는 셀 전류 및 상기 복수의 FCG 참조셀로부터 각각 생성되는 참조 전류를 각각 셀 전압 및 복수의 FCG 참조 전압으로 변환하는 단계;
    상기 셀전압 및 상기 복수의 FCG 참조 전압을 비교하여 복수의 제1 비교 결과 신호를 생성하는 단계; 및
    상기 복수의 제1 비교 결과 신호를 디코딩하는 단계를 포함하는 것을 특징으로 하는 멀티레벨셀 플래시 메모리의 센싱 방법.
  12. 제8항에 있어서, 상기 비트 그룹 판단 전압에 상응하여 상기 선택된 셀이 턴온되는 경우에는 SG(Stepped Gate) 센싱을 수행하는 단계는,
    최상위비트를 제2 논리값으로 설정하는 단계;
    제2 독출 검증 전압을 상기 선택된 셀 및 SG 참조셀에 제공하는 단계;
    상기 제2 독출 검증 전압에 상응하여 상기 선택된 셀로부터 생성되는 셀 전류 및 상기 SG 참조셀로부터 각각 생성되는 참조 전류를 각각 셀 전압 및 SG 참조 전압으로 변환하는 단계;
    상기 셀 전압이 상기 SG 참조전압보다 작은 경우에는 상기 제2 독출 검증 전압을 미리 설정된 크기만큼 증가시키는 단계; 및
    상기 미리 설정된 크기만큼 증가된 제2 독출 전압을 상기 선택된 셀 및 상기 SG 참조셀에 제공하는 단계를 포함하는 멀티레벨셀 플래시 메모리의 센싱 방법.
  13. 제12항에 있어서, 상기 멀티레벨셀 플래시 메모리의 센싱 방법은,
    상기 셀 전압이 상기 SG 참조전압보다 큰 경우에는 비교 결과 신호를 디코딩하는 단계를 더 포함하는 것을 특징으로 하는 멀티레벨셀 플래시 메모리의 센싱 방법.
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* Cited by examiner, † Cited by third party
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