KR20010091640A - 멀티레벨 플래쉬 메모리 셀의 데이터 레벨 검출 장치 - Google Patents
멀티레벨 플래쉬 메모리 셀의 데이터 레벨 검출 장치 Download PDFInfo
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Abstract
본 발명에 따른 멀티레벨 플래쉬 메모리의 데이터 레벨 검출 장치는 비교적 낮은 레벨의 기준 전류 하나만으로도 다양한 범위의 데이터 레벨을 발생시켜서 각 데이터 레벨의 폭을 넓히고, 기준 전류의 변화에 따른 데이터 레벨 검출시의 오류를 방지하는데 그 목적이 있다. 본 발명은 제 1 내지 제 4 데이터 레벨을 갖는 멀티레벨 플래쉬 메모리 셀의 데이터 레벨 검출 장치에 있어서, 기준 전류 발생부와 워드라인 전압 발생부, 제 1 및 제 2 비교기를 포함하여 이루어진다. 기준 전류 발생부는 제 1 기준 전류와 제 2 기준 전류를 발생시킨다. 워드라인 전압 발생부는 제 1 데이터 레벨 및 제 2 데이터 레벨의 임계전압보다 높은 제 1 워드라인 전압과 제 3 데이터 레벨 및 제 4 데이터 레벨의 임계전압보다 높은 제 2 워드라인 전압을 발생시킨다. 제 1 비교기는 멀티레벨 플래쉬 메모리 셀의 드레인 전류와 제 1 기준 전류를 비교한다. 제 2 비교기는 플래쉬 메모리 셀의 드레인 전류와 제 2 기준 전류를 비교한다.
Description
본 발명은 반도체 메모리에 관한 것으로, 특히 멀티레벨 플래쉬 메모리 셀의 데이터 레벨 검출 장치에 관한 것이다.
플래쉬 메모리는 EEPROM(Electrically Erasable and Programmable ROM)의 한 종류인데, 데이터의 소거 동작이 바이트 단위가 아닌 블록 단위로 매우 커서 그 속도가 매우 빠르다. 이와 같은 플래쉬 메모리 가운데 멀티레벨 플래쉬 메모리 셀에는 세 개 이상의 데이터 레벨을 저장할 수 있다. 즉, 하나의 플래쉬 메모리 셀이 다중 레벨(Multi-level)의 데이터를 저장할 수 있는 것이다. 이와 같은 멀티 레벨 플래쉬 메모리는 데이터를 리드(read)하기 위하여 별도의 데이터 레벨 검출 장치가 필요하다. 도 1과 도 2는 종래의 멀티레벨 플래쉬 메모리 셀의 데이터 레벨 검출 장치를 나타낸 도면이다. 도 1은 종래의 멀티레벨 플래쉬 메모리 셀의 데이터 레벨 검출 장치의 전류-전압 특성을 나타낸 그래프이고, 도 2는 종래의 멀티레벨 플래쉬 메모리 셀의 데이터 레벨 검출 장치의 회로도이다.
도 1에서, 종래 기술의 멀티 레벨은 제 1 내지 제 4 데이터 레벨(Level1∼Level4)이 하나의 워드라인 전압(V_read)과 세 개의 기준 전류(Iref1∼Iref3)에 의해 구분되도록 이루어진다. 제 1 데이터 레벨(Level1)은 워드라인 전압(V_read)에서의 메모리 셀의 드레인 전류가 제 1 기준 전류(Iref1)보다 큰 경우이고, 제 1 기준 전류(Iref1)와 제 2 기준 전류(Iref2) 사이는 제 2 데이터 레벨(Level2), 제 2 기준 전류(Iref2)와 제 3 기준 전류(Iref3) 사이는 제 3 데이터 레벨(Level3), 제 3 기준 전류(Iref3) 이하는 제 4 데이터 레벨(Level4)로 구분한다. 이와 같은 개념을 적용하여 하드웨어를 구성한 것이 도 2의 회로이다.
도 2에서, 메모리 셀(104)의 드레인 전류는 세 개의 비교기(106)에 비교 신호로서 입력되고, 이 세 개의 비교기(106) 각각에는 세 개의 트랜지스터(102)에서 각각 발생하는 세 개의 기준 전류(Iref1∼Iref3)가 기준 신호로서 입력된다. 각 비교기(106)의 출력은 인코더(108)에 의해 인코딩되어 해당 레벨을 지시하는 디지털 논리값(d0∼d1)으로서 출력된다.
이와 같은 종래의 멀티 레벨 플래쉬 메모리에서는 각 데이터 레벨 사이마다 기준 전류가 필요하여 각 데이터 레벨의 폭이 좁아지는 문제가 있다. 또 데이터 레벨이 증가할수록 데이터 레벨의 검출이 높은 전류 레벨에서 이루어지므로 기준 전류를 발생시키는 트랜지스터마다의 특성 차이 등에 의해 기준 전류의 크기가 변화가 발생하는데, 이와 같은 기준 전류의 변화는 전류 레벨이 높을수록 커서 데이터 레벨을 정확하게 검출하는데 커다란 어려움이 있다.
본 발명에 따른 멀티레벨 플래쉬 메모리의 데이터 레벨 검출 장치는 비교적 낮은 레벨의 기준 전류 하나만으로도 다양한 범위의 데이터 레벨을 발생시켜서 각 데이터 레벨의 폭을 넓히고, 기준 전류의 변화에 따른 데이터 레벨 검출시의 오류를 방지하는데 그 목적이 있다.
이와 같은 목적의 본 발명은 제 1 내지 제 4 데이터 레벨을 갖는 멀티레벨 플래쉬 메모리 셀의 데이터 레벨 검출 장치에 있어서, 기준 전류 발생부와 워드라인 전압 발생부, 제 1 및 제 2 비교기를 포함하여 이루어진다. 기준 전류 발생부는 제 1 기준 전류와 제 2 기준 전류를 발생시킨다. 워드라인 전압 발생부는 제 1 데이터 레벨 및 제 2 데이터 레벨의 임계전압보다 높은 제 1 워드라인 전압과 제 3 데이터 레벨 및 제 4 데이터 레벨의 임계전압보다 높은 제 2 워드라인 전압을 발생시킨다. 제 1 비교기는 멀티레벨 플래쉬 메모리 셀의 드레인 전류와 제 1 기준 전류를 비교한다. 제 2 비교기는 플래쉬 메모리 셀의 드레인 전류와 제 2 기준 전류를 비교한다.
도 1은 종래의 멀티레벨 플래쉬 메모리 셀의 데이터 레벨 검출 장치의 전류-전압 특성을 나타낸 그래프.
도 2는 종래의 멀티레벨 플래쉬 메모리 셀의 데이터 레벨 검출 장치의 회로도.
도 3은 본 발명에 따른 멀티레벨 플래쉬 메모리 셀의 데이터 레벨 검출 장치의 전류-전압 특성을 나타낸 그래프.
도 4는 본 발명에 따른 멀티레벨 플래쉬 메모리 셀의 데이터 레벨 검출 장치의 블록 다이어그램.
* 도면의 주요 부분에 대한 부호의 설명 *
V_read : 워드라인 전압 102, 104, 404 : 멀티레벨 플래쉬 메모리 셀
106, 406 : 비교기 108, 408 : 인코더
402 : 워드라인 전압 발생부 410 : 기준전류 발생부
CTRL : 제어 신호
본 발명에 따른 멀티레벨 플래쉬 메모리의 데이터 레벨 검출 장치의 바람직한 실시예를 도 3과 도 4를 참조하여 설명하면 다음과 같다. 도 3은 본 발명에 따른 멀티레벨 플래쉬 메모리 셀의 데이터 레벨 검출 장치의 전류-전압 특성을 나타낸 그래프이고, 도 4는 본 발명에 따른 멀티레벨 플래쉬 메모리 셀의 데이터 레벨 검출 장치의 블록 다이어그램이다.
도 3에서, 두 개의 워드라인 전압(V_read1)(V_read2)에 의해 제 1 및 제 2 데이터 레벨(Level1)(Level2)과 제 3 및 제 4 데이터 레벨(Level3)(Level4)이 각각 구분된다. 제 1 데이터 레벨(Level1)과 제 2 데이터 레벨(Level2)은 기준 전류(Iref)에 의해 서로 구분되고, 또 제 3 데이터 레벨(Level3)과 제 4 데이터 레벨(Level4) 역시 기준 전류(Iref)에 의해 서로 구분된다. 이와 같은 본 발명의 개념을 적용하여 하드웨어를 구성한 것이 도 4의 회로이다.
도 4에서, 워드라인 전압 발생부(402)는 외부의 제어 시스템으로부터 제공되는 제어 신호(CTRL)에 의해 동작하여 제 1 워드라인 전압(V_read1) 또는 제 2 워드라인 전압(V_read2)을 발생시켜서 메모리 셀(404)의 게이트로 출력한다. 메모리 셀(404)은 저장하고 있는 데이터의 레벨에 따라 이 두 개의 워드라인 전압(V_read1)(V_read2) 가운데 하나에 의해 턴 온되어 해당 데이터 레벨에 비례하는 크기의 드레인 전류를 발생시킨다.
기준 전류 발생부(410)는 도 3의 설명에서 언급한 기준 전류(Iref)와 함께 또 다른 기준 전류로서 0 A의 전류 신호를 함께 발생시킨다. 제 1 기준 전류(Iref)는 제 2 비교기(406b)의 기준 신호이고, 제 2 기준 전류(0A)는 제 1 비교기(406a)의 기준 신호이다.
제 2 비교기(406b)는 제 1 기준 전류(Iref)와 메모리 셀의 드레인 전류를 비교하여 그 비교 결과를 출력한다. 제 1 비교기(406a)는 제 2 기준 전류(0A)와 메모리 셀의 드레인 전류를 비교하여 그 비교 결과를 출력한다. 먼저 제 1 비교기(406a)는 메모리 셀(404)의 드레인 전류를 0 A의 기준 신호와 비교함으로써 워드라인 전압(V_read)에 의해 메모리 셀(404)이 턴 온 되었는지를 판단한다. 만약 워드라인 전압 발생부(402)에서 제 1 워드라인 전압(V_read1)이 발생한 상태에서 메모리 셀(404)이 턴 온 된다면 저장되어 있는 데이터의 레벨은 제 1 데이터 레벨(Level1)과 제 2 데이터 레벨(Level2) 가운데 하나이다. 워드라인 전압 발생부(402)에서 제 2 워드라인 전압(V_read2)이 발생한 상태에서 메모리 셀(404)이 턴 온 된다면 저장되어 있는 데이터의 레벨은 제 3 데이터 레벨(Level3)과 제 4 데이터 레벨(Level4) 가운데 하나이다. 이와 같이, 제 1 비교기(406a)는 메모리 셀(404)이 턴 온되었는지를 판단함으로써 제 1 및 제 2 데이터 레벨(Level1)(Level2)과 제 3 및 제 4 데이터 레벨(Level3)(Level4)을 구분할 수 있도록 한다.
제 1 비교기(406a)는 제 1 데이터 레벨(Level1)과 제 2 데이터 레벨(Level2)을 구분하거나, 제 3 데이터 레벨(Level3)과 제 4 데이터 레벨(Level)을 구분할 수 있도록 한다. 도 3을 참조하여 살펴보면, 메모리 셀(404)의 드레인 전류와 제 1 기준 전류(Iref)를 비교하여 드레인 전류가 제 1 기준 전류(Iref)보다 크면 데이터의 레벨은 제 1 데이터 레벨(Level1)이나 제 3 데이터 레벨(Level3) 가운데 하나이고, 반대로 드레인 전류가 제 1 기준 전류(Iref)보다 작으면 데이터의 레벨은 제 2 데이터 레벨(Level2)이나 제 4 데이터 레벨(Level4) 가운데 하나임을 알 수 있다. 제 2 비교기(406b)는 제 1 비교기(406a)의 비교 결과를 더욱 세분화하여 데이터 레벨을 검출한다.
만약, 제 1 워드라인 전압(V_read1)에 의해 메모리 셀(404)이 턴 온된 상태에서 드레인 전류가 제 1 기준 전류(Iref)보다 크면 저장되어 있는 데이터는 제 1 데이터 레벨(Level1)이고 반대로 드레인 전류가 제 1 기준 전류(Iref)보다 작으면 저장되어 있는 데이터는 제 2 데이터 레벨(Level2)이다.
또, 제 2 워드라인 전압(V_read2)에 의해 메모리 셀(404)이 턴 온된 상태에서 드레인 전류가 제 1 기준 전류(Iref)보다 크면 저장되어 있는 데이터는 제 3 데이터 레벨(Level3)이고 반대로 드레인 전류가 제 1 기준 전류(Iref)보다 작으면 저장되어 있는 데이터는 제 4 데이터 레벨(Level4)이다.
본 발명에 따른 멀티레벨 플래쉬 메모리의 데이터 레벨 검출 장치는, 비교적 낮은 레벨의 기준 전류 하나만으로도 다양한 범위의 데이터 레벨을 발생시킴으로써 각데이터 레벨의 폭을 넓히고, 기준 전류의 변화에 따른 데이터 레벨 검출시의 오류를 방지하는 효과를 제공한다.
Claims (3)
- 제 1 내지 제 4 데이터 레벨을 갖는 멀티레벨 플래쉬 메모리 셀의 데이터 레벨 검출 장치에 있어서,제 1 기준 전류와 제 2 기준 전류를 발생시키는 기준 전류 발생부와;상기 제 1 데이터 레벨 및 상기 제 2 데이터 레벨의 임계전압보다 높은 제 1 워드라인 전압과 상기 제 3 데이터 레벨 및 상기 제 4 데이터 레벨의 임계전압보다 높은 제 2 워드라인 전압을 발생시키는 워드라인 전압 발생부와;상기 드레인 전류와 상기 제 1 기준 전류를 비교하는 제 1 비교기와;상기 드레인 전류와 상기 제 2 기준 전류를 비교하는 제 2 비교기를 포함하는 멀티레벨 플래쉬 메모리 셀의 데이터 레벨 검출 장치.
- 청구항 1에 있어서, 상기 제 2 기준 전류의 크기가 0 암페어인 것이 특징인 멀티레벨 플래쉬 메모리 셀의 데이터 레벨 검출 장치.
- 청구항 1에 있어서,상기 제 1 비교기의 비교결과와 상기 제 2 비교기의 비교결과를 인코딩하여 상기 제 1 레벨 내지 상기 제 4 레벨에 해당하는 논리 신호를 발생시키는 인코더를 더 포함하여 이루어지는 것이 특징인 멀티레벨 플래쉬 메모리 셀의 데이터 레벨 검출 장치.
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| KR100851995B1 (ko) * | 2007-02-12 | 2008-08-13 | 주식회사 하이닉스반도체 | 수신기 회로 |
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| US7719323B2 (en) | 2007-02-12 | 2010-05-18 | Hynix Semiconductor Inc. | Signal receiver circuit capable of improving area and power efficiency in semiconductor integrated circuits |
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