KR20200117374A - 비휘발성 메모리 장치, 이의 동작 방법 및 이를 이용하는 시스템 - Google Patents

비휘발성 메모리 장치, 이의 동작 방법 및 이를 이용하는 시스템 Download PDF

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KR20200117374A
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Abstract

비휘발성 메모리 장치는 제 1 리드 전압으로 메모리 셀의 문턱 전압을 첫 번째로 판단할 수 있다. 상기 비휘발성 메모리 장치는 라이트 데이터 및 첫 번째로 판단된 메모리 셀의 문턱 전압에 기초하여 제 2 리드 전압으로 상기 메모리 셀의 문턱 전압을 두 번째로 판단할 수 있다. 상기 비휘발성 메모리 장치는 상기 첫 번째 및 두 번째로 판단된 메모리 셀의 문턱 전압에 기초하여 상기 메모리 셀로 상기 라이트 데이터를 라이트할 수 있다.

Description

비휘발성 메모리 장치, 이의 동작 방법 및 이를 이용하는 시스템 {NONVOLATILE MEMORY APPARATUS, OPERATING METHOD THEREOF, AND SYSTEM USING THE SAME}
본 발명은 집적 회로 기술에 관한 것으로, 더 상세하게는 비휘발성 메모리 장치 및 이를 이용하는 시스템에 관한 것이다.
전자장치는 많은 전자 구성요소를 포함하고 있고, 그 중 컴퓨터 시스템 반도체로 구성된 많은 전자 구성요소들을 포함할 수 있다. 상기 컴퓨터 시스템은 메모리 장치를 포함할 수 있다. DRAM은 빠르고 일정한 속도로 데이터를 저장 및 출력할 수 있고, 랜덤 억세스가 가능하다는 장점이 있기 때문에 일반적인 메모리 장치로 널리 사용되고 있다. 하지만, DRAM은 캐패시터로 구성된 메모리 셀을 구비하기 때문에, 전원공급이 차단되면 저장된 데이터를 잃어버리는 휘발성 특징을 갖는다. 위와 같은 DRAM의 단점을 개선하기 위해 플래쉬 메모리 장치가 개발되었다. 플래쉬 메모리 장치는 플로팅 게이트로 구성된 메모리 셀을 포함하여 전원공급이 차단되더라도 저장된 데이터를 유지할 수 있는 비휘발성 특징을 가질 수 있다. 하지만, DRAM에 비해 데이터의 저장 및 출력 속도가 느리고, 랜덤 억세스가 어렵다는 단점이 있다.
최근에는 빠른 동작 속도 및 비휘발성 특징을 갖는 상변화 메모리 (Phase Change Memory), 자기 메모리 (Magnetic RAM), 저항성 메모리 (Resistive RAM) 및 강유전 메모리 (Ferroelectric RAM)과 같은 차세대 메모리 장치들이 개발되고 있다. 상기 차세대 메모리 장치들은 비휘발성 특징을 가지면서도 빠른 속도로 동작할 수 있는 장점을 갖고 있다. 특히, 상기 PCM은 칼코겐화물로 구성된 메모리 셀을 포함하고, 메모리 셀의 저항 값을 변화시킴으로써 데이터를 저장할 수 있다.
본 발명의 실시예는 하나 이상의 기준 전압으로 메모리 셀의 문턱 전압을 판단하고, 판단된 문턱 전압 및 라이트 데이터에 기초하여 선택적으로 라이트 동작을 수행할 수 있는 비휘발성 메모리 장치, 이의 동작 방법 및 이를 이용하는 시스템을 제공할 수 있다.
본 발명의 실시예에 따른 비휘발성 메모리 장치의 동작 방법은 제 1 리드 전압으로 메모리 셀의 문턱 전압을 첫 번째로 판단하는 단계; 라이트 데이터 및 첫 번째로 판단된 메모리 셀의 문턱 전압에 기초하여 상기 제 1 리드 전압과 다른 전압 레벨을 갖는 제 2 리드 전압으로 상기 메모리 셀의 문턱 전압을 두 번째로 판단하는 단계; 및 상기 첫 번째 및 두 번째로 판단된 메모리 셀의 문턱 전압에 기초하여 상기 메모리 셀로 상기 라이트 데이터를 라이트 하는 단계를 포함할 수 있다.
본 발명의 실시예에 따른 비휘발성 메모리 장치는 복수의 메모리 셀을 포함하는 메모리 셀 어레이; 리드 펄스 신호 및 리드 전압에 기초하여 상기 복수의 메모리 셀 중 선택된 메모리 셀의 문턱 전압을 감지하는 리드 회로; 리셋 라이트 펄스 신호 및 셋 라이트 펄스 신호에 기초하여 상기 복수의 메모리 셀 중 선택된 메모리 셀에 대해 라이트 동작을 수행하는 라이트 회로; 라이트 신호 및 리드 제어 신호에 기초하여 상기 리드 펄스 신호를 생성하고, 상기 리드 펄스 신호 및 상기 라이트 데이터에 기초하여 제 1 기준 전압, 제 2 기준 전압 및 제 3 기준 전압 중 하나를 상기 리드 전압으로 제공하는 리드 제어 회로; 및 상기 선택된 메모리 셀의 문턱 전압, 상기 라이트 신호 및 상기 라이트 데이터에 기초하여 상기 리드 제어 신호, 상기 리셋 라이트 펄스 신호 및 상기 셋 라이트 펄스 신호를 생성하는 라이트 제어 회로를 포함할 수 있다.
본 발명의 실시예는 저항 드리프트 (drift) 특성이 취약한 메모리 셀에 대해 선별적으로 라이트 동작을 수행시켜 리드 마진을 개선하고, 메모리 셀이 오버 리셋되는 것을 개선할 수 있다.
도 1은 본 발명의 실시예에 따른 비휘발성 메모리 장치의 구성을 보여주는 도면,
도 2는 메모리 셀의 저항 상태에 따른 문턱 전압 분포를 보여주는 도면,
도 3은 도 1에 도시된 리드 제어 회로의 구성을 보여주는 도면,
도 4는 도 1에 도시된 라이트 제어 회로의 구성을 보여주는 도면,
도 5는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 동작을 보여주는 흐름도,
도 6은 본 발명의 실시예에 따른 비휘발성 메모리 장치를 구비하는 전자 장치를 설명하기 위한 블록도,
도 7은 본 발명의 실시예에 따른 비휘발성 메모리 장치를 구비하는 데이터 저장 장치를 나타낸 블록도이다.
도 1은 본 발명의 실시예에 따른 비휘발성 메모리 장치(100)의 구성을 보여주는 도면이다. 도 1에서, 상기 비휘발성 메모리 장치(100)는 메모리 셀 어레이(110)를 포함할 수 있다. 컬럼 방향으로 복수의 비트라인(BL)이 상기 메모리 셀 어레이(110)에 배치될 수 있고, 로우 방향으로 복수의 워드라인(WL)이 상기 메모리 셀 어레이(110)에 배치될 수 있다. 상기 복수의 비트라인(BL)과 상기 복수의 워드라인(WL)이 교차하는 지점에는 복수의 메모리 셀(MC)이 연결될 수 있다. 복수의 메모리 셀(MC)은 각각 대응하는 비트라인(BL)과 워드라인(WL) 사이에 연결될 수 있다. 상기 메모리 셀(MC)은 저항 변화 소자로 구성될 수 있고, 예를 들어, 상변화 물질을 포함할 수 있다. 상기 비휘발성 메모리 장치(1)는 저항성 메모리 장치 또는 상변화 메모리 장치일 수 있다. 상기 메모리 어레이(110)는 크로스 포인트 어레이 (cross-point array)로 구성될 수 있다.
상기 비휘발성 메모리 장치(100)는 컬럼 디코더(111), 로우 디코더(112), 리드 회로(121) 및 라이트 회로(122)를 포함할 수 있다. 상기 컬럼 디코더(111)는 컬럼 어드레스 신호에 기초하여 상기 복수의 비트라인(BL) 중 특정 비트라인을 선택할 수 있다. 상기 로우 디코더(112)는 로우 어드레스 신호에 기초하여 상기 복수의 워드라인(WL) 중 특정 워드라인을 선택할 수 있다. 특정 비트라인 및 특정 워드라인이 선택되면, 선택된 비트라인 및 워드라인과 연결된 특정 메모리 셀이 선택될 수 있다. 상기 선택된 메모리 셀은 선택된 비트라인 및/또는 선택된 워드라인을 통해 리드 회로(121) 및 라이트 회로(122)와 연결될 수 있다.
상기 리드 회로(121)는 메모리 셀(MC)에 대한 리드 동작을 수행할 수 있다. 상 리드 회로(121)는 메모리 셀(MC)의 문턱 전압 및/또는 저항 상태를 판별할 수 있다. 상기 리드 회로(121)는 리드 펄스 신호(RDP) 및 리드 전압(VRD)에 기초하여 상기 선택된 메모리 셀의 문턱 전압 및/또는 저항 상태를 판별할 수 있다. 상기 리드 회로(121)는 상기 리드 펄스 신호(RDP)가 인에이블되었을 때, 상기 선택된 메모리 셀의 문턱 전압과 상기 리드 전압(VRD)의 전압 레벨을 비교하여 감지 신호(SOUT)를 생성할 수 있다. 예를 들어, 상기 리드 회로(121)는 상기 선택된 메모리 셀의 문턱 전압이 상기 리드 전압(VRD)보다 높은 전압 레벨을 가질 때, 로직 하이 레벨을 갖는 상기 감지 신호(SOUT)를 생성할 수 있다. 상기 리드 회로(121)는 상기 선택된 메모리 셀의 문턱 전압이 상기 리드 전압(VRD)보다 낮은 전압 레벨을 가질 때, 로직 로우 레벨을 갖는 상기 감지 신호(SOUT)를 생성할 수 있다.
상기 라이트 회로(122)는 메모리 셀(MC)에 대한 라이트 동작을 수행할 수 있다. 상기 라이트 회로(122)는 선택된 메모리 셀로 리셋 데이터를 라이트하거나 셋 데이터를 라이트할 수 있다. 상기 라이트 회로(122)는 리셋 라이트 펄스 신호(RSTP) 및 셋 라이트 펄스 신호(SETP)에 기초하여 상기 선택된 메모리 셀에 대한 라이트 동작을 수행할 수 있다, 상기 라이트 회로(122)는 상기 리셋 라이트 펄스 신호(RSTP)에 기초하여 상기 선택된 메모리 셀로 리셋 프로그램 전류를 인가하여 상기 선택된 메모리 셀로 리셋 데이터를 라이트할 수 있다. 상기 라이트 회로(122)는 상기 셋 라이트 펄스 신호(SETP)에 기초하여 상기 선택된 메모리 셀로 셋 프로그램 전류를 인가하여 상기 선택된 메모리 셀로 셋 데이터를 라이트할 수 있다. 상기 리셋 프로그램 전류의 크기는 상기 셋 프로그램 전류의 크기보다 클 수 있다.
상기 비휘발성 메모리 장치(100)는 라이트 동작 제어 회로(130)를 포함할 수 있다. 상기 라이트 동작 제어 회로(130)는 상기 선택된 메모리 셀로 리셋 데이터 또는 셋 데이터를 라이트하기 위해 상기 리드 회로(121) 및 상기 라이트 회로(122)를 제어할 수 있다. 상기 라이트 동작 제어 회로(130)는 라이트 신호(WTEN) 및 라이트 데이터(WTD)에 기초하여 상기 리드 펄스 신호(RDP) 및 상기 리드 기준 전압(VRD)을 상기 리드 회로(121)로 제공하고, 상기 리셋 라이트 펄스 신호(RSTP) 및 상기 셋 라이트 펄스 신호(SETP) 중 적어도 하나를 상기 라이트 회로(122)로 제공할 수 있다. 상기 라이트 신호(WTEN)는 상기 비휘발성 메모리 장치(100)의 라이트 동작이 수행될 때 인에이블될 수 있다. 상기 라이트 데이터(WTD)는 상기 라이트 동작을 통해 선택된 메모리 셀로 저장되는 위한 데이터일 수 있다. 예를 들어, 상기 라이트 데이터(WTD)는 리셋 데이터 및 셋 데이터를 포함할 수 있다. 상기 비휘발성 메모리 장치(100)의 라이트 동작이 수행되면, 상기 라이트 동작 제어 회로(130)는 상기 리드 회로(121)를 제어하여 상기 선택된 메모리 셀의 문턱 전압을 첫 번째로 판단할 수 있다. 상기 라이트 동작 제어 회로(130)는 상기 첫 번째 문턱 전압 판단 결과와 상기 라이트 데이터(WTD)에 기초하여 상기 리드 회로(121)가 상기 선택된 메모리 셀의 문턱 전압을 두 번째로 판단하도록 하거나 상기 라이트 회로(122)가 상기 라이트 데이터(WTD)를 상기 선택된 메모리 셀에 라이트하도록 할 수 있다. 또한, 상기 라이트 동작 제어 회로(130)는 첫 번째 및 두 번째 문턱 전압 판단 결과에 기초하여 상기 선택된 메모리 셀에 대해 라이트 데이터(WTD)를 라이트하지 않고 상기 비휘발성 메모리 장치(100)의 라이트 동작을 종료시킬 수 있다.
상기 라이트 동작 제어 회로(130)는 리드 제어 회로(131) 및 라이트 제어 회로(132)를 포함할 수 있다. 상기 리드 제어 회로(131)는 상기 라이트 신호(WTEN) 및 상기 라이트 데이터(WTD)에 기초하여 상기 리드 펄스 신호(RDP) 및 상기 리드 전압(VRD)을 생성할 수 있다. 상기 리드 펄스 신호(RDP)는 제 1 리드 펄스 신호(RDP1) 및 제 2 리드 펄스 신호(RDP2)를 포함할 수 있다. 상기 리드 제어 회로(131)는 상기 라이트 신호(WTEN)에 기초하여 상기 제 1 리드 펄스 신호(RDP1)를 생성하고, 제 1 기준 전압(VR1)을 상기 리드 전압(VRD)으로 제공할 수 있다. 상기 제 1 리드 펄스 신호(RDP1)는 상기 선택된 메모리 셀의 문턱 전압을 첫 번째로 판단하기 위한 리드 펄스 신호(RDP)일 수 있다. 상기 선택된 메모리 셀의 문턱 전압을 첫 번째로 판단하기 위해 사용되는 리드 전압(VRD)은 제 1 리드 전압일 수 있다. 상기 리드 제어 회로(131)는 리드 제어 신호(RDS2)에 기초하여 상기 제 2 리드 펄스 신호(RDP2)를 생성하고, 상기 라이트 데이터(WTD)에 기초하여 제 2 기준 전압(VR2) 및 제 3 기준 전압(VR3) 중 하나를 상기 리드 전압(VRD)으로 제공할 수 있다. 상기 제 2 리드 펄스(RDP2) 신호는 상기 선택된 메모리 셀의 문턱 전압을 두 번째로 판단하기 위한 리드 펄스 신호(RDP)일 수 있다. 상기 선택된 메모리 셀의 문턱 전압을 두 번째로 판단하기 위해 사용되는 리드 전압(VRD)은 제 2 리드 전압일 수 있다. 상기 리드 제어 회로(131)는 상기 라이트 데이터(WTD)가 리셋 데이터일 때, 상기 제 2 기준 전압(VR2)을 상기 리드 전압(VRD)으로 제공할 수 있다. 상기 리드 제어 회로(131)는 상기 라이트 데이터(WTD)가 셋 데이터일 때, 상기 제 3 기준 전압(VR3)을 상기 리드 전압(VRD)으로 제공될 수 있다. 상기 제 1 내지 제 3 기준 전압(VR1, VR2, VR3)은 상기 비휘발성 메모리 장치(100)가 구비하는 전압 생성기로부터 생성될 수 있다. 상기 제 2 기준 전압(VR2)은 상기 제 1 기준 전압(VR1)보다 높은 전압 레벨을 가질 수 있다. 상기 제 3 기준 전압(VR3)은 상기 제 1 기준 전압(VR1)보다 낮은 전압 레벨을 가질 수 있다.
도 2는 메모리 셀의 저항 상태에 따른 문턱 전압 분포를 보여주는 도면이다. 리셋 데이터가 라이트된 메모리 셀(RESET)은 고 저항 상태일 수 있고 상대적으로 높은 문턱 전압을 가질 수 있다. 셋 데이터가 저장된 메모리 셀(SET)은 저 저항 상태일 수 있고, 상대적으로 낮은 문턱 전압을 가질 수 있다. 점선으로 도시된 분포는 셋 데이터 및 리셋 데이터가 저장된 메모리 셀의 일반적인 문턱 전압의 분포를 도시하고, 실선으로 도시된 분포는 저항 드리프트에 의해 변동된 문턱 전압의 분포를 도시할 수 있다. 셋 데이터가 저장된 메모리 셀(SET)은 일반적으로 셋 분포 최소 전압(VSmin)과 셋 분포 최대 전압(VSmax) 사의 문턱 전압을 가질 수 있다. 리셋 데이터가 저장된 메모리 셀(RESET)은 일반적으로 리셋 분포 최소 전압(VRmin)과 리셋 분포 최대 전압(VRmax) 사이의 문턱 전압을 가질 수 있다. 상기 비휘발성 메모리 장치(100)의 메모리 셀(MC)은 저항 드리프트에 취약할 수 있다. 상기 저항 드리프트는 시간이 경과함에 따라 상기 메모리 셀(MC)의 저항 값이 증가하는 것을 의미할 수 있다. 상기 저항 드리프트 현상에 의해 상기 셋 데이터가 저장된 메모리 셀(SET)의 문턱 전압과 상기 리셋 데이터가 저장된 메모리 셀(RESET)의 문턱 전압은 상승될 수 있다.
상기 저항 드리프트가 발생되면, 상기 셋 데이터가 저장된 메모리 셀(SET)은 드리프트 셋 분포 최소 전압(VDSmin)과 드리프트 셋 분포 최대 전압(VDSmax) 사이의 문턱 전압을 가질 수 있다. 따라서, 실제적으로 셋 데이터가 저장된 메모리 셀(SET)의 문턱 전압은 셋 분포 최소 전압(VSmin)과 드리프트 셋 분포 최대 전압(VDSmax) 사이에서 분포될 수 있다. 상기 저항 드리프트가 발생되면, 상기 리셋 데이터가 저장된 메모리 셀(RESET)은 드리프트 리셋 분포 최소 전압(VDRmin)과 드리프트 리셋 분포 최대 전압(VDRmax) 사이의 문턱 전압을 가질 수 있다. 따라서, 실제적으로 리셋 데이터가 저장된 메모리 셀(RESET)의 문턱 전압은 리셋 분포 최소 전압(VRmin)과 드리프트 리셋 분포 최대 전압(VDRmax) 사이에서 분포될 수 있다.
상기 제 1 기준 전압(VR1)은 셋 데이터가 저장된 메모리 셀(SET)의 문턱 전압과 리셋 데이터가 저장된 메모리 셀(RESET)의 문턱 전압을 판별할 수 있도록 상기 드리프트 셋 분포 최대 전압(VDSmax)과 상기 드리프트 리셋 분포 최소 전압(VDRmin) 사이의 전압 레벨을 가질 수 있다. 예를 들어, 상기 제 1 기준 전압(VR1)의 전압 레벨은 상기 드리프트 셋 분포 최대 전압(VDSmax)과 상기 드리프트 리셋 분포 최소 전압(VDRmin) 사이의 중간에 대응하는 전압 레벨로 설정될 수 있다. 상기 제 2 기준 전압(VR2)은 상기 드리프트 리셋 분포 최대 전압(VDRmax)보다 낮고, 상기 드리프트 리셋 분포의 중간 전압보다 높은 전압 레벨을 가질 수 있다. 상기 드리프트 리셋 분포의 중간 전압은 상기 드리프트 리셋 분포 최소 전압(VDRmin)과 상기 드리프트 리셋 분포 최대 전압(VDRmax) 사이의 중간에 대응하는 전압 레벨을 가질 수 있다. 상기 제 3 기준 전압(VR3)은 상기 드리프트 셋 분포 최대 전압(VDSmax)보다 낮고, 상기 드리프트 셋 분포의 중간 전압보다 높은 전압 레벨을 가질 수 있다. 상기 드리프트 셋 분포의 중간 전압은 상기 드리프트 셋 분포 최소 전압(VDSmin)과 상기 드리프트 셋 분포 최대 전압(VDSmax) 사이의 중간에 대응하는 전압 레벨을 가질 수 있다.
다시 도 1을 참조하면, 상기 라이트 제어 회로(132)는 상기 선택된 메모리 셀의 문턱 전압, 상기 라이트 신호(WTEN) 및 상기 라이트 데이터(WTD)를 수신할 수 있다. 상기 라이트 제어 회로(132)는 상기 선택된 메모리 셀의 문턱 전압, 상기 라이트 신호(WTEN) 및 상기 라이트 데이터(WTD)에 기초하여 상기 리셋 라이트 펄스 신호(RSTP) 및 상기 셋 라이트 펄스 신호(SETP)를 생성할 수 있다. 상기 라이트 제어 회로(132)는 상기 리드 회로(131)로부터 출력된 상기 감지 신호(SOUT)에 기초하여 상기 선택된 메모리 셀의 문턱 전압과 관련된 정보를 얻을 수 있다. 상기 라이트 제어 회로(132)는 제 1 감지 신호(SOUT1)에 기초하여 상기 선택된 메모리 셀의 문턱 전압과 상기 라이트 데이터(WTD)에 기초하여 상기 리드 제어 신호(RDS2)를 생성할 수 있다. 상기 라이트 제어 회로(132)는 상기 제 1 감지 신호(SOUT1) 및 상기 라이트 데이터(WTD)에 기초하여 상기 리셋 라이트 펄스 신호(RSTP) 및 상기 셋 라이트 펄스 신호(SETP) 중 하나를 생성할 수 있다. 상기 라이트 제어 회로(132)는 상기 제 1 감지 신호(SOUT1), 제 2 감지 신호(SOUT2) 및 상기 라이트 데이터(WTD)에 기초하여 상기 리셋 라이트 펄스 신호(RSTP) 및 상기 셋 라이트 펄스 신호(SETP) 중 하나를 생성할 수 있다. 상기 제 1 감지 신호(SOUT1)는 상기 리드 회로(121)가 상기 제 1 리드 펄스 신호(RDP1)에 기초하여 상기 선택된 메모리 셀의 문턱 전압을 첫 번째로 판단하여 생성된 감지 신호(SOUT)일 수 있다. 상기 제 2 감지 신호(SOUT2)는 상기 리드 회로(121)가 상기 제 2 리드 펄스 신호(RDP2)에 기초하여 상기 선택된 메모리 셀의 문턱 전압을 두 번째로 판단하여 생성된 감지 신호(SOUT)일 수 있다.
도 3은 도 1에 도시된 리드 제어 회로(131)의 구성을 보여주는 도면이다. 도 3에서, 상기 리드 제어 회로(131)는 리드 펄스 생성기(310) 및 리드 전압 선택기(320)를 포함할 수 있다. 상기 리드 펄스 생성기(310)는 상기 라이트 신호(WTEN) 및 상기 리드 제어 신호(RDS2)를 수신하고, 상기 제 1 리드 펄스 신호(RDP1) 및 제 2 리드 펄스 신호(RDP2)를 출력할 수 있다. 상기 리드 펄스 생성기(310)는 상기 라이트 신호(WTEN)에 기초하여 상기 제 1 리드 펄스 신호(RDP1)를 생성할 수 있다. 상기 리드 펄스 생성기(310)는 상기 라이트 신호(WTEN)가 인에이블되었을 때 상기 제 1 리드 펄스 신호(RDP1)를 생성할 수 있다. 상기 리드 펄스 생성기(310)는 상기 리드 제어 신호(RDS2)에 기초하여 상기 제 2 리드 펄스 신호(RDP2)를 생성할 수 있다. 상기 리드 펄스 생성기(310)는 상기 리드 제어 신호(RDS2)가 인에이블되었을 때 상기 제 2 리드 펄스 신호(RDP2)를 생성할 수 있다. 상기 리드 펄스 생성기(310)는 상기 리드 제어 신호(RDS2)가 인에이블되지 않고 디스에이블 상태를 유지할 때, 상기 제 2 리드 펄스 신호(RDP2)가 생성되는 것을 방지할 수 있다. 즉, 상기 리드 펄스 생성기(310)는 상기 제 2 리드 펄스 신호(RDP2)를 생성하지 않을 수 있다.
상기 리드 전압 선택기(320)는 상기 라이트 데이터(WTD), 상기 제 1 기준 전압(VR1), 상기 제 2 기준 전압(VR2) 및 상기 제 3 기준전압(VR3)을 수신하고, 상기 리드 펄스 생성기(310)로부터 상기 제 1 리드 펄스 신호(RDP1) 및 상기 제 2 리드 펄스 신호(RDP2)를 수신할 수 있다. 상기 리드 전압 선택기(320)는 상기 제 1 리드 펄스 신호(RDP1)에 기초하여 상기 제 1 기준 전압(VR1)을 상기 리드 전압(VRD)으로 출력할 수 있다. 상기 리드 전압 선택기(320)는 상기 제 1 리드 펄스 신호(RDP1)가 인에이블되었을 때 상기 제 1 기준 전압(VR1)을 상기 리드 전압(VRD)을 제공하여, 상기 선택된 메모리 셀의 문턱 전압이 상기 제 1 기준 전압(VR1)과 비교될 수 있도록 한다. 상기 리드 전압 선택기(320)는 상기 제 2 리드 펄스 신호(RDP2) 및 상기 라이트 데이터(WTD)에 기초하여 상기 제 2 및 제 3 기준 전압(VR2, VR3) 중 하나를 상기 리드 전압(VRD)으로 출력할 수 있다. 상기 리드 전압 선택기(320)는 상기 제 2 리드 펄스 신호(RDP2)가 인에이블되고 상기 라이트 데이터(WTD)가 리셋 데이터일 때, 상기 제 2 기준 전압(VR2)을 상기 리드 전압(VRD2)으로 제공할 수 있다. 따라서, 상기 선택된 메모리 셀의 문턱 전압은 상기 제 2 기준 전압(VR2)과 비교될 수 있다. 상기 리드 전압 선택기(320)는 상기 제 2 리드 펄스 신호(RDP2)가 인에이블되고 상기 라이트 데이터(WTD)가 셋 데이터일 때, 상기 제 3 기준 전압(VR3)을 상기 리드 전압(VRD)으로 제공할 수 있다. 따라서, 상기 선택된 메모리 셀의 문턱 전압은 상기 제 3 기준 전압(VR3)과 비교될 수 있다.
도 4는 본 발명의 실시예에 따른 라이트 제어 회로(132)의 구성을 보여주는 도면이다. 라이트 신호 생성기(410)를 포함할 수 있다. 상기 라이트 신호 생성기(410)는 상기 라이트 신호(WTEN), 상기 라이트 데이터(WTD), 상기 제 1 감지 신호(SOUT1) 및 상기 제 2 감지 신호(SOUT2)에 기초하여 상기 리셋 라이트 펄스 신호(RSTP) 및 상기 셋 라이트 펄스 신호(SETP)를 생성할 수 있다. 상기 라이트 신호 생성기(410)는 상기 라이트 신호(WTEN)가 인에이블되고 상기 라이트 데이터(WTD)가 리셋 데이터일 때, 상기 제 1 및 제 2 감지 신호(SOUT1, SOUT2) 중 적어도 하나에 기초하여 상기 리셋 라이트 펄스 신호(RSTP)를 생성할 수 있다. 상기 라이트 신호 생성기(410)는 상기 라이트 신호(WTEN)가 인에이블되고 상기 라이트 데이터(WTD)가 셋 데이터일 때, 상기 제 1 및 제 2 감지 신호(SOUT1, SOUT2) 중 적어도 하나에 기초하여 상기 셋 라이트 펄스 신호(SETP)를 생성할 수 있다. 또한, 상기 라이트 신호 생성기(410)는 상기 제 1 감지 신호(SOUT1) 및 상기 라이트 데이터(WTD)에 기초하여 상기 리드 제어 신호(RDS2)를 생성할 수 있다.
상기 라이트 신호 생성기(410)는 제 1 인버터(IV1), 제 2 인버터(IV2), 제 3 인버터(IV3), 제 1 앤드 게이트(AND1), 제 2 앤드 게이트(AND2), 제 3 앤드 게이트(AND3), 제 4 앤드 게이트(AND4), 제 5 앤드 게이트(AND5), 제 6 앤드 게이트(AND6), 제 7 앤드 게이트(AND7), 제 1 배타적 노어 게이트(XOR1), 제 2 배타적 노어 게이트(XOR2), 제 1 오어 게이트(OR1), 제 2 오어 게이트(OR2), 제 1 래치(411) 및 제 2 래치(412)를 포함할 수 있다. 상기 제 1 인버터(IV1)는 상기 제 1 감지 신호(SOUT1)를 반전시키고, 반전된 신호를 출력할 수 있다. 상기 제 2 인버터(IV2)는 상기 라이트 데이터(WTD)를 수신하고, 상기 라이트 데이터(WTD)를 반전시켜 반전된 신호를 출력할 수 있다. 상기 제 1 앤드 게이트(AND1)는 상기 제 1 인버터(IV1)의 출력, 상기 라이트 신호(WTEN) 및 상기 라이트 데이터(WTD)를 수신할 수 있다. 상기 제 1 배타적 오어 게이트(XOR1)는 상기 제 1 감지 신호(SOUT1) 및 상기 제 2 감지 신호(SOUT2)를 수신할 수 있다. 상기 제 3 인버터(IV3)는 상기 제 1 배타적 오어 게이트(XOR1)의 출력을 반전시켜 반전된 신호를 출력할 수 있다. 상기 제 2 앤드 게이트(AND2)는 상기 상기 제 3 인버터(IV3)의 출력 및 상기 라이트 신호(WTEN)를 수신할 수 있다. 상기 제 3 앤드 게이트(AND3)는 상기 라이트 데이터(WTD) 및 상기 제 2 앤드 게이트(AND2)의 출력을 수신할 수 있다. 상기 제 1 오어 게이트(OR1)는 상기 제 1 앤드 게이트(AND1)의 출력 및 제 3 앤드 게이트(AND3)의 출력을 수신할 수 있다. 상기 제 1 래치(411)는 상기 제 1 오어 게이트(OR1)의 출력을 수신하여 상기 리셋 라이트 펄스 신호(RSTP)를 생성할 수 있다. 상기 제 1 래치(411)는 상기 리셋 펄스 제어 신호(RSTEP)를 더 수신할 수 있다. 상기 제 1 래치(411)는 상기 제 1 오어 게이트(OR1)의 출력에 기초하여 상기 리셋 라이트 펄스 신호(RSTP)를 인에이블시키고, 상기 리셋 펄스 제어 신호(RSTEP)에 기초하여 상기 리셋 라이트 펄스 신호(RSTP)를 디스에이블시킬 수 있다. 상기 제 4 앤드 게이트(AND4)는 상기 제 2 인버터(IV2)의 출력 및 상기 제 1 감지 신호(SOUT1)를 수신할 수 있다. 상기 제 5 앤드 게이트(AND5)는 상기 제 4 앤드 게이트(AND4)의 출력 및 상기 라이트 신호(WTEN)를 수신할 수 있다. 상기 제 6 앤드 게이트(AND6)는 상기 제 1 배차적 오어 게이트(XOR1)의 출력, 상기 라이트 신호(WTEN) 및 상기 제 2 인버터(IV2)의 출력을 수신할 수 있다. 상기 제 2 오어 게이트(OR2)는 상기 제 5 앤드 게이트(AND5)의 출력 및 상기 제 6 앤드 게이트(AND6)의 출력을 수신할 수 있다. 상기 제 2 래치(412)는 상기 제 2 오어 게이트(OR2)의 출력을 수신하여 상기 셋 라이트 펄스 신호(SETP)를 생성할 수 있다. 상기 제 2 래치(412)는 상기 셋 펄스 제어 신호(SETEP)를 더 수신할 수 있다. 상기 제 2 래치(412)는 상기 제 2 오어 게이트(OR2)의 출력에 기초하여 상기 셋 라이트 펄스 신호(SETP)를 인에이블시키고, 상기 셋 펄스 제어 신호(SETEP)에 기초하여 상기 셋 라이트 펄스 신호(SETP)를 디스에이블시킬 수 있다. 상기 제 2 배차적 오어 게이트(XOR2)는 상기 제 1 앤드 게이트(AND1)의 출력 및 상기 제 5 앤드 게이트(AND5)의 출력을 수신하고, 상기 리드 제어 신호(RDS2)를 출력할 수 있다.
상기 라이트 제어 회로(132)는 라이트 펄스 제어기(420)를 더 포함할 수 있다. 상기 라이트 펄스 제어기(420)는 상기 리셋 펄스 제어 신호(RSTEP) 및 상기 셋 펄스 제어 신호(SETEP)를 생성할 수 있다. 상기 라이트 펄스 제어기(420)는 상기 리셋 라이트 펄스 신호(RSTP) 및 상기 셋 라이트 펄스 신호(SETP)의 펄스 폭을 조절하기 위해 상기 리셋 펄스 제어 신호(RSTEP) 및 상기 셋 펄스 제어 신호(SETEP)를 생성할 수 있다. 상기 셋 라이트 펄스 신호(SETP)는 상기 리셋 라이트 펄스 신호(RSTP)보다 넓은 펄스 폭을 갖고, 더 긴 시간 동안 인에이블될 수 있다. 상기 라이트 펄스 제어기(420)는 상기 리셋 라이트 펄스 신호(RSTP)의 펄스 폭을 조절하기 위해 상기 리셋 라이트 펄스(RSTP)가 인에이블되었을 때 클럭 신호를 카운팅하여 상기 리셋 펄스 제어 신호(RSTEP)를 생성할 수 있다. 상기 라이트 펄스 제어기(420)는 상기 셋 라이트 펄스 신호(SETP)의 펄스 폭을 조절하기 위해 상기 셋 라이트 펄스(SETP)가 인에이블되었을 때 클럭 신호를 카운팅하여 상기 셋 펄스 제어 신호(SETEP)를 생성할 수 있다.
WTD SOUT1 RDS2 SOUT2
Reset H Enable L No Write
Reset H Enable H RSTP
Reset L - - RSTP
Set H - - SETP
Set L Enable L No Write
Set L Enable H SETP
상기 표 1은 상기 라이트 제어 회로(132) 및 상기 라이트 신호 생성기(410)의 동작을 보여줄 수 있다. 상기 비휘발성 메모리 장치(100)의 라이트 동작이 수행되면 상기 라이트 신호(WTEN)는 로직 하이 레벨로 인에이블될 수 있다. 상기 라이트 데이터(WTD)가 리셋 데이터(Reset)일 때 상기 라이트 데이터(WTD)는 로직 하이 레벨일 수 있고, 상기 라이트 데이터(WTD)가 셋 데이터(Set)일 때 상기 라이트 데이터(WTD)는 로직 로우 레벨일 수 있다. 상기 제 1 및 제 2 감지 신호(SOUT1, SOUT2)는 선택된 메모리 셀의 문턱 전압이 상기 리드 전압(VRD)보다 높은 전압 레벨을 가질 때 로직 하이 레벨이 될 수 있고, 상기 선택된 메모리 셀의 문턱 전압이 상기 리드 전압보다 낮은 전압 레벨을 가질 때 로직 로우 레벨이 될 수 있다. 상기 라이트 데이터(WTD)가 리셋 데이터(Reset)이고, 상기 제 1 감지 신호(SOUT1)가 로직 하이 레벨이면, 상기 리드 제어 신호(RDS2)가 인에이블될 수 있다. 상기 제 2 감지 신호(SOUT2)가 로직 로우 레벨이면, 상기 라이트 신호 생성기(410)는 상기 리셋 라이트 펄스 신호(RSTP) 및 상기 셋 라이트 펄스 신호(SETP)를 모두 인에이블시키지 않을 수 있다. 상기 라이트 회로(122)는 상기 리셋 데이터(Reset)를 선택된 메모리 셀로 라이트 하는 동작을 수행하지 않을 수 있다. 상기 제 2 감지 신호(SOUT2)가 로직 하이 레벨이면, 상기 라이트 신호 생성기(410)는 상기 리셋 라이트 펄스 신호(RSTP)를 인에이블시킬 수 있다. 상기 라이트 회로(122)는 상기 리셋 라이트 펄스 신호(RSTP)에 기초하여 상기 리셋 데이터(Reset)를 선택된 메모리 셀로 라이트할 수 있다. 상기 제 1 감지 신호(SOUT1)가 로직 로우 레벨일 때, 상기 라이트 신호 생성기(410)는 상기 리드 제어 신호(RDS2)를 인에이블시키지 않고, 상기 리셋 라이트 펄스 신호(RSTP)를 인에이블시킬 수 있다. 따라서, 상기 제 2 감지 신호(SOUT2)는 생성되지 않을 수 있고, 상기 라이트 회로(122)는 상기 리셋 라이트 펄스 신호(RSTP)에 기초하여 상기 리셋 데이터(Reset)를 선택된 메모리 셀로 라이트할 수 있다.
상기 라이트 데이터(WTD)가 셋 데이터(Set)이고, 상기 제 1 감지 신호(SOUT1)가 로직 하이 레벨이면, 상기 라이트 신호 생성기(410)는 상기 리드 제어 신호(RDS2)를 인에이블시키지 않고, 상기 셋 라이트 펄스 신호(SETP)를 인에이블시킬 수 있다. 따라서, 상기 제 2 감지 신호(SOUT2)는 생성되지 않을 수 있고, 상기 라이트 회로(122)는 상기 셋 라이트 펄스 신호(SETP)에 기초하여 상기 셋 데이터(Set)를 선택된 메모리 셀로 라이트할 수 있다. 상기 제 1 감지 신호(SOUT1)가 로직 로우 레벨일 때, 상기 라이트 신호 생성기(410)는 상기 리드 제어 신호(RDS2)를 인에이블시킬 수 있다. 상기 제 2 감지 신호(SOUT2)가 로직 로우 레벨이면, 상기 라이트 신호 생성기(410)는 상기 리셋 라이트 펄스 신호(RSTP) 및 상기 셋 라이트 펄스 신호(SETP)를 모두 인에이블시키지 않을 수 있다. 상기 라이트 회로(122)는 상기 셋 데이터(Set)를 선택된 메모리 셀로 라이트 하는 동작을 수행하지 않을 수 있다. 상기 제 2 감지 신호(SOUT2)가 로직 하이 레벨이면, 상기 라이트 신호 생성기(410)는 상기 셋 라이트 펄스 신호(SETP)를 인에이블시킬 수 있다. 상기 라이트 회로(122)는 상기 셋 라이트 펄스 신호(SETP)에 기초하여 상기 셋 데이터(Set)를 선택된 메모리 셀로 라이트할 수 있다. 도 4에서, 상기 라이트 신호 생성기(410)의 일 실시예를 도시하였으나, 상기 라이트 신호 생성기(410)의 구성을 한정하려는 것은 아니다. 상기 라이트 신호 생성기(410)는 상기 표에 기재된 동작을 수행할 수 있도록 어떠한 다른 로직 게이트 회로들의 조합으로 변경 및 수정될 수 있을 것이다.
도 5는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 동작을 보여주는 흐름도이다. 도 1 내지 도 5를 참조하여 본 발명의 실시예에 따른 비휘발성 메모리 장치(100)의 동작을 설명하면 다음과 같다. 상기 비휘발성 메모리 장치(100)의 라이트 동작이 수행되면 상기 라이트 신호(WTEN)가 인에이블될 수 있다. S51에서, 상기 라이트 데이터(WTD)가 리셋 데이터인지 여부가 판별될 수 있다. 상기 라이트 동작이 리셋 데이터를 저장하기 위한 라이트 동작인지 또는 셋 데이터를 저장하기 위한 라이트 동작인지 여부는 라이트 데이터(WTD)에 기초하여 판별될 수 있다. 상기 라이트 데이터가 리셋 데이터일 때 (S51의 결과가 '예'일 때) S52-1로 진행되고, 상기 라이트 데이터가 셋 데이터일 때 (S51의 결과가 '아니오'일 때) S52-2로 진행될 수 있다. S52-1 및 S52-2는 실질적으로 동일한 동작을 수행하는 단계일 수 있다.
상기 라이트 데이터(WTD)가 리셋 데이터일 때, S52-1에서 제 1 기준 전압(VR1)으로 메모리 셀의 문턱 전압이 판단될 수 있다. S52-1은 첫 번째로 상기 선택된 메모리 셀의 문턱 전압을 판단하는 단계일 수 있다. S53-1에서 상기 선택된 메모리 셀의 문턱 전압이 상기 제 1 기준 전압(VR1)보다 높은지 여부가 판별될 수 있다. 상기 라이트 신호(WTEN)가 인에이블되면, 상기 리드 펄스 생성기(310)는 상기 제 1 리드 펄스 신호(RDP1)를 인에이블시킬 수 있다. 상기 리드 전압 선택기(320)는 상기 제 1 리드 펄스 신호(RDP1)에 기초하여 상기 제 1 기준 전압(VR1)을 상기 리드 전압(VRD)으로 출력할 수 있다. 상기 리드 회로(122)는 상기 리드 전압(VRD)을 수신하고, 상기 리드 전압(VRD)으로 상기 선택된 메모리 셀에 대한 리드 동작을 수행할 수 있다. 즉, 상기 리드 회로(122)는 상기 리드 전압(VRD)을 사용하여 상기 선택된 메모리 셀의 저항 상태 및/또는 문턱 전압을 감지할 수 있다. 상기 선택된 메모리 셀의 문턱 전압의 전압 레벨이 상기 제 1 기준 전압(VR1)의 전압 레벨보다 높으면 로직 하이 레벨을 갖는 상기 제 1 감지 신호(SOUT1)이 생성될 수 있고, 상기 선택된 메모리 셀의 문턱 전압의 전압 레벨이 상기 제 1 기준 전압(VR1)의 전압 레벨보다 낮으면 로직 로우 레벨을 갖는 제 1 감지 신호(SOUT1)가 생성될 수 있다.
S53-1에서, 상기 선택된 메모리 셀의 문턱 전압이 상기 제 1 기준 전압(VR1)보다 높은 전압 레벨을 갖는 경우 (S53-1의 결과가 '예'일 때), S54-1로 진행될 수 있다. S54-1에서, 제 2 기준전압(VR2)으로 메모리 셀의 문턱 전압이 판단될 수 있다. S54-1은 두 번째로 상기 선택된 메모리 셀의 문턱 전압을 판단하는 단계일 수 있다. S55-1에서, 상기 선택된 메모리 셀의 문턱 전압이 상기 제 2 기준 전압(VR2)보다 높은지 여부가 판별될 수 있다. 로직 하이 레벨을 갖는 상기 제 1 감지 신호(SOUT1)가 생성되면, 상기 라이트 신호 생성기(410)는 상기 리드 제어 신호(RDS2)를 인에이블시킬 수 있다. 상기 리드 펄스 생성기(310)는 상기 리드 제어 신호(RDS2)에 기초하여 상기 제 2 리드 펄스 신호(RDP2)를 인에이블시킬 수 있다. 상기 리드 전압 선택기(320)는 상기 제 2 리드 펄스 신호(RDP2) 및 상기 라이트 데이터(WTD)에 기초하여 상기 제 2 기준 전압(VR2)을 상기 리드 전압(VRD)으로 출력할 수 있다. 상기 리드 회로(121)는 상기 리드 전압(VRD)을 수신하고, 상기 리드 전압(VRD)으로 상기 선택된 메모리 셀에 대한 리드 동작을 수행할 수 있다. 즉, 상기 리드 회로(121)는 상기 리드 전압(VRD)을 사용하여 상기 선택된 메모리 셀의 저항 상태 및/또는 문턱 전압을 감지할 수 있다. 상기 선택된 메모리 셀의 문턱 전압의 전압 레벨이 상기 제 2 기준 전압(VR2)의 전압 레벨보다 높으면 로직 하이 레벨을 갖는 상기 제 2 감지 신호(SOUT2)가 생성될 수 있고, 상기 선택된 메모리 셀의 문턱 전압의 전압 레벨이 상기 제 2 기준 전압(VR2)의 전압 레벨보다 낮으면 로직 로우 레벨을 갖는 제 2 감지 신호(SOUT2)가 생성될 수 있다.
S55-1에서, 상기 선택된 메모리 셀의 문턱 전압이 상기 제 2 기준 전압(VR2)보다 높은 전압 레벨을 갖는 경우 (S55-1의 결과가 '예'일 때), S56-1로 진행될 수 있다. S56-1에서, 상기 선택된 메모리 셀로 리셋 데이터가 라이트될 수 있다. S56-1이 종료되면, 상기 비휘발성 메모리 장치(100)의 라이트 동작이 종료될 수 있다. 로직 하이 레벨을 갖는 상기 제 2 감지 신호(SOUT2)가 생성되면, 상기 라이트 신호 생성기(410)는 상기 리셋 라이트 펄스 신호(RSTP)를 인에이블시킬 수 있다. 따라서, 상기 라이트 회로(122)는 상기 리셋 라이트 펄스 신호(RSTP)에 기초하여 상기 선택된 메모리 셀로 리셋 데이터를 라이트할 수 있다. 도 2를 함께 참조하면, 상기 제 1 및 제 2 감지 신호(SOUT1, SOUT2)가 모두 로직 하이 레벨을 가질 때, 상기 선택된 메모리 셀의 문턱 전압은 상기 제 2 기준 전압(VR2)과 상기 드리프트 리셋 분포 최대 전압(VDRmax) 사이의 전압 레벨을 가질 수 있다. 상기 제 2 기준 전압(VR2)보다 높은 문턱 전압을 갖는 메모리 셀의 저항 상태는 오버 리셋 상태가 될 가능성이 높을 수 있다. 메모리 셀이 오버 리셋되면, 라이트 동작이 수행되어도 상기 메모리 셀의 저항 상태가 변하지 않는 하드 페일(hard fail)이 발생될 수 있다. 따라서, 상기 제 2 기준 전압(VR2)보다 높은 문턱 전압을 갖는 메모리 셀로 리셋 데이터를 라이트하여, 상기 메모리 셀이 일반적인 고 저항 상태의 문턱 전압을 갖도록 할 수 있다.
S53-1에서, 상기 선택된 메모리 셀의 문턱 전압이 상기 제 1 기준 전압(VR1)보다 낮은 전압 레벨을 갖는 경우 (S53-1의 결과가 '아니오'일 때), S54-1 및 S55-1가 수행되지 않고, S56-1로 진행될 수 있다. 상기 선택된 메모리 셀의 문턱 전압이 상기 제 1 기준 전압(VR1)보다 낮은 레벨을 갖는 경우, 상기 메모리 셀의 저항 상태는 저 저항 상태인 것으로 판단될 수 있다. 따라서, 두 번째로 상기 선택된 메모리 셀의 문턱 전압을 판단하는 단계를 수행하지 않고 상기 메모리 셀로 리셋 데이터를 라이트할 수 있다. 상기 라이트 신호 생성기(410)는 상기 제 1 감지 신호(SOUT1)가 로직 로우 레벨일 때, 상기 리드 제어 신호(RDS2)를 인에이블시키지 않을 수 있고, 상기 리드 펄스 생성기(310)는 상기 제 2 리드 펄스 신호(RDP2)를 생성하지 않을 수 있다. 상기 라이트 신호 생성기(410)는 상기 제 1 감지 신호(SOUT1)가 로직 로우 레벨일 때, 상기 리셋 라이트 펄스 신호(RSTP)를 인에이블시킬 수 있고, 상기 라이트 회로(122)는 상기 리셋 라이트 펄스 신호(RSTP)에 기초하여 상기 메모리 셀로 리셋 데이터를 라이트할 수 있다.
S55-1에서, 상기 선택된 메모리 셀의 문턱 전압이 상기 제 2 기준 전압(VR2)보다 낮은 전압 레벨을 갖는 경우 (S55-1의 결과가 '아니오'일 때), S56-1가 수행되지 않고, 상기 비휘발성 메모리 장치(100)의 라이트 동작이 종료될 수 있다. 상기 선택된 메모리 셀의 문턱 전압이 상기 제 1 기준 전압(VR1)보다 높고 상기 제 2 기준 전압(VR2)보다 낮을 때, 상기 메모리 셀의 문턱 전압은 리셋 분포 최소 전압(VRmin)과 상기 제 2 기준 전압 사이(VR2)의 전압 레벨을 가질 수 있다. 상기 리셋 분포 최소 전압(VRmin)과 상기 제 2 기준 전압 사이에 속하는 문턱 전압을 갖는 메모리 셀의 저항 상태는 저 저항 상태와 구분될 수 있는 충분한 마진을 갖고 있으므로, 상기 메모리 셀로 다시 리셋 데이터가 라이트될 필요가 없다. 메모리 셀에 대해서 리셋 데이터가 라이트 되지 않는 경우, 라이트 동작을 위한 전력 소모를 감소시킬 수 있다. 상기 제 2 감지 신호(SOUT2)가 로직 로우 레벨을 일 때, 상기 라이트 신호 생성기(410)는 상기 리셋 라이트 펄스 신호(RSTP)를 인에이블시키지 않을 수 있고, 상기 라이트 회로(122)는 상기 선택된 메모리 셀로 리셋 데이터를 라이트하지 않을 수 있다.
상기 라이트 데이터(WTD)가 셋 데이터일 때, S52-2에서 제 1 기준 전압(VR1)으로 상기 선택된 메모리 셀의 문턱 전압이 판단될 수 있다. S52-2는 첫 번째로 상기 선택된 메모리 셀의 문턱 전압을 판단하는 단계일 수 있다. S53-2에서 상기 선택된 메모리 셀의 문턱 전압이 상기 제 1 기준 전압(VR1)보다 낮은지 여부가 판별될 수 있다. 상기 라이트 신호(WTEN)가 인에이블되면, 상기 리드 펄스 생성기(310)는 상기 제 1 리드 펄스 신호(RDP1)를 인에이블시킬 수 있다. 상기 리드 전압 선택기(320)는 상기 제 1 리드 펄스 신호(RDP1)에 기초하여 상기 제 1 기준 전압(VR1)을 상기 리드 전압(VRD)으로 출력할 수 있다. 상기 리드 회로(122)는 상기 리드 전압(VRD)을 수신하고, 상기 리드 전압(VRD)으로 상기 선택된 메모리 셀에 대한 리드 동작을 수행할 수 있다. 즉, 상기 리드 회로(122)는 상기 리드 전압(VRD)을 사용하여 상기 선택된 메모리 셀의 저항 상태 및/또는 문턱 전압을 감지할 수 있다. 상기 선택된 메모리 셀의 문턱 전압의 전압 레벨이 상기 제 1 기준 전압(VR1)의 전압 레벨보다 낮으면 로직 로우 레벨을 갖는 상기 제 1 감지 신호(SOUT1)가 생성될 수 있고, 상기 선택된 메모리 셀의 문턱 전압의 전압 레벨이 상기 제 1 기준 전압(VR1)의 전압 레벨보다 높으면 로직 하이 레벨을 갖는 제 1 감지 신호(SOUT1)가 생성될 수 있다.
S53-2에서, 상기 선택된 메모리 셀의 문턱 전압이 상기 제 1 기준 전압(VR1)보다 낮은 전압 레벨을 갖는 경우 (S53-2의 결과가 '예'일 때), S54-2로 진행될 수 있다. S54-2에서, 제 3 기준 전압(VR3)으로 메모리 셀의 문턱 전압이 판단될 수 있다. S54-2는 두 번째로 상기 선택된 메모리 셀의 문턱 전압을 판단하는 단계일 수 있다. S55-2에서, 상기 선택된 메모리 셀의 문턱 전압이 상기 제 3 기준 전압(VR3)보다 낮은지 여부가 판별될 수 있다. 로직 로우 레벨을 갖는 상기 제 1 감지 신호(SOUT1)가 생성되면, 상기 라이트 신호 생성기(410)는 상기 리드 제어 신호(RDS2)를 인에이블시킬 수 있다. 상기 리드 펄스 생성기(310)는 상기 리드 제어 신호(RDS2)에 기초하여 상기 제 2 리드 펄스 신호(RDP2)를 인에이블시킬 수 있다. 상기 리드 전압 선택기(320)는 상기 제 2 리드 펄스 신호(RDP2) 및 상기 라이트 데이터(WTD)에 기초하여 상기 제 3 기준 전압(VR3)을 상기 리드 전압(VRD)으로 출력할 수 있다. 상기 리드 회로(121)는 상기 리드 전압(VRD)을 수신하고, 상기 리드 전압(VRD)으로 상기 선택된 메모리 셀에 대한 리드 동작을 수행할 수 있다. 즉, 상기 리드 회로(121)는 상기 리드 전압(VRD)을 사용하여 상기 선택된 메모리 셀의 저항 상태 및/또는 문턱 전압을 감지할 수 있다. 상기 선택된 메모리 셀의 문턱 전압의 전압 레벨이 상기 제 3 기준 전압(VR3)의 전압 레벨보다 높으면 로직 하이 레벨을 갖는 상기 제 2 감지 신호(SOUT2)가 생성될 수 있고, 상기 선택된 메모리 셀의 문턱 전압의 전압 레벨이 상기 제 3 기준 전압(VR3)의 전압 레벨보다 낮으면 로직 로우 레벨을 갖는 제 2 감지 신호(SOUT2)가 생성될 수 있다.
S55-2에서, 상기 선택된 메모리 셀의 문턱 전압이 상기 제 3 기준 전압보다 높은 전압 레벨을 갖는 경우 (S55-2의 결과가 '아니오'일 때), S56-2로 진행될 수 있다. S56-2에서, 상기 선택된 메모리 셀로 셋 데이터가 라이트될 수 있다. S56-2이 종료되면, 상기 비휘발성 메모리 장치(100)의 라이트 동작이 종료될 수 있다. 로직 하이 레벨을 갖는 상기 제 2 감지 신호(SOUT2)가 생성되면, 상기 라이트 신호 생성기(410)는 상기 셋 라이트 펄스 신호(SETP)를 인에이블시킬 수 있다. 따라서, 상기 라이트 회로(122)는 상기 셋 라이트 펄스 신호(SETP)에 기초하여 상기 선택된 메모리 셀로 셋 데이터를 라이트할 수 있다. 도 2를 함께 참조하면, 상기 제 1 감지 신호(SOUT1)가 로직 로우 레벨을 갖고 상기 제 2 감지 신호(SOUT2)가 로직 하이 레벨을 가질 때, 상기 메모리 셀의 문턱 전압은 상기 3 기준 전압(VR3)과 상기 드리프트 셋 분포 최대 전압 사이(VDSmax)의 전압 레벨을 가질 수 있다. 상기 제 3 기준 전압(VR3)과 상기 드리프트 셋 분포 최대 전압(VDSmax) 사이에 속하는 문턱 전압을 갖는 메모리 셀의 저항 상태는 일반적인 고 저항 상태와 구분될 수 있는 마진이 충분하지 않을 수 있고, 디스터번스에 취약할 수 있다. 따라서, 상기 제 3 기준 전압(VR3)과 상기 드리프트 셋 분포 최대 전압(VDSmax) 사이에 속하는 문턱 전압을 갖는 메모리 셀로 셋 데이터를 라이트하여, 상기 메모리 셀이 일반적인 저 저항 상태의 문턱 전압을 갖도록 할 수 있다.
S53-2에서, 상기 선택된 메모리 셀의 문턱 전압이 상기 제 1 기준 전압(VR1)보다 높은 전압 레벨을 갖는 경우 (S53-2의 결과가 '아니오'일 때), S54-2 및 S55-2가 수행되지 않고, S56-2로 진행될 수 있다. 상기 선택된 메모리 셀의 문턱 전압이 상기 제 1 기준 전압(VR1)보다 높은 레벨을 갖는 경우, 상기 메모리 셀의 저항 상태는 고 저항 상태인 것으로 판단될 수 있다. 따라서, 두 번째로 상기 선택된 메모리 셀의 문턱 전압을 판단하는 단계를 수행하지 않고 상기 메모리 셀로 셋 데이터를 라이트할 수 있다. 상기 라이트 신호 생성기(410)는 상기 제 1 감지 신호(SOUT1)가 로직 하이 레벨일 때, 상기 리드 제어 신호(RDS2)를 인에이블시키지 않을 수 있고, 상기 리드 펄스 생성기(310)는 상기 제 2 리드 펄스 신호(RDP2)를 생성하지 않을 수 있다. 상기 라이트 신호 생성기(410)는 상기 제 1 감지 신호(SOUT1)가 로직 하이 레벨일 때, 상기 셋 라이트 펄스 신호(SETP)를 인에이블시킬 수 있고, 상기 라이트 회로(122)는 상기 셋 라이트 펄스 신호(SETP)에 기초하여 상기 메모리 셀로 셋 데이터를 라이트할 수 있다.
S55-2에서, 상기 선택된 메모리 셀의 문턱 전압이 상기 제 3 기준 전압(VR3)보다 낮은 전압 레벨을 갖는 경우 (S55-1의 결과가 '예'일 때), S56-2가 수행되지 않고, 상기 비휘발성 메모리 장치(100)의 라이트 동작이 종료될 수 있다. 상기 선택된 메모리 셀의 문턱 전압이 상기 제 1 및 제 3 기준 전압(VR1, VR3)보다 낮을 때, 상기 메모리 셀의 문턱 전압은 셋 분포 최소 전압(VSmin)과 상기 제 3 기준 전압(VR3) 사이의 전압 레벨을 가질 수 있다. 상기 제 3 기준 전압(VR3)보다 낮은 문턱 전압을 갖는 메모리 셀의 저항 상태는 고 저항 상태와 구분될 수 있는 충분한 마진을 갖고 있으므로, 상기 메모리 셀로 다시 셋 데이터가 라이트될 필요가 없다. 상기 제 3 기준 전압(VR3) 보다 낮은 문턱 전압을 갖는 메모리 셀에 대해서 셋 데이터가 라이트 되지 않는 경우, 라이트 동작을 위한 전력 소모를 감소시킬 수 있다. 상기 제 2 감지 신호(SOUT2)가 로직 로우 레벨을 일 때, 상기 라이트 신호 생성기(410)는 상기 셋 라이트 펄스 신호(SETP)를 인에이블시키지 않을 수 있고, 상기 라이트 회로(122)는 상기 선택된 메모리 셀로 셋 데이터를 라이트하지 않을 수 있다.
도 6은 본 발명의 실시예에 따른 반도체 메모리 장치를 구비하는 전자 장치를 설명하기 위한 블록도이다. 도 6을 참조하면, 상기 전자 장치(4200)는 프로세서(4210), 메모리(4220) 및 입출력 장치(I/O, 4230)를 포함할 수 있다. 상기 프로세서(4210), 메모리(4220) 및 입출력 장치(4230)는 버스(4246)를 통하여 연결될 수 있다.
상기 메모리(4220)는 상기 프로세서(4210)로부터 제어 신호를 받을 수 있다. 상기 메모리(4220)는 프로세서(4210)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 상기 메모리(4220)는 버스(4246)를 통하여 억세스 되는 데이터를 저장하도록 사용될 수 있다. 상기 메모리(4220)는 상술한 본 발명의 실시예에 따른 비휘발성 메모리 장치(100)를 포함할 수 있다. 발명의 구체적인 실현 및 변형을 위하여, 추가적인 회로 및 제어 신호들이 제공될 수 있다.
상기 전자 장치(4200)는 상기 메모리(4220)를 필요로 하는 다양한 전자 제어 장치를 구성할 수 있다. 예를 들어, 상기 전자 장치(4200)는 컴퓨터 시스템, 무선통신 장치 예를 들어, PDA, 랩톱(laptop) 컴퓨터, 휴대용 컴퓨터, 웹 태블릿(web tablet), 무선 전화기, 휴대폰, 디지털 음악 재생기(digital music player), MP3 플레이어, 네비게이션, 솔리드 스테이트 디스크(solid state disk: SSD), 가전제품(household appliance), 또는 정보를 무선환경에서 송수신할 수 있는 모든 소자에 사용될 수 있다.
상기 전자 장치(4200)의 보다 구체적인 실현 및 변형된 예에 대하여 도 7을 참조하여 설명하기로 한다. 도 7은 본 발명의 실시예에 따른 반도체 메모리 장치를 구비하는 데이터 저장 장치를 나타낸 블록도이다. 도 7을 참조하면, 솔리드 스테이트 디스크(Solid State Disk; SSD; 4311)와 같은 데이터 저장 장치가 제공될 수 있다. 상기 솔리드 스테이트 디스크(SSD; 4311)는 인터페이스(4313), 제어기(4315), 비휘발성 메모리(4318) 및 버퍼 메모리(4319)를 포함할 수 있다.
상기 솔리드 스테이트 디스크(4311)는 반도체 디바이스를 이용하여 정보를 저장하는 장치이다. 상기 솔리드 스테이트 디스크(4311)는 하드 디스크 드라이브(HDD)에 비하여 속도가 빠르고 기계적 지연이나 실패율, 발열 및 소음도 적으며, 소형화/경량화할 수 있는 장점이 있다. 상기 솔리드 스테이트 디스크(4311)는 노트북 PC, 넷북, 데스크톱 PC, MP3 플레이어, 또는 휴대용 저장장치에 널리 사용될 수 있다.
상기 제어기(4315)는 상기 인터페이스(4313)에 인접하게 형성되고 전기적으로 접속될 수 있다. 상기 제어기(4315)는 메모리 제어기 및 버퍼 제어기를 포함하는 마이크로프로세서일 수 있다. 상기 비휘발성 메모리(4318)는 상기 제어기(4315)에 인접하게 형성되고 접속 터미널(T)을 경유하여 상기 제어기(4315)에 전기적으로 접속될 수 있다. 상기 솔리드 스테이트 디스크(4311)의 데이터 저장용량은 상기 비휘발성 메모리(4318)에 대응할 수 있다. 상기 버퍼 메모리(4319)는 상기 제어기(4315)에 인접하게 형성되고 전기적으로 접속될 수 있다.
상기 인터페이스(4313)는 호스트(4302)에 접속될 수 있으며 데이터와 같은 전기신호들을 송수신하는 역할을 할 수 있다. 예를 들면, 상기 인터페이스(4313)는 SATA, IDE, SCSI, 및/또는 이들의 조합과 같은 규격을 사용하는 장치일 수 있다. 상기 비휘발성 메모리(4318)는 상기 제어기(4315)를 경유하여 상기 인터페이스(4313)에 접속될 수 있다.
상기 비휘발성 메모리(4318)는 상기 인터페이스(4313)를 통하여 수신된 데이터를 저장하는 역할을 할 수 있다. 상기 비휘발성 메모리(4318)는 상술한 본 발명의 실시예에 따른 비휘발성 메모리 장치(100)를 포함할 수 있다. 상기 솔리드 스테이트 디스크(4311)에 전원공급이 차단된다 할지라도, 상기 비휘발성 메모리(4318)에 저장된 데이터는 보존되는 특성이 있다.
상기 버퍼 메모리(4319)는 휘발성 메모리 또는 비휘발성 메모리를 포함할 수 있다. 상기 휘발성 메모리는 디램(DRAM), 및/또는 에스램(SRAM)일 수 있다. 상기 비휘발성 메모리는 상술한 본 발명의 실시예에 따른 비휘발성 메모리 장치(100)를 포함할 수 있다.
상기 인터페이스(4313)의 데이터 처리속도는 상기 비휘발성 모리(4318)의 동작속도에 비하여 상대적으로 빠를 수 있다. 여기서, 상기 버퍼 메모리(4319)는 데이터를 임시 저장하는 역할을 할 수 있다. 상기 인터페이스(4313)를 통하여 수신된 데이터는 상기 제어기(4315)를 경유하여 상기 버퍼 메모리(4319)에 임시 저장된 후, 상기 비휘발성 메모리(4318)의 데이터 기록 속도에 맞추어 상기 비휘발성 메모리(4318)에 영구 저장될 수 있다.
또한, 상기 비휘발성 메모리(4318)에 저장된 데이터들 중 자주 사용되는 데이터들은 사전에 독출하여 상기 버퍼 메모리(4319)에 임시 저장할 수 있다. 즉, 상기 버퍼 메모리(4319)는 상기 솔리드 스테이트 디스크(4311)의 유효 동작속도를 증가시키고 오류 발생률을 감소하는 역할을 할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (26)

  1. 제 1 리드 전압으로 메모리 셀의 문턱 전압을 첫 번째로 판단하는 단계;
    라이트 데이터 및 첫 번째로 판단된 메모리 셀의 문턱 전압에 기초하여 상기 제 1 리드 전압과 다른 전압 레벨을 갖는 제 2 리드 전압으로 상기 메모리 셀의 문턱 전압을 두 번째로 판단하는 단계; 및
    상기 첫 번째 및 두 번째로 판단된 메모리 셀의 문턱 전압에 기초하여 상기 메모리 셀로 상기 라이트 데이터를 라이트 하는 단계를 포함하는 비휘발성 메모리 장치의 동작 방법.
  2. 제 1 항에 있어서,
    상기 제 1 리드 전압은 드리프트 셋 분포 최대 전압과 드리프트 리셋 분포 최소 전압 사이의 전압 레벨을 갖는 비휘발성 메모리 장치의 동작 방법.
  3. 제 1 항에 있어서,
    상기 제 2 리드 전압은 상기 라이트 데이터에 기초하여 선택되는 비휘발성 메모리 장치의 동작 방법.
  4. 제 1 항에 있어서,
    상기 라이트 데이터가 리셋 데이터일 때 상기 제 2 리드 전압은 상기 제 1 리드 전압보다 높은 전압 레벨을 갖고, 상기 라이트 데이터가 셋 데이터일 때 상기 제 2 리드 전압은 상기 제 1 리드 전압보다 낮은 레벨을 갖는 비휘발성 메모리 장치의 동작 방법.
  5. 제 1 항에 있어서,
    상기 라이트 데이터가 리셋 데이터일 때, 상기 제 2 리드 전압은 드리프트 리셋 분포 최대 전압보다 낮고, 드리프트 리셋 분포의 중간 전압보다 높은 전압 레벨을 갖는 비휘발성 메모리 장치의 동작 방법.
  6. 제 1 항에 있어서,
    상기 라이트 데이터가 셋 데이터일 때, 상기 제 2 리드 전압은 드리프트 셋 분포 최대 전압보다 낮고, 드리프트 셋 분포의 중간 전압보다 높은 전압 레벨을 갖는 비휘발성 메모리 장치의 동작 방법.
  7. 제 1 항에 있어서,
    상기 라이트 데이터가 리셋 데이터이고, 상기 첫 번째로 판단하는 단계에서 판단된 메모리 셀의 문턱 전압이 상기 제 1 리드 전압보다 낮을 때, 상기 두 번째로 판단하는 단계를 수행하지 않고 상기 라이트 데이터를 라이트 하는 단계를 수행하는 비휘발성 메모리 장치의 동작 방법.
  8. 제 1 항에 있어서,
    상기 라이트 데이터가 리셋 데이터이고, 상기 첫 번째로 판단하는 단계에서 판단된 메모리 셀의 문턱 전압이 상기 제 1 리드 전압보다 높고, 상기 두 번째로 판단하는 단계에서 판단된 메모리 셀의 문턱 전압이 상기 제 2 리드 전압보다 낮을 때, 상기 라이트 하는 단계를 수행하지 않는 비휘발성 메모리 장치의 동작 방법.
  9. 제 1 항에 있어서,
    상기 라이트 데이터가 셋 데이터이고, 상기 첫 번째로 판별하는 단계에서 판별된 메모리 셀의 문턱 전압이 상기 제 1 리드 전압보다 높을 때, 상기 두 번째로 판별하는 단계를 수행하지 않고 상기 라이트 데이터를 라이트 하는 단계를 수행하는 비휘발성 메모리 장치의 동작 방법.
  10. 제 1 항에 있어서,
    상기 라이트 데이터가 셋 데이터이고, 상기 첫 번째로 판별하는 단계에서 판별된 메모리 셀의 문턱 전압이 상기 제 1 리드 전압보다 낮고, 상기 두 번째로 판별하는 단계에서 판별된 메모리 셀의 문턱 전압이 상기 제 2 리드 전압보다 낮을 때, 상기 라이트 하는 단계를 수행하지 않는 비휘발성 메모리 장치의 동작 방법.
  11. 복수의 메모리 셀을 포함하는 메모리 셀 어레이;
    리드 펄스 신호 및 리드 전압에 기초하여 상기 복수의 메모리 셀 중 선택된 메모리 셀의 문턱 전압을 감지하는 리드 회로;
    리셋 라이트 펄스 신호 및 셋 라이트 펄스 신호에 기초하여 상기 복수의 메모리 셀 중 선택된 메모리 셀에 대해 라이트 동작을 수행하는 라이트 회로;
    라이트 신호 및 리드 제어 신호에 기초하여 상기 리드 펄스 신호를 생성하고, 상기 리드 펄스 신호 및 상기 라이트 데이터에 기초하여 제 1 기준 전압, 제 2 기준 전압 및 제 3 기준 전압 중 하나를 상기 리드 전압으로 제공하는 리드 제어 회로; 및
    상기 선택된 메모리 셀의 문턱 전압, 상기 라이트 신호 및 상기 라이트 데이터에 기초하여 상기 리드 제어 신호, 상기 리셋 라이트 펄스 신호 및 상기 셋 라이트 펄스 신호를 생성하는 라이트 제어 회로를 포함하는 비휘발성 메모리 장치.
  12. 제 11 항에 있어서,
    상기 제 2 기준 전압은 상기 제 1 기준 전압보다 높은 전압 레벨을 갖고, 상기 제 3 기준 전압은 상기 제 1 기준 전압보다 낮은 전압 레벨을 갖는 비휘발성 메모리 장치.
  13. 제 12 항에 있어서,
    상기 제 1 기준 전압은 드리프트 셋 분포 최대 전압과 드리프트 리셋 분포 최소 전압 사이의 전압 레벨을 갖는 비휘발성 메모리 장치.
  14. 제 12 항에 있어서,
    상기 제 2 기준 전압은 상기 드리프트 리셋 분포 최대 전압보다 낮고, 상기 드리프트 리셋 분포의 중간 전압보다 높은 전압 레벨을 갖는 비휘발성 메모리 장치.
  15. 제 12 항에 있어서,
    상기 제 3 기준 전압은 상기 드리프트 셋 분포 최대 전압보다 낮고, 상기 드리프트 셋 분포의 중간 전압보다 높은 전압 레벨을 갖는 비휘발성 메모리 장치.
  16. 제 11 항에 있어서,
    상기 리드 제어 회로는 상기 라이트 신호에 기초하여 제 1 리드 펄스 신호를 인에이블시키고, 상기 제 1 기준 전압을 상기 리드 전압으로 제공하는 비휘발성 메모리 장치.
  17. 제 16 항에 있어서,
    상기 리드 제어 회로는 상기 리드 제어 신호에 기초하여 제 2 리드 펄스 신호를 인에이블시키고, 상기 라이트 데이터에 기초하여 상기 제 2 및 제 3 기준 전압 중 하나를 상기 리드 전압으로 제공하는 비휘발성 메모리 장치.
  18. 제 11 항에 있어서,
    상기 리드 제어 회로는 상기 라이트 신호 및 상기 리드 제어 신호에 기초하여 제 1 리드 펄스 신호 및 제 2 리드 펄스 신호를 생성하는 리드 펄스 생성기; 및
    상기 제 1 리드 펄스 신호가 인에이블되었을 때 상기 제 1 기준 전압을 상기 리드 전압으로 출력하고, 상기 제 2 리드 펄스 신호가 인에이블되었을 때 상기 라이트 데이터에 기초하여 상기 제 2 및 제 3 기준 전압 중 하나를 상기 리드 전압으로 출력하는 비휘발성 메모리 장치.
  19. 제 11 항에 있어서,
    상기 라이트 제어 회로는 상기 라이트 데이터가 리셋 데이터이고, 상기 선택된 메모리 셀의 문턱 전압이 상기 제 1 기준 전압보다 낮을 때, 상기 리셋 라이트 펄스 신호를 인에이블시키는 비휘발성 메모리 장치.
  20. 제 11 항에 있어서,
    상기 라이트 제어 회로는 상기 라이트 데이터가 리셋 데이터이고, 상기 선택된 메모리 셀의 문턱 전압이 상기 제 1 기준 전압보다 높을 때, 상기 리드 제어 신호를 인에이블시키는 비휘발성 메모리 장치.
  21. 제 20 항에 있어서,
    상기 라이트 제어 회로는 상기 선택된 메모리 셀의 문턱 전압이 상기 제 2 기준 전압보다 높을 때, 상기 리셋 라이트 펄스 신호를 인에이블시키는 비휘발성 메모리 장치.
  22. 제 20 항에 있어서,
    상기 라이트 제어 회로는 상기 선택된 메모리 셀의 문턱 전압이 상기 제 2 기준 전압보다 낮을 때, 상기 리셋 데이터를 상기 선택된 메모리 셀로 라이트 하지 않는 비휘발성 메모리 장치.
  23. 제 11 항에 있어서,
    상기 라이트 제어 회로는 상기 라이트 데이터가 셋 데이터이고, 상기 선택된 메모리 셀의 문턱 전압이 상기 제 1 기준 전압보다 높을 때, 상기 셋 라이트 펄스 신호를 인에이블시키는 비휘발성 메모리 장치.
  24. 제 23 항에 있어서,
    상기 라이트 제어 회로는 상기 라이트 데이터가 셋 데이터이고, 상기 선택된 메모리 셀의 문턱 전압이 상기 제 1 기준 전압보다 낮을 때, 상기 리드 제어 신호를 인에이블시키는 비휘발성 메모리 장치.
  25. 제 24 항에 있어서,
    상기 라이트 제어 회로는 상기 선택된 메모리 셀의 문턱 전압이 상기 제 3 기준 전압보다 높을 때, 상기 셋 라이트 펄스 신호를 인에이블시키는 비휘발성 메모리 장치.
  26. 제 24 항에 있어서,
    상기 라이트 제어 회로는 상기 선택된 메모리 셀의 문턱 전압이 상기 제 3 기준 전압보다 낮을 때, 상기 셋 데이터를 상기 선택된 메모리 셀로 라이트 하지 않는 비휘발성 메모리 장치.
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