KR101202537B1 - 메모리 디바이스를 위한 결합된 왜곡 추정 및 에러 보정 코딩 - Google Patents

메모리 디바이스를 위한 결합된 왜곡 추정 및 에러 보정 코딩 Download PDF

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Abstract

본 메모리 디바이스를 오퍼레이팅하는 방법은 에러 보정 코드(ECC)를 사용하여 데이터를 인코딩하고, 인코딩된 데이터를 제1아날로그 값으로서 메모리 디바이스의 각각의 아날로그 메모리 셀에 저장하는 단계를 포함한다. 인코딩된 데이터를 저장한 후, 제2아날로그 값은 인코딩된 데이터가 저장된 메모리 디바이스의 각각의 메모리 셀로부터 판독된다. 제2아날로그 값의 적어도 일부는 각각의 제1아날로그 값과 상이하다. 제2아날로그 값에 존재하는 왜곡이 추정된다. 추정된 왜곡에 응답하여 제2아날로그 값에 관한 에러 보정 메트릭스가 계산된다. 제2아날로그 값은 데이터를 복구하기 위해 ECC 디코딩 프로세스에서 에러 보정 메트릭스를 사용하여 프로세싱된다.
메모리 디바이스, 아날로그 메모리 셀, 왜곡 추정, ECC 인코딩/디코딩, 에러 보정 메트릭스, 피드백.

Description

메모리 디바이스를 위한 결합된 왜곡 추정 및 에러 보정 코딩{COMBINED DISTORTION ESTIMATION AND ERROR CORRECTION CODING FOR MEMORY DEVICES}
본 출원은 2006년 5월 12일에 출원된 미국가특허출원 제60/747,106호, 2006년 10월 30일에 출원된 미국가특허출원 제60/863,480호, 2006년 11월 1일에 출원된 미국가특허출원 제60/863,810호, 2006년 11월 28일에 출원된 미국가특허출원 제60/867,399호, 2007년 1월 16일에 출원된 미국가특허출원 제60/885,024호, 2007년 1월 23일에 출원된 미국가특허출원 제60/886,102호, 2007년 2월 11일에 출원된 미국가특허출원 제60/889,277호, 2007년 3월 4일에 출원된 미국가특허출원 제60/892,869호, 2007년 3월 12일에 출원된 미국가특허출원 제60/894,290호, 2007년 3월 13일에 출원된, 미국가특허출원 제60/894,456호, 2007년 4월 16일에 출원된 미국가특허출원 제60/912,056호, 및 2007년 4월 22일에 출원된 미국가특허출원 제60/913,281호에 대한 우선권을 주장한다.
본 발명은 일반적으로 메모리 디바이스에 관한 것이고, 더욱 상세하게는 에러 보정 코딩 및 왜곡 추정을 사용하여 메모리 디바이스의 성능을 향상시키는 방법 및 시스템에 관한 것이다.
플래시 메모리 및 디램(DRAM)과 같은, 몇몇 타입의 메모리 디바이스는 데이 터를 저장하기 위해 아날로그 메모리 셀 어레이를 사용한다. 플래시 메모리 디바이스는, 예컨대, 'Bez et al.'의, 2003년 4월, "Introduction to Flash Memory", 'Proceedings of the IEEE', 볼륨 91, 넘버 4, 페이지 489-502에 서술되어 있다.
이러한 메모리 디바이스에서, 각각의 아날로그 메모리 셀은 셀에 저장된 정보를 나타내는 임의의 전하량을 보유하는 트랜지스터를 포함하는 것이 전형적이다. 특정 셀에 기록된 전하는 그 셀의 "임계전압", 즉, 셀이 전류를 통전하기 위해 셀에 인가되어야 하는 전압에 영향을 준다.
일반적으로 단일레벨 셀(SLC) 디바이스라 하는, 몇몇 메모리 디바이스는 각각의 메모리 셀에 단일 비트의 정보를 저장한다. 전형적으로, 그 셀의 가능한 임계전압 범위는 두 영역으로 나눠진다. 제1영역에 속하는 전압값은 "0"비트 값을 나타내고, 제2영역에 속하는 전압은 "1"비트를 나타낸다. 멀티레벨 셀(MLC)이라 하는, 고밀도 디바이스는 메모리 셀마다 둘 이상의 비트를 저장한다. 멀티-레벨 셀에서, 임계전압의 범위는 두 개 이상의 영역으로 나누어지고, 각각의 영역은 하나의 비트 이상을 나타낸다.
멀티레벨 플래시 셀 및 디바이스는, 예컨대, 'Eitan et al.'의, "Multilevel Flash Cells and their Trade-Offs", 'Proceedings of the 1996 IEEE International Electron Devices Meeting(IEDM)', 뉴욕, 페이지 169-172에 서술되어 있다. 이 문서는 커먼 그라운드, DINOR, AND, NOR, 및 NAND 셀과 같은, 몇가지 종류의 멀티레벨 플래시 셀을 비교한다.
다른 예시적인 타입의 아날로그 메모리 셀은 니트라이드 롬(NROM) 셀, 강자 성체 RAM(FRAM) 셀, 자성 RAM(MRAM) 셀, 및 상변화 RAM(PRAM, 상변화 메모리, PCM이라고도 함) 셀이다. NROM 셀은, 예컨대, 'Maayan et al.'의, "A 512 Mb NROM Flash Data Storage Memory with 8 MB/s Data Rate", 'Proceedings of the 2002 IEEE International Solid-State Circuits Conference(ISSCC 2002), 캘리포니아주 샌프란시스코, 2002년 2월 3-7일, 페이지 100-101에 서술되어 있다.
FRAM, MRAM, 및 PRAM 셀은, 예컨대, 'Kim an Koh'의, "Future Memory Technology including Emeging New Memories", 'Proceedings of the 24th International Conference on Microelectronics(MIEL), 세르비아 몬테네그로, 니스, 2004년 5월 16-19일, 볼륨 1, 페이지 377-384에 서술되어 있다.
몇몇 어플리케이션에서, 메모리 디바이스에 저장된 데이터는 에러 보정 코드(ECC)를 사용하여 인코딩된다. 예를 들어, 'Rodney' 및 'Sayano'는 "On-Chip ECC for Multi-Level Ramdom Access Memories", 'Proceedings of the 1989 IEEE/CAM Information Theory Workshop', 1989년 6월 25-29일, Ithaca, New yock에서, 멀티레벨 저장 셀을 사용하는 램 디바이스의 보호를 위한 다양한 온-칩 코딩 기술을 설명한다. 다른 예로서, 미국특허 제6,212,654호는 코딩 변조기술을 사용하여 아날로그 메모리 디바이스에 데이터를 저장하는 방법을 설명한다. 멀티레벨 메모리 디바이스에 대한 다른 ECC 스킴은 미국특허 제6,469,931호, 및 제7,023,735호에 서술되어 있다.
아날로그 메모리 셀로부터 판독된 임계전압값은 때때로 왜곡된다. 이러한 왜곡은 이웃한 메모리 셀로부터의 전기장 커플링, 어레이의 동일한 칼럼의 다른 셀 에 의해 발생되는 백 패턴 의존(BPD), 어레이 내의 다른 셀의 오퍼레이션에 의해 발생되는 교란 노이즈, 및 디바이스 에이징에 의해 발생되는 임계전압 드리프트와 같은, 다양한 이유로 인한 것이다. 몇몇 일반적인 왜곡 메카니즘은 상기 언급된 'Bez et al.'의 아티클에 서술되어 있다. 메모리 셀 내의 간섭은 또한 'Lee et al.'의, "Effects of Floating Gate Interference on NAND Flash Memory Cell Operation", 'IEEE Electron Device Letters', (23:5), 2002년 5월, 페이지 264-266에 서술되어 있다.
미국특허 제5,867,429호는 고밀도 플래시 이이피롬 셀 어레이의 플로팅 게이트 간의 전기장 커플링을 보상하는 방법을 설명한다. 본 방법에 따라, 셀의 판독은 판독되는 셀과 필드-커플링된 모든 셀의 상태는 먼저 판독함으로써 보상된다. 그 다음, 플로팅 게이트 전압 또는 각각의 커플링된 셀의 상태에 관한 숫자는 셀 간의 커플링 비율에 의해 곱해진다. 각각의 셀에 대한 상태 사이의 브레이크포인트는 인접한 셀로부터 커플링된 전압을 보상하는 크기만큼 조절된다.
본 발명의 실시예는 메모리 디바이스를 오퍼레이팅하는 방법으로서,
에러 보정 코드(ECC)를 사용하여 데이터를 인코딩하고, 인코딩된 데이터를 제1아날로그 값으로 메모리 디바이스의 각각의 아날로그 메모리 셀에 저장하는 단계;
인코딩된 데이터를 저장하는 단계 후, 인코딩된 데이터가 저장되어 있는 메모리 디바이스의 메모리 셀로부터, 각각의 제1아날로그 값과 적어도 일부분 상이한 각각의 제2아날로그 값을 판독하는 단계;
상기 제2아날로그 값에 존재하는 왜곡을 추정하는 단계;
추정된 왜곡에 응답하여 제2아날로그 값에 관한 에러 보정 메트릭스를 계산하는 단계; 및
데이터를 복구하기 위해, ECC 디코딩 프로세스에서 상기 에러 보정 메트릭스를 사용하여 제2아날로그 값을 프로세싱하는 단계를 포함하는 방법을 제공한다.
몇몇 실시예에서, 상기 에러 보정 메트릭스는, 각각의 셀에 대하여, 왜곡을 나타내는 하나 이상의 셀 파라미터를 평가하는 단계; 및 셀 파라미터에 응답하여 에러 보정 메트릭스를 계산하는 단계를 포함한다. 셀 파라미터는 다른 메모리 셀로부터 판독된 아날로그 값, 다른 메모리 셀의 추정된 크로스 커플링 계수, 판독된 제2아날로그 값의 통계적 분포 파라미터, 메모리 셀이 겪은 이전 프로그래밍 및 삭제의 횟수, 이전 프로그래밍 및 삭제 사이클 이후 경과된 시간 기간, 메모리 셀에서 검출된 이전 에러, 메모리 셀이 연결된 워드 라인의 식별정보, 메모리 셀이 연결된 비트 라인의 식별정보, 메모리 셀이 연결된 비트 라인에 연결된 센스 증폭기의 추정된 파라미터, 및 환경 파라미터로 구성된 한 그룹의 파라미터로부터 선택된 적어도 하나의 파라미터를 포함할 수 있다.
다른 실시예에서, 상기 제2아날로그 값을 프로세싱하는 단계는 제2아날로그 값의 일 범위의 가능한 값을 복수의 디시전 구간으로 분할하는 단계, 및 제2아날로그 값이 속하는 각각의 디시전 구간을 판정하는 단계를 포함하고, 상기 에러 보정 메트릭스를 계산하는 단계는 ECC 디코딩 프로세스의 성능을 향상시키기 위해, 상기 디시전 구간에 대하여 제2아날로그 값을 조절하는 함수를 정의하는 단계를 포함한다.
또 다른 실시예에서, 상기 제2아날로그 값을 프로세싱하는 단계는 ECC 디코딩 프로세스의 성능에 관한 피드백을 수신하는 단계; 및 피드백에 응답하여 ECC 디코딩 프로세스를 조절하는 단계를 포함한다. 또 다른 실시예에서, 상기 제2아날로그 값을 프로세싱하는 단계는 제2아날로그 값을 디시전 임계값과 비교하는 단계를 포함하고, 상기 ECC 디코딩 프로세스를 조절하는 단계는 디시전 임계값을 조절하는 단계를 포함한다. 상기 디시전 임계값을 조절하는 단계는 조절된 디시전 임계값을 사용하여 메모리 셀로부터 제2아날로그 값을 재판독하는 단계를 포함할 수 있다. 한 실시예에서, 상기 제2아날로그 값을 디시전 임계값과 비교하는 단계는 디시전 임계값을 사용하여 메모리 디바이스에서 제2아날로그 값을 판독하는 단계를 포함하고, 상기 디시전 임계값을 조절하는 단계는 임계값을 조절할 것을 요청하는 커멘드를 메모리로 전송하는 단계를 포함한다.
본 실시예에서, 상기 제2아날로그 값을 프로세싱하는 단계는 상이한 세트의 디시전 임계값을 사용하여 ECC 디코딩 프로세스의 각각의 복수의 반복을 실행함으로써, 각각의 메모리 셀에 저장된 데이터의 복수의 추정치를 산출하는 단계, 및 상기 데이터의 복수의 추정치에 응답하여 데이터를 복구하는 단계를 포함한다. 상기 데이터를 복구하는 단계는 각각의 메모리 셀에 대하여 독립적으로 복수의 추정치 중 하나를 선택하는 단계를 포함할 수 있다.
몇몇 실시예에서, 상기 제2아날로그 값을 프로세싱하는 단계는 제1에러 성능을 가진 제1ECC 디코딩 프로세스를 적용하는 단계를 포함하고, 상기 피드백을 수신하는 단계는 제1프로세스를 사용하여 디코딩된 데이터 내 디코딩 에러의 지시를 수신하는 단계를 포함하고, 그리고 상기 ECC 디코딩 프로세스를 조절하는 단계는 제1에러 성능보다 우수한 제2에러 성능을 가진 제2ECC 디코딩 프로세스를 사용하여 제2아날로그 값을 프로세싱하는 단계를 포함한다. 다른 실시예에서, 상기 ECC 디코딩 프로세스를 조절하는 단계는 상기 제2아날로그 값을 판독하는 단계에서 사용되는 샘플링 레졸루션을 조절하는 단계를 포함한다.
몇몇 실시예에서, 상기 제2아날로그 값을 판독하는 단계는 제2아날로그 값의 복수의 인스탠스를 각각의 상이한 세트의 디시전 임계값을 사용하여 판독하는 단계를 포함하고, 상기 에러 보정 메트릭스를 계산하는 단계는 각각의 메모리 셀에 독립적으로 상기 복수의 인스탠스를 결합하는 단계, 및 상기 결합된 복수의 인스탠스를 기초로 상기 에러 보정 메트릭스를 계산하는 단계를 포함한다. 다른 실시예에서, 상기 제2아날로그 값의 상기 복수의 인스탠스를 판독하는 단계, 및 결합하는 단계는 제2아날로그 값의 추가 인스탠스를 반복적으로 획득하는 단계, 및 ECC를 성공적으로 디코딩할 때까지 추가 인스탠스를 사용하여 에러 보정 메트릭스를 갱신하는 단계를 포함할 수 있다.
몇몇 실시예에서, 각각의 메모리 셀에 대하여, 상기 왜곡을 추정하는 단계는 메모리 셀로부터 판독된 제2아날로그 값 내의 왜곡에 잠재적으로 영향을 미치는 한 서브셋의 잠재적 간섭 메모리 셀로부터 제2아날로그 값을 판독하는 단계를 포함하고, 상기 에러 보정 메트릭스를 계산하는 단계는 잠재적 간섭 메모리 셀에 의한 왜곡을 평가하는 단계를 포함한다. 한 실시예에서, 상기 잠재적 간섭 메모리 셀에 의한 왜곡을 평가하는 단계는 잠재적 간섭 메모리 셀로부터 판독된 제2아날로그 값, 및 메모리 셀로부터 판독된 제2아날로그 값을 모두 기초로 하여 각각의 잠재적 간섭 메모리 셀에 의한 왜곡의 근사치를 구하는 단계를 포함한다. 다른 실시예에서, 상기 제2아날로그 값을 프로세싱하는 단계는 제1양자화 레벨로 메모리 셀의 제2아날로그 값을 프로세싱하는 단계, 및 제1양자화 레벨 보다 더 거친(coarser) 제2양자화 레벨로 잠재적 간섭 메모리 셀로부터 판독된 제2아날로그 값을 프로세싱하는 단계를 포함한다. 상기 제2아날로그 값을 프로세싱하는 단계는 제2아날로그 값을 판독하기 위해 사용된 회로의 임계값을 반복적으로 조절함으로써 제1 및 제2양자화 레벨로 제2아날로그 값을 판독하는 단계를 포함할 수 있다.
본 실시예에서, 상기 인코딩된 데이터를 저장하는 단계는 프로그램 및 검증(P&V) 프로세스를 사용하여 제1아날로그 값을 메모리 셀에 기록하는 단계를 포함하고, 상기 왜곡을 추정하는 단계는 잠재적 간섭 메모리 셀을 메모리 셀보다 먼저 완전히 프로그래밍된 메모리 셀, 메모리 셀보다 늦게 완전히 프로그래밍된 메모리 셀, 및 P&V 프로세스에 의해 메모리 셀과 동시에 완전히 프로그래밍된 메모리 셀로 구성된 한 그룹의 클래스로부터 선택된 적어도 두 개의 클래스로 분류하는 단계, 및 상기 클래스 각각에서 개별적으로 전체 왜곡을 계산하는 단계를 포함한다.
몇몇 실시예에서, 메모리 셀은 플래시 메모리 셀, 디램(DRAM) 셀, 상변화 메모리(PCM) 셀, 니트라이드 롬(NROM) 셀, 자성 램(MRAM) 셀, 강자성체 램(FRAM) 셀을 포함할 수 있다.
본 실시예에서, ECC는 블록 코드를 포함한다. 블록 코드는 BCH(Bose-Chaudhuri-Hochquenghem) 코드 및 RS(Reed-Solomon) 코드 중 하나를 포함할 수 있다. 한 실시예에서, 블록 코드는 저밀도 패리티 검사(LDPC) 코드, 터보 코드, 및 터보 프로덕트 코드(TPC) 코드 중 하나를 포함할 수 있다. ECC 디코딩 프로세스는 반복적 디코딩 프로세스를 포함할 수 있다. 부가적으로 또는 대안으로서, ECC 디코딩 프로세스는 제2아날로그 값을 판독함으로써 생성된 피드백을 사용할 수 있다. ECC 디코딩 프로세스는 최대가능성 제곱 추정(MLSE) 프로세스를 포함할 수 있다. ECC는 컨벌루션 코드, 트렐리스 코드변조(TCM) 코드, 비트삽입식 코드변조(BICM) 코드, 및 사슬식 코드(concatenated code) 중 하나를 포함할 수 있다. 에러 보정 메트릭스는 확률비(LRs:Likelihood Ratios) 또는 로그 확률비(LLRs:Log-Likelihood Ratios)를 포함할 수 있다.
몇몇 실시예에서, 상기 왜곡을 추정하는 단계는 다른 메모리 셀에 존재하는 왜곡을 기초로 상기 메모리 셀 중 하나에 존재하는 왜곡을 예측하는 단계를 포함한다.
한 실시예에서, 메모리 셀은 격리된 그룹의 잠재적 간섭 셀 내에 배열되어 있고, 각각의 그룹에서 상기 왜곡을 추정하는 단계는 그룹 내 메모리 셀쌍 사이의 상호 간섭을 나타내는 크로스 커플링 메트릭스의 역함수를 평가하는 단계를 포함하고, 상기 에러 보정 메트릭스를 계산하는 단계는 제1아날로그 값에 적용된, 그리고 상기 그룹 내 각각의 메모리 셀 내의 평균 왜곡 레벨과 합산된 크로스 커플링 메트릭스의 역함수와, 제2아날로그 값에 적용된 크로스 커플링 메트릭스의 역함수 사이의 거리를 계산하는 단계를 포함한다. 다른 실시예에서, 격리된 그룹은 각각의 NROM 셀을 포함하고, 각각의 그룹 내의 잠재적 간섭 셀은 각각의 NROM 셀의 제1 및 제2전하 저장 영역을 포함한다. 또 다른 실시예에서, 메모리 셀은 격리된 그룹의 잠재적 간섭 셀에 배열되어 있고, 각각의 그룹에서 상기 왜곡을 추정하는 단계는 상기 그룹 내의 각각의 메모리 셀 내의 평균 왜곡 레벨과 상기 그룹 내 메모리 셀 쌍 사이의 상호 간섭을 나타내는 크로스 커플링 메트릭스의 백터를 평가하는 단계를 포함하고, 상기 에러 보정 메트릭스를 계산하는 단계는 상기 그룹 내의 메모리 셀로부터 판독된 제2아날로그 값과 크로스 커플링 메트릭스의 프로덕트의 백터와 상기 평균 왜곡 레벨의 백터 사이의 거리에 응답하여 메트릭스를 계산하는 단계를 포함한다. 다른 실시예에서, 격리된 그룹은 각각의 니트라이드 롬(NROM) 셀을 포함하고, 각각의 그룹 내 잠재적 간섭 셀은 각각의 NROM 셀의 제1 및 제2전하 저장 영역을 포함한다.
또 다른 실시예에서, 상기 인코딩된 데이터를 저장하는 단계는 인코딩된 데이터를 스크램블링하는 단계, 및 스크램블된 데이터를 저장하는 단계를 포함하고, 상기 제2아날로그 값을 프로세싱하는 단계는 메모리 셀로부터 판독된 제2아날로그 값을 디스크램블링하는 단계를 포함한다. 또 다른 실시예에서, 상기 데이터를 저장하는 단계는 메모리 셀 중 적어도 일부를 삭제된 레벨로 유지하는 단계를 포함하고, 상기 제2아날로그 값을 판독하는 단계, 상기 왜곡을 추정하는 단계, 상기 에러 보정 메트릭스를 계산하는 단계, 및 상기 제2아날로그 값을 프로세싱하는 단계는 삭제된 레벨로 유지되는 메모리로부터 제2아날로그 값 내의 왜곡을 보상하는 단계를 포함한다.
또한, 본 발명의 한 실시예에 따른, 메모리 디바이스를 오퍼레이팅하는 방법으로서,
메모리 디바이스의 각각의 아날로그 메모리 셀에 제1아날로그 값으로 데이터를 저장하는 단계;
데이터를 저장한 후, 각각의 메모리 셀로부터, 그 각각이 제2아날로그 값을 각각의 디시전 임계값과 비교함으로써 판독되는 제2아날로그 값의 복수의 인스탠스를 판독하는 단계;
제2아날로그 값에 존재하는 왜곡을 추정하는 단계; 및
데이터를 복구하기 위해, 추정된 왜곡에 응답하여 제2아날로그 값의 복수의 인스탠스를 프로세싱하는 단계를 포함하는 방법이 제공된다.
몇몇 실시예에서, 상기 복수의 인스탠스를 판독하는 단계 및 프로세싱하는 단계는 제2아날로그 값의 추가 인스탠스를 반복적으로 획득하는 단계를 포함한다.
또한, 본 발명의 한 실시예에 따라, 에러 보정 코드(ECC)를 사용하여 인코딩되고, 메모리 디바이스의 각각의 아날로그 메모리 셀에 제1아날로그 값으로 저장된 데이터를 추출하는 장치로서,
인코딩된 데이터가 저장된 메모리 디바이스의 아날로그 메모리 셀로부터 각각의 제1아날로그 값과 적어도 일부분 상이한 각각의 제2아날로그 값을 판독하도록 배열된 판독 유닛;
제2아날로그 값 내에 존재하는 왜곡을 추정하도록, 그리고 추정된 왜곡에 응답하여 제2아날로그 값에 관한 에러 보정 메트릭스를 계산하도록 배열된 신호처리 유닛; 및
ECC를 디코딩하고, 데이터를 복구하기 위해, 에러 보정 메트릭스를 사용하여 제2아날로그 값을 프로세싱하도록 배열된 디코더를 포함하는 장치가 제공된다.
한 실시예에서, 판독 유닛은 제1집적회로(IC)에 설치되고, 신호처리 유닛, 및 디코더는 제1IC와 상이한 제2IC에 설치된다. 한 대안의 실시예에서, 판독 유닛, 신호처리 유닛, 및 디코더는 단일 디바이스에 통합된다.
또한, 본 발명의 한 실시예에 따라, 메모리 디바이스의 각각의 아날로그 메모리 셀에 제1아날로그 값으로 저장된 데이터를 추출하는 장치로서,
각각의 메모리 셀로부터, 각각이 제2아날로그 값과 각각의 디시전 임계값을 비교함으로써 판독되는 제2아날로그 값의 복수의 인스텐스를 판독하도록 배열되어 있는 판독 유닛; 및
제2아날로그 값에 존재하는 왜곡을 추정하고, 데이터를 복구하기 위해 추정된 왜곡에 응답하여 제2아날로그 값의 복수의 인스탠스를 프로세싱하도록 배열되어 있는 신호처리 유닛을 포함하는 장치가 제공된다.
본 발명은 도면을 참조하여, 아래의 실시예의 상세한 설명으로부터 더욱 완전히 이해될 것이다.
도 1은 본 발명의 한 실시예에 따른, 메모리 신호 프로세싱 시스템을 개략적으로 도시하는 블록 다이어그램이고;
도 2는 본 발명의 한 실시예에 따른, 메모리 셀 어레이를 개략적으로 도시하 는 다이어그램이고;
도 3는 본 발명의 한 실시예에 따른, 메모리 셀 어레이 내의 전압 분포를 도시하는 그래프이고;
도 4는 본 발명의 한 실시예에 따른, 메모리 셀 어레이로부터 데이터를 추출하는 프로세스를 개략적으로 도시하는 기능 블록 다이어그램이고;
도 5는 본 발명의 다른 실시예에 따른, 메모리 셀 어레이로부터 데이터를 추출하는 방법을 개략적으로 도시하는 플로우 차트이고; 그리고
도 6은 본 발명의 한 실시예에 따른, 메모리 셀 어레이 내의 왜곡을 추정하는 방법을 개략적으로 도시하는 플로우 차트이다.
개요
본 발명의 실시예는 메모리 디바이스에 저장된 정보를 추출하는 개선된 방법 및 시스템을 제공한다. 아래 서술된 실시예에서, 데이터는 한 어레이의 아날로그 메모리 셀에 기록된 전하의 레벨로 저장된다. 전하 레벨은 그 셀의 각각의 임계전압을 결정한다. 다양한 왜곡 메카니즘의 영향을 줄이기 위해, 데이터는 메모리 셀에 저장되기 전에 에러 보정 코드(ECC)를 사용하여 인코딩된다.
데이터는 메모리 셀의 임계전압을 판독하고, ECC 디코더를 사용하여 ECC를 디코딩함으로써 복구된다. ECC 디코더는 판독된 전압에 대하여 정의된 LLRs와 같은, ECC 메트릭스를 오퍼레이팅한다.
신호처리 유닛은 판독된 전압 내에 존재하는 왜곡을 추정한다. 왜곡은 이러 한 셀 상에 수행되는 오퍼레이션, 및/또는 에이징과 같은 효과에 의해 어레이 내의 다른 셀에 의해 영향을 받을 수 있다. 왜곡 메카니즘에 따라, 셀에 저장된 전하, 및/또는 센싱되고 샘플링된 전압의 실제 레벨이 영향을 받을 수 있다. 신호처리 유닛은 추정된 왜곡을 기초로 ECC 메트릭스를 계산하고, 그 ECC 메트릭스를 ECC 디코더에 제공한다. ECC 디코더는 타겟 메모리 셀에 저장된 데이터를 복구하기 위해 그 메트릭스를 사용하여 ECC를 디코딩한다. ECC 메트릭스는 또한 기대 왜곡 레벨을 나타내는 추가적인 임의의 셀 파라미터를 고려할 수 있다. 몇몇 실시예에서, ECC 디코딩 프로세스의 성공, 실패, 또는 품질과 같은 피드백이 디코딩 프로세스의 오퍼레이션을 조절하기 위해 사용된다.
추정된 왜곡을 기초로 하는 ECC 메트릭스를 사용하는 것은 ECC 디코딩 프로세스의 성능을 상당히 향상시킨다. ECC 디코딩 프로세스의 향상된 성능은 몇가지 방법으로 더 높은 정보 저장밀도를 달성하기 위해 사용될 수 있다. 예를 들어, 각각의 메모리 셀에 저장되는 전압 레벨의 개수(또한, 그러므로 정보 비트의 개수)가 증가될 수 있다. 다른 실시예에서, 셀 사이에 증가된 크로스 커플링, 및/또는 더 높은 에이징 속도를 가질 수 있는 더 작고 더 밀집된 메모리 셀 어레이가,향상된 ECC 성능으로 인해, 우수한 성능으로 사용될 수 있다. 부가적으로 또는 대안으로서, 사용되는 코드 레이트가 주어진 에러율 요구사항에 대하여 감소될 수 있고, 그 결과 코딩 오버헤드가 감소한다. 대안의 실시예에서, 주어진 메모리 어레이 및 ECC의 에러 성능이 향상될 수 있다. 향상된 성능은 또한 메모리 디바이스에 의해 사용되는 임계전압의 범위를 줄이기 위해 사용될 수 있고, 그로 인해 디바이스의 전력소비가 감소하고, 신뢰도 및 내구력이 향상된다.
본 방법 및 시스템은 다양한 플래시 메모리 셀, DRAM 셀, NROM 셀, MRAM 셀, 및 PCM 셀과 같은, 셀 타입, 및 매우 다양한 메모리 디바이스에서 사용될 수 있다. 본 발명의 원리는 또한 하드디스크 드라이브(HDD)와 같은, 다양한 저장 매체 및 디바이스에 데이터를 저장하고 추출하기 위해 사용될 수 있다.
임의의 적합한 추정 방법이 메모리 셀 어레이로부터 판독된 전압 내의 왜곡을 추정하기 위해 사용될 수 있다. 몇 가지 예시적인 방법은 본 명세서에서 설명된다.
시스템 설명
도 1은 본 발명의 한 실시예에 따른, 메모리 신호 프로세싱 시스템(20)을 개략적으로 도시하는 블록 다이어그램이다. 시스템(20)은 메모리 셀 어레이(28)에 데이터를 저장하는 메모리 디바이스(24)를 포함한다. 메모리 어레이는 복수의 아날로그 메모리 셀(32)을 포함한다. 본 명세서 및 청구항에서, 용어 "아날로그 메모리 셀"은 전압 또는 전하와 같은 연속적인, 아날로그 값의 물리적 파라미터를 보유함으로써 정보를 저장하는 임의의 메모리 셀을 설명하기 위해 사용된다. 어레이(28)는, 예컨대, NAND 및 NOR 플래시 셀, PCM, NROM, FRAM, MRAM, 및 DRAM 셀과 같은, 임의의 종류의 아날로그 메모리 셀을 포함할 수 있다.
디바이스(24)에 저장할 데이터가 디바이스에 제공되고 데이터 버퍼(36)에 캐싱된다. 그 다음, 데이터는 아날로그 값으로 변환되고, 그 기능이 아래에 더욱 상세하게 설명되어 있는 판독/기록(R/W) 유닛(40)을 사용하여 메모리 셀(32)에 기록 된다. 어레이(28)에서 데이터를 판독할 때, 유닛(40)은 전하, 및 그러므로 메모리 셀(32)의 아날로그 전압을 디지털 샘플로 변환한다. 각각의 디지털 샘플은 하나 이상의 비트를 사용하여 표현된다. 샘플은 버퍼(36)에 캐싱된다. 유닛(40)에 의해 산출된 샘플을 소프트 샘플이라고도 한다. 메모리 디바이스(24)의 오퍼레이션 및 타이밍은 컨트롤 로직(48)에 의해 관리된다.
메모리 디바이스(24)에 데이터를 저장하고 데이터를 추출하는 것은 메모리 신호 프로세서(MSP, 52)에 의해 수행된다. MSP(52)는 메모리 디바이스(24)와 호스트 또는 데이터를 저장하고 추출하는 어플리케이션 사이을 중재한다. 아래에 상세하게 설명된 바와 같이, MSP(52)는 데이터의 신뢰도 및 저장 밀도를 향상시키기 위해 에러 보정 코딩 및 왜곡 추정을 결합하는 독창적인 방법을 사용한다.
MSP(52)는 디바이스(24)에 기록될 데이터를 인코딩하고, 디바이스(24)에서 데이터를 판독할 때 ECC를 디코딩하는 인코더/디코더(64)를 포함한다. 신호처리 유닛(60)은 디바이스(24)에 기록되고 추출되는 데이터를 프로세싱한다. 더욱 상세하게는, 유닛(60)은 셀(32)에서 판독된 전압에 영향을 미치는 왜곡을 추정한다. 추정된 왜곡은 아래에 더욱 상세하게 설명된 바와 같이, ECC의 성능을 향상시키기 위해 사용된다.
MSP(52)는 데이터를 저장하고 메모리 디바이스(24)와 인터페이싱하기 위해 유닛(60)에 의해 사용되는 데이터 버퍼(72)를 포함한다. MSP(52)는 또한 MSP와 호스트 사이의 인터페이스를 형성하는 입/출력(I/O) 버퍼(56)를 포함한다. 컨트롤러(76)는 MSP(52)의 오퍼레이션 및 타이밍을 관리한다. 아래에 설명된 기능을 수 행함은 물론, 컨트롤러(76)는 마모 레벨링 및 배드 블록 관리와 같은 부가적인 메모리 관리 기능을 수행할 수 있다. 신호처리 유닛(60) 및 컨트롤러(76)는 하드뤠어로 구현될 수 있다. 대안으로서, 유닛(60) 및/또는 컨트롤러(76)는 적합한 소프트웨어를 구동하는 마이크로프로세서, 또는 하드웨어와 소프트웨어 엘리먼트의 조합을 포함할 수 있다.
도 1의 구성은 명료함을 위해 간단하게 도시된 한 예시적인 시스템 구성이다. 임의의 다른 구성이 또한 사용될 수 있다. 각종 인터페이스, 어드레싱 회로, 타이밍 및 시퀀싱 회로, 데이터 스크램블링 회로, 및 디버깅 회로와 같은, 본 발명의 원리를 이해하는데 필수적이지 않은 엘리먼트는 명료함을 위해 생략되었다.
도 1에 도시된 예시적인 시스템 구성에서, 메모리 디바이스(24) 및 MSP(52)는 두 개의 개별 집적회로(IC)로 구현된다. 그러나, 대안의 실시예에서, 메모리 디바이스와 MSP는 단일 IC, 또는 시스템온칩(SoC)에 통합될 수 있다. 몇몇 실시예에서, 하나의 MSP(52)는 복수의 메모리 디바이스(24)에 연결될 수 있다. 시스템(20) 구현의 임의의 실시예의 추가적인 아키텍처 형태는 미국 가특허출원 제60/867,399호에 더욱 상세히 설명되어 있다.
전형적인 기록 오퍼레이션에서, 디바이스(24)에 기록될 데이터는 호스트로부터 수신되고 I/O 버퍼(56)에 캐싱된다. 인코더/디코더(64)는 데이터를 인코딩하고, 인코딩된 데이터는 데이터 버퍼(72)를 통해 메모리 디바이스(24)로 전송된다. 디바이스(24)에서, 데이터는 임시적으로 버퍼(36)에 저장된다. R/W 유닛(60)은 데이터를 아날로그 전압값으로 변환하고, 그 데이터를 어레이(28)의 적합한 셀(32)에 기록한다.
전형적인 판독 오퍼레이션에서, R/W 유닛(40)은 적합한 메모리 셀(32)로부터 아날로그 전압값을 판독하고, 그 전압을 디지털 샘플로 변환한다. 이 샘플은 버퍼(36)에 캐싱되고, MSP(52)의 버퍼(72)로 전송된다. 신호처리 유닛(60)은 아래에 서술된 방법을 사용하여, 데이터 샘플 내에 존재하는 왜곡을 추정한다.
데이터 블록은 버퍼(72)로부터 유닛(60)으로 전송되고, 인코더/디코더(64)는 이 블록의 ECC를 디코딩한다. 인코더/디코더(64)는 ECC 디코딩 프로세스의 성능 향상을 위해 유닛(60)에 의해 제공된 왜곡 추정을 사용한다. 디코딩된 데이터는 I/O 버퍼(56)를 통해 호스트로 전송된다.
몇몇 실시예에서, MSP(52)는 왜곡 추정 성능을 향상시키기 위해, 메모리 셀에 데이터가 저장되기 전에 데이터를 스크램블링하고, 메모리 셀로부터 판독된 데이터를 디스크램블링한다.
메모리 어레이 구조 및 왜곡 메카니즘
도 2는 본 발명의 한 실시예에 따른, 메모리 셀 어레이(28)를 개략적으로 도시하는 다이어그램이다. 도 2는 특정 어레이 구성로 연결된 플래시 메모리 셀을 다루고 있으나, 본 발명의 원리는 다른 타입의 메모리 셀, 및 다른 어레이 구성에도 적용가능하다. 몇몇 예시적인 셀 타입 및 어레이 구성은 배경기술에 언급된 참조문헌에 서술되어 있다.
어레이(28)의 메모리 셀(32)은 복수의 로우 및 칼럼을 가진 그리드로 배열되어 있다. 각각의 셀(32)은 플로팅게이트 모스(MOS) 트랜지스터를 포함한다. 특정 전하량(전자 또는 홀)이 트랜지스터의 게이트, 소스, 및 드레인에 적절한 전압 레벨을 인가함으로써 특정 셀에 저장될 수 있다. 셀에 저장된 값은 트랜지스터를 통전시키기 위해 트랜지스터의 게이트에 인가되어야 하는 최소 전압으로 정의된, 그 세의 임계전압을 측정함으로서 판독될 수 있다.
도 2의 예시적인 구성에서, 각각의 로우의 트랜지스터 게이트는 워드 라인(80)에 의해 연결되어 있다. 각각의 칼럽의 트랜지스터의 소스는 비트 라인(84)에 의해 연결된다. 몇몇 NOR 셀 디바이스와 같은, 몇몇 실시예에서, 소스는 비트 라인에 직접 연결된다. 몇몇 NAND 셀 디바이스와 같은, 대안의 실시예에서, 비트 라인은 플로팅게이트 셀의 스트링에 연결된다.
전형적으로, R/W 유닛(40)은 그 셀의 게이트(즉, 셀이 연결된 워드 라인에)에 가변전압 레벨을 인가하고, 셀의 드레인 전류가 특정 임계전압을 초과하는지(즉, 트랜지스터가 통전하였는지)를 체크함으로써 특정 셀(32)의 임계전압을 판독한다. 유닛(40)은 일반적으로 셀이 연결된 워드라인에 한 시퀀스의 상이한 전압값을 적용하고, 드레인 전류가 임계값을 초과하는 최소 게이트 전압 값을 판정한다. 전형적으로, 유닛(40)은 페이지라고도 불리는 셀의 전체 로우를 동시에 판독한다.
몇몇 실시예에서, 유닛(40)은 셀의 비트 라인을 특정 전압 레벨로 미리충전함으로써 드레인 전류를 측정한다. 게이트 전압이 원하는 값으로 설정된 후, 드레인 전류는 비트 라인 전압을 그 셀을 통해 방전시킨다. 유닛(40)은 게이트 전압이 인가된 수초 후 비트 라인 전압을 특정하고, 그 비트 라인 전압을 임계값과 비교한다. 몇몇 실시예에서, 각각의 비트 라인(84)은 비트 라인 전류를 증폭하고, 그것 은 전압으로 변환하는 각각의 센스 증폭기에 연결된다. 증폭된 전압은 비교기를 사용하여 임계값과 비교된다.
본 명세서에 서술된 몇몇 방법은 판독된 레벨이 비교되는 임계값의 조절을 포함한다. 이러한 임계값 조절은 몇몇 경우에, 각각의 판독 오퍼레이션 이전에, 고속으로 수행될 수 있다. 몇몇 실시예에서, 메모리 디바이스(24), 및 특히 R/W 유닛(40)은 고속이고, 효율적으로 유연한 임계값 조절을 가능하게 하도록 설계된다. 예를 들어, MSP(52)와 메모리 디바이스(24) 사이의 인터페이스는 R/W 유닛(40)에 의해 고속의 효율적인 임계값 조절을 가능하게 하는 커맨드를 포함할 수 있다. 이러한 커맨드는 각각의 개별 임계값마다 요청된 조절을 특정하거나, 전체 임계값 세트의 일정한 조절을 요청할 수 있다. 이러한 목적으로 사용될 수 있는 예시적인 커맨드 인터페이스는 미국 가특허출원 제60/889,277호, 제60/912,056호, 및 제60/913,281호에 설명되어 있다.
상술된 전압 판독 방법은 한 예시적인 방법이다. 대안으로서, R/W 유닛(40)은 셀(32)의 임계전압을 판독하는 임의의 다른 적합한 방법을 사용할 수 있다. 예를 들어, 유닛(40)은 비트 라인 전압을 디지털 샘플로 변환하는 하나 이상의 아날로그 투 디지털 컨버터(ADCs)를 포함할 수 있다. 다른 대안으로서, 본 방법 및 시스템은 아날로그 메모리 셀에 아날로그 값을 기록하고 판독하는 임의의 적합한 방법 및 수단과 함께 사용될 수 있다.
몇몇 실시예에서, 전체 페이지(로우)는 병렬로 기록되고 판독된다. 셀의 삭제는 통상적으로 복수의 페이지를 포함하는 블록으로 수행된다. 전형적인 메모리 디바이스는 수십만 페이지를 포함할 수 있고, 각각의 페이지는 수천 셀(예컨대, 16K, 또는 32K 셀)을 포함한다. 전형적인 삭제 블록은 128 페이지 단위이나, 다른 블록 크기가 사용될 수 있다.
R/W 유닛(40)에 의해 디지털화된 전압은 어레이(28) 내의 다양한 왜곡 메카니즘에 의해 발생된 다양한 타입의 왜곡을 포함할 수 있다. 몇몇 왜곡 메카니즘은 셀에 저장된 실제 전하에 영향을 주고, 다른 메카니즘은 센싱된 전압을 왜곡시킨다. 예를 들어, 어레이 내에 인접한 셀 간의 전기적 커플링은 특정 셀 내의 임계전압을 변경시킬 수 있다. 이러한 영향을 간섭 노이즈라 한다. 다른 예로서, 전하는 시간이 흐름에 따라 셀에서 누수될 수 있다. 이러한 에이징 효과로 인해, 셀의 임계전압은 시간이 흐름에 따라 처음 기록된 값에서 드리프트될 수 있다.
다른 셀의 의도되지 않은 프로그래밍 또는 삭제를 일으키는, 통상적으로 교란 노이즈라 하는, 다른 타입의 왜곡은 어레의 내의 특정 셀상의 판독, 기록, 또는 삭제 오퍼레이션에 의해 발생된다. 또 다른 예로서, 특정 셀의 소스-드레인 전류는 백 패턴 의존이라 불리는 효과로 인해, 인접한 셀, 예컨대, 동일한 NAND 셀 스트링 내의 다른 셀 내의 전하에 의해 영향을 받을 수 있다.
도 3은 본 발명의 한 실시예에 따른, 메모리 셀 어레이(28) 내의 전압 분포를 도시하는 그래프이다. 도 3은 메모리 셀 어레이로부터의 판독값의 정밀도에 대한 왜곡 효과를 설명하기 위해 사용되었다. 도 3의 예에서, 각각의 셀(32)는 4개의 노미널 전압 레벨을 사용하여 2비트의 정보를 저장한다. 도 92A,...92D는 각각의 셀이 프로그래밍된 시간에, 전체 어레이에 대한 전압 분포를 도시한다. 도 92A는 "11" 비트값을 저장하는 셀 내의 전압 분포를 도시한다. 도 92B, 92C 및 92D는 각각 "01", "00", 및 "10" 비트값을 저장하는 셀 내의 전압 분포를 도시한다.
본 실시예에서, 셀(32)의 임계전압은 3비트 변환을 사용하여 판독된다. 그러므로, 임계전압의 범위는 8개의 디시전 존(96A,...96H)으로 분할된다. 각각의 셀의 데이터 컨텐트는 셀로부터 판독된 임계 레벨이 속하는 디시전 존을 기초로 판정된다. 예를 들어, 특정 셀로부터 판독된, 디시전 존(96F)에 속하는 전압레벨(98)은 그 셀의 데이터 컨텐트가 "00"임을 나타낸다. 디시전 존(96E)에 속하는 전압 레벨은 "11"의 데이터 컨텐트를 나타내는 것으로 해석됨을 이해해야 한다. 4개의 디시전 존은 일반적으로 4개의 가능한 비트 조합을 디코딩하기에 충분하지만, 8개의 디시전 존을 사용하는 것은 더 우수한 레졸루션을 제공하고, 왜곡 추정 및 디코딩 성능을 향상시킨다.
다양한 왜곡 메카니즘의 결과, 임계전압의 분포는 변할 수 있다. 예를 들어, 임계전압은 에이징에 의해 시간이 흐름에 따라 드리프트될 수 있다. 플롯(100A,...100D)은 각각 전압이 시간이 흐름에 따라 시프팅된 후, "11", "01", "00", 및 "10" 데이터 컨텐트를 가진 셀의 분포를 나타낸다.
더욱 상세하게는, 전압레벨(98)은 왜곡으로 인해 시프팅된 레벨(104)로 변한다. 도면에서 알수 있듯이, 전압 레벨(104)은 원래 의도되었던 존(96F)이 아니라, 디시전 존(96E)에 속한다. 본 예에서는, 8개의 디시전 존에 의해 제공된 증가된 레졸루션으로 인해, 편차가 필연적으로 디시전 에러를 발생시키지는 않을 것이다. 그러나, 일반적으로는, 왜곡은 셀의 데이터 컨텐트의 잘못된 판독을 발생시킬 수 있다.
ECC 디코딩 보조 왜곡 추정
시스템(20)은 ECC를 사용하여 저장된 데이터를 인코딩함으로써 셀(32)의 데이터 컨텐트에 대하여 잘못된 디시전을 내릴 확률을 감소시킨다. 본 예에서, 인코더/디코더(64)는 각각의 페이지 내의 데이터를 개별적으로 인코딩한다. 대안의 실시예에서, 데이터는 임의의 다른 적합한 크기를 가진 블록으로 인코딩될 수 있다. 예를 들어, 각각의 페이지는 수개의 섹터로 분할되고, 인코더/디코더(64)는 각각의 섹터 내의 데이터를 개별적으로 인코딩할 수 있다. 대안으로서, 데이터는 복수의 페이지에 대하여 인코딩될 수 있다.
공지된 다양한 타입의 에러 보정 코드가 데이터를 인코딩하기 위해 사용될 수 있다. ECC는, 예컨대, 고정크기 블록의 데이터를 개별적으로 인코딩하는 블록 코드를 포함할 수 있다. 예시적인 블록 코드는 BCH(Bose-Chaudhuri-Hochquenghem) 코드, 또는 리드-솔로몬(RS, Reed-Solomon) 코드를 포함할 수 있다. 특정 클래스의 블록 코드는 반복적인 디코딩 프로세스에 적합한 한 클래스의 코드이다. 반복적 프로세스를 사용하여 전형적으로 디코딩된 코드는, 예컨대, 저밀도 패리티 검사(LDPC) 코드, 터보 코드, 및 터보 프로덕트 코드(TPC) 코드를 포함한다. 다른 타입의 코드는 컨벌루션 코드, 트렐리스 코드변조(TCM) 코드를 포함할 수 있다. 다른 대안으로서, 코드는 전형적으로 컨벌루션 코드, 비트 삽입자(bit interleaver), 및 그레이 맵퍼(Gray mapper)를 포함하는 공지된 비트삽입식 코드변 조(BICM) 코드를 포함할 수 있다.
ECC 프로세스는, 대안으로서, 미국 가특허출원 제60/863,810호에 설명된 바와 같은, 피드백-코드 프로그래밍 프로세스를 포함할 수 있다. 몇몇 경우에, 두 개의 코드가 사슬식 코드를 형성하기 위해, 내부 코드, 및 외부 코드로서, 순차적으로 사용될 수 있다.
인코더/디코더(64)에 의해 사용되는 ECC는 판독된 데이터에 대하여 정의된 메트릭스를 오퍼레이팅한다. ECC 메트릭스는 특정 전압레벨로 판독될 때, 특정 정보 비트(또는 리드-솔로몬 코드, 및 트렐리스 코드의 경우에, 심볼)가 인코딩되는 통계적 확률에 관한 정보를 제공할 수 있다. ECC 메트릭스는 전압 분포(92A...92D)의 중심, 및 분산과 같은 파라미터를 기초로 할 수 있다.
전형적으로, MSP(52)는 전압 분포의 파라미터를 추정하고, 비트 또는 심볼 확률을 계산하기 위해 추정된 파라미터를 사용한다. 또한, MSP는 셀의 조건에 관한 정보를 유지하거나 수신할 수 있고, 그 셀 내의 전압 분포의 특성을 검사하기 위해 그 정보를 사용하고, 그에 따라 ECC를 조절할 수 있다. 예를 들어, MSP는 그 셀의 겪은 프로그램 및 삭제 사이클의 횟수, 및 그 셀이 얼마나 오래전에 프로그래밍되었는지를 트래킹할 수 있다. 이러한 파라미터는 그 셀이 프로그래밍된 후 셀이 겪은 누설 노이즈의 레벨을 나타낸다.
몇몇 실시예에서, ECC 메트릭스는 다음과 같은 LRs, 또는 LLRs를 포함할 수 있다:
Figure 112008081170559-pct00001
여기서, Xi는 특정 메모리 셀에 저장된 하나 이상의 비트 중 특정 데이터 비트를 나타내고, r은 그 셀로부터 판독된 전압 레벨을 나타낸다. 대안으로서, ECC 메트릭스는 ECC 디코딩 프로세스를 보조하는, 메모리 셀로부터 판독된 전압 레벨에 대하여 정의된, 임의의 다른 메트릭스를 포함할 수 있다.
다른 타입의 ECC 메트릭스는 종종 AWGN(Additive White Gaussian Noise) 시나리오에서 사용되는 제곱오차 LLRs, 및 종종 비터비(viterbi) 디코더, TCM, 및 BICM 코드에서 사용되는 평균제곱오차 추정을 포함할 수 있다.
몇몇 실시예에서, ECC 메트릭스는 디코딩된 데이터의 상대적 신뢰도를 나타낼 수 있다. 예를 들어, 비트는 그 분포의 중심으로부터 판독된 임계 레벨의 거리를 기초로, "에러 의심", "정상", 또는 "안전"으로 분류될 수 있다. 판독된 전압이 디시전 존의 에지에 근접한 때, 대응 비트는 "에러 의심"으로 분류된다. 전압이 디시전 존 내에 알맞게 존재할 때, 대응 비트는 "안전"으로 분류된다. 그렇지 않다면, 그 비트는 "정상"으로 분류된다. 이러한 ECC 메트릭스는, 예컨대, 블록 코드 소프트 디코더에 의해 사용될 수 있다.
신호처리 유닛(60)은 메모리 셀(32)로부터 판독된 전압 내에 존재하는 왜곡을 추정하고, 추정된 왜곡을 기초로 ECC 메트릭스를 계산한다. 추정된 왜곡을 기 초로 하는 ECC 메트릭스를 사용하는 것은 그들이 낮은 왜곡을 가진 값에 많은 가중치를 주고, 큰 왜곡을 가진 값에 낮은 가중치를 주기 때문에, 인코더/디코더(64)에 의해 수행되는 ECC 디코딩 프로세스의 성능을 상당히 향상시킨다.
도 3의 예를 참조하고, p(Xi=0)=p(Xi=1)=0.5이면, 식[2]는 다음과 같이 쓸수 있다:
Figure 112008081170559-pct00002
.
여기서, S는 디시전 존(96A,...96H)을 나타내고, S|Xi=0는 비트, Xi가 "0"인 셀에 프로그래밍된 서브셋 값이고, S|Xi=1는 비트, Xi가 "1"인 셀에 프로그래밍된 서브셋 값이다.
T0는, Xi=0일 때, 판독된 전압, r에 가장 근접한 값을 나타내고, T1은, Xi=1일 때, 판독된 전압, r에 가장 근접한 값을 나타낸다고 하자. 대부분의 실제 경우에, 식[3]의 합은 전형적으로 T0, 및 T1을 포함하는 항인, 각각의 합 내의 최대 항으로 근사될 수 있다. 또한, r의 전압 분포가 분산, σ2을 가진 가우시안인 것으로 가정하면, 식[3]은 다음과 같이 근사화된다:
Figure 112008081170559-pct00003
.
r은 [Va, Vb]로 표현되는, 특정 디시전 존에 속하는 값을 나타내므로, 식[4]는 다음과 같이 더욱 상세하게 쓸 수 있다:
Figure 112008081170559-pct00004
여기서, Q()는 가우시안 누적분포함수(CDF, cumulative distribution function)를 나타낸다.
본 예에서, 유닛(60)은 Va, Vb, T0, T1, 및 σ의 값을 기초로, LLR 값을 계산한다.
몇몇 실시예에서, MSP에 의해 계산된 ECC 메트릭스는 ECC 메트릭스의 정밀도 및 성능을 향상시키기 위해, MSP에 사용가능한 부가적인 셀 파라미터를 고려할 수 있다. 이러한 추가 정보는 이웃 셀에 기록된 값, 이웃 셀의 추정된 크로스 커플링 계수, 셀이 겪은 이전 프로그래밍 및 삭제 사이클의 횟수, 이전 프로그래밍 및 삭제 사이클 후 경과된 기간, 셀에서 검출된 이전 디코딩 에러, 셀이 연결된 워드 라인 및/또는 비트 라인의 식별정보, 인가 전압(VCC), 및 온도와 같은 환경 파라미터, 및/또는 임의의 다른 적합한 파라미터와 같은, 셀의 기대 왜곡 레벨을 나타내는 임의의 파라미터를 포함할 수 있다. 예를 들어, 식[3]의 조건부 확률은 부가 셀 파라미터를 고려한 조건부 확률로 치환될 수 있다.
몇몇 실제 경우에, 이웃 셀로부터의 크로스 커플링 간섭의 레벨은 이웃 셀에 저장된 전압(또는 전하)은 물론, 피간섭 셀의 전압 레벨(또는 전하 레벨)에도 의존한다. 그러므로, 몇몇 실시예에서, MSP는 간섭 셀과 피간섭 셀의 전압(또는 전하) 레벨에 대하여 정의하는 함수를 평가함으로써, ECC 메트릭스를 계산한다.
크로스 커플링 계수의 값을 추정하는 몇몇 형태는 2007년 5월 10일에 출원된 PCT 출원, "Distortion Estimation and Cancellation in Memory Devices"에 설명되어 있다.
몇몇 경우에, 메모리 셀 어레이는 셀 그룹으로 분할되어, 크로스 커플링 간섭이 각각의 그룹으로 한정되고, 상이한 그룹은 서로에 대하여 격리될 수 있다. 각각의 셀이 셀의 두 개의 전하 영역에 두 개의 값을 저장하는 극단전인 예는 NROM 디바이스에서 발생한다. 셀 사이의 격리가 충분히 높을 때, 크로스 커플링은 각각의 셀의 두 값 사이에서만 발생하는 것으로 가정될 수 있다.
이러한 경우에, 셀 간의, 더욱 상세하게는 셀 그룹간의 크로스 커플링 계수는 크로스 커플링 메트릭스로 배열될 수 있고, ECC 메트릭스는 크로스 커플링 메트릭스를 사용하여 계산될 수 있다.
Figure 112008081170559-pct00005
은 한 그룹의 k개의 상호 간섭 셀에 기록된 k개의 값을 나타낸다.
Figure 112008081170559-pct00006
은 그 셀로부터 판독된 k개의 값을 나타낸다. 셀이 그룹 내의 모든 셀에 동시에 적용된 프로그래밍 및 검증(P&V) 프로세스를 사용하여 기록된 때와 같은 몇몇 경우에, 셀이 프로그래밍된 시점에서,
Figure 112008081170559-pct00007
이다. 백터
Figure 112008081170559-pct00008
는 에이징과 같은 상이한 왜곡 메카니즘으로 인해 시간에 따라 변한다. 이후 시점에서의 백터
Figure 112008081170559-pct00009
의 값은 다음과 같다:
Figure 112008081170559-pct00010
여기서,
Figure 112008081170559-pct00011
은 에이징으로 인한 k개의 전압의 각각의 전압 시프트 백터이고,
Figure 112008081170559-pct00012
은 랜덤 에이징 노이즈 컴포넌트 백터이다. k개의 랜덤 컴포넌트는 분산, σ2을 가진 가우시안 분포를 가지는 것으로 가정된다. H는 다음과 같이 정의된 크로스 커플링 매트릭스이다:
Figure 112008081170559-pct00013
여기서, αij는 그룹 내의 셀, j에서 셀, i까지의 크로스 커플링 계수를 나타낸다. NROM 셀과 같이, k=2일 때,
Figure 112008081170559-pct00014
이다.
식[6]의 항, H
Figure 112008081170559-pct00015
은 k개의 컴포넌트가 연관되어 있기 때문에, 화이트 가우시안이 아니다. H의 역함수로 식[6]의 양측을 곱하면, 다음과 같다:
Figure 112008081170559-pct00016
여기서, 항
Figure 112008081170559-pct00017
은 결정되어 있고(기록된 레벨을 아는 것으로 가정하면, 알고 있고),
Figure 112008081170559-pct00018
은 랜덤이고 화이트 가우시안이다.
MSP(52)는 계수, αij를 추정함으로써
Figure 112008081170559-pct00019
를 계산한다. 그 다음, MSP는 그 데이터를 다음 식을 최소화하는
Figure 112008081170559-pct00020
의 값을 결정함으로써, 디코딩될 수 있다:
Figure 112008081170559-pct00021
여기서,
Figure 112008081170559-pct00022
는 유클리드 놈(norm)을 나타낸다.
예를 들어, 하드-디시전 ECC 디코드를 사용한 때, MSP는 식[9]를 최소화하는 세트 값을 결정하기 위해,
Figure 112008081170559-pct00023
의 상이한 가능한 데이터 값 조합을 스캔 또는 검색할 수 있다. 임의의 적합한 검색 프로세스가 이러한 목적으로 사용될 수 있다. 예를 들어, MSP는 'Agrell et al.'의, "Closest Point Search in Lattices", 'IEEE Transactions on Information Theory', 볼륨 48, 200년 8월, 페이지 2201-2214에 서술되어 있는 방법과 같은, 스피어(sphere) 디코딩 방법을 사용할 수 있다. 대안으로서, 공지된 V-BLAST 근사 디코딩 방법이 사용될 수 있다.
BICM과 같은, 소프트-디시전 ECC 디코더가 사용된 때, MSP는 전형적으로 검색 프로세스 동안 각각의 데이터 비트의 LLR을 계산한다. 예를 들어, MSP는 데이터 비트가 "1"로 설정된 모든
Figure 112008081170559-pct00024
값에 대하여 식[9]의 최소값을 계산하고, 그 결과값에서 데이터 비트가 "0"로 설정된 모든
Figure 112008081170559-pct00025
값에 대하여 식[9]의 최소값을 뺄 수 있 다. 그 다음, 결과적인 LLR 값은 소프트 ECC 디코더에 의해 메트릭스로 사용될 수 있다. 대안으로서,
Figure 112008081170559-pct00026
은
Figure 112008081170559-pct00027
에 대한 하드 디시전을 기초로, 시프트의 노미널 평균값을 사용함으로써 근사화될 수 있다. 그 다음, 식,
Figure 112008081170559-pct00028
은 식[4] 또는 [5]에서 LLR 계산을 위한 입력으로 사용될 수 있다.
일반적으로, 식[9]은 ECC 디코더에 의해 ECC 메트릭스로 사용될 수 있다. 예를 들어, ECC가 TCM 스킴을 포함하고, ECC 디코더가 비터비 디코더를 포함할 때, 디코더는 그룹 내의 k개의 셀에 대응하는 값의 그룹에 대한 메트릭스로서 식[9]를 사용할 수 있다.
도 4는 본 발명의 한 실시예에 따른, 메모리 셀 어레이(28)로부터 데이터를 추출하는 프로세스를 개략적으로 도시하는 기능 블록 다이어그램이다. 메모리 디바이스(24)로부터 데이터를 판독할 때, R/W 유닛(40)은 어레이(28)의 메 셀(32)로부터 판독된 전압 레벨을 기초로 디지털화된 샘플을 산출한다. 이 샘플은 데이터 버퍼(72)에 저장된다.
본 명세서 및 청구항에서, "데이터를 판독하는 것", "전압을 샘플링하는 것", 및 "전압을 판독하는 것"과 같은 용어는 메모리 셀에 저장된 아날로그 전압을 디지털 샘플로 명백하게 변환하는 것, 또는 인터페이스를 통해 이러한 샘플을 수신하는 것 중 하나를 의미한다. 예를 들어, 도 1에 도시된 것과 같은 투-칩 구성을 사용할 때, 이러한 용어는 MSP에 의해, 오프-칩 비교기 또는 A/D 컨버터에 의해 산출된 샘플을 수신하는 것을 의미한다.
타겟 샘플(즉, 그것의 데이터가 호스트에 의해 요청된 메모리 셀의 샘플)은 신호처리 유닛(60) 내의 메트릭스 계산 모듈(108)에 제공된다. 메트릭스 계산 모듈은 타겟 샘플의 ECC 메트릭스를 계산한다.
타겟 샘플은 물론, 잠재적으로 타겟 셀에 왜곡을 일으킬 수 있는 다른 셀의 샘플이 신호처리 유닛(60) 내의 왜곡 추정 모듈(112)에 제공된다. 모듈(112)은 타겟 셀, 및 잠재적 간섭 셀의 샘플을 기초로, 타겟 셀에 영향을 주는 왜곡을 추정한다. 모듈(112)은 왜곡을 추정하기 위한 다양한 방법을 수행할 수 있다. 예시적인 추정 방법은 아래에 더 설명된다.
모듈(112)은 요청된 왜곡 메카니즘의 타입, 및 사용된 추정 방법에 따라, 상이한 개수 및 타입의 잠재적 간섭 셀을 고려할 수 있다. 예를 들어, 몇몇 실시예에서, 모듈(112)은 어레이 내의 8개의 이웃 셀로부터 각각의 셀에 대한 크로스 커플링 간섭을 추정한다. 이러한 실시예에서, 모듈(112)은 전형적으로 디코딩될 페이지(로우)를 프로세싱함은 물론, 이전, 및 후속 페이지도 프로세싱한다. 이러한 경우 데이터 버퍼는 수 페이지 크기일 수 있다.
대안의 실시예에서, 모듈(112)은 셀의 왼쪽방향의 이웃 셀과 오른쪽 방향의 이웃 셀로부터의 왜곡만 고려할 수 있다. 이러한 실시예에서, 데이터 버퍼는 한 페이지 정도로 더 작아질 수 있다.
몇몇 실시예에서, 모듈(112)은 타겟 셀로부터의 떨어진 페이지 내의 셀에 의해 발생되는 왜곡을 추정한다. 예를 들어, 백 패턴 노이즈는 멀리 떨어진 페이지이지만, 타겟 셀과 동일한 칼럼의 셀에 의해 영향을 받을 수 있다. 이러한 실시예 에서, 이러한 멀리 떨어진 셀의 컨텐트, 또는 이러한 셀에 대한 다른 정보가 모듈(112)에 제공될 수 있다.
몇몇 경우에, 잠재적 간섭 셀로부터 판독된 샘플은 더 거친 양자화로, 즉 타겟 셀의 샘플의 양자화와 비교하여 더 적은 비트수로 저장되고 프로세싱될 수 있다. 감소된 양자화는 데이터 버퍼의 크기, 및 모듈(112)의 복잡도를 줄일 수 있다.
왜곡 추정 모듈(112)은 메트릭스 계산 모듈(108)에 추정된 왜곡을 제공한다. 메트릭스 계산 모듈은 추정된 왜곡을 기초로 ECC 메트릭스를 계산하고, 그 메트릭스를 인코더/디코더(64)에 제공한다. ECC 인코더/디코더는 타겟 메모리 셀에 저장된 데이터를 복구하기 위해, 그 메트릭스를 사용하여 ECC를 디코딩한다.
몇몇 실시예에서, 메트릭스 계산 모듈(108)은 타겟 셀로부터 판독된 샘플 값, 및 디시전 임계값에 대한 함수를 정의한다. 이 함수는 모듈(112)에 의해 제공된 왜곡 추정이 주어진 때, ECC 디코딩 프로세스의 에러 확률을 감소시키기 위해, 디시전 임계값에 관한 샘플 값을 조절한다. 예를 들어, 도 3을 참조하면, 모듈(108)에 의해 계산된 함수는 각각 곡선(92A,...92D)에 곡선(100A,...100D)을 맵팽시키기 위해, 본질적으로 전압 축을 둘러싼다. 이 함수가 순차적인 타겟 샘플에서 오퍼레이팅할 때, 비트 디시전은 시프팅된 분포(100A,...100D)를 기초로 이루어진다.
몇몇 경우에, ECC 디코딩 프로세스로부터의 피드백(예컨대, 디코딩 성공 또는 실패)은 왜곡 추정 및 메트릭스 계산 프로세스를 더 향상시키기 위해 사용될 수 있다. 이러한 피드백을 사용하는 데이터 추출 방법이 도 5에서 설명된다.
ECC 디코더는 셀의 시퀀스에 대한 디시전을 공동으로 결정할 수 있다. 예를 들어, 디코더는 이러한 목적으로 공지된 바와 같은, 다양한 최대확률 시퀀스 추정(MLSE) 기술을 적용할 수 있다.
ECC 디코더 피드백을 사용한 반복적 왜곡 추정
도 5는 본 발명의 다른 실시예에 따른, 메모리 셀 어레이(28)로부터 데이터를 추출하는 방법을 개략적으로 도시하는 플로우 차트이다. 본 방법의 단계(128-140)는 도 4의 프로세스와 유사한 프로세스를 설명한다. 단계(144-156)는 ECC 디코딩 프로세스로부터의 피드백을 기초로 디코딩 프로세스의 반복적인 조절을 수행하는 프로세스를 설명한다.
본 방법은 판독 단계(128)에서, R/W 유닛(40)이 어레이(28) 내의 잠재적 간섭 셀로부터, 원하는 타겟 셀의 전압을 판독하는 단계와 함께 개시한다. 신호처리 유닛(60)은 왜곡 추정 단계(132)에서, 판독된 전압 내에 존재하는 왜곡을 추정한다. 유닛(60)은 메트릭스 계산 단계(136)에서 ECC 메트릭스를 계산한다. 유닛(60)은 본 명세서에 서술된 방법과 같은, 임의의 ECC 메트릭스 및 임의의 왜곡 추정 방법을 사용할 수 있다. ECC 인코더/디코더(64)는 디코딩 단계(140)에서 ECC를 디코딩하고, 저장된 데이터를 복구한다.
ECC 인코더/디코더(64)는 그 페이지가 성공적으로 디코딩되었는지 여부, 즉 디코딩된 페이지가 에러를 포함하는지 여부를 유닛(60)(또는 컨트롤러(76))에게 보고한다. 성공 확인 단계(144)에서 디코딩이 성공되었다고 확인되면, 본 방법은 성 공 종료 단계(148)에서, 성공적으로 종료한다. 유닛(60)은 디코딩된 페이지가 에러를 포함하는지를 검사하기 위해 다양한 방법을 사용할 수 있다. 예를 들어, 유닛(60)은 디코더 출력이 유효한 코드워드인지를 검사할 수 있다. 대안으로서, CRC(Cuclic Redundancy Check)와 같은, 하나 이상의 체크섬 비트가 데이터와 함께 저장될 수 있다. 유닛(60)은 디코딩된 데이터에 대한 CRC를 계산하고, 그 값을 저장된 CRC 값과 비교할 수 있다. 다른 대안으로서, 유닛(60)은 디코딩된 데이터의 신뢰도 메트릭스를 계산하고, 그값은 소정의 임계값과 비교할 수 있다.
본 예에서, 무한 루프 및 데드록 상황을 피하기 위해, 임의의 최대 피드백 반복 횟수만이 허용된다. 그러므로, ECC 디코더로부터의 피드백이 디코딩된 페이지가 에러를 포함함을 나타낼 때, 유닛(60)(또는 컨트롤러(76))은 반복 확인 단계(152)에서, 최대 반복 횟수가 이미 실행되었는지를 확인한다. 최대 반복 횟수가 이미 소모되었다면, 본 방법은 데이터를 성공적으로 디코딩하지 않고, 에러 종료 단계(160)에서 종료한다.
또는, ECC 디코더는 피드백 조절 단계(156)에서, 디코딩 프로세스를 조절한다. 예를 들어, ECC 디코더는 최저 에러 확률을 산출했던 LLR 값을 표시할 수 있다. 그 다음, 유닛(60)은 최저 에러 확률을 가진 타겟 샘플을 표시하기 위해 이 정보를 사용한다. 대안으로서, 디코더는 은 신뢰도 레벨를 가진 비트를 "삭제"로 표시하고, 디코딩 프로세스 결과에 따라 삭제 표시를 갱신할 수 있다. 다른 대안으로서, 디바이스 디코더 피드백을 사용하여 디코딩 프로세스를 조절하거나 갱신하는 임의의 다른 기술이 사용될 수 있다. 그 다음, 본 방법은 왜곡 추정 단계(132) 로 되돌아가고, 유닛(60)은 제공된 피드백을 기초로 왜곡을 재추정한다.
MSP(52)는 디코딩 단계(140)에서, 데이터를 디코딩할 때 임의의 세트의 전압 임계값을 사용한다. 몇몇 실시예에서, 성공 확인 단계(144)에서 에러가 검출된 때, 유닛(60)은 디코딩 프로세스를 향상시키기 위해, 임계값을 조절함으로써 디코딩 프로세스르를 조절한다. 유닛(60)은 임계값을 조절하는 임의의 적합한 방법을 사용할 수 있다. 예를 들어, 유닛(60)은 에러 성능이 향상되는지 저하되는지에 따라, 임계값이 증가되거나 감소되는 그래디언트 검색을 수행할 수 있다. 대안으로서, 임계 값은 요구되는 판독 오퍼레이션의 횟수를 최소화하도록 조절될 수 있다. 디시전 임계값을 조절하기 위해 사용될 수 있는, 부가적인 임계값 조절 방법은 미국 가특허출원 제60/894,290호에 서술되어 있다.
몇몇 경우에서, 디시전 임계값을 조절하는 것은 셀 전압을 재판독하는 것을 포함함을 이해해야 한다. 예를 들어, 셀 임계전압이 상술된 바와 같이, 그 워드 라인에 상이한 전압을 인가함으로써 판독된 때, 그 셀은 조절된 디시전 임계값을 사용하여 재판독된다. 셀이 높은 레졸루션의 ADCs를 사용하여 판독된 때, 그 셀의 재판독은 일반적으로 필요하지 않다.
몇몇 실시예에서, 유닛(60)은 각각의 개별 셀의 왜곡 특성을 매칭시키기 위해, 셀-바이-셀 기준으로 임계값을 선택할 수 있다. 가능한 임계값은 적합한 방식으로 미리 결정되거나 조절될 수 있다. 예를 들어, 임의의 그룹의 셀이 3개의 소정의 세트의 임계값, TH1,...TH3를 사용하여, 3개의 디코딩 반복에서 판독된다고 가정하자. 본 예에서, 다음 테이블은 3개의 디코딩 반복에 의해 산출된 비트 시퀀 스를 나열한다:
Figure 112008081170559-pct00029
이 시퀀스 내의 각각의 비트에 대하여, 3개의 임계값 세트 중 하나는 최소 왜곡 레벨을 산출한다. 각각의 비트에 대한 최적의 실행 임계값은 다음과 같이 주어진다:
Figure 112008081170559-pct00030
이 시퀀스 내의 각각의 비트에 대하여, 유닛(60)은 최적의 실행 임계값 세트가 사용된 디코딩 결과를 선택한다. 그러므로, 디시전 결과는 다음 표로 주어진다:
Figure 112008081170559-pct00031
대안의 실시예에서, 유닛(60)은 ECC 디코딩 전에 셀-바이-셀 기준으로 임계값을 선택한다. 이러한 실시예에서, 셀은 ECC 디코딩 전에 복수의 소정의 임계값 세트를 사용하여 판독된다. 그 다음, 각각의 셀에 대하여, 그 셀에 대하여 추정된 왜곡에 따라 최적의 실행 임계값 세트가 사용된다. 최적의 실행 임계값 세트는 ECC 디코더로의 입력을 산출하기 위해 각각에 셀에 대하여 적용된다.
최적의 실행 임계값을 사용하여 디코딩된 값을 선택하는 것의 대안으로서, 유닛(60)은 상이한 임계값을 사용한 상이한 반복에서 판독된 데이터 값을 결합한다. 예를 들어, 유닛(60)은 상이한 반복에서 디코딩된 비트 값에 대한 과반수 표결(majority voting)을 수행할 수 있다.
또한 대안으로서, 유닛(60)은 상이한 임계값을 사용하여 셀로부터 전압을 판독하고, ECC를 디코딩하기 전에 상이한 반복으로 부터 판독된 값을 결합할 수 있다. 즉, 각각의 셀에 대하여, 유닛(60)은 상이한 임계값을 사용하여 셀 전압을 판독하고, 복수의 판독 전압을 기초로 ECC 디코딩 메트릭스(예컨대, LLR)를 생성할 수 있다. 그 다음, ECC는 이 메트릭스를 사용하여 디코딩된다. 몇몇 실시예에서, 셀은 ECC 디코딩이 성공할 때까지, 반복적 방법으로 상이한 임계값을 사용하여 판독된다. 각각의 반복에서, 셀은 상이한 임계값을 사용하여 판독된다. 디코딩 메트릭스는 상이한 반복에서 셀로부터 판독된 전압을 기초로 계산되거나 갱신된다. 본 프로세스는 ECC가 성공적으로 디코딩될 때까지 계속된다.
상기 설명은 셀-바이-셀 기준으로 상이한 임계값으로 셀을 재판독하는 것을 다루고 있으나, 전체 페이지에 대하여 단일 세트의 임계값이 사용될 수 있다.
몇몇 실시예에서, MSP(52)는 향상된 성능을 가진 둘 이상의 상이한 디코더를 포함한다. 더 높은 성능의 디코더는 전형적으로 단순한 디코더에 비해, 더 높은 복잡도를 가지고, 더 많은 전력을 소비하고, 더 높은 처리 지연을 일으킨다. 먼저, MSP는 낮은 복잡도의 디코더를 사용하여 페이지를 디코딩하고, 디코딩 에러가 검출된 때만 더 높은 성능의 디코더로 복귀한다. 이러한 방법을 사용하여, 높은 성능 및 복잡도의 디코더가 필요할 때만 호출되므로, 평균 소비 전력 및 처리 지연이 감소된다.
예를 들어, MSP는 먼저 임의의 ECC 디코딩 없이 데이터를 디코딩하려 시도하고, 에러가 검출된 때 ECC 디코더를 사용하는 단계로 복귀할 수 있다. 이러한 기술은, 예컨대, MSP에 의해 사용되는 ECC 스킴이 계통적(systematic) 코드, 즉 언코딩된 정보 비트를 변경하지 않고 개별 리둔던시 비트를 추가한 코드를 포함할 때, 사용될 수 있다. 다른 예로서, 더 단순한 디코더는 하드웨어로 구현된, 그 입력이 메모리없는 셀-바이-셀 디시전을 포함하는, 하드-디시전 리드-솔로몬(RS) 디코더를 포함할 수 있다. 더 높은 성능의 디코더는 소프트웨어로 구현되고, 높은 레졸루션의 셀 전압 샘플링을 사용하는 소프트-디시전 RS 디코더를 포함할 수 있다.
ECC 디코더에 의해 제공되는 피드백을 기초로 디코딩 프로세스를 조절하는 다는 가능성은 전압 레벨이 판독되는 레졸루션을 조절하는 것이다. 레졸루션은, 예컨대, 성공적 디코딩이 달성될 때까지, 메모리 셀로부터 판독된 전압을 디지털화하기 위해 사용된 임계전압을 반복적으로 조절함으로써, 조절될 수 있다. 몇몇 실시예에서, 잠재적 간섭 셀의 전압, 및 피간섭 셀의 전압은 상이한 레졸루션으로 판독된다. 이러한 경우에, 잠재적 간섭 셀의 판독 레졸루션, 또는 피간섭 셀의 판독 레졸루션, 또는 두 레졸루션 모두가 조절될 수 있다.
예시적인 왜곡 추정 방법
MSP(52)의 신호처리 유닛(60)은 메모리 셀(32)로부터 판독된 전압 내에 존재하는 왜곡을 추정하는 임의의 적합한 방법을 사용할 수 있다. 몇몇 예시적인 방법 은 미국 가특허출원 제60/747,106호, 제60/885,024호에 서술되어 있다.
도 6은 본 발명의 한 실시예에 따른, 메모리 셀 어레이(28) 내의 왜곡을 추정하는 방법을 개략적으로 도시하는 플로우 차트이다. 본 방법은 도 5의 방법의 왜곡 추정 단계(132)와 같이, 왜곡 추정 모듈(112)에 의해 사용될 수 있다. 본 방법은 타겟 셀보다 이전에 프로그래밍된 셀에 의해 발생된 왜곡이 타겟보다 나중에 프로그래밍된 셀에 의해 발생된 왜곡과 상이할 수 있다는 점을 사용한다.
다른 가정은 어레이가 공지된 프로그램 및 검증(P&V) 프로세스를 사용하여 프로그래밍되었다는 것이다. P&V 프로세스는, 에컨대, 'Jung et al.'의, "A 117㎟ 3.3V Only 128Mb Multilevel NAND Flash Memory for Mass Storage Applications", 'IEEE Journal of Solid State Circuit', (11:31), 1996년 11월, 페이지 1575-1583, 및 'Takeuchi et al.'의, "A Multipage Cell architecture for High-Speed Programming Multilevel NAND Flash Memories", 'IEEE Journal of Solid-State Circuits', (33:8), 1998년 8월, 페이지 1228-1238에 서술되어 있다.
몇몇 공지된 P&V 프로세스에서, 임의의 페이지 내의 각각의 셀은 M개의 전압 레벨, 0...M-1로 프로그래밍되고, 여기서 레벨, 0은 삭제된 레벨이다. P&V 프로세스는 그 페이지를 M개의 상(phase)으로 프로그래밍한다. 상, i에서, 한 시퀀스의 전압 펄스는 셀의 프로그래밍된 레벨이 i 보다 크거나 같도록, 셀에 인가된다. 각각의 펄스 후, 본 프로세서는 상이한 셀의 전압을 판독하고, 원하는 레벨에 도달한 셀에 펄스 인가를 중단한다.
본 방법은 전압 판독 단계(170)에서, MSP(52)가 셀(32)의 어레이(28)로부터 판독된 샘플링된 전압을 수신하는 단계와 함께 개시한다. 전압은 타겟 셀의 전압 및, 그 타겟 셀에 잠재적으로 간섭을 일으키는 셀의 전압을 모두 포함한다. 다른 판독 컨피규레이션도 사용될 수 있으나, 본 예에서는, 어레이(28)의 페이지는 순차적 순서, 즉 로우-바이-로우로 판독된다.
주어진 타겟 셀에 대하여, 잠재적 간섭 셀은 분류 단계(174)에서, 프로그래밍 시간에 따라 분류된다. 셀(32)의 서브셋, D1은 타겟 셀이 프로그래밍된 시점에, P&V 프로세스에 의해 아직 완전히 프로그래밍되지 않은 잠재적 간섭 셀을 포함한다. 클래스, D1 내의 셀은 타겟 셀이 프로그래밍될 때 삭제된 레벨이지만, 그 이후 프로그래밍되었을 수도 있다.
몇몇 프로그래밍 스킴에서, 셀은 몇가지 단계로 프로그래밍된다. 예를 들어, 4레벨 셀의 몇몇 프로그래밍 방법에서, 최소유효비트(LSB) 및 최대유효비트(MSB)는 두 개의 개별 단계로 기록된다. 한 예시적인 방법은, 앞서 언급한, 'Takeuchi et al.'의 아티클에 서술되어 있다. 이러한 방법에서, 셀은 임의의 시점에 중간 레벨로 프로그래밍될 수 있고, 미래의 프로그래밍 단계가 그 셀을 그 최종적인 프로그래밍된 값으로 가져간다. 이러한 프로그래밍 방법이 사용된 때, 클래스, D1은 타겟 셀이 프로그래밍된 때 삭제된 레벨이거나, 중간 프로그래밍 레벨이지만 그 이후에 최종값으로 프로그래밍될 수도 있는 셀을 포함하는 것으로 확장된다.
셀(32)의 다른 서브셋, D2은 타겟 셀이 프로그래밍되는 시점에 이미 프로그래밍된 잠재적 간섭 셀을 포함한다. 이러한 셀로부터의 타겟 셀에 대한 간섭은 타 겟 셀이 프로그래밍될 때 이미 존재하기 때문에, P&V 프로세스는 타겟 셀이 삭제되지 않는다면, P&V 알고리즘이 그 셀에 적용되지 않는 경우에, 적어도 부분적으로, 이러한 간섭에 대하여 이미 보상하였다. 셀의 제3클래스, D3는 타겟 셀과 동시에 프로그래밍되는 잠재적 간섭 셀, 예컨대, 타겟 셀과 동일한 페이지 상의 셀을 포함한다.
신호처리 유닛(60)은 클래스 기반 왜곡 추정 단계(178)에서, 잠재적 간섭 셀의 상이한 클래스에 따라 타겟 셀에 대한 왜곡을 추정한다. n 및 m을 각각 어레이(28) 내의 타겟 셀의 로우 및 칼럼의 개수라 하자. xn,m은 P&V 프로세스를 사용하여 기록된 후 타겟 셀의 전압을 나타낸다. xi,j는 타겟 셀이 프로그래밍된 시점에 로우, i 및 칼럼, j에 위치한 셀의 전압을 나타낸다. yn,m은 왜곡으로 인해, xn,m과 상이한, 타겟 셀로부터 판독된 셀 전압을 나타낸다. 이와 유사하게, yj,i는 왜곡으로 인해 xj,i와 상이한, 타겟 셀로부터 판독된 셀 전압을 나타낸다.
yn,m에 존재하는 전체 왜곡은 다음과 같이 추정될 수 있다:
Figure 112008081170559-pct00032
여기서, hn,m,i,j는 로우, n 및 칼럼 m에서의 타겟 셀에 대한 로우, i 및 칼 럼, j에서의 간섭 셀로부터의 크로스 커플링 간섭 계수를 나타낸다. b는 상수항이다.
클래스, D1에 속하는 셀은 타겟 셀이 프로그래밍된 후 프로그래밍되는 셀을 포함한다. 그러므로, 이러한 셀에 의해 발생되는 간섭은 그 시점에 존재하지 않고, P&V 프로세스는 이러한 왜곡에 대하여 보상할 수 없다.
클래스, D2에 속하는 셀은 타겟 셀이 프로그래밍된 때 이미 프로그래밍되었고, 이러한 셀에 의해 발생된 왜곡은 P&V 프로세스가 타겟 셀을 프로그래밍한 때 임미 존재하였다. 그러므로, P&V는 타겟 셀이 프로그래밍될 때 이러한 왜곡에 대하여 (적어도 부분적으로) 이미 보상하였다. 클래스, D2는 타겟 셀이 삭제된 경우에, 이러한 경우에는 P&V 알고리즘에 의해 프로세싱되지 않고, 이미 프로그래밍된 셀로부터의 왜곡이 보상되지 않으므로, 비워짐을 이해해야 한다. 이러한 보상은 타겟 셀이 프로그래밍된 때 수정되지만, 타겟 셀이 판독되는 시점과 시점 사이에 발생된 에이징 또는 다른 효과는 고려하지 않는다. 식[10]의 제2항의
Figure 112008081170559-pct00033
은 타겟 셀이 프로그래밍된 시점에 간섭 셀 내에 존재하는 전압의 추정치이다.
식 [10]의 제1 및 제2항은 프로그래밍 시점과 판독 시점 사이의 간섭 셀 전압의 변화로 인해 서로 상이하다: 클래스, D1 내의 셀에 대하여 이러한 전압 변화는 추가적인 프로그래밍에 의해 발생되고, 클래스, D2 내의 셀에 대하여 이러한 전압 변화는 왜곡에 의해 발생된다.
몇몇 실시예에서,
Figure 112008081170559-pct00034
은 이러한 셀의 출력에 ECC 디코딩을 적용함으로써 추 정될 수 있다. ECC는 셀에 기록된 비트 세트를 복구함으로써, 몇몇 누수에 의해 발생되는 에러와 같은, 심각한 에러를 보정하는데 도움을 줄 수 있다. 대안으로서, 식[10]의 제2항 내의 yi,j-xi,j는 그 전압 레벨이 yi,j인 셀에 대한 누설 에러를 추정하는, α?yi,j와 같은, yi,j의 메모리없는 함수를 사용하여 추정될 수 있다. 대안으로서, yi,j-xi,j는 셀로부터의 평균 기대 누설에 의해 근사화될 수 있다.
클래스, D3에 속하는 셀을 나타내는, 식[10] 내의 제3항은 타겟 셀과 동일하거나 낮은 레벨로 프로그래밍된 D3 셀에 의해 발생되는 왜곡을 본질적으로 보상하는 P&V 프로세스의 사용을 가정한다. 타겟 셀과 동일한 페이지 상의 잠재적 간섭 셀이 이 더 높은 레벨로 프로그래밍될 때, 이러한 프로그래밍은 P&V 프로세스의 이후 경로에서, 타겟 셀이 이미 완전 프로그래밍된 후, 수행된다. 그러므로, 타겟 셀보다 더 높은 레벨을 가진 D3 셀에 의해 발생되는 왜곡의 상당 부분은 타겟 셀이 프로그래밍된 시점에 존재하지 않을 것이고, P&V 프로세스는 이러한 부분의 왜곡에 대하여 보상할 수 없을 것이다.
몇몇 경우에, 임의의 셀을 프로그래밍하기 위해 사용된 P&V 펄스의 개수는 P&V 프로세스의 셀-투-셀 허용치, 및 다양한 판독 및 기록 부정확도로 인해 변할 수 있다. 그 결과, 임의의 셀은 동일한 전압에 대해서도, 다른 셀보다 더 빠르게 기록될 수 있다. 타겟 셀이 임의의 간섭 셀보다 프로그래밍이 빠른 때, 이 셀로부터의 간섭은 P&V 프로세스에 의해 정확하게 보상되지 않을 것이다.
몇몇 실시예에서, 식[10]은 이러한 차이를 보상하도록 수정될 수 있다. 식[10]의 제3항은 다음과 같이 쓸수 있다:
Figure 112008081170559-pct00035
여기서,
Figure 112008081170559-pct00036
식[12]에서,
Figure 112008081170559-pct00037
은, 예컨대, 상술된 바와 같은, ECC 디코딩 프로세스를 사용하여, xn,m의 추출된 값을 나타낸다. △는 타겟 셀이 간섭 셀보다 프로그래밍이 빠른 점을 보상하는 팩터를 나타낸다.
식[10]은 왜곡이 간섭 셀의 전압 변화에만 의존하고, 피간섭 셀의 전압은 의존하지 않는 것으로 가정한다. 식[10]은 또한 왜곡이 선형임을 가정한다, 즉 간섭 셀의 전압 변화에 일정한 상수를 곱함으로써 모델링될 수 있다. 그러나, 몇몇 실제 시나리오에서, 이러한 두 가정은 유지되지 않는다. 더욱 상세하게, 몇몇 경우에, 임의의 간섭 셀로부터 특정 피간섭 셀에 대한 간섭은 간섭 셀의 전압과 피간섭 셀의 전압에 모두 의존한다. 이러한 경우에, 식[10]은 다음과 같이 더 일반적으로 쓸 수 있다:
Figure 112008081170559-pct00038
여기서 f(ti, tf, r)은 그 전압 변화가 ti에서 tf까지인 간섭 셀에 의해 전압 레벨이 r인 피간섭 셀에 발생되는 왜곡을 나타낸다.
셀 전압이 백 패턴 의존(BPD)에 의해 영향을 받을 때와 같은, 몇몇 경우에, 간섭 셀은 피간섭 셀과 동일한 셀 스트링 또는 비트 라인을 따라 위치하고, 특정 셀에 대한 왜곡은 비트 라인을 따라 위치된 셀의 전압에 의존한다.
몇몇 경우에, 유닛(60)은 알고 있거나, 다른 셀의 이전에 추정된 왜곡 값으로부터 특정 셀 내의 왜곡을 예측할 수 있다. 예를 들어, 어레이 내에 서로 인접하게 위치된 셀은 유사하거나 연관된 왜곡 레벨을 가질 수 있다. 다른 예로서, 몇몇 왜곡이 인가 전압에 의해 발생되거나 그를 통해 전파될 때, 동일한 파워 서플라이(Vcc)를 공유하는 셀은 유사한 왜곡을 가질 수 있다.
몇몇 경우에, 유닛(60)은 센스 증폭기 내의 이득 및 바이어스 에러에 의해 발생된 왜곡에 응답하여 ECC 메트릭스를 보정할 수 있다. 특정 메모리 셀이 판독될 때, 센스 증폭기는 셀을 통해 흐르는 전류를 전압으로 변환한다. 그러므로, 센스 증폭기 출력에서의 전압은 v=KSA를 만족해야 하고, 여기서 v는 출력 전압, i는 셀 전류, KSA는 모든 셀에 대하여 상수인 것으로 가정된, 증폭 이득을 타나낸다. 그러나, 많은 실제적인 경우에, 센스 증폭기의 이득은 일정하지 않다. 증폭기는 또한 바이어스 에러를 도입시킬 수 있다. 그러므로, 신스 증폭기 출력 전압은 v(v=KSA+△SA)i+BSA로 쓸 수 있고, 여기서, KSA는 상수이고, △SA는 이득 에러이고, 그리고 BSA는 바이어스 에러를 나타낸다. △SA, 및 BSA는 센스 증폭기에 따라(즉, 비트 라인에 따라) 다를 수 있다.
몇몇 실시예에서, 유닛(60)은 △SA, 및 BSA의 값을 추정하고, 추정된 센스 증폭 파라미터를 기초로 ECC 메트릭스를 조절한다. 예를 들어, [4] 또는 [5]의 LLR 계산은 식[4] 내의 판독된 전압, r, 또는 식[5] 내의 구간 경계 Va, 및 Vb을 시프팅 및 스캐일링함으로써, 상이한 △SA, 및 BSA값에 대하여 고려하도록 수정될 수 있다.
예를 들어, 식[4] 내의 판독된 전압 r은 다음과 같이 r0으로 치환될 수 있다:
Figure 112008081170559-pct00039
.
도 6의 예시적인 방법은 특정 P&V 프로세스 구현에 대하여 다루고 있으나, 본 방법은, 임의의 다른 적합한 P&V 프로세스와 함께, 필요한 변경을 가하여, 사용될 수 있다. 개시된 실시예를 기초로 다른 타입의 P&V 프로세스와 함께 사용하기 위한 본 방법의 변형은 당업자들에게 명백할 것이다.
많은 공지된 디바이스에서, 노미널 전압 레벨 중 하나는 "삭제된" 레벨로 정의된다. 몇몇 공지된 데이터 저장 방법 및 디바이스에서, 삭제된 레벨로 남은 셀 은 P&V 프로세스에 참가하지 않는다. 그러므로, 이러한 셀은 P&V 프로세스에 의해 보정되지 않는 이웃 셀로부터의 크로스 커플링 간섭을 받을 수 있다. 이러한 간섭은 삭제된 레벨 전압 분포를 다음-더 높은 레벨로 넓히고, 필요한 마진을 증가키신다. 많은 NAND 플래시 셀에서, 삭제된 레벨은 음(negative)의 전압을 가지고, 다른 레벨은 양(positive)의 전압을 가진다. 이러한 공지된 디바이스에서, 음의 전압을 판독하는 것이 종종 불가능하고, 그러므로, 간섭을 보정하기 위해 삭제된 셀의 정확한 전압을 판독하는 것이 불가능하다. 몇몇 경우에, MSP(52)가 특정 메모리 셀이 약간의 양의 전압 레벨을 가지고, 그 셀에 대한 왜곡 레벨이 높다고 판단한 때, MSP는 그 셀을 그 전압이 왜곡으로 인해 잘못 양의 값이 된 삭제된 값으로 판단한다. MSP는 필수 마진을 감소시키기 위해, 이러한 셀 내의 왜곡을 보상할 수 있다.
NROM 플래시 셀에서, 삭제된 셀의 전압 레벨은 일반적으로 양의 값이므로, 판독될 수 있다. NROM 셀의 양측 사의의 크로스 커플링은 전형적으로 P&V 프로세스에 의해 보상되지만, 그 셀의 양측 중 하나 또는 모두가 삭제된 때, 그 왜곡은 보상되지 않는다. 이러한 경우에, MSP(52)는 그 셀의 양측 중 하나 또는 모두가 삭제된 때에도, 왜곡을 보상할 수 있고, 필수 마진을 줄일 수 있다.
본 명세서에 서술된 실시예들은 주로 멀티레벨 셀(MLC)로부터 데이터를 추출하는 것을 다루었으나, 본 발명의 원리는 단일레벨 셀(SLC)과 함께 사용될 수 있다. 본 명세서에 서술된 실시예들은 주로 솔리드 스테이트 디바이스로부터 데이터를 추출하는 것을 다루었으나, 본 발명의 원리는 하드디스크 드라이브(HDD), 및 다 른 데이터 저장 매체 및 디바이스에 데이터를 저장하고 추출하기 위해 사용될 수도 있다.
상술된 실시예는 예시의 방법으로 인용된 것이고, 본 발명은 특정하게 도시되고 서술된 것으로 제한되지 않음을 이해해야 한다. 그보다는, 본 발명의 범위는 상술된 다양한 피처의 조합 및 하부-조합은 물론, 본 명세서를 읽은 당업자들에게 가능하고 종래기술에 개시되지 않은, 그 변형 및 수정을 모두 포함한다.

Claims (88)

  1. 메모리 디바이스를 오퍼레이팅하는 방법으로서,
    에러 보정 코드(ECC)를 사용하여 데이터를 인코딩하고, 상기 인코딩된 데이터를 제1아날로그 값으로서 상기 메모리 디바이스의 각각의 아날로그 메모리 셀에 저장하는 단계;
    상기 인코딩된 데이터를 저장하는 단계 후, 상기 인코딩된 데이터가 저장되어 있는 상기 메모리 디바이스의 상기 메모리 셀로부터, 상기 각각의 제1아날로그 값과 적어도 일부분 상이한 각각의 제2아날로그 값을 판독하는 단계;
    상기 제2아날로그 값에 존재하는 왜곡을 추정하는 단계;
    상기 추정된 왜곡에 응답하여 상기 제2아날로그 값에 관한 에러 보정 메트릭스를 계산하는 단계; 및
    상기 데이터를 복구하기 위해, ECC 디코딩 프로세스에서 상기 에러 보정 메트릭스를 사용하여 상기 제2아날로그 값을 프로세싱하는 단계를 포함하는 것을 특징으로 하는 메모리 디바이스를 오퍼레이팅하는 방법.
  2. 제 1 항에 있어서, 상기 에러 보정 메트릭스를 계산하는 단계는, 각각의 셀에 대하여, 상기 왜곡을 나타내는 하나 이상의 셀 파라미터를 평가하는 단계; 및 상기 셀 파라미터에 응답하여 상기 에러 보정 메트릭스를 계산하는 단계를 포함하는 것을 특징으로 하는 메모리 디바이스를 오퍼레이팅하는 방법.
  3. 제 2 항에 있어서, 상기 셀 파라미터는 다른 메모리 셀로부터 판독된 아날로그 값, 상기 다른 메모리 셀의 추정된 크로스 커플링 계수, 상기 판독된 제2아날로그 값의 통계적 분포 파라미터, 상기 메모리 셀이 겪은 이전 프로그래밍 및 삭제의 횟수, 이전 프로그래밍 및 삭제 사이클 이후 경과된 시간 기간, 상기 메모리 셀에서 검출된 이전 에러, 상기 메모리 셀이 연결된 워드 라인의 식별정보, 상기 메모리 셀이 연결된 비트 라인의 식별정보, 상기 메모리 셀이 연결된 상기 비트 라인에 연결된 센스 증폭기의 추정된 파라미터, 및 환경 파라미터로 구성된 한 그룹의 파라미터로부터 선택된 적어도 하나의 파라미터를 포함하는 것을 특징으로 하는 메모리 디바이스를 오퍼레이팅하는 방법.
  4. 제 1 항에 있어서, 상기 제2아날로그 값을 프로세싱하는 단계는 상기 제2아날로그 값의 일 범위의 가능한 값을 복수의 디시전 구간으로 분할하는 단계, 및 상기 제2아날로그 값이 속하는 상기 각각의 디시전 구간을 판정하는 단계를 포함하고, 상기 에러 보정 메트릭스를 계산하는 단계는 상기 ECC 디코딩 프로세스의 성능을 향상시키기 위해, 상기 디시전 구간에 대하여 상기 제2아날로그 값을 조절하는 함수를 정의하는 단계를 포함하는 것을 특징으로 하는 메모리 디바이스를 오퍼레이팅하는 방법.
  5. 제 1 항에 있어서, 상기 제2아날로그 값을 프로세싱하는 단계는 상기 ECC 디 코딩 프로세스의 성능에 관한 피드백을 수신하는 단계; 및 상기 피드백에 응답하여 상기 ECC 디코딩 프로세스를 조절하는 단계를 포함하는 것을 특징으로 하는 메모리 디바이스를 오퍼레이팅하는 방법.
  6. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서, 상기 제2아날로그 값을 프로세싱하는 단계는 상기 제2아날로그 값을 디시전 임계값과 비교하는 단계를 포함하고, 상기 ECC 디코딩 프로세스를 조절하는 단계는 상기 디시전 임계값을 조절하는 단계를 포함하는 것을 특징으로 하는 메모리 디바이스를 오퍼레이팅하는 방법.
  7. 삭제
  8. 삭제
  9. 제 6 항에 있어서, 상기 제2아날로그 값을 프로세싱하는 단계는 상이한 세트 의 상기 디시전 임계값을 사용하여 상기 ECC 디코딩 프로세스의 각각의 복수의 반복을 실행함으로써, 상기 각각의 메모리 셀에 저장된 데이터의 복수의 추정치를 산출하는 단계, 및 상기 데이터의 상기 복수의 추정치에 응답하여 상기 데이터를 복구하는 단계를 포함하는 것을 특징으로 하는 메모리 디바이스를 오퍼레이팅하는 방법.
  10. 제 9 항에 있어서, 상기 데이터를 복구하는 단계는 각각의 메모리 셀에 대하여 독립적으로 상기 복수의 추정치 중 하나를 선택하는 단계를 포함하는 것을 특징으로 하는 메모리 디바이스를 오퍼레이팅하는 방법.
  11. 제 5 항에 있어서, 상기 제2아날로그 값을 프로세싱하는 단계는 제1에러 성능을 가진 제1ECC 디코딩 프로세스를 적용하는 단계를 포함하고, 상기 피드백을 수신하는 단계는 상기 제1ECC 디코딩 프로세스를 사용하여 디코딩된 상기 데이터 내 디코딩 에러의 지시를 수신하는 단계를 포함하고, 그리고 상기 ECC 디코딩 프로세스를 조절하는 단계는 상기 제1에러 성능보다 우수한 제2에러 성능을 가진 제2ECC 디코딩 프로세스를 사용하여 상기 제2아날로그 값을 프로세싱하는 단계를 포함하는 것을 특징으로 하는 메모리 디바이스를 오퍼레이팅하는 방법.
  12. 제 5 항에 있어서, 상기 ECC 디코딩 프로세스를 조절하는 단계는 상기 제2아날로그 값을 판독하는 단계에서 사용되는 샘플링 레졸루션을 조절하는 단계를 포함 하는 것을 특징으로 하는 메모리 디바이스를 오퍼레이팅하는 방법.
  13. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서, 상기 제2아날로그 값을 판독하는 단계는 상기 제2아날로그 값의 복수의 인스탠스를 각각의 상이한 세트의 디시전 임계값을 사용하여 판독하는 단계를 포함하고, 상기 에러 보정 메트릭스를 계산하는 단계는 각각의 메모리 셀에 독립적으로 상기 복수의 인스탠스를 결합하는 단계, 및 상기 결합된 복수의 인스탠스를 기초로 상기 에러 보정 메트릭스를 계산하는 단계를 포함하는 것을 특징으로 하는 메모리 디바이스를 오퍼레이팅하는 방법.
  14. 삭제
  15. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서, 각각의 메모리 셀에 대하여, 상기 왜곡을 추정하는 단계는 상기 메모리 셀로부터 판독된 상기 제2아날로그 값 내의 상기 왜곡에 잠재적으로 영향을 미치는 한 서브셋의 잠재적 간섭 메모리 셀로부터 상기 제2아날로그 값을 판독하는 단계를 포함하고, 상기 에러 보정 메트릭스를 계산하는 단계는 상기 잠재적 간섭 메모리 셀에 의한 상기 왜곡을 평가하는 단 계를 포함하는 것을 특징으로 하는 메모리 디바이스를 오퍼레이팅하는 방법.
  16. 제 15 항에 있어서, 상기 메모리 셀에 대한 상기 잠재적 간섭 메모리 셀에 의한 상기 왜곡을 평가하는 단계는 상기 잠재적 간섭 메모리 셀로부터 판독된 상기 제2아날로그 값, 및 상기 메모리 셀로부터 판독된 상기 제2아날로그 값을 모두 기초로 하여 각각의 상기 잠재적 간섭 메모리 셀에 의한 상기 왜곡의 근사치를 구하는 단계를 포함하는 것을 특징으로 하는 메모리 디바이스를 오퍼레이팅하는 방법.
  17. 제 15 항에 있어서, 상기 제2아날로그 값을 프로세싱하는 단계는 제1양자화 레벨로 상기 메모리 셀의 상기 제2아날로그 값을 프로세싱하는 단계, 및 상기 제1양자화 레벨 보다 더 거친 제2양자화 레벨로 상기 잠재적 간섭 메모리 셀로부터 판독된 상기 제2아날로그 값을 프로세싱하는 단계를 포함하는 것을 특징으로 하는 메모리 디바이스를 오퍼레이팅하는 방법.
  18. 삭제
  19. 제 15 항에 있어서, 상기 인코딩된 데이터를 저장하는 단계는 프로그램 및 검증(P&V) 프로세스를 사용하여 상기 제1아날로그 값을 상기 메모리 셀에 기록하는 단계를 포함하고, 상기 왜곡을 추정하는 단계는 상기 잠재적 간섭 메모리 셀을 상기 메모리 셀보다 이전에 완전히 프로그래밍된 메모리 셀, 상기 메모리 셀보다 나중에 완전히 프로그래밍된 메모리 셀, 및 상기 P&V 프로세스에 의해 상기 메모리 셀과 동시에 완전히 프로그래밍된 메모리 셀로 구성된 한 그룹의 클래스로부터 선택된 적어도 두 개의 클래스로 분류하는 단계, 및 상기 클래스 각각에서 개별적으로 전체 왜곡을 계산하는 단계를 포함하는 것을 특징으로 하는 메모리 디바이스를 오퍼레이팅하는 방법.
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
  26. 삭제
  27. 삭제
  28. 삭제
  29. 삭제
  30. 삭제
  31. 삭제
  32. 삭제
  33. 삭제
  34. 삭제
  35. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서, 상기 왜곡을 추정하는 단계는 다른 메모리 셀에 존재하는 왜곡을 기초로 상기 메모리 셀 중 하나에 존재하는 상기 왜곡을 예측하는 단계를 포함하는 것을 특징으로 하는 메모리 디바이스를 오퍼레이팅하는 방법.
  36. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서, 상기 메모리 셀은 격리된 그룹의 잠재적 간섭 셀 내에 배열되어 있고, 각각의 그룹에서 상기 왜곡을 추정하는 단계는 상기 그룹 내 상기 메모리 셀쌍 사이의 상호 간섭을 나타내는 크로스 커플링 메트릭스의 역함수를 평가하는 단계를 포함하고, 상기 에러 보정 메트릭스를 계산하는 단계는 상기 제1아날로그 값에 적용된, 그리고 상기 그룹 내 상기 각각의 메모리 셀 내의 평균 왜곡 레벨과 합산된 상기 크로스 커플링 메트릭스의 역함수와, 상기 제2아날로그 값에 적용된 상기 크로스 커플링 메트릭스의 역함수 사이의 거리를 계산하는 단계를 포함하는 것을 특징으로 하는 메모리 디바이스를 오퍼레이팅하는 방법.
  37. 제 36 항에 있어서, 상기 격리된 그룹은 니트라이드 롬(NROM) 셀을 포함하고, 각각의 그룹 내의 상기 잠재적 간섭 셀은 상기 각각의 NROM 셀의 제1 및 제2전하 저장 영역을 포함하는 것을 특징으로 하는 메모리 디바이스를 오퍼레이팅하는 방법.
  38. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서, 상기 메모리 셀은 격리된 그룹의 잠재적 간섭 셀에 배열되어 있고, 각각의 그룹에서 상기 왜곡을 추정하는 단계는 상기 그룹 내의 상기 각각의 메모리 셀 내의 평균 왜곡 레벨과 상기 그룹 내 상기 메모리 셀 쌍 사이의 상호 간섭을 나타내는 크로스 커플링 메트릭스의 백터를 평가하는 단계를 포함하고, 상기 에러 보정 메트릭스를 계산하는 단계는 상기 그룹 내의 상기 메모리 셀로부터 판독된 상기 제2아날로그 값과 상기 크로스 커플링 메트릭스의 프로덕트의 백터와 상기 평균 왜곡 레벨의 상기 백터 사이의 거리에 응답하여 상기 메트릭스를 계산하는 단계를 포함하는 것을 특징으로 하는 메모리 디바이스를 오퍼레이팅하는 방법.
  39. 제 38 항에 있어서, 상기 격리된 그룹은 각각의 니트라이드 롬(NROM) 셀을 포함하고, 각각의 그룹 내 상기 잠재적 간섭 셀은 상기 각각의 NROM 셀의 제1 및 제2전하 저장 영역을 포함하는 것을 특징으로 하는 메모리 디바이스를 오퍼레이팅하는 방법.
  40. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서, 상기 인코딩된 데이터를 저장하는 단계는 상기 인코딩된 데이터를 스크램블링하는 단계, 및 상기 스크램블된 데이터를 저장하는 단계를 포함하고, 상기 제2아날로그 값을 프로세싱하는 단계는 상기 메모리 셀로부터 판독된 상기 제2아날로그 값을 디스크램블링하는 단계를 포함하는 것을 특징으로 하는 메모리 디바이스를 오퍼레이팅하는 방법.
  41. 제 1 항 내지 제 5 항 중 어느 한 항에 있어서, 상기 데이터를 저장하는 단계는 상기 메모리 셀 중 적어도 일부를 삭제된 레벨로 유지하는 단계를 포함하고, 상기 제2아날로그 값을 판독하는 단계, 상기 왜곡을 추정하는 단계, 상기 에러 보정 메트릭스를 계산하는 단계, 및 상기 제2아날로그 값을 프로세싱하는 단계는 상기 삭제된 레벨로 유지된 상기 메모리로부터 상기 제2아날로그 값 내의 상기 왜곡에 대해 보상하는 단계를 포함하는 것을 특징으로 하는 메모리 디바이스를 오퍼레이팅하는 방법.
  42. 메모리 디바이스를 오퍼레이팅하는 방법으로서,
    상기 메모리 디바이스의 각각의 아날로그 메모리 셀 내의 제1 아날로그 값으로 데이터를 저장하는 단계;
    상기 데이터를 저장하는 단계 후, 상기 각각의 메모리 셀로부터, 그 각각이 제2아날로그 값을 각각의 디시전 임계값과 비교함으로써 판독되는 제2아날로그 값 의 복수의 인스탠스를 판독하는 단계;
    상기 제2아날로그 값에 존재하는 왜곡을 추정하는 단계; 및
    상기 데이터를 복구하기 위해, 상기 추정된 왜곡에 응답하여 상기 제2아날로그 값의 상기 복수의 인스탠스를 프로세싱하는 단계를 포함하는 것을 특징으로 하는 메모리 디바이스를 오퍼레이팅하는 방법.
  43. 삭제
  44. 에러 보정 코드(ECC)를 사용하여 인코딩되고, 메모리 디바이스의 각각의 아날로그 메모리 셀에 제1아날로그 값으로 저장된 데이터를 추출하는 장치로서,
    상기 인코딩된 데이터가 저장된 상기 메모리 디바이스의 상기 아날로그 메모리 셀로부터 상기 각각의 제1아날로그 값과 적어도 일부분 상이한 각각의 제2아날로그 값을 판독하도록 배열된 판독 유닛;
    상기 제2아날로그 값 내에 존재하는 왜곡을 추정하도록, 그리고 상기 추정된 왜곡에 응답하여 상기 제2아날로그 값에 관한 에러 보정 메트릭스를 계산하도록 배열된 신호처리 유닛; 및
    상기 ECC를 디코딩하고, 상기 데이터를 복구하기 위해, 상기 에러 보정 메트릭스를 사용하여 상기 제2아날로그 값을 프로세싱하도록 배열된 디코더를 포함하는 것을 특징으로 하는 에러 보정 코드를 사용하여 인코딩되고, 메모리 디바이스의 각각의 아날로그 메모리 셀에 제1아날로그 값으로 저장된 데이터를 추출하는 장치.
  45. 삭제
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  87. 메모리 디바이스의 각각의 아날로그 메모리 셀에 제1아날로그 값으로 저장된 데이터를 추출하는 장치로서,
    상기 각각의 메모리 셀로부터, 각각이 제2아날로그 값과 각각의 디시전 임계값을 비교함으로써 판독되는, 제2아날로그 값의 복수의 인스탠스를 판독하도록 배열된 판독 유닛; 및
    상기 제2아날로그 값에 존재하는 왜곡을 추정하고, 상기 데이터를 복구하기 위해, 상기 추정된 왜곡에 응답하여 상기 제2아날로그 값의 상기 복수의 인스탠스를 프로세싱하도록 배열되어 있는 신호 프로세싱 유닛을 포함하는 것을 특징으로 하는 메모리 디바이스의 각각의 아날로그 메모리 셀에 제1아날로그 값으로 저장된 데이터를 추출하는 장치.
  88. 삭제
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