JPH07131677A - ビデオ信号のサグ補正回路 - Google Patents
ビデオ信号のサグ補正回路Info
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- JPH07131677A JPH07131677A JP5273925A JP27392593A JPH07131677A JP H07131677 A JPH07131677 A JP H07131677A JP 5273925 A JP5273925 A JP 5273925A JP 27392593 A JP27392593 A JP 27392593A JP H07131677 A JPH07131677 A JP H07131677A
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- H04N5/16—Circuitry for reinsertion of dc and slowly varying components of signal; Circuitry for preservation of black or white level
- H04N5/18—Circuitry for reinsertion of dc and slowly varying components of signal; Circuitry for preservation of black or white level by means of "clamp" circuit operated by switching circuit
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Abstract
(57)【要約】
【目的】 ビデオ信号の映像部分に悪影響を与えること
なく、ビデオ信号に含まれるサグの補正を行う。 【構成】 第１のクランプ回路２通過後のビデオ信号に
残ったサグ成分が、レベル検出回路４にて検出される。
レベル検出回路４の検出電圧は、クランプ電圧発生回路
５にてサグ成分と逆比例した電圧に補正され、第２のク
ランプ回路７のクランプ電圧（基準電圧）として送出さ
れる。また第１のクランプ回路２の出力ビデオ信号は、
遅延回路６を介して第２のクランプ回路７に送出され
る。そして第２のクランプ回路７にて、クランプ電圧発
生回路５の出力電圧レベルに再クランプされ、ビデオ信
号に含まれるサグが補正される。
なく、ビデオ信号に含まれるサグの補正を行う。 【構成】 第１のクランプ回路２通過後のビデオ信号に
残ったサグ成分が、レベル検出回路４にて検出される。
レベル検出回路４の検出電圧は、クランプ電圧発生回路
５にてサグ成分と逆比例した電圧に補正され、第２のク
ランプ回路７のクランプ電圧（基準電圧）として送出さ
れる。また第１のクランプ回路２の出力ビデオ信号は、
遅延回路６を介して第２のクランプ回路７に送出され
る。そして第２のクランプ回路７にて、クランプ電圧発
生回路５の出力電圧レベルに再クランプされ、ビデオ信
号に含まれるサグが補正される。
Description
【０００１】
【産業上の利用分野】本発明は、低周波情報が失われる
ことによって生ずるビデオ信号のサグを補正するビデオ
信号のサグ補正回路に関する。
ことによって生ずるビデオ信号のサグを補正するビデオ
信号のサグ補正回路に関する。
【０００２】
【従来の技術】ビデオ信号にサグが含まれると、サグに
よって輝度勾配が発生し、画質が劣化する。これを防止
するには、サグを補正する必要がある。
よって輝度勾配が発生し、画質が劣化する。これを防止
するには、サグを補正する必要がある。
【０００３】ビデオ信号のサグを補正する従来のサグの
補正回路の例について説明する。 １）従来例１ 従来のビデオ信号処理装置は、ビデオ信号のサグの補正
を図７に示すクランプ回路を用いて行っていた。
補正回路の例について説明する。 １）従来例１ 従来のビデオ信号処理装置は、ビデオ信号のサグの補正
を図７に示すクランプ回路を用いて行っていた。
【０００４】図７のクランプ回路は、ビデオ信号の入力
端子４１と、ビデオ信号の出力端子４２と、入力ビデオ
信号が通過するコンデンサ４３と、基準電圧源４４と、
ビデオ信号の同期信号に同期して開閉するスイッチ４５
とで構成されている。
端子４１と、ビデオ信号の出力端子４２と、入力ビデオ
信号が通過するコンデンサ４３と、基準電圧源４４と、
ビデオ信号の同期信号に同期して開閉するスイッチ４５
とで構成されている。
【０００５】この従来のクランプ回路では、入力端子４
１に印加したビデオ信号を同期信号の先端部分をコンデ
ンサ４３を介して一定電圧レベル（基準電位）にスイッ
チし、その結果、ビデオ信号の同期信号の先端部分を一
定電圧レベルに保持することにより入力ビデオ信号に含
まれるサグの補正を行っていた。 ２）従来例２ また、従来例１と構成が異なるビデオ信号のサグ補正回
路が、特開昭６２−２７２７６６号公報に記載されてい
る。
１に印加したビデオ信号を同期信号の先端部分をコンデ
ンサ４３を介して一定電圧レベル（基準電位）にスイッ
チし、その結果、ビデオ信号の同期信号の先端部分を一
定電圧レベルに保持することにより入力ビデオ信号に含
まれるサグの補正を行っていた。 ２）従来例２ また、従来例１と構成が異なるビデオ信号のサグ補正回
路が、特開昭６２−２７２７６６号公報に記載されてい
る。
【０００６】図８は、その構成を示すブロック図であ
る。図８のサグ補正回路は、ビデオ信号の入力端子３１
と、ビデオ信号の出力端子３２と、入力ビデオ信号と後
述するＤＣアンプ３６からの信号を一定の割合で加算出
力する加算器３３と、ＤＣ直結の反転アンプ３４と、Ｄ
Ｃ反転アンプ３４の出力ビデオ信号の同期信号の先端部
分の電圧レベルを検出し、次の同期信号がくるまでその
電圧レベルを保持するＳＹＮＣ（同期信号）チップ検出
回路３５と、ＳＹＮＣチップ検出回路３５で検出した電
圧を直流増幅するＤＣアンプ３６とで構成されている。
る。図８のサグ補正回路は、ビデオ信号の入力端子３１
と、ビデオ信号の出力端子３２と、入力ビデオ信号と後
述するＤＣアンプ３６からの信号を一定の割合で加算出
力する加算器３３と、ＤＣ直結の反転アンプ３４と、Ｄ
Ｃ反転アンプ３４の出力ビデオ信号の同期信号の先端部
分の電圧レベルを検出し、次の同期信号がくるまでその
電圧レベルを保持するＳＹＮＣ（同期信号）チップ検出
回路３５と、ＳＹＮＣチップ検出回路３５で検出した電
圧を直流増幅するＤＣアンプ３６とで構成されている。
【０００７】次に、図８と図９とを参照し、動作を説明
する。なお図９は、図８の各部の動作波形を示す図であ
る。図９の波形（Ｏ）に示すようなサグを含む信号が入
力端子３１に入力されると、加算器３３は入力信号とＤ
Ｃアンプ３６の出力信号を加算し、ＤＣ反転アンプ３４
はその信号を反転増幅して出力端子３２に出力すると同
時に、ＳＹＮＣチップ検出回路３５に送出する。ＳＹＮ
Ｃチップ検出回路３５は、同期信号の先端部分のＤＣレ
ベルおよびサグを検出し、その結果をＤＣアンプ３６に
出力する。ＤＣアンプ３６は、ＤＣレベルとサグを増幅
し、加算器３３に出力する。
する。なお図９は、図８の各部の動作波形を示す図であ
る。図９の波形（Ｏ）に示すようなサグを含む信号が入
力端子３１に入力されると、加算器３３は入力信号とＤ
Ｃアンプ３６の出力信号を加算し、ＤＣ反転アンプ３４
はその信号を反転増幅して出力端子３２に出力すると同
時に、ＳＹＮＣチップ検出回路３５に送出する。ＳＹＮ
Ｃチップ検出回路３５は、同期信号の先端部分のＤＣレ
ベルおよびサグを検出し、その結果をＤＣアンプ３６に
出力する。ＤＣアンプ３６は、ＤＣレベルとサグを増幅
し、加算器３３に出力する。
【０００８】加算器３３に入力されたＤＣ信号（図９の
波形（Ｐ））は、入力信号のＤＣレベルが上昇すると下
降するというように帰還されるので、ＤＣ反転アンプ３
４の入力レベルと出力ＤＣレベルとは安定する。また加
算器３３に入力されるサグは、ＤＣ反転アンプ３４を通
ることにより入力信号のサグとは逆極性になる。その結
果、ＤＣ反転アンプ３４の出力信号のサグが低減される
（図９の波形（Ｑ））。
波形（Ｐ））は、入力信号のＤＣレベルが上昇すると下
降するというように帰還されるので、ＤＣ反転アンプ３
４の入力レベルと出力ＤＣレベルとは安定する。また加
算器３３に入力されるサグは、ＤＣ反転アンプ３４を通
ることにより入力信号のサグとは逆極性になる。その結
果、ＤＣ反転アンプ３４の出力信号のサグが低減される
（図９の波形（Ｑ））。
【０００９】
【発明が解決しようとする課題】上述の従来例１の回路
では、図７のクランプ回路内のスイッチを構成する回路
に含まれる抵抗のために、基準電位までビデオ信号の同
期信号の先端部分がクランプできずサグが残るという問
題があった。
では、図７のクランプ回路内のスイッチを構成する回路
に含まれる抵抗のために、基準電位までビデオ信号の同
期信号の先端部分がクランプできずサグが残るという問
題があった。
【００１０】また上述の従来例２の回路では、従来例１
に示す問題は発生してないが、ＳＹＮＣチップ検出回路
で検出，保持された電圧レベルにノイズが乗った場合、
このノイズが乗った信号がＤＣアンプで増幅された後、
入力ビデオ信号に加算されるため、加算器の出力ビデオ
信号の映像信号部分がノイズの影響を大きく受け、画質
が劣化するという問題があった。
に示す問題は発生してないが、ＳＹＮＣチップ検出回路
で検出，保持された電圧レベルにノイズが乗った場合、
このノイズが乗った信号がＤＣアンプで増幅された後、
入力ビデオ信号に加算されるため、加算器の出力ビデオ
信号の映像信号部分がノイズの影響を大きく受け、画質
が劣化するという問題があった。
【００１１】本発明の目的は、このような問題を解決
し、ビデオ信号の映像部分に悪影響を与えることなく、
ビデオ信号に含まれるサグの補正を行うビデオ信号のサ
グ補正回路を提供することにある。
し、ビデオ信号の映像部分に悪影響を与えることなく、
ビデオ信号に含まれるサグの補正を行うビデオ信号のサ
グ補正回路を提供することにある。
【００１２】
【課題を解決するための手段】本発明のビデオ信号のサ
グ補正回路は、入力ビデオ信号の同期信号の先端部分ま
たはペデスタル部分のＤＣレベルを一定電圧レベルに保
持する第１のクランプ回路と、前記入力ビデオ信号より
同期信号を分離する同期信号発生回路と、前記同期信号
発生回路から出力される同期信号に同期したタイミング
で前記第１のクランプ回路の出力ビデオ信号の同期信号
の先端部分の電圧レベルを検出するレベル検出回路と、
前記レベル検出回路の検出電圧レベルに応じて出力電圧
レベルを変化させるクランプ電圧発生回路と、前記第１
のクランプ回路の出力ビデオ信号を遅延させる遅延回路
と、前記クランプ電圧発生回路の出力電圧レベルに、前
記遅延回路の出力ビデオ信号の同期信号の先端部分また
はペデスタル部分のＤＣレベルを保持する第２のクラン
プ回路とにより構成されることを特徴とする。
グ補正回路は、入力ビデオ信号の同期信号の先端部分ま
たはペデスタル部分のＤＣレベルを一定電圧レベルに保
持する第１のクランプ回路と、前記入力ビデオ信号より
同期信号を分離する同期信号発生回路と、前記同期信号
発生回路から出力される同期信号に同期したタイミング
で前記第１のクランプ回路の出力ビデオ信号の同期信号
の先端部分の電圧レベルを検出するレベル検出回路と、
前記レベル検出回路の検出電圧レベルに応じて出力電圧
レベルを変化させるクランプ電圧発生回路と、前記第１
のクランプ回路の出力ビデオ信号を遅延させる遅延回路
と、前記クランプ電圧発生回路の出力電圧レベルに、前
記遅延回路の出力ビデオ信号の同期信号の先端部分また
はペデスタル部分のＤＣレベルを保持する第２のクラン
プ回路とにより構成されることを特徴とする。
【００１３】
【実施例】次に、本発明のビデオ信号のサグ補正回路の
実施例について図面を参照して説明する。
実施例について図面を参照して説明する。
【００１４】図１は、本発明の一実施例を示すブロック
図である。このサグ補正回路は、アナログビデオ信号の
入力端子１と、入力ビデオ信号の同期信号の先端部分ま
たはペデスタル部分のＤＣレベルを一定電圧レベルに保
持する第１のクランプ回路２と、入力ビデオ信号より同
期信号を分離するＳＹＮＣ（同期信号）発生回路３と、
第１のクランプ回路２より出力されたビデオ信号の同期
信号の先端部分の電圧レベルを検出，保持するレベル検
出回路４と、レベル検出回路４の検出電圧レベルに応じ
て出力電圧レベルを変化させるクランプ電圧発生回路５
と、第１のクランプ回路２より出力されたビデオ信号を
遅延させる遅延回路６と、遅延回路６より出力されたビ
デオ信号の同期信号の先端部分またはペデスタル部分の
ＤＣレベルをクランプ電圧発生回路５の出力電圧レベル
に保持する第２のクランプ回路７と、アナログビデオ信
号の出力端子８とにより構成されている。なお第１のク
ランプ回路２の構成は、図７の従来例１と同じ構成であ
る。
図である。このサグ補正回路は、アナログビデオ信号の
入力端子１と、入力ビデオ信号の同期信号の先端部分ま
たはペデスタル部分のＤＣレベルを一定電圧レベルに保
持する第１のクランプ回路２と、入力ビデオ信号より同
期信号を分離するＳＹＮＣ（同期信号）発生回路３と、
第１のクランプ回路２より出力されたビデオ信号の同期
信号の先端部分の電圧レベルを検出，保持するレベル検
出回路４と、レベル検出回路４の検出電圧レベルに応じ
て出力電圧レベルを変化させるクランプ電圧発生回路５
と、第１のクランプ回路２より出力されたビデオ信号を
遅延させる遅延回路６と、遅延回路６より出力されたビ
デオ信号の同期信号の先端部分またはペデスタル部分の
ＤＣレベルをクランプ電圧発生回路５の出力電圧レベル
に保持する第２のクランプ回路７と、アナログビデオ信
号の出力端子８とにより構成されている。なお第１のク
ランプ回路２の構成は、図７の従来例１と同じ構成であ
る。
【００１５】次に、図１と図２とを参照して、本実施例
の動作を説明する。なお図２は、図１の各部の動作波形
を示す図である。
の動作を説明する。なお図２は、図１の各部の動作波形
を示す図である。
【００１６】図２の波形（ａ）に示すサグのあるビデオ
信号が入力端子１に入力されると、第１のクランプ回路
２で同期信号の先端部分またはペデスタル部分のＤＣレ
ベルが一定電圧レベル（基準電位）に保持され、その後
レベル検出回路４に送出される。前述したように、第１
のクランプ回路２の構成は、図７の従来例１と同じ構成
になっている。そのとき入力ビデオ信号に含まれるサグ
は、上述の従来例１の問題点で示した理由により完全に
は吸収されず、図２の波形（ｂ）に示すように、同期信
号の先端部分の電圧レベルが一定電圧レベルになってい
ない。
信号が入力端子１に入力されると、第１のクランプ回路
２で同期信号の先端部分またはペデスタル部分のＤＣレ
ベルが一定電圧レベル（基準電位）に保持され、その後
レベル検出回路４に送出される。前述したように、第１
のクランプ回路２の構成は、図７の従来例１と同じ構成
になっている。そのとき入力ビデオ信号に含まれるサグ
は、上述の従来例１の問題点で示した理由により完全に
は吸収されず、図２の波形（ｂ）に示すように、同期信
号の先端部分の電圧レベルが一定電圧レベルになってい
ない。
【００１７】また、入力ビデオ信号からＳＹＮＣ発生回
路３において同期信号が分離され、レベル検出回路４に
送出される。レベル検出回路４は、ＳＹＮＣ検出回路３
の出力同期信号に同期したタイミングで、第１のクラン
プ回路２の出力ビデオ信号の同期信号の先端部分の電圧
レベルを検出し、その結果（図２の波形（ｃ））をクラ
ンプ電圧発生回路５に送出する。この検出電圧が、入力
ビデオ信号のサグ成分の電圧レベルに相当する。
路３において同期信号が分離され、レベル検出回路４に
送出される。レベル検出回路４は、ＳＹＮＣ検出回路３
の出力同期信号に同期したタイミングで、第１のクラン
プ回路２の出力ビデオ信号の同期信号の先端部分の電圧
レベルを検出し、その結果（図２の波形（ｃ））をクラ
ンプ電圧発生回路５に送出する。この検出電圧が、入力
ビデオ信号のサグ成分の電圧レベルに相当する。
【００１８】その後、クランプ電圧発生回路５は、レベ
ル検出回路４の出力電圧レベルと逆比例した電圧（図２
の波形（ｄ））を生成し、第２のクランプ回路７に送出
する。このクランプ電圧発生回路５の出力電圧が、第２
のクランプ回路７のクランプ電圧レベル（基準電圧）に
相当する。
ル検出回路４の出力電圧レベルと逆比例した電圧（図２
の波形（ｄ））を生成し、第２のクランプ回路７に送出
する。このクランプ電圧発生回路５の出力電圧が、第２
のクランプ回路７のクランプ電圧レベル（基準電圧）に
相当する。
【００１９】第２のクランプ回路７は、遅延回路６の出
力ビデオ信号の同期信号の先端部分またはペデスタル部
分のＤＣレベルを、クランプ電圧発生回路５の出力電圧
に保持するように動作する。ここで遅延回路６は、第１
のクランプ回路２とクランプ電圧発生回路５との出力電
圧の間に発生した時間差分（遅延時間：図２のＴ１）だ
け第１のクランプ回路２の出力ビデオ信号を遅延する回
路（遅延時間：図２のＴ２）である。遅延回路６の出力
波形を、図２の波形（ｅ）に示す。
力ビデオ信号の同期信号の先端部分またはペデスタル部
分のＤＣレベルを、クランプ電圧発生回路５の出力電圧
に保持するように動作する。ここで遅延回路６は、第１
のクランプ回路２とクランプ電圧発生回路５との出力電
圧の間に発生した時間差分（遅延時間：図２のＴ１）だ
け第１のクランプ回路２の出力ビデオ信号を遅延する回
路（遅延時間：図２のＴ２）である。遅延回路６の出力
波形を、図２の波形（ｅ）に示す。
【００２０】その結果、入力ビデオ信号のサグ成分が補
正されたビデオ信号（図２の波形（ｆ））が、第２のク
ランプ回路７から出力端末８に出力される。
正されたビデオ信号（図２の波形（ｆ））が、第２のク
ランプ回路７から出力端末８に出力される。
【００２１】次に、図１の実施例をさらに具体的に示
す。
す。
【００２２】図３は、図１のさらに詳細なブロック図で
ある。第１のクランプ回路２は、コンデンサ２０と、基
準電圧源２１と、クランプ動作を行うためのパルス信号
を発生するクランプパルス発生回路２２と、クランプパ
ルス発生回路２２の出力クランプパルス信号によってｏ
ｎ／ｏｆｆ動作するスイッチ２３とから構成されてい
る。
ある。第１のクランプ回路２は、コンデンサ２０と、基
準電圧源２１と、クランプ動作を行うためのパルス信号
を発生するクランプパルス発生回路２２と、クランプパ
ルス発生回路２２の出力クランプパルス信号によってｏ
ｎ／ｏｆｆ動作するスイッチ２３とから構成されてい
る。
【００２３】レベル検出回路４は、第１のクランプ回路
２の出力ビデオ信号をＡ／Ｄ変換するＡ／Ｄ変換器９
と、Ａ／Ｄ変換器９の出力データをラッチするための基
準クロックを発生するクロック発生回路１１と、Ａ／Ｄ
変換器９の出力データをクロック発生回路１１の出力ク
ロック信号のタイミングでラッチするラッチ回路１０と
で構成されている。
２の出力ビデオ信号をＡ／Ｄ変換するＡ／Ｄ変換器９
と、Ａ／Ｄ変換器９の出力データをラッチするための基
準クロックを発生するクロック発生回路１１と、Ａ／Ｄ
変換器９の出力データをクロック発生回路１１の出力ク
ロック信号のタイミングでラッチするラッチ回路１０と
で構成されている。
【００２４】クランプ電圧発生回路５は、ラッチ回路１
０の出力データの値に応じて出力されるデータの値が変
化するデータ変換回路１２と、ラッチ回路１０の出力デ
ータ値に対応したデータがテーブル形式で格納されてい
るメモリ１３と、データ変換回路１２の出力信号をＤ／
Ａ変換するＤ／Ａ変換器１４と、低出力インピーダンス
のバッファ１５とから構成されている。
０の出力データの値に応じて出力されるデータの値が変
化するデータ変換回路１２と、ラッチ回路１０の出力デ
ータ値に対応したデータがテーブル形式で格納されてい
るメモリ１３と、データ変換回路１２の出力信号をＤ／
Ａ変換するＤ／Ａ変換器１４と、低出力インピーダンス
のバッファ１５とから構成されている。
【００２５】第２のクランプ回路７は、コンデンサ１６
と、クランプ動作を行うためのパルス信号を発生するク
ランプパルス発生回路１８と、クランプパルス発生回路
１８の出力クランプパルス信号によってｏｎ／ｏｆｆ動
作するスイッチ１７とから構成されている。
と、クランプ動作を行うためのパルス信号を発生するク
ランプパルス発生回路１８と、クランプパルス発生回路
１８の出力クランプパルス信号によってｏｎ／ｏｆｆ動
作するスイッチ１７とから構成されている。
【００２６】次に、図３と図４とを参照して、動作を説
明する。なお、図４は、図３の各部の動作波形を示す図
である。
明する。なお、図４は、図３の各部の動作波形を示す図
である。
【００２７】サグのあるビデオ信号が、図３の入力端子
１に入力されると、第１のクランプ回路２で同期信号の
先端部分またはペデスタル部分のＤＣレベルが一定電圧
レベル（基準電位）に保持され（図４の波形（ｇ））、
その後Ａ／Ｄ変換器９に送出される。ここで第１のクラ
ンプ回路２の構成は、前述の従来例１と同じ構成になっ
ている。そのとき入力ビデオ信号に含まれるサグは、上
述の従来例１の問題点で示した理由により完全には吸収
されず、同期信号の先端部分の電圧レベルが一定電圧レ
ベルになっていない。また入力ビデオ信号は、ＳＹＮＣ
発生回路３にも入力され、そこで同期信号が分離され
る。
１に入力されると、第１のクランプ回路２で同期信号の
先端部分またはペデスタル部分のＤＣレベルが一定電圧
レベル（基準電位）に保持され（図４の波形（ｇ））、
その後Ａ／Ｄ変換器９に送出される。ここで第１のクラ
ンプ回路２の構成は、前述の従来例１と同じ構成になっ
ている。そのとき入力ビデオ信号に含まれるサグは、上
述の従来例１の問題点で示した理由により完全には吸収
されず、同期信号の先端部分の電圧レベルが一定電圧レ
ベルになっていない。また入力ビデオ信号は、ＳＹＮＣ
発生回路３にも入力され、そこで同期信号が分離され
る。
【００２８】Ａ／Ｄ変換器９は、第１のクランプ回路２
の出力ビデオ信号（図４の波形（ｇ））をデジタルデー
タに変換し、ラッチ回路１０に送出する。ラッチ回路１
０は、クロック発生回路１１から出力されるクロック
（図４の波形（ｈ））のタイミングで、Ａ／Ｄ変換器９
の出力データを取り込み保持する。その結果、ラッチ回
路１０によりサグがあるビデオ信号の場合に、同期信号
の先端部分の電圧レベルが検出される。この検出電圧
（図４の波形（ｉ））が、入力ビデオ信号のサグ成分の
電圧レベルに相当する。クロック発生回路１１の出力ク
ロック（図４の波形（ｈ））は、ＳＹＮＣ発生回路３か
ら出力される同期信号を基に生成される。
の出力ビデオ信号（図４の波形（ｇ））をデジタルデー
タに変換し、ラッチ回路１０に送出する。ラッチ回路１
０は、クロック発生回路１１から出力されるクロック
（図４の波形（ｈ））のタイミングで、Ａ／Ｄ変換器９
の出力データを取り込み保持する。その結果、ラッチ回
路１０によりサグがあるビデオ信号の場合に、同期信号
の先端部分の電圧レベルが検出される。この検出電圧
（図４の波形（ｉ））が、入力ビデオ信号のサグ成分の
電圧レベルに相当する。クロック発生回路１１の出力ク
ロック（図４の波形（ｈ））は、ＳＹＮＣ発生回路３か
ら出力される同期信号を基に生成される。
【００２９】ラッチ回路１０で検出されたデータ（図４
の波形（ｈ））は、データ変換回路１２に送出される。
そしてデータ変換回路１２において、図５に示すような
検出データのレベルに対応したデータが格納されている
メモリ１３のデータが読み込まれ、そのメモリデータが
Ｄ／Ａ変換器１４に送出される。その後、Ｄ／Ａ変換器
１４により図６に示すような関係でアナログ信号に変換
され、バッファ１５に送出される。その結果、同期信号
の先端部分の検出電圧レベルが大きくなるとＤ／Ａ変換
器１４の出力レベルが小さくなり、逆に同期信号の先端
部分の検出電圧レベルが小さくなるとＤ／Ａ変換器１４
の出力レベルが大きくなる。つまり、第１のクランプ回
路２で補正できなかったサグ成分と逆比例に変化する電
圧がＤ／Ａ変換器１４より送出される。その後、バッフ
ァ１５を介して、第２のクランプ回路７内のスイッチ１
７の一端に送出される。このバッファ１５の出力電圧
（図４の波形（ｊ））が、第２のクランプ回路７のクラ
ンプ電圧レベル（基準電圧）に相当する。
の波形（ｈ））は、データ変換回路１２に送出される。
そしてデータ変換回路１２において、図５に示すような
検出データのレベルに対応したデータが格納されている
メモリ１３のデータが読み込まれ、そのメモリデータが
Ｄ／Ａ変換器１４に送出される。その後、Ｄ／Ａ変換器
１４により図６に示すような関係でアナログ信号に変換
され、バッファ１５に送出される。その結果、同期信号
の先端部分の検出電圧レベルが大きくなるとＤ／Ａ変換
器１４の出力レベルが小さくなり、逆に同期信号の先端
部分の検出電圧レベルが小さくなるとＤ／Ａ変換器１４
の出力レベルが大きくなる。つまり、第１のクランプ回
路２で補正できなかったサグ成分と逆比例に変化する電
圧がＤ／Ａ変換器１４より送出される。その後、バッフ
ァ１５を介して、第２のクランプ回路７内のスイッチ１
７の一端に送出される。このバッファ１５の出力電圧
（図４の波形（ｊ））が、第２のクランプ回路７のクラ
ンプ電圧レベル（基準電圧）に相当する。
【００３０】第２のクランプ回路７内のクランプパルス
発生回路１８は、ＳＹＮＣ発生回路３の出力同期信号よ
りクランプパルス（図４の波形（ｌ））を生成し、スイ
ッチ１７に送出する。そして、このクランプパルスに同
期してスイッチ１７が、ｏｎ／ｏｆｆ動作を行う。その
結果、遅延回路６の出力ビデオ信号の同期信号の先端部
分が、コンデンサ１６によりバッファ１５の出力電圧に
保持される。ここで遅延回路６は、第１のクランプ回路
２とバッファ１５との出力電圧の間に発生した時間差分
（遅延時間：図４のＴ３）だけ、第１のクランプ回路２
の出力ビデオ信号を遅延する回路（遅延回路：図４のＴ
４）である。遅延回路６の出力波形を、図２の波形
（ｋ）に示す。
発生回路１８は、ＳＹＮＣ発生回路３の出力同期信号よ
りクランプパルス（図４の波形（ｌ））を生成し、スイ
ッチ１７に送出する。そして、このクランプパルスに同
期してスイッチ１７が、ｏｎ／ｏｆｆ動作を行う。その
結果、遅延回路６の出力ビデオ信号の同期信号の先端部
分が、コンデンサ１６によりバッファ１５の出力電圧に
保持される。ここで遅延回路６は、第１のクランプ回路
２とバッファ１５との出力電圧の間に発生した時間差分
（遅延時間：図４のＴ３）だけ、第１のクランプ回路２
の出力ビデオ信号を遅延する回路（遅延回路：図４のＴ
４）である。遅延回路６の出力波形を、図２の波形
（ｋ）に示す。
【００３１】以上のように、第１のクランプ回路２で補
正できなかったサグ成分と逆比例に変化する電圧が、第
２のクランプ回路７のクランプ電圧（基準電圧）として
与えられ、このクランプ電圧にサグがあるビデオ信号が
再クランプされるので、サグが補正されたビデオ信号
（図４の波形（ｍ））が端子８から出力される。
正できなかったサグ成分と逆比例に変化する電圧が、第
２のクランプ回路７のクランプ電圧（基準電圧）として
与えられ、このクランプ電圧にサグがあるビデオ信号が
再クランプされるので、サグが補正されたビデオ信号
（図４の波形（ｍ））が端子８から出力される。
【００３２】
【発明の効果】以上説明したように、本発明のビデオ信
号のサグ補正回路によれば、第１のクランプ回路で補正
できないサグ成分と逆比例に変化する電圧が、第２のク
ランプ回路のクランプ電圧（基準電圧）として与えら
れ、このクランプ電圧にサグがあるビデオ信号が再クラ
ンプされるので、ビデオ信号に含まれるサグの補正が可
能となり、サグによって輝度勾配が発生し、画質が劣化
するという問題を解決することが可能になる。
号のサグ補正回路によれば、第１のクランプ回路で補正
できないサグ成分と逆比例に変化する電圧が、第２のク
ランプ回路のクランプ電圧（基準電圧）として与えら
れ、このクランプ電圧にサグがあるビデオ信号が再クラ
ンプされるので、ビデオ信号に含まれるサグの補正が可
能となり、サグによって輝度勾配が発生し、画質が劣化
するという問題を解決することが可能になる。
【００３３】さらに、サグの補正をクランプ回路のクラ
ンプ電圧を変化させることにより行っているので、ビデ
オ信号の映像信号部分に悪影響を与えることがない。
ンプ電圧を変化させることにより行っているので、ビデ
オ信号の映像信号部分に悪影響を与えることがない。
【図１】本発明のビデオ信号のサグ補正回路の構成を示
すブロック図である。
すブロック図である。
【図２】図１の各部の動作波形を示す図である。
【図３】本発明の具体的実施例を示すブロック図であ
る。
る。
【図４】図３の各部の動作波形を示す図である。
【図５】図３の構成要素の一つであるメモリに格納され
ているデータの対応を示す図である。
ているデータの対応を示す図である。
【図６】図３の構成要素の一つであるＤ／Ａ変換器の入
出力の対応を示す図である。
出力の対応を示す図である。
【図７】従来例１のビデオ信号のサグ補正回路を示すブ
ロック図である。
ロック図である。
【図８】従来例２のビデオ信号のサグ補正回路を示すブ
ロック図である。
ロック図である。
【図９】図８の各部の動作波形を示す図である。
１，３１，４１ 入力端子 ２ 第１のクランプ回路 ３ ＳＹＮＣ発生回路 ４ レベル検出回路 ５ クランプ電圧発生回路 ６ 遅延回路 ７ 第２のクランプ回路 ８，３２，４２ 出力端子 ９ Ａ／Ｄ変換器 １０ ラッチ回路 １１ クロック発生回路 １２ データ変換回路 １３ メモリ １４ Ｄ／Ａ変換器 １５ バッファ １６，２０，４３ コンデンサ １７，２３，４５ スイッチ １８，２２ クランプパルス発生回路 ３３ 加算器 ３４ ＤＣ反転アンプ ３５ ＳＹＮＣチップ検出回路 ３６ ＤＣアンプ ２１，４４ 基準電圧源
Claims (3)
- 【請求項１】入力ビデオ信号の同期信号の先端部分また
はペデスタル部分のＤＣレベルを一定電圧レベルに保持
する第１のクランプ回路と、 前記入力ビデオ信号より同期信号を分離する同期信号発
生回路と、 前記同期信号発生回路から出力される同期信号に同期し
たタイミングで前記第１のクランプ回路の出力ビデオ信
号の同期信号の先端部分の電圧レベルを検出するレベル
検出回路と、 前記レベル検出回路の検出電圧レベルに応じて出力電圧
レベルを変化させるクランプ電圧発生回路と、 前記第１のクランプ回路の出力ビデオ信号を遅延させる
遅延回路と、 前記クランプ電圧発生回路の出力電圧レベルに、前記遅
延回路の出力ビデオ信号の同期信号の先端部分またはペ
デスタル部分のＤＣレベルを保持する第２のクランプ回
路とにより構成されることを特徴とするビデオ信号のサ
グ補正回路。 - 【請求項２】前記レベル検出回路は、前記第１のクラン
プ回路の出力ビデオ信号をアナログ−ディジタル変換す
るＡ／Ｄ変換器と、前記Ａ／Ｄ変換器の出力データをラ
ッチするための基準クロックを発生するクロック発生回
路と、前記Ａ／Ｄ変換器の出力データを前記クロック発
生回路の出力クロック信号のタイミングでラッチするラ
ッチ回路とを備え、 前記クランプ電圧発生回路は、前記ラッチ回路の出力デ
ータの値に応じて出力されるデータの値が変化するデー
タ変換回路と、前記ラッチ回路の出力データ値に対応し
たデータがテーブル形式で格納されているメモリと、前
記データ変換回路の出力信号をディジタル−アナログ変
換するＤ／Ａ変換器と、前記Ｄ／Ａ変換器の出力アナロ
グ信号を入力する低出力インピーダンスのバッファとを
備え、 前記第２のクランプ回路は、一端が前記遅延回路に接続
されたコンデンサと、前記同期信号発生回路の出力同期
信号によりクランプ動作を行うためのパルス信号を発生
するクランプパルス発生回路と、前記コンデンサの他端
と前記バッファとの間に接続され、前記クランプパルス
発生回路の出力クランプパルス信号によりｏｎ／ｏｆｆ
動作するスイッチとを備えることを特徴とする請求項１
記載のビデオ信号サグ補正回路。 - 【請求項３】前記メモリは、前記ラッチ回路の出力デー
タ値に逆比例するデータが格納され、前記データ変換回
路は、前記ラッチ回路の出力データ値が入力されると、
前記メモリに格納されているデータを読み込んで、前記
Ｄ／Ａ変換器に送出することを特徴とする請求項２記載
のビデオ信号のサグ補正回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5273925A JPH07131677A (ja) | 1993-11-02 | 1993-11-02 | ビデオ信号のサグ補正回路 |
| EP94307998A EP0651565B1 (en) | 1993-11-02 | 1994-10-31 | Circuit for compensating the drift of the level of the direct current of a video signal |
| DE69415479T DE69415479T2 (de) | 1993-11-02 | 1994-10-31 | Schaltung zum Kompensieren der Drift des Gleichspannungspegels eines Videosignals |
| US08/336,196 US5508749A (en) | 1993-11-02 | 1994-11-02 | Sag compensation circuit for a video signal |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5273925A JPH07131677A (ja) | 1993-11-02 | 1993-11-02 | ビデオ信号のサグ補正回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07131677A true JPH07131677A (ja) | 1995-05-19 |
Family
ID=17534487
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5273925A Pending JPH07131677A (ja) | 1993-11-02 | 1993-11-02 | ビデオ信号のサグ補正回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5508749A (ja) |
| EP (1) | EP0651565B1 (ja) |
| JP (1) | JPH07131677A (ja) |
| DE (1) | DE69415479T2 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003324627A (ja) * | 2002-04-26 | 2003-11-14 | Matsushita Electric Ind Co Ltd | 同期信号重畳装置及び同期信号重畳方法 |
| US7023497B2 (en) * | 2002-07-31 | 2006-04-04 | Texas Instruments Incorporated | Clamping circuit with wide input dynamic range for video or other AC coupled signals |
| JP2004088406A (ja) * | 2002-08-27 | 2004-03-18 | Sanyo Electric Co Ltd | 画像信号処理装置 |
| JP2004215184A (ja) * | 2003-01-08 | 2004-07-29 | Renesas Technology Corp | クランプ回路 |
| US7345714B2 (en) * | 2005-01-13 | 2008-03-18 | National Semiconductor Corporation | Video signal clamp |
| JP5169861B2 (ja) * | 2009-01-19 | 2013-03-27 | ミツミ電機株式会社 | 半導体集積回路、映像信号出力回路 |
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| JPH03206774A (ja) * | 1990-01-08 | 1991-09-10 | Matsushita Electric Ind Co Ltd | 画像処理装置 |
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| JPH02250477A (ja) * | 1989-03-23 | 1990-10-08 | Victor Co Of Japan Ltd | ビデオ信号処理回路 |
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-
1993
- 1993-11-02 JP JP5273925A patent/JPH07131677A/ja active Pending
-
1994
- 1994-10-31 DE DE69415479T patent/DE69415479T2/de not_active Expired - Lifetime
- 1994-10-31 EP EP94307998A patent/EP0651565B1/en not_active Expired - Lifetime
- 1994-11-02 US US08/336,196 patent/US5508749A/en not_active Expired - Lifetime
Patent Citations (3)
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Also Published As
| Publication number | Publication date |
|---|---|
| DE69415479T2 (de) | 1999-05-12 |
| DE69415479D1 (de) | 1999-02-04 |
| EP0651565B1 (en) | 1998-12-23 |
| US5508749A (en) | 1996-04-16 |
| EP0651565A1 (en) | 1995-05-03 |
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