JPH01228377A

JPH01228377A - デジタル同期検出装置

Info

Publication number: JPH01228377A
Application number: JP63055532A
Authority: JP
Inventors: Koji Iijima; 飯島　康二; Takao Takahashi; 孝夫高橋; Teruhiko Kori; 照彦郡; Katsuhiko Ueno; 上野　克彦
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1988-03-09
Filing date: 1988-03-09
Publication date: 1989-09-12
Anticipated expiration: 2012-08-20
Also published as: JP2643247B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、例えば入力映像信号を入力同期信号に同期し
て処理を行なうデジタル処理システムに適用して好適な
デジタル同期検出装置に関する。

〔発明の概要〕

本発明は、入力映像信号より同期信号をデジタル的に検
出するようにしたことにより、他のデジタル回路と共に
集積化できるようにし、周辺部品の削減、実装スペース
の縮小を図るようにしたものである。

〔従来の技術〕

入力映像信号をメモリに書き込み、このメモリより所定
の同期信号に同期してデータを読み出して出力映像信号
を得ることにより、例えば入力映像信号のジッターを吸
収するメモリ装置がある。

この場合、入力映像信号は、これより分離される入力同
期信号に同期して書き込みがなされることになる。第８
図は、このようなデジタル処理シスーテムにおいて、ラ
インロックのクロックＡＦＣ・ＣＬＫを作成する場合の
構成例を示している。

同図において、入力端子（２１）に供給される映像（”
号ＳＶは、ローパスフィルタ（２２）で帯域制限される
と共に、クランプ回路（２３）で、例えばペデスタルレ
ベルが所定レベルとなるようにクランプされ、さらにＡ
／Ｄ変換器（２４）でデジタル信号とされたのちデジタ
ル処理回路（２５）に供給される。

また、ローパスフィルタ（２２）で帯域制限された映像
信号ＳＶは、ノイズ除去用のローパスフィルタ（２６）
およびアンプ（２７）を介して同期分離回路（２８）に
供給されて同期信号５ＹＮＣが分離される。この同期分
離回路（２８）は、例えば第９図に示すように構成され
る。同図において、入力端子（２８１）　　に供給され
る映像信号ＳＶは、クランプ回路（２８２）を介して比
較器（２８３）　　に供給される。また、入力端子（２
８１）　　に供給される映像信号ＳＶは、ソフトクラン
プ回路（２８４）　　に供給され、シンクチップレベル
が所定レベルとなるようにクランプされたのち、クラン
プパルス発生回路（２８５）　　および比較レベル信号
形成用のサンプルホールド回路（２８６）　　に供給さ
れる。クランプパルス発生回路（２８５）　　では、映
像信号ＳＶのペデスタルレベル部分に対応するパルスＰ
ｃＬが発生される。このパルスＰ。、は、サンプルホー
ルド回路（２８６）　　にサンプリングパルスとして供
給され、このサンプルホールド回路（２８６）ではソフ
トクランプ回路（２８４）　　でクランプされた映像信
号゛ＳＶのペデスタルレベル部分がサンプリングホール
ドされて比較レベル信号Ｖ　ＩＥＦ　が形成される。そ
して、この比較レベル信号Ｖ　ＩＥＦ　は比較器（２８
３）　　に供給される。また、クランプパルス発生回路
（２８５）　　で発生されるパルスＰ。、は保護回路（
２８７）　　を介してクランプ回路（２８２）にクラン
プパルスとして供給され、このクランプ回路（２８２）
では、端子（２８１）　　より供給される映像信号ＳＶ
のクランプレベルが所定レベルとなるようにクランプさ
れる。これにより、比較器（２８３）　　では、クラン
プ回路（２８２）　　でクランプされた映像信号ＳＶが
比較レベル信号Ｖ１！、と比較され、この比較器（２８
３）　　の出力側には同期信号５ＹＮＣが分離して得ら
れ、出力端子（２８８）　　に供給される。

また、同期分離回路（２８〉より得られる同期信号５Ｙ
ＮＣは、位相比較器を構成する鋸歯状波信号発生器（２
９）に供給され、同期信号５ＹＮＣに同期した水平鋸歯
状波信号８丁が形成される。この鋸歯状波信号発生器（
２９）は、例えば第１０図に示すように構成される。同
図において、入力端子（２９１）　から供給される同期
信号５ＹＮＣはトランジスタ（２９２）　　のベースに
供給される。また、（２９３）　　は充電用のコンデン
サであり、同期信号ＳＹ！Ｉｃの期間はトランジスタ（
２９２）　　がオンとなって充電がなされ、その他の期
間はトランジスタ（２９２）　がオフとなるので、放電
用抵抗（２９４）　　を通じて放電がなされる。したが
って、バッファアンプ（２９５）　　を介して導出され
る出力端子（２９６）　　には、同期信号５ＹＮＣに同
期した水平鋸歯状波信号Ｓ、が得られる。

また、鋸歯状波信号発生器（２９）より得られる水平鋸
歯状波信号Ｓｔ　は、鋸歯状波信号発生器（２９）と共
に位相比較器を構成するサンプルホールド回路（３０）
に供給される。このサンプルホールド回路（３０）は、
例えば第１１図に示すように構成される。

同図において、（３０１）はホールド用のコンデンサ、
（３０２＞　　はスイッチング素子を構成するＦＥＴで
あり、入力端子（３０３）　　には、水平鋸歯状波信号
Ｓｔが供給される。そして、後述する基準水平同期信号
ＲＢＦＨは、サンプリングパルスとして入力端子（３０
４）　　よりトランジスタ（３０５）　　のベースに供
給される。この場合、基準水平同期信号ＲＥＦＨのタイ
ミングでトランジスタ（３０５）　　がオンとなってＦ
ＥＴ（３０２）がオンとなり、そのタイミングにおける
水平鋸歯状波信号Ｓｔがコンデンサ（３０１）　　にホ
ールドされる。そのため、バッファアンプ（３０６）　
　を介して導出される出力端子（３０７）　　にはホー
ルド信号が得られる。

このサンプルホールド回路（３０）の出力信号は、ＰＬ
Ｌ回路のループフィルタを構成する積分回路（３１）を
介して電圧制御発振器（３２）に制御信号として供給さ
れる。そして、この電圧制御発振器（３２）より出力さ
れる発振信号は、デジタル処理回路（２５）内の分周器
（３３）で１／Ｎ、例えば１／９１０　に分周されて基
準水平同期信号ＲＥＦＨが得られ、この基準水平同期信
号ＲＥＦＨは、サンプルホールド回路（３０）にサンプ
リングパルスとして供給される。この場合、同期信号５
ＹＮＣの位相が変動すると、サンプルホールド回路（３
０）の出力信号のレベルが変わり、電圧制御発振器（３
２）の発振周波数もそれに応じて変わる。そのため、こ
の電圧制御発振器（３２）の発振信号は常に同期信号５
ＹＮＣに同期したものとなり、この発振信号は、ライン
ロックのクロックＡＦＣ・ＣＬＫとなる。

〔発明が解決しようとする課題〕

この第８図例の構成によれば、同期分離回路（２８）、
鋸歯状波信号発生器（２９）、サンプルホールド回路（
３０）等のアナログ回路が必要であり、デジタル処理回
路（２５）の周辺部品点数が多く高価となると共に、実
装スペースも広くなる不都合があった。

本発明はこのような点を考慮し、デジタル処理回路の周
辺部品の削減、実装スペースの縮小を図ることを目的と
するものである。

〔課題を解決するための手段〕

本発明は、ペデスタルレベルが所定レベルにクランプさ
れたデジタルの入力映像信号をサンプリング周期だけ遅
延させる遅延回路（６３）と、入力映像信号が供給され
、そのレベルと同期検出用のスレッショルドとのレベル
差を検出する第１の減算回路（６４）と、遅延回路（６
３）の出力信号が供給され、そのレベルとスレッショル
ドとのレベル差ＩＪ出する第２の減算回路（６５）と、
サンプリング周期のクロックが供給される基準水平カウ
ンタ（６０）のカウント出力が供給され、入力映像信号
の同期信号部分に対応する複数のブロック領域をそれぞ
れ示すブロックナンバーデータを発生するブロックカウ
ンタ（６１）と、第１および第２の減算回路（６４）お
よび（６５）の出力信号が供給され、ブロック領域内の
複数のサブブロック領域をそれぞれ示すサブブロックナ
ンバーデータを得る変換テーブル、例えばＲＯＭ（６６
）と、入力映像信号および遅延回路（６３）の出力信号
が供給され、それらのレベルの間にスレッショルドが存
在することを検出する比較器（６７）と、この比較器（
６７）からの検出信号でブロックカウンタ（６１）およ
び変換テーブルの出力信号をラッチするラッチ回路（６
８）とよりなるものである。

〔作用〕

上述構成においては、同期信号がデジタル的に検出され
るので、例えばデジタル処理回路と共に集積化し得るよ
うになる。これにより、デジタル処理回路の周辺部品の
削減、実装スペースの縮小を図ることが可能となる。

〔実施例〕

以下、第１図を参照しながら本発明の一実施例について
説明する。本例は、第８図例と同様にラインロックのク
ロックＡＦＣ−ＣＬＫを作成１／。

場合の構成例である。

同図において、入力端子（１）に供給される映像信号Ｓ
Ｖは、ローパスフィルタ（２）で帯域制限されると共に
クランプ回路（３）でクランプされ、さらにＡ／Ｄ変換
器（４）でデジタル信号とされたのちデジタル処理回路
（５）に供給される。この場合、デジタル処理回路（５
）よりクランプ回路（３）にクランプエラー信号ＥＣＬ
が供給され、クランプ回路（３）では、映像信号ＳＶの
、例えばペデスタルレベルが一定レベルとなるようにク
ランプされる。Ａ／Ｄ変換器（４）で１サンプル８ビツ
トのデジタル信号に変換されるとき、ペデスタルレベル
は、例えばＣ８１１（１６進法表示）のレベルとなるよ
うにされる。

また、デジタル処理回路（５）内には、同期検出および
位相比較回路（６）が共に集積化されて配されている。

この回路（６）においては、入力映像信号ＳＶの同期信
号５ＹＮＣが検出されると共に、その位相の変動に応じ
た位相エラー信号Ｅｐが出力される。

この位相エラー信号Ｅ、は、ＰＬＬ回路のループフィル
タを構成する積分回路（７）を介して電圧制御発振器（
８）に供給される。そのため、この電圧制御発振器（８
）の発振信号は同期信号５ＹＮＣに同期したものとなり
、この発振信号は、ラインロックの久ロックＡＦＣ−Ｃ
ＬＫとしてデジタル処理回路（５）に供給される。

上述の同期検出および位相比較回路（６）は、第２図に
示すように構成される。同図において、（６０）は水平
周期カウンタであり、この水平周期カウンタ（６０）に
は、電圧制御発振器（８）（第１図参照）よりクロック
ＡＦＣ−ＣＬＫが供給され、サンプリング周期で順次カ
ウントアツプされる。そして、この水平周期カウンタ（
６０）のカウント出力はブロックカウンタ（６１）に供
給される。このブロックカウンタ（６１）からは、水平
周期カウンタ（６０）のカウント出力に基づき、第３図
及び第７図Ａに示すように、入力端子（６２）に供給さ
れる輝度信号Ｙ（例えば、映像信号ＳＶがカラ一方式の
ものであるときには、これより分離して得られる）の同
期信号部分に対応したタイミングで８個のブロック領域
Ｗ０〜Ｗ、をそれぞれ示す４ビツトのブロックナンバー
データＤＡＩが順次発生される。

また、入力端子（６２）に供給される輝度信号Ｙは、サ
ンプリング周期の遅延時間を有する遅延回路（６３）に
供給される。また、入力端子（６２）に供給される輝度
信号Ｙは、減算器（６４）に供給されて同期検出用のス
レッショルドを示す信号ｖｔｈ　（レベルは、例えばＡ
？、（１６進法表示）とされる）との間で減算がなされ
る。この減算器（６４）からは、入力端子（６２）に供
給される輝度信号Ｙおよび信号ｖｔｈのレベル差を示す
減算信号Ｓａが出力される。

また、遅延回路（６３）で１サンプリング周期だけ遅延
された輝度信号Ｙは、減算器（６５）に供給されて信号
ｖｔｈとの間で減算がなされる。この減算器（６５）か
らは、遅延回路（６３）より出力される輝度信号Ｙおよ
び信号ｖｔｈのレベル差を示す減算信号ｓｂが出力され
る。そして、これら減算器（６４）および（６５）より
それぞれ出力される減算信号Ｓａおよびｓｂ　はＲＯＭ
（６６）にアドレス信号として供給される。このＲＯＭ
（６６）からは、減算信号Ｓａおよびｓｂ　に基づき、
第４図に示すように、上述したブロック領域Ｗａ　−Ｗ
ｔ　内の８個のサブブロック領域８０〜Ｓ、をそれぞれ
示す４ビツトのサブブロックナンバーデータＤＡ２　が
出力される。

また、入力端子（６２）に供給される輝度信号Ｙおよび
遅延回路（６３）より出力される輝度信号Ｙは比較器（
６７）に供給され、信号ｖｔｈとレベル比較される。そ
して、この比較器（６７）からは、信号ｖｔｈのレベル
が入力端子（６２）に供給される輝度信号Ｙおよび遅延
回路（６３）より出力される輝度信号Ｙのレベル間に存
在するとき、検出信号Ｓｏが出力され、この検出信号Ｓ
ｏ　は、ラッチ回路（６８）にラッチパルスとして供給
される。また、このラッチ回路（６８）には、ブロック
カウンタ（６１）より出力されるブロックナンバーデー
タＤＡＩ　およびＲＯＭ（６６）より出力されるサブブ
ロックナンバーデータＤＡ２が供給される。そして、こ
のラッチ回路（６８）では、これらデータＤＡＩおよび
ＤＡ２が検出信号ｓＩ＋のタイミングでラッチされ、こ
のラッチ回路（６８）より導出される出力端子（６９）
には、第５図に示すように、ｂ、〜ｂ、０８ビットの信
号が得られる。

このように第２図例によれば、入力端子（６２）に供給
される輝度信号Ｙが信号ｖｔｈを横切るタイミングで検
出信号Ｓ。が出力され、これによって同期信号５ＹＮＣ
が検出されることとなる。そして、この検出信号Ｓｏ　
のタイミングでラッチ回路（６８）にラッチされるｂｏ
−ｂ、０８ビツトの信号は、同期信号５ＹＮＣの位置、
すなわち、入力端子（６２）に供給される輝度信号Ｙと
信号ｖｔｈとの交点を示すものとなる。

このラッチ回路（６８）にラッチされるｂｏ　〜ｂ。

の８ビツトの信号は、位相エラー信号Ｅ、として積分回
路（７）に供給される。この位相エラー信号Ｅ。

は同期信号５ＹＮＣの位置に対応しており、アナログで
示すと第７図Ｂに示すように変化する。ところで、積分
回路（７）は、第６図に示すように、例えばオペアンプ
（７１）をもって構成される。そして、ｂ０〜ｂ、の８
ビツトの信号の各ビットの信号は、入力端子（７２０）
　〜（７２７）　　に供給されて抵抗器Ｒ６〜Ｒ１をも
って重み付けされて混合されたのち、オペアンプ（７１
）の入力側に供給され、その出力側より導出される出力
端子（７３）に積分信号が得られる。

ここで、同期信号５ＹＮＣの位相が変動すると、ｂ０〜
ｂ、の８ビツトの信号の値が変わり、積分回路（７）の
出力信号のレベルが変わるので、電圧制御発振器（８）
の発振周波数もそれに応じて変わる。そのため、電圧制
御発振器（８）の発振信号は常に同期信号５ＹＮＣに同
期したものとなり、この発振信号はラインロックのクロ
ックＡＦＣ−ＣＬＫとなる。

なお、第３図および第４図は、同期信号５ＹＮＣがブロ
ック領域Ｗ、内に存在する例を示している。

このように本例によれば、同期信号５ＹＮＣがデジタル
的に検出されるので、例えばデジタル処理回路と共に集
積化でき、これにより、デジタル処理回路の周辺部品の
削減、実装スペースの縮小を図ることができる。

〔発明の効果〕

以上述べた本発明によれば、入力映像信号より同期信号
をデジタル的に検出するようにしたので、他のデジタル
回路と共に集積化でき、周辺部品の削減により安価に構
成できると共に、実装スペースの縮小を図ることができ
る。

【図面の簡単な説明】

第１図は本発明の一実施例を示す構成図、第２図は実施
例の要部の構成図、第３図〜第７図は第２図例の説明の
ための図、第８図はデジタル処理装置の一例の構成図、
第９図〜第１１図は第８図例の説明のための図である。（５）はデジタル処理回路、（６）は同期検出および位
相比較回路、（７）は積分回路、（８）は電圧制御発振
器、（６１）はブロックカウンタ、（６２）は入力端子
、（６３）は遅延回路、（６４）および（６５）は減算
器、（６６）はＲＯＭ１（６７）は比較器、（６８）は
ラッチ回路、（６９）は出力端子である。第１図第２図第　Ｉ　図ＪＹＮＣＳｒ第９図ｔｊｉｒ＆伏遺信号発生巷の具体講へ図第１０図サシプルホールドロ跨のＪ！１本才算成図第１１図

Claims

【特許請求の範囲】ペデスタルレベルが所定レベルにクランプされたデジタ
ルの入力映像信号をサンプリング周期だけ遅延させる遅
延回路と、上記入力映像信号が供給され、そのレベルと同期検出用
のスレッショルドとのレベル差を検出する第１の減算回
路と、上記遅延回路の出力信号が供給され、そのレベルと上記
スレッショルドとのレベル差を検出する第２の減算回路
と、上記サンプリング周期のクロックが供給される基準水平
カウンタのカウント出力が供給され、上記入力映像信号
の同期信号部分に対応する複数のブロック領域をそれぞ
れ示すブロックナンバーデータを発生するブロックカウ
ンタと、上記第１および第２の減算回路の出力信号が供給され、
上記ブロック領域内の複数のサブブロック領域をそれぞ
れ示すサブブロックナンバーデータを得る変換テーブル
と、上記入力映像信号および上記遅延回路の出力信号が供給
され、それらのレベルの間に上記スレッショルドが存在
することを検出する比較器と、この比較器からの検出信
号で上記ブロックカウンタおよび上記変換テーブルの出
力信号をラッチするラッチ回路とよりなることを特徴と
するデジタル同期検出装置。